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Die
vorliegende Erfindung bezieht sich auf ein Konzept zum Testen einer
integrierten Schaltungsanordnung, die in einen Normalbetriebsmodus und
einem Testbetriebsmodus betreibbar ist, und insbesondere auf eine
integrierte Schaltungsanordnung mit einer Speichereinrichtung zum
Speichern von zugeordneten Datenmengen, wie beispielsweise integrierte
Sensoren mit zugeordneten Speicherelementen.
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Es
gibt Anwendungsfälle
für integrierte Schaltungen
(ICs = integrated circuits) und Sensoren im Besonderen, bei denen
in einem integrierten Schaltkreis ein „kleiner" EEPROM-Speicher mit einem Umfang von ca. 10–1000 Bits
integriert wird. Beispiele hierfür
sind integrierte Schaltkreise für
analoge Anwendungen, bei denen jedoch eine extrem hohe Genauigkeit
nur aufgrund einer Kalibrierung nach einem Gehäuseprozess erreicht wird, also nachdem
ein Chip mit der integrierten Schaltung beispielsweise durch Vergießen in einem
Gehäuse
untergebracht wurde. Ein solcher Gehäuseprozess wird auch als Package-Prozess
bezeichnet. Die vielleicht prominentesten Beispiele für solche
integrierten Schaltungen mit einem kleinen EEPROM-Speicher (EEPROM
= electrically erasable programmable read-only memory = elektrisch
löschbarer
programmierbarer Nur-Lese-Speicher) für analoge Anwendungen sind
integrierte Sensoren, wie z. B. Drucksensoren und Magnetfeldsensoren.
Aber auch integrierte Schaltungen, die Spannungen von wiederaufladbaren
Batterien äußerst genau
messen und überwachen
(monitoren) müssen,
fallen in diese Gruppe.
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Da
der EEPROM-Speicher einer solchen integrierten Schaltung gegenüber einem „reinen" Speicherbaustein,
dessen wesentlicher Einsatzzweck in der Speicherung von Daten besteht,
verhältnismäßig klein
dimensioniert ist und die gesamte integrierte Schaltung bzw. der
gesamte IC recht „klein" und kompakt ist,
wird sowohl aus Performancegründen
als auch aus Kostengründen
versucht, den sonst üblichen
hohen Ansteuerungsaufwand zur Bereitstellung beispielsweise der
Programmierspannung zu umgehen. Hierbei ist es oftmals üblich, die
notwendigen Programmierspannungen und die notwendigen Programmierrampen
nicht auf dem Chip selbst, also on-Chip zu erzeugen, wie es bei größeren Speichern im
Kilobyte-Bereich (kB-Bereich) und Megabyte-Bereich (MB-Bereich)
mit aufwändigen
Ladungspumpenanordnungen geschieht, sondern dem Chip über einen
Pin bzw. eine Anschlussfläche
(Pad) von außen
zur Verfügung
zu stellen.
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Darüber hinaus
ist es notwendig, den Ladezustand bzw. die Speicherfähigkeit
und/oder auch andere Speichereigenschaften jedes Bits des EEPROM-Speichers
zumindest zu Testzwecken zu erfassen. Einen solchen Test stellt
der sog. Margin-Test dar, bei dem eine Testspannung Vmargin (Margin-Spannung) an den
gleichen Pin angeschlossen wird, an dem auch die Programmierspannung
angelegt wird, wenn der EEPROM-Speicher programmiert wird. Diese
Spannung wird im Falle des Margin-Tests durch die gleichen Schalter
an ein Control-Gate einer EEPROM-Zelle durchgeschaltet, wie dies
im Programmierfall auch mit der Programmierschaltung geschieht.
Sobald die Spannung an dem Pin stabil eingeschwungen ist, wird der
integrierten Schaltung ein Ausleseimpuls (Latch-Impuls) übermittelt
bzw. mitgeteilt. Durch den Latch-Impuls wird dann der Ladezustand
der EEPROM-Zelle digital bewertet. Danach wird diese digitale Bewertung
des Ladezustands, beispielsweise über das Daten-Interface der
integrierten Schaltung, als digitaler Wert nach außen kommuniziert.
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Besonders
nachteilig und problematisch ist in diesem Zusammenhang, dass die
Spannung an dem betreffenden Pin, also dem Programmierpin, sehr
genau eingeschwungen sein muss, damit es vorzugsweise zu keiner
oder nur möglichst
geringen Verfälschungen
von charakteristischen Spannungen bezüglich der EEPROM-Zelle kommt.
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Dies
benötigt
jedoch einige Zeit, weil an dem Pin relativ lange Leitungen bzw.
Zuleitungen des Testers, mit dessen Hilfe ein solcher Test durchgeführt wird,
anliegen. Die Länge
einer solche Einschwingphase wird hierbei durch die elektrischen
Eigenschaften des Testers, der Zuleitungen und der integrierten
Schaltungen maßgeblich
beeinflusst. Zu diesen Eigenschaften zählen u. a. der elektrische
Widerstand, die elektrische Kapazität und die elektrische Induktivität der Zuleitungen.
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Die
US 2005/0022065 A1 bezieht
sich auf eine Vorrichtung und ein Verfahren zum Testen eines Speichers
mit einem Bitaustausch während
des Betriebs. Genauer gesagt bezieht sie sich auf eine Speichersteuerschaltung
und ein Verfahren, die einen Lese-Auffrisch-Betriebsmodus ermöglichen,
bei dem jede Zeile des Speichers innerhalb der Auffrischungsratenanforderung
der Speicherbausteine ausgelesen wird. Hierbei werden Daten von
verschiedenen Spalten innerhalb der Zeilen in aufeinander folgenden
Lese-Auffrischungszyklen gelesen, bis alle Reihen für alle Spaltenadressen
ausgelesen wurden. Treten hierbei Fehler auf, werden diese bereinigt,
so dass sich eine Bereinigungsfunktion ergibt, die in die Lese-Auffrisch-Operation
integriert ist, und nicht unabhängig
von dieser ausgeführt
werden muss. Daher eignet sich die beschriebene Vorrichtung und
das beschriebene Verfahren insbesondere dazu, im Bereich von DRAM-Speichern
eingesetzt zu werden, die aufgrund ihrer Konzeption eine regelmäßige Auffrischung
erfordern.
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Ausgehend
von diesem Stand der Technik besteht die Aufgabe der vorliegenden
Erfindung darin, ein Konzept zum Testen einer integrierten Schaltungsanordnung
zu schaffen, mit dem eine schnellere und exaktere Durchführung eines
solches Tests ermöglicht
wird.
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Diese
Aufgabe wird durch eine integrierte Schaltungsanordnung gemäß Anspruch
1, eine Testeinrichtung gemäß Anspruch 13,
ein Verfahren gemäß Anspruch
15 oder durch ein Computerprogramm gemäß Anspruch 17 gelöst.
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Der
vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass ein Konzept
zum Testen einer Speichereigenschaft einer integrierten Schaltungsanordnung
signifikant beschleunigt und exakter durchgeführt werden kann, indem das
Testsignal von einer Ausgangsschaltungseinrichtung der integrierten Schaltungsanordnung
erzeugt wird und der Speichereinrichtung mit einer Mehrzahl von
Speicherzellen bereitgestellt wird, so dass die Speichereinrichtung basierend
auf dem Testsignal ein Bewertungssignal ausgeben kann, das auf eine
Speichereigenschaft zumindest einer Speicherzelle der Mehrzahl von Speicherzellen
hiermit bzw. eine Bewertung der Speichereigenschaft anzeigt.
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Besonders
vorteilhaft hieran ist, dass Zuleitungen eines Testers zu der integrierten
Schaltungsanordnung mit störenden
elektrischen Eigenschaften entfallen können, so dass der Test der
Speichereigenschaften signifikant beschleunigt werden kann, indem
eine niederohmige Verbindung zwischen der Ausgangsschaltungseinrichtung
und der Speichereinrichtung herangezogen wird.
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Ein
weiterer Vorteil besteht darin, dass als Bewertungssignal sowohl
ein Potenzial an einem Drainanschluss oder Sourceanschluss einer
EEPROM-Zelle, ein logisches Signal, das ein Durchschalten einer
EEPROM-Zelle als auch ein Adresssignal einer Speicherzelle der Mehrzahl
von Speicherzellen, das eine Änderung
des Inhalts der betreffenden Speicherzelle anzeigt, verwendet werden
kann.
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Ein
weiterer Vorteil besteht darin, dass die integrierte Schaltungsanordnung
einen Ansteueranschluss aufweisen kann, der mit einer Verarbeitungsschaltungseinrichtung
oder der Ausgangsschaltungseinrichtung so koppelbar ist, um ein
Ansteuersignal an die Ausgangsschaltungseinrichtung direkt oder über die
Verarbeitungsschaltungseinrichtung lieferbar zu machen, so dass
ein Test der Speichereigenschaften zumindest einer Speicherzelle
der Mehrzahl der Speicherzellen weiter automatisiert und damit weiter
beschleunigt werden kann.
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Blockschaltbild eines Ausführungsbeispiels
einer erfindungsgemäßen integrierten Schaltungsanordnung;
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2 ein
Blockschaltbild eines Ausführungsbeispiels
einer erfindungsgemäßen integrierten Schaltungsanordnung
und eines Ausführungsbeispiels
einer erfindungsgemäßen Testeinrichtung;
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3 ein
Flussdiagramm eines Ausführungsbeispiels
des erfindungsgemäßen Verfahrens zum
Testen einer integrierten Schaltungsanordnung; und
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4 ein
Blockschaltbild zur näheren
Erläuterung
des Vorgehens bei einem Margin-Test.
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Bezug
nehmend auf die 1–4 wird nun
ein Ausführungsbeispiel
einer erfindungsgemäßen integrierten
Schaltungsanordnung beschrieben, mit der das erfindungsgemäße Konzept
zum Testen einer integrierten Schaltungsanordnung durchgeführt werden
kann. Hierbei werden in den 1–4 für Elemente
mit gleichen oder ähnlichen
funktionalen Eigenschaften gleiche Bezugszeichen verwendet, wobei
die entsprechenden Ausführungen
und Erläuterungen
somit jeweils aufeinander anwendbar und austauschbar sind.
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Die
vorliegende Anmeldung ist wie folgt aufgebaut: Zunächst wird
im Zusammenhang mit 1 eine erfindungsgemäße integrierte
Schaltungsanordnung beschrieben, bevor im Zusammenhang mit 2 eine
zu einem Test der erfindungsgemäßen integrierten
Schaltungsanordnung aus 1 notwendige Testeinrichtung
näher beschrieben
und erläutert wird.
Anschließend
wird im Zusammenhang mit 3 ein Verfahren zum Test einer
integrierten Schaltungsanordnung beschrieben. Im Anschluss hieran
wird im Zusammenhang mit 4 ein entsprechender Margin-Test
einer Speichereinrichtung einer erfindungsgemäßen integrierten Schaltungsanordnung
näher erläutert.
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1 zeigt
als erstes Ausführungsbeispiel einer
integrierten Schaltungsanordnung einen linearen Sensor 100 mit
einem Prozessor bzw. einer Verarbeitungsschaltungseinrichtung 110,
einer der Verarbeitungsschaltungseinrichtung 110 zugeordneten Ausgangsschaltungseinrichtung 120 bzw.
Ausgabeeinrichtung 120 und einer Speichereinrichtung 130 bzw.
einem Speicher 130 mit einer Mehrzahl von Speicherzellen.
Der Prozessor 110 ist hierbei so mit der Ausgabeeinrichtung 120 gekoppelt,
dass diese ein von dem Prozessor 110 ausgegebenes Ausgangssignal
aufbereitet und als aufbereitetes Ausgangssignal an einem Ausgangsanschluss 140 des linearen
Sensors 100 bereitstellt. Der Prozessor 110 ist
darüber
hinaus mit einem Datenanschluss 150 gekoppelt, von dem
der Prozessor 110 Daten empfangen kann. Des Weiteren ist
der Prozessor 110 mit dem Speicher 130 über eine
bidirektionale Verbindung gekoppelt, so dass der Prozessor 110 von
dem Speicher 130 auf ein Speicheranforderungssignal hin Daten,
die in dem Speicher 130 gespeichert sind, erhalten kann.
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In
einem Normalbetriebsmodus erhält
der Prozessor 110 von einem in 1 nicht
gezeigten Sensorelement, bei dem es sich beispielsweise um ein Drucksensorelement,
ein Magnetfeldsensorelement oder ein anderes Sensorelement handeln
kann, ein Messsignal, das der Prozessor 110 basierend auf den
in der Speichereinrichtung 130 gespeicherten Daten in ein
Ausgangssignal, bei dem es sich typischerweise um ein digitales
Ausgangssignal handelt, umwandelt und der Ausgabeeinrichtung 120 zur
Verfügung
stellt. Die Ausgabeeinrichtung 120, die zu diesem Zweck
beispielsweise einen Digital/Analog-Wandler (DAC = digital/analog
converter) 160 und einen an diesen gekoppelten Operationsverstärker 170 aufweist,
bereitet das Ausgangssignal auf und stellt dieses an dem Ausgangsanschluss 140 als aufbereitetes
Ausgangssignal zur Verfügung.
Um dies zu erreichen, ist der Operationsverstärker 170 ausgangsseitig
an den Ausgangsanschluss 140 gekoppelt. Die Ausgabeeinrichtung 120 bereitet
also das digitale Ausgangssignal in ein analoges aufbereitetes Ausgangssignal
auf, das dann an dem Ausgangsanschluss 140 bereitgestellt
wird.
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Der
Prozessor 110 korrigiert hierbei Messdaten, die von dem
Sensorelement stammen, beispielsweise um Umgebungseinflüsse, Alterungseinflüsse oder
andere Einflüsse,
die durch einen Einsatz entsprechender Modelle (z. B. Druckmodelle)
auf Basis von in dem Speicher 130 abgelegten Daten korrigierbar
sind. Aufgrund der Korrekturen des Prozessors 110 basierend auf
den in dem Speicher 130 abgelegten Daten (z. B. Kalibrierdaten)
wird ermöglicht,
dass eine extrem hohe Genauigkeit bezüglich der ausgegebenen Messdaten
des Sensors erreicht wird. Beispiele für korrigierbare Umgebungseinflüsse stellen Spannungsfluktuationen
der Versorgungsspannung, Temperatureinflüsse, die durch ein entsprechendes Temperatursensorelement
erfasst werden müssen, Druckeinflüsse (Piezo-Einflüsse), Alterungseinflüsse etc.
dar.
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Eine
sehr häufige
Quelle solcher Fluktuationen und Einflüsse stellen Gehäuseprozesse
dar, bei dem ein Halbleiterchip mit dem linearen Sensor 100 für eine besser
handhabbare Form in einem Gehäuse
untergebracht wird. Dieser Schritt wird auch als Package-Prozess
bezeichnet und geht häufig
mit einem Vergießen
des Chips einher, durch den es aufgrund des Aushärtens der Vergussmasse und
unterschiedlichen thermischen Ausdehnungskoeffizienten der Vergussmasse
und des Halbleiterchips zu Verspannungen des Chips kommen kann,
die eine „nachträgliche" Kalibriervorgang
nach dem Gehäuseprozess
erforderlich machen. Die entsprechenden Kalibrationsdaten können dann
in dem Speicher 130 hinterlegt werden.
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Bevor
jedoch der fertige Sensor 100 einer Kalibrierung unterzogen
wird, wird zunächst
der Speicher 130 auf seine Funktionstüchtigkeit und/oder andere Eigenschaften
getestet. Dieser Test kann sowohl vor einem Vereinzelungsschritt,
also auf Waferebene, wobei ein Wafer in diesem Fall eine Vielzahl von
linearen Sensoren 100 umfasst, nach der Vereinzelung aber
vor dem Gehäuseprozess,
also auf Chipebene oder nach dem Gehäuseprozess an dem fertigen
IC-Baustein durchgeführt werden.
Um einen solchen Test an einem einer erfindungsgemäßen integrierten
Schaltungsanordnung 100 in Form eines linearen Sensors 100 durchzuführen, wird
der lineare Sensor 100 in einem Testbetriebsmodus betrieben, indem
der Ausgangsanschluss 140 über eine zu einem Tester gehörende, niederohmige
Verbindung 175 mit einem Programmieranschluss 180,
der mit dem Speicher 130 gekoppelt ist, verbunden wird,
um zumindest an eine Speicherzel le der Vielzahl von Speicherzellen
des Speichers 130 ein von der Ausgabeeinrichtung 120 erzeugtes
Testsignal zu liefern. Die Ausgabeeinrichtung 120 wird
hierbei zur Lieferung des Testsignals durch ein Ansteuersignal veranlasst,
das der Ausgabeeinrichtung 120 von dem Prozessor 110 übermittelt
wird. Nach dem Empfang des Testsignals durch den Speicher 130 gibt
dieser ein Bewertungssignal an einem Bewertungssignalausgang 190 ab,
das mit dem Speicher 130 gekoppelt ist.
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Bei
dem an dem Bewertungssignalausgang 190 von dem Speicher 130 bereitgestellten
Bewertungssignal kann es sich beispielsweise um einen charakteristischen
Spannungswert einer Speicherzelle der Mehrzahl von Speicherzellen
des Speichers 130 handeln. Darüber hinaus können es
sich bei dem Bewertungssignal auch um andere Signale handeln, auf
die im weiteren Verlauf der vorliegenden Anmeldung noch näher eingegangen
wird.
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Alternativ
zu dem in 1 gezeigten Ausführungsbeispiel
des linearen Sensors 100 kann derselbe auch ohne einen
zusätzliche
Bewertungssignalausgang 190 implementiert werden, wenn
beispielsweise der Speicher 130 das Bewertungssignal ebenfalls
an den Prozessor 110 ausgibt, der das Bewertungssignal 100 beispielsweise
in digitaler Form dann an den Datenanschluss 150 ausgibt.
Diese optionale Möglichkeit
ist in 1 als gestrichelte Linie, die einerseits den Bewertungssignalausgang 190 bzw.
den Speicher 130 mit dem Prozessor 110 verbindet,
und durch die gestrichelte Linie, die den Prozessor 110 und
den Datenanschluss 150 verbindet, angedeutet.
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Eine
weitere optionale Möglichkeit
besteht nun darin, nicht den Prozessor 110 so anzusteuern, dass
dieser das Ansteuersignal an die Ausgabeeinrichtung 120 abgibt,
sondern der Ausgabeeinrichtung 120 das Ansteuersignal direkt
zuzuführen.
Dies ist in 1 ebenfalls durch eine gestrichelte
Linie, die an der Ausgabeeinrichtung 120 endet, angedeutet.
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Darüber hinaus
ist es ebenso als Option denkbar, die Ausgabeeinrichtung 120 unter
Umgehung des Ausgangsanschlusses 140, der auch als Out-Pin 140 bezeichnet
wird, mit dem Speicher 130 zu verbinden, wobei dies durch
die gestrichelte Linie, die den Ausgang der Ausgabeeinrichtung 120 und den
Programmieranschluss 180 verbindet, angedeutet ist. In
diesem Fall kann die Implementierung des Programmieranschlusses 180 als
weitere Option entfallen.
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Diese
Optionen, die zusätzlich
oder alternativ implementiert sein können, werden im weiteren Verlauf
der vorliegenden Anmeldung noch näher erläutert. In diesem Zusammenhang
werden auch die sich hierdurch ergebenden Vorteile dargestellt.
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Ohne
eine Implementierung des Programmieranschlusses 180 ist
es vorteilhaft, drei zusätzliche,
in 1 nicht gezeigte Schaltereinrichtungen einzuführen, um
die Ausgabe des aufbereiteten Ausgangssignals, das Anlegen eines
Programmiersignals an den Speicher 130 und optional auch
das Anlegen eines externen Testsignals an den Speicher 130 im
Rahmen eines Margin-Tests zu ermöglichen. Bei
diesen drei Schaltereinrichtungen handelt es sich beispielsweise
um Hochvoltschalter, die ein sicheres Trennen bzw. Verbinden einzelner
Teile der integrierten Schaltungsanordnung auch bei Spannungen von bis
zu 50 Volt oder mehr ermöglichen.
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Eine
mögliche
technische Realisierung könnte
nun darin bestehen, die ersten dieser drei Schaltereinrichtungen
zwischen die Ausgabeeinrichtung 120 und den Abzweigungspunkt
der in 1 gestrichelt gezeichneten optionalen Verbindung
zuschalten. Die zweite Schaltereinrichtung ist dann zwischen den
Speicher 130 und den Abzweigungspunkt der optionalen Verbindung
anzuordnen. Die dritte Schaltereinrichtung ist zwischen den Abzweigungspunkt
und den Ausgangsanschluss 140 zu schalten, der in diesem
Fall auch als Programmieranschluss und als Zuführanschluss eines optionalen externen Testsignals
im Rahmen eines Margin-Tests dienen kann.
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In
dem normalen Betriebsmodus, wenn also an dem Ausgangsanschluss 140 das
aufbereitete Ausgangssignal der Ausgabeeinrichtung anliegen soll,
sind die erste und dei dritte Schaltereinrichtung geschlossen und
die zweite Schaltereinrichtung geöffnet. Hierdurch wird der Speicher 130 von
dem Ausgangsanschluss 140 getrennt und das aufbereitete
Ausgangssignal kann zu dem Ausgangsanschluss 140 gelangen.
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In
dem Programmiermodus wird die erste Schaltereinrichtung geöffnet und
die zweite und dritte Schaltereinrichtung geschlossen. Hierdurch
kann ein (extern zugeführtes)
Programmiersignal von dem Ausgangsanschluss 140 zu dem
Speicher 130 gelangen, ohne auch der Ausgabeeinrichtung 120 zugeführt zu werden.
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Im
Rahmen des Margin-Tests, also im Rahmen des Testbetriebsmodus, wird
die erste und die zweite Schaltereinrichtung geschlossen, um das
von der Ausgabeeinrichtung 120 bereitgestellte Testsignal
an den Speicher 130 durchzuschalten. Hierbei kann die dritte
Schaltereinrichtung optional geschlossen oder geöffnet werden, je nachdem ob
an dem Ausgangsanschluss 140 die Margin-Testspannung extern überwacht
bzw. gemessen werden soll. Sollte hingegen in einem externen Testbetriebsmodus
die Margin-Testspannung über
den Ausgangsanschluss 140 extern dem Speicher 130 bereitgestellt
werden, wird die gleiche Schaltereinrichtungskonfiguration verwendet
wie im Fall des Programmiermodus. Die erste Schaltereinrichtung
wird also geöffnet,
um die Ausgabeeinrichtung 120 von dem Ausgangsanschluss 140 zu
trennen, während
die zweite und die dritte Schaltereinrichtung geschlossen werden,
um eine Zuführung
des externen Testsignals an den Speicher 130 zu ermöglichen.
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2 zeigt
ein schematisches Blockschaltbild eines Testers (Testeinrichtung) 200,
die mit einem linearen Sensor 100, der im Testbetriebsmodus sich
befindet, gekoppelt ist. Bei dem in 2 gezeigten
linearen Sensor 100 handelt es sich um eine integrierte
Schaltungsanordnung 100, bei der der Bewertungssignalausgang 190 aus 1 nicht
implementiert wurde, sondern vielmehr die optionale Verbindung des
Speichers 130 mit dem Prozessor 110 verbunden
ist, um das Bewertungssignal, beispielsweise in digitaler Form,
an den Datenanschluss 150 zu liefern. Der Tester 200 weist
eine Ansteuersignalerzeugungseinrichtung 210 und eine Bewertungssignalerfassungseinrichtung 220 auf,
die beide mit dem Datenanschluss 150 des linearen Sensors 100 gekoppelt
und untereinander verbunden sind, um Daten untereinander im Rahmen
eines Tests einer integrierten Schaltung austauschen zu können. Über die
niederohmige Verbindung 175, die vorzugsweise ebenfalls
zu dem Tester 200 zählt,
ist der Ausgangsanschluss 140 mit dem Programmieranschluss 180 des linearen
Sensors 100 gekoppelt oder genauer gesagt, kurzgeschlossen.
Darüber
hinaus kann der Tester 200 als optionale Komponente eine
Spannungserfassungseinrichtung 230 in Form eines Voltmeters umfassen,
das mit dem Ausgangsanschluss 140 des linearen Sensors 100 verbunden
ist. Da sowohl das Voltmeter 230 als auch die Verbindung
des Voltmeters 230 mit dem Ausgangsanschluss 140 des
linearen Sensors 100 optional angesehen sind, sind sowohl
die Verbindung als auch das Voltmeter 230 gestrichelt dargestellt.
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Der
Tester 200 kann für
einen Test auf Waferebene oder auf Chipebene als Nadeltester oder
Waferprober ausgeführt
sein. Für
Tests der nach dem Gehäuseprozess
hervorgehenden IC-Bausteine kann
der Tester 200 als Tester mit einem entsprechenden Sockel
für den
IC-Baustein ausgeführt
sein, wobei der Tester 200 so ausgelegt sein kann, dass der
IC-Baustein automatisch oder manuell gewechselt werden kann.
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Der
Test, den der Tester 200 durchführt, wird nun im Wesentlichen
folgendermaßen
durchgeführt. Zunächst wird
der lineare Sensor 100 in einen Testbetriebsmodus (Testmodus)
versetzt. Anschließend erzeugt
der Ansteuersignalerzeuger 210 eine, i. a. digitale Befehlssequenz
als Ansteuersignal, die über die
Verbindung zu dem Datenanschluss 150 und weiter zu dem
Prozessor 110 geleitet wird. Der Prozessor 110 erzeugt
nun auf Basis dieses Ansteuersignals ein Ausgangssignal, das von
der Ausgabeeinrichtung 120 aufbereitet wird und als Testsignal
an dem Ausgangsanschluss 140 bereitgestellt wird.
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Über die
zu dem Tester 200 gehörende
leitende Verbindung 175 wird das Testsignal von dem Ausgangsanschluss 140 an
dem Programmieranschluss 180 und weiter an den Speicher 130 weitergeleitet
wird. Im Speicher 130 wird das Testsignal zumindest einer
Speicherzelle der Mehrzahl von Speicherzellen zugeführt, woraufhin
der Speicher 130 ein Bewertungssignal ausgibt, das er dem
Prozessor 110 übermittelt.
Der Prozessor 110 leitet dieses wiederum an den Datenausgang 150 und
damit an den Tester 200 weiter. Das Bewertungssignal, das
in diesem Ausführungsbeispiel
bevorzugt als digitales Signal vorliegt, wird von der Bewertungssignalerfassungseinrichtung 220 erfasst
und ausgewertet. Je nach Programmierung des Testers 200 kann über eine
direkte Verbindung des Ansteuersignalerzeugers 210 und
der Bewertungssignalerfassungseinrichtung 220 der Test
des angeschlossenen linearen Sensors 100 weiter fortgesetzt
werden oder der lineare Sensor 100 gegen ein neues Bauteil
ausgetauscht werden.
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Eine
weitere erfindungsgemäße Vorgehensweise
und Ausführungsform,
die die in 2 gestrichelt dargestellten
optionalen Komponenten mit einbezieht, besteht darin, dass der Tester 200 das
an dem Ausgangsanschluss 140 abgegebene Testsignal durch
das Voltmeter 230 überwacht
nachdem der Ansteuersignalerzeuger 210 das Ansteuersignal
an dem Prozessor 110 übermittelt
hat. Zeigt das Voltmeter 230 beispielsweise eine hinreichend
geringe Änderung
des Testsignals als Funktion der Zeit, so kann aufgrund einer Kopplung
des Voltmeters 230 an den Ansteuersignalerzeuger 210 dieser
einen Ausleseimpuls an den Datenanschluss 150 weiterleiten, der den
Prozessor 110 dazu veranlasst, auf eine bestimmte Speicherzelle
des Speichers 130 zuzugreifen, so dass der Test der Speichereigenschaften
diese Speicherzelle des Speichers 130 gerichtet ist. Im weiteren
Verlauf wird nun wiederum das Bewertungssignal von dem Prozessor 110 empfangen
und über den
Datenanschluss 150 an die Bewertungssignalerfassungseinrichtung 220 weitergeleitet.
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3 zeigt
ein Flussdiagramm des erfindungsgemäßen Verfahrens zum Testen einer
integrierten Schaltungsanordnung. In einem ersten Verfahrensschritt
wird ein linearer Sensor 100 bereitgestellt. Anschließend wird
in einem zweiten Verfahrensschritt das Ansteuerungssignal ausgelöst. In einem
dritten Verfahrensschritt wird das von der integrierten Schaltungsanordnung 100 abgegebene
Bewertungssignal aufgenommen.
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Wie
bereits in den einführenden
Abschnitten der vorliegenden Anmeldung erläutert wurde, gibt es Anwendungsfälle, in
denen in einen integrierten Schaltkreis (IC = integrated circuit)
ein „kleiner" EEPROM-Speicher
(electrically erasable programmable read-only memory = elektrisch
löschbarer
programmierbarer Nur-Lese-Speicher) von ca. 10–1000 Bits Umfang integriert
wird. Beispiele hierfür
sind integrierte Schaltungen für
analoge Anwendungen, bei denen jedoch die extrem hohe Genauigkeit
nur aufgrund einer Kalibrierung nach dem Gehäuseprozess erreicht wird. Beispiele
hierüber
stellen integrierte Sensoren dar, also beispielsweise Drucksensoren und
Magnetfeldsensoren.
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Das
erfindungsgemäße Konzept
ermöglicht es
nun, Komponenten des linearen Sensors dazu zu verwenden, Spannungsrampen
bzw. Spannungswerte on-Chip zu erzeugen und dem EEPROM-Speicher über den
Programmieranschluss 180 (Pin) zu Testzwecken über eine
niederohmige Verbindung 175 anzulegen. Hierdurch kann der
Ladezustand jedes Bits des Speichers 130, also jeder Speicherzelle
zu Testzwecken erfasst werden. Das erfindungsgemäße Konzept ermöglicht es
so, einen Margin-Test bzw. Grenzspannungstest schnell, effizient
und sehr genau durchzuführen.
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4 zeigt
einen Ausschnitt des Speichers 130 mit einer einzelnen
Speicherzelle bzw. EEPROM-Zelle 300, bei der es sich genauer
gesagt um einen EEPROM-NMOS-Transistor (EEPROM-Transistor) handelt.
Der EEPROM-Transistor 300 ist mit einem (gemeinsamen) Sourceanschluss
und Substratanschluss (Bulk) 300sb an ein Bezugspotenzial gekoppelt.
Der EEPROM-Transistor 300 weist darüber hinaus ein kapazitiv an
den Kanal des EEPROM-Transistors 300 gekoppeltes Floating-Gate 300fg und
ein kapazitiv an das Floating-Gate 300fg gekoppeltes Control-Gate 300cg auf.
An einen Drainanschluss 300d des EEPROM-Transistors ist
ein PMOS-Transistor 310 mit einem Drainanschluss 310d gekoppelt.
Der PMOS-Transistor 310 ist mit einem (gemeinsamen) Substratanschluss
und Sourceanschluss 310sb an eine positive Versorgungsspannung
VDDD angeschlossen. Darüber
hinaus weist der PMOS-Transistor 310 einen Gateanschluss 310g auf,
der von einer nicht in 4 gezeigten Steuereinrichtung
angesteuert wird. Diese Steuereinrichtung kann beispielsweise der
Stabilisierung und dem Schutz des linearen Sensors dienen. Ebenfalls
an den Drainanschluss 300d des EEPROM-Transistors 300 ist
ein Schalter 320 gekoppelt, der in 4 auch als „sel_eeprom_i" bezeichnet ist,
was den Verwendungszweck des Schalters 320 näher erläutert. Der Schalter 320 dient
zur Auswahl eines EEPROM-Transistors, im vorliegenden Fall also
des EEPROM-Transistors 300.
Im Fall eines wortbasierten Speichers kann es sich bei dem Schalter 320 beispielsweise
um einen in einem Zeilen/Spaltenumsetzer integrierten Schalter handeln.
Darüber
hinaus ist der Schalter 320 mit einem ersten Anschluss 330-1 einer
EEPROM-Steuereinrichtung 330 verbunden, die in 4 auch
als EEPROM I/O-Registerzelle bezeichnet ist. Die EEPROM-Einheit 330 liefert
an einem zweiten Anschluss 330-2 ein Bewertungssignal, das
in 4 auch als „bit_o" bezeichnet ist.
Darüber hinaus
weist die EEPROM-Einheit 330 einen
dritten Anschluss 330-3 für ein Taktsignal (clk_i), sowie
einen vierten Anschluss 330-4 zum Setzen einer Registerzelle
(set_i) und einen fünften
Anschluss 330-5 zum Löschen
einer Registerzelle (reset_i) auf.
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Im
Rahmen eines Margin-Tests wird an das Control-Gate 300cg des
EEPROM-Transistors 300 eine Spannung Vmargin (Margin-Spannung oder Vmargin-Spannung)
angelegt und bewertet, ob der EEPROM-Transistor 300 einen
vorgegebenen Stromwert, nämlich
den Lesestrom, ziehen kann bzw. ob durch den EEPROM Transistor 300 in
diesem Fall ein vorgegebener Stromwert fließen kann. Der Lesestrom wird
dabei durch den PMOS-Transistor 310 in
den Drain-Anschluss 300d des NMOS-EEPROM-Transistors 300 eingeprägt. Indem
nun die Spannung Vmargin, die an dem Control-Gateanschluss 300cg des
EEPROM-Transistors 300 anliegt,
variiert wird, ist es möglich,
einen bestimmten Vmargin-Wert festzustellen, bei dem der EEPROM-Transistor 300 mehr
als einem vorbestimmten Lesestrom, nämlich den Margin-Strom, zieht,
wohingegen bei geringfügiger
Unterschreitung dieses Spannungswertes bzw. Vmargin-Werts, der EEPROM-Transistor 300 weniger
als den Margin-Strom als Lesestrom zieht. Wird das Potenzial an
dem Drainanschluss 300d des EEPROM-Transistors 300 in beiden
Fällen
durch Schließen
des Schalters 320 von der EEPROM-Einheit 330 digital bewertet
und als Bit-Wert bit_o ausgelesen, so kippt das Bit bzw. der EEPROM-Transistor 300 schaltet
durch (Durchschalten des EEPROM-Transistors) bei Überschreiten
dieses speziellen Vmargin-Werts.
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Dieser
Wert der Spannung Vmargin, bei dem das Bit kippt bzw. der Transistor
seine Leitfähigkeit ändert bzw.
durchschaltet, wird im folgenden als effektive Schwellenwert (Threshold)
des EEPROM-Transistors 300 bzw. effektiver Grenzwert-Spannungswert
des EEPROM-Transistors 300 bezeichnet.
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Befindet
sich keine Überschussladung
bzw. keine Ladung an dem bzw. auf dem Floating-Gate 300fg des
EEPROM-Transistors 300, so kippt das Bit bei einem effektiven
Threshold-Spannungswert,
der auch als UV-Spannung bzw. UV-Level be zeichnet wird. Diese Bezeichnung
rührt daher,
dass in älteren EEPROM-Speichern
bzw. EPROM-Speichern zum Löschen
einer Speicherladung auf dem Floating-Gate das Floating-Gate einer
ultravioletten Strahlung ausgesetzt werden musste. Je mehr Ladung
sich auf dem Floating-Gate befindet, umso deutlicher unterscheidet
sich die effektive Threshold-Spannung Vth,eff von dem UV-Level,
wobei die folgende Beziehung gilt: Vth,eff – UV = Q/Ceff
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Hierbei
ist der Term Vth,eff der effektive Threshold-Spannungswert, der Term UV das UV-Level
bzw. die UV-Spannungswert,
der Term Q die gespeicherte Ladung an dem bzw. auf dem Floating-Gate
und der Term Ceff eine effektive Kapazität, die sich aus einer Parallelschaltung
der Kapazität zwischen
den Gate-Elektroden und dem Kanal des Transistors und der Einkoppelkapazität zwischen dem
Control-Gate und dem Floating-Gate ergibt. Die Differenz zwischen
dem effektiven Threshold-Spannungswert Vth,eff und dem UV-Level
UV ist also gleich der auf dem Floating-Gate gespeicherten Ladung
Q dividiert durch die effektive Kapazität Ceff. Es folgt daher, dass
die effektive Threshold-Spannungswert Vth,eff ein Maß für die Speicherladung
Q an dem Floating-Gate
des Transistors ist, wenn man den (bauarttypischen) UV-Level eines
EEPROM-Transistors in einer bestimmten Technologie kennt.
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Somit
ist ein Unterschied in Bezug auf die Verschaltung bzw. Spannungswahl
der Speicherzelle, die den EEPROM-Transistor 300 umfasst, in
dem Testbetriebsmodus bzw. bei dem Margin-Test im Vergleich zu dem
normalen Auslesen des EEPROM-Transistors 300 in einem normalen
Betrieb (Normalbetriebsmodus) jener, dass bei dem Margin-Test die
Spannung an dem Control-Gate 300cg von außen vorgegeben
wird, während
sie in dem Normalbetriebsmodus auf dem Chip, also on-Chip erzeugt wird.
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Grundsätzlich gibt
es Ausführungsformen des
Margin-Tests, bei denen der Lesestrom während des Margin-Tests einen
höheren
oder einen niedrigeren Wert annimmt als in dem Normalbetriebsmodus, wobei
dies aber für
die nachfolgenden Betrachtungen sowie die bereits erläuterten
Betrachtungen unerheblich ist.
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Des
Weiteren kann der Margin-Test in verschiedenen, aufwändigeren
Formen ausgeführt
werden. Zum einen kann beispielsweise die Vmargin-Spannung in kleinen
Stufen geändert
werden, um möglichst
exakt den Wert der effektiven Threshold-Spannung zu bestimmen. Das ist zum Beispiel dann
nötig,
wenn im Rahmen einer Qualifikation eine Beurteilung erhalten werden
soll, wie stark ein Ladungsverlust aufgrund diverser Belastungen
bei einem bestimmten Bauelement ist. Solche Belastungen können beispielsweise
in einer Lagerung bei einer gegenüber üblichen Temperaturen hohen
bzw. erhöhten
Temperatur bestehen.
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Eine
weitere, weniger aufwändige
Form eines Margin-Tests besteht darin, dass nur zwei verschiedene
Spannungspegel als Margin-Spannung (Vmargin) verwendet werden. Damit
wird nur überprüft, ob sich
die effektive Threshold-Spannung innerhalb dieser beiden Werte befindet
oder unterhalb des kleineren oder oberhalb des größeren der
beiden Werte liegt. Ein Margin-Test dieser einfacheren Ausprägung wird
beispielsweise deswegen durchgeführt, um
vor Inbetriebnahme eines EEPROM-Speichers 130 sicherzustellen,
dass die gespeicherten Informationen hinreichend zuverlässig im
Normalbetrieb bzw. im Normalbetriebsmodus ausgelesen werden können.
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Der
erste der beiden Margin-Testvarianten, also der Margin-Tests, bei dem die
Margin-Spannung in kleinen Stufen verändert wird, ist relativ aufwändig, da
es hierzu notwendig ist, viele geringfügige inkrementierte Spannungswerte
an den EEPROM-Transitor 300 anzulegen und für jede Speicherzelle
bzw. Bit-Zelle des Speichers der effektive Threshold- Spannungswert Vth,eff
zu ermitteln. Dieser Test lässt
sich dadurch beschleunigen, dass die über den Programmieranschluss 180 dem
linearen Sensor 100 zugeführte Spannung in Form des Testsignals
an alle Control-Gate-Anschlüsse
der Speicherzellen bzw. der EEPROM-Transistoren zugeführt wird.
Diese besondere Verschaltung kann eine unterschiedliche Verschaltung
im Vergleich zu einem normalen Programmiermodus des Speichers 130 erfordern,
bei dem normalerweise eine höhere
Spannung zum Programmieren nur an die betreffende Speicherzelle
angelegt wird.
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Im
Rahmen eines Margin-Tests wird also die Margin-Spannung an den gleichen
Pin angelegt, an dem auch eine Programmierspannung angelegt wird. Die
Margin-Spannung wird im Falle des Margin-Tests durch die gleichen
Schalter an das Control-Gate 300cg des EEPROM-Transistors 300 durchgeschaltet,
wie dies im Programmierfall auch mit der Programmierschaltung geschieht.
Sobald die Spannung an dem Pin stabil eingesprungen ist, wird dem IC-Baustein
bzw. dem linearen Sensor 100 ein Auslöseimpuls bzw. Latch-Impuls
mitgeteilt, mit dem das Potenzial an dem Drainanschluss 300d des
EEPROM-Transistors 300 digital durch die EEPROM-Einheit 330 bewertet
wird. Danach wird dieser digitale Wert über das Daten-Interface des
ICs bzw. den Datenanschluss 150 des linearen Sensors 100 nach
außen
weitergeleitet bzw. kommuniziert.
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Die
erfindungsgemäße integrierte
Schaltungsanordnung 100 und die erfindungsgemäße Testeinrichtung 200 ermöglichen
somit unter anderem eine Variante, mit der sich der Margin-Test äußerst schnell
durchführen
lässt,
ohne dass es zu einer signifikanten Verfälschung oder überhaupt
zu einer Verfälschung
der effektiven Threshold-Werte Vth,eff aufgrund einer zu geringen
Wartezeit vor dem Abschluss der Einschwingzeit der Margin-Spannung kommt.
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Zusammenfassend
ist es also möglich,
mit Hilfe des erfindungsgemäßen Konzeptes
den Margin-Test zu beschleunigen.
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Hierbei
wird ausgenutzt, dass bei linearen Sensoren 100 an den
Out-Pin bzw. dem Ausgangsanschluss 140 durch den Operationsverstärker 170 eine
(hochgenaue) Spannung abgegeben wird, die dem ermittelten Sensorwert
des linearen Sensors 100 entspricht. Zumeist, wie in 1 auch
gezeigt ist, wird dieser Operationsverstärker 170 von einem Digital/Analog-Wandler 160 bzw.
DAC 160 angesteuert. Der Operationsverstärker 170 ist
hierbei zumeist ein Rail-to-Rail-Typ.
Das bedeutet, dass der Operationsverstärker 170 beispielsweise
Spannungswerte von ca. 150 mV (typischerweise 100–200 mV)
bis nahe an eine Betriebsspannung VDD des linearen Sensors 100 abgeben
kann. Genauer gesagt ist der Operationsverstärker 170 in der Lage,
in diesem Fall Spannungen bis zu einem maximalen Wert von etwa 150
mV unterhalb des Betriebsspannungswertes VDD liegt (VDD – 150 mV)
abzugeben.
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Damit
ist, wie ausführlich
schon im Zusammenhang mit den 1, 2 und 3 beschrieben
wurde, ohne großen
Aufwand der folgende Margin-Test möglich. Zunächst wird dem IC-Baustein des linearen
Sensors 100 über
den Datenanschluss 150 bzw. über sein Interface ein digitaler
Code mitgeteilt, der an den Digital/Analog-Wandler 160 gelegt
wird. Der Digital/Analog-Wandler 160 erzeugt dem digitalen
Code entsprechend eine hochgenaue Spannung am Out-Pin bzw. am Ausgangsanschluss 140 des
linearen Sensors 100. Diese Spannung kann zur Kontrolle
extern gemessen werden, wie dies 2 in Form
des optionalen Voltmeters 230 zeigt. Zugleich wird die
von dem Operationsverstärker 170 erzeugte Spannung
aber über
die bei dem Margin-Test aktivierten Schalter an das Control-Gate 300cg des
zu untersuchenden EEPROM-Transitors 300 durchgeschaltet.
Durch einen externen Puls, beispielsweise in Form eines Auslesepulses
bzw. Latch-Impulses, oder nach Ablauf einer auf dem Chip ermittelten (on-Chip)
ermittelten Zeit wird das Potenzial an dem Drain-Anschluss 300d des
EEPROM-Transistors 300 digital bewertet, was auch als „Latchen" oder „Latch-Vorgang" bezeichnet wird.
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Um
den so beschriebenen Test durchführen zu
können,
ist es natürlich
notwendig, dass sowohl der Digital/Analog-Wandler 160 als
auch der Operationsverstärker 170 eine
ausreichend hohe Genauigkeit aufweisen. Dies setzt zum einen voraus,
dass die beiden Komponenten aufgrund ihrer Spezifikationen genau
genug sind, und zum anderen, dass die beiden Komponenten selber
vor der Durchführung
des eigentlichen Margin-Tests
beispielsweise im Rahmen einer Funktionsanalyse auf Einhaltung ihrer
Spezifikationen überprüft worden
sind. Um darüber
hinaus die Unsicherheiten bei der Durchführung des Margin-Tests weiter
zu reduzieren und im Idealfall vollständig zu eliminieren, ist es
möglich,
den Margin-Spannungswert
(Vmargin) auch an dem betreffenden Pin (Ausgangsanschluss 140)
beispielsweise durch das in 2 gezeigte
Voltmeter 230 mitmessen zu lassen. Da lineare Sensoren
anwendungsbedingt i. A. äußerst exakt
arbeitende Komponenten aufweisen, ist es daher bei dem vorliegenden
erfindungsgemäßen Konzept
besonders vorteilhaft, genau diese Komponenten, d. h. also insbesondere
den Digital/Analog-Wandler 160 und
den Operationsverstärker 170,
zu verwenden.
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Des
weiteren ist es nötig,
dass der Margin-Test bei Betriebsspannungen durchgeführt wird, die
ausreichend groß sind.
Beträgt
beispielsweise bauartbedingt typischerweise der effektive Threshold-Spannungswert
eines programmierten Bits 3,4 Volt und weist eine Verteilung von
Threshold-Spannungswerten,
bezogen auf eine Vielzahl entsprechender Speicherzellen, also entsprechender
EEPROM-Transistoren 300, eine Gauss-Verteilung mit einer
Standardabweichung von 200 mV auf, so können beispielsweise maximale
Threshold-Spannungswerte
von etwa 3,4 V + 5·0,2 V = 4,4 Vauftreten.
Damit der Operationsverstärker 170 diese Spannung
mit einer hinreichenden Genauigkeit an dem Ausgangsanschluss 140 ausgeben
kann, muss die Betriebsspannung VDDD des linearen Sensors 100 in
diesem Beispiel also zumindest 4,5 V betragen.
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Das
erfindungsgemäße Konzept
ermöglicht es
somit, die Einschwingzeitdauer des Digital/Analog-Wandlers 160 und
des Operationsverstärkers 170 dadurch
gering zu halten, dass während
des Margin-Tests an dem betreffenden Pin (Ausgangsanschluss 140)
möglichst
geringe Kapazitäten
anliegen. Im Rahmen des erfindungsgemäßen Konzeptes wird dies dadurch
erreicht, dass die Kabelwege bzw. die Kontaktwege zwischen den Anschlüssen des IC-Bausteins
sehr kurz gehalten werden. Dies wird im Rahmen des erfindungsgemäßen Konzeptes durch
eine Verwendung eines Kurzschlusses ermöglicht, so dass die Wartezeit
bis zu einem Auslösen
der digitalen Bewertung, bis also das Bit gelatcht werden kann,
signifikant kürzer
angesetzt werden kann.
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Eine
weitere Form des Margin-Tests besteht darin, den Margin-Test noch
weiter zu automatisieren. Eine geeignete Auslegung des Prozessors 110 vorausgesetzt,
ist es so beispielsweise möglich,
einen Margin-Spannungs-Startwert in Form eines digitalen Codes dem
linearen Sensor 100 einzugeben. Der lineare Sensor 100 bzw.
der IC-Baustein legt dann über
den Prozessor 110 selbständig eine Vmargin-Rampe mit
einer feststehenden, einer vorbestimmten oder durch einen weiteren
(digitalen) Code übermittelten
Schrittweite an, führt
die Bewertung der Speicherzellen aus, latcht also alle Bits des
EEPROM-Speichers 130 für
jede Vmargin-Spannungsstufe,
und übermittelt
die Ergebnisse der Bewertung über
sein Interface, Datenanschluss 150 oder Bewertungssignalausgang 190 (je
nach Ausgestaltung der integrierten Schaltungsanordnung 100)
nach außen an
den angeschlossenen Tester 200.
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Eine
weitere erfindungsgemäße Variante, die
auf der letztbeschriebenen aufbaut, besteht darin, dass nur dann
ein Wert über
den Datenanschluss 150 an den Tester 200 nach
außen übermittelt
werden muss, wenn seit der letzten Übermittlung, also seit dem
letzten Mal mindestens ein weiteres Bit bzw. eine weitere Speicherzelle
gekippt ist, also ihren Wert geändert
hat. In diesem Fall weist das Bewertungssig nal, das der Prozessor 110 bzw.
die Speichereinrichtung 130 ausgibt, Adressinformationen
in Form digitaler Werte auf. In diesem Fall kann der Algorithmus,
der zu einer stufenweisen Erhöhung
der Vmargin-Spannungswerte führt,
unterbrochen bzw. gestoppt werden, sobald alle Speicherzellen bzw.
alle Bits gekippt sind oder eine maximale Spannung erreicht wurde.
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Eine
weitere erfindungsgemäße Ausführungsform
des Margin-Tests
besteht darin, dass die Margin-Spannung Vmargin zwar von dem Digital/Analog-Wandler 160 und
dem Operationsverstärker 170 erzeugt
wird, jedoch direkt an die Speichereinrichtung 130 bzw.
direkt an das oder die Control-Gates 300cg der betreffenden
EEPROM-Transistoren 300 unter Umgehung des Out-Pins (Ausgangsanschlusses 140)
durchgeschaltet werden. Bei einer praktischen Realisierung sind
beispielsweise bei einer entsprechenden Implementierung weitere
Hochvoltschalter (für
hohe Spannungen von typischerweise bis zu 50 V taugliche Schalter)
vorzusehen, die den Operationsverstärker 170 von dem Ausgangsanschluss 140,
also von dem betreffenden Pin, trennen. Hierdurch kann eine weitere
Reduzierung von parasitären
Effekten, z. B. dem Auftreten (parasitärer) Kapazitäten, erzielt
werden. Der zusätzliche
Schaltungsaufwand in Form einer komplexeren Schaltung kann gerechtfertigt
sein, wenn eine weitere Beschleunigung des Margin-Tests hierdurch
erzielt werden kann.
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Gerade
bei „kleineren" Ics, die typischer
Weise eine Gesamtfläche
von weniger als 10 mm2 und vorzugsweise
von 5 mm2 oder weniger aufweisen, ist man
bestrebt, die Anzahl der Pins bzw. Anschlüsse zu reduzieren, um Platz
zu sparen. Jeder Pin des Chips, der gebondet wird, benötigt ein
zugeordnetes Pad, das eine Fläche
von ca. 100 μm × 100 μm aufweist,
sowie zusätzliche
ESD-Schutzstrukturen (ESD = electrostatic discharge = elektrostatische
Entladung). Außerdem
ist der Pin selbst ein großer
Kostenfaktor, zumal er das Package, also die integrierte Schaltung
nach Abschluss des Gehäuseprozesses, vergrößert, da
ein vierter Pin zu sätzlichen
Platz erfordert und somit im Vergleich zu einem Package mit drei
Pins auch zu einem größeren Package
führt.
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Darüber hinaus
stellen Pins immer ein Zuverlässigkeitsrisiko
dar. So besteht ein höheres
Risiko, das sich die Bondung also die elektrisch leitende Verbindung
zwischen dem Pin und dem ihm zugeordneten Pad auf dem Chip, bei
Lebensdauerbelastungen, insbesondere bei höhreren Temperaturen, löst. Darüber hinaus
nehmen auch die mechanischen Verspannungen von der Printplatte ins
Package hinein aufgrund des größeren „Footprints" zu. Neben einer
Beschleunigung des Margin-Tests
ermöglicht
die in 1 gestrichelt eingezeichnete, optionale Verbindung
der Ausgabeeinrichtung 120 mit dem Speicher 130 eine
wichtige Möglichkeit,
die Anzahl der Pins und damit die Kosten zu minimieren und darüber hinaus
die Zuverlässigkeit
zu erhöhen.
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Das
erfindungsgemäße Konzept
zum Testen einer integrierten Schaltungsanordnung 100 mit
einem Speicher 130 ermöglicht
es somit also, einen Pin, also bei dem in 1 gezeigten
Ausführungsbeispiel
den Ausgangsanschluss 140, dreifach zu nutzen. Der betreffende
Pin kann hierzu
- 1. zur Ausgabe eines hochgenauen
Signals (aufbereitetes Ausgangssignal im Strombereich oder im Spannungsbereich),
- 2. zur Programmierung, wobei ein Programmierimpuls an den betreffenden
Pin von außen
angelegt wird, und
- 3. im Bereich eines Margin-Tests.
Das erfindungsgemäße Konzept
ermöglicht
somit mit Hilfe eines multi-funktionalen Pins, also einem gemeinsamen
Pin für
den linearen Ausgang des Sensors, den Programmiereingang und den
Margin-Test-Eingang zu beschleunigen.
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Im
Fall eines Margin-Tests wird hierbei die Margin-Spannung (Margin-Testspannung)
von Teilen des Signalpfades des linearen Sensors 100, genauer gesagt,
dem Digital/Analog-Wandler 160 und
dem Operationsverstärker 170,
erzeugt, an den betreffenden Pin angelegt und zu dem Speichermedium
in Form des Speichers 130 weitergeschaltet, so dass eine
Bewertung des Speichermediums bzw. des Speichers 130 hinsichtlich
seines Ladungsgehalts durchgeführt
werden kann.
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Grundsätzlich kann
das im Rahmen der vorliegenden Anmeldung beschriebene Konzept bzw. Prinzip
auch auf andere Speichermedien als EEPROM-Speicherzellen übertragen
werden, wenn diese die gespeicherten Informationen in Form eines analogen
Werts speichern. Beispiele hierfür
stellen somit neben den bereits geschilderten EEPROM-Speichern auch
die Speicherung von Informationen durch einen veränderbaren
Widerstand, eine veränderbare
Magnetisierung oder andere veränderbare,
analoge Größen dar.
Hierbei wird eine Speicherzelle bzw. ein Bit als programmiert oder
als nicht-programmiert
bewertet, wenn die analoge, veränderbare
Größe gewisse
Grenzwerte (Limits) überschreitet
oder unterschreitet.
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Die
vorliegende Erfindung stellt somit einen eingebauten Selbsttest
(BIST = built in seiftest) für
integrierte Schaltungsanordnungen für die Durchführung eines
Margin-Tests an
einem EEPROM-Speicher mit einem Umfang zwischen 10 Bits und etwa 1000
Bit dar. Die vorliegende Erfindung ist also insbesondere auf integrierte
Schaltungsanordnungen anwendbar, die auch als ASICs (ASIC = application specific
integrated circuit = anwendungsspezifische integrierte Schaltkreise),
also beispielsweise intelligente bzw. integrierte Sensoren, die
in ihrer Baugruppe abgeglichen werden, dar.
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Abhängig von
den Gegebenheiten kann das erfindungsgemäße Verfahren zum Testen einer
integrierten Schaltungsanordnung in Hardware oder in Software implementiert
werden. Die Implementation kann auf einem digitalen Speichermedium,
insbesondere einer Diskette oder CD mit elektronisch auslesbaren
Steuersignalen erfolgen, die so mit einem programmierbaren Computersystem
zusammenwirken können,
dass das erfindungsgemäße Verfahren
zum Testen einer integrierten Schaltungsanordnung ausgeführt wird.
Allgemein besteht die Erfindung somit auch in einem Computer-Programm-Produkt
mit einem auf einem maschinenlesbaren Träger gespeicherten Programmcode
zur Durchführung
des erfindungsgemäßen Verfahrens,
wenn das Computer-Programm-Produkt auf einem Rechner abläuft. In anderen
Worten ausgedrückt,
kann die Erfindung somit als ein Computer-Programm mit einem Programmcode
zur Durchführung
des Verfahrens realisiert werden, wenn das Computer-Programm auf
einem Computer abläuft.
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- 100
- Linearer
Sensor
- 110
- Prozessor
- 120
- Ausgabeeinrichtung
- 130
- Speicher
- 140
- Ausgangsanschluss
- 150
- Datenanschluss
- 160
- Digital/Analog-Wandler
- 170
- Operationsverstärker
- 175
- Leitende
Verbindung
- 180
- Programmieranschluss
- 190
- Bewertungssignalausgang
- 200
- Tester
- 210
- Ansteuersignalerzeugungseinrichtung
- 220
- Bewertungssignalerfassungseinrichtung
- 230
- Voltmeter
- 300
- EEPROM-Transistor
- 310
- PMOS-Transistor
- 320
- Schalter
- 330
- EEPROM-Einheit