DE102009006926B4

DE102009006926B4 - Integrierte Schaltung, Verfahren zur Erfassung von Daten, Messsystem und Computerprogramm

Info

Publication number: DE102009006926B4
Application number: DE102009006926A
Authority: DE
Inventors: Dieter Kohlert; Bernhard Duschinger; Josef Hermann; Rainer Holmer; Gunther Mackh; Sabine Penka; Berthold Schuderer; Grit Schwalbe; Georg Seidemann; Erhard Sixt
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-02-29
Filing date: 2009-02-02
Publication date: 2013-09-05
Anticipated expiration: 2029-02-03
Also published as: US7660175B2; US20090219773A1; DE102009006926A1

Abstract

Integrierte Schaltung, die folgende Merkmale aufweist: eine Mehrzahl von Zellen (100; 100-1... 100-4), wobei jede Zelle (100; 100-1... 100-4) folgendes aufweist: einen ersten Versorgungsknoten (120); einen zweiten Versorgungsknoten (140); eine Serienschaltung mit einem ersten Transistor (160, S1), einem zweiten Transistor (170, S2) und einem elektrischen Element (110, RX), wobei die Serienschaltung zwischen den ersten und den zweiten Versorgungsknoten (120, 140) gekoppelt ist, und wobei das elektrische Element (110, RX) einen ersten und einen zweiten Knoten umfasst; einen zwischen den ersten Knoten des elektrischen Elements (110, RX) und einen ersten Ausgangsknoten (220) der Zelle (100; 100-1... 100-4) gekoppelten dritten Transistor (240, S3); und einen zwischen den zweiten Knoten des elektrischen Elements (110, RX) und einen zweiten Ausgangsknoten (250) der Zelle (100; 100-1... 100-4) gekoppelten vierten Transistor (270, S4), wobei ein Steueranschluss des ersten, des dritten und des vierten Transistors (160, 240, 270, S1, S3, S4) mit einem ersten Kontrollknoten (180) der Zelle (100; 100-1... 100-4) gekoppelt ist; und wobei ein Steueranschluss des zweiten Transistors (170, S2) mit einem zweiten Kontrollknoten (200) der Zelle (100; 100-1... 100-4) gekoppelt ist.

Description

Ausführungsbeispiele der vorliegenden Erfindung beziehen sich auf integrierte Schaltungen, Verfahren zur Erfassung von Daten und Messsysteme, wie sie beispielsweise bei Testprozessen, Erprobungsprozessen, Optimierungsprozessen oder anderen planungsspezifischen, herstellungsspezifischen oder design-spezifischen Prozessen im Bereich integrierter Schaltungen einsetzbar sind.
Integrierte Schaltungen werden heute in einer Vielzahl von Anwendungsgebieten eingesetzt, beispielsweise im Bereich von Sensoren, Aktoren, Prozessoren, Speichern und anderer technischer Gebiete. Häufig werden auch Kombinationen der vorgenannten Bauelementtypen eingesetzt, beispielsweise im Bereich intelligenter Sensoren, die neben den eigentlichen Sensorelementen auch Schaltungen mit Speichern und Rechenwerken zur Kompensation von Umgebungseinflüssen, sowie andere herstellungsbedingter Einflüsse.
Integrierte Schaltungen werden hierbei auch in unterschiedlichen Komplexitätsstufen eingesetzt. So werden sowohl einfache elektrische oder elektronische Bauelemente, etwa Widerstände, Transistoren, Dioden oder Kapazitäten in Form integrierter Schaltungen hergestellt, als auch hoch komplexe Schaltungen für Spezialanwendungen, die beispielsweise eine schnelle und effiziente Datenmanipulation oder -berechnung ermöglichen.
Integrierte Schaltungen weisen hierbei häufig elektrische Elemente auf, die für die spätere Anwendung oder den betreffenden Einsatzzweck eine wesentliche Bedeutung haben. Im Falle von Sensoren kann es sich hierbei beispielsweise um die einzelnen Sensorelemente handeln, die für die zu erfassenden oder zu detektierenden physikalischen, chemischen, mechanischen, elektrischen oder biologischen Einflüsse empfindlich sind. Im Falle von Speichern kann es sich bei diesen elektrischen Elementen beispielsweise um Speicherzellen, einzelne Komponenten derselben, also beispielsweise Kapazitäten oder Transistoren, oder andere Strukturen handeln. Auch im Bereich anderer integrierter Schaltungen treten häufig elektrische Schaltelemente auf, die für die spezielle Funktion oder die allgemeine Funktion der integrierten Schaltung einen bestimmten Einfluss haben. Aber auch für die eigentliche Zielfunktion der integrierten Schaltung eher unwichtigere elektrische Elemente sind häufig in integrierten Schaltungen anzutreffen, die jedoch für das grundsätzliche Funktionieren einen sehr wichtigen Einfluss ausüben können.
Um solche integrierten Schaltungen kostengünstig, zuverlässig und sicher herstellen zu können, ist häufig eine Evaluierung von design-spezifischen, präparations-spezifischen oder anderen Parametern ratsam, die auf solche, einzelne elektrische Elemente der betreffenden integrierten Schaltung einen unerwünschten Einfluss ausüben. Um diese Einflüsse bei dem Design, der Prozessplanung und anderen Herstellungsschritten entsprechend berücksichtigen zu können, kann es ratsam sein, einzelne Verfahrensschritte spezifisch im Hinblick auf einzelne elektrische Elemente hin zu untersuchen, um so die entsprechenden Ergebnisse in das Design oder die Prozessplanung einfließen lassen zu können.
Die US 5 675 539 A beschreibt einen Speicher, der eine Einheit zum Vorladen und Lesen von Bit-Leitungen enthält. Der Speicher umfasst eine Mehrzahl von Speicherzellen mit mehreren Transistoren, die zwischen eine Taktleitung und Masse geschaltet sind, wobei die Steueranschlüsse der Zeilentransistoren seriell verschaltet sind.
Die US 5 453 954 A beschreibt eine Regelschaltung für einen Speicher mit einer Mehrzahl von Speicherzellen.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine integrierte Schaltung, ein Verfahren, ein Meßsystem und ein Computerprogramm mit verbesserten Charakteristika zu liefern.
Die Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weiterbildungen finden sich in den abhängigen Ansprüchen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
1 ein vereinfachtes Schaltdiagramm einer Zelle einer integrierten Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
2 ein vereinfachtes Schaltdiagramm mit vier verschalteten Zellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
3 ein vereinfachtes Schaltbild eines Ausgangmultiplexers mit zwei Multiplexerzellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
4 ein vereinfachtes Schaltdiagramm mit vier Zellen und zwei Multiplexerzellen eines Ausgangsmultiplexers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
5 ein Schaltdiagramm eines Adressdecodierers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
6 ein Schaltdiagramm eines weiteren Adressdecodierers gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
7 ein vereinfachtes Blockdiagramm eines Testchips gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
8 ein Schaltbild einer Zelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
9 ein Schaltbild einer Verschaltung von vier Zellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
10 ein Schaltbild eines Gatters eines Adressdecodierers einer integrierten Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
11 ein schematisches Blockschaltbild eines Messsystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
12 ein Flussdiagramm eines Verfahrens zur Erfassung von Daten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
13 ein Flussdiagramm eines Verfahrens zur Erfassung von Daten gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
14 ein Flussdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
15 ein weiteres Flussdiagramm eines Verfahrens zur Erfassung von Daten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
16 ein Flussdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
17 ein Flussdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Bezugnehmend auf die 1 bis 17 werden im weiteren Verlauf der Beschreibung Ausführungsbeispiele der vorliegenden Erfindung in Form integrierter Schaltungen, Verfahren zur Erfassung von Messdaten und Messsysteme beschrieben. Bevor jedoch die einzelnen Ausführungsbeispiele der vorliegenden Erfindung näher beschrieben werden sollen, wird zur besseren Einordnung dieser eine kurze Beschreibung möglicher Anwendungsszenarien vorangestellt.
Integrierte Schaltungen, zu denen auch Halbleiterbauelemente im weitesten Sinne zählen, werden in einer Vielzahl von Anwendungsgebieten eingesetzt. Sie werden im Bereich von Sensoren, Aktoren und einfacheren Halbleiterschaltelementen (z. B. bei Dioden oder Transistoren für Hochstrom-, Hochspannungs- oder Hochfrequenzanwendungen) bis hin zu hoch integrierten Schaltungen, etwa Prozessoren, Zentralprozessoren (CPU), Graphikprozessoren (GPU), Kryptoprozessoren und anderer Spezialprozessoren eingesetzt. Hinzu kommen alternativ oder ergänzend verschiedenste Speicherschaltungen und Kombinationen derselben.
In vielen Fällen basieren integrierte Schaltungen auf elektrischen Elementen, die beispielsweise für die eigentliche Funktion der betreffenden integrierten Schaltung von äußerster Wichtigkeit sind. Beispiele hierfür stellen Sensorelemente im Falle von Sensoren oder zentrale elektrische Elemente einer einzelnen Speicherzelle im Falle hochintegrierter Speicherschaltungen dar. Aber auch im Bereich peripherer Schaltelemente treten einzelne elektrische Elemente auf, die das Gesamtverhalten einer integrierten Schaltung maßgeblich beeinflussen können. So kann es beispielsweise sein, dass eine einzelne, bei einer Vielzahl von integrierten Schaltungen eines konkreten Typs und einer konkreten Charge auftretende Leitungsunterbrechung zu einer massiven Erhöhung der Ausfallrate oder einer massiven Reduzierung der Ausbeute der betreffenden Herstellung führen kann. Beispiele für solche elektrischen Elemente stellen elektrische Leitungen, Dioden, Transistoren, vertikal verlaufende leitfähige Verbindungen (Vias) und andere elektrische Schaltelemente dar. Ebenso umfasst die Gruppe der elektrischen Elemente aber auch einzelne resistive Elemente, etwa Widerstandselemente, kapazitive Elemente (z. B. Kondensatoren oder Graben-Kondensatoren), induktive Elemente (z. B. bestimmte Leitergeometrien), Schaltungen, die ein oder mehrere der zuvor erwähnten Elemente (z. B. ein Array von Vias) umfassen, aber auch komplexere Schaltelemente, etwa eine DRAM-Speicherzelle (DRAM = dynamic random access memory = dynamischer Speicher mit wahlfreiem Zugriff), SRAM-Speicherzellen (SRAM = static random access memory = statischer Speicher mit wahlfreiem Zugriff). Darüber hinaus umfasst die Gruppe der elektrischen Elemente auch noch komplexere Schaltungen, beispielsweise spezielle Schaltungen zur Berechnung für kryptographische Algorithmen oder ähnliche Anwendungen oder auch Rechenwerke (ALU = arithmetic logic unit).
Zur Vereinfachung der nachfolgenden Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung werden im Weiteren lediglich elektrische Elemente in Form resistiver Elemente, insbesondere sogenannter Vias dargestellt. Ausführungsbeispiele der vorliegenden Erfindung sind jedoch hierauf nicht eingeschränkt, wie die vorangegangene Aufzählung gezeigt hat.
Vias sind im Wesentlichen vertikal verlaufende, leitfähige Verbindungen zweier übereinander laufender leitfähiger Schichten, die durch eine isolierende Schicht voneinander getrennt sind. Das Via stellt hierbei eine häufig aus dotiertem oder hoch-dotiertem Polysilizium oder einem Metall oder einer Metalllegierung hergestellte elektrische Kontaktierung in einer Öffnung der vorgenannten isolierenden Schicht dar. Die beiden leitfähigen Schichten oberhalb und unterhalb der isolierenden Schicht, die durch das Via elektrisch miteinander kontaktiert werden, können je nach konkreter Implementierung ebenfalls aus einem halbleitenden Material, einem Metall oder einer Metalllegierung gefertigt sein. So kann es sich bei diesen Schichten beispielsweise um eine Halbleiterschicht, eine Polysiliziumschicht oder auch um eine Metall- oder Metalllegierungsschicht handeln.
Die Herstellung von Halbleiterbauelementen umfasst häufig eine äußerst komplexe Abfolge von Einzelprozessen, wie zum Beispiel das Abscheiden oder Abtragen von Schichten (z. B. leitfähige Schichten und Dielektrika), die lithographische Abbildung von Strukturen mittels Belichtung und Entwicklung von Photolacken, trockene (plasmabasierte) oder nasschemische Ätzverfahren, Ofenprozesse und Reinigungsschritte. Zur Herstellung eines CMOS-Bausteins (CMOS = complementary metal oxide semiconductor = komplementärer Metall Oxid Halbleiter) sind häufig bis hin zu einigen hundert Einzelprozessschritten notwendig, die präzise aufeinander abgestimmt und teilweise in einem exakten zeitlichen Raster durchgeführt werden sollen. Basismaterial der Halbleiter-Bauelmentherstellung ist zumeist Silizium, wobei seltener auch Mischhalbleiter wie z. B. Galliumarsenid (GaAs) oder auch SOI (silicon an insulator = Silizium auf Isolator) in Form von Wafern (Scheiben) oder anders geformten Substraten (z. B. rechteckige oder quadratische Chips) zum Einsatz kommen.
Vom ökonomischen Standpunkt her gesehen ist die Halbleiterherstellung eine äußerst investitionsintensive Massenfertigung, die sich insbesondere bei Standardbauelementen, so genannten Commoditiy-Bauelementen, die auf dem Markt nur relativ geringe Endpreise erzielen, nur profitabel realisieren lässt, wenn die Produktion eine hohe Ausbeute (Anteil verkaufbarer Bauelemente an der produzierten Gesamtmenge) und eine hohe Qualität erzielt. Zur Illustration des Problems der Produktionsausbeute und -qualität und der daraus erwachsenden Anforderungen an die Abfolge der Einzelprozesse in der Fertigung dient folgendes Beispiel.
Wird ein CMOS-Wafer beispielsweise durch eine Abfolge von 300 Einzelprozessen mit einer Ausbeute des jeweiligen Einzelprozesses (= 1 – Wahrscheinlichkeit für eine Fehlprozessierung oder eine Prozessbeeinträchtigung) von x% hergestellt, ergibt sich für den gesamten Prozessablauf demnach eine Ausbeute von x³⁰⁰%. Bei einer Ausbeute für den Einzelprozess von 99% ergäbe sich eine Gesamtausbeute von nur 4,9%. Um ökonomisch sinnvolle Ausbeuten von rund um 98% zu erreichen, müsste eine mittlere statistische Ausbeute für einen Einzelprozess von ca. 99,995% sichergestellt werden, was einer Wahrscheinlichkeit für eine Prozessstörung von ca. 50 ppm (ppm = parts per million = Anteil je Million) im statistischen Mittel entspricht.
Dieses Beispiel zeigt, dass bei Prozessen in der Halbleiterfertigung schon geringe Fehlerraten im ppm-Bereich zu signifikanten Ausbeuteverlusten führen können. Um Störungen oder Fehler in der Prozessierung bei derart geringen Betroffenheiten im Ensemble der Einzelschritte der Herstellung erkennen zu können, ist eine ausreichend große Stichprobe in Form einer Teststruktur hilfreich, die es erlaubt, statistisch signifikant Auffälligkeiten oder Abweichungen im Herstellungsprozess zu erkennen.
Ausführungsbeispiele der vorliegenden Erfindung ermöglichen es so gerade, eine Mehrzahl elektrischer Elemente, also beispielsweise der im Folgenden betrachteten Vias, elektrisch in eine Messanordnung zu verschalten, um gerade eine statistische Analyse elektrischer Eigenschaften und Kennzahlen dieser elektrischen Elemente gegebenenfalls unter Berücksichtigung von prozess-, design- oder anderen element-spezifischen Parametervariationen zu ermöglichen. Ausführungsbeispiele der vorliegenden Erfindung ermöglichen so gerade eine Implementierung eines neuartigen Konzepts zur Identifikation frühzeitiger Betriebsfehlermoden (early failure modes) und gegebenenfalls einer Abschätzung entsprechender Fehlerraten.
Ausführungsbeispiele der vorliegenden Erfindung können so beispielsweise auf dem Gebiet der sogenannten extrinsischen Via-Zuverlässigkeitsüberwachung (extrinsic via reliability monotoring) zur Bestimmung der sogenannten extrinsischen Via-Fehlrate für Technologien zur Herstellung automobiler Applikationen herangezogen werden. Sie können so beispielsweise auf Technologien zur Schaffung von Metallisierungsebenen angewendet werden, ohne jedoch direkt auf die entsprechenden Produkte, die mit diesen Technologien hergestellt werden können, für die Tests heranzuziehen.
Gerade in diesem Technologiesegment werden beispielsweise von Kunden häufig „Null-Defekt-Anforderungen” gefordert, da entsprechende Produkte durchaus sicherheitsrelevante Aspekte berühren können. Ein nachträgliches Austauschen entsprechender defekter Komponenten ist häufig mit sehr hohen Kosten verbunden, so dass die Null-Defekt-Anforderungen häufig bedeuten, dass das Auftreten von Fehlern nach der Auslieferung des Produkts im höchsten Maße unerwünscht und gegebenenfalls auch mit hohen Vertragsstrafen belegt sein kann.
Häufig durchgeführte Produkttests im Bereich der sogenannten Frontend-Herstellung und der sogenannten Backend-Herstuung umfassen hierbei häufig gerade keine Untersuchung im Hinblick auf extrinsische Fehlerquellen. Hierbei bezeichnet der Frontendbereich die Herstellungsphasen, bei denen die eigentlichen Halbleiterstrukturen der integrierten Schaltungen geschaffen werden, während der Backendbereich eher die elektrische Kontaktierung derselben betrifft.
Ausbeutemessungen (yield measurement) sind häufig lediglich in der Lage, vollständig offene oder kurz geschlossene Komponenten in elektrischen Schaltungen des Endprodukts zu detektieren. Thermische Belastungen (thermal stress) von Einbrenntests (burn-in-tests) liefern ebenfalls häufig keine repräsentativen Daten, auf Basis derer eine Produktlebenszeit bezüglich Fehler in der Metallisierung abschätzbar sind. Darüber hinaus sind im Falle von Messungen am Endprodukt häufig die statistischen Informationen bezüglich einzelner Fehlerquellen nicht ausreichend. So können beispielsweise schwache Vias gegebenenfalls nicht sicher innerhalb des Endprodukts aufgefunden werden.
Im Folgenden, im Zusammenhang mit den 1 bis 10 wird eine integrierte Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung näher beschrieben, die eine Teststruktur oder einen Testchip dargestellt, die eine Mehrzahl von Zellen mit elektrischen Elementen und zusätzlichen Transistoren zur elektrischen Ansteuerung derselben umfasst. Die Teststruktur umfasst hierbei ein zumindest elektrisch als Gitter verschaltete Mehrzahl von Vias als Beispiel für elektrische Elemente. Ein Via ist eine elektrische Verbindung zwischen zwei Metalllagen einer integrierten Schaltung. Die Zellen und der Testchip umfassen ferner Transistoren und Komponenten zur elektrischen Ansteuerung der Vias zu einer Messmimik.
Die nachfolgend beschriebene Teststruktur erlaubt es so beispielsweise, mit hoher Empfindlichkeit Abweichungen speziell im Herstellungsprozessbereich der Vias zu detektieren und zu charakterisieren. Der Prozessblock der Via-Herstellung wird im Folgenden nicht zuletzt deswegen ausgewählt worden, da diese Strukturen bei Prozessfehlern oder Prozessabweichungen in signifikantem Maße zu Fehlfunktionen des Endprodukts führen können. Gerade die Problematik schwacher Vias und die von Ausfällen im Via-Bereich sind aus der Praxis bekannt und belegt.
In den folgenden Abschnitten der vorliegenden Beschreibung ist so eine Teststruktur oder Testchip dargestellt und beschrieben, der beispielsweise 512·512, also 262144 Einzelvias umfasst, die in einem Speicherchip-ähnlichen Gitter in jeweils einer Zelle angeordnet sind. Jedes dieser Vias ist einzeln adressierbar und messbar, beispielsweise unter Verwendung eines Schieberegisters, was im weiteren Verlauf näher beschrieben wird.
Selbstverständlich können auch abweichende Gittergrößen und auch nicht-quadratische Gitter verwendet werden. Hierbei wird im weiteren Verlauf, sowohl die eigentliche Schaltungstechnik, ein mögliches Layout sowie entsprechende Messroutinen und ein Messsystem gemäß Ausführungsbeispielen der vorliegenden Erfindung beschrieben.
Umfasst so beispielsweise das Gitter mehr als 2^z einzelne Zellen, nicht jedoch mehr als 2^z+1 einzelne Zellen, wobei z eine positive ganze Zahl ist, die in 2ⁿ Reihen oder Zeilen und 2^m Spalten angeordnet sind, wobei auch n und m ganze Zahlen sind, so dass z gleich der Summe von n und m ist (z = n + m), kann es in manchen Ausführungsbeispielen der vorliegenden Erfindung ratsam sein, von einer quadratischen Form des Gitters nicht zu stark abzuweichen. So kann es in solchen Fällen ratsam sein, n im Bereich zwischen 0.3·z und 0.7·z oder zwischen 0.4·z und 0.6·z zu wählen.
Das Gitter aus Zellen kann hierbei optional auch geometrisch als solches bezüglich der Oberfläche des Substrats des Testchips ausgelegt werden. Dies ist jedoch keine zwingende Voraussetzung. So kann es beispielsweise im Fall größerer elektrischer Elemente mit einer eher unregelmäßigen geometrischen Form ratsam sein, gerade kein strenges geometrisches Gitter zu implementieren, um gegebenenfalls Platz auf dem Substrat einzusparen.
Ein Gitter von 512·512 Einzelvias kann in vielen Fallen als hinreichend große, statistisch signifikante und repräsentative Stichprobe für den Prozessblock der Via-Herstellung angenommen werden, bei dem beispielsweise die einzelnen Vias oder größere Gruppen von Vias hinsichtlich einzelner oder mehrerer Parameter variiert werden. Alle Vias des Gitters (array) sind einzeln im Rahmen einer 4-Punkt-Messung der jeweiligen Struktur elektrisch ansprechbar, so dass eine realistische analoge Messung der Widerstände der betreffenden Strukturen und eine gegebenenfalls auftretende Änderung (drift) derselben erfassbar ist.
Auf dem gleichen Chip der integrierten Schaltung ist ferner die bereits erwähnte Peripheriemimik mit integriert, die die Messung des Ohmschen Widerstandes oder eines anderen elektrischen Impedanzwertes der Via-Verbindung erlaubt. Die 4-Punkt-Messmethode erlaubt hierbei eine absolute Widerstandsmessung nahe einer statischen Hauptverteilung einer einzelnen messbaren Struktur oder eines einzelnen elektrischen Elements. Ferner ermöglicht sie in vielen Fällen ebenfalls eine hohe Auflösung einer Verschiebung der Widerstandswerte.
Im Hinblick auf den zuvor beschriebenen prozesstechnischen Hintergrund und das prozesstechnische Konzept folgt so, dass elektrische Strukturen auf einem Chip während der Prozessierung in einer Abfolge von vielen Einzelprozessschritten oder Einzelprozessen entstehen. Jeder dieser Einzelprozesse unterliegt, beispielsweise aufgrund von Toleranzen der Herstellungsanlagen, geringen Schwankungen der Beschaffenheit der verwendeten Chemikalien und anderer zufälliger Einflüsse und Störungen, einer gewissen Toleranz bezüglich des Prozessergebnisses. So schwankt zum Beispiel die Schichtdicke eines abgeschiedenen Oxids in der Produktion in einem spezifizierbaren Toleranzbereich um die eigentliche Zieldicke herum, um nur ein Beispiel zu nennen.
Diese Schwankungen führen häufig auch zu geringfügigen Variationen im elektrischen Verhalten der erzeugten elektrischen Strukturen. So schwankt beispielsweise der ohmsche Widerstand einer Via-Verbindung in einem wiederum natürlichen, spezifizierbaren und während der Produktion ständig kontrollierten Toleranzbereich um den Zielwert.
Wird nun mit einer repräsentativen Stichprobe auf Basis eines Via-Testchips gemäß einem Ausführungsbeispiels der vorliegenden Erfindung der Prozessblock der Via-Herstellung untersucht, so ergibt sich die Möglichkeit, die potentielle Wirkung von Prozessschwankungen auf das elektrische Verhalten des Vias (oder auch eines anderen elektrischen Elements) zu untersuchen. Da das physikalische Layout des Testchips gemäß einem Ausführungsbeispiel der vorliegenden Erfindung frei gestaltbar ist, da der Testchip ja lediglich zu Testzwecken, nicht aber in einer Applikation eingesetzt wird, ist es möglich, schon im Layout zu erwartende Schwankungen des Gesamtprozessverlaufs gezielt nachzubilden. Es besteht somit die Möglichkeit, solche Schwankungen und Störungen „einzudesignen” und eventuell sogar etwas stärker auszuführen, als sie typischerweise im Rahmen des Herstellungsprozesses auftreten. Mit anderen Worten ist es möglich, durch eine Übertreibung in einen überkritischen Bereich vorzustoßen und seine Auswirkungen erfassbar zu machen, der in der realen Praxis nur mit äußerst geringer Wahrscheinlichkeit auftreten wird.
Auf diese Weise können ohne eine gezielte, versuchsweise Änderung der Herstellungsprozesse selbst, auf Basis eines Standardprozesses der Produktionstechnik Schwankungen im Prozess nachgebildet werden. So kann deren Wirkung auf das elektrische Verhalten des Vias oder anderer elektrischer Elemente gemessen und erfasst werden.
Das Testchip-Konzept gemäß von Ausführungsbeispielen der vorliegenden Erfindung ermöglicht es also beispielsweise, zu erwartende Schwankungen im Prozess als feste Layout-Modifikationen als so genanntes Derivate des zugrunde liegenden Referenzlayouts aufzunehmen und einzudesignen. Es ist so möglich, für jede zu untersuchende Technologie einen speziellen (customized) Testchip gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zu verwenden.
Ein Belichtungsblock, der auch als Belichtungsmaske oder Reticle bezeichnet wird, umfasst in manchen Fällen beispielsweise 42 Via-Testchips gemäß verschiedener Ausführungsbeispielen der vorliegenden Erfindung. Darüber hinaus kann diese ferner eine zusätzliche Teststruktur mit ausgewählten Logikstrukturen für einen Labortest im Falle von Fehlfunktionen oder für Weiterentwicklungszwecke aufweisen. In jedem Belichtungsblock können beispielsweise 3 Referenzlayouts ohne eine Modifikationen integriert werden, sowie beispielsweise 39 Layouts mit gezielten Modifikationen, so genannte Derivate umfassen. Selbstverständlich können auch andere Größen von Testchips als Ausführungsbeispiel integrierter Schaltungen implementiert werden.
Mögliche Derivate und durch sie definierte Gitter können so beispielsweise Modifikationen des Layouts bezüglich unterschiedlicher Parameter aufweisen. Gitter der Vias (oder auch anderer elektrischer Elemente) können so beispielsweise einzelne, einige oder alle Vias und Kontaktebenen eines Designs umfassen. Ebenso können für das eigentliche Produkt kritische Layouts oder Designs herausgegriffen werden, also beispielsweise einzelne Vias. Auch können für die Produktion kritische Layouts und Designs herausgegriffen werden, die etwa im Bereich des so genannten Overlays auftreten, wenn also verschiedene Strukturen räumlich zu einander angeordnet werden. Auch können Kettenstrukturen im Rahmen von Gittern nachgebildet oder für die Zuverlässigkeit des späteren Produkts kritische Layouts und Designblöcke als elektrische Elemente verwendet werden.
Im Falle von Vias können so beispielsweise in unterschiedlichen Layouts und unterschiedlichen Designs der Via-Durchmesser, die Via-Geometrie, die Via-Kantenlänge, der nominelle Via-Überlapp, eine Dejustage oder Fehljustage in der Ebene (x- und y-Richtung) der ersten oder der zweiten Metalllage oder andere Parameter in unterschiedlicher Weise modifiziert werden.
Es bietet sich an dieser Stelle jedoch an darauf hinzuweisen, dass entsprechende Modifikationen der einzelnen elektrischen Elemente nicht implementiert werden müssen. Je nach verwendetem elektrischen Element können so völlig unterschiedliche elektrische Elemente mit zum Teil erheblich abweichenden Größen verwendet werden, die gegebenenfalls eine deutlich geringere Variationsvielfalt als eine Via-Struktur ermöglichen. In einem solchen Fall kann es ratsam sein, die Anzahl verschiedener Definitionen für die elektrischen Elemente und Strukturen einzuschränken, um beispielsweise eine ausreichende Anzahl von Elementen für eine hinreichend große statistische Basis zu implementieren.
Wie im weiteren Verlauf der Beschreibung noch ausgeführt wird, können Referenzchips ohne Variation bezüglich eines Standardlayouts und Derivate eines solchen mit bekannten Prozessmodifikationen gezielt hergestellt, vermessen und ausgewertet werden. Dies bietet so die Möglichkeit, die Wirkung von möglichen Prozessschwankungen mit einer Standardprozessierung auszutesten. Dies kann beispielsweise im Hinblick auf eine Reduzierung hoher Kosten für aufwendige Fertigungsversuche mit Prozessmodifikationen an den Herstellungsanlagen eingesetzt werden. Ferner besteht durch Verwendung eines Ausführungsbeispiels der vorliegenden Erfindung die Möglichkeit, das Testverfahren durch eine Parallelisierung von Versuchen in Form einer Implementierung vieler unterschiedlicher Derivate in einem Belichtungsblock und damit in einem Testchip, und damit die Optimierungsprozess in der Chipherstellung zu beschleunigen.
Bei der Charakterisierung im Hinblick auf die Qualität, Reproduzierbarkeit und andere Parameter, wird der elektrische Widerstandswert oder ein vergleichbarer Wert, etwa ein bei einer bestimmten Messfrequenz gemessener Impedanzwert, zur Bewertung herangezogen. Neben Vias ist es auch für viele andere Zwecke in der Technik der Herstellung integrierter Schaltungen ratsam, eine größere Anzahl von Widerständen oder entsprechenden Widerstandselementen auf einer integrierten Schaltung einzeln vermessen zu können. Hierzu werden die Widerstände oder elektrische Elemente gemäß einem Ausführungsbeispiel der vorliegenden Erfindung als einzelne Zellen in einem Zellenfeld zumindest elektrisch als zwei- oder mehrdimensionalen Gitter angeordnet. Die Widerstände werden häufig in einem rechteckigen Feld in Form von Zeilen (row) und Spalten (column) angeordnet. Jedem dieser Widerstände wird eine Ansteuerschaltung mit vier Transistoren zugeordnet, die über je eine Zeilen- und eine Spaltenauswahlleitung die Auswahl eines einzelnen Widerstandes und seine Verschaltung in eine Messanordnung ermöglicht. Eine Zelle oder Einzelzelle des Zellenfeldes umfasst somit eine Zusammenschaltung des zu messenden Widerstands und der Ansteuerschaltung mit den zumindest vier Transistoren.
1 zeigt so ein Schaltbild einer Zelle 100 mit einem als Widerstandselement eingezeichneten elektrischen Element 110. Das Widerstandselement 110 weist bei der in 1 gewählten Darstellung einen Widerstandswert R_x auf. Die Zelle 100 weist darüber hinaus einen ersten Versorgungsknoten 120 auf, der mit einer ersten Versorgungsleitung 130 für ein erstes Versorgungspotential oder eine erste Versorgungsspannung gekoppelt ist. Dies kann beispielsweise eine positive Versorgungsspannung VDD sein.
Die Zelle 100 weist darüber hinaus einen zweiten Versorgungsknoten 140 auf, der mit einer zweiten Versorgungsleitung 150 gekoppelt ist, die beispielsweise während des Betriebs mit einem Bezugspotential, also beispielsweise Masse (GND), mit einem negativen Versorgungspotential oder einer negativen Versorgungsspannung (VSS) verbunden werden kann. Wird beispielsweise die zweite Versorgungsleitung 150 je nach konkreter Implementierung an Masse angeschlossen, wird diese entsprechend auch als Masseanschluss bezeichnet.
Zwischen dem ersten Versorgungsknoten 120 und dem zweiten Versorgungsknoten 140 der Zelle 100 ist eine Serienschaltung des elektrischen Elements 110, eines ersten Transistors 160 und eines zweiten Transistors 170 geschaltet. Zur Vereinfachung der Darstellung und der Beschreibung der Funktionsweise sind der erste und der zweite Transistor 160, 170 in 1 als Schalter eingezeichnet und daher dort auch als S1 und S2 bezeichnet.
Die beiden Transistoren 160 und 170 weisen hierbei jeweils zwei Anschlüsse auf, deren Verbindung von den Transistoren 160, 170 in Abhängigkeit eines an einem Steuereingang der jeweiligen Transistoren anliegenden Steuersignal geschlossen oder geöffnet werden. Handelt es sich bei den in 1 gezeigten Transistoren 160, 170 beispielsweise um Feldeffekttransistoren, so sind die beiden Anschlüsse, über die im Falle einer geschlossenen Verbindung ein Strom von der ersten Versorgungsleitung 130 zu der zweiten Versorgungsleitung 150 fließen kann, ein Sourceanschluss und ein Drainanschluss. Entsprechend handelt es sich in diesem Fall bei dem Steueranschluss um einen Gateanschluss. Im Falle eines Bipolartransistors stellen die beiden Anschlüsse, über die der eigentliche Strom fließt, typischerweise einen Emitteranschluss und einen Kollektoranschluss dar, während der Steueranschluss ein Basisanschluss ist.
Der Steueranschluss des ersten Transistors 160 ist hierbei mit einem ersten Kontrollknoten 180 der Zelle 100 gekoppelt, die wiederum mit einer Spaltenauswahlleitung 190 verbunden ist. Im Unterschied hierzu ist der Steueranschluss des zweiten Transistors 170 über einen zweiten Kontrollknoten 200 der Zelle 100 mit einer Zeilenauswahlleitung 210 verbunden. Über die Zeilenauswahlleitung 210 und die Spaltenauswahlleitung 190 kann so über entsprechende Zeilenauswahl- und Spaltenauswahlsignale durch Ansteuern der beiden Transistoren 160, 170 die Zelle 100 ausgewählt und aktiviert werden. Das zugehörige elektrische Element 110 wird in diesem Fall über die beiden Transistoren sowohl mit der ersten Versorgungsleitung 130 als auch mit der zweiten Versorgungsleitung 150 gekoppelt. Über die Zeilenauswahlleitung 210 und die Spaltenauswahlleitung 190 kann so über einen ersten Knoten 110a (nicht gezeigt in 1) und einem zweiten Knoten 110b (nicht gezeigt in 1) des elektrischen Elements 110 ein Strom über die beiden Versorgungsleitungen 130, 150 und über das elektrische Element 110 fließen.
Die Bestimmung des eigentlichen Widerstandswerts des elektrischen Elements 110 erfolgt dann nach dem Prinzip der 4-Punkt-Messung durch Messung eines über dem elektrischen Element 110 abfallenden Spannungswert. Zur Verschaltung des elektrischen Elements 110 in eine 4-Punkt-Messanordnung, die manchmal auch als Zweidrahtmessung bezeichnet wird, weist die Zelle 100 ferner einen ersten Ausgangsknoten 220 auf, der mit einer ersten Ausgangsleitung 230 gekoppelt ist. Zwischen den Ausgangsknoten 220 und den ersten Knoten des elektrischen Elements 110 ist so ein dritter Transistor 240 gekoppelt der in 1 ebenfalls als Schalter S3 eingezeichnet ist. Der dritte Transistor 240 ist mit einem entsprechenden Steueranschluss ebenfalls an die Spaltenauswahlleitung 190 über den ersten Kontrollknoten 180 der Zelle gekoppelt.
Darüber hinaus weist die Zelle 100 ferner einen zweiten Ausgangsknoten 250 auf, der mit einer zweiten Ausgangsleitung 260 gekoppelt ist. Zwischen dem zweiten Ausgangsknoten 250 und dem zweiten Knoten des elektrischen Elements 110 ist ein vierter Transistor 270 gekoppelt, der wiederum in 1 als Schalter S4 vereinfachend eingezeichnet ist. Der vierte Transistor 270 weist ebenso einen Steuereingang auf, der mit dem ersten Kontrollknoten 180 und der Spaltenauswahlleitung 190 gekoppelt ist. Somit kann über ein entsprechendes Spaltenauswahlsignal auf der Spaltenauswahlleitung 190 der erste Transistor 160, der dritte Transistor 240 und der vierte Transistor 270 parallel geschaltet werden. Im Unterschied hierzu wird der zweite Transistor 170 über ein entsprechendes Zeilenauswahlsignal auf der Zeilenauswahlleitung 210 gesteuert.
Wird aufgrund entsprechender Spaltenauswahlsignale und Zeilenauswahlsignale eine Zelle 100 aktiviert, so fließt von der ersten Versorgungsleitung 130 über die das elektrische Element 110 zu der zweiten Versorgungsleitung 150 ein Strom, der zu einem Spannungsabfall zu dem elektrischen Element 100 führt. Da gleichzeitig durch das Spaltenauswahlsignal auch der dritte Transistor 240 und der vierte Transistor 270 geschlossen werden, liegt somit an der ersten Ausgangsleitung 230 ein erstes Ausgangspotential V_outh und an der zweiten Ausgangsleitung 260 ein zweites Ausgangspotential V_outl an, deren Differenz dem Spannungsabfall über dem elektrischen Element 110 aufgrund des durch dieses fließenden Stroms entspricht. Handelt es sich bei diesen beiden Potentialen um Spannungen gegenüber einem Bezugspotential, also beispielsweise gegenüber Masse, so werden diese auch als Zeilenspannungen bezeichnet.
Aufgrund der Verschaltung der beiden Transistoren 160, 170 im Rahmen der Serienschaltung zusammen mit dem elektrischen Element 110 wird in dem ganzen Zellenfeld jeweils nur eine einzelne Zelle 100 und das in ihr umfasste elektrische Element 110 mit der Versorgungsspannung der ersten Versorgungsleitung 130 verbunden. Aus diesem Grund ist der Strom der Zellenfeldversorgung gleich dem Strom durch den zu messenden Widerstand, also das elektrische Element 110. Der Spannungsabfall über dem zumessenden Widerstand liegt dann an den beiden Ausgangsleitungen 230, 260 an, so dass durch eine Messung dieser Spannungsdifferenz und des Stroms der Zellenfeldversorgung der Widerstandswert des elektrischen Elements 110 ermittelbar ist.
Diese Art der Messung ist unempfindlich gegenüber Serienwiderständen in der ersten Versorgungsleitung 130, der zweiten Versorgungsleitung 150 (Masseleitung), in den als Schaltern arbeitenden Transistoren 160, 170, 240 und 270, da typischerweise elektrische Spannungen durch den Einsatz hochohmiger Messgeräte extern messbar sind, so dass über den dritten und den vierten Transistor 240, 270 in guter Näherung kein Strom fließt, der zu einem zusätzlichen Spannungsabfall führen könnte. Spannungsabfälle im Bereich des ersten und zweiten Transistors 160, 170 fallen hingegen aufgrund der Verschaltung der dritten und vierten Transistoren 240, 270 in guter Näherung nicht ins Gewicht.
Mit anderen Worten beruhen Ausführungsbeispiele der vorliegenden Erfindung auf der Erkenntnis, dass eine einfachere und spezifischere Untersuchung von Einflüssen auf integrierte Schaltungen, ihre Funktionsweise oder ihre Herstellung durchgeführt werden kann, indem eine Mehrzahl elektrischer Elemente, die untersucht werden soll, in Form von Zellen auf einer integrierten Schaltung integriert wird, die speziell über Transistoren elektrisch verbunden sein kann. Dies führt zu der Möglichkeit, im Kontext einer integrierten Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung eine Mehrzahl elektrischer Elemente auf schnelle und effiziente Weise zu untersuchen, beispielsweise um Parameterabhängigkeiten oder Geometrieabhängigkeiten von Eigenschaften und Merkmalen der betreffenden elektrischen Elemente direkt untersuchbar zu machen.
2 zeigt einen Ausschnitt eines Zellenfelds 280 mit insgesamt vier Zellen 100-1, 100-2, 100-3 und 100-4, die hinsichtlich ihrer internen Verschaltung der in 1 gezeigten Zelle 100 entsprechen. Aus diesem Grund wird an dieser Stelle im Hinblick auf ihre jeweilige interne Verschaltung auf 1 verwiesen.
Darüber hinaus bietet es sich an, an dieser Stelle darauf hinzuweisen, dass im Rahmen der vorliegenden Beschreibung für funktionsgleiche und funktionsähnliche Elemente, Strukturen und Objekte ähnliche Bezugszeichen verwendet, um eine kurze und knappe Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung zu ermöglichen. Aus dem gleichen Grunde können, wie auch die ähnlichen Bezugszeichen zeigen, Beschreibungspassagen, welche sich auf eine Figur oder ein Ausführungsbeispiel beziehen, auf ein anderes Ausführungsbeispiel oder eine andere Figur übertragen werden, sofern nichts Gegenteiliges explizit angegeben ist. Auch hierdurch wird eine kürzere und knappere Beschreibung ermöglicht, die insbesondere unnötige Wiederholungen, vermeidet.
Ferner werden im weiteren Verlauf der vorliegenden Erfindung zusammenfassende Bezugszeichen für Strukturen verwendet, die mehrfach in einer Figur, mehrfach in einem Ausführungsbeispiel oder in ähnlicher Art und Weise in unterschiedlichen Figuren und/oder unterschiedlichen Ausführungsbeispielen auftreten. Werden beispielsweise im Rahmen von 2 allgemeine Merkmale der Zellen 100-1, ..., 100-4 beschrieben, wird das zusammenfassende Bezugszeichen 100 für die einzelne oder die Gesamtheit der betreffenden Zellen verwendet. Nur wenn ein bestimmtes Element oder eine bestimmte Struktur gemeint ist, wird das element-spezifische Bezugszeichen verwendet, also beispielsweise das Bezugszeichen 100-1 für die in 2 links oben dargestellte Zelle 100. Auch dies dient einer kürzeren und knapperen Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung.
Auch wenn, wie bereits erläutert wurde, die innere Struktur und die Funktionsweise der einzelnen Zellen 100 des Zellenfelds 280 der in 1 gezeigten Zelle 100 entspricht, sind aufgrund der 2-dimensionalen Anordnung der einzelnen Zellen 100 im Rahmen des Zellenfelds 280 diese jedoch zum Teil an unterschiedliche Leitungen angeschlossen. So sind die beiden Zellen 100-1, 100-2 über ihre jeweiligen ersten Versorgungsknoten 120 (nicht in 2 gezeigt) mit einer gemeinsamen ersten Versorgungsleitung 130-1 gekoppelt. Ebenso sind diese beiden Zellen über ihre jeweiligen zweiten Versorgungsknoten 140 (nicht in 2 gezeigt) mit einer gemeinsamen zweiten Versorgungsleitung 150-1 gekoppelt.
Dies gilt ebenso für die weiteren, in 2 horizontal verlaufenden Leitungen. So sind die beiden Zellen 100-1, 100-2 ebenfalls über eine gemeinsame Zeilenauswahlleitung 210-1, über eine gemeinsame erste Ausgangsleitung 230-1 und eine gemeinsame zweite Ausgangsleitung 260-1 gekoppelt. Entsprechend sind auch die beiden Zellen 100-3 und 100-4 im Hinblick auf die in 2 horizontal verlaufenden Leitungen mit jeweils einer gemeinsamen Leitung gekoppelt. So sind diese beiden Zellen sowohl über eine gemeinsame erste Versorgungsleitung 130-2, eine gemeinsame zweite Versorgungsleitung 150-2, eine gemeinsame Zeilenauswahlleitung 210-2, eine gemeinsame erste Ausgangsleitung 230-2 und eine gemeinsame zweite Ausgangsleitung 260-2 über ihre jeweiligen, im Zusammenhang mit 1 beschriebenen Knoten gekoppelt.
Im Unterschied hierzu sind hingegen die erste Zelle 100-1 und die dritte Zelle 100-3 mit einer gemeinsamen, in 2 vertikal verlaufenden Spaltenauswahlleitung 190-1 gekoppelt, während die zweite Zelle 100-2 und die vierte Zelle 100-4 des Zellenfeldes 280 über ihre jeweiligen ersten Kontrollknoten 180 (nicht explizit bezeichnet in 2) mit einer zweiten Spaltenauswahlleitung 190-2 gekoppelt. Im Unterschied zu den Spaltenauswahlleitungen 190, den Zeilenauswahlleitungen 210 und den beiden Ausgangsleitungen 230, 260, die untereinander nicht direkt verbunden sind, sind die ersten Versorgungsleitungen 130-1 und 130-2 sowie die jeweiligen zweiten Versorgungsleitungen 150-1 und 150-2 in einem außerhalb des in 2 gezeigten Bereich des Zellenfeldes 280 miteinander gekoppelt bzw. direkt verbunden.
In diesem Zusammenhang bietet es sich ferner an, darauf hinzuweisen, dass unter Objekten, Strukturen und Elementen, die miteinander gekoppelt sind, solche verstanden werden, die unmittelbar oder mittelbar über weitere Schaltelemente, Objekte oder Strukturen miteinander elektrisch kontaktiert sind. So sind beispielsweise der erste Transistor 160 und das elektrische Element 110 in 1 über den zweiten Transistor 170 mittelbar miteinander gekoppelt.
Die erste Zelle 100-1 und die zweite Zelle 100-2 sind bei dem in 2 ausschnittsweise dargestellten Zellenfeld 280 somit in einer einzelnen Reihe angeordnet. Dies gilt selbstverständlich ebenso für die dritte Zelle 100-3 und die vierte Zelle 100-4. Darüber hinaus sind die erste Zelle 100-1 und die dritte Zelle 100-3 ebenso wie die zweite Zelle 100-2 und die vierte Zelle 100-4 jeweils in einer gemeinsamen einzelnen Spalte angeordnet.
Da in einer durch ein entsprechendes Auswahlsignal über eine Spaltenauswahlleitung 190 ausgewählte Spalte jeweils alle in 2 als Schalter S3 und S4 eingezeichneten Transistoren mit den jeweiligen Ausgangsleitungen 230, 260 für die Potentiale V_outh und V_outl verbunden sind, kann es je nach konkreter Implementierung ratsam sein, zur Auswahl einer einzelnen Reihe und zur Weiterleitung der betreffenden Potentiale oder Spannung einen Ausgangsmultiplexer zu implementieren, der jeweils nur die über ein entsprechendes Zeilenauswahlsignal ausgewählte Zeile mit externen Anschlüssen des Testchips verbindet.
3 zeigt ein vereinfachtes Schaltdiagramm eines Multiplexers 300 mit einer ersten Multiplexerzelle 310-1 und einer zweiten Multiplexerzelle 310-2. Jede der beiden Multiplexerzellen 310 weist einen ersten Multiplexertransistor 320 (bzw. 320-1 für Multiplexerzelle 310-1 und 320-2 für Multiplexerzelle 310-2) und einen zweiten Multiplexertransistor 330 (bzw. 330-1 für Multiplexerzelle 310-1 und 330-2 für Multiplexerzelle 310-2) auf. Der jeweils erste Multiplexertransistor 320 ist jeweils zwischen die erste Ausgangsleitung 230 und eine erste Ausgangsverbindungsleitung 340 geschaltet, die in Abhängigkeit des Schaltzustands der ersten Multiplexertransistoren 320 die ersten Ausgangsleitungen 230 mit einem externen Anschluss der integrierten Schaltung bzw. des Testchips koppelt. Entsprechend sind die jeweils zweiten Multiplexertransistoren 330 zwischen die zweiten Ausgangsleitungen 260 und eine zweite Ausgangsverbindungsleitung 350 gekoppelt, um während des Betriebs ebenfalls eine elektrische Kontaktierung einer zweiten Ausgangsleitung 260 mit einem zweiten Ausgangsanschluss der integrierten Schaltung bzw. des Testchips zu ermöglichen.
Die Multiplexertransistoren 320, 330 einer Multiplexerzelle 310 sind hierbei jeweils mit einer der entsprechenden Reihe von Zellen 100 zugeordneten Zeilenauswahlleitung 210 gekoppelt. Mit anderen Worten sind so die Steuereingänge der beiden Multiplexertransistoren 320-1, 330-1 der ersten Multiplexerzelle 310-1 mit der Zeilenauswahlleitung 310-1 gekoppelt. Entsprechend sind die Steueranschlüsse der Multiplexertransistoren 320-2, 330-2 der Multiplexerzelle 310-2 mit der Zahlenauswahlleitung 210-2 gekoppelt. Handelt es sich also beispielsweise bei der Zeilenauswahlleitung 210-2 in 3 um die der Zeile i, wobei i eine ganze Zahl ist, die die entsprechende Zeile bezeichnet, so handelt es sich bei der Zeilenauswahlleitung 210-2 um die der Zeile (i + 1). Entsprechend handelt es sich ebenfalls bei den ersten und zweiten Ausgangsleitungen 230, 260 um die der beiden Zeilen i und (i + 1).
Wie im weiteren Verlauf der Beschreibung noch näher ausgeführt wird, verbinden die erste Ausgangsverbindungsleitung 340 und die zweite Verbindungsausgangsleitung 350 die jeweiligen Ausgangsleitungen 230, 260 mit Anschlüssen der integrierten Schaltung, an denen während des Betriebs die Potentiale bzw. die Spannungen V_H (über die erste Ausgangsverarbeitungsleitung 340) und V_L (über die zweite Ausgangsverbindungsleitung 350) abgreifbar und damit detektierbar sind.
4 zeigt ein vereinfachtes schematisches Blockschaltbild der Zusammenschaltung des in 2 gezeigten Bereichs des Zellenfelds 280 und das des Multiplexers 300. Um auch an dieser Stelle unnötige Wiederholungen zu vermeiden, wird auf die Beschreibung der inneren Strukturen derselben verwiesen. Zur Wahrung der Übersichtlichkeit der Darstellung in 4 sind außerdem lediglich die zellenübergreifenden Leitungen, sowie die entsprechenden Zellen und Multiplexerzellen mit Bezugszeichen versehen. Darüber hinaus sind in 4 die betreffenden Signale, Spannungen und Potentiale, die während des Betriebs an die entsprechenden Leitungen beispielweise anlegbar sind, bezeichnet. So sind die beiden ersten Versorgungsleitungen 130 mit den für die positive Versorgungsspannung typischen Abkürzung VDD versehen, während die zweiten Versorgungsleitungen 150 mit denen für Masse (GND) versehen sind. Die Zeilenauswahlleitungen 210 tragen so die Zeilenauswahlsignale R_SEL, während die Spaltenauswahlleitungen 190 die Spaltenauswahlsignale C_SEL zu den einzelnen Zellen 100 weiterleiten. Die Potentiale der beiden Ausgangsleitungen 230, 260 werden entsprechend der Bezeichnung in 1 wiederum als V_OUTH und V_OUTL in 4 bezeichnet.
4 illustriert, dass es häufig ratsam ist, so viele Multiplexerzellen 310 zu implementieren, wie Zeilen in dem entsprechenden Zellenfeld 280 vorhanden sind. Je nach konkreter Implementierung eines Ausführungsbeispiels der vorliegenden Erfindung in Form einer integrierten Schaltung, eines Testchips oder einer integrierten Testschaltung kann es ratsam sein, zur Messung und Bestimmung des durch das betreffende aktivierte elektrische Element 110 fließenden Strom die ersten Versorgungsleitungen 130 und die zweiten Versorgungsleitungen 150 getrennt von gegebenenfalls zu implementierenden Versorgungsspannungsanschlüssen der Peripherieschaltung mit eigenen positiven und negativen Versorgungsanschlüssen der integrierten Schaltung auszustatten. Durch eine solche isolierte Versorgung der ersten Versorgungsleitung 130 und der zweiten Versorgungsleitung 150 besteht so die Möglichkeit, durch eine Bestimmung des in das Zellenfeld 280 bzw. die entsprechende aktivierte Zelle 100 über die beiden Versorgungsleitungen 130, 150 einfließenden Stroms den momentanen Widerstandswert des elektrischen Elements 110 zu bestimmen.
Im Hinblick auf die Ansteuerung des zuvor beschriebenen Zellenfeldes 280 ist ferner eine freie Adressierung von Zeilen und Spalten durch Einführen eines Zeilendecoders bzw. eines Spaltendecoders möglich. Ein entsprechender Zeilendecoder oder Spaltendecoder kann beispielsweise als Teil eines Eingangsmultiplexers ausgeführt sein. Um hierbei eine möglichst optimale Ausnutzung der möglichen Zeilenadressen und Spaltenadressen zu erhalten, kann das oben beschriebene Zellengitter oder Zellenfeld 280 so ausgelegt werden, dass die Anzahl der Zeilen und die Spalten Zweier-Potenzen sind. So ist es beispielsweise möglich, in Ausführungsbeispielen der vorliegenden Erfindung 2^m Zeilen und 2ⁿ Spalten zu implementieren, so dass die Anzahl der Zeilen mit einer m Bit umfassenden Adresse und die Anzahl der Spalten mit einer n Bit umfassenden Adresse adressierbar sind. Die beiden Parameter n und m sind in diesem Fall ganze positive Zahlen. Selbstverständlich können auch abweichende Anzahlen von Zeilen und Anzahlen von Spalten in Ausführungsbeispielen der vorliegenden Erfindung implementiert werden.
5 zeigt eine mögliche Auslegung eines Zeilendecoders 400 als Teil eines Adressdecodierers für 2^m Zeilen auf Basis von NOR-Gattern 410. Für eine konkrete Implementierung werden hierbei 2^m NOR-Gatter 410 mit jeweils m Eingängen verwendet. Der Zeilendecoder 400 weist entsprechend m Anschlüsse 420 für Adressleitungen auf, auf denen dem Zeilendecoder 400 als Dualzahl ein Zeilenindex bereitgestellt werden kann, um so die betreffende Zeile bzw. die betreffende Zeilenauswahlleitung 210 zu aktivieren, indem ein entsprechendes Zeilenauswahlsignal auf die betreffende Zeilenauswahlleitung 210 erzeugt und ausgegeben wird.
Der Anschluss für die Adressleitung 420-0, der in 5 auch mit dem entsprechenden Adressbit a₀ bezeichnet ist, dient dem Empfang des niederwertigsten Bits des Zeilenindex bzw. der Zeilenadresse. Im Unterschied hierzu dient der Anschluss für die Adressleitung 420-(m – 1) dem Empfang des höchstwertigsten Bits der Zeilenadresse, also dem Adressbit a_m-1. Jeder der Anschlüsse für Adressleitungen 420 ist darüber hinaus jeweils mit einem Eingang eines Inverters 430 gekoppelt, der eine Invertierung des betreffenden an dem Anschluss 420 eingehenden Bits der Zeilenadresse an einem Ausgang des Inverters 430 bereitstellt.
Über die Anschlüsse für die Adressleitungen 420 kann so die Adresse der zu aktivierenden Zeile, also eine Nummer i einer jeden Zeile als Dualzahl dem Zeilendecoder 400 bereitgestellt werden. Mit Hilfe der m Adressbits a₀ bis a_m-1 lassen sich so gerade die Adressen bzw. Zeilenadressen i im Bereich zwischen 0 und M = 2^m-1 darstellen.
Um nun eine bestimmte Zeile, beispielweise die Zeile der Nummer i, auszuwählen, wird an die entsprechende Zeilenauswahlleitung 210-i eine Spannung V_SELROW(i) angelegt, die einem logischen High-Pegel entspricht. Ausgehend von der Dualzahldarstellung der Zeilenadresse, die an den Anschlüssen für die Adressleitungen 420 des Zeilendecoders 400 anliegen, kann dies dadurch erzielt werden, dass für jedes Adressbit a_k, wobei k eine ganze Zahl im Bereich zwischen 0 und m – 1 ist, die die Nummer des entsprechenden Adressbits angibt, das den logischen Wert 1 aufweist, die betreffende Leitung direkt an einen Eingang eines der betreffenden NOR-Gatter 410-i angeschlossen wird. Für jedes Adressbit a_k, welches dem logischen Wert 0 entspricht, wird hingegen die auf Basis des betreffenden Inverters 430-i resultierende Leitung an einen Eingang des NOR-Gatters 410 angeschlossen, das sich aus der Inversion des betreffenden Adressbits a_k oder aus der Inversion des logischen Zustands der betreffenden Leitung ergibt.
So sind beispielsweise die Eingänge des NOR-Gatters 410-0 alle unmittelbar an die Anschlüsse für die Adressleitungen 420 angeschlossen, so dass diesen jeweils das direkte Adressbit a₀ bis a_m-1 bereitgestellt wird Hierdurch liegt in dem Fall, dass tatsächlich alle Adressbits a₀ = ... = a_m-1 = 0 aufweisen, an einem Ausgang des NOR-Gatters 410-0 das Zeilenauswahlsignal z_0– = 1 an der entsprechenden Zeilenauswahlleitung 210-0 an. Entsprechend sind die Eingänge des letzten NOR-Gatters 410-M alle an die jeweiligen Ausgänge der Inverter 430 angeschlossen, so dass in dem Fall, dass alle Adressbits a₀ = ... a_m-1 = 1 aufweisen, an dem Ausgang des betreffenden NOR-Gatters 410-M das Zeilenauswahlsignal z_M-1 an die Zeilenauswahlleitung 210-M ausgegeben wird (M = 2^m – 1).
Mit Hilfe dieses Anschlusses der NOR-Gatter 410 des Zeilendecoders 400 ist es gerade möglich, auf Basis der in Dualzahldarstellung vorliegenden Zeilenadresse, also auf Basis der an den Anschlüssen für die Adressleitungen 420 (Adresseingänge) anliegenden Adressbits a_m-1 bis a₀ die beabsichtigte Funktionalität zu erzielen.
6 zeigt eine weitere mögliche Implementierung eines Zeilendecoders 400' gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, der wiederum für 2^m Zeilen ausgelegt ist, jedoch auf dem Einsatz von NAND-Gattern 440 beruht. Auch bei dieser Implementierung des Zeilendecoders 400' werden wiederum für die 2^m-Zeilen 2^m NAND-Gatter 440-0 bis 440-M eingesetzt, die jeweils m Eingänge aufweisen. Hierbei ist wiederum m eine ganze Zahl, die die Zahl der Bits der Zeilenadresse angibt, und M = 2^m – 1 die höchste Zeilennummer bzw. Zeilenadresse wiedergibt.
Die Struktur des Zeilendecoders 400' in 6 ähnelt der des Zeilendecoders 400 aus 5 sehr. So unterscheidet sich der Zeilendecoder 400' aus 6 von dem in 5 im Wesentlichen bezüglich dreier Aspekte. Neben der Tatsache, dass die NOR-Gatter 410 in 5 gegen NAND-Gatter 440 ausgetauscht sind, unterscheiden sich die beiden Zeilendecoder 400 im Hinblick auf die Eingangsanschlüsse der NAND-Gatter 440 im Vergleich zu den Eingangsanschlüssen der NOR-Gatter 410 aus 5.
Auch bei dem Zeilendecoder 400' aus 6 wird jede Zeile durch eine Nummer i in dem Bereich zwischen 0 und M = 2^m – 1 als Zeilenadresse angesprochen. Diese wird dem Zeilendecoder 400' als Dualzahl mit m Bit, den Adressbits a₀ bis a_m-1 an den Anschlüssen für die Adressleitungen 420 übermittelt. Für jedes Adressbit k im Bereich zwischen 0 und (m – 1), welches den logischen Wert 0 aufweist, wird die Leitung des betreffenden Adressbits a_k an einen Anschluss des zugehörigen NAND-Gatters 440-k direkt angeschlossen. Für jedes Adressbit a_k mit k im Bereich zwischen 0 und (m – 1), welches den logischen Wert 1 aufweist, wird hingegen diejenige Leitung an den entsprechenden Eingang des NAND-Gatters 440-k angeschlossen, die sich aus der Invertierung der entsprechenden Leitung 420 durch den entsprechenden Inverter 430 ergibt. Im Unterschied zu dem in 5 gezeigten Zeilendecoder 400 sind also die Eingange der NAND-Gatter 440 gegenüber denen der NOR-Gatter 410 aus 4 invertiert bzw. komplementär angeschlossen. So sind beispielsweise die Eingänge des NAND-Gatters 440-0 für die Zeilenadresse 0 mit den Ausgängen der Inverter 430 der zugehörigen Adressleitungen verbunden. Entsprechend sind die Eingänge des NAND-Gatters 440-M der Zeile mit der höchsten Adresse M = 2^m – 1 alle direkt mit den Leitungen bzw. den Anschlüssen für die Adressleitungen 420 gekoppelt.
Darüber hinaus unterscheidet sich der in 6 gezeigte Zeilendecoder 400' von dem in 5 gezeigten noch dadurch, dass die Zeilenauswahlleitungen 210 nicht direkt mit einem Ausgang des zugehörigen NAND-Gatters 440 verbunden sind, sondern vielmehr über jeweils einen weiteren Inverter 450 mit diesem gekoppelt sind. Hierdurch ist es möglich, wiederum eine bestimmte Zeile über die entsprechende Zeilenauswahlleitung 210 auszuwählen, also beispielsweise die Zeile mit der Nummer i auszuwählen, indem an die zugehörige Zahlenauswahlleitung 210-i eine Spannung V_SELOW(i) angelegt wird, die einem logischen High-Pegel entspricht. Aufgrund des logischen Schaltverhaltens der NAND-Gatter 440 werden an dieser Stelle die Inverter 450, die ihrerseits mit den entsprechenden Zeilenauswahlleitungen 210 gekoppelt sind, benötigt. Selbstverständlich können auch andere Implementierungen von Zeilendecodern 400, 400' verwendet werden, die beispielsweise andere Spannungsverhältnisse an den Zeilenauswahlleitungen erzeugen. So kann gegebenenfalls eine Implementierung einzelner oder aller Inverter 430, 450 entfallen.
Während des Betriebs kann so dem in 6 gezeigten Zeilendecoder 400' ebenfalls eine Zeilenadresse in einer Darstellung als Dualzahl mit den Adressbits a_m-1, ..., a₀ an die Adresseingänge 420 bereitgestellt werden, so dass aufgrund der Verschaltung der NAND-Gatter 440 und der nachgeschalteten Inverter 450 in der oben beschriebenen Art und Weise die der Zeilenadresse entsprechende Zeilenauswahlleitung 210 mit einem einem logischen High-Zustand entsprechenden Spannungswert angesteuert wird.
Im Hinblick auf die Adressierung der Spalten, also im Hinblick auf die Ansteuerung der Spaltenauswahlleitungen 190 können die im Zusammenhang mit den 5 und 6 beschriebenen Zeilendecoder selbstverständlich ebenfalls als Spaltendecoder eingesetzt werden. Anders ausgedrückt kann auch die Adressierung von Spalten der einzelnen Zellen 100 über die Spaltenauswahlleitungen 190 in der gleichen Weise geschehen, wie die Adressierung der Zeilen. Im Falle eines Spaltendecoders treten an die Stelle der Zeilenauswahlleitungen 210, die entsprechenden Spaltenauswahlleitungen 190 sowie an die Stelle der Zeilenauswahlsignale die entsprechenden Spaltenauswahlsignale. Darüber hinaus sind gegebenenfalls die entsprechenden NOR-Gatter 410 oder die entsprechenden NAND-Gatter 440 mit n Eingängen zu implementieren, um die n verschiedenen Adressleitungen für die insgesamt 2ⁿ unterschiedlichen Spaltenauswahlleitungen adressierbar zu machen. Entsprechend weisen solche Spaltendecoder häufig auch 2ⁿ = N + 1 NOR-Gatter 410 oder NAND-Gatter 440 auf mit N = 2ⁿ – 1.
Durch die im Zusammenhang mit 1 gezeigte Implementierung der beiden Transistoren 160, 170 im Rahmen einer Zeile 100 ist eine gezielte Auswahl einer Zeile 100 und ihre Verbindung mit dem Anschluss für die Versorgungsspannung für das Zellenfeld 280 möglich. So ist beispielsweise über die Anschlüsse für die Versorgungsspannung des Testchips eine Einspeisung einer variablen Spannung möglich, die lediglich der aktivierten Zelle 100 bereitgestellt wird.
Wie bereits die Beschreibung der Zeilen 100 im Zusammenhang mit den 1 bis 4 gezeigt hat, werden die einzelnen Zeilen jedoch durch eigene Zeilenauswahlleitungen angesprochen.
Durch die Implementierung der Spaltenauswahlleitungen 190 und die Implementierung der entsprechenden ersten Kontrollknoten 180 im Bereich der Zellen 100 kann so die bereits zuvor beschriebene Entkopplung der Versorgungsleitung für die einzelnen elektrischen Elemente 110 von der Versorgung der peripheren Komponenten erreicht werden. Zu diesen zählen nicht zuletzt der Ausgangsmultiplexer 300, wie er im Zusammenhang mit den 3 und 4 beschrieben wurde, sowie ein Eingangsmultiplexer, der je nach konkreter Implementierung beispielsweise einen der Zeilendecoder 400 sowie einen Spaltendecoder aufweisen kann, der den Zeilendecoder 400 ähnlich aufgebaut ist.
Um dies näher zu illustrieren, zeigt 7 ein Blockschaltbild einer integrierten Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in Form eines Testchips 500. Der Testchip 500 weist so ein Zellenfeld 280 mit einer Mehrzahl von Zellen 100 auf, von denen in 7 lediglich zwei mit einem Bezugszeichen gekennzeichnet sind. Das Zellenfeld 280 ist als Gitter mit 2ⁿ Zeilen und 2^m Spalten ausgeführt.
Die Zellen 100 des Zellenfeldes 280 sind über die Zeilenauswahlleitungen 210 mit einem Zeilendecoder 400 gekoppelt, der beispielsweise als NOR-Variante, wie sie in 5 dargestellt ist, oder auch als NAND-Variante implementiert sein kann, wie sie beispielsweise in 6 gezeigt ist. Entsprechend weist der Testchip 500 ferner einen Spaltendecoder 510 auf, der mit den Zellen 100 des Zellenfeldes 280 über die Spaltenauswahlleitungen 190 gekoppelt ist. Auch dieser kann entsprechend beispielsweise als NOR- oder NAND-Variante implementiert werden.
Über die ersten und zweiten Ausgangsleitungen 230, 260 sind die Zellen 100 ferner mit einem Ausgangsmultiplexer 300 gekoppelt, der über die Ausgangsweiterleitungen 340, 350 mit einem ersten Anschluss und einem zweiten Anschluss für die Ausgangsspannung 520, 530 gekoppelt ist. An dem ersten Anschluss für die Ausgangsspannung 520 kann so beispielsweise die Ausgangsspannung V_H des aktivierten elektrischen Elements der aktivierten Zelle 100 erfasst werden. Entsprechend kann an dem zweiten Anschluss für die Ausgangsspannung 530 die Ausgangsspannung V_L des aktivierten elektrischen Elements 100 der aktivierten Zelle 100 erfasst werden. Zur Vereinfachung der Darstellung der 7 ist hierbei die Kopplung der Zeilenauswahlleitungen 210 mit dem Ausgangsmultiplexer 300 nicht eingezeichnet.
Der Testchip 500 weist ferner einen ersten Versorgungsanschluss 540 auf, der mit den ersten Versorgungsleitungen 130 des Zellenfeldes und den ersten Versorgungsknoten 120 der Zellen gekoppelt ist. Über diesen kann beispielsweise während des Betriebs dem Testchip 500 die positive Versorgungsspannung VDD für das Zellenfeld bereitgestellt werden. Entsprechend umfasst der Testchip 500 ferner einen zweiten Versorgungsanschluss 550, der analog mit den zweiten Versorgungsleitungen 150 des Zellenfeldes 280 und dem zweiten Versorgungsknoten 140 der Zellen 100 gekoppelt ist. Über ihn kann den Zellen 100 bzw. den entsprechenden elektrischen Elementen 110 die negative Versorgungsspannung des Zellenfelds bzw. das Referenzpotential (z. B. Masse) bereitgestellt werden.
Neben dem Ausgangsmultiplexer 300 umfasst der Testchip 500 ferner einen Eingangsmultiplexer 560, der seinerseits den Zeilendecoder 400 und den Spaltendecoder 510 umfasst. Darüber hinaus umfasst der Eingangsmultiplexer 560 ferner ein m-Bit-Schieberegister 570 und ein n-Bit-Schieberegister 580, die über eine Signalleitung 590 und eine Taktleitung 600 mit einander gekoppelt sind. Die beiden Schieberegister 570, 580 bilden so zusammen ein Schieberegister mit einer Länge von (n + m) Bit.
Das Schieberegister 570 weist darüber hinaus der Länge des Schieberegisters entsprechend m-Ausgänge auf, die mit den Anschlüssen für die Adressleitungen des Spaltendecoders 510 gekoppelt sind. Ebenso weist das Schieberegister 580 seiner Länge entsprechend n-Ausgänge auf, die mit den Anschlüssen für die Adressleitungen 420 des Zeilendecoders 400 gekoppelt sind. Das Schieberegister 570 ist darüber hinaus mit einem Adressanschluss 610 und mit einem Taktanschluss 620 des Testchips 500 gekoppelt. Wie im Weiteren noch ausgeführt wird, ermöglichen es die beiden Schieberegister 570, 580 die Zeilenadresse und die Spaltenadresse für die beiden Decoder 400, 510 in den Testchip 500 seriell einzugeben.
Der Eingangsmultiplexer 560 bildet darüber hinaus zusammen mit dem Ausgangsmultiplexer und gegebenenfalls weiteren Schaltungskomponenten, die der Einfachheit halber in 7 nicht dargestellt sind, die Peripherieschaltung 630, die zur Adressierung der Zellen 100 und zum Auslesen der entsprechenden Messsignale dient. Die Peripherieschaltung 630 weist zu Ihrer Spannungs- und Stromversorgung zwei Peripherieversorgungsanschlüsse 640, 650 auf, über die eine positive und eine negative Peripherieversorgungsspannung dieser beispielsweise zur Verfügung gestellt werden können.
Das in 7 gezeigte Ausführungsbeispiel der vorliegenden Erfindung in Form des Testchips 500 ermöglicht gerade eine Adressierung einer großen Anzahl von Reihen und Spalten des Zeilenfeldes 280. In einem solchen Fall kann es beispielsweise geschehen, dass die Anzahl der zu übertragenden Adressbits so groß wird, dass eine parallele Übertragung über eine Vielzahl von Adressanschlüssen 610 unpraktikabel werden könnte. Anders ausgedrückt kann die Anzahl der Adressbits bei manchen Ausführungsbeispielen der vorliegenden Erfindung so groß werden, dass eine unmittelbar parallele Zuführung zu externen Chipanschlüssen zu einem starken Anwachsen der Zahl der notwendigen Anschlüsse führen würde, so dass diese unpraktikabel werden könnte. In einem solchen Fall besteht die Möglichkeit, die eine Zahlenadresse und eine Spaltenadresse umfassende Adresse einer Zelle 100 des Zellenfeldes 280 über einen einzelnen oder mehrere Adressanschlüsse 610 seriell dem Testchip 500 zur Verfügung zu stellen. Zu diesem Zweck sind die beiden Schieberegister 570, 580 bei der in 7 gezeigten Implementierung vorhanden, in welches die Adressen einem Taktsignal an dem Taktanschluss 620 entsprechend eingeschoben werden können.
Aufgrund der Verschaltung der beiden Schieberegister 570, 580, wie sie in 7 gezeigt ist, bietet es sich in diesem Fall an, zunächst über den Adressanschluss 610 die Zeilenadresse gefolgt von der Spaltenadresse in den Testchip 500 einzulesen. Aufgrund der seriellen Kopplung der beiden Schieberegister 570, 580 gelangt so in (n + m) Taktzyklen am Taktanschluss 620 die vollständige Adresse mit den n-Bits der Zeilenadresse und dem m-Bit der Spaltenadresse in die zugehörigen Schieberegister 570, 580. Hierdurch stehen diese dem Zeilendecoder 400 und dem Spaltendecoder 510 dann parallel zur Verfügung. Im Rahmen einer solchen Implementierung sollte die Gesamtanzahl der Speicherzellen der beiden Schieberegister 570, 580 wenigstens die Anzahl der Adressbits des Zeilendecoders 400 und des Spaltendecoders 510 umfassen. Gegebenfalls kann diese auch größer sein, um beispielsweise weitere Steuerinformation, Redundanzinformationen oder andere Informationen zwischen zu speichern und dem Testchip 500 zur Verfügung zu stellen.
Je nach konkreter Implementierung besteht die Möglichkeit, dass die beiden Schieberegister 570, 580 permanent mit den Anschlüssen für die Adressleitungen der beiden Decoder 400, 510 gekoppelt sind. Es besteht jedoch auch die Möglichkeit, dass diese erst auf ein Eintreten einer bestimmten Bedingung an die Spaltendecoder übermittelt werden. Dies kann beispielsweise durch das Einführen weiterer Inverter, NAND-Gatter, NOR-Gatter oder anderer logischer Gatter zwischen jeweiligen Schieberegistern 570, 580 und die beiden Decoder 400, 510 geschehen. Eine solche Bedingung kann beispielsweise durch das Übertragen der vollen Adresse, also durch ein übertragen von (n + m) Bits über den Adressanschluss 610 erfolgen. Eine mögliche Implementierung besteht so beispielsweise darin, die in den Schieberegistern 570, 580 gespeicherten Bits lediglich alle (n + m) Taktzyklen an die betreffenden Decoder 400, 510 weiterzuleiten.
Anders ausgedrückt, kann der Testchip 500 beispielsweise weitere Schaltungen umfassen, die ein gezieltes Deaktivieren oder Aktivieren einer Zelle 100 des Zellenfeldes 280 ermöglichen. Neben dem zuvor beschriebenen Abzählen der Taktzyklen kann dies beispielsweise auch durch ein Übertragen eines Aktivierungssignals an einem weiteren, nicht in 7 gezeigten Anschluss erfolgen. In einem solchen Fall ist eine Implementierung einer Zählschaltung für die gegebenenfalls Taktzyklen entbehrlich.
Um gegebenenfalls Fehladressierungen erkennbar zu machen, kann es ratsam sein, Konsistenzmaßnahmen zur Adressverifikation zu implementieren. So besteht beispielsweise die Möglichkeit, in dem gesamten Zellenfeld 280 in einigen wenigen Zellen 100, die bekannte Positionen und damit bekannte Adressen aufweisen, die Wiederstandselemente oder elektrischen Elemente 110 wegzulassen oder nicht zu implementieren. Wird nun ein Testmuster des betreffenden Bausteins durchgeführt, sollte im Falle einer korrekten Ausführung des Tests bei diesen Adressen eine Unterbrechung anstelle eines Widerstands detektiert und gemessen werden.
8 zeigt eine konkrete schaltungstechnische Realisierung einer Zelle 100, wie sie schematisch unter Verwendung von Schaltern in 1 bereits gezeigt wurde. Aufgrund der großen Ähnlichkeit der schaltungstechnischen Realisierung der Zelle 100, wie sie in 8 gezeigt ist, und der vereinfachenden Darstellung aus 1 wird an dieser Stelle auf die zugehörigen Beschreibungspassagen verwiesen.
Die Zelle 100 aus 8 stellt eine 4-Transistor-Zelle zur Messung kleiner On-Chip-Widerstände mit Hilfe der 4-Punkt-Messmethode dar. Sie umfasst wiederum die vier Transistoren 160 (M1), 170 (M2), 240 (M3) und 270 (M4), bei denen es sich bei der in 8 dargestellten Implementierung um selbstsperrende n-Kanal-MOS-Feldeffekttransistoren handelt. Das elektrische Element 110 stellt bei der in 8 gezeigten Schaltung das Widerstandselement R_x dar, dessen Widerstandswert gemessen oder bestimmt werden soll.
Bei vielen realen Implementierungen ist davon auszugehen, dass ein unbekannter, parasitärer Widerstand 660, der in 8 auch als R_GND bezeichnet ist, zu dem zu vermessenden elektrischen Element 110 in Reihe geschaltet ist. Sein Widerstandswert sollte jedoch möglichst das Messergebnis des Widerstandswerts R_x des elektrischen Elements 110 nicht beeinflussen.
Wie bereits zu Beginn der Beschreibung der 8 erläutert wurde, entspricht die Struktur der Zelle 100 aus 8 in erheblichem Maße der aus 1. Neben dem parasitären Widerstand 660, der nunmehr in der Serienschaltung zwischen dem ersten Versorgungsknoten 120 und dem zweiten Versorgungsknoten 140 umfasst ist, unterscheidet sich die Zelle 100 aus 8 von der aus 1 im Wesentlichen durch den Austausch der in 1 schematisch gezeigten Schalter durch die entsprechenden Transistoren.
So ist bei der in 8 gezeigten Zelle 100 ein Drainanschluss des ersten Transistors 160 mit dem ersten Versorgungsknoten 120 gekoppelt, während ein Sourceanschluss des Transistors mit einem Drainanschluss des zweiten Transistors 170 gekoppelt ist. Ein Sourceanschluss dieses zweiten Transistors 170 ist dann über das elektrische Element 110 mit seinem ersten und zweiten Knoten 110a, 110b sowie dem parasitären Widerstand 660 mit dem zweiten Versorgungsknoten 140 gekoppelt. Ein Gateanschluss des zweiten Transistors 170 ist mit dem zweiten Kontrollknoten 200 gekoppelt. Ein Gateanschluss des ersten Transistors 160 ist hingegen mit dem ersten Kontrollknoten 180 gekoppelt. Ein Substratanschluss des ersten Transistors 160 und des zweiten Transistors 170 sind mit einem Referenzpotentialknoten 670 gekoppelt, der mit der zweiten Versorgungsleitung 150, bei der es sich im vorliegenden Fall um einen Masseanschluss handelt, verbunden ist.
Ein Drainanschluss des dritten Transistors 240 ist mit dem ersten Knoten 110a des elektrischen Elements 110 und ein Sourceanschluss dieses Transistors mit dem ersten Ausgangsknoten 220 gekoppelt. Entsprechend ist ein Drainanschluss des vierten Transistors 270 mit dem zweiten Anschluss des elektrischen Elements 110 und mit einem Sourceanschluss mit dem zweiten Ausgangsknoten 250 der Zelle 100 gekoppelt. Die Gateanschlüsse oder Steueranschlüsse dieser beiden Transistoren 240, 270 sind ebenfalls mit dem ersten Kontrollknoten 180 gekoppelt. Die Substratanschlüsse der beiden Transistoren sind über einen zweiten Referenzpotentialknoten 680 mit der zweiten Versorgungsleitung 150 gekoppelt. Die erste Versorgungsleitung 130 ist mit dem ersten Versorgungsanschluss 540 (nicht in 7 gezeigt) gekoppelt, um es während des Betriebs des Testchips 500 zu ermöglichen, eine positive Versorgungsspannung VDD für das Zellenfeld 280 bereitzustellen und so einen Strom I_VDD in die Zelle 100 einzuspeisen.
Eine Messung des Widerstandswerts R_x des elektrischen Elements 110 kann nun so erfolgen, indem an die Gateanschlüsse der beiden Transistoren 160, 170 über die betreffenden Spaltenauswahlleitungen und Zeilenauswahlleitungen positive Spannungen gegenüber dem Potential des Masseanschlusses, also gegenüber der zweiten Versorgungsleitung 150 angelegt werden. Handelt es sich bei den Transistoren 160, 170, 240, 270 um selbstsperrende Feldeffekttransistoren, so bietet es sich an, die an die Gateanschlüsse der Transistoren angelegten Spannungen deutlich höher zu wählen als die Schwellenspannung der verwendeten n-Kanal-MOS-Feldeffekttransistoren.
Hierdurch ergibt sich ein Stromfluss über den unbekannten, zu bestimmenden Widerstandswert R_x des elektrischen Elements 110, der von der ersten Versorgungsleitung 130 mit der Versorgungsspannung VDD geliefert wird. Wie bereits zuvor im Zusammenhang mit 1 erläutert wurde, dienen die beiden n-Kanal-MOS-Feldeffekttransistoren 240, 270 dazu, die an den Anschlüssen 110a, 110b des elektrischen Elements 110 anliegenden Spannung an die beiden Ausgangsanschlüsse 220, 250 weiterzuleiten, um so über eine (externe) Messeinheit eine Messung der Spannung zu ermöglichen.
Da typischerweise Messeinheiten zur Spannungsmessung, also beispielsweise Voltmeter, Multimeter oder Differenzspannungsverstärker, Spannungen hochohmig messen, ist der Stromfluss über die beiden Ausgangsanschlüsse 220, 250 der Zelle 100 im Idealfall verschwindend gering, so dass kein Spannungsabfall an dem dritten und dem vierten Transistor 240, 270 auftritt. Je nach konkreter Implementierung der Zelle 100 kann es gegebenenfalls ratsam sein, die Spannungsverhältnisse in dem Inneren der Zelle durch eine Wahl der Versorgungsspannung an den Versorgungsleitungen 130, 150 und den Steuerspannungen an den einzelnen Gateanschlüssen der Transistoren 160, 170, 240, 270 so zu wählen, dass die Spannungen an den beiden Anschlüssen 110a, 110b des elektrischen Elements 110 wenigstens eine Schwellenspannung der beispielsweise identisch ausgelegten Transistoren 240, 270 über der Spannung an den Gateanschlüssen der beiden Transistoren bleibt.
Eine Messung des Widerstandswerts des elektrischen Elements 110 kann nun beispielsweise so erfolgen, dass der Strom, welcher durch die Versorgungsspannung VDD geliefert wird, gemessen wird. Dies kann beispielsweise durch eine Messung der Stromeinspeisung an dem ersten Versorgungsanschluss 540 im Falle einer externen Versorgung des Testchips 500 erfolgen. Mit Hilfe einer externen Messeinheit kann dann eine Bestimmung der Differenz der beiden an den Anschlüssen für die Ausgangsspannungen 520, 530 des Testchips 500 (V_OUTH und V_OUTL) anliegenden Potenziale erfolgen. Der Widerstandswert R_x des elektrischen Widerstandselements 110 ergibt sich dann als Quotient der Differenz der Spannungswerte V_OUTH und V_OUTL und des Stromwerts I_VDD gemäß R_x = (V_OUTH – V_OUTL)/I_VDD.
Eine Variation des durch die Zelle 100 fließenden Stroms I_VDD kann beispielsweise durch eine Variation der Steuerspannung bzw. eine Veränderung des Spannungswerts des Spaltenauswahlsignals (V_sel_ROW) erzielt werden. Hierdurch ergibt sich die Möglichkeit, einen Spannungsabfall über dem zweiten Transistor 170 der Zelle 100 zusteuern, was ebenfalls zu einer Steuerung des Stromwerts I_VDD durch das elektrische Element 110 führt. Ebenso kann selbstverständlich die dem Zellenfeld 280 extern zugeführte Versorgungsspannung gesteuert werden. Auf diese Weise kann eine Strom-Spannungs-Kennlinie des zu vermessenden elektrischen Elements 110 aufgenommen werden.
Gerade im Hinblick auf eine physikalische Realisierung einer Zelle 100 zur Messung eines auch als Übergangswiderstands bezeichneten Widerstandswerts der Verbindung zweier Metalllagen, also zur Messung des Widerstandswerts eines Vias als zu untersuchendes elektrisches Elements 110, kann eine sehr kompakte Anordnung der vier Transistoren 160, 170, 240 und 270 implementiert werden. Eine entsprechende Anordnung dieser Transistoren kann beispielsweise so realisiert werden, dass sich eine durchgehende Polysilizium- oder Metallleiterbahn als Spaltenauswahlleitung 190 ergibt, wenn die einzelnen Zellen 100 beispielsweise senkrecht übereinander angeordnet werden. Werden die Zellen 100 waagrecht nebeneinander angeordnet, ist es möglich, ein Design zu wählen, bei dem die in den 1 und 8 horizontal verlaufenden Leitungen ebenfalls als durchgehend ausgeführte Leitungen implementiert werden können. Diese können beispielsweise aus einer Metallschicht geformt sein. Zu diesen als durchgehend in Metall ausgeführte waagrecht verlaufende Leitungen zählen beispielsweise die erste Versorgungsleitung 130 für die Versorgungsspannung VDD_CORE des Zellenfeldes 280. Ebenso zählt zu diesen die Zeilenauswahlleitung 210, bezüglich der das Potential V_sel_ROW an die Transistoren herangeführt wird. Auch die zweite Versorgungsleitung 150, die beispielsweise als Zellenfeldmasse GND_CORE dienen kann, kann als solche, durchgehend horizontal verlaufende Leitung ausgeführt sein. Auch die für die Messspannungen V_OUTH und V_OUTL implementierten Ausgangsleitungen 230, 260 können analog implementiert werden. Insgesamt ist somit eine Anordnung beliebig vieler Zellen in Spalten und Reihen im Rahmen des zur Verfügung stehenden Bauraums möglich, wobei die vorgenannten Auswahlleitungen 190, 210 eine Aktivierung einer einzelnen Zelle 100 ermöglichen.
Als zu untersuchendes elektrisches Element 110, also als Messobjekt kann so eine Verbindung zwischen zwei übereinander angeordneten Metalllagen, also ein Via verwendet werden. Dieses kann so angeordnet werden, dass der Messstrom I_VDD nur über dieses eine als elektrisches Element 110 dienende Via fließt. Gegebenenfalls weitere impiementierte Vias können so innerhalb der Zelle 100 angeordnet werden, dass diese gerade nicht von dem Messstrom durchflossen würden, so dass ihr Durchgangswiderstand demnach nicht für den messbaren Spannungsabfall an dem elektrischen Element 110 maßgeblich ist oder zu diesem beiträgt.
Je nach konkreter Implementierung einer solchen Zelle kann es hierzu ratsam sein, die Messung der Spannung an den beiden Ausgangsknoten 220, 250 der Zelle hochohmig durchzuführen, um auch einen parasitären Stromfluss über gegebenenfalls weiter implementierte Vias zu unterbinden oder zu minimieren. Als Messabgriffe können in einer solchen konkreten Implementierung zur Abnahme des Spannungsabfalls an den betreffenden Vias je ein Streifen aus einer der beiden Metalllagen dienen, die mit den Transistoren 240, 270 verbunden sind. Diese ermöglichen dadurch die Weiterleitung der zu messenden Spannungen an die externe Messeinheit über eine Verbindung mit einem geringen elektrischen Widerstandswert.
Wie die vorangegangene Beschreibung gezeigt hat, können die einzelnen Zellen 100 je nach verwendetem elektrischen Element 110 sehr kompakt ausgelegt werden. So ist es beispielsweise möglich, im Falle kleiner elektrischer Elemente 110 diese in dem Zeilenfeld 280 in Form von Zeilen und Spalten vieler Zellen 100 anzuordnen. Dies ermöglicht die Vermessung einer Vielzahl von verschiedener elektrischer Elemente, die sich beispielsweise hinsichtlich der zu Beginn der Beschreibung erörterten Parameter unterscheiden können. Darüber hinaus ermöglicht eine größere Anzahl von elektrischen Elementen 110 auch das Erlangen einer repräsentativen statistischen Verteilung, die in vielen Fällen ein geeigneteres Mittel zur Bestimmung der Effizienz eines Prozessschrittes darstellt, als dies eine einzelne oder wenige einzelne Messungen ermöglichen.
9 zeigt eine Anordnung von Zellen 100 zur On-Chip-Messung eines Feldes von Widerständen 110, die auf der in 8 gezeigten Zellen 100 basiert. Genauer gesagt, zeigt 9 einen Ausschnitt aus einem Zellenfeld 180 der zuvor beschriebenen Zellen in einem Feld aus zwei Spalten und zwei Zeilen. Ein ähnliches Zellenfeld ist bereits im Zusammenhang mit 2 näher beschrieben worden, weshalb an dieser Stelle einerseits auf die Beschreibung im Zusammenhang mit 2 und andererseits auf die im Zusammenhang mit 8 verwiesen wird. Lediglich zur Vereinfachung der Darstellung der 9 sind die jeweiligen Substratanschlüsse der Transistoren mit den beiden Referenzpotentialknoten 670, 680 nicht eingezeichnet.
9 zeigt so vier Zellen 100-1, 100-2, 100-3 und 100-4, die jeweils die vier zuvor erläuterten Transistoren 160, 170, 240 und 270 aufweisen. Diese sind jedoch, der Einfachheit halber lediglich in Zelle 100-1 bezeichnet. Ebenso sind in Zelle 100-1 das elektrische Element 110, also der zu untersuchende Widerstand mit dem Widerstandswert R_x und der parasitäre Widerstand 660 mit dem Widerstandswert R_GND als solche bezeichnet.
Die Zellen 100-1 und 100-2 sind hierbei mit der gleichen ersten Versorgungsleitung 130-1, der gleichen Zeilenauswahlleitung 210-1, den gleichen ersten und zweiten Ausgangsleitungen 230-1, 260-1 und der gleichen zweiten Versorgungsleitung 150-1 gekoppelt. Analog sind die beiden Zellen 100-3 und 100-4 ebenfalls mit der gleichen ersten Versorgungsleitung 130-2, der gleichen Zeilenauswahlleitung 210-2, den gleichen ersten und zweiten Ausgangsleitungen 230-2, 260-2 und der gleichen zweiten Versorgungsleitung 150-2 gekoppelt. Darüber hinaus sind die beiden vertikal zueinander benachbart angeordneten Zellen 100-1 und 100-3 mit der gleichen Spaltenauswahlleitung 190-1 gekoppelt. Entsprechend sind auch die beiden vertikal benachbart zueinander angeordneten Zellen 100-2 und 100-4 mit der gleichen Spaltenauswahlleitung 190-2 gekoppelt.
Die Gateanschlüsse der zuvor genannten Transistoren 160, 240 und 270 sind also spaltenweise miteinander gekoppelt. Durch Anlegen einer positiven Spannung gegenüber der als Masseanschluss dienenden zweiten Versorgungsleitung 150 an eine der betreffenden Spaltenauswahlleitungen 190 kann so erzielt werden, dass jeweils nur einzelne Spalten des Zellenfeldes 280 aktiv sind. Je nach konkreter Implementierung und Auslegung der verwendeten Transistoren kann dies erfordern, dass die an die Spaltenauswahlleitung 190 angelegte Spannung deutlich hoher sein sollte als die Schwellenspannung der verwendeten n-Kanal-MOS-Feldtransistoren. Dies kann beispielsweise dann ratsam sein, wenn diese als selbstsperrende Feldeffekttransistoren implementiert sind.
In einem solchen Fall kann der Strom aufgrund der Verschaltung des Transistors 160 von der ersten Versorgungsleitung 130 für die Versorgungsspannung VDD_CORE jedoch lediglich über eine Spalte fließen. Darüber hinaus stellt die oben beschriebene Verschaltung der Gateanschlüsse der Transistoren 160, 240 und 270 sicher, dass in jeder Zeile jeweils nur ein Paar von Transistoren 240, 270 leitend ist und den an dem elektrischen Element 110 abfallenden Spannungswert, also die zu messende Spannung an die Leitungen 230, 260 weiterleitet. Um jeweils nur genau eine Spalte des Zellenfeldes 280 zu aktivieren, kann es ratsam sein, genau eine der Spaltenauswahlleitungen 190 zu mit einem entsprechenden Spaltenauswahlsignal zu versehen.
Die Auswahl einer Zeile geschieht über die Zeilenauswahlleitungen 210, die jeweils zeilenweise die Gateanschlüsse der jeweils zweiten Transistoren 170 verbinden. Um lediglich ein elektrisches Element 110 gleichzeitig zu vermessen, kann es ratsam sein, jeweils nur eine der Zeilenauswahlleitungen 210 mit einer positiven Spannung oberhalb der Schwellenspannung der verwendeten Transistoren zu beaufschlagen. Die anderen zweiten Transistoren 170 können dann beispielsweise auf das Referenzpotential, also beispielsweise auf Masse gelegt werden.
Mit der oben beschriebenen Bedingung für die Ansteuerung der Spaltenauswahlleitungen 190 und der Zeilenauswahlleitungen 210 ist wiederum sichergestellt, dass in dem ganzen Zellenfeld 280 nur genau eine Zelle 100 aktiv ist. Dies bedeutet, dass nur über einen zu messenden Widerstand, also über ein elektrisches Element 110 ein Strom fließt, so dass der über die ersten Versorgungsleitungen 130 fließende Strom insgesamt gleich dem Strom ist, der über dem zu messenden Widerstand ist, sofern nicht etwa Leckströme auftreten. Darüber hinaus ist auch wiederum in jeder Zeile nur eine Zelle 110 über ihre jeweiligen Transistoren 240, 270 mit den Ausgangsleitungen 230, 260 verbunden. Um letztendlich lediglich ein einzelnes Paar von Ausgangsleitungen 230, 260 mit den entsprechenden Ausgangsverbindungsleitungen 340, 350 zu verbinden, die zu den externen Anschlüssen, 520, 530 führen, an denen eine Messung der Spannungsdifferenz durchgeführt wird, bietet es sich an, einen zusätzlichen Selektor oder einen Multiplexer 300 zu implementieren, wie er bereits im Zusammenhang mit den 3 und 4 beschrieben wurde.
Je nach konkreter Implementierung eines Testchips 500 gemaß einem Ausführungsbeispiel der vorliegenden Erfindung ist es möglich, den Zeilendecoder 400 zur Einspeisung variabler Spannungen in das Zellenfeld zu benutzen. So kann es für verschiedene messtechnische Zwecke wünschenswert sein, eine Steuerung des über das elektrische Element 110 fließenden Stroms nicht durch eine externe Zuführung eines veränderlichen Stroms, sondern durch eine Testchip-interne Steuerung zu realisieren. Eine technische Realisierung kann beispielsweise darin bestehen, variable Spannungen an die Zeilenauswahlleitungen 210 des Zellenfeldes 280 anzulegen. Hierdurch wird ein Widerstandswerts des zweiten Transistors 170 in der aktiven Zelle 110 steuerbar, so dass eine an der Serienschaltung zwischen dem ersten und dem zweiten Versorgungsknoten 120, 140 anliegende Spannung über wenigstens dem elektrischen Element 110 und dem steuerbaren Widerstandswert des zweiten Transistors 170 abfällt. Für die ebenfalls an die Zeilenauswahlleitung 210 angeschlossenen Multiplexertransistoren 320, 330 des Ausgangsmultiplexers 300 ist dies meist unproblematisch, da aufgrund der hochohmigen Spannungsmessung höchstens kleine Ströme über die ebenfalls eventuell erhöhten Widerstandswerte der Multiplexertransistoren 320, 330 fließen.
Dies kann durch eine leichte Modifikation der in den 5 und 6 gezeigten Zeilendecoder 400 erzielt werden. Im Folgenden wird im Zusammenhang mit 10 eine solche Gestaltung eines Zeilendecoders 400, der grundsätzlich auch als Spaltendecoder eingesetzt werden kann, in reiner n-Kanal-MOS-Enhancement-Schaltungstechnik, also auf Basis selbstsperrender n-Kanalfeldeffekttransistoren beschrieben.
10 zeigt so eine Schaltung 700, die beispielsweise an Stelle der in 5 gezeigten NOR-Gatter 410 implementiert werden kann. Die Schaltung 700 weist einen ersten NMOS-Transistor 710 (M1) auf, der mit einem Drainanschluss an eine Versorgungsleitung für eine positive Versorgungsspannung VDD gekoppelt ist. Die Versorgungsleitung 720 kann so beispielsweise mit dem Peripherieversorgungsanschluss 640 des in 7 gezeigten Testchips 400 gekoppelt sein.
Ein Sourceanschluss des ersten NMOS-Transistors 710 ist mit einem Knoten 730 gekoppelt, der seinerseits im Rahmen der Verschaltung als Zeilendecoder 400 mit der Zeilenauswahlleitung 210 verbunden ist. Dieser Knoten ist in 10 auch als OUT bezeichnet. Ein Gateanschluss des ersten NMOS-Transistors 710 ist mit einem Knoten 740 für ein Steuersignal oder Referenzsteuerpotential VREF gekoppelt, das dem Testchip 500 beispielsweise über einen in 7 nicht gezeigten Anschluss zur Steuerung des dem Zellenfeld 280 zur Verfügung gestellten Stroms eingekoppelt wird.
Zwischen dem Knoten 730 und einen Anschluss für Masse 750 (GND) ist eine Parallelschaltung einer Mehrzahl von zweiten NMOS-Transistoren 760-1 bis 760-9 geschaltet. Diese sind in 10 auch mit M2 bis M10 bezeichnet. Jeder der zweiten NMOS-Transistoren 760 ist hierbei mit einem Drainanschluss an den Knoten 730 und mit einem Sourceanschluss an Masse 750 gekoppelt. Die Gateanschlüsse der zweiten NMOS-Transistoren 760 stellen die Eingänge der Schaltung 700 dar, an die im Falle der Verschaltung als NOR-Gatter 410 die Anschlüsse für Adressleitungen 420 bzw. deren invertierte Formen je nach entsprechender Adresse der Zeile oder Spalte gekoppelt werden. Darüber hinaus sind die jeweiligen Substratanschlüsse der zweiten NMOS-Transistoren 760 und des ersten NMOS-Transistors 710 mit Masse 750 gekoppelt.
Die Parallelschaltung der zweiten NMOS-Transistoren 760 bilden hierbei das eigentliche NOR-Gatter, weshalb diese auch als Schalttransistoren bezeichnet werden. Der erste NMOS-Transistor 710 wird aufgrund seiner Ansteuerung mit dem Referenzsteuerpotential über den Knoten 740 durch eine entsprechende, nicht zuletzt von der Dimensionierung der Transistoren 710, 760 abhängenden Referenzspannung in einem linearen Bereich seiner Kennlinie betrieben und dient somit als regelbares Widerstandselement. Aus diesem Grund wird der erste NMOS-Transistor 710 im Rahmen der Schaltung auch als Lasttransistor bezeichnet.
10 zeigt somit eine Schaltung, die ein NOR-Gatter 410 des Zeilendecoders 400 aus 5 ersetzen kann. Der Knoten 730, der auch als Ausgang (OUT) in 10 bezeichnet wird, wird mit der entsprechenden Zahlenauswahlleitung 210 verbunden. Dieser kann nur dann eine Spannung annehmen, die einem logischen High-Pegel entspricht, wenn alle Gateanschlüsse der als Schalttransistoren dienenden zweiten NMOS-Transistoren 760 auf einer Spannung von 0 V bezüglich Masse liegen. Der als Lasttransistor dienende erste NMOS-Transistor 710 ist hierbei so hochohmig dimensioniert, dass bereits ein einzelner der Schalttransistoren 760, dessen Gateanschluss mit einem Spannungswert beaufschlagt wird, der einem High-Pegel entspricht, den Knoten 730 auf einen Spannungspegel herunterzieht, der einem Low-Pegel entspricht. Anders ausgedrückt, sind die Schalttransistoren 760 im Vergleich zu dem Lasttransistor 710 so ausgelegt, dass diese einen Low-Pegel erzeugen können.
Falls nun alle der zweiten NMOS-Transistoren 760 (Schalttransistoren) gesperrt sind, wirkt der erste NMOS-Transistor 710 als Sourcefolger und speist an den Knoten 730 eine Spannung ein, die entsprechend der dem fließenden Strom zugehörigen Gate-Source-Spannung des NMOS-Transistors 710 unter dem Spannungswert VREF des Referenzpotentials an dem Knoten 740 liegt.
Selbstverständlich ist die in 10 gezeigte Schaltung 700 nicht auf den Einsatz im Zusammenhang mit 9 Schalttransistoren 760 beschränkt. Dieses Prinzip ist hier lediglich beispielhaft mit 9 Schalttransistoren gezeigt, kann jedoch problemfrei für jede beliebige Anzahl von Schalttransistoren umgesetzt werden.
Darüber hinaus ist es selbstverständlich auch möglich, durch eine Variation der Schaltung 700 die NAND-Gatter 440 des Zeilendecoders 400' aus 6 zu ersetzen. In diesem Fall ist die Parallelschaltung der zweiten NMOS-Transistoren 760 durch eine entsprechende Serienschaltung derselben zu ersetzen, so dass die Schalttransistoren 760 in diesem Fall das eigentliche NAND-Gatter 440 darstellen.
Wie bereits zu Beginn der Beschreibung erläutert wurde, sind Ausführungsbeispiele der vorliegenden Erfindung in Form integrierter Schaltungen nicht auf elektrische Elemente 110 in Form von Vias oder anderen resistiven Elementen beschränkt. So können auch komplexere Schaltungen bis hin zu ganzen Baugruppen und Modulen im Rahmen von Zellen implementiert werden. Darüber hinaus sind Ausführungsbeispieleder vorliegenden Erf indungin Form integrierter Schaltungen nicht auf Messungen im Gleichspannungsbereich (DC-Bereich) beschränkt. So können grundsätzlich auch kapazitive oder induktive Elemente als elektrische Elemente 110 eingesetzt werden, wenn beispielsweise das Zellenfeld 280 mit einem Wechselsignal versorgt wird, das eine Messfrequenz aufweist. Je nach verwendeter Messfrequenz können so elektrische Elemente mit kleinen Impedanzwerten von 100 Ω und darunter vermessen werden. Auch können komplexere Schaltungen und Einheiten als elektrische Elemente 110 eingesetzt werden, die bezogen auf zwei entsprechende Knoten 110a und 110b beliebigen Impedanzverlauf als Funktion der Messfrequenz aufweisen können.
Die zuvor beschriebenen Ausführungsbeispiele der vorliegenden Erfindung in Form von Testchips 500 ermöglichen eine beliebige Adressierung der Zellen 100. Bei dem in 7 gezeigten Ausführungsbeispiel ist dies dadurch erzielt worden, dass Adresswerte über die Schieberegister 570, 580 an die entsprechenden Spalten- und Zeilendetektoren übermittelt werden. Alternativ kann eine entsprechende Adressierung auch durch eine parallele Kontaktierung der Spalten- und Zeilendetektoren erfolgen, sowie durch eine Kombination der beiden zuvor genannten Methoden, indem beispielsweise im Rahmen kleinerer Bursts eine Mehrzahl von Adressbits in die entsprechenden Schieberegister oder Speicherzellen beschrieben werden.
Darüber hinaus ist es jedoch auch möglich, gegebenenfalls ohne eine Implementierung von Spalten- und/oder Zeilendecodern eine entsprechende Kontaktierung des Zellenfeldes im Rahmen eines Eingangsmultiplexers zu erzielen. Dies kann beispielsweise dann der Fall sein, wenn unabhängig von dem genauen Messverfahren grundsätzlich alle Zellen des Testchips 500 berücksichtigt werden sollen. Eine solche Implementierung kann beispielsweise auf Basis zweier Schieberegister erfolgen, bei denen an die einzelnen Ausgänge der Speicherzellen der Schieberegister die entsprechenden Zeilenauswahlleitungen und Spaltenauswahlleitungen direkt gekoppelt werden. Wird im Rahmen einer Initialisierung beispielsweise in die jeweils erste Zelle eines Schieberegisters eine 1 geschrieben, während die restlichen Speicherzellen der beiden Schieberegister gelöscht werden, kann auf ein Taktsignal hin die logische 1 durch ein erstes Schieberegister oder einen ersten Abschnitt des Schieberegisters hindurch geschoben werden. Hierdurch kann beispielsweise eine erste Zeile oder eine erste Spalte vollständig durch die anliegende logische 1 kontaktiert werden.
Ist die logische 1 durch das betreffende Schieberegister oder den betreffenden Abschnitt vollständig hindurch gewandert, kann das erste Schieberegister oder der erste Abschnitt wieder initialisiert werden und gleichzeitig ein Taktsignal an das zweite Schieberegister oder einen zweiten Abschnitt übermitteln. Hierdurch kann dann die zweite Zeile oder Spalte des Zellenfeldes an die entsprechenden Ausgangsanschlüsse des Testchips 500 geschaltet werden. Auch diese Implementierung kann so ausgelegt werden, dass, wie die zuvor beschriebenen Ausführungsbeispiele, höchstens jeweils genau eine Zeilenauswahlleitung und jeweils höchstens eine Spaltenauswahlleitung gleichzeitig aktiviert sind, wie dies auch im Rahmen der zuvor beschriebenen Ausführungsbeispiele möglich ist.
Bevor im weiteren Verlauf der vorliegenden Beschreibung Ausführungsbeispiele der vorliegenden Erfindung in Form von Verfahren zur Messung von Daten, deren Auswertung und Verwendung beschrieben werden, wird zunächst im Zusammenhang mit 11 ein Ausführungsbeispiel der vorliegenden Erfindung in Form eines Messsystems beschrieben. Das Testkonzept, welches mit Hilfe von Ausführungsbeispielen der vorliegenden Erfindung realisiert werden kann, ermöglicht es so, dass beispielsweise durch die Verwendung einer seriellen Adresseingabe die Anzahl der Anschlüsse des Testchips 500, die von außen zu kontaktieren sind, sehr klein gehalten werden kann. Je nach konkreter Implementierung von Testchips kann so die Anzahl der Anschlüsse bei deutlich unter zehn Anschlüssen, Kontaktflächen, Bondpads oder Pads gehalten werden. Diese zur Kontaktierung dienenden Flächen oder Flecken weisen häufig eine Kantenlänge von einigen 10 μm bis hin zu einigen hundert μm auf. Häufig anzutreffen sind beispielsweise quadratische Kontaktflecken mit einer Abmessung von etwa 100 μm·100 μm. Diese können grundsätzlich beliebig auf den Testchip bzw. den ihm zugrundeliegenden Substrat oder Wafer angeordnet werden. So ist es möglich, diese beispielsweise in einer Reihe anzuordnen. Je nach konkreter Implementierung kann die Anzahl der Kontaktflächen oder Anschlüsse auch höher liegen, um beispielsweise Anschlüsse für die Versorgung und Steuerung der Peripherieschaltungen zu ermöglichen. So kann die Anzahl der Anschlüsse beispielsweise im Bereich von etwa 20 Anschlüssen oder Pads liegen.
Die Verwendung dieses Konzepts ermöglicht es so, beispielsweise, mit Hilfe von hochgenauen Parametertestern gemäß Ausführungsbeispielen der vorliegenden Erfindung durch die Verwendung weniger Signale sowohl eine Ansteuerung als auch eine Messung durchzuführen. Die Genauigkeit wird hierbei dadurch begünstigt, dass sowohl nur eine geringe Anzahl von Signalen dem Testchip 500 zur Verfügung gestellt werden müssen, als auch nur eine geringe Anzahl von Signalen von diesen zu detektieren sind.
Darüber hinaus ermöglichen Ausführungsbeispiele der vorliegenden Erfindung, eine Analyse unter Laborbedingungen durchzuführen, was wiederum durch die niedrige Anzahl von Signalen ebenfalls begünstigt wird. Unter Laborbedingungen kann so beispielsweise eine Kontaktierung eines Testchips mit wenigen Messspitzen durchgeführt werden, da das Aufsetzen der Messspitzen häufig sehr kritisch und aus Platzgründen auf dem Testchip auf wenige Spitzen begrenzt ist.
Durch die Verwendung von Halbleitertestern oder Wafertestern, wie etwa dem TERADYNE J971, kann eine sehr schnelle Messung durchgeführt werden. Wie im weiteren Verlauf noch näher beschrieben wird, kann dazu beispielsweise die Messung zuerst im Rahmen eines funktionalen Tests durchgeführt werden, welcher den Spannungsabfall an dem zu untersuchenden elektrischen Element 110 mit einer festen Schwelle vergleicht. Nur wenn die Schwelle überschritten wird, kann gemäß Ausführungsbeispielen der vorliegenden Erfindung eine langsamere, parametrische Nachmessung zur Erfassung der Werte hinsichtlich Strom und der am elektrischen Element (Prüfling) abfallenden Spannung gegebenenfalls durchgeführt werden.
Neben der Verwendung von vorhandenen Testern im Rahmen von Messsystemen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, ist es selbstverständlich auch möglich, spezialisierte Testsysteme einzusetzen. Die Möglichkeit der Verwendung von Testern, die beispielsweise auch in der Produktion verwendet werden, illustriert die breite Anwendbarkeit und Möglichkeit, entsprechende Testsysteme auch modular aufzubauen. So sind diese Tester haufig in ausreichender Anzahl vorhanden, werden häufig gewartet und nach ISO-Standards kalibriert. Auch existiert ein reicher Erfahrungsschatz hinsichtlich des Bedienpersonals im Hinblick auf Programmierung und Datenverarbeitung mit diesen System. So ist insbesondere beispielsweise auch ein produktionsnaher Test im Schichtbetrieb mit Hilfe von Messsystemen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung möglich.
11 zeigt ein solches Messsystem 800 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Messsystem 800 umfasst so eine elektrische Kontakteinheit 810, die beispielsweise uber den Einsatz von Kontaktiernadeln 820 eine schnelle elektrische Kontaktierung von Kontaktflächen oder Anschlüssen 830 eines Testchips 500 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ermöglicht.
Eine elektrische Kontakteinheit 810 kann beispielsweise unter Verwendung eines Halbleitertesters, Wafertesters, Waferprobers oder anderer entsprechender Systeme realisiert werden, die eine Kontaktierung des Testchips 500 ermöglichen, ohne dass dieser beispielsweise im Rahmen eines Bondprozesses extern kontaktiert werden muss.
Das Messsystem 800 weist ferner eine Versorgungseinheit 840 auf, die mit dem Messsystem 800 gekoppelt ist, um entsprechenden Anschlüssen 830 des Testchips 500 einen Strom oder eine Spannung bereitzustellen. Hierbei kann es sich beispielsweise um eine steuerbare oder regelbare Stromquelle oder Spannungsquelle handeln, die beispielsweise von einer Steuereinheit 850 angesteuert wird. Die Versorgungseinheit 850 kann beispielsweise ein Voltmeter oder ein Amperemeter umfassen, dass eine an dem Testchip 500 anliegende Spannung oder einen in diesen einfließenden Strom der Steuereinheit mitteilt. Die Anschlüsse 830, die über die elektrische Kontakteinheit 810 mit der Versorgungseinheit 840 gekoppelt sind, können beispielsweise die in 7 dargestellten ersten und zweiten Versorgungsanschlüsse 540, 550 sein, die zur Versorgung des Zellenfeldes 280 dienen.
Das Messsystem 800 weist ferner eine Messeinheit 860 auf, die sowohl mit der Steuereinheit 850 als auch mit der elektrischen Kontaktiereinheit 810 gekoppelt ist, wobei die elektrische Kontaktiereinheit 810 so ausgebildet ist, dass diese der Messeinheit 860 eine Messung der an den beiden Anschlüssen für die Ausgangsspannung 520, 530 des Testchips 500 anliegenden Spannung ermöglicht. Die Messeinheit 860 kann so beispielsweise ein Voltmeter, ein Elektrometer oder eine andere Einheit zur Messung und Erfassung von Spannungen umfassen. Über die Kopplung der Messeinheit 860 mit der Steuereinheit 850 können so die gemessenen Werte der Spannung an die Steuereinheit 850 übermittelt werden. Die Steuereinheit 850 ist schließlich selber mit der elektrischen Kontaktiereinheit 810 gekoppelt, um über eine entsprechende Kontaktnadel 820 dem Adressanschluss 610 und gegebenenfalls dem Taktanschluss 620 des Testchips 500 entsprechende elektrische Adresssignale und Taktsignale zu übermitteln, um eine Zeile 100 bzw. die darin umfassten elektrischen Elemente 110 auszuwählen und aktivieren zu können.
Darüber hinaus dient die Steuereinheit 850 ebenso, wie im weiteren Verlauf der Beschreibung noch beschrieben werden wird, zur Speicherung, gegebenenfalls Bewertung und Auswertung der erfassten Messgrößen. Diese können gegebenenfalls auf ein externes Speichermedium, ein internes Speichermedium oder einen anderen Computer, Prozessor oder Produktionsanlage über einen entsprechenden Anschluss 870 übertragen werden.
Als Messsysteme 800 können sowohl vollständige Systeme als auch modulare Systeme zum Einsatz kommen. Die in 11 einzeln gezeigten Komponenten können so gegebenenfalls als eigenständige Komponenten, Schaltungen und Einheiten realisiert oder in Form eines oder mehrerer Geräte implementiert sein, die mehr als eine der genannten Einheiten umfassen. So ist es beispielsweise möglich, ein Messsystem 800 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zu implementieren, das auf einem Halbleitertester TERADYNE J971 basiert. Eine Adaption zwischen dem Testchip 500 (Prüfling) und dem verwendeten Tester kann in einem solchen Fall auf Basis der für den betreffenden Halbleitertester geltenden Standards durch eine Nadelkarte mit einer entsprechenden Anzahl von Nadeln (z. B. 20 Nadeln) realisiert werden.
Im Falle der Verwendung eines solchen Halbleitertests kann es darüber hinaus gegebenenfalls ratsam sein, im Rahmen der Messeinheit 860 einen Operationsverstärker (instrumentation amplifier) in einer entsprechenden Verschaltung zu verwenden, um den an einem Via als einem elektrischen Element 110 auftretenden sehr kleinen Spannungsabfall besser erfassen zu können, indem dieser beispielsweise um einen Faktor 100 oder um einen anderen Faktor bezüglich des Pegels angehoben oder verstärkt wird. Je nach konkreter Implementierung der verwendeten Halbleitertester oder anderen Basissysteme kann der Einsatz eines Operationsverstärkers oder einer entsprechenden Schaltung als schon deswegen ratsam sein, da eine Differenzspannungsmessung an den beiden Anschlüssen 520, 530 des Testchips 500 gegebenenfalls nicht ohne die Hilfe eines solchen trennenden Bauelements realisierbar ist.
So weisen manche Messeinheiten zur Messung von Spannungen eine interne Verschaltung auf, so dass diese gegebenenfalls lediglich massebezogen messen. Während für viele Applikationen ein solches Vorgehen kein Hindernis darstellt, so dass bei entsprechenden Tester eine solche Verschaltung durchaus anzutreffen ist, kann es jedoch gerade bei einer Messung sehr kleiner Spannungsdifferenzen dazu führen, dass diese, bezogen auf eine gegebenenfalls größere Hintergrundspannung mit einer geringeren Auflösung aufgelöst werden, wenn sie nicht sogar vollständig in diesem Signal untergehen.
Im Falle von Messsystemen 800, die auf Basis von Wechselströmen- oder Wechselspannungen arbeiten, können je nach Frequenzbereich, als Versorgungseinheit 840 und Messeinheit 860 auch entsprechende wechselsignal-taugliche Stromquellen, Spannungsquellen, Multimeter, Voltmeter, Amperemeter und Elektrometer, sowie Frequenzanalysatoren und Netzwerkanalysatoren eingesetzt werden. Die Messfrequenzen können so vom Gleichstrombereich bis in den Gigahertz-Bereich von einigen 10 GHz und mehr reichen.
Je nach konkreter Implementierung kann die elektrische Kontakteinheit 810 nicht nur zur Aufnahme eines einzelnen Testchips 500 sondern zur Aufnahme einer Mehrzahl von Testchips ausgelegt sein. Dies kann beispielsweise so realisiert werden, dass die elektrische Kontakteinheit Motoren oder Aktoren aufweist, die ein mechanisches Verfahren der Kontaktnadeln ermöglichen. So kann ohne ein Vereinzeln der Testchips aus einem Wafer heraus, eine Mehrzahl derselben vermessen und untersucht werden. Hierbei können die im weiteren Verlauf der Beschreibung erläuterten Testverfahren beispielsweise für jeden einzelnen Testchip auf dem Wafer 500 durchgeführt werden, bevor im Rahmen eines Verfahrens des Wafers oder der Kontaktnadeln der elektrischen Kontakteinheit der nächste Testchip 500 angefahren wird.
Im Folgenden werden nun Verfahren zur Datengewinnung bzw. Messung von Daten und Prüfprogramme gemäß Ausführungsbeispielen der vorliegenden Erfindung beschrieben, die mit Hilfe von integrierten Schaltungen 500 und Messsystemen 800 gemäß Ausführungsbeispielen der vorliegenden Erfindung implementiert werden können.
12 zeigt ein Flussdiagramm eines Verfahrens zur Erfassung von Daten gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Nach einem Start des Verfahrens in Schritt S100 wird zunächst in einem Schritt S120 ein elektrisches Element 110 des Testchips 500 aktiviert. Dies kann beispielsweise durch das Übergeben von Adressinformationen in Form von Adresssignalen durch die Steuereinheit 850 an den Testchip 500 erfolgen. Je nach konkreter Implementierung des Testchips 500 und des zugehörigen Messsystems 800 kann eine entsprechende Aktivierung auch ein Bereitstellen eines weiteren Signals, etwa eines Aktivierungssignals umfassen.
In einem Schritt S140 wird anschließend eine Spannung oder ein Strom durch die Versorgungseinheit 840 dem Zellenfeld 280 des Testchips 500 bereitgestellt. Je nach konkreter Implementierung eines Messsystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung kann dies beispielsweise durch das Übergeben eines Kommandos von der Steuereinheit 850 an die Versorgungseinheit 840, durch ein Bereitstellen der Versorgungsspannung VDD für das Zellenfeld 280 des Testchips 500 oder durch Bereitstellen einer Steuerspannung an einem entsprechenden Anschluss, der beispielsweise mit dem Knoten 740 für das Referenzpotential im Rahmen des Zeilendecoders 400 verbunden ist, erfolgen.
Durch das Aktivieren des elektrischen Elements 110 einer Zelle 100 kann im Rahmen eines Schritts S160 ein Messwert von der Messeinheit 860 bzw. von der Steuereinheit 850 über die Messeinheit 860 erfasst werden. Dieser Wert kann beispielsweise in einem entsprechenden Zwischenspeicher temporär abgelegt werden.
In einem nächsten Schritt S180 wird überprüft, ob das zuletzt aktivierte Element das Letzte einer Gruppe von elektrischen Elementen 110 war, die im Rahmen des ablaufenden Testprogramms bzw. Messprogramms zu untersuchen sind. Ist dies nicht der Fall, wird ein Rücksprung zu Schritt S120 durchgeführt und das nächste elektrische Element der Gruppe aktiviert.
Dies kann es je nach konkreter Implementierung als optionalen Zwischenschritt erforderlich machen, dass das zuvor aktivierte elektrische Element deaktiviert wird, beispielsweise indem ein entsprechendes Aktivierungssignal dem Testchip 500 nicht mehr zur Verfügung gestellt wird. Ebenso kann dies gegebenenfalls erforderlich machen, die angelegte Spannung oder den angelegten Strom zu deaktivieren. Ebenso kann selbstverständlich die Aktivierung des nächsten elektrischen Elements 110 zu einer implizit, optional gleichzeitig durchgeführten Deaktivierung des zuvor aktivierten elektrischen Elements 110 führen, wenn beispielsweise durch das übertragen der nächsten Adresse das zuvor aktivierte Element 110 automatisch deaktiviert wird. Unabhängig hiervon umfasst die Gruppe der elektrischen Elemente also eine beispielsweise Liste von elektrischen Elementen 110, die im Rahmen des Testprogramms oder Messprogramms untersucht und vermessen werden sollen.
Ist hingegen im Rahmen des Schritts S180 festgestellt worden, dass das letzte elektrische Element der Gruppe vermessen wurde, wird wenigstens ein gemessener Wert, ein von diesem abgeleiteter Wert oder eine basierend auf einem der Messwerte erhaltene Statusinformation auf einem entsprechenden Speichermedium im Rahmen eines Schritts 200 abgespeichert, bevor das Verfahren in Schritt 220 beendet wird. So kann im Rahmen des Schritts S200 beispielsweise der eigentlich gemessene Wert zusammen mit dem zuvor angelegten oder erfassten Strom im Rahmen einer Datei (z. B. Logfile) abgelegt werden, die Auskunft über wenigstens ein Messergebnis gibt.
Ebenso kann beispielsweise ein von wenigstens einem Messwert abgeleiteter Wert abgespeichert werden, bei dem es sich beispielsweise um den elektrischen Widerstandswert wenigstens eines elektrischen Elements 110 der Gruppe von elektrischen Elementen handelt. Wie bereits im Zusammenhang mit Ausführungsbeispielen der vorliegenden Erfindung in Form von integrierten Schaltungen und Testchips 500 ausgeführt wurde, kann der elektrische Widerstandswert durch Division der an dem elektrischen Element 110 abfallenden Spannung und dem durch dieses fließenden Strom erhalten werden. Es können aber selbstverständlich auch andere elektrische Größen oder davon abgeleitete Werte im Rahmen entsprechender Dateien abgelegt werden, also etwa Kapazitätswerte, Phasenlagen oder andere impedanzbezogene Werte.
Die Gruppe elektrischer Elemente 110 kann im Rahmen eines optionalen Schritts vor dem ersten Aktivieren eines elektrischen Elements 110 auf Basis einer Programmierung oder auf Basis von entsprechenden Layoutdaten bestimmt, definiert oder eingelesen werden. Diese kann beispielsweise eine Adressliste der betreffenden Zellen 100 oder auch eine Liste von Bezeichnern der elektrischen Elemente umfassen. Die Gruppe oder Liste kann dann im Rahmen des Steuerprogramms oder einer Parameterdatei abgelegt werden, auf die die Steuereinheit 850 zugreift.
13 zeigt ein Flussdiagramm eines weiteren Verfahrens zur Erfassung von Daten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, das sich von dem in 12 gezeigten Flussdiagramm lediglich dadurch unterscheidet, dass zwischen die Schritte S160 des Erfassens von Messdaten und der Überprüfung (Schritt S180), ob es sich bei dem aktivierten elektrischen Element um das Letzte einer Gruppe handelt, ein Schritt S170 ausgeführt wird, bei dem beispielsweise durch die Steuereinheit 850 oder auch durch die Messeinheit 860 der erfasste Messwert dahingehend überprüft wird, ob dieser eine Bedingung erfüllt. Handelt es sich beispielsweise um ein Testverfahren zur Charakterisierung elektrischer Widerstandselemente, also beispielsweise zur Charakterisierung der Leitfähigkeit von Vias, so kann im Rahmen des Schritts S140 an das betreffende elektrische Element 110 ein Strom angelegt werden, der zu einem Spannungsabfall führt, der im Rahmen des Schritts S160 erfasst wird. Dieser kann dann im Rahmen des Schritts S170 dahingehend überprüft werden, ob basierend auf dem dem elektrischen Element 110 bereitgestellten Strom der gemessene Spannungsabfall oberhalb oder unterhalb eines Schwellwerts liegt. Liegt beispielsweise der gemessene Wert oberhalb eines entsprechend definierten, programmierbaren oder anpassbaren Schwellwerts, kann dies darauf hindeuten, dass die betreffende Via-Struktur defekt oder „schwach” ist. In einem solchen Fall könnte sie als elektrisches Element 110 beispielsweise die Bedingung nicht erfüllen. Andererseits kann bei anderen elektrischen Elementen ein Unterschreiten eines entsprechenden Schwellwertes auf einen Kurzschluss oder auf einen anderen Defekt, etwa einen Leckstrom, hindeuten, so dass in diesem Fall die Unterschreitung des Schwellwertes als Nichterfüllen der Bedingung gewertet wird.
Aufgrund des Nichterfüllens der überprüften Bedingung in Schritt S170 kann dann im Rahmen des Schritts S200 eine Statusinformation gegebenenfalls zusammen mit der entsprechenden Adressinformation über das elektrische Element 110 in einem Speicher, etwa einer Festplatte, einem nicht-flüchtigen Speicher oder einem anderen Speichermedium abgelegt werden. Die so abgelegten Daten können beispielsweise im Rahmen einer Defektanalyse weiter verwendet werden.
14 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung in Form eines Verfahrens zur Erfassung von Daten. Das in 14 dargestellte Flussdiagramm unterscheidet sich im Hinblick auf das in 12 dargestellte lediglich dadurch, dass zwischen die Schritte des Abspeicherns in Schritt S200 und dem Beenden des Verfahrens in Schritt S220 ein Schritt S210 des Optimierens eines Layouts oder eines Prozessflusses für die Herstellung eines entsprechenden elektrischen Elements durchgeführt wird.
Eine solche Optimierung eines Layouts oder eines Prozessflusses kann beispielsweise dadurch durchgeführt werden, dass die im Rahmen des Schritts S200 abgespeicherten Messwerte, Werte oder Statusinformationen dahingehend überprüft werden, welche den besonderen Anforderungen des betreffenden Produkts entsprechend gute Werte aufweisen. Dann kann basierend auf einem ursprünglichen Layout oder einem ursprünglichen Prozessfluss entsprechend der den als optimal bestimmten elektrischen Elementen 110 die zugehörigen Design- oder Prozess-Parameter in das neue, optimierte Layout oder den neuen, optimierten Prozessfluss einfließen.
Handelt es sich beispielsweise bei den elektrischen Elementen 110 um Vias, die hinsichtlich ihres elektrischen Widerstandswerts charakterisiert worden sind, kann im Rahmen des Schritts S210 beispielsweise auf Basis einer statistischen Häufigkeit ein besonders zuverlässiges Via-Design auf Basis der gemessenen Daten identifiziert werden, das dann in das ursprüngliche Layout eingefügt wird, um das Gesamtdesign des Prozesses zu verbessern. Eine solche statistische Analyse und ein entsprechender Austausch können beispielsweise auf Basis numerischer Verfahren vollautomatisch durchgeführt werden.
Handelt es sich bei den elektrischen Elementen beispielsweise um elektrische Kapazität, etwa Graben-Kapazitäten mit abgeschiedenen Isolationsschichten zwischen ihren Anschlüssen, die sich auf dem Testchip 500 beispielsweise hinsichtlich von Prozessparametern so bei der Abscheidung der Isolationsschicht unterscheiden, kann auf Basis der zuvor aufgezeichneten Messwerte die Kapazitäten identifiziert werden, die eine Bedingung erfüllen, und ihre Herstellungsparameter in den Prozessfluss eingefügt werden. Hierbei kann es sich beispielsweise um einen Kapazitätswert bei einer bestimmten Messfrequenz handeln, der Rückschlüsse auf eventuelle Kurzschlüsse und Kapazitätswerte ermöglicht.
15 zeigt ein Flussdiagramm eines Verfahrens zur Erfassung von Messdaten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, das sich von dem in 12 gezeigten Flussdiagramm lediglich darin unterscheidet, dass im Rahmen des Schritts S140 des Anlegens einer Spannung oder eines Stroms an ein elektrisches Element 110 des Testchips 500 gegebenenfalls der nächste Spannungswert oder der nächste Stromwert einer Mehrzahl von Spannungen oder Strömen angelegt wird. Darüber hinaus unterscheidet sich dieses Verfahren von dem in 12 gezeigten dahingehend, dass zwischen den Schritt S160 des Erfassens eines Messwerts und der Überprüfung, ob das letzte elektrische Element der Gruppe von elektrischen Elementen vermessen worden ist, eine weitere Überprüfung durchgeführt wird, ob es sich bei der angelegten Spannung oder dem angelegten Strom um die letzte der Mehrzahl der Spannungswerte oder Stromwerte handelt. Ist dies nicht der Fall, wird im Rahmen eines Rücksprungs zu Schritt S140 die nächste Spannung oder der nächste Strom angelegt. Ist hingegen im Rahmen des Schritts S165 die letzte Spannung oder der letzte Strom der Mehrzahl bereits angelegt worden, erfolgt die Überprüfung ob es sich um das letzte elektrische Element der Gruppe von elektrischen Elementen im Rahmen des Schritts S180 handelt.
Das in 15 dargestellte Flussdiagramm eines Verfahrens zur Erfassung von Messdaten gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ermöglicht so gerade ein Aufnehmen einer mehr als einen Messwert umfassenden Charakterisierung der betreffenden elektrischen Elemente. Anders ausgedrückt, kann es sich beispielsweise um ein Verfahren handeln, welches zur Erfassung einer Strom-Spannungs-Kennhlnie der elektrischen Elemente 110 der Gruppe von elektrischen Elementen 110 herangezogen werden kann. Es handelt sich also um ein Verfahren, was beispielsweise im Rahmen der sogenannten parametrischen Nachmessung oder Messung verwendet werden kann.
Auch ist im Falle einer Messung basierend auf einem Wechselstrom- oder Wechselspannungssignal eine Änderung der Frequenz des betreffenden Signals neben einer Änderung des Signalpegels, also der Amplitude des Stroms oder der Spannung möglich. Stromwerte und/oder Spannungswerte der Mehrzahl von Strom- oder Spannungswerten umfassen somit optional deren Werte (im Falle von DC-Anregungen), Amplitudenwerte (im Falle von AC-Anregungen) und deren Frequenzen (im Falle von AC-Anregungen). Auch kann eine Mischung von AC- und DC-Anregungen umfasst sein. So kann beispielsweise eine DC-Anregung durch eine Festsetzen einer verschwindenden Frequenz (z. B. 0 Hz) erfolgen.
16 zeigt ein weiteres Flussdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, welches zwei Prozessblöcke P100 und P200 aufweist, die, abgesehen von dem Schritt des Startens S100 und dem des Endes S220 dem in 12 dargestellten Flussdiagramm entsprechen. Aus diesem Grund wird im Hinblick auf die Beschreibung der einzelnen Verfahrensschritte auf die Beschreibung des Flussdiagramms in 12 verwiesen.
Nach einem Start des Verfahrens in Schritt S100 wird zunächst der erste Prozessblock P100 ausgeführt, der bereits in 12 dargestellt ist. Im Anschluss hieran wird in einem Schritt S205 der Testchip 500 einer Belastung oder Stress ausgesetzt. Dies kann beispielsweise eine Variation der Betriebsbedingungen, beispielsweise eine Erhöhung oder Erniedrigung der Umgebungstemperatur und Luftfeuchtigkeit, eine Erhöhung oder Erniedrigung der Versorgungsspannung über die spezifizierten Werte hinaus, eine mechanische Beanspruchung (z. B. Vibrationen, Verformungen) oder eine andere thermische, elektrische oder chemische Beanspruchung sein. Auch kann eine rasche Änderung der zuvor erwähnten Umwelteinflüsse auf den Testchip 500 ausgeübt werden, z. B. ein rasches Abkühlen oder eine rasche Erwärmung. Es können komplexere Zyklen von optional raschen Temperaturänderungen oder sonstigen umweltbedingten Änderungen ausgeübt werden. Gegebenenfalls kann es sich bei der Belastung ebenfalls um eine künstlichere Alterung handeln, bei der beispielsweise der Testchip 500 einer ultravioletten oder anderen Strahlung und/oder chemisch aggressiven Substanzen ausgesetzt wird, zu denen etwa Ozon, Säuren oder Basen zählen, die während des normalen Betriebs des späteren Endprodukts auf dieses einwirken.
Im Anschluss hieran wird ein zweiter Prozessblock P200 ausgeführt, der ebenfalls dem in 12 bereits dargestellten Ablauf entspricht. Daran schließt sich ein Schritt S215 an, im Rahmen dessen ein stressinduzierter Indikator auf Basis der in den Schritten S200 der beiden Prozessblöcke P100 und P200 abgespeicherten Daten unter Berücksichtigung der im Rahmen des Schritts S205 induzierten Belastung berechnet wird, bevor im Rahmen des Schritts S220 das Verfahren beendet wird. Ein solcher stressinduzierter Indikator kann beispielsweise eine Ausfallrate oder ein anderer entsprechender Wert oder Abschätzung sein, etwa eine Änderungsrate eines Widerstandswerts. Optional können diese stressinduzierten Daten selbstverständlich zur weiteren Verarbeitung oder Berücksichtigung bei Optimierungsprozessen berücksichtigt werden.
Beispiele für einen derartigen stressinduzierten Indikator sind ein Versagen in Zeitraten (FIT-Raten). Je nach dem untersuchten elektrischen Element 110 können FIT-Raten von einer großen Vielzahl verschiedener Parameter wie z. B. elektrischen Feldern, Strömen, Temperaturen und anderen betriebsbedingten und umweltbedingten Parametern abhängen. In vielen Fällen beruhen die entsprechenden FIT-Raten auf einem Boltzmann-ähnlichen Gesetz, das auf einer Aktivierungsenergie beruht, die bei einem exponentiellen Ausdruck der Boltzmannschen Beziehung auftritt. Die Aktivierungsenergie kann beispielsweise auf der Basis einer logarithmischen Darstellung der gemessenen Werte oder von Werten, die von den gemessenen Werten abgeleitet sind, oder einer geeigneten Darstellung der entsprechenden Daten auf der Basis einer entsprechenden inversen funktionalen Beziehung ermittelt werden. Ein entsprechender stressinduzierter Indikator kann z. B. eine Zeit, nach Ablauf derer statistisch ein vordefiniertes Verhältnis von Bauelementen ausfällt (z. B. 50% der Bauelemente), die ermittelte Aktivierungsenergie oder entsprechende Energie oder ein entsprechender Wert sein.
Die bisher im Rahmen der 12 bis 16 dargestellten Verfahrensabläufe können darüber hinaus hinsichtlich ihrer unterschiedlichen Verfahrensschritte auch miteinander kombiniert werden. So ist es beispielsweise möglich, in Abwandlung des in 16 gezeigten Verfahrensablaufs anstelle der beiden Prozessblöcke P100 und P200 aus 12 einen oder beide Prozessblöcke P100, P200 beispielsweise aus 15 zu verwenden. Hierdurch können entsprechende stressinduzierte Indikatoren nicht nur auf Basis eines einzelnen Messwerts oder eines davon abgeleiteten Werts berechnet werden, sondern unter Berücksichtigung einer Mehrzahl entsprechender Werte, also beispielsweise unter Berücksichtigung einer Strom-Spannungs-Kennlinie des elektrischen Elements 110 und seiner Veränderungen.
Selbstverständlich können im Rahmen von Verfahren zur Erfassung von Messdaten bei dem Schritt des Speicherns zu einem, einigen oder allen vermessenen elektrischen Elementen gegebenenfalls zu allen angelegten Strömen und Spannungen zugehörige Messwerte, davon abgeleitete Werte oder Informationen abgespeichert werden. Ebenso können andere Verfahrensschritte implementiert werden. Auch ist die beschriebene Reihenfolge nicht obligatorisch. So können beispielsweise nach jedem Erfassen von Daten diese oder von diesen abgeleitete Werte oder Statusinformationen abgespeichert werden.
Das im Rahmen der vorliegenden Beschreibung erläuterte Testkonzept, sowie das Gitter-Konzept zur elektrischen On-Chip-Analyse elektrischer Elemente erlaubt es beispielsweise, im Rahmen der Verfahren zur Erfassung von Messdaten verschiedene Grade der Fehlererkennung oder Störstellenerkennung zu definieren. So ist es möglich, Strukturen gezielt zu vermessen, die zwar innerhalb ihrer Spezifikation, jedoch außerhalb der Hauptverteilung liegen, gezielt zu untersuchen. Ebenso ermöglichen es Ausführungsbeispiele der vorliegenden Erfindung, die Versuchszeit und die Zahl der durchgeführten Messungen im Hinblick auf die benötigte Genauigkeit oder Auflösung, mit der die entsprechenden Daten später zur Verfügung stehen sollen, zu optimieren. So ist es beispielsweise möglich, für eine schnelle Evaluierung eines Gitters auf Basis eines (pseudo-)zufälligen Testmusters entsprechende Messungen durchzuführen.
Ebenso kann, wie im Zusammenhang mit 16 bereits erläutert wurde, vor der Durchführung eines stress-induzierten Tests eine entsprechende Messung der elektrischen Elemente eines Gitters vollständig oder teilweise durchgeführt werden, um so leichter verdächtige Strukturen identifizieren zu können und entsprechende Informationen abzuspeichern. Selbstverständlich können im Rahmen entsprechender stress-induzierter Tests die Temperatur, thermisch-mechanischer Stress, Feuchtigkeit und andere Einflussfaktoren wiederum variiert werden. Ebenso kann nach der Anwendung der Belastung oder des Stress das gesamte oder Teile des Gitters von elektrischen Elementen erneut überprüft werden, um auffällige oder verdächtige Strukturen zu identifizieren und entsprechende Informationen abzuspeichern.
17 zeigt ein weiteres Ablaufdiagramm für ein Testverfahren, das beispielsweise mit einem Halbleitertester durchgeführt werden kann. Nach einem Schritt des Startens S300 wird zunächst im Rahmen eines Schritts S310 die Stromaufnahme des Adressdecoders bzw. des Eingangsmultiplexers 560 einem Test unterzogen. Zu diesem Zweck kann das Messsystem 800 beispielsweise die Stromaufnahme I_PER des Eingangsmultiplexers bzw. der gesamten Peripherieschaltung 630 des Testchips 500 bestimmen und im Rahmen eines Schritts S320 dahingehend überprüfen, ob diese beispielsweise einen Grenzwert überschreitet oder einen anderen Grenzwert unterschreitet.
Wird bei diesem Test eine Überschreitung eines Grenzwerts oder einer Unterschreitung eines Grenzwerts festgestellt, wird das Testverfahren an dieser Stelle abgebrochen. In diesem Fall ist eine Überprüfung des Testchips 500 bzw. seines Zellenfeldes 280 nicht möglich. Es erfolgt ein Sprung zu Schritt S420.
In einem nächsten Verfahrensschritt S330 werden die Schieberegister 570, 580 dahingehend geprüft, ob diese durchgängig und funktionstüchtig sind. Wird im Rahmen der Überprüfung (Schritt S340) ein Fehler festgestellt, wird auch hier die Testprozedur abgebrochen. Auch in diesem Fall ist der Testchip 500 oder sein Zellenfeld 280 ebenfalls nicht in einem Zustand, dass dieses getestet werden kann. Es erfolgt ein Sprung zu Schritt S420.
Im Rahmen eines sich hieran anschließenden funktionalen Tests der Vias oder elektrischen Elemente 110 (Schritt S350), der beispielsweise dem in 12 gezeigten Prozessblock entsprechen kann, wird auf Basis eines dem oder den betreffenden elektrischen Elementen zugeführten Stroms oder zugeführter Spannung ein oder mehrere Messwerte erfasst, die einen Rückschluss auf die Funktionsfähigkeit der Vias oder elektrischen Elemente 110 zulassen. Im Rahmen eines Schritts S360 wird dieser dann dahingehend bewertet, ob er einer Bedingung an den betreffenden Messwert entspricht. Ist dies nicht der Fall, wird im Rahmen eines Schritts S370 ein Fehlerzähler um 1 erhöht und ein nächstes Via oder elektrisches Element 110 angesteuert.
Im Rahmen eines Schritts S380 werden die Koordinaten oder die Adresse des oder der fehlerhaften Vias oder des oder der fehlerhaften elektrischen Elemente 110 abgespeichert. Hierbei kann es sich im Falle geometrischer Koordinaten beispielsweise um X- und Y-Koordinaten oder auch um Zeilen- und Spaltenadressen handeln. Im Rahmen eines sich hieran anschließenden Schritts S390 wird überprüft, ob die Anzahl der Fehler einen festgesetzten Schwellenwert (z. B. eine Anzahl N_Fehler) überschreitet. Ist dies nicht der Fall, wird der Fehlerzähler um 1 erhöht und ein Rücksprung zu Schritt zu S350 vollzogen.
Liegt hingegen die Fehleranzahl oberhalb dieser Grenze, wird der Test abgebrochen, da in diesem Fall ein gravierender Prozessfehler vorliegt, für dessen Analyse die bis dahin gesammelten Daten wahrscheinlich ausreichen. Im Rahmen eines Schritts S400, der beispielsweise dem in 15 dargestellten Prozessblock entsprechen kann, werden die fehlerbehafteten Vias oder elektrischen Elemente 110 parametrisch, also unter Verwendung einer Mehrzahl von angelegten Spannungs-, Strom- und/oder Frequenzwerten überprüft. Es werden also im Rahmen des Schritts 400 alle funktional ausgefallenen Vias parametrisch nachgemessen.
Im Rahmen eines Schritts 410 werden anschließend die gefundenen Werte ausgegeben, bzw. gespeichert. Hierzu können beispielsweise die X-/Y-Koordinaten der betreffenden Vias, der durch diese fließende Strom I_VIA und die über diese abfallende Spannung U_VIA zählen. Im Falle anderer elektrischer Elemente 110 können gegebenenfalls andere Werte abgespeichert werden.
Bevor das Testverfahren in einem Schritt S430 beendet wird, werden zunächst noch Daten hinsichtlich des Testchips im Rahmen eines Schritts S420 abgespeichert oder geloggt. Zu diesen können beispielsweise die X-/Y-Koordinaten des Testchips 500 auf einem den Testchip umfassenden Wafer zählen, wenn mehrere Testchips 500 auf einem Wafer beispielsweise implementiert sind.
Somit werden im Rahmen der Schritte S410 und S420 insgesamt in der Datendatei bzw. dem zugehörigen Logfile die Messergebnisse des Tests niedergelegt. Zu diesen können beispielsweise die X-/Y-Koordinaten des (Test-)Chips 500 auf dem Wafer, die X-/Y-Koordinaten oder Adressen der ausgefallenen Vias sowie die Messwerte der betreffenden Vias hinsichtlich Spannung (U_VIA) und des Stroms (I_VIA) zur Widerstandsberechnung, sowie gegebenenfalls daraus berechnete Werte (Widerstandswert) gehören.
Selbstverständlich können bei Ausführungsbeispielen der vorliegenden Erfindung Abweichungen von diesem groben Ablaufdiagramm für ein mögliches Prüfprogramm auftreten. So können eventuell weitere Testchips 500 auf einem Wafer untersucht werden, die durch entsprechende Ansteuersignale der Steuereinheit 850 an Aktoren und Motoren der elektrischen Kontakteinheit 810 angefahren werden können.
An die eigentliche Messung bzw. Untersuchung der Testchips 500 kann sich eine Auswertung anschließen, die optional vollautomatisch durchgeführt werden kann. Im Falle der Verwendung eines Halbleitertesters, wie dem TERADYNE J971 können die Messergebnisse beispielsweise in einem TERADYN-spezifischen Dateiformat, dem sogenannten STDF+-Format vorliegen (STDF = Standard Teradyne Data Format). Diese Binärdatei kann dann gegebenenfalls mit Hilfe von Konvertierungsprogrammen in ein anderes Format, etwa ein Text-basiertes Format (z. B. ASCII-Format) umgewandelt werden. Dieses Format kann dann als Ausgangspunkt für weitere Datenauswertungen beispielsweise unter Verwendung eines PERL-Skripts verwendet werden.
Hierbei können beispielsweise automatisiert Totalausfälle von dem Rest der Messergebnisse absepariert werden, die beispielsweise aufgrund defekter Adressdecoder oder Schieberegister aufgetreten sind. Ebenso kann selbstverständlich eine tabellarische Ausgabe von Chip-Koordinaten, Derivat-Typen, Via-Koordinaten, Spannungswerte (U_VIA), Stromwerte (I_VIA) und daraus abgeleitete Widerstandswerte (R_{_VIA} = U_VIA/I_VIA) zur Detailanalyse ausgegeben werden. Ebenso kann eine statistische Datenverdichtung auf Waferebene durchgeführt werden, indem beispielsweise die Summe der messbaren Chips auf jedem Wafer je Derivat-Typ bestimmt wird oder auch die Summe der fehlerhaften Vias und elektrischen Elemente je Derivat-Typ. Eine weitere mögliche statistischen Analyse besteht in der Bestimmung der fehlerhaften Vias je Chip-Position auf dem Wafer zur Generierung einer Wafer-Karte (Wafer-Map).
Die Datennanlyse kann so einen Vergleich von Daten vor und nach einer Stressanalyse auf Waferebene hervorbringen. Ebenso können Strukturen identifiziert werden, die wahrend der Belastung eine Widerstandsänderung aufweisen. Eine Klassifikation der Strukturen in verschiedene Gruppen (Widerstandserhöhung, allgemeine Widerstandsbewegung, Ausfälle, keine Veränderung) kann so ebenfalls erhalten werden. Ebenso können Fehlerraten und andere Ausfallsraten bestimmt werden.
Diese Informationen können zur Bestimmung einer Extrapolation von Parametern verwendet werden, um für das spätere Endprodukt relevante Daten zu erhalten. Als Folge dieser Daten besteht dann die Möglichkeit, Grundprobleme gezielter durch eine physikalische Fehleranalyse zu identifizieren und so Prozessverbesserungen abzuleiten.
Angewendet werden können Ausführungsbeispiele der vorliegenden Erfindung so beispielsweise im Bereich von Frontend-Technologien bzw. -Prozessgruppen sowie deren Fertigungsstätten. So ermöglichen es Ausführungsbeispiele der vorliegenden Erfindung gerade ausgefallene Vias und andere elektrische Elemente über ihre Adresse geometrisch genau zu lokalisieren, was sich in einigen Anwendungen unmittelbar widerspiegelt. So können, wie bereits erläutert, Prozessverbesserungen abgeleitet werden, indem elektrische Messungen zur Identifizierung hochohmiger Vias durchgeführt werden. Durch eine physikalische Präparation dieser Vias im Rahmen der physikalischen Fehleranalyse können die Ausfallursachen dann erkannt werden und entsprechende Prozessverbesserungen abgeleitet werden.
Ebenso ist eine Absicherung von geplanten Prozessänderungen möglich, indem positive oder negative Einflüsse von Prozessänderungen im Bereich der zu untersuchenden elektrischen Elemente, also beispielsweise im Via-Bereich, durch den Testchip 500 aufgedeckt werden, bevor Kundenprodukte betroffen sind.
Des Weiteren ergibt sich die Möglichkeit, eine „Robustheit” eines Prozesses zu ermitteln. Durch die Verwendung von Via-Derivaten, also bewussten Dejustagen und anderen Prozessanderungen, können natürliche Prozessschwankungen simuliert werden und somit Prozessschritte, die empfindlich auf Dejustagen reagieren, identifiziert und aufgedeckt werden.
Auch ist eine Unterstützung der Defektdichte-Überwachung im Via-Bereich möglich. Die elektrische Analyse von Vias durch den Testchip kann Defekte finden, die mit den klassischen optischen Methoden nicht zu identifizieren sind. Hierzu gehören z. B. Fehler in dem eigentlichen Via-Loch in der Isolationsschicht zwischen den beiden Metalllagen oder ein schlechter Kontakt des Via-Materials zu der unteren Metallebene. Darüber hinaus können auch Ausfallwahrscheinlichkeiten von Vias bestimmt werden. So lasst sich mit Hilfe des Testchips gemäß einem Ausführungsbeispiel der vorliegenden Erfindung die statische Auswahlwahrscheinlichkeit von Vias (z. B. wegen defekter Via-Löcher) bestimmen. Dieser Parameter geht nicht zuletzt in die Ausbeuteplanung des betreffenden Prozesses ein und macht so diese durch eine genauere Kenntnis sicherer.
Das hier beschriebene Konzept zur Untersuchung von Fehlerquellen mit Hilfe von Ausführungsbeispielen der vorliegenden Erfindung, beispielsweise die Messung von Defekten bei Vias (Via-Holes) kann, wie bereits zu Beginn der Beschreibung angedeutet wurde, prinzipiell auch auf andere Technologien und elektrische Elemente 110 angewendet werden. Ausführungsbeispiele der vorliegenden Erfindung sind somit insbesondere von der betreffenden Technologie, in der die Testwafer hergestellt werden, unabhängig. Durch eine geeignete Anpassung der einzelnen Bestandteile, beispielsweise durch die Bereitstellung von Bibliothekselementen im Rahmen des Design-Prozesses, lassen sich so auch entsprechende Zellenfelder 280 in anderen Technologien realisieren und nutzen. Das hier im Rahmen der vorangegangenen Beschreibung häufig beschriebene Testobjekt oder elektrisches Element 110, nämlich das Via, kann durch andere Testobjekte ersetzt werden, etwa Sensorelemente oder die anderen bereits zuvor genannten elektrischen Elemente. Die Bandbreite reicht hier von einfachen Kontaktlöchern (contact holes) bis hin zu vollständigen Modulen oder Teilschaltungen aus Kundenprodukten. Beispiele hierfür können ALUs oder andere komplexere Schaltungen sein. Ausführungsbeispiele der vorliegenden Erfindung ermöglichen so beispielsweise mit mit sehr geringem Aufwand an Testwafern zu statisch relevanten Datenmengen zu kommen, da auf den Testwafern das zu untersuchende Modul oder das zu untersuchende elektrische Element sehr viel häufiger auf einem Wafer implementiert werden kann, als dies letztendlich auf einem Wafer mit den Endprodukten der Fall sein kann.
Auch können andere als NMOS-, PMOS- oder CMOS-basierte Techniken im Rahmen der Herstellung der Testchips 500 eingesetzt werden. So können die im Rahmen der vorliegenden Erfindung beschriebenen Transistoren im Bereich der Zellen, der Multiplexer und anderer Schaltelemente auch in Bipolartechnik realisiert werden.
Abhängig von den Gegebenheiten können Ausführungsbeispiele der erfindungsgemäßen Verfahren in Hardware oder in Software implementiert werden. Die Implementierung kann auf einem digitalen Speichermedium, insbesondere einer Diskette, CD oder DVD mit elektronisch auslesbaren Steuersignalen erfolgen, die so mit einem programmierbaren Prozessor zusammenwirken können, dass ein Ausführungsbeispiel eines erfindungsgemäßen Verfahrens ausgeführt wird. Allgemein bestehen Ausführungsbeispiele der vorliegenden Erfindung somit auch in einem Software-Programm-Produkt bzw. einem Computer-Programm-Produkt bzw. einem Programm-Produkt mit einem auf einem maschinenlesbaren Träger gespeicherten Programmcode zur Durchführung eines Ausführungsbeispiels eines erfindungsgemäßen Verfahrens, wenn das Software-Programm-Produkt auf einem Rechner oder einem Prozessor abläuft. In anderen Worten ausgedrückt kann ein Ausführungsbeispiel der vorliegenden Erfindung somit als ein Computer-Programm bzw. Software-Programm bzw. Programm mit einem Programmcode zur Durchführung eines Ausführungsbeispiels eines Verfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung realisiert werden, wenn das Programm auf einem Prozessor abläuft. Der Prozessor kann hierbei von einem Computer, einer Chipkarte (Smart Card), einer anwendungsspezischen integrierten Schaltung (ASIC = application-specific integrated circuit) oder einem anderen integrierten Schaltkreis (IC = integrated circuit) gebildet sein.

Claims

Integrierte Schaltung, die folgende Merkmale aufweist: eine Mehrzahl von Zellen (100; 100-1... 100-4), wobei jede Zelle (100; 100-1... 100-4) folgendes aufweist: einen ersten Versorgungsknoten (120); einen zweiten Versorgungsknoten (140); eine Serienschaltung mit einem ersten Transistor (160, S1), einem zweiten Transistor (170, S2) und einem elektrischen Element (110, RX), wobei die Serienschaltung zwischen den ersten und den zweiten Versorgungsknoten (120, 140) gekoppelt ist, und wobei das elektrische Element (110, RX) einen ersten und einen zweiten Knoten umfasst; einen zwischen den ersten Knoten des elektrischen Elements (110, RX) und einen ersten Ausgangsknoten (220) der Zelle (100; 100-1... 100-4) gekoppelten dritten Transistor (240, S3); und einen zwischen den zweiten Knoten des elektrischen Elements (110, RX) und einen zweiten Ausgangsknoten (250) der Zelle (100; 100-1... 100-4) gekoppelten vierten Transistor (270, S4), wobei ein Steueranschluss des ersten, des dritten und des vierten Transistors (160, 240, 270, S1, S3, S4) mit einem ersten Kontrollknoten (180) der Zelle (100; 100-1... 100-4) gekoppelt ist; und wobei ein Steueranschluss des zweiten Transistors (170, S2) mit einem zweiten Kontrollknoten (200) der Zelle (100; 100-1... 100-4) gekoppelt ist.
Integrierte Schaltung gemäß Anspruch 1, bei der die Mehrzahl von Zellen (100; 100-1... 100-4) dahin gehend elektrisch angeordnet ist, ein zweidimensionales Array (280) zu bilden, das eine Mehrzahl von Zeilen und eine Mehrzahl von Spalten aufweist, wobei der erste Kontrollknoten (180) der Zelle (100; 100-1... 100-4) jeder Spalte mit einer der Mehrzahl von Spaltenauswahlleitungen (190-1, 190-2) gekoppelt ist, so dass jede Spaltenauswahlleitung (190-1, 190-2) der Mehrzahl von Spaltenauswahlleitungen die ersten Kontrollknoten (180) der Zellen (100; 100-1... 100-4) einer Spalte der Mehrzahl von Spalten koppelt, und wobei der zweite Kontrollknoten (200) der Zellen (100; 100-1... 100-4) jeder Zeile mit einer der Mehrzahl von Zeilenauswahlleitungen (210-1, 210-2) gekoppelt ist, so dass jede Zeilenauswahlleitung (210-1, 210-2) der Mehrzahl von Zeilenauswahlleitungen die zweiten Kontrollknoten (200) der Zellen (100; 100-1... 100-4) einer Zeile der Mehrzahl von Zeilen koppelt.
Integrierte Schaltung gemäß Anspruch 2, bei der das Array (280) mehr als 2^z-1 Zellen (100; 100-1... 100-4) und nicht mehr als 2^z Zellen (100; 100-1... 100-4) umfasst, wobei z eine Ganzzahl ist, die gleich oder grösser als 2 ist, wobei das Array (280) 2ⁿ Zeilen und 2^m Spalten umfasst, wobei n und m positive Ganzzahlen sind, wobei eine Summe aus n und m gleich z ist, und wobei n gleich oder grösser als 3/10·z und gleich oder kleiner als 7/10·z ist.
Integrierte Schaltung gemäß Anspruch 1, die ferner einen Ausgangsmultiplexer (300) umfasst, der eine Mehrzahl von ersten Eingängen (230-1, 230-2), eine Mehrzahl von zweiten Eingängen (260-1, 260-2), einen ersten Ausgang (340) und einen zweiten Ausgang (350) umfasst, wobei die Mehrzahl von ersten Eingängen (230-1, 230-2) mit den ersten Ausgangsknoten (220) der Zellen (100; 100-1... 100-4) der Mehrzahl von Zellen gekoppelt ist, wobei die Mehrzahl von zweiten Eingängen (260-1, 260-2) mit den zweiten Ausgangsknoten (250) der Zellen (100; 100-1... 100-4) der Mehrzahl von Zellen gekoppelt ist und wobei der Ausgangsmultiplexer (300) dahin gehend angepasst ist, einen der Mehrzahl von ersten Eingängen (230-1, 230-2) mit dem ersten Ausgang (340) und einen der Mehrzahl von zweiten Eingängen (260-1, 260-2) mit dem zweiten Ausgang (350) zu koppeln, so dass der erste Ausgang (340) und der zweite Ausgang (350) mit dem ersten Ausgangsknoten (220) und dem zweiten Ausgangsknoten (250) derselben Zelle (100; 100-1... 100-4) der Mehrzahl von Zellen gekoppelt sind.
Integrierte Schaltung gemäß Anspruch 4, bei der die Mehrzahl von Zellen (100; 100-1... 100-4) dahin gehend elektrisch angeordnet ist, ein zweidimensionales Array (280) zu bilden, das eine Mehrzahl von Zeilen und eine Mehrzahl von Spalten umfasst, wobei jeder der ersten Eingänge (230-1, 230-2) des Ausgangsmultiplexers (300) mit den ersten Ausgangsknoten (220) der Zellen (100; 100-1... 100-4) einer Zeile der Mehrzahl von Zeilen gekoppelt ist, und wobei jeder der zweiten Eingänge (260-1, 260-2) des Ausgangsmultiplexers (300) mit den zweiten Ausgangsknoten (250) der Zellen (100; 100-1... 100-4) einer Zeile der Mehrzahl von Zeilen gekoppelt ist.
Integrierte Schaltung gemäß Anspruch 5, bei der der Ausgangsmultiplexer (300) dahin gehend angepasst ist, die ersten Ausgangsknoten (220) und die zweiten Ausgangsknoten (250) der Zellen (100; 100-1... 100-4) einer Zeile auf der Basis eines Auswahlsignals der Zeilenauswahlleitung (210-1, 210-2) zu koppeln, wobei die Zeilenauswahlleitung (210-1, 210-2) mit den ersten Kontrollknoten (180) der Zellen (100; 100-1... 100-4) der entsprechenden Zeile gekoppelt ist.
Integrierte Schaltung gemäß Anspruch 4, die ferner einen Verstärker umfasst, der mit zumindest entweder dem ersten Ausgang (340) und/oder dem zweiten Ausgang (350) des Ausgangsmultiplexers (300) gekoppelt ist und dahin gehend angepasst ist, ein gemessenes Signal von dem Ausgangsmultiplexer (300) in einer verstärkten Form zu liefern.
Integrierte Schaltung gemäß Anspruch 2, die ferner einen Eingangsmultiplexer (560) umfasst, der eine Mehrzahl von Zeilenauswahlsignalausgängen und eine Mehrzahl von Spaltenauswahlsignalausgängen umfasst, wobei die Zeilenauswahlsignalausgänge mit den Zeilenauswahlleitungen (210-1, 210-2) gekoppelt sind, wobei die Spaltenauswahlsignalausgänge mit den Spaltenauswahlleitungen (190-1, 190-2) gekoppelt sind, und wobei der Eingangsmultiplexer (560) dahin gehend angepasst ist, das Zeilenauswahlsignal und das Spaltenauswahlsignal auf der Basis des an den Eingangsmultiplexer (560) gelieferten Steuersignals an die Mehrzahl von Zeilenauswahlausgängen und die Mehrzahl von Spaltenauswahlsignalausgängen zu liefern.
Integrierte Schaltung gemäß Anspruch 8, bei der der Eingangsmultiplexer (560) dahin gehend angepasst ist, als das Steuersignal ein Adresssignal zu empfangen und das Zeilenauswahlsignal und das Spaltenauswahlsignal zu erzeugen, so dass jede Kombination des Zeilenauswahlsignals und des Spaltenauswahlsignals einer anderen Adresse entspricht.
Integrierte Schaltung gemäß Anspruch 8, bei der der Eingangsmultiplexer (560) dahin gehend angepasst ist, ein Zeilenauswahlsignal zu liefern, das einen einer Mehrzahl von Signalpegeln umfasst, und bei der der zweite Transistor (170, S2) derart angepasst ist, dass ein Widerstandswert des zweiten Transistors (170, S2) von dem Signalpegel des an den Steuereingang des zweiten Transistors (170, S2) gelieferten Zeilenauswahlsignals abhängt.
Integrierte Schaltung gemäß Anspruch 10, bei der der Eingangsmultiplexer (560) einen Kontrollreferenzknoten für ein Referenzsteuersignal umfasst und bei der der Signalpegel des Zeilenauswahlsignals auf dem Referenzsteuersignal beruht.
Integrierte Schaltung gemäß Anspruch 1, bei der die ersten Versorgungsknoten (120) der Zellen (100; 100-1... 100-4) mit einem ersten Versorgungsanschluss (540) der integrierten Schaltung gekoppelt sind und bei der die zweiten Versorgungsknoten (140) der Zellen (100; 100-1... 100-4) mit einem zweiten Versorgungsanschluss (550) der integrierten Schaltung gekoppelt sind.
Integrierte Schaltung gemäß Anspruch 1, bei der die Zellen (100; 100-1... 100-4) der Mehrzahl von Zellen über einen Bereich der integrierten Schaltung geometrisch angeordnet sind, derart, dass die elektrischen Elemente (110, RX) über den Bereich angeordnet sind, oder bei der sich zumindest zwei elektrische Elemente (110, RX) der Mehrzahl von Zellen (100; 100-1... 100-4) bezüglich eines elementspezifischen, eines auf den Herstellungsprozess bezogenen oder eines auf die Geometrie bezogenen Parameters unterscheiden.
Integrierte Schaltung gemäß Anspruch 1, bei der das elektrische Element (110, RX) unter normalen Betriebsbedingungen bei einer vordefinierten Meßfrequenz oder einer DC-Anregung Impedanzwerte von 100 Ω oder darunter umfasst.
Verfahren zum Erfassen von Daten einer integrierten Schaltung, die eine Mehrzahl von Zellen (100; 100-1... 100-4) umfasst, wobei jede Zelle (100; 100-1... 100-4) ein elektrisches Element (110, RX) umfasst, das einen ersten Knoten, der mit einem ersten Versorgungsknoten (120) der Zelle (100; 100-1... 100-4) und einem ersten Ausgangsknoten (220) der Zelle (100; 100-1... 100-4) gekoppelt ist, und einen zweiten Knoten aufweist, der mit einem zweiten Versorgungsknoten (140) der Zelle (100; 100-1... 100-4) und einem zweiten Ausgangsknoten (250) der Zelle (100; 100-1... 100-4) gekoppelt ist, wobei das Verfahren folgende Schritte umfasst: Aktivieren (S120) jedes elektrischen Elements (110, RX) einer Gruppe der elektrischen Elemente der Mehrzahl von Zellen (100; 100-1... 100-4) auf sequentielle Weise; und für jedes aktivierte elektrische Element (110, RX) Anlegen (S140) einer Spannung oder eines Stroms an den ersten Versorgungsknoten (120) der entsprechenden Zelle (100; 100-1... 100-4) des elektrischen Elements (110, RX); Erfassen (S160) eines gemessenen Wertes des aktivierten elektrischen Elements (110, RX); und Speichern (S200) zumindest eines gemessenen Wertes oder zumindest eines Wertes oder einer Informationseinheit, der beziehungsweise die von einem gemessenen Wert abgeleitet ist.
Verfahren gemäß Anspruch 15, das ferner für jedes aktivierte elektrische Element (110, RX) ein Vergleichen (S170) des gemessenen Wertes mit einer vorbestimmten, feststehenden, einstellbaren oder programmierbaren Bedingung umfasst, und bei dem das Speichern (S200) zumindest einer Informationseinheit, die von einem gemessenen Wert abgeleitet ist, ein Speichern (S200) einer Information umfasst, die angibt, dass der gemessene Wert die Bedingung nicht erfüllt, wenn der gemessene Wert die Bedingung nicht erfüllt.
Verfahren gemäß Anspruch 16, das ferner ein sequentielles Aktivieren (S120) jedes elektrischen Elements (110, RX) der Gruppe von elektrischen Elementen, das die Bedingung erfüllt, und für jedes aktivierte elektrische Element (110, RX) ein Anlegen (S140) einer Mehrzahl von Spannungen oder Strömen sowie ein Erfassen (S160) eines gemessenen Wertes für jede angelegte Spannung oder jeden angelegten Strom umfasst.
Verfahren gemäß Anspruch 15, bei dem das Anlegen (S140) einer Spannung oder eines Stroms und das Erfassen (S160) eines gemessenen Wertes für jedes aktivierte elektrische Element (110, RX) ein Anlegen (S140) einer Mehrzahl von Spannungen oder einer Mehrzahl von Strömen und ein Erfassen (S160) eines gemessenen Wertes für jede angelegte Spannung oder jeden angelegten Strom umfasst.
Verfahren gemäß Anspruch 15, das ferner ein Ausüben (S205) von umgebungsbedingtem, thermischem, mechanischem, durch Versorgung bewirktem oder chemischem Stress auf die integrierte Schaltung nach dem Anlegen (S140) einer Spannung oder eines Stroms und dem Erfassen (S160) eines gemessenen Wertes für jedes aktivierte elektrische Element (110, RX) der Gruppe von elektrischen Elementen, nach dem Ausüben (S205) des Stresses ein sequentielles Aktivieren (S120) jedes elektrischen Elements (110, RX) der Gruppe und für jedes aktivierte elektrische Element (110, RX) ein Anlegen (S140) der Spannung oder des Stroms an den ersten Versorgungsknoten (120) der entsprechenden Zelle (100; 100-1... 100-4) des elektrischen Elements (110, RX), ein Erfassen (S160) eines gemessenen Wertes des aktivierten elektrischen Elements (110, RX) und ein Speichern (S200) zumindest eines gemessenen Wertes oder zumindest eines Wertes oder einer Informationseinheit, der beziehungsweise die von einem gemessenen Wert abgeleitet ist, umfasst.
Verfahren gemäß Anspruch 19, das ferner ein Vergleichen der gespeicherten gemessenen Werte oder Informationseinheiten, die vor und nach dem Ausüben (S205) des Stresses von den gemessenen Werten abgeleitet sind, und ein Berechnen (S215) eines stressinduzierten Indikators auf der Basis des Vergleichens umfasst.
Verfahren gemäß Anspruch 15, das ferner ein Optimieren (S210) eines Designlayouts oder eines Herstellungsprozesses auf der Basis der gespeicherten gemessenen Werte, Werte oder Informationseinheiten und auf der Basis eines Satzes von designbezogenen, elementbezogenen oder auf den Herstellungsprozess bezogenen Parametern der jeweiligen elektrischen Elemente (110, RX) umfasst.
Verfahren gemäß Anspruch 15, bei dem das sequentielle Aktivieren (S120) jedes elektrischen Elements (110, RX) der Gruppe ein Liefern eines Adresssignals, das eine Adresse eines zu aktivierenden elektrischen Elements (110, RX) angibt, an die integrierte Schaltung umfasst.
Verfahren gemäß Anspruch 15, bei dem das Erfassen (S160) eines gemessenen Wertes ein Wahrnehmen und Bestimmen einer Spannung zwischen einem ersten und einem zweiten Ausgangsanschluss der integrierten Schaltung umfasst.
Meßsystem (800), das folgende Merkmale aufweist: eine Versorgungseinheit (840); eine Meßeinheit (860); eine Steuereinheit (850); und eine elektrische Kontakteinheit (810), die dahin gehend angepasst ist, eine integrierte Schaltung, die eine Mehrzahl von Zellen (100; 100-1... 100-4) umfasst, elektrisch zu kontaktieren, wobei jede Zelle (100; 100-1... 100-4) ein elektrisches Element (110, RX) umfasst, das einen ersten Knoten, der mit einem ersten Versorgungsknoten (120) der Zelle (100; 100-1... 100-4) und einem ersten Ausgangsknoten (220) der Zelle (100; 100-1... 100-4) gekoppelt ist, und einen zweiten Knoten aufweist, der mit einem zweiten Versorgungsknoten (140) der Zelle (100; 100-1... 100-4) und einem zweiten Ausgangsknoten (250) der Zelle (100; 100-1... 100-4) gekoppelt ist, wobei die integrierte Schaltung ferner einen ersten und einen zweiten Versorgungsanschluss (540, 550) der integrierten Schaltung, einen ersten und einen zweiten Ausgangsanschluss der integrierten Schaltung und einen Anschluss für ein Adresssignal umfasst, wobei die elektrische Kontakteinheit (810) dahin gehend angepasst ist, ein Adresssignal, das durch die Steuereinheit (850) an die elektrische Kontakteinheit (810) geliefert wird, an den Anschluss für das Adresssignal der integrierten Schaltung zu senden; wobei die elektrische Kontakteinheit (810) dahin gehend angepasst ist, eine Spannung oder einen Strom an einen ersten und einen zweiten Versorgungsanschluss (540, 550) der integrierten Schaltung zu senden, die durch die Versorgungseinheit (840) an die elektrische Kontakteinheit (810) geliefert wird; wobei die elektrische Kontakteinheit (810) dahin gehend angepasst ist, ein Meßsignal von dem ersten und dem zweiten Ausgangsanschluss der integrierten Schaltung an die Meßeinheit (860) zu senden; wobei die Versorgungseinheit (840) mit der Steuereinheit (850) gekoppelt ist und dahin gehend angepasst ist, ansprechend auf ein durch die Steuereinheit (850) erzeugtes Versorgungssteuersignal eine Spannung oder einen Strom an die elektrische Kontakteinheit (810) zu liefern; wobei die Meßeinheit (860) mit der Steuereinheit (850) gekoppelt ist und dahin gehend angepasst ist, ein erfasstes Meßsignal, das einen gemessenen Wert umfasst, an die Steuereinheit (850) zu liefern; und wobei die Steuereinheit (850) dahin gehend angepasst ist, für jedes elektrische Element (110, RX) der Gruppe von elektrischen Elementen der integrierten Schaltung sequentiell ein Adresssignal zu erzeugen und für jedes aktivierte elektrische Element (110, RX) ein Versorgungssteuersignal zu erzeugen und ein erfasstes Meßsignal, das den gemessenen Wert für jedes aktivierte elektrische Element (110, RX) umfasst, zu empfangen und zumindest einen gemessenen Wert oder zumindest einen Wert oder eine Informationseinheit, der beziehungsweise die von den gemessenen Werten abgeleitet ist, zu speichern.
Computerprogramm zum Durchführen, wenn es auf einem Prozessor abläuft, eines Verfahrens zum Erfassen (S160) von Daten einer integrierten Schaltung gemäß Anspruch 15.