DE10129329A1

DE10129329A1 - Fehlersimulationsverfahren und Fehlersimulator für einen Halbleiter-IC

Info

Publication number: DE10129329A1
Application number: DE10129329A
Authority: DE
Inventors: Masahiro Ishida; Takahiro Yamaguchi
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-06-19
Filing date: 2001-06-19
Publication date: 2002-03-21
Also published as: JP4336029B2; US6461882B2; US20020011827A1; JP2002007508A; TW507419B; KR20010113540A; KR100400502B1

Abstract

Eine Übergangsspeisestromtesttechnik, die ein hohes Maß an Beobachtbarkeit gewährleistet, wird zum Anfertigen einer Liste erfaßbarer Fehler, wie beispielsweise eines Gatterlaufzeitfehlers, eines Offen-Fehlers und eines Weglaufzeitfehlers, verwendet. Eine aus zwei oder mehreren Testmustern gebildete Restmusterfolge wird gewonnen (Schritt 202), eine Folge von Übergangssignalwerten, die auf verschiedenen Signalleitungen innerhalb der Schaltung auftreten, wenn die Testmusterfolge angelegt wird, um den im Test befindlichen IC zu betreiben, wird durch eine Übergangssimulation ermittelt (Schritt 203), und die Folge von auf verschiedenen Signalleitungen auftretenden Übergangssignalwerten wird zum Anfertigen einer Liste von Fehlern verwendet, die durch das Übergangsspeisestromtesten erfaßbar sind, wenn die Testmusterfolge zum Betreiben des im Test befindlichen ICs verwendet wird (Schritt 204).

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft ein Fehlersimulationsverfahren und einen Fehlersimulator, die eine Liste von in einem Halbleiter-IC auftretenden Fehlern anfertigen, die mit einer Testmusterfolge erfaßt werden können.

Bei der herkömmlichen Praxis umfaßt eine Fehlersimulation eines Halbleiter-ICs das Annehmen eines Fehlers in dem IC, das Berechnen eines Ausgangswertes aus einem Ausgangsanschluß in Antwort auf ein gegebenes Testmuster durch eine Logiksimulation, das Ermitteln eines Fehlers, bei dem eine Änderung im Vergleich zu einem Ausgangswert einer fehlerfreien Anordnung auftritt, das Zusammenstellen dieser Ergebnisse in einer Tabelle der Korrespondenz zwischen angenommenen Fehlern und Eingangs/Ausgangslogikwerten, die gewöhnlich als Fehlerverzeichnis bezeichnet wird, wodurch eine Liste von Fehlern angefertigt wird, die mit einzelnen Testmustern erfaßt werden können. Beim Testen eines Halbleiter-ICs wird jedes Testmuster an den Eingang des Halbleiter-ICs angelegt, und der resultierende Ausgangswert und der Eingangswert werden für den Zugriff auf das Fehlerverzeichnis verwendet, um abzuschätzen, ob ein Fehler in dem IC vorhanden ist oder/und wo in dem IC sich der Fehler befindet.

Um einen Fehler zu berücksichtigen, der nicht eine falsche Logik verursacht, wie beispielsweise ein Kurzschlußfehler oder ein Stromleckfehler, wird ein Fehlersimulationsverfahren vorgeschlagen, das die Logiksimulation mit der IDDQ (Ruhespeisestrom)-Testtechnik kombiniert. Bei diesem Verfahren wird ein Logiksignalwert auf einer Signalleitung innerhalb des ICs, der in Antwort auf ein Testmuster auftreten würde, durch die Logiksimulation berechnet. Durch Annehmen von Fehlern innerhalb des ICs zur Auflistung einer Vielzahl von Fehlern, die Erfordernisse für das Auftreten einer Abnormalität von IDDQ erfüllen, wird eine Liste von erfaßbaren Fehlern angefer tigt. Wenn ein Testmuster in den IC eingegeben wird, nehmen die einzelnen Signalleitungen in dem IC normalerweise entweder den Logikwert "0" oder "1" an. Somit tritt, wenn in Antwort auf das Anlegen des Testmusters ein Kurzschlußfehler zwischen einer Signalleitung mit einem Logikwert von "0" und einer Signalleitung mit einem Logikwert von "1" in dem IC auftritt, eine IDDQ-Abnormalität in dem IC auf. Auf diese Weise kann für jede Kombination aus einer Signallei tung mit einem Logikwert von "0" und einer Signalleitung mit einem Logikwert von "1" in dem IC ein zwischen den beiden Arten von Signalleitungen auftretender Kurzschlußfehler durch die IDDQ-Testtechnik in Antwort auf das eingegebene Testmuster erfaßt werden. Wenn diese Kurzschluß fehler aufgelistet sind, kann eine Liste von Fehlern angefertigt werden, die mit der IDDQ-Testtechnik erfaßt werden können.

Das Fehlersimulationsverfahren, das die Logiksimulation einsetzt, kann jedoch nur mit einem Fehlermodell umgehen, bei dem eine Signalleitung auf einen gegebenen Zustand fixiert ist (entweder "0" oder "1", oder einen einzelnen Hängenbleibfehler, nämlich Hängenbleiben-bei-0 oder Hängenbleiben-bei-1). Dies verhindert eine empfindliche Simulation eines mehrfachen Hängenbleibfehlers, bei dem eine Mehrzahl von Signalleitungen entweder auf "0" oder "1" fixiert ist, eines Laufzeitfehlers, eines Kurzschlußfehlers zwischen Signalleitungen oder ähnlichem. Daher kann dieses Fehlersimulationsverfahren für diese Fehler keine Liste erfaßbarer Fehler anfertigen.

Eine weitere Schwierigkeit des Fehlersimulationsverfahrens, das die Logiksimulation mit der IDDQ-Testtechnik kombiniert, ist die Tatsache, daß es nicht in der Lage ist, eine Liste erfaßbarer Fehler für jene Fehler anzufertigen, die in Zusammenhang stehen mit einem Übergangsphänomen eines Halbleiter-ICs, wie beispielsweise einem Laufzeitfehler oder einem Offen-Fehler, der eine Laufzeit beeinflußt, oder beispielsweise einer Abnormalität in einem lokalen oder globalen Prozeßparameter (wie beispielsweise Schichtwiderstand, eine Oxidfilmdicke oder ähnliches), insofern als die IDDQ-Testtechnik auf die Ermittlung eines Speisestroms im stabilen Zustand des Halbleiter-ICs gerichtet ist oder hauptsächlich auf Kurzschlußfehler im IC gerichtet ist.

Somit besteht ein Bedarf für ein Fehlersimulationsverfahren, das eine Liste von Fehlern anfertigen kann, die mit einer Testmusterfolge für Fehler wie beispielsweise einen Laufzeitfehler, einen Offen-Fehler oder einen Fehler einer parametrischen Abnormalität in einem IC erfaßbar sind.

Es ist eine Aufgabe der Erfindung, ein Fehlersimulationsverfahren und einen Fehlersimulator zu schaffen, die eine Liste von Fehlern anfertigen können, die mit Testmusterfolgen für Laufzeitfeh ler, Offen-Fehler und Fehler einer parametrischen Abnormalität in einem Halbleiter-IC durch Verwendung der IDDT(Übergangsspeisestrom)-Testtechnik erfaßbar sind, die ein hohes Maß an Beobachtbarkeit gewährleistet und Übergangsphänomene im IC in Kombination mit einer Übergangssimulation testen kann.

OFFENBARUNG DER ERFINDUNG

Gemäß der vorliegenden Erfindung wird ein Verfahren zum Anfertigen einer Liste von Fehlern geschaffen, die mit einer eingegebenen Testmusterfolge erfaßbar sind, umfassend einen Schritt des Ableitens einer Testmusterfolge, die aus zwei oder mehreren Testmustern gebildet ist und an einen im Test befindlichen Halbleiter-IC angelegt werden soll, einen Schritt des Ausführens einer Übergangssimulation eines Betriebs des im Test befindlichen Halbleiter-ICs, wenn die einzelnen Testmuster in der abgeleiteten Testmusterfolge an ihn angelegt werden, zur Berechnung einer Folge von auf Signalleitungen innerhalb des im Test befindlichen Halbleiter-ICs auftretenden Übergangssignalwerten, und einen Schritt des Anfertigens einer Liste von Fehlern, die durch das Übergangsspeisestromtesten erfaßt werden können, das die Testmusterfolge verwendet, indem die Folge von Übergangssignalwerten auf Signalleitungen verwendet wird, die durch die Über gangssimulation berechnet werden.

Mit diesem Verfahren ist es möglich, eine Liste von Fehlern, die durch das Übergangsspeise stromtesten erfaßt werden können, das gegebene Testmuster verwendet, für jene Fehler anzufertigen, die im Stand der Technik schwierig zu erfassen waren, nämlich Laufzeitfehler und Offen-Fehler, die Laufzeitfehler verursachen, wodurch eine beträchtliche Verbesserung der Effizienz des Testens auf Laufzeitfehler und Offen-Fehler ermöglicht wird.

Bei einer Form des Schritts des Anfertigens der Fehlerliste wird die Fehlerliste in Einheiten eines Laufzeitfehlers eines Logikgatters angefertigt.

Bei einer anderen Form des Schritts des Anfertigens der Fehlerliste wird die Fehlerliste in Einheiten eines Offen-Fehlers in einer Signalleitung angefertigt.

Bei einer weiteren Form des Schritts des Anfertigens der Fehlerliste wird die Fehlerliste in Einheiten eines Weglaufzeitfehlers auf einem Signalübertragungsweg angefertigt.

Die vorliegende Erfindung schafft des weiteren einen Fehlersimulator, der eine Liste von Fehlern anfertigt, die mit einer eingegebenen Testmusterfolge erfaßbar sind, umfassend einen Testmusterfolgenselektor zum Ableiten einer Testmusterfolge, die aus zwei oder mehreren Testmustern gebildet ist und an einen im Test befindlichen Halbleiter-IC angelegt werden soll, einen Übergangssimulator, der die abgeleitete Testmusterfolge empfängt und eine Übergangssi mulation des Betriebs des im Test befindlichen Halbleiter-ICs ausführt, wenn die einzelnen Testmuster der Folge in ihn eingegeben werden, um eine Folge von Übergangssignalwerten zu berechnen, die auf Signalleitungen innerhalb des im Test befindlichen Halbleiter-ICs auftreten, und eine Fehlerlistenanfertigungseinheit zum Anfertigen einer Liste von Fehlern, die durch das Übergangsspeisestromtesten erfaßbar sind, das die Testmusterfolge verwendet, indem die Folge von Übergangssignalwerten auf Signalleitungen, die durch den Übergangssimulator berechnet werden, verwendet wird.

Der Fehlersimulator ermöglicht es, eine Liste von Fehlern anzufertigen, die durch das bestimmte Testmuster verwendende Übergangsspeisestromtesten für einen Laufzeitfehler oder einen zu einem Laufzeitfehler führenden Offen-Fehler erfaßbar sind, von denen beide beim Stand der Technik schwierig zu erfassen waren, wodurch es möglich wird, die Testeffizienz für die Laufzeitfehler und die Offen-Fehler beträchtlich zu verbessern.

In der folgenden Beschreibung wird das Prinzip der vorliegenden Erfindung am Beispiel eines CMOS-ICs beschrieben, der der gebräuchlichste Halbleiter-IC ist.

Übergangsstrom eines CMOS-Logikgatters

Fig. 1 zeigt ein Übergangsverhalten eines in den Fig. 1c und d gezeigten CMOS-Inverters. Das Übergangsverhalten wurde mit einem Schaltungssimulator ermittelt. Fig. 1a zeigt ein Verhalten einer Ausgangsspannung V_OUT bezüglich einer Eingangsspannung V_IN in einer Übergangsbedin gung, während Fig. 1b eine Antwort auf einen Strom I_DD zeigt, der von einer Stromversorgung in einen CMOS-Inverter fließt. Der Strom I_DD wird als Übergangsstrom bezeichnet. Wenn das Ein gangssignal IN des Inverters von "1" auf "0" übergeht (vgl. 1c), werden der NMOS und der PMOS nur einen Moment eingeschaltet, solange die Eingangsspannung höher als die Schwellen spannung des NMOS und niedriger als die Schwellenspannung des PMOS ist, wodurch ein Kurzschlußstrom I_S von einem Stromversorgungsanschluß T_VD zur Masse GND fließt. Ein Ausgangssignal OUT aus der Ausgangssignalleitung des Inverters geht dann von "0" auf "1" über, und daher zur gleichen Zeit wie der Kurzschlußstrom I_S ein Strom I_C, der einem Kapazitäts laden einer parasitären Kapazität C_load zugeordnet ist, die an die Ausgangssignalleitung des Inverters angeschlossen ist, vom Stromversorgungsanschluß T_VD zur parasitären Kapazität C_load. Somit ist, wenn ein Abfallsübergang (durch den Index "f" bezeichnet) im Eingangssignal IN des Inverters auftritt, der Übergangsstrom I_Gf, der in den Inverter fließt, durch die Summe aus dem Kurzschlußstrom I_Sf und dem Kapazitätsladestrom I_C gegeben.

I_Gf = I_Sf + I_C (1)

Andererseits tritt, wenn das Eingangssignal IN von "0" auf "1" übergeht oder wenn das Aus gangssignal von "1" auf "0" übergeht (mit dem Index "r" bezeichnet) (vgl. Fig. 1d), eine Kapazitätsentladung von der an die Ausgangssignalleitung angeschlossenen parasitären Kapazität C_load auf, wodurch ein Kapazitätsentladestrom I_D erzeugt wird, aber der Strom I_Gr, der vom Stromversorgungsanschluß T_VD zum Inverter fließt, umfaßt nur den Kurzschlußstrom I_Sr. Daher ist die Spitze des Stroms T_VD etwas kleiner als die Spitze des Übergangsstroms I_Gf, der während des Abfallsübergangs auftritt, wie in Fig. 1b gezeigt.

I_Gr = I_Sr (2)

Der CMOS-Inverter weist eine Übertragungscharakteristik auf, die so ist, daß ein Dreiecksimpuls strom I_S in Antwort auf eine Änderung der Eingangsspannung V_IN erzeugt wird, wie in Fig. 2a gezeigt. Somit kann bei Auftreten eines Anstiegsübergangs im Eingangssignal des CMOS- Inverters die Wellenform des Kurzschlußstroms I_Sr, der durch den CMOS-Inverter fließt, durch einen Dreiecksimpuls approximiert werden, wie durch "I_S" in Fig. 2b angegeben, wobei ein Rampenübergang für die Eingangsspannung V_IN angenommen wird. Die Wellenform des Kurzschlußstroms I_Sr bezüglich des Anstiegsübergangs des Eingangssignals gemäß Fig. 2b kann durch die folgenden Approximationen angegeben werden:

wobei I_Smax einen Maximalwert des Übergangsstroms (Kurzschlußstrom) repräsentiert, der in den CMOS-Inverter fließt, V_DD eine Speisespannung repräsentiert, V_THN eine Schwellenspannung des NMOS-Transistors, V_THP eine Schwellenspannung des PMOS-Transistors und t_r ein Zeitintervall für den Anstiegsübergang des Eingangssignals. Es ist festzuhalten, daß V_THP als Absolutgröße angegeben ist. Um die Approximationen zu vereinfachen, wird angenommen, daß der Übergang der Eingangsspannung V_IN zum Zeitpunkt 0 beginnt und die Eingangsspannung V_DD zum Zeitpunkt t_r erreicht, was den Abschluß des Übergangs repräsentiert.

In ähnlicher Weise kann die Wellenform des Kurzschlußstroms I_Sf des CMOS-Inverters in Antwort auf den Abfallsübergang des Eingangssignals durch die folgenden Approximationen angegeben werden:

wobei t_f ein Zeitintervall für den Abfallsübergang des Eingangssignals repräsentiert. Aus Gründen der Einfachheit sind die Zeitpunkte für den Start des Anstiegsübergangs des Stroms der Strom versorgung, der Maximalwert I_Smax und das Ende des Abfallsübergangs in Fig. 2b in Klammern angegeben.

Wenn eine Spannungsänderung auf der Ausgangssignalleitung durch dv_out (t) bezeichnet wird, ist der Ladestrom I_C zur an die Ausgangssignalleitung des CMOS-Inverters angeschlossenen parasitären Kapazität C_load durch die folgende Gleichung gegeben:

Derartige Gleichungen können auch für andere Logikgatter als der Inverter in ähnlicher Weise ermittelt werden.

Wenn angenommen wird, daß der Übergangsstrom I_G, der in ein Logikgatter fließt, im wesentli chen ein Kurzschlußstrom ist, kann er durch einen Dreiecksimpuls approximiert werden, wie durch I_S in Fig. 2b angegeben. In der Realität repräsentiert die Wellenform des Übergangsstroms I_G des CMOS-Inverters einen in Fig. 1b gezeigten Dreiecksimpuls. Somit steigt der Übergangs strom I_G des Logikgatters monoton an, bis der Maximalwert I_Smax erreicht ist, wonach er monoton abfällt, wie in Fig. 2b gezeigt. Der Übergangsstrom I_g erreicht seinen Maximalwert I_Smax, wenn die Eingangsspannung V_IN die Schaltspannung V_SP für das Logikgatter erreicht. Genauer gesagt fällt, wie in Fig. 2b gezeigt, der Zeitpunkt, wenn der Strom I_G seinen Spitzenwert erreicht, mit dem Zeitpunkt des Übergangs des Eingangssignals des Logikgatters zusammen. Da das Logikgatter eine Laufzeit aufweist, hinkt der Zeitpunkt für den Übergang des Ausgangssignals des Logikgat ters etwas bezüglich des Zeitpunkts für den Übergang des Eingangssignals hinterher. Daher eilt der Zeitpunkt, wenn der Strom I_g seinen Spitzenwert erreicht, dem Zeitpunkt für den Übergang des Ausgangssignals des Logikgatters etwas voraus. In diesem Beispiel kann die Abfallflanke der Wellenform des Übergangsstroms I_g als mit dem Zeitpunkt für den Übergang des Ausgangssignals zusammenfallend angesehen werden. Außerdem weist die Wellenform des Übergangsstroms I_g des Logikgatters eine Pulsweite auf, die proportional zur Übergangszeit der Eingangsspannung (beispielsweise dem Zeitintervall t_r für den Anstiegsübergang) ist.

In der obigen Beschreibung wurde angenommen, daß der Übergangsstrom I_G, der in das Logikgat ter fließt, im wesentlichen ein Kurzschlußstrom I_S ist. Bei der Miniaturisierung eines CMOS- Herstellungsprozesses ist jedoch die Verdrahtungslaufzeit gegenüber der Gatterlaufzeit vorherr schend. Dies bedeutet, daß unter der Annahme eines konstanten Übergangszeitintervalls für die Eingangsspannung der Anteil des Ladestroms I_C an der Ausgangssignalleitung größer ist als der Anteil des Kurzschlußstroms I_S im Übergangsstrom I_G, der in das CMOS-Logikgatter fließt. Somit hängt der Zeitpunkt, zu dem die Wellenform des Übergangsstroms des Logikgatters ihren Spitzenwert erreicht, vom Verhältnis des Ladestroms I_C zum Kurzschlußstrom I_S ab. Wenn I_C kleiner als I_S ist, fällt die Spitze der Wellenform des Übergangsstroms I_G mit der Spitze von I_S zusammen. Da die Spitze von I_S mit dem Übergangszeitintervall der Eingangsspannung zusam menfällt, folgt, daß die Spitze von I_G dem Zeitpunkt für den Übergang des Ausgangssignals des Logikgatters vorauseilt. Wenn im Gegensatz dazu I_C größer als I_S ist, fällt die Spitze der Wellen form des Übergangsstroms mit der Spitze von I_C zusammen. Da der Ladestrom I_C mit dem Spannungsübergang an der Ausgangssignalleitung in Zusammenhang steht, fällt die Spitze von I_G im wesentlichen mit dem Zeitpunkt für den Übergang des Ausgangssignals des Logikgatters zusammen.

Aus den Gleichungen (1), (2), (3) und (4) ist ersichtlich, daß die Pulsweite der Wellenform des Speisestroms I_G des Logikgatters proportional zur Übergangszeit der Eingangsspannung ist (beispielsweise der Anstiegsübergangszeit t_r). Hier ist festzuhalten, daß, da eine Änderung der Übergangszeit der Ausgangsspannung ausreichend klein bezüglich einer Änderung der Über gangszeit der Eingangsspannung ist, der in Gleichung (1) auftretende Term I_C vernachlässigt werden kann.

Integral des Übergangsspeisestroms

Unter Verwendung der Gleichungen (3) und (4) sind die Zeitintegrale Q_Sr und Q_Sf der Kurzschlußströme I_Sr bzw. I_Sf wie folgt gegeben:

Demzufolge ist das Integral Q_S des Kurzschlußstroms durch das Logikgatter, während es geschaltet wird, wie folgt gegeben:

wobei t_T eine Übergangszeit für das Eingangssignal repräsentiert. Somit ist das Integral Q_S des Kurzschlußstroms I_S (I_Sr oder I_Sf), der in das Logikgatter fließt, proportional zur Zeit t_T für den Eingangsübergang des Logikgatters. Es ist außerdem ersichtlich, daß Q_S nicht davon abhängt, ob der Übergang des Eingangssignals ansteigend oder abfallend ist.

Aus der Gleichung (5) ist ersichtlich, daß das Integral Q_C des Ladestroms I_C zu einer Ausgangs lastkapazität C_load eines CMOS-Inverters durch die unten angegebene Gleichung angegeben ist,

und es ist ersichtlich, daß es nicht von der Zeit t_T für den Eingangsübergang des CMOS-Inverters abhängt.

Somit sind die Integrale Q_Gf und Q_Gr der das Logikgatter durchlaufenden Übergangsströme I_Gf und I_Gr aus den Gleichungen (1), (2), (8) und (9) wie folgt festgelegt:

Somit ist das Integral des Übergangsstroms durch das Logikgatter proportional zur Zeit für den Eingangsübergang des Logikgatters.

Übergangsspeisestrom I_DDT in CMOS-IC

Ein Speisestrom bei einem CMOS-IC stellt einen Speisestrom dar, der in den CMOS-IC fließt, und ist aus einer Summe von Strömen gebildet, die durch einzelne Logikgatter innerhalb des ICs fließen.

Ein in Fig. 3a gezeigter CMOS-IC umfaßt eine Kombination aus vier (G₁, G₂, G₃, G₄) der in Fig. 1c gezeigten Inverter, die in Reihe geschaltet sind. Übergangsströme I_G1, I_G2, I_G3, I_G4, die durch die Inverter G₁, G₂, G₃ bzw. G₄ fließen, werden normalerweise von einem einzigen Stromversorgung sanschluß T_VD geliefert. Demzufolge ist die Übergangsspeisestromantwort des ICs aus einer Summe von Übergangsströmen gebildet, die durch die einzelnen Logikgatter fließen, wie in Fig. 3c gezeigt und unten angegeben:

wobei N die Anzahl an Logikgattern repräsentiert, die durch die Eingangstestmusterfolge geschaltet werden. Bei dem in Fig. 3a gezeigten Beispiel gilt N = 4. Fig. 3b zeigt eine Beziehung zwischen einer Eingangsspannung und einer Ausgangsspannung der einzelnen Logikgatter.

Somit kann, wenn ein Fehler in dem IC vorhanden ist, der eine Änderung des Übergangsstroms des Logikgatters verursacht, und wenn eine Testmusterfolge vorhanden ist, die den Fehler aktivieren kann, der Fehler durch Beobachtung von I_DDT des ICs erfaßt werden.

Ein integrierter Wert Q_DDT des Übergangsspeisestroms I_DDT kann als Summe integrierter Werte Q_Gn (1 ≦ n ≦ N) von Strömen dargestellt werden, die einzelne Logikgatter durchlaufen.

In dem Beispiel von Fig. 3a ist der integrierte Wert Q_DDT des Übergangsspeisestroms I_DDT als Summe integrierter Werte (Q_G1, Q_G2, Q_G3, Q_G4) der die einzelnen Inverter durchlaufenden Ströme (I_G1, I_G2, I_G3, I_G4) dargestellt. Somit kann, wenn ein Fehler in dem IC vorhanden ist, der bewirkt, daß sich ein Übergangsstrom durch das Logikgatter oder sein Zeitintegral ändert, und falls ein Testmuster vorhanden ist, das den Fehler aktivieren kann, der Fehler aus einer Beobachtung des integrierten Werts Q_DDT des Übergangsspeisestroms I_DDT des ICs erfaßt werden.

Erfassung des Gatterlaufzeitfehlers

Ein Gatterlaufzeitfehler ist ein Fehler, der bewirkt, daß eine Signalfortpflanzungslaufzeit von einem Eingang zu einem Ausgang des Logikgatters zunimmt. Ein Fehler, der bewirkt, daß ein Anstiegsübergang eines Ausgangssignals aus dem Logikgatter verzögert wird, wird als Langsam-Anstieg-Fehler bezeichnet, während ein Fehler, der bewirkt, daß ein Abfallsübergang verzögert wird, als Langsam-Abfall-Fehler bezeichnet wird. Wenn ein Gatterlaufzeitfehler durch ein innerhalb eines CMOS-ICs angeordneten Logikgatter auftritt, wird die Übergangszeit des Ausgangssignals des Logikgatters verzögert. Somit weist ein Logikgatter, das an seinem Eingang ein Ausgangssignal aus dem fehlerhaften Logikgatter empfängt, eine verzögerte Zeitlage für die Spitze des Übergangsstroms auf. Somit kann, wenn eine Testmusterfolge ein fehlerhaftes Logikgatter aktivieren und ein anderes Logikgatter, das von dem fehlerhaften Gatter getrieben wird, schalten kann, der Gatterlaufzeitfehler aus einer Beobachtung einer Verzögerung der Stromspitze von I_DDT des CMOS-ICs erfaßt werden.

Erfassung eines Offen-Fehlers

Als nächstes wird ein Offen-Fehler definiert, der einen Laufzeitfehler verursacht. Ein Offen-Fehler bezieht sich auf eine ungewollte elektrische Unterbrechung, was speziell bedeutet, daß eine Signalleitung in zwei oder mehrere verschiedene Signalleitungen unterteilt ist. Ein Offen-Fehler kann beispielsweise sein eine Unterbrechung, wie sie von einem schlechten Kontakt aufgrund der Abwesenheit von Metall oder dem Vorhandensein eines Oxidfilms verursacht werden kann, und eine Unterbrechung in einer Diffusionsschicht oder im Polysilicium aufgrund eines Maskierungs fehlers. Ein Offen-Fehler kann in zwei Arten unterteilt werden, umfassend einen Offen-Fehler, bei dem eine Verdrahtung L in zwei getrennte Abschnitte L1 und L2 unterteilt ist, wie in Fig. 4a gezeigt, und bei dem ein Eingangssignal V_IN an einem Ende der Verdrahtung L nicht als Aus gangssignal V_OUT am anderen Ende der Verdrahtung L erscheinen kann, wodurch ein "Logikfehler" bewirkt wird, wie in Fig. 4b gezeigt, und einen anderen Offen-Fehler, bei dem die unterteilten Verdrahtungsabschnitte L1 und L2 mit einem sehr kleinen Abstand voneinander angeordnet sind, wie in Fig. 4c gezeigt, und bei dem ein an ein Ende der Verdrahtung L angelegtes Eingangssignal V_IN als Tunnelstrom fließt und ein Übergangssignal am anderen Ende der Verdrahtung L mit einer Verzögerung erscheint, wodurch ein "Laufzeitfehler" bewirkt wird, wie in Fig. 4d gezeigt. Ein Offen-Fehler, der einen Logikfehler verursacht, ist mit einer Unterbrechung größeren Ausmaßes verknüpft, so daß kein Stromfluß vorhanden ist, wenn eine Spannung an die Signalleitungen (unterteilte Verdrahtungsabschnitte L1 und L2) angelegt wird, die sich an den entgegengesetzten Seiten des Fehlers befinden, und somit erfolgt kein Laden oder Entladen der parasitären Kapazität C_load in Antwort auf einen Signalübergang, wodurch ein Logikfehler verursacht wird, bei dem der logische Wert auf einen gegebenen Wert fixiert wird. Im Gegensatz dazu fließt bei einem Offen-Fehler, der einen Laufzeitfehler verursacht, ein sehr schwacher Strom, wenn eine Spannung an die Signalleitungen (L1 und L2) angelegt wird, die sich auf den entgegengesetzten Seiten des Fehlers befinden, aber die Stärke des Stroms ist kleiner als ein normaler Stromfluß, was das Laden oder Entladen der parasitären Kapazität C_load in Antwort auf den Signalübergang verzögert, wodurch die Laufzeit der Schaltung erhöht wird. Ein Offen-Fehler, der einen Laufzeitfehler verursacht, ist beispielsweise ein Widerstands-Offen-Fehler, bei dem der Widerstand zwischen den Signalleitungen L1 und L2 als Ergebnis eines schlechten Kontakts größer als ein normaler Wert wird oder der Widerstand der Signalleitung L als Folge eines in der Signalleitung L auftre tenden Fehlers größer als ein normaler Wert wird, oder ein Mikro-Offen-Fehler (< 100 nm), bei dem ein sehr schwacher Leckstrom durch den Tunneleffekt zwischen zwei beschädigten Signalleitungsabschnitten L1 und L2 fließt. Ein Tunnelstrom durch einen Mikro-Offen-Fehler ist beispielsweise beschrieben in C. L. Henderson, J. M. Soden und C. F. Hawkins, "The Behaviour and Testing Implications of CMOS IC Logic Gate Open Circuits", Proceedings of IEEE International Test Conference, Seiten 302-310, 1991. Ein Offen-Fehler, der einen Laufzeitfehler verursacht, wird hier behandelt, und er wird einfach als Offen-Fehler bezeichnet.

Bei dem Offen-Fehler ist ein kleiner Stromfluß durch den Fehler vorhanden, und daher kann er durch ein Widerstandselement R_open mit erhöhtem Widerstand modelliert werden. Fig. 5a zeigt ein Beispiel eines CMOS-ICs mit einem Offen-Fehler. Der CMOS-IC umfaßt ein Paar Inverter G₁, G₂, und ein Offen-Fehler ist in einer Signalleitung M vorhanden, die eine Verbindung zwischen den Invertern G₁ und G₂ herstellt. Der Ort der Unterbrechung kann als einer Verbindung durch den Widerstand R_open äquivalent angesehen werden. Wenn der Inverter G₁ schaltet, um einen Signalübergang auf der Signalleitung M zu erzeugen, verursacht das Vorhandensein des Offen-Fehlers, daß ein zum Laden oder Entladen eines parasitären Eingangskondensators C_IN des Inverters G₂ erforderliches Zeitintervall zunimmt (proportional zum Produkt aus dem Widerstand des Offen-Fehlers und der parasitären Kapazität), und daher würd ein Signalübergang auf einer Signalleitung M', die sich auf der dem Inverter G₂ zugewandten Seite des Ersatzwiderstandsele ments R_open befindet, gemäß Darstellung in Fig. 5c bezüglich eines Ausgangssignals aus dem Inverter G₁ (Fig. 5b) verzögert. Somit weist, wie in Fig. 6 gezeigt, die Wellenform des Über gangsstroms (gestrichelt gezeigt) des Inverters G₂ mit dem Offen-Fehler an seiner Eingangsseite eine größere Breite des Stromimpulses und ein größeres Zeitintegral des Übergangsstroms auf als die Wellenform des Übergangsstroms (in durchgezogenen Linien gezeigt) des normalen Inverters. Somit kann durch Beobachten von I_DDT oder Q_DDT des CMOS-ICs das Vorhandensein eines Offen-Fehlers in der Eingangsstufe des Inverters G₂ erfaßt werden. Ein Offen-Fehler, der in der Aus gangsstufe des Inverters G₁ vorhanden ist, ist einem in der Eingangsstufe des Inverters G₂ vorhandenen Offen-Fehler äquivalent und kann somit auf ähnliche Weise erfaßt werden. Jeglicher Offen-Fehler auf irgendeiner Signalleitung in einem IC kann im allgemeinen, falls ein Offen-Fehler durch eine Testmusterfolge zum Verursachen des Schaltens eines Logikgatters aktiviert werden kann, das von dem aktivierten Offen-Fehler getrieben wird, durch die Beobachtung von I_DDT oder Q_DDT des ICs erfaßt werden.

Weglaufzeitfehler

Eine Strecke innerhalb eines ICs, die ein Signal durchläuft, wird als Weg bezeichnet. Wenn eine Laufzeit von einem Startpunkt des Wegs (Eingangssignalleitung) bis zu einem Endpunkt (Aus gangssignalleitung), die hier als Weglaufzeit bezeichnet wird, größer (oder kleiner) als ein gegebener Wert wird, zeigt der IC ein anormales Verhalten, das als Weglaufzeitfehler bezeichnet wird. Ein Weglaufzeitfehler wird nun definiert.

Bei einer CMOS-Logikschaltung sei ein Weg P = {g₀, g₁, g₂, . . ., g_m} aktiviert durch Verwendung einer Testmusterfolge T = <v₁, v₂<, was bedeutet, daß sie zwei Testmuster v₁ und v₂ enthält und daß ein Spannungssignal v₂ einem Spannungssignal v₁ folgt. g₀ repräsentiert eine Eingangs signalleitung des Wegs P, während g₁, g₂, . . ., g_m Ausgangssignalleitungen von Logikgattern G₁, G₂, . . ., G_m auf dem Weg P repräsentieren. Gleichzeitig repräsentieren g₀, g₁, . . ., g_m-1 Eingangssig nalleitungen zu den Logikgattern G₁, G₂, . . ., G_m auf dem Weg P. Wenn der Zeitpunkt für einen Signalübergang auf den einzelnen Signalleitungen g₀, g₁, . . ., g_m (der Zeitpunkt, wenn das Spannungssignal V_DD/2 kreuzt) durch τ₀, τ₁, . . ., τ_m bezeichnet wird, ist die Gatterlaufzeit t_gdi (1 ≦ i ≦ m) der jeweiligen Logikgatter g₁, g₂, . . ., g_m auf dem Weg P wie folgt gegeben:

t_gdi = τ₁ - τ_i-1 (14)

Somit ist die Weglaufzeit t_pd des Wegs P als Summe der Gatterlaufzeiten t_gdi wie folgt gegeben:

Die tatsächliche Gatterlaufzeit t_gdi variiert jedoch unter dem Einfluß eines Fehlers wie folgt:

t_gdi = t_gdi,typ + δ_i, 1 ≦ i ≦ m (16)

wobei t_gdi,typ einen typischen Wert der Gatterlaufzeit des Logikgatters G_i repräsentiert und δ_i eine Variationskomponente in der Gatterlaufzeit repräsentiert. Beispielsweise bewirkt ein Unterbre chungsfehler, daß die Gatterlaufzeit nur eines fehlerhaften Logikgatters zunimmt, ohne daß die Laufzeit der anderen Logikgatter zunimmt. Ein parametrischer Fehler bewirkt, daß die Laufzeit der einzelnen Logikgatter zunimmt. Mit der Variation der Gatterlaufzeit variiert die Weglaufzeit t_pd in ähnlicher Weise, wie durch die unten angegebene Gleichung angegeben:

wobei t_pd,typ einen typischen Wert einer Weglaufzeit für den Weg P repräsentiert und Δ eine Variationskomponente in der Weglaufzeit repräsentiert.

Fig. 7 ist eine schematische Darstellung des grundlegenden Prinzips einer Laufzeittesttechnik. Um einen in Fig. 7a gezeigten im Test befindlichen Halbleiter-IC (DUT) normal zu betreiben, muß ein Signalübergang, der in einem Eingangs-Latch auftritt, einen Weg P in dem im Test befindlichen Halbleiter-IC durchlaufen, um in einer gegebenen Zeitspanne an ein Ausgangs-Latch übertragen zu werden. Somit ist aus der Beziehung zwischen einem Eingangssignal V_IN und einem Ausgangs signal V_OUT und deren Beziehung bezüglich eines in Fig. 7b gezeigten Systemtakts ersichtlich, daß die Weglaufzeit t_pd des Wegs P die folgende Anforderung erfüllen muß:

t_pd + T_SU < T_CLK - T_SKW (18)

wobei T_SU eine Einstellzeit für das Signal repräsentiert, T_CLK die Periode des Systemtakts und T_SKW einen Takt-Zeitversatz des Systemtakts. Der Takt-Zeitversatz T_SKW ist ein Jitter des Systemtakts und repräsentiert ein Maß, um das die Flanke des Systemtakts sich in positiver oder negativer Richtung ändert. Die Gleichung (18) kann wie folgt modifiziert werden:

t_pd < T_CLK - T_SKW - T_SU∼T' (19)

Somit muß die Weglaufzeit t_pd des Wegs P kleiner sein als ein Zeitintervall T', das resultiert, wenn Größen wie beispielsweise die Einstellzeit T_SU und der Takt-Zeitversatz T_SKW von der Taktperiode T_CLK subtrahiert werden. Wenn t_pd größer als T' ist, kann die Signalübertragung auf dem Weg P nicht mit dem Systemtakt Schritt halten, und die Schaltung kann nicht exakt arbeiten. Dieser Zustand ist als Laufzeitfehler definiert. In anderen Worten wird der Weg P als einen Laufzeitfehler aufweisend definiert, wenn t_pd größer ist als ein gegebenes Zeitintervall T'. T' repräsentiert eine obere Grenze einer zulässigen Laufzeit.

Erfassung einer Weglaufzeit (unter Verwendung einer Impulsweite eines Übergangsspeisestroms)

Da die Spitze oder die Abfallflanke der Wellenform des Übergangsstroms des Logikgatters dem Zeitpunkt für den Übergang des Ausgangssignals des Logikgatters entspricht, folgt, daß die letzte Spitze (oder die letzte Abfallflanke) der Wellenform des Übergangsspeisestroms des CMOS-ICs mit dem Zeitpunkt des Übergangs des Ausgangssignals des Logikgatters zusammenfällt, das in dem CMOS-IC als letztes zu schalten ist. Somit kann durch Erfassen der letzten Spitze (oder der letzten Abfallflanke) der Wellenform des Übergangsspeisestroms des CMOS-ICs und durch Vergleichen des Zeitpunkts der Erfassung mit dem Zeitpunkt für den Übergang des Eingangssig nals eine Weglaufzeit für den IC ermittelt werden. Der Zeitpunkt für die letzte Abfallflanke des Übergangsspeisestroms kann beispielsweise als Maximalwert der Zeit ermittelt werden, wenn der Übergangsspeisestrom einen gegebenen Stromwert annimmt, der Zeit für den Übergang des Eingangssignals auf dem Weg des ICs. Dieser Stromwert repräsentiert einen Wert des Speise stroms, wenn die Ausgangsspannung aus dem letzten Logikgatter auf dem im Test befindlichen Weg einen Wert gleich der halben Versorgungsspannung V_DD erreicht und kann durch die Schaltungssimulation für die im Test befindliche Schaltung oder aus statistischen Daten ermittelt werden, die aus einer tatsächlichen Vorrichtung gewonnen werden.

Ein Weglaufzeitfehler auf dem im Test befindlichen Weg kann durch Vergleichen der ermittelten Weglaufzeit mit einer gegebenen Zeit (beispielsweise eine Periode T_CLK eines Systemtakts) erfaßt werden.

Eine Technik zum Erfassen eines Laufzeitfehlers unter Verwendung der oben erwähnten Puls weite eines Übergangsspeisestroms wird nun beschrieben. Bei dieser Technik wird die Impuls weite der Wellenform des Speisestroms einer im Test befindlichen Schaltung gemessen und mit einem gegebenen Zeitintervall verglichen. Das Grundprinzip der Technik ist in Fig. 8 dargestellt.

Es sei angenommen, daß bei einer CMOS-Logikschaltung eine Vielzahl von Wegen P₁, P₂, . . ., P_n unter Verwendung der zwei Testmuster v₁, v₂ enthaltenden Testmusterfolge T = <v₁, v₂< aktiviert wird. Wenn der Zeitpunkt, zu dem ein j-tes Logikgatter, gezählt vom Eingang eines Wegs P_i, geschaltet wird, durch τ_ij bezeichnet wird, ist ersichtlich, daß die Anzahl an Logikgattern von den einzelnen Wegen P₁, P₂, . . ., P_n abhängt, und der Zeitpunkt τ_max für den Übergang des Ausgangssignals eines Logikgatters G_final, das unter den Wegen P₁, P₂, . . ., P_n als letztes zu schalten ist, durch die folgende Gleichung gegeben:

Somit wird ein Maximalwert der Weglaufzeit t_pd,max unter den Wegen P₁, P₂, . . ., P_n als Zeitintervall zwischen τ_max und dem Zeitpunkt τ₀ für den Übergang des Eingangssignals ermittelt, wie nachstehend angegeben:

t_pd,max = τ_max - τ₀ (21)

Andererseits ist die Pulsweite t_PW der Wellenform des Übergangsspeisestroms der CMOS- Logikschaltung als Zeitintervall zwischen dem Zeitpunkt τ₀ für den Signalübergang des Schal tungseingangssignals und dem τ_IDD der letzten Spitze (Abfallflanke) der Wellenform des Über gangsspeisestroms definiert. Somit gilt

t_PW ∼ τ_IDD - τ₀ (22)

Wie zuvor ausgeführt, fällt der Zeitpunkt τ_IDD für die letzte Spitze der Wellenform des Übergangs speisestroms entweder mit dem Zeitpunkt τ_max für den Übergang des Ausgangssignals des Logikgatters G_final, das als letztes zu schalten ist, zusammen oder eilt τ_max voraus. Somit ent spricht die Pulsweite t_PW der Wellenform des Übergangsspeisestroms der Verzögerungszeit t_pd,max des Wegs P, der durch ein Testmuster T aktiviert wird.

t_PW = τ_IDD - τ₀ ≦ τ_max - τ₀ = t_pd,max (23)

Wenn t_PW größer als die obere Grenze T' der zulässigen Laufzeit ist, folgt, daß gilt

T' < t_PW ≦ t_pd,max (24)

Somit kann die Signalübertragung auf dem Weg mit der größten Laufzeit t_pd,max nicht mit dem Systemtakt Schritt halten. Daher besteht ein Laufzeitfehler in der Schaltung. Auf diese Weise gibt ein t_PW, das größer als T' ist, das Vorhandensein eines Laufzeitfehlers auf irgendeinem der aktivierten Wege an, während ein t_PW, das kleiner als T' ist, die Abwesenheit eines Laufzeitfehlers auf irgendeinem aktivierten Weg angibt.

t_PW ≦ T' kein Laufzeitfehler
t_PW < T' Laufzeitfehler vorhanden (25)

Auf diese Weise kann ein Laufzeitfehler in der Schaltung durch Vergleichen der Impulsweite t_PW der Wellenform des Übergangsspeisestroms mit einer gegebenen Zeit T' getestet werden.

Laufzeitfehlererfassungstechnik (unter Verwendung des Momentanwerts des Übergangsspeise stroms)

Da der Übergangsspeisestrom eines Logikgatters nach seiner Spitze monoton abnimmt, wie in Fig. 1b gezeigt, ist ersichtlich, daß der in Fig. 3c gezeigte Speisestrom des CMOS-ICs nach dem Zeitpunkt für den Übergang des Ausgangssignals eines Logikgatters, das in dem IC als letztes zu schalten ist, monoton abnimmt. In anderen Worten kann bei einem fehlerfreien CMOS-IC, wenn der Zeitpunkt für den Übergang des Ausgangssignals des als letztes zu schaltenden Logikgatters durch τ_max und der Momentanwert des Übergangsspeisestroms zum Zeitpunkt τ_max durch I' bezeichnet wird, der Übergangsspeisestrom des CMOS-ICs nach τ_max nicht größer als I' werden.

Unter Verwendung dieses Prinzips kann ein Weglaufzeitfehler in einer im Test befindlichen Schaltung durch Messen des Momentanwerts eines Übergangsspeisestroms eines CMOS-ICs zu einem gegebenen Zeitpunkt erfaßt werden. Der Stromwert I', der als Kriterium für die Beurteilung einer Fehlerermittlung verwendet wird, ist ein Wert des Speisestroms zu dem Zeitpunkt, zu dem ein Ausgangssignal aus dem letzen Logikgatter auf einem im Test befindlichen Weg den Wert der halben Versorgungsspannung annimmt, und kann durch eine Schaltungssimulation der im Test befindlichen Schaltung oder aus statistischen Daten unter Verwendung einer tatsächlichen Vorrichtung ermittelt werden.

Eine Technik zum Erfassen eines Laufzeitfehlers unter Verwendung des Momentanwerts des Übergangsspeisestroms wird beschrieben. Bei dieser Technik wird der Momentanwert des Übergangsspeisestroms der im Test befindlichen Schaltung zu einem gegebenen Zeitpunkt gemessen und mit dem Wert des Übergangsspeisestroms einer goldenen Schaltung verglichen, die frei von einem Laufzeitfehler ist. Das Grundprinzip der Technik ist in Fig. 9 dargestellt.

Es sei angenommen, daß in einer CMOS-Logikschaltung eine Mehrzahl von Wegen P₁, P₂, . . ., P_n durch eine Testmusterfolge T = <v₁, v₂< aktiviert wird. Wenn der Zeitpunkt, zu dem ein j-tes Logikgatter, gezählt vom Eingang eines Wegs P_i, geschaltet wird, durch τ_j bezeichnet wird, ist der Zeitpunkt τ_max für den Übergang des Ausgangssignals eines Logikgatters G_final, das als letztes unter den Wegen P₁, P₂, . . ., P_n zu schalten ist, durch die folgende Gleichung gegeben:

Somit kann ein Maximalwert t_pd,max der Weglaufzeit unter den Wegen P₁, P₂, . . ., P_n als Zeitinter vall zwischen τ_max und einem Zeitpunkt τ₀ für den Übergang des Eingangssignals ermittelt werden, wie nachstehend angegeben.

t_pd,max = τ_max - τ₀ (27)

Wie zuvor ausgeführt, folgt, da der Zeitpunkt für den Übergang des Ausgangssignals eines Logikgatters mit dem Zeitpunkt für die Spitze oder die Abfallflanke des Übergangsspeisestroms des Logikgatters zusammenfällt, daß τ_max einem Zeitpunkt τ_IDD für die letzte Spitze oder die Abfallflanke der Wellenform des Übergangsspeisestroms I_DDT der Schaltung entspricht. Der Speisestrom I_G des Logikgatters kann durch eine Dreieckswelle approximiert werden, und G_final repräsentiert das letzte zu schaltende Gatter, und somit ist keine Logikschaltung vorhanden, die eine Spitze des Speisestroms nach τ_max aufweist. Somit ist eine Funktion I_DDT(t) der Wellenform des Speisestroms zu einer Zeit t, für die t ≧ τ_max gilt, eine monoton fallende Funktion. Somit ist unter Bezeichnung der Zeitfunktion für die Wellenform des Speisestroms mit I_DDT(t) und des Momentanwerts des Speisestroms zu einer Zeit τ_max mit I' letzterer wie folgt gegeben:

I'∼i_DDT(τ_max) (28)

Es folgt, daß zu einer Zeit t, für die t ≧ τ_max gilt,

i_DDT(t) i_DDT(τ_max) = I', t τ_max (29)

Damit die Schaltung richtig arbeitet, muß t_pd,max kleiner als die obere Grenze T' der Laufzeit (die gleich T_CLK - T_SKEW - T_SU ist, wie in Gleichung (19) angegeben) sein. Somit gilt

t_pd,max = τ_max - τ₀ < T' (30)

Demzufolge folgt in Abwesenheit eines Fehlers in der Schaltung aus der Gleichung (29), daß zu einer Zeit t, für die t = T' + τ₀ < τ_max gilt,

i_DDT(T' + τ₀) ≦ I' (31)

Wenn der Momentanwert von I_DDT bei T' + τ₀ größer als I' ist oder

i_DDT(T' + τ₀) < I' = i_DDT(τ_max) (32)

folgt aus der Gleichung (29), daß, weil T' + τ₀ nicht größer sein kann als τ_max,

τ_max < T' + τ₀ (33)

t_pd,max = τ_max - τ₀ < T' (34)

Dies bedeutet, daß auf einem Weg mit der größten Laufzeit t_pd,max die Signalübertragung nicht mit dem Systemtakt Schritt halten kann. Daher wird das Vorhandensein eines Laufzeitfehlers in der Schaltung angezeigt. Auf diese Weise gibt die Tatsache, daß ein Wert des Übergangsspeise stroms I_DDT(T' + τ₀) zur Zeit T' + τ₀ größer als I' ist, das Vorhandensein eines Laufzeitfehlers in einem der aktivierten Wege an. Im Gegensatz dazu gibt die Tatsache, daß I_DDT(T + τ₀) kleiner als I' ist, die Abwesenheit eines Laufzeitfehlers auf irgendeinem aktivierten Weg an.

i_DDT(T' + τ₀) ≦ I' kein Laufzeitfehler
i_DDT(T' + τ₀) < I' Laufzeitfehler vorhanden (35)

Wie oben diskutiert, kann ein Laufzeitfehler in der Schaltung durch Vergleichen des Momentan werts von I_DDT zu einer gegebenen Zeit mit dem I_DDT-Pegel einer fehlerfreien Schaltung erfaßt werden.

Erfassung eines Weglaufzeitfehlers (unter Verwendung eines Zeitintegrals des Übergangsspeise stroms)

Des weiteren kann durch Verwendung des integrierten Werts Q_DDT des Übergangsspeisestroms I_DDT ein von einem Offen-Fehler verursachter Weglaufzeitfehler erfaßt werden. Eine Technik zum Erfassen eines Weglaufzeitfehlers durch Verwendung eines integrierten Werts des Übergangs speisestroms wird nun beschrieben. Gemäß dieser Technik wird ein integrierter Wert eines Übergangsspeisestroms durch eine im Test befindliche Schaltung gemessen und mit einem gegebenen Wert verglichen, um einen Weglaufzeitfehler zu evaluieren.

Der integrierte Wert Q_DDT des Übergangsspeisestroms I_DDT ist als Summe integrierter Werte Q_Gn (1 ≦ n ≦ N) von einzelne Logikgatter durchlaufenden Strömen repräsentiert.

Da das Integral Q_Gn (1 ≦ n ≦ N) des ein Logikgatter durchlaufenden Stroms proportional zur Zeit t_Tn (1 ≦ n ≦ N) für den Übergang des Eingangssignals der einzelnen Logikgatter ist, wie durch die Gleichung (10) oder (11) angegeben, ist Q_DDT durch ein lineares Polynom von t_Tn (1 ≦ n ≦ N) gegeben. Bei dem in Fig. 3a gezeigten Beispiel ist Q_DDT durch ein nachstehend angegebenes lineares Polynom (36) der Zeiten (t_T1, t_T2, t_T3, t_T4) für die Übergänge der Eingangssignale der jeweiligen Inverter (G₁, G₂, G₃, G₄) gegeben.

In der Gleichung (36) repräsentiert a_n einen Proportionalitätsfaktor zwischen dem Integral Q_Sn des Kurzschlußstroms durch das Logikgatter G_n und der Zeit t_Tn für den Übergang des Eingangssig nals des Logikgatters G_n, und b einen konstanten Term, der durch eine Summe aus Ladeströmen Q_Cn repräsentiert ist, die in die jeweiligen Logikgatter fließen.

Ein Offen-Fehler kann durch einen großen Widerstand R_open modelliert werden, da ein sehr schwacher Strom durch den Fehler fließt. Fig. 10a zeigt ein Beispiel eines CMOS-Inverters mit einem Offen-Fehler an seinem Eingang. Wenn ein in Fig. 10b gezeigter Signalübergang auf einer Eingangssignalleitung A auftritt, wird ein Signalübergang, der auf einer Signalleitung A' auftritt, die sich hinter der Stelle des Fehlers befindet, aufgrund des Offen-Fehlers verzögert, wie in Fig. 10c angegeben. Damit ist, wenn der Widerstand des Offen-Fehlers durch R_open bezeichnet und die parasitäre Kapazität am Eingang des Inverters durch C_in bezeichnet wird, das Zeitintervall t_T für den Signalübergang auf der Signalleitung A' wie nachstehend ausgeführt gegeben:

t_T ≈ t_T,typ + 2,2 R_openC_in (37)

wobei T_T,typ einen typischen Wert der Übergangszeit für das eingegebene Signal repräsentiert, wenn kein Fehler vorhanden ist. Die Übergangszeit t_T ist hier als Zeitintervall für den Anstieg der Spannung von 0,1 V_DD auf 0,9 V_DD (oder einen Abfall von 0,9 V_DD auf 0,1 V_DD) bestimmt. 2,2 R_openC_in repräsentiert ein Zeitintervall, in dem eine Spannung an C_in von 0,1 V_DD auf 0,9 V_DD ansteigt und ist bestimmt durch log_e (0,9 V_DD/0,1 V_DD) × R_openC_in. Somit ist ein Inkrement bei der Übergangszeit für das Eingangssignal des Inverters proportional zum Widerstand R_open des Offen-Fehlers. Somit ist, wenn ein Offen-Fehler auf dem Eingang eines k-ten Inverters auf dem im Test befindlichen Weg vorhanden ist, das Integral Q_DDT des Speisestroms des CMOS-ICs durch die Gleichung (36) und (37) bestimmt, wie durch Gleichung (38) angegeben. Somit ändert sich Q_DDT linear mit dem Widerstand R_open des Offen-Fehlers, und das Inkrement ist proportional zum Widerstand R_open des Offen-Fehlers,

wobei Q_DDT,typ einen typischen Wert des Integrals des Speisestroms repräsentiert, wenn kein Fehler vorhanden ist. 2,2 a_k C_in R_open, das als zweiter Term auf der rechten Seite der Gleichung (38) erscheint, ist ein Zusatz, der auf dem Eingangs-Offen-Fehler des k-ten Inverters basiert. Die Gleichung (38) zeigt eine Koinzidenz mit einem in Fig. 11 gezeigten Ergebnis einer Simulation der Änderung bei Q_DDT bezüglich R_open. Fig. 11 ist eine Darstellung einer Änderung von Q_DDT bezüglich des Widerstands R_open des Offen-Fehlers, wenn ein Offen-Fehler in der Eingangssignalleitung IN2 des Inverters G₂ bei der in Fig. 3 gezeigten Schaltung vorhanden ist.

Eine Gatterlaufzeit t_gd eines Logikgatters ist proportional zur Zeit t_T für den Übergang eines eingegebenen Signals, wie durch Gleichung (39) nachstehend angegeben. (Vgl. Gleichungen 4.52 und 4.53 "Principles of CMOS VLSI Design-A Systems Perspective", Second Edition, Addison-Weely Publishing Company, herausgegeben 1999, Seiten 216-217):

wobei t_gd,step eine Laufzeit eines fehlerfreien Inverters bezüglich eines Stufeneingangssignals bei der Übergangszeit 0 repräsentiert und V_TH eine Schwellenspannung für PMOS oder NMOS, wobei klar ist, daß gilt V_TH = V_THN für einen Anstiegsübergang eines Eingangssignals und V_TH = V_THP für einen Abfallsübergang eines Eingangssignals. Somit kann, da eine Gatterlaufzeit t_gd eines Logikgatters mit einem Offen-Fehler, der durch einen Widerstand R_open modelliert werden kann, auf einer Eingangssignalleitung durch die Gleichung (37) gegeben ist, diese durch Einsetzen der Gleichung (37) in die Gleichung (39) ermittelt werden, wie unten angegeben:

wobei t_gd,typ ein typischer Wert der Gatterlaufzeit eines fehlerfreien Logikgatters ist. Genauer gesagt variiert die Gatterlaufzeit t_gd eines Logikgatters mit einem Offen-Fehler abhängig von dem Widerstand R_open des Fehlers, und das Inkrement Δ der Gatterlaufzeit ist proportional zum Widerstand R_open des Fehlers. Demzufolge ist, wenn ein Bruchfehler am Eingang irgendeines Logikgatters auf dem im Test befindlichen Weg vorhanden ist, die Weglaufzeit t_pd des im Test befindlichen Wegs ebenfalls proportional zu R_open. Dies wird durch die unten angegebene Gleichung (41) angegeben, die durch Einsetzen der Gleichung (40) in Gleichung (17) gewonnen wird.

Dies stimmt mit dem Ergebnis der bei einer Änderung von t_pd bezüglich R_open ausgeführten Simulation überein, wie in Fig. 12 angegeben, die eine Darstellung der Änderung von t_pd mit dem Widerstand R_open eines Offen-Fehlers ist, wenn ein Offen-Fehler in der Eingangssignalleitung IN2 eines Inverters G₂ in der in Fig. 3a gezeigten Schaltung vorhanden ist.

Wenn ein Offen-Fehler am Eingang eines Logikgatters G_k auf dem Weg P existiert, wird das Integral Q_Sk des Kurzschlußstroms des Gatters G_k durch die Gleichungen (8) und (37) bestimmt, wie nachstehend angegeben.

Somit ist das Integral Q_DDT des Übergangsspeisestroms des ICs gemäß Gleichung (36) wie nachstehend angegeben bestimmt.

Somit ist das Integral Q_DDT des Übergangsspeisestroms des ICs ebenfalls proportional zum Widerstand R_open des Offen-Fehlers.

Somit ist aus den Gleichungen (41) und (42) ersichtlich, daß die Laufzeit t_pd des Wegs P mit einem Offen-Fehler sich linear mit dem Integral Q_DDT des Übergangsspeisestroms des CMOS-ICs ändert, und dies stimmt mit dem Ergebnis einer bei der Änderung von t_pd mit Q_DDT ausgeführten Simulation überein, wie in Fig. 13 angegeben, die eine Darstellung der Änderung t_pd mit dem Integral Q_DDT des Übergangsspeisestroms ist, wenn ein Offen-Fehler auf der Eingangssignalleitung IN2 eines Inverters G₂ in der in Fig. 3a gezeigten Schaltung vorhanden ist.

Das Einsetzen von R_open, das durch Gleichung (42) bestimmt ist, in die Gleichung (41) führt zu Gleichung (43).

Wenn das Integral des Übergangsspeisestroms, falls die Weglaufzeit t_pd gleich der oberen Grenze T' der zulässigen Laufzeit ist, mit Q_max bezeichnet wird, wird die nachstehend angegebene Gleichung (44) durch Lösen der Gleichung (43) durch Setzen von t_pd = T' und Q_DDT = Q_max gewonnen.

Das Q_max repräsentiert die obere Grenze des Integrals Q_DDT des Übergangsspeisestroms des CMOS-ICs, das frei von einem Laufzeitfehler ist. Somit kann ermittelt werden, daß kein Weglauf zeitfehler im CMOS-IC vorhanden ist, wenn Q_DDT kleiner als Q_max ist, während ein Weglaufzeit fehler aufgrund eines Bruchfehlers im CMOS-IC vorhanden ist, wenn Q_DDT größer als Q_max ist.

Q_DDT ≦ Q_max kein Laufzeitfehler
Q_DDT < Q_max Laufzeitfehler vorhanden (45)

Wie oben diskutiert, kann durch Vergleichen des Integrals Q_DDT des Übergangsspeisestroms mit dem gegebenen Wert Q_max ein Laufzeitfehler in der Schaltung getestet werden. Der gegebene Wert Q_max kann durch eine Schaltungssimulation oder aus der Gleichung (45) unter Verwendung statistischer Daten ermittelt werden.

Merkmale eines Laufzeitfehlertests mittels des Übergangsspeisestroms

Der Übergangsspeisestrom ist ein Übergangsstrom, der durch einen Stromversorgungs-Pin eines ICs fließt, und für diesen Übergangsstrom ist eine bessere Beobachtbarkeit sichergestellt als für ein Spannungssignal. Somit kann ein Laufzeitfehlertestverfahren, welches den Übergangsspeise strom verwendet, eine bessere Beobachtbarkeit eines Laufzeitfehlers sicherstellen als eine Laufzeitfehlertesttechnik, die ein Spannungssignal verwendet. Beispielsweise kann eine Laufzeit fehlertesttechnik, die ein Spannungssignal verwendet, einen Laufzeitfehler nur erfassen, wenn das Spannungssignal an eine Ausgangssignalleitung eines ICs übertragen wird. Im Gegensatz dazu ist bei einer Laufzeitfehlertesttechnik, die ein Übergangsspeisestromsignal verwendet, ein Übergangsspeisestromsignal mit einer Pulsweite, die einer Laufzeit auf einem Weg entspricht, auf dem das Spannungssignal übertragen wird, beobachtbar, wenn das Spannungssignal nicht an eine Ausgangssignalleitung des ICs übertragen wird, und kann daher einen Laufzeitfehler erfassen. Gleichzeitig besteht bei der Laufzeitfehlertechnik, die das Übergangsspeisestromsignal verwendet, kein Erfordernis, ein Spannungssignal an eine Ausgangssignalleitung eines ICs zu übertragen, weshalb bei dieser Technik beim Erzeugen von Testmustern bestehende Beschrän kungen im Vergleich zur Erzeugung von Testmustern für eine herkömmliche Laufzeitfehlertest technik, die ein Spannungssignal verwendet, wo es erforderlich ist, das Spannungssignal an die Ausgangssignalleitung des ICs zu übertragen, reduziert werden. Dies ermöglicht es, daß die Erzeugung von Testmustern erleichtert wird. Wenn in extremen Fällen Testmusterfolgen zufällig ausgewählt werden, kann die Laufzeitfehlertesttechnik, die das Übergangsspeisestromsignal einsetzt, einen Laufzeitfehler auf einem Weg erfassen, der durch die ausgewählte Testmuster folge aktiviert wird.

Fehlersimulationsverfahren (für Gatterlaufzeitfehler)

Das Fehlersimulationsverfahren gemäß der vorliegenden Erfindung, das eine Fehlerliste in Einheiten eines Gatterlaufzeitfehlers anfertigt, wird nun beschrieben. Fig. 14 zeigt ein Beispiel eines im Test befindlichen MOS-ICs. Der im Test befindliche IC umfaßt vier Eingangsanschlüsse x₁, x₂, x₃, x₄, zwei Ausgangsanschlüsse z₁, z₂, fünf interne Signalknoten n₁, n₂, n₃, n₄, n₅, fünf Logikgatter G₁, G₂, G₃, G₄, G₅ und Ausgabepuffer G₆, G₇. Die Eingangsanschlüsse x₁ und x₂ sind mit den zwei Eingängen des NAND-Gatters G₁ verbunden, dessen Ausgang über den Signalkno ten n₁ mit dem Eingang des Invertergatters G₂ und einem Eingang des ODER-Gatters G₃ verbun den ist. Der Ausgang des Invertergatters G₂ ist über den Knoten n₂ mit einem Eingang des UND-Gatters G₄ verbunden, und der Ausgang des Gatters G₃ ist über den Knoten n₃ mit dem anderen Eingang des UND-Gatters G₄ und einem Eingang des UND-Gatters G₅ verbunden. Der Eingangs anschluß x₃ ist mit dem anderen Eingang des ODER-Gatters G₃ verbunden, und der Eingangsan schluß x₄ ist mit dem anderen Eingang des UND-Gatters G₅ verbunden. Die Ausgänge der UND-Gatter G₄ und G₅ sind über die Knoten n₄ bzw. n₅ und die Ausgabepuffer G₆ bzw. G₇ an die Ausgangsanschlüsse z₁ bzw. z₂ angeschlossen. Die Stromversorgungsanschlüsse der Gatter G₁ bis G₇ sind an eine gemeinsame Stromversorgung angeschlossen, wobei dies nicht gezeigt ist.

Hier wird angenommen, daß die Gatter G₁, G₂, G₃, G₄, G₅, G₆ und G₇ Gatterlaufzeiten (Fortpflan zungslaufzeiten) aufweisen, die gleich 1, 1, 3, 2, 1, 1 bzw. 1 sind. Ein Beispiel von Ergebnissen einer Fehlersimulation, die bei dem im Test befindlichen MOS-IC ausgeführt wurde, ist in Fig. 14 dargestellt. In Fig. 14 stellt die erste Spalte, von links gezählt, eine Kennung einer Testmuster folge dar; die zweite Spalte zeigt an die Eingangsanschlüsse x₁, x₂, x₃, x₄ des im Test befindli chen CMOS-ICs angelegte Eingangssignale; die dritte Spalte zeigt eine Folge von Übergangssig nalwerten, die an den internen Signalknoten n₁, n₂, n₃, n₄, n₅ des im Test befindlichen CMOS-ICs auftreten, wenn die einzelnen Testmusterfolgen an die Eingangsanschlüsse x₁, x₂, x₃, x₄ angelegt werden; und die vierte Spalte zeigt eine Folge von Übergangssignalwerten, die an den Ausgangs anschlüssen z₁, z₂ des im Test befindlichen CMOS-ICs auftreten und die aus den Übergangssig nalwerten auf diesen Knoten resultieren. Die in der zweiten, der dritten und der vierten Spalte in Fig. 15 eingetragenen Signale "L", "H", "R" und "F" repräsentieren ein normalerweise niederpe geliges Signal <"0", "0"< (wobei festzuhalten ist, daß das erste Element innerhalb von < < einen Anfangssignalwert repräsentiert und das zweite Element einen Endsignalwert repräsentiert), ein normalerweise hochpegeliges Signal <"1", "1"<, ein Signal <"0", "1"<, das von einem niedrigen Pegel auf einen hohen Pegel ansteigt bzw. ein Signal <"1", "0"<, das von einem hohen Pegel auf einen niedrigen Pegel abfällt.

Somit umfaßt jede Testmusterfolge zwei Testmuster. Beispielsweise bedeutet eine Testmuster folge T1 = "LLR", daß x₁, x₂, x₃ = <"000", "001"<. In Klammern unterhalb entsprechenden Signalwerten angegebene Zahlen repräsentieren einen Übergangszeitpunkt der einzelnen Signale in Bezug auf den Übergangszeitpunkt des Signals am Eingangsanschluß, der als Null gewählt wird. Beispielsweise bedeutet R(3) das Auftreten eines Anstiegsübergangssignals ("R") zum Zeitpunkt 3.

Die fünfte Spalte in Fig. 15 zeigt einen Satz von Laufzeitfehlern, die während des Übergangsspei sestromtestens erfaßt werden können, oder eine Fehlerliste, wenn jede Testmusterfolge an den im Test befindlichen IC angelegt wird. Wenn ein Logikgatter einen Gatterlaufzeitfehler aufweist, wird der Übergangszeitpunkt des Ausgangssignals des Logikgatters verzögert. Gleichzeitig ist die Zeitlage der Spitze des Übergangsstroms eines Logikgatters, dessen Eingang mit dem Ausgang dieses fehlerhaften Logikgatters verbunden ist, verzögert, wodurch der Übergangsspeisestrom des im Test befindlichen ICs eine Abnormalität aufweist. Auf diese Weise ist es aus einer Beobachtung, um zu sehen, ob eine Abnormalität in dem Übergangsspeisestrom auftritt oder nicht, wenn eine Testmusterfolge angelegt wird, möglich zu ermitteln, ob ein Logikgatter, das einem Schaltvorgang (entweder einem Anstiegs- oder Abfallsübergang) in Antwort auf die eingegebene Testmusterfolge unterworfen ist, fehlerhaft ist oder nicht, wenn ein mit seinem Eingang an die Ausgangssignalleitung aus dem erstgenannten Logikgatter einem Schaltvorgang unterworfen ist.

Wenn beispielsweise eine in Fig. 15 gezeigte Testmusterfolge T2 an den in Fig. 14 gezeigten, im Test befindlichen CMOS-IC angelegt wird, tritt ein Übergangssignal F(1) an einem Ausgangskno ten n₁ eines Logikgatters G₁ in dem im Test befindlichen CMOS-IC auf, wie in Fig. 16 gezeigt. In ähnlicher Weise treten Übergangssignale R(2) und F(4) an den Ausgangsknoten n₂ bzw. n₃ der Logikgatter G₂ bzw. G₃ auf. Als Ergebnis des am Knoten n₂ auftretenden Übergangssignals R(2) und des am Knoten n₃ auftretenden Übergangssignals F(4) treten am Ausgangsknoten n₄ des Logikgatters G₄ ein Anstiegsübergang R zum Zeitpunkt 4 und ein Abfallsübergang F zum Zeitpunkt 6 auf. Somit treten die Übergangssignale R(4)-F(6) am Knoten n₄ auf. In ähnlicher Weise treten die Übergangssignale R(5)-F(7) am Ausgangsanschluß z₁ des Ausgabepuffers G₆ auf. Dementsprechend wird, wenn ein Langsam-Abfall-Fehler in einem der Logikgatter G₁, G₃ oder G₄ existiert oder wenn ein Langsam-Anstieg-Fehler im Logikgatter G₂ oder G₄ vorhanden ist, eine Abnormalität im Übergangsspeisestrom während des Übergangsspeisestromtestens beobachtet, das die Testmusterfolge T2 verwendet. In anderen Worten ermöglicht es das Übergangsspeisestromtesten, das die Testmusterfolge T2 verwendet, daß ein Langsam-Abfall- Fehler in einem der Logikgatter G₁, G₃ und G₄ und ein Langsam-Anstieg-Fehler entweder im Logikgatter G₂ oder G₄ erfaßt werden kann. Somit kann aus der beschriebenen I_DDT-Fehlersimula tion eine Fehlerliste, die durch die Testmusterfolge T2 ermittelt wird, zu {G₁F, G₃F, G₄F, G₂R, G₄R} ermittelt werden, wie in der Zeile der Testmusterfolge T2 in Fig. 15 angegeben. Es ist ersichtlich, daß "F" und "R" in der Fehlerliste einen Langsam-Abfall-Fehler bzw. einen Langsam-Anstieg-Fehler repräsentieren.

Aus dem Vorstehenden ist ersichtlich, daß eine Fehlerliste in Einheiten von Gatterlaufzeitfehlern, die mit einer Testmusterfolge erfaßbar sind, angefertigt werden kann.

I_DDT-Fehlersimulationsverfahren (für Offen-Fehler)

Nun wird ein I_DDT-Fehlersimulationsverfahren beschrieben, das eine Fehlerliste in Einheiten eines Offen-Fehlers anfertigt. Fig. 17 zeigt einen im Test befindlichen CMOS-IC. Dieser IC ist gleich wie der in Fig. 14 gezeigte, aber die Signalleitungen, die die Verbindung zwischen den Eingangsan schlüssen x₁, x₂, x₃, x₄ und den Logikgattern herstellen, sowie die Signalleitungen, die die Verbindungen zwischen den Logikgattern herstellen, sind als Signalleitungen m₁, m₂, . . ., m₁₃ bezeichnet. Es ist ersichtlich, daß die Signalleitungen sowohl Eingangs- als auch Ausgangsleitun gen umfassen, und eine Verzweigungssignalleitung wird als eigene Signalleitung behandelt. Die Ausgangssignalleitungen m₁₂ und m₁₃ sind mit Ausgabepuffern G₆ bzw. G₇ verbunden.

Ein Beispiel der Ergebnisse einer I_DDT-Fehlersimulation, die bei dem im Test befindlichen CMOS-IC ausgeführt wird, ist in Fig. 18 dargestellt. In Fig. 18 repräsentiert die erste Spalte, von links gezählt, eine Kennung für eine Testmusterfolge; die zweite Spalte zeigt an die Eingangsan schlüsse x₁, x₂, x₃, x₄ des im Test befindlichen CMOS-ICs angelegte Eingangssignale, die dritte Spalte zeigt auf den Signalleitungen m₁, m₂, . . ., m₁₃ des im Test befindlichen CMOS-ICs auftre tende Signale, wenn die einzelnen Testmusterfolgen an ihn angelegt werden; und die vierte Spalte zeigt Signale, die an den Ausgangsanschlüssen z₁, z₂ des im Test befindlichen CMOS-ICs auftreten, wenn die einzelnen Testmusterfolgen an ihn angelegt werden. Die Signale "L", "H", "R" und "F" bleiben die gleichen wie die oben in Verbindung mit Fig. 15 beschriebenen. Bei spielsweise bedeutet eine Testmusterfolge T = "RLLL", daß x₁, x₂, x₃, x₄ = <"0000", "1000"<. Die fünfte Spalte in Fig. 18 zeigt einen Satz von Signalleitungen mit Offen-Fehlern, die durch das Übergangsspeisestromtesten erfaßbar sind, wenn die einzelnen Testmusterfolgen an den im Test befindlichen CMOS-IC angelegt werden, oder eine Fehlerliste. Wenn eine Signallei tung in dem IC einen Offen-Fehler aufweist, wird der Schaltvorgang eines Logikgatters, dessen Eingang an die fehlerhafte Signalleitung angeschlossen ist, verzögert, womit eine Änderung der Wellenform des Übergangsspeisestroms der Logikschaltung einhergeht und somit eine Abnormali tät im Übergangsspeisestrom des im Test befindlichen ICs angezeigt wird. Somit ist es aus einer Beobachtung, um zu sehen, ob eine Abnormalität im Übergangsspeisestrom auftritt, wenn eine Testmusterfolge angelegt wird, möglich zu ermitteln, ob eine Signalleitung, die einem Schaltvor gang in Antwort auf die eingegebene Testmusterfolge unterworfen ist, fehlerhaft ist oder nicht, wenn ein Logikgatter, dessen Eingang an die fehlerhafte Signalleitung angeschlossen ist, einem Schaltvorgang unterworfen ist.

Wenn beispielsweise eine in Fig. 18 gezeigte Testmusterfolge T2 an den in Fig. 17 gezeigten im Test befindlichen CMOS-IC angelegt wird, tritt ein Übergangssignal F(0) auf einer Signalleitung ml in dem im Test befindlichen CMOS-IC auf, und Übergangssignale F(1), F(1) und F(1) treten auf den Signalleitungen m₅, m₆ bzw. m₇ auf, wie in Fig. 19 gezeigt. In ähnlicher Weise treten Übergangssignale R(2), F(4), F(4), F(4) und R(4)-F(6) auf den Signalleitungen m₈, m₉, m₁₀, m₁₁ bzw. m₁₂ auf, und Übergangssignale R(5)-F(7) treten am Ausgangsanschluß z₁ auf. Ein Über gangssignal F(4) tritt auf der Signalleitung m₁₁ auf, aber es tritt kein Übergang im Ausgangssignal des Logikgatters G₅ auf, das an seinem Eingang an die Signalleitung m₁₁ angeschlossen ist. Daher tritt, sobald ein Offen-Fehler in einer der Signalleitungen m₁, m₅, m₆, m₇, m₈, m₉, m₁₀ und m₁₂ vorhanden ist, ein Übergang im Ausgangssignal eines Logikgatters auf, das an seinem Eingang an eine dieser Signalleitungen angeschlossen ist. Dementsprechend wird eine Abnormalität im Übergangsspeisestrom während des Übergangsspeisestromtestens beobachtet, daß die Testmus terfolge T2 verwendet, wenn ein Offen-Fehler auf einer dieser Signalleitungen existiert. In anderen Worten ermöglicht es das Übergangsspeisestromtesten, daß die Testmusterfolge T2 verwendet, daß das Vorhandensein eines Offen-Fehlers auf den Signalleitungen m₁, m₅, m₆, m₇, m₈, m₉, m₁₀ und m₁₂ erfaßt werden kann. Somit wird eine Fehlerliste, die mit der Testmusterfolge T2 gewonnen wird, durch die beschriebene I_DDT-Fehlersimulation zu {m₁, m₅, m₆, m₇, m₈, m₉, m₁₀, m₁₂} ermittelt, wie in der Zeile der Testmusterfolge T2 in Fig. 18 angegeben. Die Liste von Offen-Fehlern ist in Form von Signalleitungen angegeben, auf denen es wahrscheinlich ist, daß ein Offen-Fehler auftritt.

Aus dem Vorstehenden ist ersichtlich, daß eine Liste von Fehlern, in Einheiten eines Offen-Fehlers, die mit der Testmusterfolge erfaßbar sind, angefertigt werden kann. Das vorgenannte I_DDT-Fehlersimulationsverfahren ist nicht auf die Erfassung von Offen-Fehlern auf Signalleitungen beschränkt, die eine Verbindung zwischen Logikgattern herstellen, sondern es ist auch gleichfalls bei Offen-Fehlern auf Signalleitungen anwendbar, die sich innerhalb von Logikgattern befinden, indem das Vorhandensein eines Fehlers auf einer Signalleitung innerhalb eines Logikgatters angenommen wird.

I_DDT-Fehlersimulationsverfahren (für Weglaufzeitfehler)

Das Fehlersimulationsverfahren gemäß der vorliegenden Erfindung, das eine Fehlerliste in Einheiten eines Weglaufzeitfehlers anfertigt, wird nun beschrieben. Ein Beispiel von Ergebnissen einer Fehlersimulation, die bei dem in Fig. 14 gezeigten im Test befindlichen CMOS-IC ausgeführt wird, ist in Fig. 20 dargestellt. In Fig. 20 besitzen die erste, die zweite, die dritte und die vierte Spalte die gleiche Bedeutung wie in Fig. 15. Die fünfte Spalte zeigt einen Satz von Weglaufzeit fehlern (eine Liste von Fehlern), die durch das Übergangsspeisestromtesten erfaßbar sind, wenn die einzelnen Testmusterfolgen an den im Test befindlichen CMOS-IC angelegt werden. Wenn der im Test befindliche IC einen Weglaufzeitfehler aufweist, wird der Übergangszeitpunkt eines Ausgangssignals aus dem fehlerhaften Weg verzögert. Gleichzeitig bewirkt eine Änderung des Übergangszeitpunkts des Ausgangssignals jedes oder irgendeines der sich auf dem fehlerhaften Weg befindlichen Logikgatter, daß die Zeitlage einer Spitze des Übergangsstroms eines Logikgat ters der nächsten Stufe, dass das Ausgangssignal aus einem derartigen Logikgatter als sein Eingangssignal empfängt, verzögert wird, wodurch der Übergangsspeisestrom des im Test befindlichen ICs eine Abnormalität zeigt. Demzufolge ist es durch Anlegen einer Testmusterfolge an den im Test befindlichen IC und Beobachten, ob eine Abnormalität im Übergangsspeisestrom des im Test befindlichen ICs auftritt oder nicht, möglich zu ermitteln, ob ein Weglaufzeitfehler auf irgendeinem Signalfortpflanzungsweg, auf dem jedes Logikgatter auf diesem Weg einem Schaltvorgang (entweder Anstiegs- oder Abfallsübergang) in Antwort auf die eingegebene Testmusterfolge unterworfen ist, aufgetreten ist oder nicht.

Wenn beispielsweise die Testmusterfolge T1 an den in Fig. 14 gezeigten im Test befindlichen CMOS-IC angelegt wird, tritt ein Übergangssignal F(1) am Ausgangsknoten n₁ des in dem im Test befindlichen CMOS-ICs befindlichen Logikgatters G₁ auf, wie in Fig. 21a gezeigt. In ähnlicher Weise treten Signale R(2), R(4) und R(5) an den Ausgängen der Logikgatter G₂, G₄ bzw. des Ausgabepuffers G₆ auf. Auf diese Weise folgt, da jedes auf einem Signalfortpflanzungsweg {x₁, n₁, n₂, n₄, z₁} befindliche Logikgatter einer Schaltoperation unterliegt, daß immer dann, wenn ein Weglaufzeitfehler auf dem Signalfortpflanzungsweg {x₁, n₁, n₂, n₄, z₁} vorhanden ist, eine Abnormalität im Übergangsspeisestrom während des Übergangsspeisestromtestens beobachtet wird, welches die Testmusterfolge T1 verwendet. In anderen Worten ermöglicht das die Testmusterfolge T1 verwendende Übergangsspeisestromtesten, daß ein oder mehrere Weglaufzeitfehler auf dem Signalfortpflanzungsweg {x₁, n₁, n₂, n₄, z₁} erfaßt werden kann bzw. können. Auf diese Weise kann eine Liste erfaßbarer Fehler, die mit der Testmusterfolge T1 gewonnen werden können, durch die beschriebene Fehlersimulation zu {x₁, n₁, n₂, n₄, z₁} ermittelt werden.

In einem anderen Beispiel tritt, wenn eine Testmusterfolge T2 an den im Test befindlichen CMOS-IC angelegt wird, ein Übergangssignal F(1) am Ausgangsknoten n₁ des Logikgatters G₁ in dem im Test befindlichen CMOS-IC auf, und auf ähnliche Weise treten Signale R(2), F(4), R(4)-F(6), R(5)-F(7) an den Ausgängen der Logikgatter G₂, G₃, G₄ bzw. des Ausgabepuffers G₆ auf, wie in Fig. 21b gezeigt. Da jedes auf den Signalfortpflanzungswegen {x₁, n₁, n₂, n₄, z₁} und {x₁, n₁, n₃, n₄, z₁} befindliche Logikgatter einem Schaltvorgang unterliegt, wird, wenn ein Weglauf zeitfehler auf einem der Signalfortpflanzungswege {x₁, n₁, n₂, n₄, z₁} oder {x₁, n₁, n₃, n₄, z₁} vorhanden ist, eine Abnormalität im Übergangsspeisestrom während des Übergangsstromversor gungstestens beobachtet, das die Testmusterfolge T2 verwendet. Wenn die Weglaufzeit auf dem Signalfortpflanzungsweg {x₁, n₁, n₂, n₄, z₁} zunimmt, wird der Anstiegsübergang R(5) auf der Ausgangssignalleitung z₁ verzögert, wodurch die Wahrscheinlichkeit begründet wird, daß ein Signalübergang bei z₁ nicht auftritt. Dies verhindert, daß die Weglaufzeit auf dem Signalfort pflanzungsweg {x₁, n₁, n₂, n₄, z₁} durch das Übergangsspeisestromtesten ermittelt wird, was zu einem Fehler bei der Erfassung des Weglaufzeitfehlers auf dem Signalfortpflanzungsweg {x₁, n₁, n₂, n₄, z₁} führt. Somit sind ein oder mehrere Weglaufzeitfehler, der/die durch das Übergangs speisestromtesten erfaßt werden kann/können das die Testmusterfolge T2 verwendet, nur jene Weglaufzeitfehler, die auf dem Signalfortpflanzungsweg {x₁, n₁, n₃, n₄, z₁} auftreten. Demzufolge wird eine Liste erfaßbarer Fehler, die durch die Testmusterfolge T2 ermittelt werden können, aus der beschriebenen Fehlersimulation zu {x₁, n₁, n₃, n₄, z₁} ermittelt.

Wenn in Antwort auf eine Testmusterfolge eine Mehrzahl von Übergangssignalen auf einer Signalleitung auftritt, ist im allgemeinen ein Weglaufzeitfehler, der durch das Übergangsspeise stromtesten erfaßbar ist, nur ein Weglaufzeitfehler auf einem Signalübertragungsweg, der ein Übergangssignal auf der Signalleitung bewirkt, das gleich ist wie ein letztes Übergangssignal auf der Signalleitung. Beispielsweise kann angenommen werden, daß Übergangssignale R(a)-F(b)-R(c)-F(d)-R(e) in Antwort auf eine Testmusterfolge auf einer Signalleitung auftreten. Es wird hier angenommen, daß die Übergangszeitpunkte a, b, c, d und e sich so zueinander verhalten, daß gilt a < b < c < d < e. In diesem Fall ist ein Signalübertragungsweg, der durch das Übergangsspeise stromtesten getestet werden kann, nur auf einen Weg beschränkt, der Übergangssignale R(a), R(c) und R(e) erzeugt.

Aus dem Vorstehenden ist ersichtlich, daß eine Liste von Fehlern in Einheiten eines Weglaufzeit fehlers, die mit einer Testmusterfolge erfaßbar sind, angefertigt werden kann. Ein Signalübertra gungsweg mit einem Weglaufzeitfehler, der in einer Fehlerliste: registriert ist, ist nicht auf jene Wege beschränkt, die sich von einem Eingangsanschluß zu einem Ausgangsanschluß einer im Test befindlichen Schaltung erstrecken, sondern kann auch einen Signalübertragungsweg wie beispielsweise {x₁, n₁} oder {x₁, n₁, m₃} in dem in Fig. 14 gezeigten Halbleiter-IC umfassen, der den Ausgangsanschluß nicht erreicht.

Außerdem sind das Fehlersimulationsverfahren und der Fehlersimulator gemäß der vorliegenden Erfindung in ihrer Anwendung nicht auf einen CMOS-IC beschränkt, sondern sie sind gleichfalls bei anderen Arten von Halbleiter-ICs einsetzbar.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1a ist eine Darstellung, die eine Eingangsspannung V_IN und eine Ausgangsspannung V_OUT in einem typischen CMOS-Inverter zeigt, die gegen die Zeit aufgetragen sind, Fig. 1b zeigt graphisch ein Beispiel der Übergangsantwort des Speisestroms I_DD, Fig. 1c zeigt die CMOS-Inverterschaltung und des weiteren eine Darstellung des Speisestroms, der beim Anstiegsübergang des Ausgangssignals fließt, und Fig. 1d zeigt die CMOS-Inverterschaltung zusammen mit einer Darstellung des Speisestroms, der beim Abfallsübergang des Ausgangssignals fließt;

Fig. 2 zeigt graphisch ein typisches Beispiel der Übergangsantwort eines CMOS-Logikgatters, wobei Fig. 2a eine Eingangsspannung V_IN, eine Ausgangsspannung V_OUT und die Über tragungscharakteristik des Speisestroms I_S zeigt und Fig. 2b eine approximierte Wellen form des Übergangsstroms darstellt;

Fig. 3a ist ein Schaltbild eines exemplarischen CMOS-ICs, Fig. 3b ist eine Darstellung, die graphisch eine gegen die Zeit aufgetragene Eingangsspannung und eine Ausgangs spannung des ICs darstellt, und Fig. 3c ist eine Darstellung der gegen die Zeit aufge tragenen Übergangsspeisestromantwort I_DDT;

Fig. 4a ist eine schematische Darstellung eines Offen-Fehlers bei vollständiger Unterbrechung, Fig. 4b ist eine exemplarische Darstellung eines Eingangs/Ausgangssignals bezüglich der Stelle eines Fehlers, Fig. 4c stellt ein Modell eines Weglaufzeitfehlers dar, und Fig. 4d stellt ein Beispiel eines Eingangs/Ausgangssignals bezüglich der fehlerhaften Stelle dar;

Fig. 5a ist ein Schaltbild eines exemplarischen MOS-ICs mit einem Offen-Fehler, und die Fig. 5b und 5c zeigen graphisch Beispiele von Wellenformen von Ausgangssignalen, wenn kein Offen-Fehler vorhanden ist und wenn ein Offen-Fehler vorhanden ist;

Fig. 6 zeigt graphisch eine exemplarische Übergangsspeisestromantwort eines CMOS-ICs mit einem Offen-Fehler;

Fig. 7a ist eine schematische Darstellung des grundlegenden Prinzips des Weglaufzeitfehler testverfahrens, Fig. 7b zeigt graphisch eine Eingangs/Ausgangsspannung, und Fig. 7c zeigt graphisch einen entsprechenden Systemtakt;

Fig. 8 stellt das Prinzip der Übergangsspeisestromtesttechnik dar, welche die Pulsweite des Übergangsspeisestroms verwendet, wobei Fig. 8a eine gegen die Zeit aufgetragene Eingangs/Ausgangsspannung zeigt und Fig. 8b einen gegen die Zeit aufgetragenen Übergangsspeisestrom zeigt;

Fig. 9 stellt das Prinzip der Übergangsspeisestromtesttechnik dar, die den Momentanwert des Übergangsspeisestroms verwendet, wobei Fig. 9a eine gegen die Zeit aufgetragene Eingangs/Ausgangsspannung zeigt und Fig. 9b einen gegen die Zeit aufgetragenen Übergangsspeisestrom zeigt;

Fig. 10a ist ein Schaltbild, das ein Modell für einen sehr kleinen Offen-Fehler angibt, der auf einer Eingangssignalleitung eines CMOS-Inverters vorhanden ist, Fig. 10b zeigt graphisch eine exemplarische Wellenform eines Ausgangssignals, wenn kein Fehler vorhanden ist, und Fig. 10c zeigt graphisch eine exemplarische Wellenform eines Aus gangssignals, wenn ein Fehler vorhanden ist;

Fig. 11 zeigt graphisch eine Änderung des Integrals des Übergangsspeisestroms eines CMOS- ICs, das gegen den Widerstand eines sehr kleinen Offen-Fehlers aufgetragen ist, der auf einem im Test befindlichen Weg eines CMOS-ICs vorhanden ist;

Fig. 12 zeigt graphisch eine Änderung der Weglaufzeit eines im Test befindlichen Wegs, die gegen den Widerstand eines sehr kleinen Offen-Fehlers aufgetragen ist, der auf einem im Test befindlichen Weg eines CMOS-ICs vorhanden ist;

Fig. 13 zeigt graphisch die Linearität der Beziehung zwischen der Weglaufzeit des im Test befindlichen Wegs und dem Integral des Übergangsspeisestroms eines CMOS-ICs, wenn das Vorhandensein eines sehr kleinen Offen-Fehlers auf dem im Test befindlichen Weg des CMOS-ICs angenommen wird;

Fig. 14 ist ein Schaltbild eines im Test befindlichen exemplarischen CMOS-ICs, das dazu verwendet wird, das Fehlersimulationsverfahren gemäß der vorliegenden Erfindung darzustellen;

Fig. 15 ist eine Darstellung, die ein Beispiel von Ergebnissen der bei der in Fig. 14 gezeigten Schaltung ausgeführten Fehlersimulation unter Betrachtung von Gatterlaufzeitfehlern zeigt;

Fig. 16 ist ein Schaltbild, das Ergebnisse der Fehlersimulation zeigt, die bei der in Fig. 14 gezeigten Schaltung ausgeführt wird, wenn eine Testmusterfolge an sie angelegt wird;

Fig. 17 ist ein Schaltbild eines im Test befindlichen exemplarischen CMOS-ICs, wenn Offen-Fehler betrachtet werden;

Fig. 18 ist eine Darstellung, die ein Beispiel der Ergebnisse der Fehlersimulation gemäß der vorliegenden Erfindung zeigt, die auf Offen-Fehler angewendet wird;

Fig. 19 ist ein Schaltbild, das Ergebnisse einer auf die in Fig. 17 gezeigte Schaltung angewendeten Übergangssimulation darstellt, wenn die Testmusterfolge T2 an sie angelegt wird;

Fig. 20 ist eine Darstellung, die ein Beispiel der Ergebnisse der Fehlersimulation gemäß der vorliegenden Erfindung zeigt, wenn Weglaufzeitfehler betrachtet werden;

Fig. 21a und 21b sind Schaltbilder, die Ergebnisse der auf die in Fig. 14 gezeigte Schaltung angewendeten Übergangssimulation darstellen und Signale zeigen, die an verschiede nen Wegen auftreten, wenn die Testmusterfolgen T1 und T2 an sie angelegt werden;

Fig. 22 ist eine Darstellung der funktionellen Anordnung des Fehlersimulators gemäß der vorliegenden Erfindung;

Fig. 23 ist ein Flußdiagramm gemäß einer Ausführungsform des Fehlersimulationsverfahrens gemäß der vorliegenden Erfindung;

Fig. 24 ist ein Flußdiagramm einer speziellen Prozedur des in Fig. 23 gezeigten Fehlerlisten anfertigungsschritts;

Fig. 25 ist ein Flußdiagramm, das eine exemplarische Prozedur zeigt, wenn der in Fig. 23 gezeigte Fehlerlistenanfertigungsschritt zum Anfertigen einer Fehlerliste in Einheiten eines Gatterlaufzeitfehlers angewendet wird;

Fig. 26 ist ein Flußdiagramm einer exemplarischen Prozedur, wenn der in Fig. 23 gezeigte Fehlerlistenanfertigungsschritt zum Anfertigen einer Fehlerliste in Einheiten eines Offen-Fehlers angewendet wird; und

Fig. 27 ist ein Flußdiagramm einer exemplarischen Prozedur, wenn der in Fig. 23 gezeigte Fehlerlistenanfertigungsschritt zum Anfertigen einer Fehlerliste in Einheiten eines Weg laufzeitfehlers angewendet wird.

BESCHREIBUNG VON AUSFÜHRUNGSFORMEN

Nun werden mehrere Ausführungsformen der vorliegenden Erfindung beschrieben.

Fig. 22 zeigt eine exemplarische Funktionsanordnung eines Fehlersimulators gemäß einer Ausführungsform der vorliegenden Erfindung. Der Simulator 100 umfaßt einen Testmusterfolgen selektor 101, der eine Testmusterfolge aus einer Liste 104 von Testmusterfolgen auswählt, die aus zwei oder mehreren Testmustern gebildet und zum Anfertigen einer Fehlerliste verwendet wird; einen Übergangssimulator 102, der eine Simulation von Übergängen ausführt, die in einem im Test befindlichen IC auftreten, wenn die vom Selektor 101 ausgewählte Testmusterfolge in ihn eingegeben wird, um auf der Basis von aus einem Schaltungsinformationsspeicher 105 verfügbarer Schaltungsinformation des im Test befindlichen ICs und von einem Laufzeitinforma tionsspeicher 106 verfügbarer Laufzeitinformation von einzelnen Logikgattern in ihm eine Folge von Übergangssignalwerten auf Signalleitungen innerhalb des ICs zu berechnen, wobei zwischen einem Anstiegsübergang und einem Abfallsübergang unterschieden wird; eine Fehlerlistenanferti gungseinheit 103, welche die Folge von Übergangssignalwerten auf verschiedenen Signalleitun gen verwendet, die von dem Übergangssimulator 102 berechnet werden, um eine Liste von Fehlern anzufertigen, die durch das Übergangsspeisestromtesten erfaßbar sind, das die Testmus terfolge verwendet, zur Speicherung in einem Fehlerverzeichnisspeicher 107; und einen Controller 108, der den Selektor 101, den Simulator 2 und die Einheit 103 betätigt. Genauer gesagt können für einen im Test befindlichen Halbleiter-IC mit drei Eingangsanschlüssen die Testmusterfolgen liste 104 und der Testmusterfolgenselektor 101 drei Pseudozufallsmusterfolgengeneratoren umfassen, um Zufallsmusterfolgen mit jeweils unterschiedlichen Anfangswerten zu schaffen, die jedoch mit einem gemeinsamen Taktsignal synchronisiert sind. Für jedes Taktsignal kann jedes einzelne Ausgangssignal aus den drei Pseudozufallsmusterfolgengeneratoren als ein Testmuster abgeleitet werden. Alternativ kann ein Drei-Bit-Zähler mit einem Taktsignal betrieben werden, und ein von den drei Bits repräsentierter Zählwert kann als die Testmuster abgeleitet werden. Außerdem kann dies durch eine Software implementiert werden. Als weitere Alternative können benötigte Testmuster in einem Speicher gespeichert und nacheinander ausgelesen werden. Auf jeden Fall kann der Pseudozufallsmusterfolgengenerator eine Anzahl an Schiebestufen aufweisen, oder es kann eine ausreichende Anzahl an Testmusterfolgen in dem Speicher gespeichert sein, so daß Testmuster zum Liefern ausreichender Daten verfügbar sind, um zu ermöglichen, daß ein Laufzeitfehler irgendeines Logikgatters mit einer Unterscheidung zwischen einem Anstiegs- und einem Abfallsübergang, ein Offen-Fehler auf irgendeiner Signalleitung und ein Laufzeitfehler auf irgendeinem Weg als erfaßbarer Fehler erfaßt werden können. Der Testmusterfolgenselektor 101 ist vorgesehen, um dem Übergangssimulator 102 eine solche Testmusterfolge zu liefern, wobei die Anforderung an den Selektor 101 darin besteht, daß er in der Lage ist, eine Testmusterfolge aus der Testmusterfolgenliste 104 abzuleiten oder sie anderweitig zu erzeugen, um den Über gangssimulator 102 zu beliefern.

Wenn der Übergangssimulator 102 in einer Software implementiert ist, führt die Software nacheinander Berechnungen für jedes Logikgatter in dem im Test befindlichen Halbleiter-IC unter Verwendung der Schaltungsinformation aus dem Speicher 105 und der Laufzeitinformation aus dem Speicher 106 aus, wenn die einzelnen Testmuster an den im Test befindlichen Halbleiter-IC angelegt werden, wodurch Übergänge zwischen Logikwerten auf der Basis der Ergebnisse dieser Berechnungen, umfassend einen Anstiegsübergang R, einen Abfallsübergang F, keinen Übergang L oder H, zusammen mit einer Laufzeit aus dem Anlegen des Testmusters ermittelt werden und diese Ergebnisse für jede Signalleitung, auf der der Übergangssignalwert auftritt, gespeichert werden. Dies wird für jedes Testmuster wiederholt, wodurch auf einfache Weise eine Folge von Übergangssignalwerten gewonnen wird, die auf verschiedenen Signalleitungen auftreten. Ein Ereignis-gesteuerter Universallogiksimulator, wie beispielsweise der VHDL System Simulator (VSS) von Synopsis, kann als Übergangssimulator 102 verwendet werden. Mittel 103 zum Anfertigen einer Fehlerliste werden später beschrieben.

Die Betriebsweise der Ausführung einer Fehlersimulation des Halbleiter-ICs unter Verwendung des Fehlersimulators 100 gemäß der vorliegenden Erfindung wird nun beschrieben. Fig. 23 zeigt eine exemplarische Verarbeitungsprozedur für das Fehlersimulationsverfahren der vorliegenden Erfindung. Anfangs fertigt der Fehlersimulator 100 bei Schritt 201 eine Liste von Testmusterfol gen an, die zum Ausführen einer Fehlersimulation erforderlich sind. Jedes Testmuster wird in der Liste registriert. Wie zuvor ausgeführt, muß die Liste nicht notwendigerweise vorab angefertigt werden, sondern die Anordnung kann so getroffen werden, daß die erforderlichen Testmusterfol gen beispielsweise aus Zufallsmustergeneratoren gewonnen werden.

Bei Schritt 202 wählt der Testmusterfolgenselektor 101 eine der Testmusterfolgen aus der Testmusterfolgenliste aus, für die das Anfertigen einer Fehlerliste gewünscht wird. Dementspre chend wird eine Testmusterfolge willkürlich aus der Testmusterfolgenliste ausgewählt, die vorab geliefert wird, oder es wird eine Testmusterfolge aus den Testmusterfolgengeneratoren gewon nen. Bei Schritt 203 führt der Übergangssimulator 102 eine Übergangssimulation unter der Annahme aus, daß die bei Schritt 202 ausgewählte Testmusterfolge in den im Test befindlichen IC eingegeben worden ist, wobei die Schaltungsi 16778 00070 552 001000280000000200012000285911666700040 0002010129329 00004 16659nformation des im Test befindlichen Halbleiter- ICs und die Laufzeitinformation der Logikgatter verwendet wird, wodurch eine Folge von Übergangssignalwerten berechnet wird, die auf verschiedenen Signalleitungen innerhalb des ICs auftreten. Bei Schritt 204 fertigt die Fehlerlistenanfertigungseinheit 103 eine Liste von Fehlern an, die mit der ausgewählten Testmusterfolge auf der Basis der Folge von auf Signalleitungen innerhalb des ICs auftretenden Übergangssignalwerten, die bei Schritt 203 gewonnen werden, erfaßbar sind.

Schließlich überprüft der Controller 108 bei Schritt 205, ob irgendeine Testmusterfolge in der Testmusterfolgenliste, die noch nicht verarbeitet worden ist, verbleibt oder nicht, und überprüft, ob eine ausreichende Anzahl an Testmusterfolgen vorhanden ist oder nicht, um die erforderliche Erfassung von Fehlern während einer Phase des Ableitens der Testmusterfolge aus der Testmus terfolgenliste zu ermöglichen. Wenn festgestellt wird, daß eine Testmusterfolge vorhanden ist, die noch nicht verarbeitet worden ist oder die nicht erzeugt worden ist, werden die Schritte 202, 203, 204 und 205 wiederholt. Wenn andererseits keine Testmusterfolge vorhanden ist, die noch nicht verarbeitet worden ist, oder wenn eine ausreichende Anzahl an Testmusterfolgen erzeugt worden ist, ist der Ablauf abgeschlossen. Der Controller 108 führt eine Steuerung zum nachein anderfolgenden Betreiben der verschiedenen Einheiten aus, um die beschriebenen Schritte nacheinander auszuführen. Bei Schritt 204, wo die Fehlerliste angefertigt wird, kann die Fehlerliste in Einheiten eines Gatterlaufzeitfehlers, in Einheiten eines Offen-Fehlers oder in Einheiten eines Weglaufzeitfehlers angefertigt werden. Es ist festzuhalten, daß die Funktion des Fehlersimulators 100 durch Verwendung eines Computers durchgeführt werden kann, der ein Programm ausführt. Somit kann der Controller 108 eine CPU oder einen Prozessor umfassen, der ein in einem Speicher gespeichertes Programm ausführt, wodurch der Betrieb des Testmusterfol genselektors 101, des Übergangssimulators 102 und der Fehlerlistenanfertigungseinheit 103 durch die Ausführung des Programms implementiert wird. Der Betrieb jeder dieser Einheiten kann durch Ausführen einer Subroutine implementiert werden, die teilweise durch eine Hardware unterstützt werden kann.

Fig. 24 zeigt eine exemplarische Verarbeitungsprozedur zum Anfertigen der Fehlerliste, die bei Schritt 204 in Fig. 23 erfolgt. Anfangs wird bei Schritt 301 einer von möglichen Fehlern in dem im Test befindlichen Halbleiter-IC zum Zweck der Initialisierung ausgewählt. Beim nächsten Schritt 302 wird eine Überprüfung ausgeführt, um zu sehen, ob die Folge von Übergangssignal werten, die vom Übergangssimulator 102 berechnet werden, das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten in dem Fall, daß ein Fehler an der Stelle aufge treten ist, die wie oben erläutert eingestellt ist, erfüllt oder nicht. Wenn die Folge von Übergangs signalwerten das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten erfüllt, wird die ausgewählte Stelle bei Schritt 303 in einer Fehlerliste registriert. Wenn jedoch bei Schritt 302 festgestellt wird, daß die Folge von Übergangssignalwerten das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten nicht erfüllt, geht der Ablauf zu Schritt 304 weiter, wo eine Überprüfung ausgeführt wird, um zu sehen, ob irgendeine andere nicht-verarbeitete Stelle verbleibt oder nicht, bei der es wahrscheinlich ist, daß sie einen Fehler verursacht, und wenn eine nicht-verarbeitete Stelle mit der Wahrscheinlichkeit eines Fehlers vorhanden ist, wird bei Schritt 305 eine nächste Stelle eingestellt, bei der es wahrscheinlich ist, daß sie einen Fehler verursacht, bevor zu Schritt 302 zurückgekehrt wird. Auf diese Weise werden die Schritte 302, 303, 304 und 305 wiederholt, bis jede Stelle innerhalb des im Test befindlichen Halbleiter-ICs, bei der es wahrscheinlich ist, daß sie einen Fehler verursacht, verarbeitet ist, und wenn keine nicht-verarbeitete Stelle verbleibt, ist der Ablauf abgeschlossen.

Fig. 25 zeigt eine exemplarische Verarbeitungsprozedur für das Anfertigen der Fehlerliste, die bei Schritt 204 in Fig. 23 in dem Fall erfolgt, daß die Fehlerliste in Einheiten eines Gatterlaufzeitfeh lers angefertigt wird. Anfangs wird bei Schritt 401 einer der Gatterlaufzeitfehler (Logikgatter), von denen es wahrscheinlich ist, daß sie in einem im Test befindlichen Halbleiter-IC auftreten, mit einer Unterscheidung der Richtung, mit der der Übergang auftritt, zum Zweck der Initialisierung ausgewählt. Bei Schritt 402 wird auf der Basis von Ergebnissen der Übergangssimulation, die durch den Übergangssimulator 102 berechnet wird, eine Überprüfung ausgeführt, um zu sehen, ob ein Logikgatter mit dem Gatterlaufzeitfehler (oder ein fehlerhaftes Logikgatter) einem Schalt vorgang in richtiger Weise einschließlich der Richtung des Übergangs unterworfen ist oder nicht, so daß es zu dem Gatterlaufzeitfehler paßt, der bei der Initialisierung eingestellt wird. Wenn das fehlerhafte Logikgatter einem Schaltvorgang korrekt unterworfen ist, geht der Ablauf zu Schritt 403 weiter, aber wenn das fehlerhafte Logikgatter nicht einem Schaltvorgang korrekt unterwor fen ist, geht der Ablauf zu Schritt 405 weiter.

Bei Schritt 402 wird, wenn der Gatterlaufzeitfehler, der eingestellt ist, ein Langsam-Anstieg-Fehler ist, eine Überprüfung ausgeführt, um zu sehen, ob das Ausgangssignal aus dem fehlerhaf ten Logikgatter einen Anstiegsübergang aufweist oder nicht. Wenn im Gegensatz dazu der eingestellte Gatterlaufzeitfehler ein Langsam-Abfall-Fehler ist, wird eine Überprüfung ausgeführt, um zu sehen, ob das Ausgangssignal aus dem fehlerhaften Logikgatter einen Abfallsübergang aufweist. Beim nächsten Schritt 403 wird auf der Basis von Ergebnissen der Fehlersimulation, die durch den Übergangssimulator 102 berechnet wird, eine Überprüfung ausgeführt, um zu sehen, ob die Ausgangssignalleitung eines Logikgatters (Lastlogikgatter), dessen Eingang mit dem Ausgang des Logikgatters mit dem Gatterlaufzeitfehler verbunden ist, einem Schaltvorgang unterworfen ist oder nicht. Wenn die Ausgangssignalleitung des Lastlogikgatters einem Schalt vorgang unterworfen ist, wird der Gatterlaufzeitfehler bei Schritt 404 in der Fehlerliste registriert. Wenn die Ausgangssignalleitung des Lastlogikgatters andererseits keinem Schaltvorgang unterworfen ist, geht der Ablauf zu Schritt 405 weiter. Wenn beispielsweise ein Gatterlaufzeit fehler G₁F bei dem in Fig. 14 gezeigten im Test befindlichen Halbleiter-IC eingestellt ist, wird ein korrekter Abfallsübergang des fehlerhaften Logikgatters G₁ durch die Testmusterfolgen T1, T2 und T3 bei Schritt 402 überprüft, und die Tatsache, daß die Ausgangsleitung des Lastlogikgat ters G₂ in Antwort auf die Testmusterfolge T1, T2 und T3 einem Schaltvorgang unterworfen ist, wird bei Schritt 403 überprüft. Demzufolge wird G₁F für jede der Testmusterfolgen T1, T2 und T3 registriert, oder die Testmusterfolgen T1, T2 und T3 werden bei Schritt 404 bei G₁F regist riert. In ähnlicher Weise wird, wenn G₁R eingestellt ist, ein korrekter Anstiegsübergang des fehlerhaften Logikgatters G₁ durch die Testmusterfolge T4 und T5 überprüft, und ein Schaltvor gang der Ausgangsleitung des Lastlogikgatters G₂ wird durch die Testmusterfolge T4 und T5 überprüft. Demzufolge wird G₁R sowohl bei T4 als auch bei T5 registriert, oder T4 und T5 werden bei G₁R registriert.

Bei Schritt 405 wird eine Überprüfung ausgeführt, um zu sehen, ob irgendein nicht-verarbeiteter Gatterlaufzeitfehler verbleibt. Wenn ein nicht-verarbeiteter Gatterlaufzeitfehler verbleibt, wird bei Schritt 406 der nächste mögliche Gatterlaufzeitfehler eingestellt, und die Schritte 402, 403, 404 und 405 werden wiederholt. Wenn jedoch kein nicht-verarbeiteter Gatterlaufzeitfehler verbleibt, ist der Ablauf abgeschlossen.

Fig. 26 zeigt eine exemplarische Verarbeitungsprozedur zum Anfertigen einer Fehlerliste, die bei Schritt 204 in Fig. 23 beim Anfertigen einer Fehlerliste in Einheiten eines Offen-Fehlers erfolgt. Anfangs wird bei Schritt 501 einer der Offen-Fehler, von denen es wahrscheinlich ist, daß sie in einem im Test befindlichen Halbleiter-IC auftreten, zum Zweck der Initialisierung ausgewählt. Beim nächsten Schritt 502 wird auf der Basis der Ergebnisse der Übergangssimulation, die durch den Übergangssimulator 102 berechnet wird, eine Überprüfung ausgeführt, um zu sehen, ob eine Signalleitung mit dem eingestellten Offen-Fehler (oder eine fehlerhafte Signalleitung) einem Schaltvorgang unterworfen ist oder nicht. Wenn die fehlerhafte Signalleitung einem Schaltvor gang unterworfen ist, geht der Ablauf zu Schritt 503 weiter, aber wenn die fehlerhafte Signallei tung keinem Schaltvorgang unterworfen ist, geht der Ablauf zu Schritt 505 weiter.

Bei Schritt 503 wird auf der Basis von durch den Übergangssimulator 102 berechneten Ergebnis sen der Übergangssimulation eine Überprüfung ausgeführt, um zu sehen, ob die Ausgangssignal leitung eines Logikgatters, dessen Eingang mit der fehlerhaften Signalleitung verbunden ist (oder einem Lastlogikgatter), einem Schaltvorgang unterworfen ist oder nicht. Wenn die Ausgangssig nalleitung des Lastlogikgatters einem Schaltvorgang unterworfen ist, wird der Offen-Fehler bei Schritt 504 in einer Fehlerliste registriert. Wenn jedoch die Ausgangssignalleitung des Lastlogik gatters keinem Schaltvorgang unterworfen ist, geht der Ablauf zu Schritt 505 weiter. Bei Schritt 505 wird eine Überprüfung ausgeführt, um zu sehen, ob ein anderer nicht-verarbeiteter Offen-Fehler verbleibt. Wenn ein nicht-verarbeiteter Offen-Fehler verbleibt, wird bei Schritt 506 ein nächster möglicher Offen-Fehler eingestellt, und dann werden die Schritte 502, 503, 504 und 505 wiederholt. Wenn kein anderer nicht-verarbeiteter Offen-Fehler verbleibt, ist der Ablauf abgeschlossen.

Fig. 27 zeigt eine exemplarische Verarbeitungsprozedur zum Anfertigen einer Fehlerliste, die bei Schritt 204 in Fig. 23 beim Anfertigen einer Fehlerliste in Einheiten eines Weglaufzeitfehlers erfolgt. Anfangs wird bei Schritt 601 einer der Weglaufzeitfehler, von denen es wahrscheinlich ist, daß sie in einem im Test befindlichen Halbleiter-IC auftreten, zum Zweck der Initialisierung ausgewählt. Bei Schritt 602 wird auf der Basis der Ergebnisse der Übergangssimulation, die durch den Übergangssimulator 102 berechnet wird, eine Überprüfung ausgeführt, um zu sehen, ob jedes Logikgatter auf einem Weg mit dem ausgewählten Weglaufzeitfehler (oder einem fehlerhaften Weg) einem Schaltvorgang unterworfen ist oder nicht. Wenn jedes Logikgatter auf dem fehlerhaften Weg einem Schaltvorgang unterworfen ist, geht der Ablauf zu Schritt 603 weiter, aber wenn irgendeines der Logikgatter auf dem fehlerhaften Weg keinen Schaltvorgang unterworfen ist, geht der Ablauf zu Schritt 606 weiter.

Bei Schritt 603 wird auf der Basis von Ergebnissen der Übergangssimulation, die durch den Übergangssimulator 102 berechnet wird, eine Überprüfung ausgeführt, um zu sehen, ob ein Logikgatter, das in Antwort auf eine bei Schritt 202 in Fig. 23 ausgewählte Testmusterfolge mehrere Male einem Schaltvorgang unterworfen ist, auf dem fehlerhaften Weg vorhanden ist. Wenn ein Logikgatter vorhanden ist, das mehrere Male einem Schaltvorgang unterworfen ist, geht der Ablauf zu Schritt 604 weiter, aber wenn kein Logikgatter vorhanden ist, das mehrere Male einem Schaltvorgang unterworfen ist, wird der Weglaufzeitfehler bei Schritt 605 in einer Fehlerliste registriert.

Bei Schritt 604 wird eine Überprüfung ausgeführt, um zu sehen, ob ein Im-Weg-Eingang jedes Logikgatters, das mehrere Male einem Schaltvorgang unterworfen ist (oder eine Eingangssignal leitung eines Logikgatters auf dem fehlerhaften Weg), das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten erfüllt oder nicht. Wenn der Im-Weg-Eingang das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten erfüllt, wird der Weglaufzeitfehler bei Schritt 605 in der Fehlerliste registriert. Wenn jedoch der Im-Weg-Eingang das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten nicht erfüllt, geht der Ablauf zu Schritt 606 weiter. Was bei Schritt 604 erfolgt, besteht somit darin zu überprüfen, ob das Ausgangsübergangssignal entsprechend dem Im-Weg-Eingang in das Logikgatter die gleiche Art von Übergangssignal wie das letzte Übergangssignal auf der Aus gangssignalleitung des Logikgatters ist oder nicht, wobei die Überprüfung für jedes Logikgatter erfolgt, das mehrere Male einem Schaltvorgang unterworfen ist. Beispielsweise ist das in Fig. 21(b) gezeigte Logikgatter G₄ mehrere Male einem Schaltvorgang unterworfen, und das Aus gangsübergangssignal "F(6)" des Logikgatters G₄, das dem Eingangsübergangssignal "F(4)" des Im-Weg-Eingangs n₃ des Logikgatters G₄ entspricht, stimmt mit dem letzten Übergangssignal "F(6)" des Logikgatters G₄ überein. Demzufolge erfüllt der Im-Weg-Eingang n₃ das Erfordernis zum Erfassen eines Fehlers gemäß dem Übergangsspeisestromtesten. Das letzte Übergangssignal des Logikgatters G₄, das dem Eingangsübergangssignal "R(2)" auf dem Im-Weg-Eingang n₂ des Logikgatters G₄ entspricht, ist jedoch gleich "F(6)", was nicht die gleiche Art ist wie "R(2)".

Somit erfüllt der Im-Weg-Eingang n₂ das Erfordernis zum Erfassen eines Fehlers gemäß dem Übergangsspeisestromtesten nicht.

Bei Schritt 606 wird eine Überprüfung ausgeführt, um zu sehen, ob noch ein anderer nicht verarbeiteter Weglaufzeitfehler verbleibt oder nicht. Wenn ein nicht-verarbeiteter Weglaufzeitfeh ler verbleibt, wird ein nächster möglicher Weglaufzeitfehler bei Schritt 607 eingestellt, und die Schritte 602, 603, 604, 605 und 606 werden wiederholt. Wenn jedoch kein anderer nicht-verarbeiteter Weglaufzeitfehler verbleibt, ist der Ablauf abgeschlossen.

Das Fehlersimulationsverfahren und der Fehlersimulator gemäß der vorliegenden Erfindung sind in ihrer Anwendung nicht auf einen Laufzeitfehler und einen Offen-Fehler beschränkt, sondern sie können auch zum Erfassen anderer Fehler wie beispielsweise eines Logikfehlers (Hängenbleibfeh ler), eines Kurzschlußfehlers und falschen Parametern von MOS-Transistoren verwendet werden, indem das Erfordernis zum Erfassen des Fehlers gemäß dem Übergangsspeisestromtesten und das Fehlermodell in geeigneter Weise modifiziert werden.

Wie oben diskutiert, ermöglichen das Fehlersimulationsverfahren und der Fehlersimulator gemäß der vorliegenden Erfindung jeweils, daß eine Liste von Fehlern, die durch das Übergangsspeise stromtesten mit einem gegebenen Testmuster erfaßt werden können, selbst für einen Laufzeit fehler oder einen Offen-Fehler, der einen Laufzeitfehler verursacht, die beide im Stand der Technik schwierig zu erfassen waren, angefertigt werden kann, indem die Übergangsspeise stromtesttechnik verwendet wird, die ein hohes Maß an Beobachtbarkeit gewährleistet und Logikgatterschaltinformation liefert. Somit kann die Effizienz des Testens eines Laufzeitfehlers oder eines Offen-Fehlers beträchtlich verbessert werden.

Claims

1. Fehlersimulationsverfahren zum Anfertigen einer Liste erfaßbarer Fehler in einem Halbleiter-IC, umfassend:
einen Schritt des Ableitens einer Testmusterfolge, die aus zwei oder mehreren Testmus tern gebildet ist;
einen Schritt des Ausführens einer Übergangssimulation zum Ermitteln einer Folge von Übergangssignalwerten, die auf verschiedenen Signalleitungen innerhalb des ICs auftreten, wenn die abgeleitete Testmusterfolge an den Halbleiter-IC angelegt wird; und
einen Schritt des Anfertigens einer Liste von Fehlern, die durch das Übergangsspeise stromtesten unter Verwendung der Folge von Übergangssignalwerten auf Signalleitungen erfaßbar sind, wenn die Testmusterfolge an den Halbleiter-IC angelegt wird.

2. Fehlersimulationsverfahren nach Anspruch 1, bei dem der Schritt des Anfertigens einer Fehlerliste in Einheiten eines Laufzeitfehlers eines Logikgatters erfolgt und umfaßt:
einen Schritt des Einstellens eines Gatterlaufzeitfehlers, von dem es wahrscheinlich ist, daß er in dem Halbleiter-IC auftritt, mit einer Unterscheidung der Richtung, in der der Übergang auftritt;
einen ersten Überprüfungsschritt unter Verwendung der Folge von Übergangssignalwer ten auf verschiedenen Signalleitungen zum Überprüfen, ob das fehlerhafte Logikgatter, das den Gatterlaufzeitfehler aufweist, korrekt einem Schaltvorgang unterworfen ist, einschließlich der Richtung des Übergangs in einer Weise entsprechend dem eingestellten Gatterlaufzeitfehler;
einen zweiten Überprüfungsschritt unter Verwendung der Folge von Übergangssignal werten auf den verschiedenen Signalleitungen, der in dem Fall erfolgt, daß die erste Überprüfung einen korrekten Schaltvorgang feststellt, für die Überprüfung, ob die Ausgangssignalleitung eines Lastlogikgatters, dessen Eingang mit dem Ausgang des fehlerhaften Logikgatters verbunden ist, einem Schaltvorgang unterworfen ist oder nicht; und
einen Schritt des Registrierens des fehlerhaften Logikgatters in der Fehlerliste für den Fall, daß die zweite Überprüfung das Auftreten eines Schaltvorgangs bestätigt hat.

3. Fehlersimulationsverfahren nach Anspruch 1, bei dem der Schritt des Anfertigens der Fehlerliste in Einheiten eines Offen-Fehlers auf einer Signalleitung erfolgt und umfaßt:
einen Schritt des Einstellens eines Offen-Fehlers, von dem es wahrscheinlich ist, daß er in dem Halbleiter-IC auftritt;
einen ersten Überprüfungsschritt unter Verwendung von Übergangssignalwerten auf verschiedenen Signalleitungen zum Überprüfen, ob die fehlerhafte Signalleitung mit dem eingestellten Offen-Fehler einem Schaltvorgang unterworfen ist oder nicht;
einen zweiten Überprüfungsschritt unter Verwendung der Folge von Übergangssignal werten auf den verschiedenen Signalleitungen, der erfolgt, wenn die erste Überprüfung das Auftreten eines Schaltvorgangs bestätigt hat, für die Überprüfung, ob die Ausgangssignalleitung eines Lastlogikgatters, dessen Eingang mit der fehlerhaften Signalleitung verbunden ist, einem Schaltvorgang unterworfen ist oder nicht; und
einen Schritt des Registrierens der fehlerhaften Signalleitung in der Fehlerliste, wenn die zweite Überprüfung das Auftreten eines Schaltvorgangs bestätigt hat.

4. Fehlersimulationsverfahren nach Anspruch 1, bei dem der Schritt des Anfertigens der Fehlerliste in Einheiten eines Weglaufzeitfehlers erfolgt und umfaßt:
einen Schritt des Einstellens eines Weglaufzeitfehlers, von dem es wahrscheinlich ist, daß er in dem Halbleiter-IC auftritt;
einen Schritt des Untersuchens unter Verwendung der Folge von Übergangssignalwer ten auf verschiedenen Signalleitungen, ob ein Übergang auf jedem Logikgatter erfolgt, das sich auf einem fehlerhaften Weg befindet, der den eingestellten Weglaufzeitfehler aufweist;
einen Schritt des Untersuchens, ob ein Logikgatter auf dem fehlerhaften Weg vorhanden ist, das mehrere Male einem Schaltvorgang unterworfen ist, wenn jedes Logikgatter einem Übergang unterworfen ist;
im Fall, daß ein Logikgatter vorhanden ist, das mehrere Male einem Übergang unterwor fen ist:
einen Schritt des Untersuchens, ob der Eingang in jenes Logikgatter ein Erfassungserfor dernis gemäß dem Übergangsspeisestromtesten erfüllt; und
einen Schritt des Registrierens des fehlerhaften Wegs in der Fehlerliste, wenn der Eingang das Erfassungserfordernis gemäß dem Übergangsspeisestromtesten erfüllt oder wenn ein Übergang an allen Logikgattern auftritt und kein Logikgatter vorhanden ist, das mehrere Male einem Übergang unterworfen ist.

5. Fehlersimulator zum Anfertigen einer Liste erfaßbarer Fehler in einem Halbleiter-IC, umfassend:
Mittel zum Gewinnen von Testmusterfolgen, die jeweils aus zwei oder mehreren Test mustern gebildet sind;
einen Übergangssimulator zum Empfangen der Testmusterfolge und zum Ausführen einer Simulation von Übergängen, die im Halbleiter-IC auftreten, wenn die Testmusterfolge an ihn angelegt wird, zur Berechnung einer Folge von Übergangssignalwerten, die auf verschiedenen Signalleitungen innerhalb des ICs auftreten; und
eine Fehlerlistenanfertigungseinheit zum Empfangen der Folge von auf verschiedenen Signalleitungen auftretenden Übergangssignalwerten und zum Anfertigen einer Liste von Fehlern, die durch das Übergangsspeisestromtesten erfaßbar sind, wenn die Testmusterfolge an den Halbleiter-IC angelegt wird.