DE4117493A1 - Verfahren und schaltungsanordnung zur steuerung eines betriebsruhestromtests fuer cmos-schaltungen - Google Patents

Description

Die Erfindung dient zum Test von CMOS-Schaltungen und Finalprodukten, in denen diese Schaltungen eingesetzt sind.

Selbsttestkonzepte unter Testbedingungen dienen der Effektivierung der Diagnose in Produktion und Service. Wichtigster Parameter einer Selbsttestlösung ist neben niedrigem Aufwand eine hohe Diagnosesicherheit, insbesondere eine hohe Fehlererkennungssicherheit. Für Selbsttestlösungen wird der Objekttest, d. h. der Nachweis angenommener Fehler, zugrunde gelegt. Für die Stimulierung der zu testenden Schaltung wird ausgehend von einer strukturellen Beschreibung der zu testenden Schaltung und einem Fehlermodell eine Fehlermenge und für die Fehlermenge ein Testsatz zu ihrem Nachweis bestimmt. Die Fehlererkennungssicherheit hängt von der Vollständigkeit des Testsatzes, ausgedrückt durch die Fehlerüberdeckung als Verhältnis der Anzahl der nachweisbaren Fehler zur Anzahl aller angenommenen Fehler, und von der Adäquatheit des Fehlermodells, d. h. inwiefern vom Fehlermodell die praktisch auftretenden physikalischen Fehlermöglichkeiten berücksichtigt werden, ab.

Für Selbsttestlösungen wird die Fehlerüberdeckung in der Regel durch Simulation bestimmt. Der Simulationsaufwand steigt mit der Gatteranzahl der zu testenden Schaltung, der Testsatzlänge, der Fehleranzahl und der Adäquatheit des Fehlermodells. Die Rechenzeit setzt dabei enge Realisierbarkeitsgrenzen. Praktische Konsequenzen sind Abstriche am Fehlermodell:
- Beschränkung auf Einfachfehler,
- Beschränkung auf Haftfehler,
- Beschränkung auf Schalterfehler.

Insgesamt läßt sich einschätzen, daß der garantierbaren Fehlererkennungssicherheit beim Test digitaler Schaltungen aus der Sicht der Simulationsmöglichkeiten und der Fehlermodellierung enge Grenzen gesetzt sind, die die Akzeptanzschwelle für Selbsttestlösungen stark anheben.

Eine Möglichkeit zur Erhöung der Fehlererkennungssicherheit und zur Reduzierung des Simulationsaufwands zur Bestimmung der Fehlerüberdeckung beim Test von CMOS-Schaltungen stellt die Überwachung des statischen Betriebsruhestroms (quiescent power supply current, IDDQ, vgl. Hawkins, C. F., Soden, J. M., Fritzmeier, R. R., Horning, L. K.: Quiescent power supply current measurement for CMOS IC defect detection. IEEE Trans. on Industr. Electron., 36 [1989], 2) dar. Dieses Verfahren gestattet die Berücksichtigung von Fehlermodellen höherer Adäquatheit bis hin zu "Beinahe"-Fehlern und reduziert im starken Maße den Aufwand für die Fehlersimulation.

Ausgenutzt wird die Besonderheit der CMOS-Schaltungstechnik, daß der statische Stromverbrauch im fehlerfreien Fall nahe Null liegt. Ein großer Teil der CMOS-spezifischen Fehler, z. B. die bei der Testsatzgewinnung relativ schwer handhabbaren Stuck-on- und Brückenfehler, aber auch Gateoxiddurchschläge, führen zu einer signifikanten Erhöhung des statischen Betriebsstroms bei ausgewählten Eingangsbelegungen und internen Zuständen der zu testenden Schaltung. Sie sind somit im Moment ihres Wirksamwerdens am Fehlerort beobachtbar. Simulationsaktivitäten zur Berechnung der Fehlerbeobachtbarkeit an den Schaltungsausgängen können entfallen. Alle Stuck-on-Fehler und Brückenfehler lassen sich in einem Simulationslauf gemeinsam simulieren, so daß sich der Simulationszeitaufwand um den Faktor Fehleranzahl (Größenordnung: 10² . . . 10⁵!) reduziert. Gegeben ist der uneingeschränkte Nachweis aller Mehrfachfehler.

Die CMOS-Technik kennt eine Reihe von Mechanismen für "Beinahe"- Fehler, d. h. Fehlermechanismen, die langsam ablaufen und nach einer relativ langen Zeit zum Ausfall führen. Durch Überwachung des statischen Betriebsstroms sind z. B. Gateoxiddurchschläge, die durch den Flower-Northeim-Tunneleffekt entstehen (vgl. Soden, J. M., Hawkins, C. F.: Test considerations for gate oxide shorts in CMOS ICs. IEEE Design & Test, 3 [1986], 4, S. 56-64) oder Stuckon- Fehler hervorgerufen durch Schwellspannungsverschiebung durch Injektion heißer Elektronen in das Gateoxid (vgl. Fantini, F.: Reliability problems with VLSI. Mikroelectron. reliab., 24 [1984], 2, S. 275-296) vor ihrem Wirksamwerden als logische Fehler nachweisbar. Einem Betriebsruhestromtest unterworfene CMOS- Schaltungen weisen somit auch eine höhere Zuverlässigkeit auf.

Bei einem Betriebsruhestromtest müssen nach jeder Änderung von Eingangsgrößen für die zu testende Schaltung bis zur Strommessung alle Umladevorgänge in der zu testenden Schaltung abgeschlossen sein. Im anderen Fall werden auch fehlerfreie Schaltungen als fehlerhaft klassifiziert.

Die Zeit für die Umladevorgänge in CMOS-Schaltungen streut in Abhängigkeit von den Änderungen der Eingangssignale und den Änderungen der internen Schaltungszustände, d. h. von Testschritt zu Testschritt, in Abhängigkeit von Betriebsspannung, Temperatur usw. sowie von Schaltung zu Schaltung.

Die bekannten Lösungen verwenden für den Betriebsruhestromtest eine konstante Taktfrequenz. Die Periodendauer des Testtakts muß folglich mindestens so groß sein, wie der Maximalwert der Abklingzeit des Betriebsstroms (IDD) für den Schaltvorgang mit der längsten Abklingzeit unter ungünstigsten Bedingungen, wobei diese Zeit von Schaltung zu Schaltung schwankt. Daraus resultieren folgende Nachteile der bekannten Betriebsruhestromtestverfahren:
- lange Testzeit bedingt durch eine niedrige Testtaktfrequenz,
- Klassifizierung fehlerfreier Objekte als fehlerhaft bei zu hoher Testtaktfrequenz,
- Bestimmung der maximal möglichen Taktfrequenz, bei der alle fehlerfreien Schaltungen als fehlerfrei klassifiziert werden, ist problematisch.

Das Ziel der Erfindung ist die Beschleunigung des Betriebsruhestromtests für CMOS-Schaltungen unter Gewährleistung, daß alle fehlerfreien Objekte als fehlerfrei klassifiziert werden. Die Lösung soll insbesondere für integrierte Selbsttestlösungen geeignet sein.

Die Aufgabe der Erfindung ist es, bei Durchführung eines Betriebsruhestromtests die Zeit, die für die Abarbeitung eines Testsatzes benötigt wird, zu verringern. Dabei ist zu gewährleisten, daß eine fehlerfreie Schaltung stets als fehlerfrei klassifiziert wird.

Die Aufgabe wird dadurch gelöst, daß in Abarbeitung eines Testsatzes, der aus mehreren Testschritten besteht,
- eine zu testende CMOS-Schaltung mit Umschaltvorgänge auslösenden Eingangssignalen stimuliert wird,
- die Eingangssignale für die Zeit, in dem der Betriebsstrom der CMOS-Schaltung (IDD) größer als der einer fehlerfreien Schaltung entsprechende maximal zulässige statische Betriebsstrom (IDDQ_MAX) ist, konstant gehalten werden,
- nach Unterschreiten des maximal zulässigen statischen Betriebsstroms (IDDQ_MAX) innerhalb eines vorgegebenen Zeitraums neue Eingangssignale bereitgestellt werden,
- bei Überschreiten der Zeitvorgabe für die Abarbeitung des Testsatzes oder die Zeitvorgabe für einen Testschritt ein Fehlersignal (ERR) gebildet wird.

Das Verfahren bewirkt, daß stets zwischen der Änderung von Eingangssignalen der Schaltung und dem Test auf Einhaltung des Betriebsruhestromlimits (IDDQ_MAX) alle Umladevorgänge in der zu testenden Schaltung abgeschlossen sind. Eine Klassifizierung fehlerfreier Objekte als fehlerhaft, bedingt durch eine zu hohe Testtaktfrequenz, ist ausgeschlossen. Im Fehlerfall sinkt der Betriebsstrom (IDD) nicht unter den maximal zulässigen statischen Betriebsstrom (IDDQ_MAX) ab. Es werden keine neuen Eingangssignale bereitgestellt, und der Test wird nach Überschreiten der Zeitvorgabe für die Abarbeitung des Testsatzes oder die Zeitvorgabe für einen Testschritt mit der Ausgabe eines Fehlersignals (ERR) abgebrochen.

Die Gesamttestzeit liefert bei Anwendung des erfindungsgemäßen Verfahrens und bei Fehlerfreiheit der zu testenden Schaltung eine quantitative Aussage zum Stromverbrauch und zur Schaltgeschwindigkeit der zu testenden Schaltung und kann zur Qualitätsüberwachung in der Schaltkreisproduktion genutzt werden.

Es ist vorteilhaft, das Verfahren in eine integrierte Selbsttestlösung einzubinden. Die dazu erforderliche Schaltungsanordnung besteht aus einer selbststimulierenden CMOS- Schaltung, einem Stromschwellschalter und einem Taktverteiler. Die selbststimulierende CMOS-Schaltung besteht ihrerseits aus der zu testenden Schaltung, der im Testmodus ein Testmustergenerator zugeordnet ist, der alle Dateneingänge der zu testenden Schaltung stimuliert. Der Testmustergenerator kann dabei zusätzlich oder unter Nutzung von Teilen der zu testenden Schaltung realisiert sein. Der Stromschwellschalter ist in der Betriebsstromleitung in Reihe mit der selbststimulierenden CMOS- Schaltung angeordnet. Sein ein Signal (WI) führender Ausgang ist mit einem Freigabeeingang des Taktverteilers verbunden. Die die Testtaktsignale (TCK) führenden Ausgänge des Taktverteilers sind an die Takteingänge des Testmustergenerators und der zu testenden Schaltung angeschlossen.

Mit jeder Schaltflanke eines Testtaktsignals (TCK) ändern sich der Zustand des Testmustergenerators oder die Zustände interner Speicherelemente der zu testenden Schaltung. Dadurch werden schaltungsinterne Umladevorgänge ausgelöst. Der Betriebsstrom (IDD) steigt stark an und klingt allmählich ab. Die Abklingzeit unterscheidet sich dabei von Testschritt zu Testschritt. Für das Zeitintervall, in dem der Betriebsstrom (IDD) größer als der einer fehlerfreien CMOS-Schaltung entsprechende maximal zulässige statische Betriebsstrom (IDDQ_MAX) ist, ist das Ausgangssignal des Stromschwellschalters (WI) aktiv und blockiert ein Weiterschalten der Testtaktsignale (TCK) an den Ausgängen des Taktverteilers. Zum Zeitpunkt des Unterschreitens des maximal zulässigen statischen Betriebsstroms (IDDQ_MAX) wird das Ausgangssignal des Stromschwellschalters (WI) inaktiv. Sofort oder mit einer geringen Zeitverzögerung schalten ein oder mehrere Testtaktsignale (TCK) weiter. Der Zustand des Testmustergenerators oder die Zustände interner Speicherelemente der zu testenden Schaltung ändern sich, und der gesamte Ablauf beginnt von neuem.

Zur weiteren Verringerung der Testzeit wird im Stromschwellschalter parallel zur Basis-Emitter-Strecke des Bipolartransistors ein MOS-Transistor mit seiner Source-Drain- Strecke parallel geschaltet. Dieser MOS-Transistor dient zur Transparentschaltung des Stromschwellschalters. Auf sein Gate ist das vom Taktverteiler erzeugte Taktsignal (TID) geführt.

Die Zeit für einen Testschritt, d. h. die Zeit zwischen zwei Taktsignaländerungen, ist mit Betriebsruhestromtest, da vor der jeweils folgenden Taktsignaländerung alle Umladevorgänge in der CMOS-Schaltung abgeklungen sein müssen, wesentlich länger als ohne Betriebsruhestromtest. In einer Reihe praxisrelevanter Selbsttestlösungen (z. B. in Selbsttestlösungen, in denen zur Bereitstellung neuer Eingangsvektoren für die zu testende Schaltung jeweils Scan-Wege seriell gelesen und beschrieben werden) erfolgen zwischen den Testschritten, in denen die zu testende Schaltung mit neuen Eingangsvektoren beaufschlagt wird, eine Reihe Testschritte zur Erzeugung, zum Transport und zur Auswertung der Testdaten. Für diese Testschritte liefert der Betriebsruhestromtest keine zusätzliche Aussage zur Qualität der zu testenden Schaltung und wird deshalb abgeschaltet.

Zum Abschalten des Betriebsruhestromtests erzeugt der Taktverteiler an seinem das Taktsignal (TID) führenden Ausgang einen konstanten Pegel zum Einschalten des MOS-Transistors im Stromschwellschalter. Der MOS-Transistor ist so dimensioniert, daß er im eingeschalteten Zustand auch während der Stromspitzen des Betriebsstroms der CMOS-Schaltung die Basis-Emitter-Spannung des Bipolartransistors im Stromschwellschalter deutlich unter dessen Einschaltspannung absenkt. Durch das Einschalten des MOS- Transistors wird somit gleichzeitig der Stromschwellschalter überbrückt und das Ausgangssignal des Stromschwellschalters (WI) unabhängig vom Betriebsstrom der zu testenden Schaltung inaktiv geschaltet. Es erfolgt keine Verlängerung des Testschritts bis zum Abklingen des Betriebsstroms.

In Testschritten mit Betriebsruhestromtest schaltet das vom Taktverteiler erzeugte auf den Stromschwellschalter geführte Taktsignal (TID) den Stromschwellschalter ständig zwischen Transparenz und Stromüberwachung um. Im Transparenzmodus ist ein Weiterschalten der Testtaktsignale (TCK) blockiert. Über dem Stromschwellschalter fällt nur eine geringe Spannung ab, so daß die Umladung der inneren Schaltungsknoten mit maximaler Geschwindigkeit erfolgt. Aus dem Transparenzmodus wird stets nach einer definierten Zeit in den Stromtestmodus umgeschaltet. Sind alle Umladevorgänge in der zu testenden Schaltung abgeklungen (IDD<IDDQ_MAX), bleibt der Ausgang des Stromschwellschalters (WI) auch im Stromtestmodus inaktiv. Ein oder mehrere Testtaktsignale (TCK) schalten weiter, und der nachfolgende Testschritt beginnt. Im anderen Fall wird das Ausgangssignal des Stromschwellschalters (WI) aktiv, wodurch ein Weiterschalten der Testtaktsignale (TCK) blockiert ist, und der Stromschwellschalter wird nach einer definierten Zeit wieder in den Transparenzmodus zurückgeschaltet.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen näher erläutert. In den Zeichnungen zeigt

Fig. 1 Blockdarstellung der erfindungsgemäßen Schaltungsanordnung,

Fig. 2 einen Stromschwellschalter,

Fig. 3 einen Taktverteiler,

Fig. 4 Signalverläufe im Testmodus in einer 1. Variante,

Fig. 5 Signalverläufe im Testmodus in einer 2. Variante.

Die erfindungsgemäße Schaltungsanordnung nach Fig. 1 besteht aus einer selbststimulierenden, selbsttestfähigen CMOS-Schaltung 1, einem Stromschwellschalter 2 und einem Taktverteiler 3. Die CMOS- Schaltung 1 besteht aus einer zu testenden Schaltung 1.2, die im Testmodus um einen an ihre Dateneingänge angeschlossenen Testmustergenerator 1.1 und eine an ihre Ausgänge angeschlossene Testdatenauswerteschaltung 1.3 ergänzt ist. Für den Testmustergenerator 1.1 kann z. B. ein linear rückgekoppeltes Schieberegister und für die Testdatenauswerteschaltung 1.3 ein Signaturanalysator eingesetzt sein. Die Ergänzung des Testmustergenerators 1.1 zur zu testenden Schaltung 1.2 bewirkt, daß die CMOS-Schaltung 1 insgesamt selbststimulierend ist und nur Takteingänge aufweist. Die Ergänzung einer Testdatenauswerteschaltung 1.3 erhöht die Diagnosesicherheit der gesamten Selbsttestlösung, ist aber für die Erfindung nicht erforderlich. Die Testdatenauswerteschaltung 1.3 kann für den Betriebsruhestromtest auch als Bestandteil der zu testenden Schaltung 1.2 betrachtet werden.

Der Stromschwellschalter 2 ist in der Betriebsstromleitung in Reihe mit der CMOS-Schaltung 1 angeordnet. Sein das Signal (WI) führender Ausgang ist mit einem Freigabeeingang des Taktverteilers 3 verbunden. Die die Testtaktsignale (TCK) führenden Ausgänge des Taktverteilers 3 sind an die Takteingänge des Testmustergenerators 1.1, der zu testenden Schaltung 1.2 und der Testdatenauswerteschaltung 1.3 angeschlossen. An einem weiteren Ausgang des Taktverteilers 3 wird ein Fehlersignal (ERR) bereitgestellt. Der Taktverteiler kann intern seinen Grundtakt selbst erzeugen oder über einen zusätzlichen Takteingang an ein externes Taktsignal (TIN) angeschlossen sein. In einer zweiten Ausgestaltungsvariante der Erfindung weist der Taktverteiler 3 einen zusätzlichen das Taktsignal (TID) führenden Ausgang auf, der mit einem Eingang des Stromschwellschalters 2 verbunden ist und zur Transparentschaltung des Stromschwellschalters 2 dient.

Der Stromschwellschalter 2 nach Fig. 2 enthält einen in Emitterschaltung betriebenen Bipolartransistor T, dessen Basis- Emitter-Strecke in Reihe mit der Betriebsstromleitung geschaltet ist. Parallel zur Bais-Emitter-Strecke ist ein Widerstand R und eine Schottky-Diode D angeordnet. Der Widerstand R dient zum Einstellen der Empfindlichkeit des Stromschwellschalters 2. Die Schottky-Diode D begrenzt den Spannungsabfall über dem Stromschwellschalter 2 auf einen Wert kleiner der Sättigungseingangsspannung des Bipolartransistors T. Das verhindert, daß der Bipolartransistor T im Sättigungsbereich betrieben wird (wesentlich längere Ausschaltzeit), verringert aufgrund der geringeren Spannungsdifferenz zwischen den einzelnen Betriebsspannungsleitungen auf dem Schaltkreis die Gefahr parasitärer Tyristoreffekte (Latch-Up) und verringert aufgrund der höheren effektiven Betriebsspannung für die CMOS-Schaltung 1 die Testzeit.

In der zweiten Ausgestaltungsvariante der Erfindung wird im Stromschwellschalter 2 zur Basis-Emitter-Strecke des Bipolartransistors T ein MOS-Transistor V mit seiner Source- Drain-Strecke parallel geschaltet. Der MOS-Transistor V dient zum Transparentschalten des Stromschwellschalters 2. Sein Gate ist mit dem zusätzlichen das Taktsignal (TID) führenden Ausgang des Taktverteilers 3 verbunden.

Fig. 3 zeigt einen Taktverteiler 3 für CMOS-Schaltungen 1, die nur ein Testtaktsignal (TCK) benötigen. Der Taktverteiler 3 besteht aus einem flankengesteuerten T-Flipflop 3.1 und einem rücksetzbaren Zähler 3.2. Auf die Takteingänge von Flipflop 3.1 und Zähler 3.2 ist über den Takteingang des Taktverteilers 3 das externe Taktsignal (TIN) geführt. Der invertierte T-Eingang von Flipflop 3.1 und der invertierte Rücksetzeingang von Zähler 3.2 stellen den Freigabeeingang des Taktverteilers 3 dar und sind mit dem das Signal (WI) führenden Ausgang des Stromschwellenschalters 2 verbunden. Am Ausgang von Flipflop 3.1 wird das Testtaktsignal (TCK) und am Übertragungsausgang von Zähler 3.2 das Fehlersignal (ERR) abgegriffen. Das in der zweiten Ausgestaltungsvariante zusätzlich benötigte Signal (TID) ist im Ausführungsbeispiel mit dem externen Taktsignal (TIN) identisch.

Das erfindungsgemäße Verfahren soll nunmehr an der erfindungsgemäßen Schaltungsanordnung dargestellt werden. Fig. 4 zeigt die Signalverläufe im Testmodus für den Fall, daß kein Taktsignal (TID) vom Taktverteiler 3 auf den Stromschwellschalter 2 geführt ist.

Die CMOS-Schaltung 1 ist selbststimulierend. Mit jeder Schaltflanke eines Taktsignals (TCK) ändern sich der Zustand des Testmustergenerators oder die Zustände interner Speicherelemente der zu testenden Schaltung. Dadurch werden schaltungsinterne Umladevorgänge ausgelöst. Der Betriebsstrom der CMOS-Schaltung 1 (IDD) steigt stark an und klingt anschließend allmählich ab. Die Abklingzeit unterscheidet sich dabei von Testschritt zu Testschritt. Für das Zeitintervall, in dem der Betriebsstrom (IDD) größer als der einer fehlerfreien CMOS-Schaltung entsprechende maximal zulässige statische Betriebsstrom (IDDQ_MAX) ist, ist der Bipolartransistor T im Stromschwellschalter 2 leitend und schaltet das Ausgangssignal des Stromschwellschalters 2 (WI) auf logisch 1. Das bewirkt, daß das Testtaktsignal (TCK) am Ausgang von Flipflop 3.1 und damit am Ausgang des Taktverteilers 3 unverändert bleibt. Zum Zeitpunkt des Unterschreitens des maximal zulässigen statischen Betriebsstroms (IDDQ_MAX) sperrt der Bipolartransistor T im Stromschwellschalter 2 und schaltet das Ausgangssignal des Stromschwellschalters 2 (WI) auf logisch 0. Mit der nächsten steigenden Taktflanke des externen Taktsignals (TIN) schaltet das Testtaktsignal (TCK) am Ausgang von Flipflop 3.1 und damit am Ausgang des Taktverteilers 3 weiter. Der Zustand des Testmustergenerators oder die Zustände interner Speicherelemente der zu testenden Schaltung ändern sich, und der gesamte Ablauf beginnt von neuem.

Die Zeitdauer zwischen zwei Schaltflanken des Testtaktsignals (TCK) ist maximal so lang, wie die Zeitdauer der Umladevorgänge in der CMOS-Schaltung 1 plus der Periodendauer des externen Taktsignals (TIN). Für eine hohe Frequenz des externen Taktsignals (TIN) wird die Testzeit praktisch nur durch die Zeitdauer der internen Umladevorgänge bestimmt.

Der Zähler 3.2 im Taktverteiler 3 wird stets mit Weiterschalten des Testtaktsignals (TCK) rückgesetzt und anschließend mit jeder steigenden Taktflanke des externen Taktsignals (TIN) einen Schritt weitergezählt. Ändert sich innerhalb der maximalen Zeitvorgabe für einen Testschritt von m Taktschritten des externen Takts (TIN) das Testtaktsignal (TCK) nicht, wird der Übertragungsausgang des Zählers 3.2 und damit das Fehlersignal (ERR) aktiv.

In Fig. 4 bewirkt ein Fehler in der CMOS-Schaltung 1 in Testschritt n, daß der Betriebsstrom (IDD) nicht unter den maximal zulässigen statischen Betriebsstrom (IDDQ_MAX) abfällt. Das Testtaktsignal (TCK) bleibt für alle folgenden Taktschritte des externen Taktsignals (TIN) unverändert. Mit einer Verzögerung von m Takten wird der Übertragungsausgang des Zählers 3.2 und damit das Fehlersignal (ERR) aktiv.

Fig. 5 zeigt die Signalverläufe im Testmodus, wenn ein zusätzliches Taktsignal (TID) vom Taktverteiler 3 auf einen Eingang des Stromschwellschalters 2 geführt ist.

Ein Umschalten des Testtaktsignals (TCK) löst Umschaltvorgänge in der CMOS-Schaltung 1 aus, was zu einem starken Anstieg und anschließenden langsamen Abklingen des statischen Betriebsstroms (IDD) führt. Das mit dem externen Takt (TIN) identische auf das Gate des MOS-Transistors V im Stromschwellschalter 2 geführte Taktsignal (TID) schaltet den MOS-Transistor V ständig zwischen dem gesperrten und dem leitenden Zustand um. Der MOS-Transistor V ist so dimensioniert, daß er im leitenden Zustand auch während der Stromspitzen des Betriebsstroms der CMOS-Schaltung 1 die Basis-Emitter-Spannung des Bipolartransistors T im Stromschwellschalter 2 deutlich unter dessen Einschaltspannung absenkt. Im leitenden Zustand des MOS-Transistors V wird somit gleichzeitig der Stromschwellschalter 2 überbrückt und das Ausgangssignal des Stromschwellschalters 2 (WI) unabhängig vom Betriebsstrom der CMOS-Schaltung 1 auf logisch 0 geschaltet. Über den Stromschwellschalter 2 fällt nur eine geringe Spannung ab, so daß die Umladung der inneren Schaltungsknoten mit maximaler Geschwindigkeit erfolgt.

Aus dem leitenden Zustand wid der MOS-Transistor V stets nach einer definierten Zeit in den gesperrten Zustand umgeschaltet. Ist der Betriebsstrom (IDD) noch größer als der einer fehlerfreien CMOS-Schaltung entsprechende maximal zulässige statische Betriebsstrom (IDDQ_MAX), wird der Bipolartransistor T im Stromschwellschalter 2 leitend, und das Ausgangssignal des Stromschwellschalters 2 (WI) schaltet in den logischen Zustand 1 um. Zum Zeitpunkt der folgenden steigenden Flanke des externen Takts (TIN) liegt am invertierten T-Eingang des Flipflops 3.1 im Taktverteiler 3 der logische Wert 1 an, und das Testtaktsignal (TCK) bleibt unverändert. Der MOS-Transistor V im Stromschwellschalter 2 schaltet wieder in den leitenden Zustand um, und der Zyklus wiederholt sich. Ist beim Ausschalten des MOS- Transistors V der Betriebsstrom (IDD) kleiner als der einer fehlerfreien CMOS-Schaltung entsprechende maximal zulässige statische Betriebsstrom (IDDQ_MAX), bleibt der Bipolartransistor T im Stromschwellschalter 2 gesperrt. Damit bleibt das Ausgangssignal des Stromschwellschalters 2 (WI) auf logisch 0, das am Ausgang von Flipflop 3.1 abgegriffene Testtaktsignal (TCK) wird mit der nächsten steigenden Flanke des externen Taktsignals (TIN) invertiert, und ein neuer Testschritt beginnt.

Verwendete Bezeichnungen

1 CMOS-Schaltung
1.1 Testmustergenerator
1.2 zu testende Schaltung
1.3 Testdatenauswerteschaltung
2 Stromschwellschalter
3 Taktverteiler
3.1 T-Flipflop
3.2 Zähler
D Schottky-Diode
(ERR) Fehlersignal
(IDD) Betriebsstrom
(IDDQ_MAX) maximal zulässiger statischer Betriebsstrom
R Widerstand
T Bipolartransistor
(TID) vom Taktverteiler 3 auf einen Eingang des Stromschwellschalters 2 geführtes Taktsignal
(TIN) externes Taktsignal
(TCK) Testtaktsignale
V MOS-Transistor
(WI) Ausgangssignal des Stromschwellschalters 2

Claims (5)

1. Verfahren zur Steuerung eines Betriebsruhestromtests für CMOS-Schaltungen bei dem eine zu testende CMOS-Schaltung in Abarbeitung eines Testsatzes, der aus mehreren Testschritten besteht, mit Umschaltvorgänge auslösenden Eingangssignalen stimuliert wird, gekennzeichnet dadurch, daß
- die Eingangssignale für die Zeit, in dem der Betriebsstrom der CMOS-Schaltung (IDD) größer als der einer fehlerfreien Schaltung entsprechende maximal zulässige statische Betriebsstrom (IDDQ_MAX) ist, konstant gehalten werden,
- nach Unterschreiten des maximal zulässigen statischen Betriebsstroms (IDDQ_MAX) innerhalb eines vorgegebenen Zeitraums neue Eingangssignale bereitgestellt werden,
- bei Überschreiten der Zeitvorgabe für die Abarbeitung des Testsatzes ein Fehlersignal (ERR) gebildet wird.

2. Verfahren nach Anspruch 1, gekennzeichnet dadurch, daß bereits ein Überschreiten der Zeitvorgabe für einen Testschritt ein Fehlersignal (ERR) gebildet wird.

3. Schaltungsanordnung zur Steuerung eines Betriebsruhestromtests für selbststimulierende CMOS-Schaltungen, wobei
- die CMOS-Schaltung aus der zu testenden Schaltung und einem an alle Dateneingänge der zu testenden Schaltung angeschlossenen Testmustergenerator besteht,
- alle Takteingänge der CMOS-Schaltung an einen Taktverteiler angeschlossen sind,
- der Taktverteiler mindestens einen Freigabeeingang aufweist, über den ein Weiterschalten der Testtaktsignale blockierbar ist,
- ein Stromschwellschalter, der einen in Emitterschaltung betriebenen Bipolartransistor enthält, in der Betriebsstromleitung in Reihe zur CMOS-Schaltung angeordnet ist,
gekennzeichnet dadurch, daß
- die Basis-Emitter-Strecke des Bipolartransistors des Stromschwellschalters in Reihe zur Betriebsstromleitung geschaltet ist,
- das Ausgangssignal des Stromschwellschalters am Kollektor des Bipolartransistors abgegriffen wird und auf einen Freigabeeingang des Taktverteilers geführt ist.

4. Schaltungsanordnung nach Anspruch 3, gekennzeichnet dadurch, daß
- zur Basis-Emitter-Strecke des Bipolartransistors des Stromschwellschalters die Drain-Source-Strecke eines MOS- Transistors parallel geschaltet ist,
- das Transistorgate des MOS-Transistors mit einem weiteren Ausgang des Taktverteilers verbunden ist.

5. Schaltungsanordnung nach Anspruch 3, gekennzeichnet dadurch, daß zur Basis-Emitter-Strecke des Bipolartransistors eine Schottky- Diode parallel geschaltet ist.