DE68928837T2 - Prüf-Puffer/Register - Google Patents

Prüf-Puffer/Register

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Description

    VERWANDTE ANMELDUNGEN:
  • Diese Beschreibung bezieht sich auf die gleichzeitig anhängige Anmeldung EP-A-0 358 376 mit dem Titel "Integrated Test Circuit".
  • Diese Beschreibung bezieht sich auf die gleichzeitig anhängige Anmeldung EP-A-0 358 371 mit dem Titel "Enhanced Test Circuit".
    • TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung bezieht sich allgemein auf integrierte Schaltungen und genauer auf eine Testzelle, die in einer integrierten Schaltung verwendet wird, um eine Boundary-Scan-Teststruktur zu schaffen.
    • HINTERGRUND DER ERFINDUNG
  • Aufgrund der Fortschritte auf den Gebieten der Platinenverbindungstechnik, der Oberflächenmontagegenäuse und der IC- Dichte wird die Prüfbarkeit auf Platinenebene zunehmend komplexer. Die Kombination der fortgeschrittenen Platinenverbindungstechnik, wie z. B. vergrabene Drahtverbindungen und doppelseitige Platinen, mit der Oberflächenmontagegenäuseform erzeugt Probleme bei der In-circuit-Prüfung von Platinen. Die In-circuit-Prüfung, das häufigste Prüfverfahren auf Platinenebene, hängt von der Möglichkeit ab, die Knoten einer Schaltungsplatine physikalisch abzutasten. Mit zunehmender Platinendichte (der Anzahl der ICs auf einer Platine) wird der Prozeß der Prüfung der Platine unter Verwendung herkömmlicher Techniken schwieriger, da der physikalische Zugriff fehlt.
  • Mit zunehmender IC-Dichte (Menge an Logik auf einem Chip) nimmt in ähnlicher Weise die Anzahl der Testmuster zu, die für eine geeignete Prüfung erforderlich sind. Die In-circuit- Prüfung beruht auf Rückwärtsansteuerungstechniken, um Eingangsbedingungen zu erzwingen, um eine bestimmte IC in einer Schaltung zu testen. Wenn ein solcher Test auf eine IC auf einer Platine angewendet wird, können benachbarte ICs, deren Ausgangspuffer mit denselben Knoten verbunden sind, beschädigt werden. Die Wahrscheinlichkeit der Beschädigung einer benachbarten IC nimmt mit der Länge der Zeitspanne zu, die erforderlich ist, um einen Test durchzuführen, was direkt proportional ist zur Anzahl der angelegten Testmuster und somit zur IC- Dichte.
  • In der Industrie entstand somit Bedarf an einer Teststruktur, die Zugriff auf bestimmte ICs auf einer Platine bietet und das Prüfen bestimmter ICs ohne das Risiko der Beschädigung benachbarter ICs erlaubt.
  • Für die Boundary-Scan-Testung sind integrierte Schaltungen auf einer Platine jeweils mit Eingangs- und Ausgangsregistern versehen, in denen die momentanen Eingangs- und Ausgangsdaten der besonderen integrierten Schaltung gespeichert werden. Außerdem können die einzelnen Zwischenspeicher, aus denen das Register besteht, in einem einzelnen Schieberegister verbunden sein. In einem Boundary-Scan-Test-Testmuster werden Daten längs des Schieberegisters seriell eingegeben, bis sie in den Registern der integrierten Schaltungen an der Stelle sind. Der Test wird dann unter Verwendung der Testmusterdaten laufen gelassen, wobei die Testergebnisdaten in den Registern angeordnet werden. Um zu ermitteln, ob die Verbindungen richtig sind und die Schaltung richtig arbeitet, werden die Testergebnisdaten dann längs der Schieberegister seriell zur Untersuchung herausgenommen. Vollständigere Einzelheiten der Boundary-Scan-Testung werden in "Boundary-Scan" von Colin Maunder und Frans Beenker, veröffentlicht als Abhandlung 30.1 in dem Bericht der Internationalen Test-Konferenz 1987, gegeben. Die Konferenz wurde abgehalten in Washington, D. C., USA, am 1., 2. und 3. September 1987 und wurde durch die IEEE Computer- Gesellschaft gefördert. In Fig. 9 dieser Abhandlung ist ein Entwurf für eine Einbit-Testzelle gezeigt.
  • Auf den Seiten 714 bis 723 dieser Abhandlung ist eine Boundary-Test-Zelle mit zwei Speichern und zwei Multiplexern offenbart. Der erste Multiplexer wählt den Eingang für den ersten Speicher von dem Ausgang des zweiten Multiplexers und von einem seriellen Boundary-Scan-Eingang. Der zweite Multiplexer wählt den Ausgang der Zelle von zwischen dem Eingang in die Zelle und dem Ausgang des zweiten Speichers. Der zweite Speicher ist zum Empfang des Ausgangs des ersten Speichers angeschlossen.
  • Die Zelle kann in der Weise betrieben werden, daß sie von dem seriellen Eingang des Boundary Scans empfangene Daten ausgibt und an dem Eingang der Zelle vorhandene Daten aufnimmt, wobei diese zwei Operationen aber nicht gleichzeitig ausgeführt werden können. Die aufgenommenen Daten können von dem ersten Speicher in einen seriellen Boundary-Scan-Ausgangsanschluß gespeist werden.
  • Ein Ziel der vorliegenden Erfindung ist die Schaffung eines Boundary-Scan-Testsystems, das die mit früheren Testsystemen verbundenen Nachteile und Probleme im wesentlichen beseitigt.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine integrierte Schaltung, die in Test- und Normalmodi betrieben werden kann, geschaffen, wie sie in Anspruch 1 beansprucht wird.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Testen eines Schaltungssystems geschaffen, wie es in Anspruch 32 beansprucht wird.
  • Um eine Beobachtung und Steuerung der Eingabe in die und von der Kombinationslogik zu schaffen, die selbst über keine Boundary-Scan-Testfähigkeit verfügt, schafft das Boundary- Scan-Testsystem der vorliegenden Erfindung in einer Ausführung Partitionierungsvorrichtungen wie etwa Register, Zwischenspeicher, Sende-Empfänger und Puffer mit einer Boundary-Scan- Testfähigkeit. Jede Testvorrichtung umfaßt ein Eingabetestregister zur Beobachtung der Eingaben in die Testvorrichtung und zur Steuerung der Ausgaben an die interne Logik (Register, Zwischenspeicher, Puffer oder Sende-Empfänger). Zur Beobachtung des Ausgangs von der internen Logik und zur Steuerung der Ausgänge zur Kombinationslogik wird ein Ausgangs-Testregister geschaffen. Ähnlich werden Testzellen zur Beobachtung und Steuerung von Signalen verwendet, die wie etwa Taktsignale für Steuerzwecke in die Testvorrichtung eingegeben werden. Die Testschaltung kann verbesserte Merkmale wie etwa eine Signaturanalyse, eine Pseudozufallsmuster-Erzeugung und Polynomanzapfungs-Fähigkeiten umfassen.
  • Das Eingangs- und Ausgangstestregister kann mehrere Testzellen umfassen, die jede einen ersten Multiplexer enthalten, der mehrere Eingänge an einen ersten Speicher anschließt, der auf Steuersignale anspricht, die durch einen Steuerbus bereitgestellt werden. Der Ausgang des ersten Speichers ist an einen zweiten Speicher angeschlossen. Der Ausgang des zweiten Speichers ist zusammen mit einem oder mehreren anderen Eingängen an einen Eingang zu einem zweiten Multiplexer angeschlossen. Der zweite Multiplexer wird durch ein weiteres Steuersignal auf dem Zentralbus gesteuert. Der Ausgang des ersten Speichers und der Ausgang des zweiten Speichers sind als Eingänge an den ersten Multiplexer angeschlossen.
  • Die vorliegende Erfindung schafft mehrere technische Vorteile gegenüber dem Stand der Technik. Da die Testfähigkeit in Verbindung mit herkömmlichen Teilen wie etwa Puffern, Zwischenspeichern, Registern und Sende-Empfängern bereitgestellt werden kann, können die Testmerkmale leicht in existierende Entwürfe integriert werden. Weiter kann die Testvorrichtung mit einem minimalen Organisationsaufwand in existierenden Entwürfen verwendet werden. Weiter kann die Testvorrichtung Testfunktionen gleichzeitig mit normalen Operationen der Kombinationslogik ausführen und auf diese Weise die Testzeit verringern.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird auf die folgenden Beschreibungen in Verbindung mit den beigefügten Zeichnungen Bezug genommen, in welchen:
  • Fig. 1 ein Schaltbild einer integrierten Schaltung zeigt, die am Rand der internen Anwendungslogik angeordnete Testzellen besitzt;
  • Fig. 2 ein Schaltbild einer bevorzugten Ausführung der Testzelle der Fig. 1 zeigt;
  • Fig. 3 ein Schaltbild der Verbindungen zwischen den Testzellen auf einer integrierten Schaltung zeigt;
  • Fig. 4a ein Schaltbild einer bevorzugten Ausführung einer bidirektionalen Testzelle zeigt;
  • Fig. 4b ein Schaubild der bidirektionalen Testzelle der Fig. 4a zeigt, die innerhalb einer integrierten Schaltung angeordnet ist; und
  • Fig. 5 ein Implementierung der Testzelle der vorliegenden Erfindung zeigt.
  • Fig. 6 zeigt eine Testschaltung, die eine Basistestzelle mit einer Vergleichslogikschaltung enthält;
  • Fig. 7 zeigt eine Testschaltung, die eine Basistestzelle mit einer PRPG/PSA-Logikschaltung enthält;
  • Fig. 8 zeigt eine Testschaltung, die eine Basistestzelle mit einer PRPG/PSA-Logikschaltung und einer programmierbaren Polynomanzapfungs-Logikschaltung zeigt;
  • Fig. 9a-b zeigen Verbindungen zwischen Testschaltungen, die programmierbare Polynomanzapfungs-Logikschaltungen enthalten;
  • Fig. 10 zeigt eine bidirektionale Testzelle mit einer PRPG/PSA-Testschaltung;
  • Fig. 11 zeigt eine bidirektionale Testzelle mit einer PRPG/PSA-Testschaltung und einer programmierbaren Polynomanzapfungs-Schaltung;
  • Fig. 12 zeigt eine Schaltung, die Testvorrichtungen verwendet, um von einer Standardkombinationslogik die Eingänge zu beobachten und die Ausgänge zu steuern;
  • Fig. 13 zeigt ein Schaltbild einer bevorzugten Ausführung einer Testvorrichtung der Fig. 12;
  • Fig. 14 zeigt ein Schaltbild einer Testvorrichtung, die PSA- Operationen durchführt; und
  • Fig. 15 zeigt ein Schaltbild einer Testvorrichtung, die gleichzeitig PSA- und PRPG-Operationen durchführt.
  • Fig. 16 zeigt ein Schaltbild einer Testvorrichtung, die eine Zählsequenz durchführt.
    • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Die bevorzugte Ausführung der vorliegenden Erfindung wird am besten verstanden mit Bezug auf die Fig. 1-5 der Zeichnungen, wobei für ähnliche und entsprechende Teile der verschiedenen Zeichnungen ähnliche Bezugszeichen verwendet werden.
  • Fig. 1 zeigt ein Blockschaltbild einer integrierten Schaltung (IC) 10, die um ihren Rand angeordnete Testzellen 12a-h besitzt, um den Datenfluß durch die Anwendungslogik 14 der IC 10 zu steuern und zu beobachten. Die integrierte Schaltung 10 umfaßt mehrere Anschlußstifte 16, die eine elektrische Verbindung zwischen der integrierten Schaltung 10 und anderen integrierten Schaltungen zur Verfügung stellen. Zum Zweck der Darstellung ist die integrierte Schaltung 10 mit vier Anschlußstiften, die die Eingangssignale IN1, IN2, IN3 und IN4 empfangen, sowie vier Anschlußstiften gezeigt, die die Ausgangssignale OUT1, OUT2, OUT3 und OUT4 liefern. Andere Signale für den Chip umfassen einen seriellen Dateneingang (SDI), einen Steuerbus 17 sowie einen seriellen Datenausgang (SDO). Die Eingangssignale IN1-IN4 sind mit den Eingangspuffern 18 verbunden, deren Ausgänge an die entsprechenden Testzellen 12a-d weitergeleitet werden. Jede Testzelle 12a-h besitzt ihren eigenen seriellen Dateneingang und seriellen Datenausgang, die mit SDI 1-8 und SDO 1-8 durchnumeriert sind. In der dargestellten Konfiguration ist der SDI-Eingang in die IC 10 mit SDI1 der Testzelle 12a verbunden; die SDI-Eingänge der folgenden Zellen 12b-h empfangen den SDO der vorangehenden Zelle. Somit ist SDO1 mit SDI2 verbunden, SDO2 mit SDI3 verbunden usw. SDO8 ist mit dem SDO-Anschlußstift der IC 10 verbunden. Der Steuerbus 17 ist parallel mit jeder Testzelle 12a-f verbunden.
  • Jede Testzelle enthält einen Dateneingang (DIN) und einen Datenausgang (DOUT). Für die Eingangstestzellen 12a-d ist DIN mit dem Ausgang des entsprechenden Puffers 18 verbunden, während DOUT mit den Eingängen der Anwendungslogik 14 verbunden ist. Die Eingänge der Anwendungslogik 14 sind mit IN1'- IN4' durchnumeriert, entsprechend den Eingängen IN1-IN4. IN1'- IN4' wären die Eingänge für den Chip, wenn keine Teststruktur vorgesehen wäre.
  • Die Ausgänge der Anwendungslogik 14 sind mit OUT1', OUT2', OUT3' und OUT4' bezeichnet. Die Ausgänge der Anwendungslogik OUT1'-OUT4' sind mit den Dateneingängen (DIN) der Ausgangstestzellen 12e-h verbunden. Die Datenausgänge (DOUT) der Ausgangstestzellen 12e-h sind mit den Ausgangspuffern 20 verbunden, die den Ausgangssignalen OUT1-OUT4 zugeordnet sind.
  • Die Testzellen 12a-h bieten die Grundlage für einen großen Vorteil hinsichtlich der Testfunktionalität innerhalb der integrierten Schaltung 10. Der SDI tritt über die Testzelle 12a in die IC 10 ein und kann zu jeder nachfolgenden Zelle 12b-h vorrücken, wobei er möglicherweise von der Testzelle 12 h über SD08 ausgegeben wird. Der serielle Datenpfad wird verwendet, um Daten in die jeweiligen Testzellen 12a-h hinein- und herauszuschieben.
  • Der Steuerbus erzeugt Signale zum Betreiben der jeweiligen Testzellen 12a-h während der Prüfung und wird in Verbindung mit den Fig. 2-3 genauer beschrieben. Wenn die Testzellen 12ah in einen Testmodus versetzt werden, unterbinden sie den normalen Datenfluß in die IC 10 und aus dieser heraus. Im Testmodus steuert jede Testzelle 12a-h den Logikknoten, der mit ihrem Ausgang verbunden ist, und beobachtet den Logikknoten, der mit ihrem Eingang verbunden ist. Wie z. B. in Fig. 1 gezeigt, können die mit den vier Eingängen IN1-IN4 verbundenen Testzellen 12a-d die Logikpegel an den Eingängen IN1-IN4 beobachten und die Logikpegel an den Ausgängen IN1'-IN4' steuern. In ähnlicher Weise können die mit den vier Ausgängen verbundenen Testzellen 12e-h die Logikpegel an den Eingängen OUT1'-OUT4' beobachten und die Logikpegel an den Ausgängen OUT1-OUT4 steuern.
  • In Fig. 2 ist ein genaues Blockschaltbild einer einzelnen Testzelle 12 gezeigt. Die Testzelle 12 besitzt drei Datenein gänge: Dateneingang (DIN), Beobachtbarkeitsdateneingang (ODI) und serieller Dateneingang (SDI). Es sind zwei Datenausgänge vorgesehen: Datenausgang (DOUT) und serieller Datenausgang (SDO). Der Steuerbus 17 umfaßt fünf Signale, die Dateneingangsmultiplexerauswahlsignale A und B, ein Registertaktsignal (CLK), ein Zwischenspeicherfreigabesignal (HOLD) und ein Datenausgangsmultiplexerauswahlsignal (DMX).
  • Ein erster Multiplexer 22 empfängt die Signale ODI und SDI gemeinsam mit dem Ausgang eines D-Flip-Flops 24 und den invertierten Ausgang eines D-Zwischenspeichers 26. Der Ausgang des Multiplexers 22 ist mit dem Eingang des Flip-Flops 24 verbunden. Das Signal CLK ist mit dem Flip-Flop-Takteingang verbunden. Der Ausgang des Flip-Flops 24 ist mit dem Eingang des Zwischenspeichers 26 verbunden und erzeugt ferner das Signal SDO. Der Ausgang des Zwischenspeichers 26 ist mit dem Eingang eines zweiten Multiplexers 28 zusammen mit dem Signal DIN verbunden. Das Signal HOLD ist mit der Zwischenspeicherfreigabe verbunden. Der Ausgang des Multiplexers 28 liefert das Signal DOUT. Der Multiplexer 28 wird durch das Signal DMX freigegeben.
  • Im Betrieb ermöglicht der 4 : 1-Multiplexer 22, daß der Eingang in das Flip-Flop 24 aus einer von vier möglichen Quellen gewählt wird: ODI, SDI, der Ausgang des Flip-Flops 24 oder der invertierte Ausgang des Zwischenspeichers 26. Der Zwischenspeicher 26 kann so gesteuert werden, daß er den Ausgang des Flip-Flops 24 weiterleitet oder seinen aktuellen Zustand hält, in Abhängigkeit von dem am HOLD-Eingang angelegten Logikpegel. Der 2 : 1-Multiplexer 28 ermöglicht, daß der Ausgang DOUT entweder vom Eingang DIN oder vom Ausgang des Zwischenspeichers 26 gesteuert wird, in Abhängigkeit von dem am Eingang DMX angelegten Logikpegel. Die Kombination des 4 : 1-Multiplexers 22, des Flip-Flops 24, des Zwischenspeichers 26 und des 2 : 1-Multiplexers ermöglicht der Testzelle 12, in vier synchronen Modi zu operieren: Laden, Verschieben, Kippen und Leerlauf.
  • Im Lademodus taktet die Testzelle 12 den Logikzustand des Eingangs ODI für das D-Flip-Flop 24 über den Multiplexer 22. Der Eingang ODI ist mit einem Signal verbunden, das während des Tests beobachtet werden soll, wobei in den meisten Fällen der Eingang ODI mit demselben Boundary-Signal verbunden ist, das mit dem Eingang DIN der Testzelle verbunden ist. ODI kann jedoch auch mit anderen Signalen verbunden sein. Um zu veranlassen, daß eine Ladeoperation stattfindet, werden die Eingänge A und B auf vorgegebene Pegel gesetzt, wodurch dem Eingang ODI erlaubt wird, mit dem Flip-Flop 24 über den 4 : 1- Multiplexer 22 verbunden zu werden. Normalerweise liegt der Eingang HOLD für den Zwischenspeicher 26 auf Niedrigpegel, wodurch der Zwischenspeicherausgang gezwungen wird, während einer Ladeoperation in seinem aktuellen Zustand zu verharren.
  • Im Schiebemodus taktet die Testzelle den logischen Zustand des Eingangs SDI in das Flip-Flop 24 und gibt dessen Logikzustand über den Ausgang SDO aus. Der Schiebemodus ermöglicht den Testzellen 12 im Boundary-Scan-Pfad, miteinander verbunden zu werden, so daß serielle Daten in und aus dem Boundary-Scan- Pfad geschoben werden können. In einer Boundary-Scan-Konfiguration ist der Eingang SDI der Testzelle mit dem Ausgang SDO der vorangehenden Testzelle verbunden, wie in Fig. 1 gezeigt ist. Um zu bewirken, daß die Schiebeoperation stattfindet, werden die Eingänge A und B auf vorgegebene Pegel gesetzt, wodurch dem Eingang SDI ermöglicht wird, über den 4 : 1-Multiplexer mit dem Flip-Flop 24 verbunden zu werden. Normalerweise wird der Eingang HOLD des Zwischenspeichers 26 auf Niedrigpegel gehalten, wodurch der Zwischenspeicherausgang gezwungen wird, während der Schiebeoperation in seinem aktuellen Zustand zu verharren.
  • Im Kippmodus kippt der Ausgang des Flip-Flops 24 zwischen zwei Logikzuständen mit der Rate des Eingangs CLK, unabhängig vom Zustand der Eingänge SDI oder ODI. In dieser Konfiguration ist der Eingang HOLD auf einen logischen Hochpegel gesetzt, um den Zwischenspeicher 26 freizugeben, während die Eingänge A und B so gesetzt sind, daß der invertierte Ausgang des Zwischenspeichers 26 zum Flip-Flop 24 weitergeleitet wird. Mit dem auf diese Weise gesetzten Steuereingang wird vom Ausgang des Flip- Flops 24 zum Eingang des Zwischenspeichers 26 und vom invertierten Ausgang des Zwischenspeichers 26 zum Eingang des Flip- Flops 24 ein Rückkopplungspfad gebildet. Aufgrund der Datenumkehrung am invertierten Ausgang des Zwischenspeichers 26 wird bei jedem Eingang CLK der entgegengesetzte logische Zustand in das Flip-Flop 24 getaktet, was einen Kippeffekt erzeugt.
  • Im Leerlaufmodus verharrt die Testzelle im aktuellen Zustand, während CLK aktiv ist, unabhängig von den Zuständen der Eingänge SDI oder ODI. In dieser Konfiguration wird der Ausgang des Flip-Flops 24 über den 4 : 1-Multiplexer weitergeleitet. Somit wird der Eingang des Flip-Flops 24 mit seinem Ausgang verbunden, wodurch der aktuelle Zustand des Flip-Flops 24 bei jedem Takteingang aufgefrischt werden kann. Die Testzelle 12 kann sich entweder im 'Normal"-Modus oder im "Test"-Modus befinden. Im Normalmodus schafft die Testzelle 12 den Datenpfad, über den die Eingänge (IN1-IN4) und der Ausgang (OUT1- OUT4) frei weitergeleitet werden. Der Normalmodus wird erreicht durch Setzen des Signals DMX derart, daß das Signal DIN über den Multiplexer 28 zu DOUT weitergeleitet wird. Während des Normalmodus kann die Testzelle 12 in irgendeinem der vier synchronen Modi (Laden, Schieben, Leerlauf oder Kippen) betrieben werden, ohne die normale Operation der IC 10 zu stören.
  • Ein Steuersignal kann über die Eingänge A und B ausgegeben werden, um die Testzelle 12 zu veranlassen, eine Ladeoperation durchzuführen. Die Ladeoperation veranlaßt die Testzelle 12, den am Eingang ODI anliegenden Logikpegel aufzunehmen. Sobald die Daten aufgenommen worden sind, können sie aus der Testzelle 12 herausgeschoben werden, indem eine Schiebeoperation durchgeführt wird. Die Ladeoperation findet synchron zum Eingang CLK statt. Nach der Schiebeoperation kehrt die Testzelle 12 typischerweise in den Leerlaufmodus zurück. Diese Fähigkeit erlaubt der Testzelle 12, einen Eingang der IC abzutasten und/oder Boundary-Signale auszugeben und die Abtastdaten während der normalen Operation der IC zur Untersuchung herauszuschieben. Die Fähigkeit zum Abtasten der Boundary-Daten während normaler Operationen ermöglicht der Testzelle 12, die funktionellen Wechselwirkungen mehrerer ICs auf einer Schaltungsplatine zu überprüfen, ohne daß eine teuere Testausrüstung und externe Prüfspitzen verwendet werden müssen.
  • Auch im Normalmodus kann die Steuerung über den Eingang DMX ausgegeben werden, um die Testzelle 12 zu veranlassen, ein vorgegebenes Testdatenbit in den normalen Eingang/Ausgang- Boundary-Pfad der IC einzufügen. Das einzufügende Testdatenbit wird mittels einer Schiebeoperation in das Flip-Flop 24 geschoben. Der Eingang HOLD des Zwischenspeichers 26 wird auf Hochpegel gesetzt, um den Testdaten im Flip-Flop zu ermöglichen, über den Zwischenspeicher weitergeleitet und in den 2 : 1- Multiplexer 28 eingegeben zu werden. Um die Testdaten einzufügen, wir der Eingang DMX auf einen Pegel gesetzt, der den Multiplexer veranlaßt, die Testdaten vom Ausgang des Zwischenspeichers 26 zum Ausgang DOUT weiterzuleiten. Nachdem die Testdaten eingefügt worden sind, wird der Eingang DMX umgeschaltet, um den 2 : 1-Multiplexer 28 zu veranlassen, die normalen Daten von DIN zu DOUT weiterzuleiten.
  • Die Möglichkeit zum Einfügen von Testdaten während normaler Operationen erlaubt den Testzellen, das normale Verhalten einer oder mehrerer ICs in einer Schaltung zu modifizieren. Eine bestimmte Verwendung der Einfügemöglichkeit besteht darin, einen Fehler in den Eingangs- und/oder Ausgangs-Rand einer oder mehrerer ICs einer Schaltungsplatine einzufügen, um zu prüfen, ob der Fehler detektiert und korrigiert werden kann. Um die Abtast- und Einfügetestfunktionen während der normalen Operation durchzuführen, muß die Testzelle 12 die Steuerung über den Steuerbus 17 zu einem qualifizierten Zeitpunkt empfangen.
  • Die Testzelle 12 kann ferner während des normalen Modus einen Selbsttest durchführen, ohne die normale Operation der IC 10 zu stören. Eine Schiebeoperation kann durchgeführt werden, um das Flip-Flop 24 mit einem bekannten Zustand zu initialisieren. Nach der Schiebeoperation wird ein Steuersignal ausgegeben um die Testzelle 12 zu veranlassen, für einen CLK-Übergang in den Kippmodus zu wechseln. Während dieses Übergangs wird das Flip-Flop mit dem Inversen seines Zustands geladen. Nach dieser Inversion der Daten wird eine weitere Schiebeoperation durchgeführt, um die Inhalte des Flip-Flop 24 wiederzugewinnen und die Inversionsoperation zu überprüfen. Dieser Test überprüft die kombinierte Operation des Flip-Flop 24, des 4 : 1- Multiplexers 22 und des Zwischenspeichers 26 aller Testzellen zusammen mit der Integrität des gesamten Boundary-Scan-Pfades.
  • Im Testmodus unterbindet die Testzelle 12 den normalen Fluß der Daten vom Eingang DIN zum Ausgang DOUT. In den Testmodus wird gewechselt, indem der Eingang DMX auf einen solchen Pegel gesetzt wird, daß der Ausgang des Zwischenspeichers 26 mit dem Ausgang DOUT verbunden ist. Normalerweise wird die Testzelle 12 vor dem Eintritt in den Testmodus mittels eines Schiebemusters vorbereitet, so daß ein Anfangstestmuster ausgegeben wird. Ferner befindet sich die Testzelle 12 üblicherweise in einem Leerlaufzustand und der Eingang HOLD des D-Zwischenspeichers wird auf Niedrigpegel gesetzt, so daß dessen aktueller Ausgang erhalten bleibt.
  • Während des Testmodus kann eine Ladeoperation ausgeführt werden, die die Testzelle 12 veranlaßt, den am Eingang ODI anliegenden Logikpegel aufzunehmen. Die Ladeoperation findet synchron zum CLK-Eingang statt. Während einer Ladeoperation ist der Eingang HOLD auf Niedrigpegel gesetzt, so daß der D- Zwischenspeicher in seinem aktuellen Zustand verharrt. In ähnlicher Weise verharrt der Ausgang DOUT in seinem aktuellen Zustand, da er durch den Zwischenspeicherausgang gesteuert wird.
  • Nach der Ladeoperation wird eine Schiebeoperation durchgeführt, die die Testzelle 12 veranlaßt, die Daten über das Flip-Flop 24 vom Eingang SDI zum Ausgang SDO zu schieben. Die Schiebeoperation erlaubt der Testzelle, die während einer vorangehenden Ladeoperation aufgenommenen Daten herauszuschieben und die nächsten Ausgangstestdaten hereinzuschieben, um sie an den Ausgang DOUT anzulegen. Die Schiebeoperation findet synchron zum CLK-Eingang statt. Während einer Schiebeoperation wird der Eingang HOLD auf Niedrigpegel gehalten, so daß der Ausgang des Zwischenspeichers 26 in seinem aktuellen Zustand verharrt. In ähnlicher Weise verharrt der Ausgang DOUT in seinem aktuellen Zustand, da er vom Zwischenspeicherausgang gesteuert wird.
  • Nach der Lade- und Schiebeoperationssequenz kehrt die Testzelle 12 in den Leerlaufmodus zurück, wobei der Eingang HOLD auf Hochpegel gesetzt wird, so daß der Zwischenspeicher 26 mit den neuen Ausgangstestdaten aktualisiert wird, die sich im Flip-Flop 24 befinden. Wenn der Zwischenspeicher 26 aktualisiert wird, werden die neuen Ausgangstestdaten an den Ausgang DOUT angelegt. Nach der Aktualisierungsoperation wird der Eingang HOLD auf Niedrigpegel gesetzt, so daß der Zwischenspeicher 26 während der nachfolgenden Lade- und Schiebeoperationen in seinem aktuellen Zustand verharrt.
  • Die Halte-, Lade-, Schiebe- und Aktualisierungs/Anlege-Sequenz wird während der Boundary-Scan-Prüfung der an der Testschaltung angeschlossenen internen und externen Logikelemente wiederholt. Durch Vorsehen separater Speicherelemente für die Ausgangsteststeuerung (nämlich Zwischenspeicher 26) und der Eingangstestbeobachtung und Verschiebung (nämlich Flip-Flop 24) kann die Testzelle 12 die interne Logik einer IC 10 und die externe Logik und/oder die Drahtverbindungen, die gleichzeitig mit dem Rand der IC verbunden sind, testen. Dieses Merkmal reduziert die Testzeit erheblich.
  • Während des Testmodus kann die Testzelle 12 eine Kippoperation ausführen. Da der Ausgang des Zwischenspeichers 26 während des Testmodus mit dem Ausgang DOUT verbunden ist, kann der Ausgang DOUT veranlaßt werden, mit der Rate des CLK-Eingangs zu kippen, wenn die Kippoperation durchgeführt wird. Der Vorteil der Verwendung eines D-Zwischenspeichers anstelle eines zweiten D- Flip-Flops besteht darin, daß der D-Zwischenspeicher veranlaßt werden kann, den Ausgang Q des D-Flip-Flops weiterzuleiten, indem der Eingang HOLD auf Hochpegel gesetzt wird. Der Kippmodus kann als einfacher Testmustergenerator oder zur Messung von Parametern der Ausgangspuffer 20 der IC 10 verwendet werden.
  • Fig. 3 zeigt eine vereinfachte Ansicht eines IC-Entwurfs mit einem Eingang (IN), einem Ausgang (QUT), einem Anwendungslogikabschnitt 14 und einem Boundary-Scan-Pfad, der aus zwei Testzellen 121 und 12j besteht. Der Eingang der Anwendungslogik 14 ist mit dem Ausgang des 2 : 1-Multiplexers 28 der Testzelle 121 verbunden und mit IN' bezeichnet. Der Ausgang der Anwendungslogik ist mit OUT' bezeichnet und mit den Signalen DIN und ODI der Testzelle 12j verbunden:
  • Der Eingang IN führt in den Eingang DIN der Eingangstestzelle 121, läuft über den 2 : 1-Multiplexer 28 und wird vom Eingangstestzellenausgang DOUT über IN' an die Anwendungslogik 14 ausgegeben. In ähnlicher Weise führt der Anwendungslogikausgang OUT' zum Eingang DIN der Ausgangstestzelle 12j, läuft über dessen 2 : 1-Multiplexer 28 und wird über den Ausgangstestzellenausgang DOUT und über OUT von der IC ausgegeben. Der Eingang ODI der Eingangstestzelle 121 ist mit dem Eingang der IC (IN) verbunden, während der Eingang ODI der Ausgangstestzelle 12j mit dem Anwendungslogikausgang (OUT') verbunden ist. Der Eingang SDI der IC ist mit dem Eingang SDI der Eingangstestzelle verbunden, während der serielle Datenausgang (SDO) der IC mit dem Ausgangstestzellenausgang SDO verbunden ist. Zwischen dem Ausgang SDO der Eingangstestzelle 121 und dem Eingang SDI der Ausgangstestzelle 12j besteht ein serieller Datenpfad, der eine interne Verbindung zwischen den Testzellen für die Verschiebung von Daten erzeugt. Die Steuerbussignale (A, B, CLK, HOLD und DMX) sind mit beiden Testzellen 121 und 12j verbunden, so daß beide zusammen in synchroner Weise operieren können.
  • Im Normalmodus fließen die Daten von IN zu IN' über die Eingangstestzelle 121 in die Anwendungslogik 14 und von der Anwendungslogik aus OUT' über die Ausgangstestzelle 12j nach OUT. Die folgenden Beispiele beschreiben die Sequenz der Steuersignale, die über den Steuerbus 17 ausgegeben werden, um die Testzellen 121 und 12j zu veranlassen, eine Abtast- und Einfügetestoperation am Rand der IC der Fig. 3 während der normalen Operation durchzuführen.
    • Beispieloperationssequenz
  • 1) Anfangs befinden sich beide Testzellen im Normalmodus und im Leerlaufmodus
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv
  • - (wobei BA den Auswahlsteuersignalen entspricht, die an den 4 : 1-Multiplexer 22 ausgegeben werden)
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 2) Wechsel in den Lademodus für ein CLK, um die Eingangs- und Ausgangsranddaten aufzunehmen
  • - Steuerbus: DMX = 0, BA = 01, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Logikpegel an ihrem Eingang ODI auf
  • 3) Eintritt in den Schiebemodus für zwei CLKs, um die aufgenommenen Daten herauszuschieben
  • - Steuerbus: DMX 0, BA = 00, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Logikpegel an ihrem Eingang SDI auf
  • 4) Eintritt in den Leerlaufmodus, Test abgeschlossen
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
    • Testdateneinfügeoperationssequenz
  • 1) Anfangs befinden sich beide Testzellen im Normalmodus und im Leerlaufmodus
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 2) Eintritt in den Schiebemodus für zwei CLKs, um die Testdaten zum Einfügen zu laden
  • - Steuerbus: DMX = 0, BA = 00, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Logikpegel an ihrem Eingang SDI auf
  • 3) Eintritt in den Leerlaufmodus und Aktualisieren der D- Zwischenspeicher beider Testzellen mit den einzufügenden Testdaten
  • - Steuerbus: DMX = 0, BA = 11, HOLD = "0,1,0", CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen werden mit den Logikpegeln in den D-Flip-Flops aktualisiert
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 4) Verharren im Leerlaufmodus, Setzen von DMX auf Hochpegel, um Testdaten einzufügen
  • - Steuerbus: DMX = 1, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird vom Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 5) Verharren im Leerlaufmodus, Setzen von DMX auf Niedrigpegel, um die Testdaten zu entfernen, Test abgeschlossen
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • Während des Testmodus wird der normale Fluß von Eingangs- und Ausgangsdaten durch die Testzellen 121 und 12j unterbunden. Im Testmodus steuert die Eingangstestzelle 121 den Eingang IN' der Anwendungslogik und beobachtet den Eingang IN der IC. In ähnlicher Weise steuert die Ausgangstestzelle 12j den Ausgang OUT von der IC 10 und beobachtet den Ausgang OUT' der Anwendungslogik. Die folgenden Beispiele beschreiben die Sequenz der Steuersignale, die über den Steuerbus ausgegeben werden, um die Testzellen 121 und 12j zu veranlassen, einen Boundary- Scan-Test und eine Ausgangspuffer Kippoperation durchzuführen.
    • Boundary-Scan-Testoperationssequenz
  • 1) Anfangs befinden sich beide Testzellen im Normalmodus und im Leerlaufmodus
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 2) Eintritt in den Schiebemodus für zwei CLKs, um das erste Ausgangstestmuster hineinzuschieben
  • - Steuerbus: DMX = 0, BA = 00, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Logikpegel an ihrem Eingang SDI auf
  • 3) Eintritt in den Leerlaufmodus, Aktualisieren der D-Zwischenspeicher mit dem ersten Ausgangstestmuster
  • - Steuerbus: DMX = 0, BA = 11, HOLD = "0,1,0", CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen werden mit den Logikpegeln in den D-Flip-Flops aktualisiert
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 4) Verharren im Leerlaufmodus, Eintritt in den Testmodus, Anlegen des ersten Ausgangstestmusters
  • - Steuerbus: DMX = 1, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird vom Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 5) Eintritt in den Lademodus für einen CLK, um Eingangs- und Ausgangsranddaten aufzunehmen
  • - Steuerbus: DMX = 1, BA = 01, HOLD = 0, CLK = aktiv
  • - der Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • die D-Flip-Flops beider Testzellen nehmen mit dem Takt die Logikpegel an ihrem Eingang ODI auf
  • 6) Eintritt in den Schiebemodus für zwei CLKs, um die aufgenommenen Daten herauszuschieben und das nächste Ausgangstestmuster hereinzuschieben
  • - Steuerbus: DMX = 1, BA = 00, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird vom Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Logikpegel an ihrem Eingang SDI auf
  • 7) Eintritt in den Leerlaufmodus, Aktualisieren der D-Zwischenspeicher, um das nächste Ausgangstestmuster anzulegen - Steuerbus: DMX = 1, BA = 11, HOLD = "0,1,0", CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird vom Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • - die D-Zwischenspeicher beider Testzellen werden mit den Logikpegeln in den D-Flip-Flops aktualisiert
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 8) Wiederholen der Schritte 5 bis 7, bis der Boundary-Test abgeschlossen ist, und anschließendes Ausgeben von Steuersignalen, um in den Normalmodus und den Leerlaufmodus zurückzukehren (Schritt 1)
    • Ausgangspufferkippoperationssequenz
  • 1) Anfangs befinden sich beide Testzellen im Normalmodus und im Leerlaufmodus
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 2) Eintritt in den Schiebemodus für zwei CLKs, um das Ausgangspufferkippmuster hereinzuschieben
  • - Steuerbus: DMX = 0, BA = 00, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Logikpegel an ihrem Eingang SDI auf
  • 3) Eintritt in den Leerlaufmodus, Aktualisieren der D-Zwischenspeicher mit dem Ausgangstestmuster
  • - Steuerbus: DMX = 0, BA = 11, HOLD = "0,1,0", CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen werden mit den Logikpegeln in den D-Flip-Flops aktualisiert
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 4) Verharren im Leerlaufmodus, Eintritt in den Testmodus, Anlegen des Ausgangstestmusters
  • Steuerbus: DMX = 1, BA = 11, HOLD = 0, CLK = aktiv
  • - Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird vom Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • 5) Eintritt in den Kippmodus, Setzen des Eingangs HOLD auf Hochpegel, Kipptest beginnt (für "N" Takteingänge)
  • - Steuerbus: DMX = 1, BA = 10, HOLD = 1, CLK = aktiv
  • - der Eingang IN' der Anwendungslogik wird durch den Eingang des D-Zwischenspeichers der Testzelle gesteuert
  • - der Ausgang OUT der IC wird durch den Ausgang des D-Zwischenspeichers der Testzelle gesteuert
  • - die D-Zwischenspeicher beider Testzellen leiten Daten vom D-Flip-Flop zum Ausgang DOUT weiter
  • - die D-Flip-Flops beider Testzellen nehmen mit dem Takt den Q-Ausgang des D-Zwischenspeichers auf
  • 6) Eintritt in den Leerlaufmodus, Setzen der Eingänge HOLD und DMX auf Niedrigpegel, Kipptest abgeschlossen
  • - Steuerbus: DMX = 0, BA = 11, HOLD = 0, CLK = aktiv Eingang IN' der Anwendungslogik wird durch den Eingang IN der IC gesteuert·
  • - der Ausgang OUT der IC wird durch den Ausgang OUT' der Anwendungslogik gesteuert
  • - die D-Zwischenspeicher beider Testzellen verharren in ihren aktuellen Zuständen
  • - die D-Flip-Flops beider Testzellen verharren in ihren aktuellen Zuständen
  • Zur Beachtung: Wenn in Fig. 3 nicht gewünscht ist, die Eingangstestzelle während des Kipptests zu kippen, kann ein separater HOLD-Eingang verwendet werden, um den Ausgang der Eingangstestzelle zu zwingen, statisch zu bleiben, während die Ausgangstestzelle kippt. In ähnlicher Weise können separate Steuersignale (A und B) die Eingangstestzelle in einen Leerlaufmodus versetzen, während die Ausgangstestzelle kippt.
  • In Fig. 4a ist ein Blockschaltbild einer zweckmäßigen Implementierung einer bidirektionalen Testzelle 30 gezeigt. Die bidirektionale Testzelle 30 kann in Verbindung mit einem Eingang/Ausgang-Anschlußstift verwendet werden, über den Signale in beide Richtungen fließen können. Die bidirektionale Zelle 30 verwendet die in Fig. 2 gezeigte Testzelle 12 als Basiszelle, wobei eine zusätzliche Schaltung hinzugefügt ist, um eine bidirektionale Operation zu gewährleisten. Genauer stellt die bidirektionale Zelle 30 drei zusätzliche Multiplexer 32, 34 und 36 zur Verfügung. Der erste Multiplexer 32 besitzt zwei Eingänge SYSG (die System-Tristate-Freigabe) und TSTG (die Test-Tristate-Freigabe). Der Multiplexer wird durch ein Signal SELG (Auswahlfreigabe) gesteuert, das einen von zwei Eingängen auswählt. Der Ausgang des ersten Multiplexers 32 ist OBG (Ausgangspuffer-Tristate-Freigabe). Das Signal OBG steuert den Ausgangszustand des Tristate-Ausgangspuffers der IC.
  • Der zweite Multiplexer 34 empfängt zwei Eingänge, ein Signal DINA und ein Signal DINB. Der Multiplexer 34 wird durch den Ausgang des Multiplexers 32, das Signal OBG, gesteuert. Der Eingang DINA ist ein Ausgang der Anwendungslogik 14 der IC, während der Eingang DINB der externe Eingang vom E/A-Puffer ist. Das vom Multiplexer 32 ausgegebene Signal OBG wird verwendet, um zwischen den Eingängen des Multiplexers 34 zu wählen.
  • Der dritte Multiplexer 36 besitzt zwei Eingänge, nämlich DINA und den nicht invertierten Ausgang (LQ) vom Zwischenspeicher 26 der Basistestzelle 12. Dieser dritte Multiplexer 36 wird durch das Signal DMX gesteuert.
  • Der Ausgang des zweiten Multiplexers 34 ist mit dem Eingang ODI der Basistestzelle 12 verbunden. Der Ausgang des dritten Multiplexers 36 wird mit DOUTA bezeichnet, wobei das Signal DOUT von der Basistestzelle 12 als DOUTB bezeichnet wird.
  • Der Ausgang OBG wird durch den Eingang SYSG (Normalmodus- Tristate-Steuereingang) gesteuert, wenn der Eingang SELG auf Niedrigpegel liegt. Wenn der Eingang SELG auf Hochpegel liegt, wird der Ausgang OBG des ersten Multiplexers 32 durch den Eingang TSTG (Testmodus-Tristate-Steuereingang) gesteuert. In Fig. 4a wird angenommen, daß ein Niedrigpegelausgang am Signal OBG einen Ausgangspuffer veranlaßt, aktiv zu sein, während ein Hochpegelausgang am Signal OBG einen Ausgangspuffer veranlaßt, hochohmig zu sein.
  • Der zweite Multiplexer 34 wird durch den Ausgang OBG des ersten Multiplexers 32 gesteuert. Der Zweck des zweiten Multi plexers besteht darin, einen der zwei Dateneingänge DINA oder DINB mit dem Eingang ODI der Basistestzelle zu verbinden, um zu ermöglichen, daß während einer Ladeoperation das richtige Signal abgetastet wird. Der Eingang DINA in den zweiten Multiplexer 34 ist ein Ausgang der Anwendungslogik. Wenn der Auswahleingang OBG des zweiten Multiplexers auf Niedrigpegel gesetzt ist, was eine Ausgangsoperation der Anwendungslogik anzeigt, ist das Signal DINA mit dem Eingang ODI der Basistestzelle 12 verbunden und kann während einer Ladeoperation abgetastet werden. Wenn der Auswahleingang OBG des zweiten Multiplexers auf Hochpegel gesetzt ist, was eine Eingangsoperation der Anwendungslogik anzeigt, ist das Signal DINB mit dem Eingang ODI der Testzelle 12 verbunden und kann während einer Ladeoperation abgetastet werden. Der dritte Multiplexer 36 wird durch das Signal DMX gesteuert, das auch zur Testzelle 12 gesendet wird. Der Ausgang LQ der Testzelle 12 ist der Ausgang des D-Zwischenspeichers 26 innerhalb der Testzelle 12. Der Ausgang LQ ermöglicht das Konstanthalten des Ausgangssignals DOUTA im Testmodus während der Lade- und Schiebeoperationen. Wenn der Eingang DMX in die Testzelle 12 und der dritte Multiplexer 36 auf Niedrigpegel gesetzt sind, befindet sich die bidirektionale Zelle 30 im Normalmodus. Im Normalmodus wird der Ausgang DINA über den dritten Multiplexer 36 weitergeleitet und über den Ausgang DOUTA von der Zelle ausgegeben, wodurch der normale Datenausgangspfad von der Anwendungslogik 14 zum Ausgangspufferabschnitt eines E/A-Puffers eingerichtet wird. In ähnlicher Weise wird der Eingang DINB im Normalmodus über den 2 : 1-Multiplexer 28 innerhalb der Testzelle 12 weitergeleitet und über den Ausgang DOUTB aus der Zelle ausgegeben, wodurch der normale Dateneingangspfad vom Eingangspufferabschnitt eines E/A-Puffers zur Anwendungslogik 14 eingerichtet wird.
  • Wenn der Eingang DMX der Testzelle 12 und zum dritten Multiplexer 36 auf Hochpegel gesetzt ist, befindet sich die bidirektionale Testzelle 30 im Testmodus. Im Testmodus wird der Testdatenausgang LQ der Testzelle über den dritten Multiplexer 36 geleitet und über den Ausgang DOUTA aus der Randzelle ausgegeben, wodurch der Testdatenausgangspfad von der Testzelle 12 zum Ausgangspufferabschnitt eines E/A-Puffers eingerichtet wird. In ähnlicher Weise wird im Testmodus der Testdatenausgang LQ der internen Testzellen über den internen 2 : 1- Multiplexer 28 der Testzelle geleitet und über den Ausgang DOUTB aus der Testzelle 12 ausgegeben, wodurch der Testdatenausgangspfad von der Testzelle zur Anwendungslogik 14 eingerichtet wird.
  • In Fig. 4b ist eine Blockdarstellung der bidirektionalen Testzelle 30 gezeigt, die zwischen einem bidirektionalen Puffer und einer Anwendungslogik 14 angeschlossen ist. Wenn eine Datenausgangsoperation durchgeführt wird, wird der Ausgangspuffer 38 durch OBG freigegeben. Im Normalmodus treten die Daten von der Anwendungslogik 14 über den Eingang DINA in die bidirektionale Testzelle 30 ein, durchlaufen die bidirektionale Testzelle 30 und werden über den Ausgang DOUTA zum Ausgangspuffer 38 weitergeleitet. Der Ausgang DOUTA wird über den Ausgangspuffer 38 geleitet und an den E/A-Anschlußstift 40 angelegt. Im Testmodus werden die in der bidirektionalen Testzelle 30 gespeicherten Testdaten über den Ausgang DOUTA dem Ausgangspuffer zugeführt, durchlaufen den Ausgangspuffer 38 und werden an den E/A-Anschlußstift 40 angelegt.
  • Wenn eine Dateneingangsoperation durchgeführt wird, wird der Ausgangspuffer durch das Signal OBG in einen hochohmigen Zustand versetzt. Im Normalmodus treten die Daten vom E/A- Anschlußstift 40 über den Eingangspuffer 41 und den Eingang DINB in die bidirektionale Testzelle 30 ein, durchlaufen die Testzelle 30 und werden über den Ausgang DOUTB an die Anwendungslogik angelegt. Im Testmodus werden die in der Testzelle 30 gespeicherten Testdaten über den Ausgang DOUTB an die Anwendungslogik angelegt.
  • In Fig. 5 ist ein schematisches Schaubild gezeigt, das eine bestimmte Implementierung der Testzelle 12 darstellt. Die Implementierung umfaßt die Multiplexer 22 und 28, das D-Flip- Flop 24 und den Zwischenspeicher 26.
  • Der erste Multiplexer 22 besitzt sechs unabhängige Eingangssignale. Das Signal SDI wird in zwei kaskadierte Inverter 108 und 110 eingegeben. Der resultierende Ausgang vom Inverter 110 wird anschließend in ein Übertragungsgatter 112 eingegeben. Ein Übertragungsgatter wird gebildet, indem sowohl die Source- Anschlüsse als auch die Drain-Anschlüsse eines P-Kanal-Transistors und eines N-Kanal-Transistors verbunden werden. Der Ausgang des Übertragungsgatters 112 ist mit dem Ausgang des Übertragungsgatters 114 und mit dem Eingang des Übertragungsgatters 116 verbunden. Der Ausgang des Übertragungsgatters 116 ist in ähnlicher Weise mit dem Ausgang des Übertragungsgatters 122 und mit dem Eingang zweier kaskadierter Inverter 118 und 120 verbunden. Dieser Ausgang am Inverter 120 stellt den endgültigen Ausgang des Multiplexers 22 dar.
  • Der Eingang ODI des Multiplexers 22 ist mit dem Übertragungsgatter 114 verbunden. Der Ausgang des Übertragungsgatters 114 ist mit dem Ausgang des Übertragungsgatters 112 und mit dem Eingang des Übertragungsgatters 116 verbunden.
  • Ein dritter Eingang des Multiplexers 22 ist der invertierte Ausgang des Zwischenspeichers 26. Dieses Signal wird in das Übertragungsgatter 124 eingegeben. Der Ausgang des Übertragungsgatters 124 ist mit dem Ausgang des Übertragungsgatters 126 und mit dem Eingang des Übertragungsgatters 122 verbunden.
  • Ein vierter Eingang des Multiplexers 22 ist der Ausgang des D- Flip-Flops 24. Dieses Signal wird in das Übertragungsgatter 126 eingegeben. Der Ausgang des Übertragungsgatters 126 ist mit dem Ausgang des Übertragungsgatters 124 und dem Eingang des Übertragungsgatters 122 verbunden. Der resultierende Ausgang des Übertragungsgatters 122 ist mit dem Ausgang des Übertragungsgatters 116 verbunden.
  • Die zwei verbleibenden Eingänge des Multiplexers 22 dienen als Auswahlsignale für die verschiedenen Übertragungsgatter innerhalb des Multiplexers 22. Das Eingangssignal A ist zuerst mit dem Inverter 128 verbunden. Der Ausgang des Inverters 128 ist anschließend mit dem Eingang des Inverters 130 verbunden. Ferner ist der Ausgang des Inverters 128 mit dem P-Kanal-Gate- Anschluß der Übertragungsgatter 114 und 126 verbunden. Der gleiche Ausgang ist mit dem N-Kanal-Gate-Anschluß der Übertragungsgatter 112 und 124 verbunden. Der Ausgang des Inverters 130 ist mit dem P-Kanal-Gate-Anschluß der Übertragungsgatter 112 und 124 und dem N-Kanal-Gate-Anschluß der Übertragungsgatter 114 und 126 verbunden.
  • Der Eingang B des Multiplexers 22 wird ferner als Auswahlsignal verwendet. Der Eingang B ist mit dem Inverter 132 verbunden. Der Ausgang des Inverters 132 ist mit dem Inverter 134 verbunden. Außerdem ist der Ausgang des Inverters 132 mit dem P-Kanal-Gate-Anschluß des Übertragungsgatters 122 und dem N-Kanal-Gate-Anschluß des Übertragungsgatters 116 verbunden. Der Ausgang des Inverters 134 ist mit dem N-Kanal- Gate-Anschluß des Übertragungsgatters 122 und dem P-Kanal- Gate-Anschluß des Übertragungsgatters 116 verbunden.
  • Das D-Flip-Flop 24 ist sowohl mit einem Takteingang CLK als auch dem Ausgang des Multiplexers 22 verbunden. Innerhalb des D-Flip-Flops 24 wird das Taktsignal in den Inverter 140 eingegeben, dessen Ausgang verwendet wird, um den Gate-Anschluß des N-Kanal-Transistors 142 zu steuern. Das Taktsignal wird ferner verwendet, um den Gate-Anschluß des N-Kanal-Transistors 144 zu steuern. Der D-Eingang des D-Flip-Flops 24 ist mit dem ersten Source/Drain-Anschluß des N-Kanal-Transistors 142 verbunden. Der zweite Source/Drain-Anschluß des Transistors 142 ist mit dem Eingang des Inverters 146 verbunden. Der Ausgang des Inverters 146 ist mit dem ersten Source/Drain-Anschluß des N- Kanal-Transistors 144 und ferner mit dem Eingang des Inverters 148 verbunden. Der Ausgang des Inverters 148 ist mit dem Eingang des Inverters 146 verbunden. Der zweite Source/Drain- Anschluß des Transistors 144 ist mit dem Eingang des Inverters 150 verbunden. Der Ausgang des Inverters 150 ist sowohl mit dem Eingang des Inverters 152 als auch dem Eingang des Inverters 154 verbunden. Der Ausgang des Inverters 154 ist mit dem Eingang des Inverters 150 verbunden. Der Ausgang des Inverters 150 ist ferner mit dem Eingang des Übertragungsgatters 126 verbunden. Der Ausgang des Inverters 152 ist der invertierte Ausgang des D-Flip-Flops 24. Der invertierte Ausgang des D- Flip-Flops 24 wird anschließend in den Inverter 156 eingegeben. Der Ausgang des Inverters 156 ist der Ausgang SDO der Testzelle.
  • Der Ausgang des D-Flip-Flops 24 (Ausgang des Inverters 150) ist mit dem D-Eingang des Zwischenspeichers 26 verbunden. Dieser Eingang ist mit dem ersten Source/Drain-Anschluß des N- Kanal-Transistors 160 verbunden. Der zweite Source/Drain- Anschluß des N-Kanal-Transistors 160 ist mit dem Eingang des Inverters 162 verbunden. Innerhalb des Zwischenspeichers 26 ist der Ausgang des Inverters 162 mit dem Eingang des Inverters 166 und dem Inverter 164 verbunden. Der Ausgang des Inverters 166 ist mit dem Eingang des Inverters 162 verbunden. Der Ausgang des Inverters 162 stellt ferner den invertierten Ausgang des Zwischenspeichers 26 dar. Wie oben erwähnt worden ist, ist dieser invertierte Ausgang über das Übertragungsgatter 124 mit dem Multiplexer 22 verbunden. Der Ausgang des Inverters 164 stellt den nicht invertierten Ausgang des Zwischenspeichers 26 dar, der mit dem Multiplexer 28 verbunden ist. Der Zwischenspeicher 26 wird ferner durch einen Haltespannungseingang am Basis-Anschluß des N-Kanal-Transistors 160 gesteuert.
  • Der zweite Multiplexer 28 innerhalb der Testzelle besitzt drei separate Eingänge, DIN, den Ausgang des Inverters 164 und DMX. Das Signal DIN ist mit den Gattern des P-Kanal-Transistors 170 und des N-Kanal-Transistors 172 verbunden. Der Ausgang des Inverters 164 ist mit dem Gate-Anschluß des P-Kanal-Transistors 182 und des N-Kanal-Transistors 184 verbunden. Der Eingang DMX ist mit den Gate-Anschlüssen der N-Kanal-Transistoren 174, 176 und 178 sowie ferner mit dem Gate-Anschluß des P-Kanal-Transistors 180 verbunden. Der erste Source/Drain- Anschluß des N-Kanal-Transistors 178 ist mit V~ verbunden, während der zweite Source/Drain-Anschluß mit dem Knoten 196 verbunden ist. In ähnlicher Weise ist der erste Source/Drain- Anschluß des N-Kanal-Transistors 176 mit Masse verbunden, während der zweite Source/Drain-Anschluß mit dem Knoten 196 verbunden ist. Der Knoten 196 ist ferner mit dem Gate-Anschluß des P-Kanal-Transistors 188 und dem Gate-Anschluß des N-Kanal- Transitors 186 verbunden. Der erste Source/Drain-Anschluß der P-Kanal-Transistoren 188 und 180 ist mit ~ verbunden. Der zweite Source/Drain-Anschluß der P-Kanal-Transistoren 188 und 180 ist mit dem ersten Source/Drain-Anschluß der P-Kanal- Transistoren 182 bzw. 170 verbunden. Der zweite Source/Drain- Anschluß der P-Kanal-Transistoren 182 und 170 ist mit dem Knoten 194 verbunden. Der erste Source/Drain-Anschluß der N- Kanal-Transistoren 184 und 172 ist mit dem Knoten 194 verbunden. Der zweite Source/Drain-Anschluß der N-Kanal-Transistoren 184 und 172 ist mit dem ersten Source/Drain-Anschluß der N- Kanal-Transistoren 174 bzw. 186 verbunden. Der zweite Source/Drain-Anschluß der N-Kanal-Transistoren 174 und 186 ist mit Masse verbunden. Der Knoten 196 ist ferner mit den Gate- Anschlüssen der N-Kanal-Transistoren 192 und 190 verbunden. Der erste Source/Drain-Anschluß des N-Kanal-Transistors 192 ist mit VCC verbunden. Der zweite Source/Drain-Anschluß des N- Kanal-Transistors 192 ist mit dem ersten Source/Drain-Anschluß des N-Kanal-Transistors 190 verbunden, wobei dieses kombinierte Signal das Signal DOUT der Testzelle darstellt. Der zweite Source/Drain-Anschluß des N-Kanal-Transistors 190 ist mit Masse verbunden.
  • Die vorliegende Erfindung erhält die Hochgeschwindigkeitsleistung bei einer Beobachtbarkeit des Dateneingangs (ODI), erhält eine Nullhaltezeit beim Schiebedateneingang (SDI), erhöht die Einschwingzeit von SDI und erhöht die Ausbreitungsverzögerung vom Taktübergang zum Ausgang SDO. Eine Null haltezeit am SDI eliminiert irgendein anomales Datenausbreitungsproblem in einer kaskadierten Konfiguration. Eine große Einschwingzeit am SDI und eine leichte Erhöhung der Takt-zu-Q- Verzögerung verbessert den Taktverschiebungsspielraum, um Ausbreitungsfehler aufgrund der Verschiebung zwischen den verschiedenen Komponenten der Testzelle zu beseitigen.
  • Im ersten Multiplexer 22 werden zwei weiche Invertierer 108 und 110 verwendet, um den seriellen Dateneingang zu verlangsamen und somit die Einschwingzeit zu erhöhen. Da diese Inverter nur den Eingang SDI anlegen, wird durch dieses Verfahren keine Leistungsverschlechterung des Eingangs ODI eingeführt. Im Ausgangspfad von SDO sind zwei weitere Invertierer 150 und 152 eingesetzt, um die Takt-zu-Q-Ausbreitungsverzögerung etwas zu erhöhen. Eine SPICE-Charakterisierung zeigt, daß die Erfindung eine minimale/maximale SDI-Einschwingzeit von 2/14 ns aufweist, eine Null-SDO-Haltezeit und eine minimale/maximale Takt-zu-Q-Verzögerung von 0,96/5,96 ns. Diese Daten führen zu einem minimalen/maximalen Taktverschiebungsspielraum von 2,96/19,6 ns.
  • Die Testzellen der vorliegenden Erfindung bieten signifikante Vorteile gegenüber dem Stand der Technik. Erstens, die Testzelle der vorliegenden Erfindung kann verwendet werden, um interne und externe Boundary-Prüfungen gleichzeitig durchzuführen, um die Gesamttestzeit zu reduzieren. Zweitens, die Testzellen können während der normalen Operation der integrierten Wirtsschaltung Daten am Rand abtasten oder einfügen. Drittens, die Testzelle operiert synchron zu einem freilaufenden Testtakt. Viertens, die vorliegende Erfindung schafft ein Verfahren zum Kippen eines Ausgangspuffers einer IC, unabhängig von der Anwendungslogik der IC, um parametrische Messungen zu erhalten und die Boundary-Tests zu erleichtern. Fünftens, die Testzelle bietet eine Selbsttestfähigkeit.
  • Die Funktionalität der Testzelle 12 der vorliegenden Erfindung kann durch die Verwendung von Zellbibliotheken verbessert werden, in welchen zusätzliche Schaltungen an einer oder mehreren Testzellen 12, die in der IC 10 verwendet werden, vorgesehen sein können, um eine erweiterte Testschaltung zu schaffen. Eine Bibliothek solcher Schaltungen kann vorgesehen sein, um einem Schaltungsentwickler zu ermöglichen, eine bestimmte IC 10 für einen Kunden zu entwickeln.
  • In Fig. 6 ist ein maskierbarer Komparatorlogikabschnitt 200 in Verbindung mit der Testzelle 200 der vorliegenden Erfindung gezeigt. Der maskierbare Komparatorlogikabschnitt 200 fügt Vergleichbarkeitstestmerkmale hinzu, um als Antwort auf eine Bedingung einen Test zu bewirken.
  • Der maskierbare Komparatorlogikabschnitt 200 umfaßt ein Exklusiv-ODER-Gatter 202 und ein NICHT-UND-Gatter 204. Das Exklusiv-ODER-Gatter 202 besitzt zwei Eingänge: einen ersten Eingang, der mit DIN und den Eingängen ODI der Testzelle 12 verbunden ist, sowie einen zweiten Eingang, der mit einem Erwartete-Daten-Signal (EXPD) verbunden ist. Das NICHT-UND- Gatter 204 besitzt ebenfalls zwei Eingänge: ein Eingang, der mit dem Ausgang des Exklusiv-ODER-Gatters 202 verbunden ist, sowie einen zweiten Eingang, der mit einem Vergleichsmaskensignal (CMPMSK) verbunden ist. Der Ausgang des NICHT-UND- Gatters 204 liefert ein Vergleichsausgangssignal (CMPOUT).
  • Die maskierbare Komparatorlogik 200 schafft eine Einrichtung zum Vergleichen des Logikpegels, der am Eingang DIN der Testzelle 12 erscheint, mit einem vorgegebenen Logikpegel, der am Eingang EXPD erscheint. Wenn der Logikpegel am Eingang DIN und derjenige am Eingang EXPD übereinstimmen, wird der Ausgang des Exklusiv-ODER-Gatters auf Niedrigpegel gesteuert. Wenn der Logikpegel am Eingang DIN und derjenige am Eingang EXPD nicht übereinstimmen, wird der Ausgang des Exklusiv-ODER-Gatters auf Hochpegel gesteuert. Ein Niedrigpegelausgang (Übereinstimmungsbedingung) des Exklusiv-ODER-Gatters veranlaßt das NICHT-UND-Gatter, über den Ausgang CMPOUT einen Hochpegel auszugeben. Der Hochpegelausgang (keine Überein stimmung) des Exklusiv-ODER-Gatters 202 veranlaßt das NICHT- UND-Gatter 204, über den Ausgang CMPOUT ein logisches Niedrigpegelsignal auszugeben, sofern nicht der Eingang CMPMSK des NICHT-UND-Gatters 204 auf Niedrigpegel liegt.
  • Ein logischer Hochpegel am Ausgang CMPOUT des Komparatorlogikabschnitts 200 zeigt an, daß das eingegebene oder ausgegebene Boundary-Signal, das durch diese bestimmte Testzelle läuft, einer erwarteten Bedingung entspricht. Indem an jedem Eingangs- und Ausgangssignal einer integrierten Schaltung ähnliche Testzellen gemeinsam mit einer Logik zum Detektieren der Bedingung, in der alle CMPOUT-Signale der verschiedenen Testzellen auf Hochpegel liegen, angeordnet sind, ist es möglich, das Auftreten einer erwarteten Boundary-Bedingung über den gesamten Bereich der Eingänge und Ausgänge einer integrierten Schaltung zu erfassen.
  • In einigen Boundary-Vergleichsanwendungen kann die Bedingung eines oder mehrerer Eingänge und/oder Ausgänge der integrierten Schaltung irrelevant sein. Unter diesen Umständen kann die Komparatorlogik 200 gezwungen werden, die Vergleichsoperation auszumarkieren und unabhängig vom Ergebnis der Vergleichsoperation am Ausgang CMPOUT einen Hochpegel auszugeben. Diese Fähigkeit erlaubt, daß um den Rand eines integrierten Schaltungsentwurfs "Unbedeutend"-Vergleichsbedingungen gesetzt werden können. Die Unbedeutend-Bedingung wird erreicht durch Setzen von CMPMSK einer bestimmten Testzelle auf einen logischen Niedrigpegel. Alle Testzellen, an deren Eingang CMPMSK ein Niedrigpegel angelegt ist, geben an ihrem Ausgang CMPOUT einen logischen Hochpegel aus. Durch Zwingen des Ausgangs CMPOUT auf Hochpegel beeinflussen die Testzellen mit Unbedeutend-Bedingungen nicht das Gesamtergebnis des Vergleichs, der in anderen Testzellen am Rand einer integrierten Schaltung stattfindet.
  • In einigen Anwendungen kann es erforderlich sein, daß die Testzellen eine Pseudozufallsmustererzeugung (PRPG) und/oder Parallelsignaturanalyse (PSA) am Rand einer integrierten Schaltung zur Verfügung stellen, um das Testen zu erleichtern. Im PRPG-Modus kann eine Serie von seriell verbundenen Testzellen veranlaßt werden, eine Pseudozufallsausgangsmustersequenz an den Ausgängen DOUT zu erzeugen. Im PSA-Modus kann eine Serie von seriell verbundenen Testzellen veranlaßt werden, die am Eingang DIN erscheinenden Daten in eine "Signatur" zu Prüfzwecken zu komprimieren.
  • Eine bevorzugte Implementierung einer Bibliothekszelle, die die PSA-Testlogik implementieren kann, ist in Fig. 7 gezeigt. Die Eingänge und der Ausgang der Basistestzelle 12 umfassen die Signale, die in Verbindung mit Fig. 2 beschrieben worden sind. Außerdem empfängt der PSA-Logikabschnitt 206 zwei Eingangssignale, Datenmaske (DATMSK) und PSA-Freigabe (PSAENA). Die Eingänge DATMSK und PSAENA sind Erweiterungen des Steuerbusses.
  • Der PSA-Logikabschnitt 206 umfaßt ein Exklusiv-ODER-Gatter 208 und zwei NICHT-UND-Gatter 210 und 212. Das NICHT-UND-Gatter 210 ist mit dem Signal DATMSK und dem Eingangssignal DIN verbunden. Das NICHT-UND-Gatter 212 ist mit dem Signal PSAENA und dem Signal SDI verbunden. Die Ausgänge des NICHT-UND- Gatters 210 und 212 sind mit den Eingängen des Exklusiv-ODER- Gatters 208 verbunden. Der Ausgang des Exklusiv-ODER-Gatters ist mit dem Eingang ODI der Basistestzelle 12 verbunden.
  • Wenn der PSA-Logikabschnitt 206 mit der Basiszelle 12 verbunden ist, wird die normale Verbindung des Eingangs ODI mit dem Eingang DIN so modifiziert, daß keine direkte Verbindung mehr besteht. Die Grundfunktion des Aufnehmens der Testdaten während einer Ladeoperation über den Eingang ODI ist jedoch immer noch gültig, wobei jedoch im folgenden ausgeführte zusätzliche Regeln und eine Signalumleitung erforderlich sind, um die Ladeoperation über die PSA-Testlogik zu bewerkstelligen. Alle anderen Funktionen (Leerlauf, Schieben und Kippen) und deren benötigte Zelle-zu-Zelle-Verbindungen bleiben gleich.
  • Um die Basisladeoperation zu bewerkstelligen, werden die Eingänge DATMSK und PSAENA des Logikabschnitts 206 auf Hochpegel bzw. Niedrigpegel gesetzt. Unter dieser Bedingung erzeugt der PSA-Logikabschnitt einen Leitpfad vom Eingang DIN über das NICHT-UND-Gatter 210 und das Exklusiv-ODER-Gatter 208 zum Eingang ODI der Basistestzelle 12. Wenn die Ladeoperation ausgegeben wird, nimmt die Testzelle 12 den Logikpegel am Eingang DIN über den Leitkanal durch den PSA-Logikabschnitt 206 auf.
  • Wenn eine PSA-Operation von der Testzelle durchgeführt werden soll, werden die Eingänge MSKDAT und PSAENA beide auf einen logischen Hochpegel gesetzt und ein Steuersignal an die Basistestzelle 12 ausgegeben, um eine Ladeoperation durchzuführen. Mit den auf diese Weise gesetzten Eingängen MSKDAT und PSAENA führt der PSA-Logikabschnitt 206 eine Exklusiv-ODER-Operation mit den Logikpegeln durch, die an den Eingängen DIN und SDI anliegen, und gibt das Ergebnis an den Eingang ODI der Testzelle 12 aus. Während der Ladeoperation tastet die Testzelle 12 den Eingang ODI ab und speichert das Ergebnis der Exklusiv- ODER-Operation. Die in jeder Testzelle 12 durchgeführte lokale Exklusiv-ODER- und Lade-Operation bildet in Kombination mit der erforderlichen Zelle-zu-Zelle-Verbindung für das serielle Verschieben (d. h. der SDI einer Zelle ist mit dem SDO einer weiteren verbunden) und der polynomischen Rückkopplung die Grundlage, mit der eine Boundary-Scan-Signaturanalysestruktur implementiert werden kann.
  • Während einer PSA-Operation schafft der PSA-Logikabschnitt 206 eine Einrichtung zum Ausmaskieren der Wirkung des Eingangs DIN auf die Exklusiv-ODER-Operation. Die Maskierung wird erreicht durch Setzen des Eingangs MSKDAT auf Niedrigpegel, während der Eingang PSAENA auf Hochpegel bleibt. Wenn der Eingang MSKDAT auf Niedrigpegel gesetzt wird, verbindet der PSA-Logikabschnitt 206 den Eingang SDI mit dem Eingang ODI der Testzelle 12, wobei nur der Wert eines Ausgangs SDO einer vorangehenden Zelle abgetastet und in der Testzelle 12 gespeichert wird. Diese Fähigkeit erlaubt das Ausmaskieren des am Eingang DIN einer oder mehrerer Testzellen anliegenden Signals während einer PSA-Operation am Rand einer integrierten Schaltung.
  • Wenn eine PRPG-Operation von der Testzelle durchgeführt werden soll, wird ein Steuersignal ausgegeben, um die Testzelle 12 zu veranlassen, eine Schiebeoperation vom Eingang SDI zum Ausgang SDO durchzuführen.
  • Während PRPG werden die Daten durch eine Serie von Testzellen 12 geschoben, um ein Pseudozufallsausgangsmuster zu erzeugen. Der resultierende Pseudozufallsmustererzeugungsausgang wird bestimmt durch die Länge des Abtastpfades und die polynomischen Rückkopplungsbedingungen der Testzellen 12 im Abtastpfad. Ferner werden die Eingänge HOLD und DMX der Testzelle auf Hochpegel gesetzt, wodurch ermöglicht wird, daß das erzeugte Testsignal am Ausgang DOUT der Testzelle ausgegeben wird.
  • In Anwendungen, die Testzellen mit PRPG- und/oder PSA-Testmerkmalen verwenden, ist es günstig, eine programmierbare Polynomanzapfung zu verwenden, um das Einstellen der Polynomrückkopplungsverbindung zwischen den Testzellen 12 zu ermöglichen, um eine bestimmte Gruppe oder einen Bereich von Testzellen am Rand einer integrierten Schaltung anzupassen. Die Vorteile des Vorsehens dieses Merkmals sind: (1) Vereinfachung der Implementierung der Testzellen in einem integrierten Schaltungsentwurf, (2) Eliminieren der Notwendigkeit des Hinzufügens der externen Polynomanzapfungsfähigkeit, und (3) Verbessern der Plazierung und der Signalleitung der Testzellen in einem integrierten Schaltungslayout, da die gesamte erforderliche Logik innerhalb jeder Testzelle 12 vorhanden ist.
  • Die zweckmäßige Implementierung einer Testschaltung, die eine Basistestzelle 12, einen PSA-Logikabschnitt 206 und eine programmierbare Polynomanzapfung 214 enthält, ist in Fig. 8 gezeigt. Die Eingänge und Ausgänge der Testzelle 12 und des PSA-Logikabschnitts sind die gleichen wie in Fig. 7. Der programmierbare Polynomanzapfungs-Logikabschnitt 214 benötigt zwei zusätzliche Eingangssignale, Polynomanzapfungsfreigabe (PTENA) und Rückkopplungseingang (FBI), sowie ein zusätzliches Ausgangssignal, Rückkopplungsausgang (FBO). Das Signal PTENA ist eine Erweiterung des Steuerbusses. Die Signale FBI und FBO schaffen die Verbindung zwischen den Testschaltungen zum Implementieren des Polynomrückkopplungsnetzwerks, das für die PRPG- und/oder PSA-Testoperationen erforderlich ist. Der programmierbare Polynomanzapfungs-Logikabschnitt umfaßt ein EXKLUSIV-NICHT-ODER-Gatter 216 und ein NICHT-UND-Gatter 218. Das NICHT-UND-Gatter empfängt den Ausgang SDO der zugehörigen Testzelle 12 und das Signal PTENA als Eingang. Das EXKLUSIV- NICHT-ODER-Gatter 216 empfängt den Ausgang des NICHT-UND- Gatters 218 und des Signal FBI. Der Ausgang des EXKLUSIV- NICHT-ODER-Gatters 216 ist das Signal FBO.
  • Eine zur Durchführungen von PRPG oder PSA erforderliche Testmöglichkeit dient zum Schaffen eines Rückkopplungsnetzwerks, das auf der Exklusiv-ODER-Verknüpfung des Logikzustands in allen Testschaltungen oder in einer ausgewählten Gruppe von Testschaltungen im Abtastpfad beruht. Das Ergebnis dieses Rückkopplungsnetzwerks wird in die erste Testschaltung im Abtastpfad eingegeben, um die Rückkopplungsschleife zu schließen. Wie in Fig. 8 gezeigt, schafft die Kombination des NICHT- UND-Gatters 218 und des EXKLUSIV-NICHT-ODER-Gatters 216 die Fähigkeit zum Einschließen oder Ausschließen des Logikzustands der bestimmten Testschaltung in das Rückkopplungsnetzwerk.
  • Testschaltungen mit ähnlichen programmierbaren Polynomanzapfungs-Logikabschnitten können wie in Fig. 9a gezeigt miteinander verbunden sein. Vier Testschaltungen 220a-d mit PRPG/PSA-Logikabschnitten und programmierbaren Polynomanzapfungs-Logikabschnitten sind im Abtastpfad vom primären seriellen Dateneingang (PSDI) zum primären seriellen Datenausgangssignal (PSDO) verbunden. Die programmierbare Polynom anzapfungslogik jeder Testzelle 220a-d ist derart verbunden, daß ein Ausgangssignal FBO einer folgenden Testschaltung den Eingang für einen Eingang FBI einer vorangehenden Testschaltung liefert. Zum Beispiel ist der FBO der Testschaltung 220c mit dem FBI der Testzelle 220b verbunden. Der Eingang PTENA für jede Testschaltung 220a-d wird über den PTENA-Bus angelegt. Ein Rückkopplungsauswahleingang (FBSEL) (eine Erweiterung des Steuerbusses 17) steuert einen Multiplexer 222 am Eingang der ersten Testschaltung 220a, die den Eingang SDI der Testschaltung 220a zuführt. Der Eingang SDI der letzten Testschaltung 220d ist mit einem logischen Niedrigpegel verdrahtet, so daß er keine Auswirkung auf die programmierbare Polynomanzapfungslogik der letzten Testschaltung 220d hat.
  • Während normaler Schiebeoperationen treten die seriellen Daten über PSDI ein und fließen durch die Testzellen und aus PSDO heraus. Im PRPG- oder PSA-Modus wählt der Multiplexer 222 am Eingang der ersten Testschaltung 220a das Rückkopplungsergebnissignal (FBR) aus, um es mit dem Eingang SDI der ersten Testschaltung 220a zu verbinden. Die programmierbare Polynomanzapfungslogik in den Testschaltungen 220a-d bilden in Kombination mit den Drahtverbindungen mit FBI und FBO das Exklusiv-ODER-Rückkopplungsnetzwerk, das für die PRPG- und PSA-Operationen erforderlich ist. Wenn der Eingang PTENA einer Testschaltung auf Hochpegel liegt, ist der Logikzustand der Testzelle 12 dieser Testschaltung 220 im Rückkopplungsnetzwerk enthalten. Wenn der Eingang PTENA einer Testschaltung auf Niedrigpegel liegt, ist der Logikzustand der Testzelle 12 dieser Testschaltung nicht im Rückkopplungsnetzwerk enthalten.
  • In einigen Anwendungen kann es erforderlich sein, einen primären Abtastpfad, der aus einer Serie von Testzellen 12 besteht, die jeweils eine PRPG/PSA-Logik und eine programmierbare Polynomlogik enthalten, in Abschnitte zu unterteilen. Jeder Abschnitt des primären Abtastpfades kann wie in Fig. 9b gezeigt konfiguriert werden, um mehrere lokale PRPG/PSA-Testfunktionen innerhalb des primären Abtastpfades zur Verfügung zu stellen. Jeder Abschnitt des Abtastpfades besitzt eine Rückkopplungsverbindung, wie in Fig. 9a gezeigt ist, um das Auswählen der geeigneten Testzellen 12 im Abtastpfadabschnitt, die im lokalen Rückkopplungsnetzwerk enthalten sein sollen, zu ermöglichen. Das Rückkopplungsergebnis (FBR) jedes lokalen Rückkopplungsnetzwerks ist über einen Multiplexer mit der ersten Testzelle 12 in einem Abtastpfadabschnitt verbunden.
  • Die PSA-Testlogik kann ferner in der bidirektionalen Testzelle der Fig. 4 enthalten sein. Das Einschließen der PSA-Testlogik schafft dieselben Vorteile für die bidirektionalen Testzellen, wie im unidirektionalen Fall beschrieben worden ist.
  • Eine bevorzugte Implementierung einer Testschaltung umfaßt eine Basistestzelle 12, eine bidirektionale Multiplexerlogik sowie einen PSA-Abschnitt 206, wie in Fig. 10 gezeigt ist. Die Eingangs- und Ausgangssignale, die für diese Testschaltung erforderlich sind, sind dieselben wie diejenigen, die in Verbindung mit den Fig. 4 und 7 verwendet werden. Die einzige Änderung, die erforderlich ist, um die bidirektionale Testschaltung mit PSA-Logik zu erzeugen, besteht darin, die PSA- Logik einzusetzen und die folgenden Verdrahtungsverbindungen herzustellen: (1) Verbinden des Ausgangs SELODI des zweiten Multiplexers 34 mit dem Eingang des PRPG/PSA-NICHT-UND-Gatters 210, der in Fig. 7 mit DIN verbunden gezeigt ist, (2) Verbinden des an der Testzelle angebrachten Eingangs SDI mit dem Eingang des PRPG/PSA-NICHT-UND-Gatters 212, wie in Fig. 7 gezeigt ist, und (3) Verbinden des Ausgangs des PRPG/PSA- Exklusiv-ODER-Gatters 208 mit dem Eingang ODI der Testzelle 12.
  • Fig. 11 zeigt eine bidirektionale Testschaltung, die sowohl einen PRPG/PSA-Logikabschnitt 206 als auch einen Polynomanzapfungs-Logikabschnitt 214 enthält. Die Schaltung der Fig. 11 ist völlig gleich zur Schaltung der Fig. 10, wobei der zusätzliche Polynomanzapfungs-Logikabschnitt 214 mit der Testzelle 12 verbunden ist, wie in Verbindung mit Fig. 8 gezeigt ist. In ähnlicher Weise sind andere Kombinationen von Bibliothekszellen für die bidirektionale Testschaltung verfügbar, wie z. B. eine bidirektionale Testschaltung, die eine maskierbare Vergleichslogik enthält, oder eine bidirektionale Testschaltung, die eine maskierbare Vergleichslogik, eine PRPG/PSA-Logik und eine Polynomanzapfungslogik enthält.
  • Obwohl die Zellbibliothek der vorliegenden Erfindung in Verbindung mit der Basistestzelle 12 der Fig. 2 beschrieben worden ist, kann das Konzept mit einer Basistestzelle 12 mit einer weiteren Architektur verwendet werden. Die Bibliothekszellen stellen einem Entwickler integrierter Schaltungen einen Bereich von Bitscheiben-Prüfbarkeits-Zellen zur Verfügung, die verwendet werden können, um mehrere unterschiedliche integrierte Schaltungsteststrukturen zu konstruieren. Die Vorteile des Vorsehens von Testlösungen in Form von Bibliothekszellen sind: (1) Vereinfachung der Implementierung der Testarchitekturen in integrierten Schaltungsentwürfen, (2) Schaffen strukturierter Testmethoden, die automatisiert werden können, (3) Beseitigen der Notwendigkeit zum Konstruieren von Ad-hoc- Testansätzen für jeden neuen integrierten Schaltungsentwurf, (4) Verbessern der Anordnung und der Signalleitung der Testarchitekturen, da die gesamte erforderliche Testlogik innerhalb der Testschaltungen enthalten ist, und (5) Versorgen des Kunden mit einer Grundlage, aus der die gewünschten Testfähigkeitsmerkmale ausgewählt werden können.
  • Um das Prüfen an der IC auf Systemebene zu erleichtern, können Standard-off-shelf-Komponenten wie z. B. Register, Zwischenspeicher, Puffer oder Übertragungsvorrichtungen, so entworfen werden, daß sie eine Testschnittstelle und einen Boundary- Scan-Pfad enthalten, der aus Testzellen 12 besteht. Das Implementieren der Testschaltung in Standardkomponenten zum Zweck des Vereinfachens des Tests auf höheren Ebenen der Baueinheiten schafft ein Verfahren zum Reduzieren der Kosten für den Test und zum Beibehalten von Hardware-Systemen.
  • Heute erfordert das Testen von Schaltungsplatinen und Systemen die Verwendung einer teueren Testausrüstung und mechanische Prüftechniken. Um eine in einem System eingebaute Platine zu testen, muß sie ausgebaut werden, so daß ein Testzugriff für die Testausrüstung möglich ist.
  • Standardkomponenten mit eingebetteter Testschaltung, die über eine serielle Testschnittstelle zugänglich ist, vereinfachen das Prüfen. Ein Platinenentwurf, der solche Teile verwendet, kann über den seriellen Testbus getestet werden, während er im System verbleibt. Ferner erlauben solche Vorrichtungen, daß das Prüfen mit einer einfacheren, kostengünstigeren Testausrüstung durchgeführt wird. Außerdem kann es entsprechend den Platinenentwürfen des Standes der Technik aufgrund der Komponentendichte physikalisch unmöglich sein, eine Schaltung abzutasten. In diesem Fall kann das Testen nur über die in den Komponenten eingebettete Testschaltung durchgeführt werden. Die Fig. 12 zeigt eine Situation, in der die kombinatorische Logik 224 durch die Testpartitionierungsvorrichtungen 226 und 228 beobachtet und gesteuert wird. Die Testpartitionierungsvorrichtungen 226 und 228 können auf einer Anzahl wohlbekannter Vorrichtungen beruhen, wie z. B. Puffern, Zwischenspeichern, Registern oder Übertragungsvorrichtungen. Zum Zweck der Darstellung wird angenommen, daß die Partitionierungsvorrichtungen 226 und 228 8-Bit-Register sind. Die kombinatorische Logik kann eine beliebige Anzahl von Schaltungen ohne Incircuit-Testfähigkeit umfassen.
  • Das Eingangstestregister 226 kann die Daten beobachten, die ansonsten zur kombinatorischen Logik gesendet würden, und kann Daten zum Steuern der kombinatorischen Logik 224 ausgeben. Das Ausgangstestregister 228 kann die von der kombinatorischen Logik 224 ausgegebenen Daten beobachten und kann den Ausgang zu den Vorrichtungen steuern, die ansonsten mit dem Ausgang der kombinatorische Logik 224 verbunden wären. Die seriellen Daten werden vom Eingangstestregister 226 empfangen, das die seriellen Daten zum Ausgangstestregister 228 ausgibt. Durch Beobachten der Eingänge und Steuern der Ausgänge können die Testregister 226 und 228 die kombinatorische Logik 224 in genau derselben Weise testen, wie oben in Verbindung mit Fig. 1 beschrieben worden ist.
  • Die Fig. 13 zeigt eine Ausführung einer Testvorrichtung 226. Die Dateneingänge D0-7 werden in die Testvorrichtung 226 über den Eingangspuffer 230 eingegeben. Der Ausgang des Eingangspuffers 230 ist mit einem Eingangstestschaltungsregister (Eingangs-TCR) 232 verbunden. Der Ausgang des Testschaltungsregisters 232 ist mit einem Register 234 verbunden. Der Ausgang des Registers 234 ist mit einem Ausgangstestschaltungsregister (Ausgangs-TCR) 236 verbunden. Der Ausgang des Ausgangs- TCR 236 ist mit einem Ausgangspuffer 238 verbunden, der die Datenausgangssignale Q0-7 liefert. Die Testzellen 240 und 242 empfangen Steuersignale von außerhalb der Vorrichtung. In diesem Fall empfängt die Testzelle 242 einen Takteingang (CLK), während die Testzelle 240 einen Steuereingang (OC) empfängt. Der Ausgang der Testzelle 240 ist mit dem Ausgangspuffer 238 für eine Tristate-Operation verbunden. Der Ausgang der Testzelle 242 ist mit dem Takteingang des Registers 234 verbunden. Das Signal SDI von außerhalb der Testvorrichtung 236 wird von der Testzelle 240, einem Abtastumgehungsregister 244 und einem Befehlsregister 246 empfangen. Es besteht ein Abtastdatenpfad durch die Testzelle 240, die Testzelle 242, das Eingangs-TCR 232 und das Ausgangs-TCR 236. Der serielle Datenausgang des Ausgangs-TCR 236 ist gemeinsam mit dem Ausgang der Abtastumleitung 244 mit einem Multiplexer 248 verbunden. Der Multiplexer 248 empfängt ein Abtastpfadauswahlsignal vom Befehlsregister 246. Der Ausgang des Multiplexers 248 ist gemeinsam mit einem Ausgang vom Befehlsregister 246 mit einem Multiplexer 250 verbunden. Der Multiplexer 250 empfängt ferner ein Auswahlsignal von einem Testanschluß 252. Der Testanschluß empfängt die Signale MODE und Takt (CLK) von außerhalb der Testvorrichtung 226 und gibt Abtast- und Teststeuersignale aus. Das Befehlsregister 246 gibt ferner Teststeuersignale an die Testzellen 240 und 242 und die TCRs 232 und 236 aus.
  • Es ist zu beachten, daß die Steuersignale (CLK und OC), die in das Testregister eingegeben werden, beispielhaft sind und für eine spezifische Anwendung anderer Signale verwendet werden können. Zum Beispiel können ein Löschsignal oder ein Freigabesignal über eine Testzelle mit einem geeignet entworfenen Register verbunden sein. Ferner kann das Register ersetzt werden durch eine geeignete Schaltung, um einen Zwischenspeicher, einen Puffer, eine Übertragungsvorrichtung oder eine andere Vorrichtung zu implementieren. Ferner kann die Anzahl der Steuer- und Daten-E/A-Signale in Abhängigkeit von der Implementierung der Vorrichtung verändert werden.
  • Die Abtaststruktur der Testvorrichtung 226 umfaßt einen Boundary-Scan-Pfad (durch die Testzellen 240 und 242 und die TCRs 232 und 236), einen Abtastumgehungspfad und einen Befehlsabtastpfad. Ein über die Eingänge MODE und SCK ausgegebenes Abtastzugriffsprotokoll ermöglicht, daß serielle Daten entweder in den Boundary- oder den Umgehungsabtastpfad oder in das Befehlsregister eingelesen werden. Die Auswahl zwischen dem Boundary- oder Umgehungsabtastpfad wird bestimmt durch den aktuellen Befehl, der im Befehlsregister enthalten ist, über den Abtastpfadauswahlausgang zum Multiplexer 248.
  • Die TCRs 232 und 236 umfassen mehrere Testschaltungen auf der Grundlage der Basistestzelle 12, wie oben beschrieben ist. Die TCRs 232 und 236 werden typischerweise aus mehreren Testschaltungen mit PRPG/PSA- und/oder programmierbaren Polynomanzapfungs-Logikabschnitten gebildet. Die Testzellen 240 und 242 sind typische Basistestzellen 12 ohne eine zusätzliche Schaltung. Die Steuerschaltung für die Testzellen 240 und 242 und die TCRs 232 und 236 ist nicht gezeigt; mit jeder Zelle ist jedoch ein Steuerbus für eine serielle Datenverschiebung und die Testschaltungssteuerung verbunden.
  • Testbefehle können in das Befehlsregister 246 eingelesen werden, um die Boundary-Scan-Logik zu veranlassen, eine Testoperation durchzuführen. Wenn kein Test durchgeführt wird, wird ein Normaloperationsbefehl in das Befehlsregister 246 eingelesen. Während eines Normaloperationsbefehls erlaubt die Boundary-Scan-Logik, daß normale E/A- und Steuersignale frei durch die Boundary-Scan-Logik fließen.
  • Ein "Boundary-Scan-Befehl" kann im Befehlsregister installiert sein, um dem Boundary-Scan-Pfad (durch die TCRs 232 und 236 und die Testzellen 240 und 242) zu ermöglichen, die Steuerung der internen E/A-Signale zu übernehmen. Diese Steuerung wird erreicht durch Setzen des Eingangs DMX der Boundary-Scan- Zellen auf einen logischen Hochpegel. In diesem Modus kann die externe Steuerung von den Eingängen MODE und SCK ausgegeben werden, um den Boundary-Scan-Pfad zu veranlassen, die Logikpegel an den Eingängen DIN der Testzellen 240 und 242 und der TCRs 232 und 236 aufzunehmen. Während der Aufnahmeoperation nehmen die Testzellen 240 und 242 und das Eingangs-TCR 232 den Zustand der externen Datenausgänge (D0-7) und der Steuereingänge auf. Ferner nimmt während der Aufnahmeoperation das Ausgangs-TCR 236 den Zustand der internen Logik 234 auf. Nachdem die Daten aufgenommen worden sind, wird über die Eingänge MODE und SCK eine zusätzliche externe Steuerung eingegeben, um den Boundary-Scan-Pfad zu veranlassen, die aufgenommenen Daten zur Untersuchung über den Anschlußstift SDO herauszuschieben.
  • Während die aufgenommenen Daten herausgeschoben werden, wird ein Teststeuermuster über den Eingang SDI in den Boundary- Scan-Pfad hineingeschoben. Während der Aufnahme- und Schiebeoperation verharren die DOUTs in ihrem aktuellen Zustand, da deren Eingang HOLD auf Niedrigpegel gesetzt ist. Wenn sie nicht konstant gehalten werden, könnte der Welligkeitseffekt am Ausgang die externe Logik beeinflussen, die an den Ausgängen der Vorrichtung angeschlossen ist.
  • Wenn das Hineinschieben und Herausschieben in bzw. aus dem Boundary-Scan-Pfad abgeschlossen ist, wird über die Eingänge MODE und SCK ein zusätzliches externes Steuersignal eingegeben, um zu veranlassen, daß das vorher eingegebene Steuersignal von den Zwischenspeichern 26 der verschiedenen Testzellen und der TCRs 240, 242, 232 und 236 angelegt wird. Der Prozeß des Aufnehmens der Boundary-Scan-Pfadeingänge, gefolgt vom Herausschieben der aufgenommenen Daten zur Untersuchung, während das nächste von den Boundary-Scan-Pfadausgängen anzulegende Teststeuermuster hineingeschoben wird, wird wiederholt, bis die gewünschte Testebene abgeschlossen ist. Auf diese Weise können die interne Logik und die externen Verdrahtungsverbindungen und/oder benachbarte ICs gleichzeitig getestet werden.
  • Ein "Boundary-Datenabtastbefehl" kann im Befehlsregister 242 installiert sein. Der Boundary-Datenabtastbefehl erlaubt, daß Daten und Steuersignale frei durch den Boundary-Scan-Pfad laufen, während die Eingänge SCK und MODE den Boundary-Scan- Pfad veranlassen, die an ihren Eingängen vorhandenen Logikzustände aufzunehmen. Sobald die Boundary-Daten aufgenommen worden sind, wird über die Eingänge SCK und MODE ein zusätzliches externes Steuersignal ausgegeben, um den Boundary-Scan- Pfad zu veranlassen, die aufgenommenen Daten zur Untersuchung über den Anschlußstift SDO herauszuschieben.
  • Ein "Steuerausgänge-auf-hochohmigen-Zustand-Befehl" erlaubt den Ausgangspuffern (Q0-7), in einen hochohmigen Zustand versetzt zu werden. Obwohl die Ausgänge sich in einem hochohmigen Zustand befinden, bleiben die Eingänge in Funktion und die Daten- und Steuereingänge beeinflussen immer noch die interne Logik 234. Während dieses Befehls ist das Abtastumgehungsregister (ein einzelnes Flip-Flop) mit den Anschlußstiften SDI und SDO verbunden, um während der Datenregisterabtastoperationen einen Einzelbitabtastpfad durch die Testvorrichtung zu bilden.
  • Der Vorteil dieses Befehls besteht in dem Versetzen der Ausgänge in einen hochohmigen Zustand, was das Anlegen einer externen Prüfspitze ermöglicht, um die Ausgänge auf eine logische 1 oder 0 zu steuern. Ferner ermöglicht der abgekürzte Datenabtastpfad durch das Abtastumgehungs-Flip-Flop die Reduzierung der internen Abtastpfadlänge auf ein einzelnes Bit. Ein "Steuere-Boundary-Ausgänge auf eine-logische-1-oder-0- Befehl" ermöglicht, daß der Boundary-Scan-Pfad die Steuerung der E/A-Signale übernimmt, um ein im voraus eingelesenes Teststeuermuster aus den Ausgängen der Testzellen 240 und 242 und der TCRs 232 und 236 auszugeben. Vor der Durchführung dieses Testbefehls wird der Boundary-Scan-Pfad abgetastet, um das durch den Befehl anzulegende Teststeuerausgangsmuster zu installieren. Während dieses Befehls ist das Abtastumgehungsregister mit den Anschlußstiften SDI und SDO verbunden, um während der Datenregisterabtastoperationen einen Einzelbitabtastpfad durch die Testvorrichtung zu bilden.
  • Der Vorteil dieses Befehls besteht darin, daß der Testvorrichtung ermöglicht wird, ein bestimmtes Testmuster auszugeben, während das Testen anderer Vorrichtungen durchgeführt wird, die mit dem Testvorrichtungsausgang verbunden sind, wie z. B. die kombinatorische Logik 224. Ferner ermöglicht der abgekürzte Datenabtastpfad durch das Abtastumgehungs-Flip-Flop während des Befehls, daß die interne Abtastpfadlänge auf ein einzelnes Bit reduziert wird.
  • Die Eingänge und Ausgänge der TCRs 232 und 236 können angewiesen werden, synchron zum extern angelegten Eingang SCK zu arbeiten, um zusätzliche Testmöglichkeiten zur Verfügung zu stellen.
  • Der Vorteil dieser Testoperationen besteht darin, daß während der Testoperation kein Abtasten erforderlich ist, wodurch die Testzeit erheblich reduziert wird.
  • Die PSA-Operation wird in Verbindung mit Fig. 7 genauer beschrieben. Das Eingangs-TCR 232 kann die PSA-Operation entweder selbst oder in Verbindung mit dem Ausgangs-TCR 236 durchführen. In Fig. 14 ist eine Schaltung gezeigt, die die Eingangs- und Ausgangs-TCRs 232 und 236 in Verbindung verwendet zeigt, um eine 16 Bit breite Signatur zu schaffen (unter der Annahme von 8-Bit-TCRs). Die am Dateneingang erscheinenden Daten werden mit dem aktuellen Zustand des Eingangs-TCR 232 addiert und mit dem PSA/PRPG-Testtaktsignalausgang vom UND- Gatter 232 in das Eingangs-TCR 232 eingelesen. Während einer PSA-Operation wird der Eingangs-TCR 232 in den Lademodus versetzt, während der Ausgangs-TCR 236 in einen Schiebemodus versetzt wird und als 8-Bit-Schieberegistererweiterung für das Eingangs-TCR 232 dient. Durch Kombinieren des Eingangs-TCR 232 mit dem Ausgangs-TCR 236 steht eine 16 Bit breite Signatur des 8-Bit-Dateneingangsbusses zur Verfügung. Unter Verwendung einer 16-Bit-PSA-Schaltung kann die Anzahl der Eingangsdatenmuster, das in das Eingangs-TCR 232 komprimiert werden kann, von 255 auf 65535 erhöht werden. Während der PSA-Operationen ist der Datenausgang (Q0-7) vom Ausgangs-TCR 236 auf ein vorgegebenes Muster festgelegt, so daß die welligen Daten während der PSA-Operation sich nicht zur kombinatorischen Logik 224 fortpflanzen.
  • Die Taktung für PSA kommt von einer in Fig. 14 gezeigten Torschaltung. Wenn der PSA-Befehl installiert ist und die externe Steuerung den Testanschluß 252 in einen Leerlaufzustand versetzt hat, werden Torsignale eingestellt, um dem UND- Gatter 253 zu ermöglichen, den Eingang SCK zu den TCRs 232 und 236 weiterzuleiten. Das Befehlsregister 246 gibt ein Testtaktfreigabesignal aus, wenn der Befehl installiert ist. Der Testanschluß 252 gibt ein Synchronsignal aus, wenn er in einen Nicht-Abtast-Leerlaufzustand wechselt. Wenn beide Freigabesignale auf Hochpegel gesetzt sind, wird das externe SCK durch das UND-Gatter 252 torgesteuert, um den PSA/PRPG-Testtakt zu erzeugen.
  • Am Ende eines PSA-Befehls veranlaßt das externe Steuersignal (SCK und MODE) den Testanschluß 252, den PSA/PRPG-Testtakt zu unterbinden, woraufhin ein neuer Befehl in das Befehlsregister 246 eingelesen wird. Nachdem der Abtastpfad in seine Normalkonfiguration zurückgesetzt worden ist, kann die in den TCRs 232 und 236 gespeicherte Signatur über einen Boundary-Scan- Lesebefehl, der im folgenden erläutert wird, zur Untersuchung ausgelesen werden.
  • In ähnlicher Weise kann ein PRPG-Befehl im Befehlsregister 246 installiert sein, um die Ausgangsmustererzeugung zu bewirken. Erneut können die TCRs 232 und 236 kombiniert werden, um eine 16 Bit breite Mustererzeugung zur Verfügung zu stellen, die die Anzahl der 8-Bit-Ausgangsmuster erweitern kann. Die 16- Bit-Konfiguration ist derjenigen ähnlich, die in Fig. 14 gezeigt ist. Während einer PRPG-Operation sind beide TCRs in einen Schiebemodus versetzt. Die Mustererzeugung wird vom Ausgangs-TCR 236 ausgegeben. Die Taktung für PRPG ist derjenigen ähnlich, die im PSA-Befehl beschrieben worden ist. In ähnlicher Weise wird ein neuer Befehl am Ende einer PRPG- Operation in das Befehlsregister eingelesen, um das Testtaktfreigabebit zurückzusetzen und den Boundary-Scan-Pfad auf seinen normalen Leitweg zu rekonfigurieren.
  • Wie in Verbindung mit Fig. 15 gezeigt, können PSA und PRPG gleichzeitig laufen. In dieser Konfiguration sind die Eingangs- und Ausgangs-TCRs 232 und 236 nicht kombiniert, sondern auf sich selbst zurückgeführt. Lokale Multiplexer 254 und 256 schaffen die erforderlichen Rückkopplungsverbindungen zu den TCRs 232 bzw. 236. Da die TCRs in dieser Konfiguration nicht miteinander verknüpft werden können, sind die PSA- und PRPG- Operationen auf 8 Bits beschränkt. Die Taktung für die PSA- und PRPG-Operationen ist völlig gleich mit derjenigen, die in Verbindung mit dem PSA-Befehl beschrieben worden ist.
  • Ähnlich der Konfiguration der gleichzeitigen PSA- und PRPG- Befehle in Fig. 15 kann ferner ein gleichzeitiger PSA- und Binäraufwärtszählmusterausgangsbefehl ausgeführt werden. Während dieses Befehls führt der Eingangs-TCR 232 die PSA durch, während der Ausgangs-TCR 236 ein binäres Aufwärtszählmuster ausgibt. Die Taktung für die PSA- und Binäraufwärtszählmusteroperationen ist völlig gleich mit derjenigen, die in Verbindung mit dem PSA-Befehl beschrieben worden ist. Das binäre Aufwärtszählmuster ist nützlich beim Erzeugen binärer Adressenmuster während der Speicherprüfung. Während dieses Befehls kann eine Speichervorrichtungsadresse mittels des Aufwärtszählmusters von einem TCR 236 eines Testregisters stimuliert werden, während dessen Datenausgang mittels eines TCR 232 eines weiteren Testregisters komprimiert wird. Eine ähnliche Testanwendung wird von einem PSA- und PRPG-Befehl durchgeführt.
  • In Fig. 16 sind die Testzellen 12 des TCR 236 mit einem Zählerfreigabelogikabschnitt 258 verbunden gezeigt, um zu ermöglichen, daß aus dem TCR 236 ein binäres Aufwärtszählmuster ausgegeben wird. Die Zählfreigabelogik 258 umfaßt mehrere UND- Gatter 260. Jedes UND-Gatter 260 empfängt den Ausgang des vorangehenden UND-Gatters als einen Eingang und das DOUT- Signal einer zugehörigen Testzelle 12 als anderen Eingang. Das erste UND-Gatter 260 empfängt das DOUT-Signal von den ersten beiden Testzellen 12. Der Ausgang jedes UND-Gatters 260 ist mit einem A-Auswahlabschnitt der nächsten Testzelle 12 verbunden. Bei dieser Anordnung ist die niedrigstwertige Testzelle 12 im TCR 236 auf den Kippmodus gesetzt (AB = 01), während die führenden Testzellen 12 so gesetzt sind, daß sie entweder im Kippmodus oder im Leerlaufmodus operieren (AB = 11), in Abhängigkeit von dem von der Zählfreigabelogik an die A-Eingänge jeder Testzelle 12 ausgegebenen Logikpegel. Eine Testzelle 12 kippt dann, wenn während des Anlegens eines PSA/PRPG-Testtaktes alle nachfolgenden Testzellen auf einen logischen Hochpegel gesetzt sind. Eine Testzelle 12 verharrt in ihrem aktuellen Zustand (Leerlauf), wenn während des Anlegens eines PSA/PRPG-Testtaktes irgendeine der nachfolgenden Testzellen auf einen logischen Niedrigpegel gesetzt ist.
  • Andere Funktionen, die vorher in Verbindung mit der Testzelle 12 beschrieben worden sind, können von der Testvorrichtung durchgeführt werden. Die Testvorrichtung kann veranlaßt werden, eine Kippoperation auszuführen, in der die im Ausgangs- TCR 236 während einer vorangehenden Einleseoperation installierten Daten veranlaßt werden können, zwischen dem wahren Ausgangsmuster und dessen Komplementausgangsmuster während jedes PSA/PRPG-Testtaktzyklus zu kippen. Die Kippfähigkeit ist nützlich während des Testens der Ausgangspuffer der Vorrichtung und als einfacher Testmustergenerator auf Platinenebene. Die Taktung für die Kippoperation ist völlig gleich zu derjenigen, die im PSA-Befehl beschrieben worden ist.
  • Der Boundary-Scan-Pfad kann ferner ausgelesen werden, um seine Inhalte zu ermitteln. Die Testvorrichtung verharrt während dieser Operation in einem normalen Betriebsmodus. Dieser Befehl unterscheidet sich von den Boundary-Scan- und Boundary- Datenabtastbefehlen insofern, als die Aufnahmeoperation nicht ausgeführt wird. Der Boundary-Lesebefehl kann verwendet werden, um die Ergebnisse einer PSA-Operation zu extrahieren.

Claims (44)

1. Integrierte Schaltung, die in Test- und Normalmodi betreibbar ist, mit:
einer Testschaltungsanordnung mit einer Reihe von Testzellen, wovon jede so betreibbar ist, daß sie Daten seriell zur nächsten Zelle in der Reihe weiterleitet, wobei jede Testzelle einen ersten (24) und einen zweiten (26) Speicher sowie einen ersten (23) und einen zweiten (28) Multiplexer enthält, wobei ein erster der Eingänge des ersten Multiplexers an einen seriellen Datenanschluß (SDI) angeschlossen ist, der Eingang des ersten Speichers (24) an den Ausgang des ersten Multiplexers (22) angeschlossen ist, der Eingang des zweiten Speichers an einen Ausgang des ersten Speichers (24) angeschlossen ist, ein erster und ein zweiter der Eingänge des zweiten Multiplexers (28) an einen Ausgang des zweiten Speichers (26) bzw. an einen Schaltungsdatenanschluß (DIN) angeschlossen sind und wobei ein zweiter der Eingänge des ersten Multiplexers (22) an einen Schaltungsdatenanschluß angeschlossen ist, der entweder dieser Schaltungsdatenanschluß (DIN) oder ein anderer Schaltungsdatenanschluß ist, und wobei ein dritter der Eingänge des ersten Multiplexers (22) an einen invertierten Ausgang des zweiten Speichers (26) angeschlossen ist, wobei die integrierte Schaltung ferner enthält:
mehrere Vergleichslogikabschnitte (200), wovon jeder versehen ist mit einem Datenanschluß, der so angeschlossen ist, daß er Daten empfängt, die in einen Schaltungsdatenanschluß (DIN) einer entsprechenden der Testzellen (12) eingegeben werden, einem Erwartungswertanschluß (EXPD), einem Vergleichsmaskenanschluß (CMPMSK), einer Einrichtung, die die am Datenanschluß und am Erwartungswertanschluß vorhandenen Werte vergleicht und als Antwort darauf an einem Vergleichsausgangsanschluß (CMPOUT) ein Signal erzeugt, das angibt, ob diese Werte unterschiedlich sind, sowie einer Einrichtung (204), die auf ein Signal am Vergleichsmaskenanschluß (CMPMSK) anspricht, um das Signal zu unterdrücken, das angibt, daß diese Werte unterschiedlich sind.
2. Integrierte Schaltung nach Anspruch 1, mit einer Einrichtung zum Kombinieren der Signale, die an den Vergleichsausgangsanschlüssen (CMPOUT) einer Gruppe von Vergleichslogikabschnitten vorhanden sind, um einen Hinweis darauf zu erzeugen, ob die Signale von irgendeinem der Vergleichslogikabschnitte der Gruppe, die nicht von dem Signal an dessen entsprechendem Vergleichsmaskenanschluß unterdrückt werden, eine Differenz zwischen den Werten angeben, die an dessen Datenanschluß und an dessen Erwartungswertanschluß vorhanden sind.
3. Integrierte Schaltung nach Anspruch 1 oder Anspruch 2, mit
einer Eingangsschaltungsanordnung (IN) zum Empfangen von Eingangsdaten;
eine Ausgangsschaltungsanordung (OUT) zum Senden von Ausgangsdaten;
eine Anwendungslogik-Schaltungsanordnung (14), die an die Eingangs- und an die Ausgangsschaltungsanordnung angeschlossen ist, um an den Eingangsdaten eine Operation vorzunehmen und Ausgangsdaten zu erzeugen;
eine Eingangstest-Schaltungsanordnung (12), die an die Eingangsschaltungsanordnung angeschlossen ist und Testzellen enthält;
eine Ausgangstest-Schaltungsanordnung (12), die an die Ausgangsschaltungsanordnung angeschlossen ist und Testzellen enthält; und
eine Seriellschnittstellen-Schaltungsanordnung (SDI, SDO), die so betreibbar ist, daß sie serielle Daten zu der Eingangstest- und der Ausgangstest-Schaltungsanordnung und von diesen transportiert; wobei die Seriellschnittstellen-Schaltungsanordnung so betreibbar ist, daß sie serielle Daten zu der Eingangstest- und der Ausgangstest-Schaltungsanordnung transportiert, um die Schaltungsanordnung für einen gewählten Test vorzubereiten, um die Ausführung des Tests nach Abschluß der Vorbereitung zu steuern, und um serielle Daten von der integrierten Schaltung zu transportieren, um Testergebnisse von der Testschaltungsanordnung auszuladen, wenn der Test abgeschlossen ist.
4. Integrierte Schaltung nach Anspruch 3, wobei die Anwendungslogik (14) wenigstens eine kombinatorische Logikfunktion enthält.
5. Integrierte Schaltung nach Anspruch 3, wobei die Anwendungslogik (14) wenigstens eine sequentielle Logikfunktion enthält.
6. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 5, wobei die Eingangstest-Schaltungsanordnung (12) an einen Datenpfad zwischen der Eingangsschaltungsanordnung (IN) und der Anwendungslogik-Schaltungsanordnung (14) angeschlossen ist.
7. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 6, wobei die Ausgangstest-Schaltungsanordnung (12) an einen Datenpfad zwischen der Anwendungslogik-Schaltungsanordnung (14) und der Ausgangsschaltungsanordnung (OUT) angeschlossen ist.
8. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 7, wobei die Testzellen der Eingangstest-Schaltungsanordnung (12) die ersten und zweiten Speicher (24, 26) enthalten, die so betreibbar sind, daß sie die von der Eingangsschaltungsanordnung empfangenen Eingangsdaten als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung empfangen und speichern.
9. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 8, wobei die Testzellen der Ausgangstest-Schaltungsanordnung (12) die ersten und zweiten Speicher (24, 26) enthalten, die so betreibbar sind, daß sie die Ausgangsdaten von der Anwen dungslogik-Schaltungsanordnung als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung empfangen und speichern.
10. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 9, wobei die Eingangstest-Schaltungsanordnung (12) eine Schaltungsanordnung (206) enthält, die so betreibbar ist, daß sie als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung an den Eingangsdaten eine parallele Signaturanalyse ausführt.
11. Integrierte Schaltung nach Anspruch 10, wobei die Eingangstest-Schaltungsanordnung (12), die so betreibbar ist, daß sie eine Signaturanalyse ausführt, ferner eine Schaltungsanordnung (204) enthält, die so betreibbar ist, daß sie ausgewählte Bits der Eingangsdaten von der parallelen Signaturanalyseoperation maskiert.
12. Integrierte Schaltung nach Anspruch 10, wobei die Eingangstest-Schaltungsanordnung, die so betreibbar ist, daß sie die parallele Signaturanalyse ausführt, eine programmierbare Polynomrückkopplungslogik-Schaltungsanordnung enthält.
13. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 12, wobei die Ausgangstest-Schaltungsanordnung eine Schaltungsanordnung enthält, die so betreibbar ist, daß sie als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung eine parallele Signaturanalyse an Daten ausführt, die von der Anwendungslogik-Schaltungsanordnung (14) ausgegeben werden.
14. Integrierte Schaltung nach Anspruch 13, wobei die Ausgangstest-Schaltungsanordnung so betreibbar ist, daß sie ausgewählte Bits der Ausgangsdaten von der parallelen Signaturanalyseoperation maskiert.
15. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 14, wobei die Ausgangstest-Schaltungsanordnung eine Schaltungsanordnung enthält, die so betreibbar ist, daß sie als Antwort auf die Testausführung von der Seriellschnittstellen- Schaltungsanordnung wahlweise eine Pseudozufallsmuster-Erzeugung zur Erzeugung der Ausgangsdaten ausführt.
16. Integrierte Schaltung nach Anspruch 15, wobei die Pseudozufallsmuster als eine ausgewählte Gruppe von Bits der Ausgangsdaten ausgegeben werden.
17. Integrierte Schaltung nach Anspruch 15, wobei die Ausgangstest-Schaltungsanordnung, die so betreibbar ist, daß sie die Pseudozufallsmuster-Erzeugung ausführt, eine programmierbare Polynomrückkopplungslogik-Schaltungsanordnung enthält.
18. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 17, wobei die Ausgangstest-Schaltungsanordnung eine Schaltungsanordnung enthält, die so betreibbar ist, daß sie als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung als Ausgangsdaten wahlweise Binärezählmuster ausgibt.
19. Integrierte Schaltung nach Anspruch 18, wobei die Binärzählmuster als eine ausgewählte Gruppe von Bits der Ausgangsdaten ausgegeben werden.
20. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 18 der vorangehenden Ansprüche, wobei die Ausgangstest-Schaltungsanordnung eine Schaltungsanordnung enthält, die so betreibbar ist, daß sie als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung wahlweise Kippmuster als Ausgangsdaten ausgibt.
21. Integrierte Schaltung nach Anspruch 20, wobei die Kippmuster als eine ausgewählte Gruppe von Bits der Ausgangsdaten ausgegeben werden.
22. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 21, wobei die Eingangstest-Schaltungsanordnung und die Ausgangstest-Schaltungsanordnung gleichzeitig betreibbar sind, wenn die integrierte Schaltung im Testmodus ist, so daß die eingegebenen Daten von der Eingangstest-Schaltungsanordnung als Testdaten empfangen werden, während die Ausgangstest- Schaltungsanordnung als Antwort auf die Testausführung durch die Seriellschnittstellen-Schaltungsanordnung Testdaten als die Ausgangsdaten ausgibt.
23. Integrierte Schaltung nach Anspruch 22, wobei die gleichzeitigen Operationen der Testdatenausgabe und der Testdateneingabe an getrennten Taktflanken erfolgen.
24. Integrierte Schaltung nach Anspruch 22, wobei die Eingangstest-Schaltungsanordnung so betreibbar ist, daß sie Testdaten als ausgewählte Bits der Eingangsdaten empfängt, und die Ausgangsschaltungsanordnung so betreibbar ist, daß sie Testdaten als ausgewählte Bits der Ausgangsdaten ausgibt.
25. Integrierte Schaltung nach Anspruch 22, wobei die integrierte Schaltung so betreibbar ist, daß sie im Testmodus eine Folge von Operationen ausführt, wobei die Folge enthält:
Veranlassen der Ausgangstest-Schaltungsanordnung, daß sie bei einer Taktflanke Testdaten als Ausgangsdaten sendet;
Veranlassen der Eingangstest-Schaltungsanordnung, daß sie bei der nächsten Taktflanke Eingangsdaten als Testdaten speichert;
Veranlassen, daß die in der Eingangstest-Schaltungsanordnung gespeicherten Daten als Antwort auf die nächste Taktflanke von der integrierten Schaltung über die Seriellschnittstellen-Schaltungsanordnung seriell geleitet werden, wobei die Ausgangstest-Schaltungsanordnung daran gehindert wird, Testdaten zu senden, und die Eingangstest-Schaltungsanordnung daran gehindert wird, Testdaten zu speichern, bis die serielle Weiterleitung der gespeicherten Testdaten abgeschlossen ist.
26. Integrierte Schaltung nach Anspruch 22, wobei die Datenausgänge der integrierten Schaltung in einem Tristate-Zustand gehalten werden, während die seriellen Daten durch einen Abtastpfad in der Seriellschnittstellen-Schaltung verschoben werden, wobei der Abtastpfad ein einzelnes Flipflop enthält.
27. Integrierte Schaltung nach Anspruch 22, wobei die Datenausgänge der integrierten Schaltung auf vorgegebene Zustände gesetzt und in diesen gehalten werden, während serielle Daten durch einen Abtastpfad in der Seriellschnittstellen-Schaltung verschoben werden, wobei der Abtastpfad ein einzelnes Flipflop enthält.
28. Schaltungsanordnung, die eine erste integrierte Schaltung nach irgendeinem der Ansprüche 22 bis 27 sowie eine oder mehrere benachbarte integrierte Schaltungen enthält, wobei die von der ersten integrierten Schaltung ausgegebenen Testdaten einen Teststimuluseingang für wenigstens eine der einen oder mehreren benachbarten integrierten Schaltungen schafft und die in die erste integrierte Schaltung eingegebenen Testdaten eine Testantwort bilden, die von wenigstens einer der einen oder mehreren benachbarten integrierten Schaltungen ausgegeben wird.
29. Schaltungsanordnung nach Anspruch 28, wobei die wenigstens eine der einen oder mehreren benachbarten integrierten Schaltungen, die den Teststimuluseingang empfängt und den Testantwortausgang sendet, die gleiche integrierte Schaltung ist oder die gleichen integrierten Schaltungen sind.
30. Schaltungsanordnung nach Anspruch 28, wobei die wenigstens eine der einen oder mehreren benachbarten integrierten Schaltungen, die den Teststimuluseingang empfangen, von der wenigstens einen der einen oder mehreren benachbarten integrierten Schaltungen, die den Testantwortausgang senden, verschieden ist oder sind.
31. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 30, wobei die Operation des Weiterleitens serieller Daten von der integrierten Schaltung zum Ausladen von Testergebnissen von der Testschaltungsanordnung die in der Testoperation enthaltenden Testergebnisse nicht ändert.
32. Verfahren zum Testen eines Schaltungssystems, mit den folgenden Schritten:
Bereitstellen einer Reihe von Testzellen, die so betreibbar sind, daß sie Daten seriell von einer Zelle zur nächsten in der Reihe leiten, wobei jede Testzelle einen ersten (24) und einen zweiten (26) Speicher sowie einen ersten (23) und einen zweiten (28) Multiplexer enthält, wobei ein erster der Eingänge des ersten Multiplexers an einen seriellen Datenanschluß (SDI) angeschlossen ist, der Eingang des ersten Speichers (24) an den Ausgang des ersten Multiplexers (22) angeschlossen ist, der Eingang des zweiten Speichers an einen Ausgang des ersten Speichers (24) angeschlossen ist, ein erster und ein zweiter der Eingänge des zweiten Multiplexers (28) an einen Ausgang des zweiten Speichers (26) bzw. an einen Schaltungsdatenanschluß (DIN) angeschlossen sind und wobei ein zweiter der Eingänge des ersten Multiplexers (22) an einen Schaltungsdatenanschluß angeschlossen ist, der entweder dieser Schaltungsdatenanschluß (DIN) oder ein anderer Schaltungsdatenanschluß ist, und wobei ein dritter der Eingänge des ersten Multiplexers (22) an einen invertierten Ausgang des zweiten Speichers (26) angeschlossen ist, wobei das Verfahren ferner enthält:
Vergleichen von Datenwerten, die in die Testzellen eingegeben werden, mit entsprechenden Erwartungswerten und Erzeugen mehrerer Signale für die jeweiligen Testzellen, die angeben, ob diese Werte verschieden sind, und
unterdrücken ausgewählter dieser Signale als Antwort auf Vergleichsmaskensignale.
33. Verfahren nach Anspruch 32, mit dem folgenden Schritt: Kombinieren der Signale, die angeben, ob die Differenz vorhanden ist, um ein Ausgangssignal zu erzeugen, das angibt, ob irgendwelche der Signale dies angeben.
34. Verfahren zum Testen eines Schaltungssystems nach Anspruch 32 oder Anspruch 33, wobei das Schaltungssystem drei Gruppen von Schaltungen enthält, wobei das Verfahren die folgenden Schritte enthält:
Bereitstellen einer oder mehrerer Schaltungen, die eine erste Schaltungsgruppe bilden, um eine erste Operation auszuführen;
Bereitstellen einer oder mehrerer Schaltungen, die eine zweite Schaltungsgruppe bilden, um eine zweite Operation auszuführen, wobei die Schaltungen in der zweiten Schaltungsgruppe jeweils einen Testbetriebsmodus besitzen und im Testmodus so betreibbar sind, daß sie intern Teststimulusmuster erzeugen und an zugeordnete Eingänge der Schaltungen in der ersten Schaltungsgruppe ausgeben;
Bereitstellen einer oder mehrerer Schaltungen, die eine dritte Schaltungsgruppe zur Ausführung einer dritten Operation bilden, wobei die Schaltungen in der dritten Schaltungsgruppe jeweils einen Testbetriebsmodus besitzen, wobei die Schaltungen der dritten Schaltungsgruppe im Testmodus so betreibbar sind, daß sie Testantwortmuster, die von der ersten Schaltungsgruppe ausgegeben werden, als Antwort auf die Teststimulusmuster, die von der zweiten Schaltungsgruppe in die erste Schaltungsgruppe eingegeben werden, empfangen und verarbeiten, wodurch ein Hinweis auf das Ergebnis des Tests an der ersten Schaltungsgruppe geschaffen wird, wobei die zweite und/oder die dritte Schaltungsgruppe die Testzellen enthalten.
35. Verfahren nach Anspruch 34, wobei die erste, die zweite und die dritte Schaltungsgruppe mehrere integrierte Schaltungen enthalten.
36. Verfahren nach Anspruch 34, wobei die erste, die zweite und die dritte Schaltungsgruppe sich auf einer integrierten Schaltung befinden.
37. Verfahren nach Anspruch 34 oder 35, wobei die erste, die zweite und die dritte Schaltungsgruppe Schaltungen enthalten, die sich auf einem gemeinsamen Substrat befinden.
38. Verfahren nach Anspruch 34, 35 oder 36, wobei eine oder mehrere der Schaltungen, die zur zweiten und zur dritten Schaltungsgruppe gehören, identisch sind.
39. Verfahren nach irgendeinem der Ansprüche 34 bis 38, wobei der Schritt des internen Erzeugens und Ausgebens von Teststimulusmustern das Ausgeben von Pseudozufallsmustern enthält.
40. Verfahren nach irgendeinem der Ansprüche 34 bis 39, wobei der Schritt des Erzeugens und Ausgebens von Teststimulusmustern das Ausgeben von Binärzählmustern enthält.
41. Verfahren nach irgendeinem der Ansprüche 34 bis 40, wobei der Schritt des Erzeugens und Ausgebens von Teststimulusmustern das Ausgeben von Kippmustern enthält.
42. Verfahren nach Anspruch 34, wobei der Schritt des Erzeugens und Ausgebens von Teststimulusmustern das Ausgeben gespeicherter Datenmuster enthält.
43. Verfahren nach irgendeinem der Ansprüche 34 bis 42, wobei der Schritt des Empfangens und Verarbeitens von Antwortmustern das Ausführen einer parallelen Signaturanalyse an den Antwortmustern enthält.
44. Verfahren nach irgendeinem der Ansprüche 34 bis 42, wobei der Schritt des Empfangens und Verarbeitens von Antwortmustern das Speichern der Antwortmuster in einem Speicher enthält.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522985B1 (en) * 1989-07-31 2003-02-18 Texas Instruments Incorporated Emulation devices, systems and methods utilizing state machines
US6304987B1 (en) * 1995-06-07 2001-10-16 Texas Instruments Incorporated Integrated test circuit
EP0358376B1 (de) * 1988-09-07 1995-02-22 Texas Instruments Incorporated Integrierte Prüfschaltung
US5483518A (en) 1992-06-17 1996-01-09 Texas Instruments Incorporated Addressable shadow port and protocol for serial bus networks
EP0382360B1 (de) 1989-02-08 1997-03-19 Texas Instruments Incorporated Durch Ereigniss befähigte Prüfarchitektur für integrierte Schaltungen
JP3005250B2 (ja) * 1989-06-30 2000-01-31 テキサス インスツルメンツ インコーポレイテツド バスモニター集積回路
US6675333B1 (en) 1990-03-30 2004-01-06 Texas Instruments Incorporated Integrated circuit with serial I/O controller
US5550843A (en) * 1994-04-01 1996-08-27 Xilinx, Inc. Programmable scan chain testing structure and method
GB2288666B (en) * 1994-04-12 1997-06-25 Advanced Risc Mach Ltd Integrated circuit control
US5592681A (en) * 1994-06-14 1997-01-07 Texas Instruments Incorporated Data processing with improved register bit structure
JP2654352B2 (ja) * 1994-07-29 1997-09-17 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP2734394B2 (ja) * 1995-01-27 1998-03-30 日本電気株式会社 半導体集積回路装置
SE504041C2 (sv) * 1995-03-16 1996-10-21 Ericsson Telefon Ab L M Integrerat kretsarrangemang för provning
US5838934A (en) * 1995-06-07 1998-11-17 Texas Instruments Incorporated Host port interface
US5969538A (en) 1996-10-31 1999-10-19 Texas Instruments Incorporated Semiconductor wafer with interconnect between dies for testing and a process of testing
US5648973A (en) * 1996-02-06 1997-07-15 Ast Research, Inc. I/O toggle test method using JTAG
JP3691170B2 (ja) * 1996-08-30 2005-08-31 株式会社ルネサステクノロジ テスト回路
US6028983A (en) * 1996-09-19 2000-02-22 International Business Machines Corporation Apparatus and methods for testing a microprocessor chip using dedicated scan strings
US6260165B1 (en) 1996-10-18 2001-07-10 Texas Instruments Incorporated Accelerating scan test by re-using response data as stimulus data
US6408413B1 (en) 1998-02-18 2002-06-18 Texas Instruments Incorporated Hierarchical access of test access ports in embedded core integrated circuits
US6560734B1 (en) 1998-06-19 2003-05-06 Texas Instruments Incorporated IC with addressable test port
US6519729B1 (en) 1998-06-27 2003-02-11 Texas Instruments Incorporated Reduced power testing with equally divided scan paths
FR2783111B1 (fr) * 1998-09-08 2000-10-13 St Microelectronics Sa Circuit integre comportant une cellule de test modifiee pour resynchroniser ledit circuit integre
US6397374B1 (en) * 1998-09-30 2002-05-28 National Semiconductor Corporation Zero hold time circuit for high speed bus applications
US6158034A (en) * 1998-12-03 2000-12-05 Atmel Corporation Boundary scan method for terminating or modifying integrated circuit operating modes
US7058862B2 (en) * 2000-05-26 2006-06-06 Texas Instruments Incorporated Selecting different 1149.1 TAP domains from update-IR state
KR100337601B1 (ko) * 1999-09-27 2002-05-22 윤종용 내부 상태 모니터링 회로를 가지는 반도체 집적 회로 및 그를 이용한 내부 신호 모니터링 방법
DE60108993T2 (de) * 2000-03-09 2005-07-21 Texas Instruments Inc., Dallas Anpassung von "Scan-BIST"-Architekturen für einen Betrieb mit niedrigem Verbrauch
KR100377488B1 (ko) * 2000-07-20 2003-03-26 백우현 원적외선 황토타일 및 이의 제조방법
JP4228061B2 (ja) * 2000-12-07 2009-02-25 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置および試験方法
KR100384419B1 (ko) * 2000-12-28 2003-05-22 우성세라믹스공업 주식회사 무정형 무늬 점토벽돌의 제조방법
US7398445B2 (en) * 2002-08-09 2008-07-08 Synplicity, Inc. Method and system for debug and test using replicated logic
US6904576B2 (en) * 2002-08-09 2005-06-07 Synplicity, Inc. Method and system for debugging using replicated logic
US7213216B2 (en) * 2002-08-09 2007-05-01 Synplicity, Inc. Method and system for debugging using replicated logic and trigger logic
KR100530831B1 (ko) * 2002-09-26 2005-11-23 우성세라믹스공업 주식회사 고령토(백토·점토), 장석 및 블랙그래눌을 활용한 도자기질 점토 벽돌 및 점토 바닥벽돌과 그 제조방법
DE602005022836D1 (de) 2004-02-17 2010-09-23 Donaldson Co Inc Luftreinigeranordnungen, wartungsfähige filterelemente und verfahren
JP2006329810A (ja) * 2005-05-26 2006-12-07 Nec Electronics Corp 半導体集積回路及びそのテスト方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4023142A (en) * 1975-04-14 1977-05-10 International Business Machines Corporation Common diagnostic bus for computer systems to enable testing concurrently with normal system operation
US4264807A (en) * 1979-04-09 1981-04-28 International Business Machines Corporation Counter including two 2 bit counter segments connected in cascade each counting in Gray code
JPS5618766A (en) * 1979-07-26 1981-02-21 Fujitsu Ltd Testing apparatus for logic circuit
EP0104293B1 (de) * 1982-09-28 1986-12-30 International Business Machines Corporation Anordnung zum Laden und Lesen verschiedener Kippschaltungsketten in einem Datenverarbeitungssystem
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
DE3373729D1 (en) * 1983-12-08 1987-10-22 Ibm Deutschland Testing and diagnostic device for a digital calculator
EP0151653B1 (de) * 1983-12-15 1987-09-16 International Business Machines Corporation Vorrichtung zur Parallel-Serien/Serien-Parallelwandlung von aus variabler Länge bestehenden Bitkonfigurationen
US4602210A (en) * 1984-12-28 1986-07-22 General Electric Company Multiplexed-access scan testable integrated circuit
US4710933A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Parallel/serial scan system for testing logic circuits
US4701921A (en) * 1985-10-23 1987-10-20 Texas Instruments Incorporated Modularized scan path for serially tested logic circuit
US4710931A (en) * 1985-10-23 1987-12-01 Texas Instruments Incorporated Partitioned scan-testing system
US4698588A (en) * 1985-10-23 1987-10-06 Texas Instruments Incorporated Transparent shift register latch for isolating peripheral ports during scan testing of a logic circuit
JPH0746120B2 (ja) * 1986-03-10 1995-05-17 株式会社東芝 テスト容易化回路及びテスト方法
JPS6337270A (ja) * 1986-07-31 1988-02-17 Fujitsu Ltd 半導体装置
KR910002236B1 (ko) * 1986-08-04 1991-04-08 미쓰비시 뎅기 가부시끼가이샤 반도체집적회로장치
US4821269A (en) * 1986-10-23 1989-04-11 The Grass Valley Group, Inc. Diagnostic system for a digital signal processor
JPS63182585A (ja) * 1987-01-26 1988-07-27 Toshiba Corp テスト容易化機能を備えた論理回路
JPS63291134A (ja) * 1987-05-22 1988-11-29 Toshiba Corp 論理集積回路
US5084874A (en) * 1988-09-07 1992-01-28 Texas Instruments Incorporated Enhanced test circuit
US5056094A (en) * 1989-06-09 1991-10-08 Texas Instruments Incorporated Delay fault testing method and apparatus
US5056093A (en) * 1989-08-09 1991-10-08 Texas Instruments Incorporated System scan path architecture

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KR0165104B1 (ko) 1999-04-15
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KR900005472A (ko) 1990-04-14

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