DE3686073T2 - Logischer schaltkreis. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf logische Schaltungen, die leicht einen logischen Funktionstest durchführen können.
• Die Überprüfung einer logischen integrierten Schaltung wird allgemein in einen Gleichstrom-Kennwerttest zur Überprüfung eines Gleichstrom-Kennwertes der Schaltung, einen Wechselstrom-Kennwerttest zur Überprüfung eines Wechselstromkennwertes der Schaltung und einen logischen Funktionstest zur Überprüfung einer logischen Funktion der Schaltung unterteilt. Insbesondere wird der logische Funktionstest notwendigerweise nicht nur bei der Qualitätsentscheidungsprüfung in der Fließbandfertigung, sondern auch im Rahmen einer Akzeptanzprüfung für einen Benutzer durchgeführt. Dabei ist es wichtig, wie ein solcher logischer Funktionstest richtig und wirksam durchgeführt wird.
• Wenn die Prüfung im Zuge einer Massenfertigungsstraße erfolgt, wurde beim bisherigen Stande der Technik ein Verfahren angewandt, bei dem zur Überwachung der logischen Zustände bestimmter Knoten eine Nadel in direkten Kontakt mit dem Halbleiterchip gebracht wird, auf dem die integrierten Schaltungen angebracht sind. Es hat sich jedoch bei logischen integrierten Schaltungen, die zunehmend miniaturisiert wurden, als extrem schwierig herausgestellt, mit dieser Methode eine Nadel präzise in Kontakt mit den zu überprüfenden Knoten zu bringen. Weiter gibt es seit kurzem viele Fälle, in denen logische integrierte Schaltungen unter Verwendung eines automatischen Plazierungs- und Leitungsverlegungsprogramms konstruiert werden. Entsprechend war es ebenfalls schwierig, einen interessierenden Knoten präzise zu erfassen. Wie oben gesagt, bestehen bei dem Verfahren des direkten Kontaktierens eines Halbleiterchips mit einer Nadel zur Überwachung des Status interessierender Knoten viele Nachteile.
• Zur Erleichterung des logischen Funktionstestes ist ein Verfahren bekannt geworden, das als LSSD-Technik (Level Sensitive Scan Design) bezeichnet wird. Gemäß diesem Verfahren werden Registern in der logischen Schaltung Flip-Flops hinzugefügt, um sie in Reihe anzuschließen und so Daten der jeweiligen Register zu überwachen. Dieses Verfahren kann jedoch nur die Daten der Register überwachen. Das heißt, daß nur jene Daten überwacht werden können, die für das von einem Schaltnetz ausgegebene Ergebnis kennzeichnend sind. Wenn daher die für das Ergebnis kennzeichnenden Daten nicht korrekt sind, besteht das Problem darin, auf der Basis der für das Ergebnis kennzeichnenden Daten festzustellen, welcher Teil im Schaltnetz versagt hat. Diese Schwierigkeit ist besonders bei großen Schaltnetzen kritisch.
• Bei einem anderen Verfahren zur Erleichterung des logischen Funktionstestes ist das Abtast-Durchlauf-System und das Parallel-Abtast-Durchlauf-System bekannt geworden. Beim Abtast-Durchlauf-System werden Flip-Flops an Speicherelemente, d.h. an Flip-Flops oder Register, etc., angeschlossen, die jeweils in einer logischen Schaltung an ein Schaltnetz angeschlossen sind, wobei die Flip-Flops so miteinander verbunden sind, daß sie ein Schieberegister bilden. Bei der Durchführung des logischen Funktionstestes müssen zuerst in einem Testmodus Anfangsdaten in die Speicherelemente eingegeben werden, um mit dem Schaltnetz eine gewünschte Operation in einem Betriebsmodus durchzuführen, und danach müssen die das Ergebnis kennzeichnenden Daten aus diesen Speicherelementen ein zweites Mal im Testmodus ausgelesen werden. Dieses Abtast-Durchlauf-System stellt eine extrem wirksame Methode im Falle dar, daß die Flip-Flops in der logischen Schaltung verteilt sind. Das System erfordert jedoch einen Flip-Flop für jeden in der logischen Schaltung befindlichen Flip-Flop mit der Folge, daß eine additive Schaltung groß wird, wenn eine logische Schaltung mit einer großen Anzahl von Flip-Flops verwendet wird. Demgegenüber handelt es sich beim Parallel-Abtast-System um ein System, das für die Zuweisung von Adressen an die Speicherelemente, d.h.an Flip-Flops oder Register, etc., ausgelegt ist, um unter Benutzung der Adressen den Zugriff auf die Speicherelemente zu ermöglichen. Bei diesem System müssen jedoch den Speicherelementen Adressen von außen zugewiesen werden, oder es müssen Adressen für die Adressenregister gesetzt werden. Zusätzlich sind zur Schaffung des Zuganges zu den jeweiligen Speicherelementen eine Schaltung zum Entschlüsseln der Adressen und eine Beschaltung zur Lieferung eines Zugriffsfreigabesignals an die jeweiligen Speicherelemente erforderlich. Aus diesem Grunde werden, wenn logische Schaltungen des Parallel-Abtast-Systems integriert werden, äußere Anschlüsse zur Lieferung der Adressen an die Speicherelemente benötigt, und weiter wird die zusätzliche innere Beschaltung vermehrt.
• Das Dokument US-A-3 961 254 beschreibt eine Großintegrations-Halbleitereinrichtung, die ein Speicherfeld umfaßt, das Adressen-, Daten- und Pufferregister mit zugeordneten kombinatorischen und/oder sequentiellen logischen Schaltungen enthält. Um das Testen zu erleichtern, sind Einrichtungen, welche die zugewiesene logische Schaltung parallel umgehen, zum direkten Eintasten von Informationen in die Adressen- und Datenregister vorgesehen. Die so eingebrachte Information wird durch die Registerkette geshiftet. Die in die Register eingetastete Information kann ausgetastet werden, um festzustellen, ob es in den Registerketten einen Defekt oder ein Problem gibt. Die Ausgangspegel des Feldes werden mit einem erwarteten Ausgangspegel verglichen.
• Ein erstes Ziel der vorliegenden Erfindung besteht in der Schaffung logischer Schaltungen, die es ermöglichen, logische Zustände der Knoten auch in einem Schaltnetz zu überwachen und damit den logischen Funktionstest zu erleichtern.
• Ein zweites Ziel der vorliegenden Erfindung besteht in der Schaffung von logischen Schaltungen, die weniger zusätzliche Schaltungen und Beschaltungen erfordern und in vereinfachter Weise gesteuert werden, und damit eine leichte Ausführung des logischen Funktionstestes ermöglichen.
• Gemäß der Erfindung werden die genannten Ziele durch die Schaffung einer logischen Schaltung erreicht, die aufweist: ein Schaltnetz mit einer Vielzahl von Knoten weiterer Schaltnetze; und eine Vielzahl von Speichereinrichtungen, die jeweils an ausgewählte Knoten der Vielzahl von inneren Knoten angeschlossen sind; und Einrichtungen zum Setzen von Daten in den Speichereinrichtungen, gekennzeichnet durch: Steuersignalleitungen für jede Speichereinrichtung der Vielzahl von Speichereinrichtungen, die angeben, ob ein Signalausgang eines gewählten Schaltnetzes der weiteren Schaltnetze zu den jeweiligen Knoten gesperrt ist oder nicht; und Zugriffseinrichtungen, die feststellen, ob aus den gewählten Knoten der Vielzahl von inneren Knoten Daten in die Speichereinrichtungen gelesen werden, oder ob Daten von den Speichereinrichtungen in die betreffenden Knoten geschrieben werden.
• Die Ziele werden auch durch eine logische Schaltung erreicht, die aufweist: ein Schaltnetz; eine Vielzahl von Speichereinrichtungen, die jeweils an das genannte Schaltnetz angeschlossen sind; und Zugriffseinrichtungen zum Auslesen von Daten aus den Speichereinrichtungen, oder zum Einschreiben in diese Speichereinrichtungen, gekennzeichnet durch: Bezeichnungseinrichtungen, die für jede Speichereinrichtung der Vielzahl von Speichereinrichtungen vorgesehen sind, um anzugeben, ob ein Zugang zu den Speichereinrichtungen gesperrt ist oder nicht; und Einrichtungen zum Setzen von Bezeichnungsdaten für die Bezeichnungseinrichtungen.
• Nachfolgend wird der wesentliche Gegenstand der Zeichnungen kurz beschrieben.
• Fig. 1 stellt ein Schaltungsdiagramm zur Veranschaulichung eines ersten Beispiels einer logischen Schaltung dar;
• Fig. 2 stellt ein Schaltungsdiagramm zur Veranschaulichung eines zweiten Beispiels einer logischen Schaltung dar;
• Fig. 3 stellt ein Schaltungsdiagramm zur Veranschaulichung eines dritten Beispiels einer logischen Schaltung dar;
• Fig. 4 stellt ein Schaltungsdiagramm zur Veranschaulichung eines vierten Beispiels einer logischen Schaltung dar;
• Fig. 5 stellt ein Schaltungsdiagramm zur Veranschaulichung einer ersten Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar;
• Fig. 6 stellt ein Schaltungsdiagramm zur Veranschaulichung einer zweiten Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar;
• Fig. 7 stellt ein Schaltungsdiagramm zur Veranschaulichung einer dritten Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar;
• Fig. 8 stellt ein Schaltungsdiagramm zur Veranschaulichung einer vierten Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar;
• Fig. 9 stellt ein Schaltungsdiagramm zur Veranschaulichung einer fünften Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar;
• Fig. 10 stellt ein Schaltungsdiagramm zur Veranschaulichung einer sechsten Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar; und
• Fig. 11 stellt ein Schaltungsdiagramm zur Veranschaulichung einer siebten Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung dar.
• Nachfolgend wird die Erfindung in Verbindung mit den bevorzugten Ausführungsformen und unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben.
• Zunächst ist in Fig. 1 ein erstes Beispiel einer logischen Schaltung dargestellt. Die logische Schaltung arbeitet im wesentlichen so, daß sie mit einem von außen kommenden Eingangsdatum Dein eine logische Operation durchführt und das als Folge der logischen Operation entstandene Ergebnis als Ausgangsdatum Daus ausgibt. Um diese Funktion durchzuführen, weist die logische Schaltung ein Register 1 zum Speichern des Eingangsdatums Dein, ein Großschaltnetz 3 zur Durchführung von logischen Operationen, und ein Register 2 zum Speichern des Ausgangsdatums Daus auf. Das Großschaltnetz 3 ist in kleine Schaltnetze 4, 5, 6 und 7 entsprechend den jeweiligen Funktionen unterteilt. Das Schaltnetz 3 ist dabei mit einem inneren Verbindungsknoten N&sub1; der Schaltnetze 4 und 5, einem inneren Verbindungsknoten N&sub2; der Schaltnetze 5 und 6 und einem inneren Verbindungsknoten N&sub3; der Schaltnetze 6 und 7 versehen. Die von diesen vorgewählten inneren Knoten N&sub1;, N&sub2; und N&sub3; kommenden Leitungen sind mit den Daten-Zwischenspeicherschaltungen L&sub1;&sub1; bis L1l, L&sub2;&sub1; bis L2m und L&sub3;&sub1; bis L3n angeschlossen. Im einzelnen sind die Daten-Zwischenspeicherschaltungen L&sub1;&sub1; bis L1l an die jeweiligen Bitleitungen der inneren Knoten N&sub1; mit l Bits angeschlossen. Entsprechend sind die Zwischenspeicherschaltungen L&sub2;&sub1; bis L2m an entsprechende Bitleitungen des inneren Knoten N&sub2; mit m Bits angeschlossen. Darüber hinaus sind die Daten-Zwischenspeicherschaltungen L&sub3;&sub1; bis L3n an entsprechende Bitleitungen der inneren Knoten N&sub3; mit n Bits angeschlossen. Die genannten Daten-Zwischenspeicherschaltungen L&sub1;&sub1; bis L1l, L&sub2;&sub1; bis L2m und L&sub3;&sub1; bis L3n sind jeweils in Reihe geschaltet und bilden ein Schieberegister. In jede Daten-Zwischenspeicherschaltung wird ein Latch-Signal ΦL sowie ein Datentransfertaktsignal DTXCKL eingegeben.
• Nunmehr wird die Betriebsweise der so strukturierten logischen Schaltung beschrieben.
• Wenn ein logischer Funktionstest durchgeführt wird, wird in einem vorbestimmten Zeitpunkt das Latch-Signal ΦL zum Zwischenspeichern von Daten ausgegeben. Die logischen Zustände der entsprechenden Knoten N&sub1; bis N&sub3; werden also in den Daten-Zwischenspeicherschaltungen L&sub1;&sub1; bis L3n gerastet. Anschließen werden beim Ausgeben des Datentransfertaktsignals DTXCKL die gerasteten Daten nacheinander in die Datenzwischenspeicherschaltungen L&sub1;&sub1; bis L3n übertragen. Dann werden sie als Monitordaten Dmon über einen gemeinsamen Bus B bitweise ausgegeben.
• Wie oben festgestellt wurde, kann die logische Schaltung dieses Beispiels die logischen Zustände der inneren Knoten des Großschaltnetzes von außen her lesen und so erkennen, welcher Teil des Großschaltnetzes versagt hat.
• Nachfolgend wird unter Bezugnahme auf Fig. 2 ein zweites Beispiel einer logischen Schaltung beschrieben. Dieses Beispiel ist dadurch gekennzeichnet, daß die Daten-Zwischenspeicherschaltungen L&sub1;, L&sub2; und L&sub3; aus Registern mit der gleichen Bitanzahl wie der der internen Knoten N&sub1;, N&sub2; und N&sub3; bestehen. Die Daten-Zwischenspeicherschaltung L&sub1; weist nämlich l Bits auf; die Daten-Zwischenspeicherschaltung L&sub2; weist m Bits auf und die Daten-Zwischenspeicherschaltung L&sub3; weist n Bits auf. In diese Daten-Zwischenspeicherschaltungen L&sub1;, L&sub2; werden das Latchsignal ΦL und das Datentransfertaktsignal DTXCKL eingegeben. Die in den Daten-Zwischenspeicherschaltungen L&sub1;, L&sub2; und L&sub3; durch das Latchsignal ΦL verriegelten Daten werden synchron mit dem Datentransfertaktsignal DTXCKL in die Daten-Zwischenspeicherschaltungen L&sub2; bis L&sub3; übertragen. Die so übertragenen Daten werden gleichzeitig mit mehreren Bits als Einheit über den Datenbus B als Monitordaten Dmon ausgelesen. Wie oben festgestellt, ist die logische Schaltung dieses Beispiels so strukturiert, daß sie ein Testdatum gleichzeitig mit mehreren Bits als Einheit liest, so daß Daten innerhalb einer kurzen Zeitperiode gelesen werden können.
• Nachfolgend wird ein drittes Beispiel einer Logikschaltung unter Bezugnahme auf Fig. 3 beschrieben. Bei diesem Beispiel werden in Bezug auf die Datenzwischenspeicherschaltungen L&sub1;&sub1; bis L1l, L&sub2;&sub1; bis L2m und L&sub3;&sub1; bis L3n in 1-Bit-Konfiguration jeweils Dreistatuspuffer T&sub1;&sub1; bis T&sub1; , T&sub2;&sub1; bis T2m und T&sub3;&sub1; bis T3n als Schalttore vorgesehen. Steuersignale dieser Dreistatuspuffer T&sub1;&sub1; bis T3n werden von einem Dekodierer 8 eingegeben. Der Dekodierer 8 dient zum Entschlüsseln eines Adressensignals AD als Eingabe, um die Ausgabe eines Steuersignals an denjenigen Dreistatuspuffer zu liefern, der mit der durch die Adresse bezeichneten Datenzwischenspeicherschaltung verbunden ist. Es werden also Daten der bezeichneten Daten-Zwischenspeicherschaltung über den gemeinsamen Bus B als Monitordaten Dmon ausgegeben. Die logische Schaltung dieses Beispiels kann eine willkürliche Daten-Zwischenspeicherschaltung bezeichnen und so die Testdaten ohne Schwierigkeiten auslesen.
• Nachfolgend wird unter Bezugnahme auf Fig. 4 ein viertes Beispiel der Steuerschaltung beschrieben. Dieses Beispiel ist dadurch gekennzeichnet, daß die Datenzwischenspeicherschaltungen L&sub1;, L&sub2; und L&sub3; aus Registern mit l, m und n Bits jeweils der inneren Knoten N&sub1;, N&sub2; und N&sub3; bestehen, und daß die Dreistatuspuffer T&sub1;, T&sub2; und T&sub3; jeweils entsprechend l, m und n Puffer aufweisen. Ein eingegebenes Adressensignal AD wird im Dekodierer 8 entschlüsselt. Das entschlüsselte Signal wird in einen entsprechenden Puffer der Dreistatuspuffer T&sub1;, T&sub2; und T&sub3; eingegeben. Es wird also ein mit der bezeichneten Datenzwischenpufferschaltung verbundener Dreistatuspuffer durch das entschlüsselte Signal in den Anschlußbereitschaftszustand versetzt. Das von der Datenzwischenspeicherschaltung gelieferte Datum wird als Monitordatum Dmon mit mehreren Bits über den gemeinsamen Bus B ausgegeben. Wie oben festgestellt, kann dieses Beispiel direkt ein willkürliches Testdatum als eine Gruppe von mehreren Bits bezeichnen, so daß die Testdaten effizient mit hoher Geschwindigkeit ausgelesen werden können.
• Nunmehr wird ein bevorzugtes erstes Ausführungsbeispiel der logischen Schaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf Fig. 5 beschrieben. Diese Ausführungsform wird im Hinblick auf die Verbesserung des vorerwähnten zweiten Beispiels vorgeschlagen und ist dadurch gekennzeichnet, daß die Register L&sub1;, L&sub2; und L&sub3; nicht nur die logischen Zustände der Knoten N&sub1;, N&sub2; und N&sub3; zwischenspeichern, sondern auch die Übereinstimmung der logischen Zustände der Knoten N&sub1;, N&sub2; und N&sub3; mit den in den Registern L&sub1;, L&sub2; und L&sub3; gespeicherten Zuständen ermöglichen. Da die Register L&sub1;, L&sub2; und L&sub3; in Reihe geschaltet sind, werden die Eingangsdaten der Reihe nach synchron mit dem Datentransfertaktsignal DTXCKL in die Register L&sub1;, L&sub2; und L&sub3; übertragen. Die Register L&sub1;, L&sub2; und L&sub3; sind mit den Schaltnetzen 4, 5 und 6 jeweils durch Steuersignalleitungen CL1, CL2 und CL3 verbunden. Wenn ein logisches Signal aus den Registern L&sub1;, L&sub2; und L&sub3; in die Knoten N&sub1;, N&sub2; und N&sub3; geschrieben wird, wird ein Signalausgang der Schaltnetze 4, 5 und 6 an die entsprechenden Knoten N&sub1;, N&sub2; und N&sub3; durch Steuersignale gesperrt, die über die vorerwähnten Steuersignalleitungen CL1, CL2 und CL3 geliefert werden.
• Weiter sind an die Register L&sub1;, L&sub2; und L&sub3; jeweils die Flip-Flops FF&sub1;, FF&sub2; und FF&sub3; angeschlossen. Diese Flip-Flops FF&sub1;, FF&sub2; und FF&sub3; werden als Antwort auf ein Setzsignal ST oder ein Rücksetzsignal RST gesetzt bzw. zurückgesetzt. Ob die Register L&sub1;, L&sub2; und L&sub3; logische Signale der Knoten N&sub1;, N&sub2; und N&sub3; lesen, oder logische Signale in die Knoten N&sub1;, N&sub2; und N&sub3; einschreiben, wird dadurch bestimmt, daß die Flip-Flops FF&sub1;, FF&sub2; und FF&sub3; gesetzt oder rückgesetzt sind.
• Wie oben festgestellt, ermöglicht diese Ausführungsform das Auslesen der logischen Zustände der Knoten und das Setzen der Knoten in einen gewünschten logischen Zustand, also die Durchführung verschiedener logischer Funktionstests.
• Ein bevorzugtes zweites Ausführungsbeispiel einer logischen Schaltung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 6 beschrieben. Bei dieser Ausführungsform sind die Register L&sub1;, L&sub2; und L&sub3; nicht, wie im Falle der vorerwähnten ersten Ausführungsform, in Reihe geschaltet, sondern jeweils unabhängig voneinander an die Busleitung B angeschlossen. Ob Daten von welchem Register (L&sub1;, L&sub2; oder L&sub3;) ausgelesen werden oder ob Daten in welches Register eingeschrieben werden, wird durch ein vom Dekodierer 8 entschlüsseltes Signal, durch ein Auslesesignal TXR und durch ein Schreibsignal TXW bestimmt. Der Dekodierer 8 entschlüsselt die den Speicherplatz der Register L&sub1;, L&sub2; und L&sub3; kennzeichnenden Adressen und gibt die so entschlüsselten Signale an entsprechende Register L&sub1;, L&sub2; und L&sub3; aus. Wie oben festgestellt, kann diese Ausführungsform einen gewünschten Schaltungsteil unter Benutzung der Adresse zum Einschreiben von Daten in das Register oder zum Auslesen von Daten aus dem Register bezeichnen, selbst dann, wenn eine große Anzahl von zu überwachenden Schaltungsteilen besteht, wodurch ein logischer Funktionstest hoher Geschwindigkeit durchgeführt werden kann.
• Wie aus der obigen Beschreibung hervorgeht, können die logischen Schaltungen gemäß den erwähnten ersten und zweiten Ausführungsbeispielen interne Knoten des Schaltnetzes sicher überwachen. Demgemäß ist es im Falle der Begutachtung einer logischen Schaltung mit Großschaltnetz durch Unterteilung des Schaltnetzes in passende Einheitsschaltungen zur Kontrolle der Knoten dieser Einheitsschaltungen möglich, die Fehleranalyse erfolgreich mit einer geringeren Anzahl von Testvektoren durchzuführen, was den logischen Funktionstest erleichtert. Nachfolgend wird unter Bezugnahme auf Fig. 7 eine bevorzugte dritte Ausführungsform einer logischen Schaltung gemäß der vorliegenden Erfindung beschrieben. Bei dieser logischen Schaltung wird eine grundlegende logische Operation durch das Schaltnetz 101 ausgeführt. An das Schaltnetz 101 sind die Register 102-1 bis 102-n für Mehrfachbits durch Eingangssignalleitungen 109-1 bis 109-n und durch Ausgangssignalleitungen 110-1 bis 110-n angeschlossen. Die in das Schaltnetz 101 gelieferten Eingangsdaten und die vom Schaltnetz gelieferten Ausgangsdaten werden in den genannten Registern 102-1 bis 102-n gespeichert. In die Register 102-1 bis 102-n wird ein Taktsignal PCK für die logische Operation eingegeben.
• Weiter sind an die Register 102-1 bis 102-n eine Steuersignalleitung 105 und ein Datenbus 106 angeschlossen, wobei die Steuersignalleitung 105 zum Eingeben eines Schreibsignals TXW für den Test und eines Auslesesignals TXR für den Test benutzt werden, während der Datenbus 106 für die Eingabe/Ausgabe eines Datensignals DATA benutzt wird. Im Testmodus werden durch Eingeben des Schreibsignals TXW für den Test die Daten DATA in die Register 102-1 bis 102-n eingeschrieben, während durch Eingeben des Auslesesignals TXR für den Test die Daten DATA aus den Registern 102-1 bis 102-n ausgelesen werden.
• Weiter sind über Signalleitungen 111-1 bis 111-n jeweils Flip-Flops (FF) 103-1 bis 103-n an die Register 102-1 bis 102-n angeschlossen. Diese Flip-Flops 103-1 bis 103-n dienen dem Zweck, anzugeben, ob ein Zugriff auf die Register 102-1 bis 102-n freigegeben oder gesperrt wird. An die Flip-Flops 10e-1 bis 103-n sind eine Rücksetzsignalleitung 107 und eine Setzsignalleitung 108 angeschlossen. Durch das Rücksetzsignal RST und das Setzsignal ST werden den Flip-Flops 103-1 bis 103-n die Bezeichnungsdaten gesetzt.
• Die so strukturierte logische Schaltung sowie ein Funktionsbeispiel derselben im Testmodus werden nun beschrieben, wobei ein Funktionsablauf abgewickelt wird, bei dem Daten in beispielsweise das Register 102-1 zur Durchführung einer logischen Operation im Schaltnetz 101 eingeschrieben werden, und wobei danach aus dem Register 102-2 die das Ergebnis der logischen Operation darstellenden Daten ausgelesen werdne. Zuerst werden durch das Rücksetzsignal RST alle Flip-Flops 103-1 bis 103-n rückgesetzt. Anschließend wird nur der Flip-Flop 103-1 durch das Setzsignal ST eingestellt. Damit ist ein Zugriff auf das Register 102-1 freigegeben, während der Zugriff auf die anderen Register 102-2 bis 102-n gesperrt ist. Anschließend werden das Schreibsignal TXW für den Test sowie ein vorbestimmtes Datensignal DATA zum Einschreiben eines vorbestimmten Datums in das Register 102-1 eingegeben. Anschließend wird der Testmodus auf einen Betriebsmodus zur Durchführung logischer Operationen im Schaltnetz 101 durch Verwendung von Daten im Register 102-1 umgeschaltet. Nachdem das das Ergebnis kennzeichnende Datum an das Register 102-2 ausgegeben ist, wird der Betriebsmodus wieder gegen den Testmodus umgeschaltet. Als nächstes wird der Flip-Flop 103-1 durch das Rücksetzsignal RST rückgestellt, und danach wird der Flip-Flop 103-2 durch das Setzsignal ST eingestellt. Es wird also nur das Register 102-2 in den Zugriffsbereitschaftszustand versetzt. Schließlich wird das Auslesesignal TXR für den Test eingegeben, wodurch diejenigen Daten über den Datenbus 106 aus dem Register 102-2 ausgelesen werden, die das Ergebnis kennzeichnen. Wie oben festgestellt, schafft diese Ausführungsform den Zugang zu einem beliebigen Register allein durch Hinzufügen einer extrem niedrigen Anzahl von Flip-Flops, verglichen mit der Anzahl aller Bits des Registers.
• Nunmehr wird unter Bezugnahme auf Fig. 8 eine vierte bevorzugte Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung beschrieben. Diese Ausführungsform unterscheidet sich von der dritten Ausführungsform in der Methode der Einstellung der Bezeichnungsdaten für die Flip-Flops 103-1 bis 103-n. Bei der vorliegenden Ausführungsform sind die Flip-Flops 103-1 bis 103-n in Reihe geschaltet, und eine Setzdatensignalleitung 112 ist an die erste Stufe des Flip-Flops 103-1 angeschlossen. Das Setzen der Bezeichnungsdaten für die Flip-Flops 103-1 bis 103-n wird durch serielles Eingeben der Setzdaten STDT über die Setzdatensignalleitung 112 durchgeführt. Beispielsweise kann im Falle, daß der Flip-Flop 103-1 nur das Register 102-1 zur Freigabe setzen soll, eine solche Setzooperation durch sequentielles Eingeben des Setzdatums STDT in die Setzdatensignalleitung 102 durchgeführt werden.
• Bei dieser Ausführungsform können die Setzdaten den Flip-Flops mit einer extrem reduzierten Zusatzbeschaltung zugeführt werden.
• Eine bevorzugte fünfte Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung wird nunmehr unter Bezugnahme auf Fig. 9 beschrieben. Bei dieser Ausführungsform sind mit den Registern 102-1 bis 102-n verbundene Flip-Flops 103-1 bis 103-n in Ringschaltung angeschlossen. Die Flip-Flops 103-1 bis 103-n sind nämlich in Reihe geschaltet, wobei die letzte Stufe des Flip-Flops 103-n an die erste Stufe des Flip-Flops 103-1 angeschlossen ist. Weiter wird an diese Flip-Flops 103-1 bis 103-n ein Schiebetaktsignal SCK über eine Signalleitung 113 angelegt. Dann wird über die Signalleitung 114 ein Setzsignal SS für die Datenbezeichnung in die jeweiligen Flip-Flops 103-1 bis 103-n eingegeben. Die Signalleitung 114 ist beispielsweise an eine Setzeingangsklemme S des Flip-Flops 103-1 und an die Rücksetzeingangsklemmen R der Flip-Flops 103-2 bis 103-n angeschlossen. Wenn daher das Setzsignal SS eingegeben wird, wird nur der Flip-Flop 103-1 zur Darstellung der logischen "1" eingestellt, während die anderen Flip-Flops 103-2 bis 103-n sämtlich zur Darstellung der logischen "0" rückgestellt werden. Wenn weitere Flip-Flops gesetzt werden müssen, wird eine vorbestimmte Anzahl von Impulsen als Schiebetaktsignal SCK eingegeben, um die Bezeichnungsdaten abwechselnd zu verschieben. Beispielsweise muß im Falle, daß der vierte Flip-Flop 103-4 einen Zugriff zum Register 102-4 öffnen soll, zuerst das Setzsignal SS zum Einstellen des Flip-Flops 103-1 auf logisch "1" eingegeben und danach das Schiebetaktsignal SCK mit drei Impulsen eingegeben werden, um das Bezeichnungsdatum um drei Stufen zu verschieben.
• Die vorliegende Ausführungsform erlaubt also das Setzen von Daten bei einem beliebigen Flip-Flop mit weniger Signalleitungen und mit einfachen Steuersignalen.
• Nunmehr wird eine bevorzugte sechste Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf Fig. 10 beschrieben. Bei dieser Ausführungsform ist ein Dekodierer 116 zum Setzen der Bezeichnungsdaten für die Flip-Flops 103-1 bis 103-n vorgesehen. Dieser Dekodierer 116 entschlüsselt eine Adresse ADRS, die durch eine Signalleitung 115 eingegeben wird, um ein Setzsignal für den Flip-Flop auszugeben, der der Adresse zugeteilt ist. Als Adresse zur Bezeichnung eines Flip-Flops können nachfolgend den Registern 102-1 bis 102-n zugeteilten höhere Adressen-Bits verwendet werden, oder es können Adressen, die in Bezug auf die Flip-Flops 103-1 bis 103-n individuell bestimmt werden, benutzt werden. Zum Setzen der Eingangsklemmen S der Flip-Flops 103-1 bis 103-n sind jeweils die vom Dekodierer 116 ausgehenden Signalleitungen 117-1 bis 117-n angeschlossen. Weiter ist zum Rücksetzen der Eingangsklemmen L der Flip-Flops eine Rückstellsignalleitung 107 für alle gemeinsam angeschlossen. Als erstes werden durch das Rückstellsignal RST alle Flip-Flops 103-1 bis 103-n angeschlossen. Danach wird eine Adresse ADRS des zu setzenden Flip-Flops in den Dekodierer 116 eingegeben. Der Dekodierer 116 entschlüsselt die so eingegebene Adresse und liefert ein Setzsignal an den vorbestimmten Flip-Flop.
• Wie oben festgestellt, ist diese Ausführungsform für die Eingabe einer Adresse an den zu setzenden Flip-Flop ausgelegt, wodurch das direkte Einstellen eines bestimmten Flip-Flops möglich ist und der logische Funktionstest rasch ausgeführt werden kann.
• Wie aus der obigen Beschreibung hervorgeht, ermöglichen die logischen Schaltungen gemäß der dritten bis sechsten Ausführungsform der Erfindung den Zugriff zu einer willkürlich gewählten Speichereinrichtung mit weniger zusätzlichen Schaltungen und weniger zusätzlicher Beschaltung, wodurch der logische Funktionstest leicht und prompt durchgeführt werden kann.
• Nachfolgend wird eine bevorzugte siebte Ausführungsform der logischen Schaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf Fig. 11 beschrieben. Die Struktur dieser Ausführungsform entsteht aus der Kombination des ersten Beispiels mit der dritten Ausführungsform der vorliegenden Erfindung. Entsprechend dem ersten Beispiel weist das Schaltnetz 3' Kleinschaltnetze 4', 5', 6' und 7' auf. Die Leistungsverbindungen sind jeweils vom inneren Knoten N&sub1; der Schaltnetze 4' und 6', dem inneren Knoten N&sub2; der Schaltnetze 5' und 6' und dem inneren Knoten N&sub3; der Schaltnetze 6' und 7' aus gezogen und an die Datenzwischenspeicherschaltungen L&sub1;&sub1; bis L1l, L&sub2;&sub1; bis L2m und L&sub3;&sub1; bis L3n angeschlossen. Insbesondere sind die Datenzwischenspeicherschaltungen L&sub1;&sub1; bis L1l an die entsprechenden Bits des inneren Knotens N&sub1; mit Bits angeschlossen. Entsprechend sind die Datenzwischenspeicherschaltungen L&sub2;&sub1; bis L2m an die entsprechenden Bits des inneren Knotens N&sub2; mit m Bits angeschlossen. Zusätzlich sind die Datenzwischenspeicherschaltungen L&sub3;&sub1; bis L3n an entsprechende Bits des inneren Knoten N&sub3; mit n Bits angeschlossen. Die Datenzwischenspeicherschaltungen L&sub1;&sub1; bis L1l, L&sub2;&sub1; bis L2m und L&sub2;&sub1; bis L3n sind so in Reihe geschaltet, daß sie jeweils ein Schieberegister bilden. In jede Datenzwischenspeicherschaltung wird ein Latch-Signal ΦL sowie ein Datenverschiebungssignal DTXCK1 eingegeben.
• Weiter sind an die Register 1' und 2' die Steuersignalleitung 105 und der Datenbus 106 angeschlossen, wobei die Steuersignalleitung 105 dazu dient, ein Schreibsignal TXW für den Test und das Auslesesignal TXR für den Test einzugeben, während der Datenbus 106 für die Eingabe/Ausgabe des Datensignals DATA vorgesehen ist. Im Testmodus werden durch Eingeben des Schreibsignals TXW für den Test die Daten DATA in die Register 1' und 2' eingeschrieben. Durch Eingeben des Auslesesignals TXR für den Test werden die Daten DATA aus den Registern 1' und 2' ausgelesen.
• Weiter sind über die Signalleitungen 111-1 und 111-2 jeweils die Flip-Flops (FF) 103-1 bis 103-2 an die Register 1' und 2' angeschlossen. Diese Flip-Flops 103-1 und 103-2 dienen dazu, anzugeben, ob ein Zugriff zu den Registern 1' bis 2' freigegeben oder gesperrt ist. Mit den Flip-Flops 103-1 und 103-2 sind die Rücksetzsignalleitung 107 und die Setzsignalleitung 108 verbunden. Durch das Rückstellsignal RST und das Stellsignal ST werden die Bezeichnungsdaten für die Flip-Flops 103-1 und 103-2 gesetzt.
• Da die Betriebsweise dieser Ausführungsform die gleiche wie die der dritten Ausführungsform ist, kann die Erläuterung derselben entfallen.
• Die logische Schaltung gemäß dieser Ausführungsform ermöglicht die Überwachung innerer Knoten des Schaltnetzes sowie den Zugang zu den Registern.

Claims (10)

1. Logische Schaltung, umfassend:

- ein Schaltnetz (3) mit einer Vielzahl von Knoten (N&sub1;,...) weiterer Schaltnetze (4, 5, 6 7); und

- eine Vielzahl von Speichereinrichtungen (L&sub1;,...), die jeweils an ausgewählte Knoten der Vielzahl von inneren Knoten (N&sub1;,...) angeschlossen sind; und Einrichtungen (DATA) zum Setzen von Daten in den Speichereinrichtungen (L&sub1;,...),

gekennzeichnet durch:

- Steuersignalleitungen (CL1,...) für jede Speichereinrichtung der Vielzahl von Speichereinrichtungen (L&sub1;,...) die anzugeben, ob ein Signalausgang eines gewählten Schaltnetzes (4, 5, 6) der weiteren Schaltnetze (4, 5, 6, 7) zu den jeweiligen Knoten (N&sub1;,...) gesperrt ist oder nicht; und

- Zugriffseinrichtungen (FF&sub1;,...), die feststellen, ob aus den gewählten Knoten der Vielzahl von inneren Knoten (N&sub1;, . . .) Daten in die Speichereinrichtungen (L&sub1;, . ..) gelesen werden, oder ob Daten von den Speichereinrichtungen (L&sub1;,...) in die betreffenden Knoten geschrieben werden.

2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl der Speichereinrichtungen (L&sub1;,...) in Reihe geschaltet ist, so daß die Damen seriell in sie eingegeben oder aus ihnen ausgegeben werden können.

3. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Setzeinrichtungen (DATA) weiter einen Adressendekodierer (8) zum Entschlüsseln von Adressen aufweisen, die den Platz der Speichereinrichtungen (L&sub1;,...) anzeigen, wobei die Daten in diejenigen Speichereinrichtung (L&sub1;,...) eingegeben oder von diesen ausgegeben werden, die durch ein Signal gewählt werden, das vom Adressendekodierer (8) entschlüsselt wird.

4. Logische Schaltung, umfassend:

- ein Schaltnetz (101; 3');

- eine Vielzahl von Speichereinrichtungen (102-1,...; 1', 2'), die jeweils an das genannte Schaltnetz (101; 3') angeschlossen sind; und

- Zugriffseinrichtungen (105, 106) zum Auslesen von Daten aus den Speichereinrichtungen (102-1,...; 1', 2'), oder zum Einschreiben in diese Speichereinrichtungen;

gekennzeichnet durch:

- Bezeichnungseinrichtungen (103-1,...), die für jede Speichereinrichtung der Vielzahl von Speichereinrichtungen (102-1,...; 1', 2') vorgesehen sind, um festzulegen, ob ein Zugang zu den Speichereinrichtungen (102-1,...; 1', 2') gesperrt ist oder nicht; und

- Einrichtungen (107, 108; 112; 113; 116) zum Setzen von Bezeichnungsdaten für die Bezeichnungseinrichtungen (103-1,...).

5. Logische Schaltung nach Anspruch 4, gekennzeichnet durch:

- Zwischenspeicherschaltungen (L&sub1;&sub1;,...), die jeweils an vorgewählte Knoten der internen Knoten (N&sub1;,...) des genannten Schaltnetzes (3') angeschlossen sind, um die logischen Zustände der inneren Knoten (N&sub1;,...) zu verriegeln; und

- Ausleseeinrichtungen (B) zum Auslesen der in den Zwischenspeicherschaltungen (L&sub1;&sub1;,...) verriegelte Daten.

6. Logische Schaltung nach Anspruch 5, dadurch gekennzeichnet , daß die Zwischenspeicherschaltungen (L&sub1;&sub1;,...) in Reihe geschaltet sind, wobei die Ausleseeinrichtungen (B) nacheinander die in den Zwischenspeicherschaltungen (L&sub1;&sub1;,...) abgelegten Daten synchron mit einem Datentransfertaktsignal (DTXCK1) übertragen, um die übertragenen Daten zu lesen.

7. Logische Schaltung nach Anspruch 5, dadurch gekennzeichnet , daß die Ausleseeinrichtungen (B) aufweist: eine Busleitung (B) zum Lesen der in den Zwischenspeicherschaltungen (L&sub1;&sub1;,...) abgelegten Daten; einen Adressendekodierer (8) zum Entschlüsseln der den Platz der Zwischenspeicherschaltungen (L&sub1;&sub1;,...) anzeigenden Adressen; und Tore (T&sub1;&sub1;,..., T&sub1;,...), die zwischen die Zwischenspeicherschaltung (L&sub1;&sub1;,...) und die Busleitung (B) zur Durchführung von Schaltoperationen als Antwort auf Signale, die vom Adressendekodierer (8) entschlüsselt werden, geschaltet sind, wodurch die genannten Ausleseeinrichtungen (B) die Daten in denjenigen Zwischenspeicherschaltungen (L&sub1;&sub1;,...) lesen, die von der über die Busleitung (B) gelieferten Adresse bestimmt werden.

8. Logische Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß die Vielzahl der Bezeichnungseinrichtungen (103-1,...) in Reihe geschaltet sind, wobei die Setzeinrichtungen (107, 108; 112; 113; 116) seriell bezeichnete Daten nacheinander in die Vielzahl der in Reihe geschalteten Bezeichnungseinrichtungen (103-1,...) eingeben.

9. Logische Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß die Vielzahl der Bezeichnungseinrichtungen (103-1,...) ringförmig zusammengeschaltet sind, wobei die Setzeinrichtungen (107, 108; 112; 113; 116) nacheinander Bezeichnungsdaten übertragen, die in der Vielzahl der Bezeichnungseinrichtungen (113-1, ...) gesetzt sind.

10. Logische Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß genannten Setzmittel (107, 108; 112; 113; 116) Einrichtungen (116) zum Entschlüsseln von Adressen der Vielzahl der Bezeichnungseinrichtungen (103-1,...) aufweisen, wobei die Bezeichnungsdaten für Bezeichnungseinrichtungen (103-1,...) gesetzt werden, die einer von den Dekodiereinrichtungen (116) entschlüsselten Adresse zugewiesen sind.