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Hintergrund der Erfindung
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Bereich der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung
und insbesondere auf eine Prüfschaltung
für einen
Halbleiterspeicher, der eine intern groß integrierte Logikschaltung
aufweist.
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Beschreibung
des Standes der Technik
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Unter
Bezug auf 7 ist dort ein Blockschaltbild
gezeigt, das einen allgemeinen Aufbau für die Prüfschaltung für den Halbleiterspeicher
nach dem Oberbegriff des Anspruchs 1 einschließlich einer intern groß integrierten
Logikschaltung darstellt. Ein Halbleiterspeicher wird allgemein
mit der Bezugsziffer 1 bezeichnet und enthält einen
Speicherkern 2, eine Großlogikschaltung 3,
eine Prüfmodusunterscheidungsschaltung 4 und
einen Taktpuffer 5, die wie gezeigt verbunden sind. Der
Halbleiterspeicher 1 enthält auch einen Eingabeanschluss 11 für ein Steuersignal
oder Steuersignale und Datensignale und einen Ausgabeanschluss 12 für Datensignale,
wobei diese Anschlüsse
mit der Großlogikschaltung 3 verbunden
sind. Weiterhin enthält
der Halbleiterspeicher 1 einen Eingabeanschluss 41 für ein Prüfmodussignal,
der mit der Prüfmodusunterscheidungsschaltung 4 verbunden
ist, und einen Eingabeanschluss 51 für ein Taktsignal, der mit dem
Taktpuffer 5 verbunden ist. Die Bezugsziffer 301 bezeichnet
einen Bus für Speichersteuersignale
und Datensignale, die von der Logikschaltung 3 an den Speicherkern 2 ausgegeben werden,
und die Bezugsziffer 302 bezeichnet einen Bus für Datensignale,
die von dem Speicherkern 2 an die Logikschaltung 3 ausgegeben
werden. Die Bezugsziffer 401 bezeichnet eine Prüfsignalleitung
von der Prüfmodusunterscheidungsschaltung 4 an
die Logikschaltung 3, und die Bezugsziffer 501 zeigt
eine interne Taktsignalleitung von dem Taktpuffer 5 an
den Speicherkern 2 und die Logikschaltung 3.
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Unter
Bezug auf 8 wird dort ein Schaltdiagramm
gezeigt, das einen Aufbau der Logikschaltung 3 und einen
in 7 gezeigten Verbindungsaufbau zwischen der Logikschaltung 3 und
dem Speicherkern 2 zeigt, um einen Teil der Prüfschaltung
für den
Speicherkern darzustellen. Wie in 8 gezeigt, werden
der Speicherkern 2 und die Logikschaltung 3 synchron
mit einer ansteigenden Flanke des Taktsignals 501 betrieben.
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Um
den Speicherkern 2 zu beschreiben, werden die zu schreibenden
Daten in einer internen Logikschaltung 31 der Logikschaltung 3 erzeugt
oder von außerhalb
des Halbleiterspeichers 1 über den Steuersignal- und Datensignaleingabeanschluss 11 zugeführt und
auch über
einen Puffer 23 und dem Speichersteuersignal- und Datensignalbus 301 dem Speicherkern 2 zugeführt.
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Andererseits
werden die ausgelesenen Daten von einem Puffer 22 des Speicherkerns 2 an
den Datensignalausgabebus 302 ausgegeben und in einer Datenhalteschaltung 32 synchron
mit z.B. der ansteigenden Flanke des internen Taktsignals 501 gehalten,
so dass sie der internen Logikschaltung 31 zugeführt werden.
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Die
Daten, die der internen Logikschaltung 31 zugeführt wurden,
werden in der internen Logikschaltung 31 bearbeitet oder über den
Datenausgabeanschluss 12 an das Äußere des Halbleiterspeichers
ausgegeben.
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Um
den Speicherkern bei diesem herkömmlichen
Halbleiterspeicher zu prüfen,
wird das Beschreiben und das Lesen des Speicherkerns 2 durchgeführt, in
dem die Frequenz des internen Taktsignals der internen Taktleitung 501 wie
in 6 gezeigt angehoben wird, und die Daten, die aus
dem Speicherkern 2 ausgelesen wurden, werden mit einem
Erwartungswert durch die interne Logikschaltung 31 verglichen
oder wahlweise werden die Daten, die aus dem Speicherkern 2 ausgelesen
wurden, an das Äußere des
Halbleiterspeichers ausgegeben, so dass das Gelingen/Misslingen
des Vorgangs durch ein Prüfsystem
unterschieden wird.
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Bei
diesem Stand der Technik treten allerdings die folgenden Probleme
auf.
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Ein
erstes Problem besteht darin, dass für den Betrieb bei der hohen
Frequenz wie in dem Zeitdiagramm von 6 gezeigt,
schwierig ist, einen fehlerhaften Bereich zu lokalisieren oder zu
identifizieren, wenn die Daten, die aus dem Speicherkern 2 ausgelesen
wurden, nicht mit dem Erwartungswert übereinstimmen.
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Der
Grund für
den fehlerhaften Betrieb bei dem Hochfrequenzbetrieb kann in drei
Gründe
klassifiziert werden, nämlich,
- (1) das Innere des Speicherkerns 2,
- (2) die interne Logikschaltung 31, und
- (3) eine Signalverzögerung
zwischen dem Speicherkern 2 und der Logikschaltung 3.
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Allerdings
ist es nur durch die Frequenzabhängigkeit
unmöglich,
einen unter den drei möglichen
Gründen
zu bestimmen.
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Ein
zweites Problem besteht darin, dass um die dritte Ursache (3)
in Verbindung von diesem ersten Problem zu trennen, es notwendig
ist, den Puffer 22 mit einer großen Treibefähigkeit vorzubereiten, so dass
die Signalverzögerung
hinreichend gering wird.
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Da
allerdings der Speicherkern 2 einen großen Strom als eine Makrozelle
verbraucht, ist es hinsichtlich der Leistungsaufnahme tatsächlich unmöglich, den
Puffer 22 mit einer großen Treibefähigkeit vorzubereiten, die ähnlich der
des Puffers 23 der internen Logikschaltung 31 ist.
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In
US-A-5,606,567 ist eine Verzögerungsprüfung von
digitalen Hochleistungsbauteilen offenbart. Die digitale Schaltung
ist so gestaltet, dass eine steuerbare Verzögerung in die Zeitablaufspfade
der Schaltung während
der Prüfung
mit Prüfpulsen
eingeführt
wird, die mit der Taktrate angelegt werden, die geringer als die
Nennfrequenz der Schaltung ist. In dem eine Verzögerung an dem Kombinationssignalpfad
hinzugefügt
wird, wird die Prüfung
der Schaltung für
den Betrieb bei der maximalen Betriebsfrequenz durchgeführt, während die
Prüfung
bei der Taktrate durchgeführt
wird, für
die die Prüfvorrichtung geeignet
ist. Bei einer Multitaktschaltung wird die Verzögerung der Schaltung hinzugefügt, in dem
ein Taktsignal hinsichtlich der anderen Taktsignale versetzt wird.
Dies verringert die Zeit, die ein Prüfpuls für die Ausbreitung braucht,
die bei einer geringeren Prüftaktrate
angelegt wurde.
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Zusammenfassung
der Erfindung
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Dementsprechend
ist es eine Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher
bereitzustellen, der diese Probleme des Standes der Technik überwindet.
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Eine
andere Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterspeicher
bereitzustellen, der ausgelegt ist, den Leistungsverbrauch des Speicherkerns
zu minimieren und der genau die Verzögerungszeit von dem Speicherkern
an die Logikschaltung (Zugriffszeit des Speicherkerns) messen kann.
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Diese
und andere Aufgaben der vorliegenden Erfindung werden durch einen
Halbleiterspeicher nach dem unabhängigen Anspruch 1 gelöst. Die
abhängigen
Ansprüche
behandeln vorteilhafte Weiterentwicklungen der vorliegenden Erfindung.
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Diese
und andere Aufgaben, Eigenschaften und Vorteile der vorliegenden
Erfindung werden von der folgenden Beschreibung der bevorzugten
Ausführungsbeispiele
der Erfindung unter Bezug auf die beigefügten Zeichnungen offensichtlich.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein Blockschaltbild, das den Aufbau eines ersten Ausführungsbeispiels
des Halbleiterspeichers in Übereinstimmung
mit der vorliegenden Erfindung zeigt;
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2 ist
ein Schaltdiagramm, das einen Aufbau der Logikschaltung und einem
Verbindungsaufbau zwischen der Logikschaltung und dem Speicherkern
in dem in 1 gezeigten Halbleiterspeicher zeigt;
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3 ist
ein Blockschaltbild, das den Aufbau eines zweiten Ausführungsbeispiels
des Halbleiterspeichers in Übereinstimmung
mit der vorliegenden Erfindung zeigt;
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4 ist
ein Zeitdiagramm, das einen Betrieb des Halbleiterspeichers in einem
normalen Modus (einem anderen als den Prüfungsmodus) in Übereinstimmung
mit der vorliegenden Erfindung und dem herkömmlichen Halbleiterspeicher
zeigt;
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5 ist
ein Zeitdiagramm, das einen Betrieb des Halbleiterspeichers in dem
Prüfmodus
in Übereinstimmung
mit der vorliegenden Erfindung zeigt;
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6 ist
ein Zeitdiagramm, das einen Betrieb des herkömmlichen Halbleiterspeichers
in dem Prüfmodus
zeigt;
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7 ist
ein Blockschaltbild, das einen allgemeinen Aufbau des herkömmlichen
Halbleiterspeichers zeigt; und
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8 ist
ein Schaltdiagramm, das einen Aufbau der Logikschaltung und einen
Verbindungsaufbau zwischen der Logikschaltung und dem Speicherkern
in dem herkömmlichen
in 7 gezeigten Halbleiterspeicher zeigt.
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Beschreibung
der bevorzugten Ausführungsbeispiele
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Unter
Bezug auf 1 wird dort ein Blockschaltbild
gezeigt, das den Aufbau eines ersten Ausführungsbeispiels des Halbleiterspeichers
in Übereinstimmung
mit der vorliegenden Erfindung zeigt. In 1 erhalten
die Bauteile, die ähnlich
den in 7 gezeigten sind, die gleichen Bezugsziffern.
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Der
gezeigte Halbleiterspeicher 1 enthält einen Speicherkern 2 und
eine Großlogikschaltung 3, die
synchron mit einem Taktsignal arbeitet. Der Halbleiterspeicher 1 enthält auch
eine Prüfmodusunterscheidungsschaltung 4,
einen Taktpuffer 5 und einen oder eine Anzahl von Eingabeanschlüssen 11 für Steuersignale
und Datensignale und einen oder eine Anzahl von Ausgabeanschlüssen 12 für Datensignale
und Steuersignale. Die Eingabeanschlüsse 11 und die Ausgabeanschlüsse 12 sind
jeweils mit Eingabeanschlüssen
und Ausgabeanschlüssen
der Großlogikschaltung
verbunden. Weiterhin enthält
die Halbleiterschaltung 1 einen oder eine Anzahl von Prüfsignaleingabeanschlüssen 41 und
einen Taktsignaleingabeanschluss 51, die jeweils mit der
Prüfmodusunterscheidungsschaltung 4 und
dem Taktpuffer 5 verbunden sind.
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Der
Taktpuffer 5, der das Taktsignal über den Takteingabeanschluss 51 empfängt, gibt
einen internen Takt an die interne Taktsignalleitung 501 aus,
die jeweils mit einem Takteingabeanschluss des Speicherkerns 2 und
der Logikschaltung 3 verbunden ist, so dass der Speicherkern 2 und
die Logikschaltung 3 jeweils synchron mit dem internen
Taktsignal 501 arbeiten. Die Prüfmodusunterscheidungsschaltung 4 empfängt ein
Prüfmodussignal über den
Prüfmodussignaleingabeanschluss 41 und
gibt ein Prüfsignal auf
eine Prüfsignalleitung 401 aus,
die mit der Logikschaltung 3 verbunden ist.
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Der
Speicherkern 2 weist Eingabeanschlüsse, die mit einem Bus 301 für Speichersteuersignale und
Datensignale verbunden sind, und Ausgabeanschlüsse auf, die mit einem Bus 302 für Datensignale verbunden
sind. Der Bus 301 und der Bus 302 sind mit der
Logikschaltung 3 verbunden. So wird das Lesen und das Schreiben
des Speicherkerns 2 durch die Logikschaltung 3 gesteuert
und synchron mit einer ansteigenden Flanke des internen Takts auf
der internen Taktsignalleitung 501 durchgeführt.
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Ähnlich arbeit
die Logikschaltung 3 synchron mit der ansteigenden Flanke
des internen Takts auf der internen Taktsignalleitung 501.
Die Logikschaltung 3 empfängt die Steuersignale und die
Datensignale von außerhalb
des Halbleiterspeichers 1 über den einen oder die Mehrzahl
von Steuersignal- und Datensignaleingabeanschlüssen 11 und gibt die
Datensignale und die Steuersignale an das Äußere des Halbleiterspeichers 1 über den
einen oder die Mehrzahl von Datensignalausgabeanschlüssen 12 aus. Die
Logikschaltung 3 enthält
auch interne Ausgabeanschlüsse,
die mit dem Speichersteuersignal- und Datensignalbus 301 verbunden
sind, um die Speichersteuersignale und die Datensignale dem Speicherkern 2 zuzuführen, um
den Speicherkern 2 zu steuern. Weiterhin enthält die Logikschaltung 3 interne
Eingabeanschlüsse,
die mit dem Speicherausgabesignalbus 302 verbunden sind,
um die Datensignale zu empfangen, die aus dem Speicherkern 2 gelesen
wurden.
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Zusätzlich enthält die Logikschaltung 3 eine Taktsteuerschaltung 40,
die das interne Taktsignal 501 empfängt und die durch das Prüfsignal401 gesteuert
wird, um eine Taktausgabe 322 als ein invertiertes Taktsignal
auszugeben, wenn das Prüfsignal 401 aktiv
ist, und eine Datenhaltegruppe 32, die einen oder eine
Anzahl von Eingabeanschlüssen,
die mit dem Speicherausgabedatensignalbus 302 verbunden
sind, einen Takteingang, der mit dem Taktausgang 322 der
Taktsteuerschaltung 40 verbunden ist, und einen Ausgang 321 aufweist.
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Die
Logikschaltung 3 enthält
weiterhin eine interne Logikschaltung 31, die einen Takteingang aufweist,
der mit der internen Taktsignalleitung 501 verbunden ist,
und die synchron mit der ansteigenden Flanke des internen Taktes 501 und
basierend auf den Signalen arbeitet, die den Steuersignal- und Datensignaleingabeanschlüssen 11 zugeführt werden,
um den Halbleiterspeicher 1 über den Speichersteuersignal-
und Datensignalbus 301 und den Speicherausgabedatensignalbus 302 zu
steuern und die Daten über
die Datensignalausgabeanschlüsse 12 auszugeben.
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Ein
Betrieb des gezeigten Ausführungsbeispiels
wird kurz beschrieben.
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Wenn
der Prüfmodus
nicht durch den Prüfmoduseingabeanschluss 41 bestimmt
wurde, nämlich
in einer Situation, die anders als der Prüfmodus ist, gibt die Taktsteuerschaltung 40 das
Taktsignal 322 aus, das die gleiche Phase wie die Phase
des internen Taktsignals 501 aufweist, so dass die Haltegruppe 32 die
ausgelesenen Daten 302 synchron mit der ansteigenden Flanke
des internen Takts 501 hält. Dem entsprechend arbeiten
der Speicherkern 2 und die gesamte Logikschaltung 3 in
dem Halbleiterspeicher 1 synchron mit der ansteigenden
Flanke des internen Takts 501.
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Wenn
andererseits der Prüfmodus über den Prüfmoduseingabeanschluss 41 bestimmt
wurde, gibt die Taktsteuerschaltung 40 an den Takteingang der
Haltegruppe 32 das Taktsignal 322 aus, das eine Phase
aufweist, die entgegengesetzt zu der des internen Taktsignals 501 ist.
Demzufolge wird nun das Halten der ausgelesenen Daten 302 aus
dem Speicherkern 2 synchron mit der steigenden Flanke eines invertierten
Signals des internen Takts 501 durchgeführt, nämlich synchron mit einer fallenden
Flanke des internen Takts 501.
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Durch
Einstellen der Hochpegelbreite und der Tiefpegelbreite des Taktsignals
ohne Verändern der
Frequenz des Taktsignals, wie in dem Zeitdiagramm von 5 gezeigt,
ist es daher möglich,
die Verzögerungszeit
auf der Speicherdatensignalleitung 302 von dem Speicherkern 2 zu
der Logikschaltung 3 zu messen.
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Unter
Bezug auf 2 wird dort ein Schaltdiagramm
gezeigt, das einen Aufbau der Logikschaltung und einen Verbindungsaufbau
zwischen der Logikschaltung und dem Speicherkern in dem in 1 gezeigten
Halbleiterspeicher zeigt. In 2 erhalten die
Bauteile, die den in 1 gezeigten entsprechen, die
gleichen Bezugsziffern, und deren Beschreibung wird ausgelassen.
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Die
Speichersteuersignale und die Schreibdatensignale, die von der internen
Logikschaltung 31 ausgegeben wurde, werden über eine
Puffergruppe 23 dem Speichersteuersignal- und Datensignalbus 301 und
dann dem Speicherkern 2 zugeführt. Die Datensignale, die
aus dem Speicherkern 2 ausgelesen wurden, werden aus einer
Puffergruppe 22 an den Spei cherausgabedatensignalbus 302 und
dann an die Haltegruppe 32 der Logikschaltung 3 ausgegeben.
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Die
Taktsignalsteuerschaltung 40 enthält einen Inverter 36 mit
einem Eingang, der verbunden ist, um das Prüfsignal 401 zu empfangen,
einen anderen Inverter 37 mit einem Eingang, der verbunden ist,
um den internen Takt 501 zu empfangen, ein erstes Zwei-Eingang-NAND-Gate 35 mit
einem ersten Eingang, der mit einem Ausgang des Inverters 36 verbunden
ist, und einem zweiten Eingang, der verbunden ist, um den internen
Takt 501 zu empfangen, ein zweites Zwei-Eingang-NAND-Gate 34 mit
einem ersten Eingang, der verbunden ist, um das Prüfsignal 401 zu
empfangen, und einem zweiten Eingang, der mit einem Ausgang des
Inverters 37 verbunden ist, und ein drittes Zwei-Eingang-NAND-Gate 33 mit
zwei Eingängen,
die jeweils mit einem Ausgang des ersten NAND-Gate 35 und
des zweiten NAND-Gate 34 verbunden sind und einem Ausgang
zur Ausgabe des Taktsignals 322.
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Wenn
bei dieser Anordnung das Prüfsignal 401 inaktiv
ist, nämlich
wenn es einen niedrigen logischen Pegel hat, der anzeigt, dass er
nicht im Prüfmodus
betrieben wird, wird das Signal, das die gleiche Phase wie die des
internen Takts 501 aufweist, als das Taktsignal 322 ausgegeben.
Wenn andererseits das Prüfsignal 401 aktiv
ist, nämlich
wenn es einen hohen logischen Pegel aufweist, was anzeigt, das er
im Prüfmodus
betrieben wird, wird das invertierte Signal des internen Taktes 501 als
das Taktsignal 322 ausgegeben.
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Nun
wird ein Betrieb beschrieben.
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Bei
der Situation, die anders als der Prüfmodus ist, wird das Prüfsignal 401,
wie in 4 gezeigt, auf den hohen logischen Pegel gehalten,
und daher gibt die Taktsteuerschaltung 40 das Taktsignal 322 aus,
das die dieselbe Phase wie die des internen Takts 501 aufweist.
Daher arbeiten alle Schaltungen in dem Halbleiterspeicher 1 synchron
mit der ansteigenden Flanke des internen Takts 501. Unter
der Annahme, dass bei dieser Situation die Verzögerungszeit "d", wie auch in 4 gezeigt,
von einem Ausgabeanschluss des Speicherkerns 2 an einen
Eingabeanschluss der Logikschaltung 3 vorliegt, da sowohl der
Speicherkern 2 als auch die Logikschaltung 3 synchron
mit der ansteigenden Flanke des internen Takts 501 arbeiten,
werden die ausgelesenen Daten, die von dem Speicherkern 2 synchron
mit der ansteigenden Flanke des internen Takts 501 ausgegeben wurden,
in der Haltegruppe 32 synchron mit der ansteigenden Flanke
des internen Takts 501 nächst dem einen internen Takt 501 gehalten,
so dass die Ausgabe 321 der Haltegruppe 32 der
internen Logikschaltung 31 zugeführt wird.
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Wenn
andererseits sich das Prüfsignal 401, wie
in 5 gezeigt, auf dem hohen logischen Pegel befindet,
um den Prüfmodus
zu bestimmen, gibt die Taktsteuerungsschaltung 40 das Taktsignal322 aus, das
die Phase aufweist, die entgegengesetzt zu der des internen Taktes 501 ist.
Mit anderen Worten werden, wie in 5 gezeigt,
die ausgelesenen Daten auf dem Speicherausgabesignalbus 302 in
der Haltegruppe 32 synchron mit der fallenden Flanke des
internen Taktes 501 gehalten.
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Während eine
Hochpegelbreite (tCH) und eine Tiefpegelbreite (tCL) des internen
Taktes 501 (und daher des externen Takts 51) ohne Änderung der
Periode (tCK) des internen Takts 501 verändert werden,
werden daher die ausgelesenen Daten, die in der Haltegruppe 32 gehalten
werden, mit einem Erwartungswert der ausgelesenen Daten durch die
interne Logikschaltung 31 oder ein (nicht gezeigtes) Prüfsystem
außerhalb
des Halbleiterspeichers verglichen. Wenn die ausgelesenen Daten,
die in der Haltegruppe 32 gehalten werden, mit dem Erwartungswert
der ausgelesenen Daten durch die interne Logikschaltung 31 verglichen
werden, so wird das Ergebnis des Vergleichs von der internen Logikschaltung 31 über den
Ausgabedatenanschluss 12 ausgegeben. Wenn die ausgelesenen
Daten, die in der Haltegruppe 32 gehalten werden, mit dem
Erwartungswert der ausgelesenen Daten durch das (nicht gezeigte)
Prüfsystem
außerhalb
des Halbleiterspeichers verglichen werden, werden die ausgelesenen Daten,
die in der Haltegruppe 32 gehalten werden, durch die interne
Logikschaltung über
den Datenausgabeanschluss 12 dem (nicht gezeigten) Prüfsystem außerhalb
des Halbleiterspeichers zugeführt.
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Wenn
bei dem gezeigten Beispiel die Hochpegelbreite (tCH) des internen
Takts 501, wie in 5 gezeigt,
schrittweise erhöht
wird, werden in Antwort auf den ersten internen Takt 501,
wie in 5 gezeigt, die Daten unmittelbar vor den "DATEN0" nicht in der Haltegruppe 32 gehalten,
und werden in Antwort auf das zweite interne Signal 501, wie
in 5 gezeigt, die "DATEN0" auch nicht in der Haltegruppe 32 gehalten.
Weiterhin werden, wie in 5 gezeigt, in Antwort auf den
dritten internen Takt 501 die "DATEN1" nicht in der Haltegruppe 32 gehalten,
aber in Antwort auf den dritten internen Takt 501 werden,
wie in 5 gezeigt, die "DATEN2" in der Haltegruppe 32 gehalten.
Dementsprechend ist bekannt, dass die Verzögerungszeit "d" auf dem Speicherausgabesignalbus 302 von
dem Ausgabeanschluss des Speicherkerns 2 an dem Eingabeanschluss
der Logikschaltung 3 größer als
die Hochpegelbreite (tCH) des zweiten internen Takts 501 aber geringer
als die Hochpegelbreite (tCH) des dritten internen Takts 501 ist.
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Dementsprechend
kann die Verzögerungszeit "d" auf dem Speicherausgabedatensignalbus 302 von
dem Ausgabeanschluss des Speicherkerns 2 an den Eingabeanschluss
der Logikschaltung 3 einfach gemessen werden, in dem schrittweise
die Hochpegelbreite (tCH) und die Tiefpegelbreite (tCL) des externen
Takts geändert
wird, der dem Taktanschluss 51 von dem (nicht gezeigten)
Prüfsystem
zugeführt
wird, ohne die Periode (tCK) (nämlich
die Frequenz) des externen Takts 51 zu ändern.
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Wenn
bei diesem Ausführungsbeispiel
das Treibevermögen
des Puffers 22 gering ist und wenn die Signalverzögerungszeit "d" auf dem Speicherausgabedatensignalbus 302 für eine Zykluszeit "T" des Taktsignals 501 für den normalen
Betrieb ausschließlich
des Prüfmodus
optimiert wird, kann daher die Signalverzögerungszeit "d" gemessen werden, ohne die Betriebsfrequenz
der internen Logikschaltung 31 und des Speicherkerns 2 zu
erhöhen.
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Bei
diesem Ausführungsbeispiel
wird die Signalverzögerungszeit "d" auf dem Speicherausgabedatensignalbus 302 von
einem Ausgabeanschluss des Speicherkerns 2 an einen Eingabeanschluss
der Logikschaltung 3 gemessen. Wenn allerdings der Speicherkern 2,
wie in 3 gezeigt, durch eine andere Logikschaltung 6 ersetzt
wird, ist es möglich,
die Signalverzögerungszeit "d" auf dem Ausgabedatensignalbus 302 von
einem Ausgabeanschluss der Logikschaltung 6 zu dem Eingabeanschluss
der Logikschaltung 3 zu messen. In
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3 haben
die Bauteile, die den in 1 gezeigten entsprechen, die
gleichen Bezugsziffern, und deren Erläuterung wird zur Vereinfachung
der Beschreibung ausgelassen.
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Daher
ist es nach der vorliegenden Erfindung möglich, die Verzögerungszeit
der Datensignale, die aus dem Speicher ausgelesen werden, ohne Erhöhung der
Betriebsfrequenz zu messen.
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Nach
dem Stand der Technik konnte die Verzögerungszeit "d" von dem Ausgabeanschluss des Speicherkerns
an den Eingabeanschluss der Logikschaltung nur mit der Taktperiode
(tCK) gemessen werden. Da allerdings bei der vorliegenden Erfindung die
Datensignale, die aus dem Speicher gelesen werden, für den normalen
Betrieb in der Logikschaltung in Antwort auf das Taktsignal aber
für den
Prüfmodus in
Antwort auf das invertierte Signal des Taktsignals erfasst werden,
ist es möglich,
in dem Prüfmodus
die Signalverzögerungszeit "d" von dem Speicherkern zu der Logikschaltung
zu messen, in dem die Hochpegelbreite (tCH) und die Tiefpegelbreite
(tCL) des Taktsignals verändert
werden.
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Weiterhin
kann nach der vorliegenden Erfindung der Anstieg der Leistungsaufnahme
vermieden werden, da es nicht notwendig ist, die Betriebsfrequenz
zu erhöhen.
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Weiterhin
ist es nicht länger
notwendig, einen Puffer mit großen
Treibervermögen
als den Ausgabepuffer des Speicherkerns zu verwenden.
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Die
Erfindung wurde gezeigt und beschrieben unter Bezug auf die spezifischen
Ausführungsbeispiele.
Allerdings ist zu beachten, dass die vorliegenden Erfindung nicht
auf die Details oder dargestellten Strukturen beschränkt ist,
sondern Veränderungen
und Modifikationen innerhalb des Umfangs der beigefügten Ansprüche durchgeführt werden können.