KR100752657B1 - Ｐｌｌ을 이용하여 메모리 액세스 타임을 테스트하는테스트 장치 및 테스트 방법 - Google Patents

Ｐｌｌ을 이용하여 메모리 액세스 타임을 테스트하는테스트 장치 및 테스트 방법 Download PDF

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Abstract

PLL을 이용하여 메모리 액세스 타임을 테스트하는 테스트 장치 및 방법이 개시된다. 본 발명의 실시예에 따른 메모리의 액세스 타임을 테스트하는 테스트 장치는 PLL, 메모리 제어부 및 테스트부를 구비한다. PLL은 주기를 달리하는 복수개의 테스트 신호(test signal)들 중 하나의 테스트 신호를 생성한다. 테스트부는 상기 테스트 신호와 상기 메모리 제어 신호에 의하여 활성화되는 상기 메모리의 출력을 비교하여, 상기 메모리 액세스 타임의 테스트 결과로서 출력한다. 테스트부는 지연 수단 및 테스트 수단을 구비한다. 지연수단은 상기 테스트 신호를 제 1 내지 제 n(n은 자연수) 서브(sub) 테스트 신호들로 지연시킨다. 테스트 수단은 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교한다. 본 발명에 따른 메모리 액세스 타임을 테스트하는 테스트 장치 및 테스트 방법은 PLL을 이용하여 다양한 주기를 갖는 테스트 신호를 생성함으로써 다양하고 정확한 메모리 액세스 타임을 테스트할 수 있는 장점이 있다.
메모리 액세스 타임, PLL, 딜레이 체인, 테스트 장치

Description

ＰＬＬ을 이용하여 메모리 액세스 타임을 테스트하는 테스트 장치 및 테스트 방법{Test device and method for test of memory access time using PLL}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 AMB(Acsess-time Measurement Block)를 구비하는 테스트 장치를 개략적으로 나타내는 블럭도이다.
도 2는 본 발명의 실시에에 따른 PLL을 이용하는 메모리 액세스 타임을 테스트하는 테스트 장치를 나타내는 블럭도이다.
도 3은 도 2의 테스트 장치를 보다 자세히 나타내는 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 액세스 타임을 테스트하는 테스트 장치를 나타내는 블럭도이다.
도 5는 도 2 또는 도 4의 테스트 장치가 BIST 회로에 포함되는 반도체 장치를 개략적으로 나타내는 블럭도이다.
도 6은 본 발명의 실시예에 따른 PLL을 이용하는 메모리 액세스 타임 테스트 방법을 나타내는 순서도이다.
본 발명은 테스트 장치에 관한 것으로서, 특히 PLL을 이용하여 메모리 액세스 타임을 테스트하는 테스트 장치에 관한 것이다.
도 1은 종래 기술에 따른 AMB(Acsess-time Measurement Block)를 구비하는 테스트 장치를 개략적으로 나타내는 블럭도이다.
도 1을 참조하면, 종래 기술에 따른 테스트 장치(10)는 실리콘 검증(silicon verification)의 검토 항목 중 메모리(12)의 액세스 타임(access time)을 테스트하기 위하여 AMB(Acsess-time Measurement Block)(14,16)을 구비한다. AMB는 메모리(12)의 액세스 타임을 테스트을 위해 딜레이 체인(delay chain)들(14)을 구비한다. 딜레이 체인(14)들은 각각 입력 클럭(CLK)을 다양한 주기를 갖는 클럭으로 생성한다.
주기를 달리하는 복수개의 클럭들은 비교 로직(comparison logic)(16)으로 전송된다. 비교 로직(16)은 복수개의 클럭들과 메모리(12)의 출력을 비교한다. 복수개의 클럭들 중 메모리(120)의 출력과 일치하는 클럭의 주기로부터 메모리(12)의 액세스 타임을 테스트할 수 있다.
그런데 종래 기술에 따른 테스트 장치는 다양한 클럭 주기를 생성하기 위해서 각 주기에 대응되는 딜레이 체인을 구비해야 하므로, 면적 효율 및 자원(resource) 한정 문제 등을 야기한다. 또한 딜레이 체인에 의한 메모리 액세스 타임의 테스트은 실리콘 특성에 따라 많은 변수를 갖는다. 더욱이 테스트할 수 있는 메모리 액세스 타임이 이미 셋팅(setting)된 자원(딜레이 체인)에 의하여 제한되는 문제가 발생한다.
본 발명이 이루고자하는 기술적 과제는 딜레이 체인(delay chain)을 구비하는 AMB(Acsess-time Measurement Block)에 의한 메모리 액세스 타임(memory access time) 테스트시 발생하는 면적 효율 및 자원(resource) 한정 문제 등을 해결할 수 있는 메모리 액세스 타임을 테스트하는 테스트 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 딜레이 체인(delay chain)을 구비하는 AMB(Acsess-time Measurement Block)에 의한 메모리 액세스 타임(memory access time) 테스트시 발생하는 면적 효율 및 자원(resource) 한정 문제 등을 해결할 수 있는 메모리 액세스 타임을 테스트하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리(memory)의 액세스 타임(access time)을 테스트하는 테스트 장치는 PLL, 메모리 제어부 및 테스트부를 구비한다.
PLL은 주기를 달리하는 복수개의 테스트 신호(test signal)들 중 하나의 테스트 신호를 생성한다. 메모리 제어부는 상기 테스트 신호보다 느린 메모리 제어 신호를 상기 메모리로 전송한다. 테스트부는 상기 테스트 신호와 상기 메모리 제어 신호에 의하여 활성화되는 상기 메모리의 출력을 비교하여, 상기 메모리 액세스 타임의 테스트 결과로서 출력한다.
상기 테스트부는 지연 수단 및 테스트 수단을 구비한다. 지연수단은 상기 테 스트 신호를 제 1 내지 제 n(n은 자연수, 이하 동일) 서브(sub) 테스트 신호들로 지연시킨다. 테스트 수단은 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교한다. 제 k(1≤k≤n, k는 자연수, 이하 동일) 서브 테스트 신호는 상기 테스트 신호를 상기 테스트 신호의 클럭 주기의 (k-1)배 만큼 지연시킨 신호이다.
바람직하게는 상기 지연 수단은 제 1 내지 제 n 지연 플립 플랍(flip-flop)들을 구비하고, 상기 테스트 수단은 제 1 내지 제 n 테스트 플립 플랍들을 구비한다.
상기 제 1 내지 제 n 지연 플립 플랍들은 각각 테스트 인에이블 신호에 응답하여 상기 테스트 신호를 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호를 출력한다. 상기 테스트 인에이블 신호는 상기 메모리 제어 신호에 응답하여 활성화되는 상기 메모리의 동작 클럭인 메모리 클럭에 동기된다. 상기 테스트 인에이블 신호는 상기 메모리 제어 신호의 반전 신호이다. 상기 테스트 장치는 상기 테스트 인에이블 신호를 생성하는 테스트 인에이블 신호 생성부를 더 구비하다.
상기 제 1 내지 제 n 테스트 플립 플랍들은 각각 상기 메모리의 출력과 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호의 비교 결과를 출력한다. 상기 제 1 내지 제 n 테스트 플립 플랍들은 각각 상기 메모리의 출력과 상기 대응되는 서브 테스트 신호가 일치하는 경우 논리 하이("H")를 출력한다.
상기 메모리 액세스 타임은 논리 로우("L")를 출력하는 플립 플랍으로 입력 되는 서브 테스트 신호들 중 전파 지연 시간이 가장 긴 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간과 논리 하이("H")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 짧은 서브 테스트 신호의 전파 지연 시간 사이의 시간에 상기 테스트 신호의 주기를 가산한 시간의 사이의 시간이다.
상기 테스트 장치는 상기 테스트 신호를 1/2m(m은 자연수, 이하 동일)배 분주시킨 슬로우(slow) 신호를 생성하는 슬로우 신호 생성부를 더 구비한다. 상기 슬로우 신호 생성부는 m개의 분주 플립 플랍들을 구비할 수 있다. 상기 메모리 제어부는 인에이블(enable) 신호에 응답하여 상기 슬로우 신호의 반전 신호를 상기 메모리 제어 신호로서 생성한다.
상기 메모리는 램(RAM)일 수 있다. 상기 테스트 장치는 BIST 회로에 포함된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리(memory)의 액세스 타임(access time)을 테스트하는 테스트 장치는 PLL 및 테스트부를 구비한다.
PLL은 주기를 달리하는 복수개의 테스트 신호(test clock)들 중 하나의 테스트 신호를 생성한다. 테스트부는 상기 테스트 신호와 상기 메모리의 출력을 비교하여 상기 메모리 액세스 타임의 테스트 결과로서 출력한다.
상기 테스트부는 상기 테스트 신호를 제 1 내지 제 n(n은 자연수, 이하 동 일) 서브(sub) 테스트 신호들로 지연시키는 지연 수단 및 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교하는 테스트 수단을 구비한다.
상기 테스트 장치는 BIST 회로에 포함될 수 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 메모리 액세스 타임(memory access time) 테스트 방법은, 테스트 장치에 의한 메모리 액세스 타임 테스트 방법에 있어서, PLL을 이용하여 주기를 달리하는 복수개의 테스트 신호(test clock)들 중 하나의 테스트 신호를 생성하는 단계, 상기 테스트 신호보다 느린 메모리 제어 신호를 생성하여 상기 메모리로 전송하는 단계 및 상기 테스트 신호와 상기 메모리 제어 신호에 의하여 활성화되는 상기 메모리의 출력을 비교하여 상기 메모리 액세스 타임을 테스트하는 단계를 구비한다.
상기 메모리 액세스 타임을 테스트하는 단계는 상기 테스트 신호를 제 1 내지 제 n(n은 자연수, 이하 동일) 서브(sub) 테스트 신호들로 생성하는 단계 및 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시에에 따른 PLL을 이용하는 메모리 액세스 타임을 테스트하는 테스트 장치를 나타내는 블럭도이다.
도 3은 도 2의 테스트 장치를 보다 자세히 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 메모리(memory)의 액세스 타임(access time)을 테스트하는 테스트 장치(100)는 PLL(140), 메모리 제어부(130) 및 테스트부(160)를 구비한다.
PLL(140)은 주기를 달리하는 복수개의 테스트 신호(test signal)들 중 하나의 테스트 신호(CK)를 생성한다. 테스트 신호(CK)의 주기는 사용자에 의하여 설정된다. 일반적으로 테스트 신호(CK)의 주기는 테스트하고자 하는 메모리(120)의 스펙(spec)에 따른 메모리 액세스 타임으로 설정된다. 예를 들어, 메모리(120)의 스펙 상 메모리 액세스 타임이 5ns라고 하면, 테스트 신호(CK) 또한 5ns의 주기를 갖는 클럭으로 생성된다.
메모리 제어부(130)는 메모리 제어 신호(ambcsn)를 생성한다. 메모리 제어 신호(ambcsn)는 메모리(120)의 활성화에 관여한다. 본 발명에서 메모리(120)는 램(RAM)이다.
메모리 제어 신호는 테스트 신호(CK)의 주기보다 느리다. 메모리(120)는 테스트 신호(CK) 만큼 빠른 속도의 클럭에 의하여 동작할 필요보다는 안정적인 데이터의 출력이 보다 중요시되기 때문이다.
메모리 제어 신호(ambcsn)는 슬로우 신호(XSLOW)의 반전 신호이다. 슬로우 신호(XSLOW)는 테스트 신호(CK)를 1/2m(m은 자연수, 이하 동일)배 분주시킨 신호이다. 도 3에서는 2개의 분주 플립 플랍들(DF1,DF2)에 의하여 테스트 신호를 1/4배로 분주시킨 슬로우 신호가 도시된다.
메모리 제어부(130)는 인에이블(enable) 신호(amben)에 응답하여 슬로우 신호(XSLOW)의 반전 신호를 메모리 제어 신호(ambcsn)로서 생성한다. 메모리 제어부(130)는 인에이블 신호(amben)와 슬로우 신호(XSLOW)의 반전 신호를 입력으로 하고, 메모리 제어 신호(ambcsn)를 출력으로 하는 앤드 게이트(AND gate)를 구비한다. 메모리(120)는 메모리 제어 신호(ambcsn)에 응답하여 데이터(ambdout)를 출력한다.
또한 인에이블 신호(amben)가 활성화되면, 테스트 인에이블 신호(amben)는 메모리 클럭(ambck)에 동기되어 활성화된다. 메모리 클럭(ambck)은 메모리 제어 신호(ambcsn)에 응답하여 활성화되는 메모리(120)의 동작 클럭이다. 테스트 인에이블 신호(amben)는 테스트부(160)의 지연 플립 플랍들(LF1~LF4)을 활성화시킨다.
계속해서 도 2 및 도 3를 참조하면, 테스트부(160)는 테스트 신호(CK)와 메모리 제어 신호(ambcsn)에 의하여 활성화되는 메모리의 출력(ambdout)을 비교하여, 상기 메모리 액세스 타임의 테스트 결과(COUT)로서 출력한다.
테스트부(160)는 지연 수단(164) 및 테스트 수단(162)을 구비한다. 지연 수단(164)은 테스트 신호(CK)를 제 1 내지 제 n 서브(sub) 테스트 신호들(SCK1~SCK4)로 지연시킨다. 지연 수단(164)은 제 1 내지 제 n 지연 플립 플랍(flip-flop)들을 구비할 수 있다.
도 3에는 제 1 내지 제 4 서브 테스트 신호들(SCK1~SCK4)을 생성하는 제 1 내지 제 4 지연 플립 플랍들(LF1~LF4)이 도시된다. 전술한 바와 같이, 지연 플립 플랍들(LF1~LF4)은 테스트 인에이블 신호(amben)에 응답하여 활성화된다.
테스트 장치(100)는 테스트 인에이블 신호를 생성하는 테스트 인에이블 신호 생성부(150)를 더 구비하다. 테스트 인에이블 신호(amben)는 메모리 클럭(ambck)에 동기되는 신호이고, 메모리 제어 신호(ambcsn)에 반전된 신호이다. 테스트 인에이블 신호 생성부(150)는 메모리 제어 신호(ambcsn)에 의하여 클럭킹(clocking)되는 플립 플럽과 플립 플랍의 출력을 인버팅(inverting)하는 인버터(invertor)를 구비한다.
제 1 내지 제 4 지연 플립 플랍들(LF1~LF4)은 각각 테스트 신호(CK)를 제 1 내지 제 4 서브 테스트 신호들(SCK1~SCK4) 중 대응되는 서브 테스트 신호로서 출력한다. 즉, 제 1 지연 플립 플랍(LF1)은 제 1 서브 테스트 신호(CK)를 출력하고, 제 2 지연 플립 플랍(LF2)은 제 2 서브 테스트 신호를 출력한다.
이때, 제 1 내지 제 4 서브 테스트 신호들(SCK1~SCK4)은 테스트 신호(CK)를 지연시킨 신호들이다. 즉, 제 k(1≤k≤n, k는 자연수, 이하 동일) 서브 테스트 신호는 테스트 신호(CK)를 테스트 신호(CK)의 클럭 주기의 (k-1)배 만큼 지연시킨 신호이다.
상기 예와 같이, 테스트 신호(CK)는 5ns의 주기를 갖는다고 하자. 제 1 서브 테스트 신호(CK)는 테스트 신호(CK)를 테스트 신호(CK)의 "0(1-1=0)" 주기 만큼 지 연시킨 신호이므로, 제 1 서브 테스트 신호(CK)는 테스트 신호(CK)와 동일한 신호이다. 마찬가지로, 제 2 서브 테스트 신호(CK)는 테스트 신호(CK)를 테스트 신호(CK)의 한 주기만큼 지연시킨 신호이다. 따라서, 제 2 서브 테스트 신호(CK)는 "5ns"의 전파 지연 시간을 갖는다.
계속해서 도 2 및 도 3을 참조하면, 테스트 수단(162)은 제 1 내지 제 4 서브 테스트 신호들(SCK1~SCK4) 중 대응되는 서브 테스트 신호와 메모리의 출력(ambdout)을 비교한다. 테스트 수단(162)은 제 1 내지 제 n 테스트 플립 플랍들(CF1~CF4)을 구비한다. 도 3은 메모리의 출력(ambdout)과 제 1 내지 제 4 서브 테스트 신호들(SCK1~SCK4) 중 대응되는 서브 테스트 신호를 비교하는 제 1 내지 제 4 테스트 플립 플랍들(CF1~CF4)을 도시한다.
본 실시예에서는 테스트 장치(100)는 메모리 액세스 타임을 테스트하기 위해 메모리의 출력(ambdout)은 모두 "1"로 셋팅(setting)하고 테스트 플립 플랍들(CF1~CF4)은 모두 "0"으로 셋팅하였다고 하자. 이때, 제 1 내지 제 4 테스트 플립 플랍들(CF1~CF4)은 각각 메모리의 출력(ambdout)과 대응되는 서브 테스트 신호가 일치하는 경우 논리 하이("H")를 출력한다. 구체적으로, 제 1 테스트 플립 플랍(CF1)은 제 1 서브 테스트 신호(CK)와 메모리의 출력(ambdout)을 비교하고, 제 2 테스트 플립 플랍(CF2)은 제 2 서브 테스트 신호(CK)와 메모리의 출력(ambdout)을 비교한다.
메모리 액세스 타임은 논리 로우("L")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 긴 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간과 논리 하이("H")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 짧은 서브 테스트 신호의 전파 지연 시간 사이의 시간에 상기 테스트 신호의 주기를 가산한 시간의 사이의 시간이다.
예를 들어, 테스트 플립 플랍들(CF1~CF4)이 서브 테스트 신호들(SCK1~SCK4)과 메모리의 출력(ambdout)을 비교하여 메모리 액세스 타임의 테스트 결과(COUT)로서 "0111"을 출력하였다고 하자. 즉, 제 1 테스트 플립 플랍(CF1)이 "0"(COUT[1])을 출력하고, 나머지 테스트 플립 플랍들(CF1~CF4)은 "1"(COUT[2]~COUT[4])을 출력한다.
이는 제 1 테스트 플립 플랍(CF1)의 전파 지연 시간인 "0ns"에 테스트 신호(CK)의 주기를 가산한 시간인 5ns 이내에 메모리의 출력(ambdout)이 활성화되지 아니하여, 제 1 테스트 플립 플랍(CF1)이 논리 로우("L")를 출력한 결과이다. 또한, 제 2 테스트 플립 플랍(CF2)의 전파 지연 시간인 5ns에 테스트 신호(CK)의 주기를 가산한 시간인 10ns 이내에 메모리의 출력(ambdout)이 활성화됨으로써 논리 하이("H")가 제 2 테스트 플립 플랍(CF2)에 인가된다. 따라서, 제 2 테스트 플립 플랍(CF2)이 논리 하이("H")를 출력하게 된다. 제 3 테스트 플립 플랍(CF3) 및 제 4 테스트 플립 플랍(CF4)은 메모리의 출력(ambdout)이 10ns 이내에서 활성화되었으므로 당연히 논리 하이("H")를 출력한다.
즉, 테스트 결과(COUT)가 "0111"인 상기 예에서, 메모리 액세스 타임은 5ns와 10ns인 것을 알 수 있다. 이때, 만약 사용자가 보다 자세한 메모리 액세스 타임 을 측정하고자 한다면, PLL(140)을 이용하여 테스트 신호(CK)를 주기를 5ns보다 작은 값으로 생성하여 다시 상기와 같은 테스트 과정을 수행하면 된다.
또한 사용자는 일정한 기준에 따라 테스트 결과(COUT)가 통과(pass)인지 실패(fail)인지를 결정할 수 있다. 예를 들어, 사용자는 상기 예에서 테스트 결과(COUT)가 "0000"인 경우 또는 "0011"인 경우에는 메모리(120)가 스펙 상의 메모리 액세스 타임을 만족하지 못한 것으로 결정할 수 있다.
다음은 PLL을 사용하는 본 발명에 다른 테스트 장치와 딜레이 체인을 사용하는 종래의 테스트 장치를 개략적으로 비교한 표이다.
Delay chain PLL
Silicon Variation 크다 작다
면적 효율성 낮다 높다
측정 구간 제한적 다양
본 발명의 실시예에 따른 테스트 장치(100)는 메모리 액세스 타임을 테스트하기 위한 테스트 신호를 생성함에 있어 PLL을 사용하므로, 보다 정확하고 다양한 메모리 액세스 타임을 측정할 수 있다. 따라서, 검증이 강화된 경쟁력 있는 메모리를 생산할 수 있다. 또한 본 발명의 실시예에 따른 테스트 장치(100)는 종래의 딜레이 체인 방식의 테스트 장치(10)에 비하여 실리콘에 따른 영향을 크게 받지 아니한다. 또한 본 발명의 실시예에 따른 테스트 장치(100)는 종래의 테스트 장치(10)에 비하여 면적 효율성을 높임으로써 원가 절감의 효과도 얻을 수 있다.
또한 본 발명의 실시예에 따른 테스트 장치(100)는 하나의 테스트 신호에 대해 다양한 전파 지연 시간을 갖는 서브 테스트 신호들을 생성함으로써, 정확하고 다양한 메모리 액세스 타임을 측정하는데 드는 시간과 노력을 줄일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 액세스 타임을 테스트하는 테스트 장치를 나타내는 블럭도이다.
도 4를 참조하면, 도 4에 도시된 테스트 장치(200)는 도 2에 도시된 테스트 장치(100)와 달리 메모리를 동작시키는 클럭(CKi)의 주기가 테스트 신호(CK)와 동일하다. 도 4에 도시된 테스트 장치(200)는 도 3의 테스트부(162,164)와 동일한 구조를 가질 수 있다.
도 5는 도 2 또는 도 4의 테스트 장치가 BIST 회로에 포함되는 반도체 장치를 개략적으로 나타내는 블럭도이다.
도 5를 참조하면, 반도체 장치(500)는 BIST 회로에 포함되는 도 2 또는 도 4의 테스트 장치(540) 및 메모리(520)를 구비한다. 테스트 장치(540)는 전술한 바와 같이, PLL을 이용함으로써 다양하고 정확한 메모리 액세스 타임을 측정할 수 있다.
도 6은 본 발명의 실시예에 따른 PLL을 이용하는 메모리 액세스 타임 테스트 방법을 나타내는 순서도이다.
도 6을 참조하면, 테스트 장치에 의한 메모리 액세스 타임 테스트 방법(600)은, PLL을 이용하여 주기를 달리하는 복수개의 테스트 신호(test clock)들 중 하나의 테스트 신호를 생성하는 S610 단계, 상기 테스트 신호보다 느린 메모리 제어 신호를 생성하여 상기 메모리로 전송하는 S620 단계 및 상기 테스트 신호와 상기 메모리 제어 신호에 의하여 활성화되는 상기 메모리의 출력을 비교하여 상기 메모리 액세스 타임을 테스트하는 S640 단계를 구비한다.
본 발명의 실시예에 따른 메모리 액세스 타임 테스트 방법은 앞서 설명된 메모리 액세스 타임 테스트 장치와 그 기술적 사상이 동일하다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 테스트 방법에 대하여 이해할 수 있을 것이므로 이에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 액세스 타임을 테스트하는 테스트 장치 및 테스트 방법은 PLL을 이용하여 다양한 주기를 갖는 테스트 신호를 생성함으로써 다양하고 정확한 메모리 액세스 타임을 테스트할 수 있는 장점이 있다. 또한 본 발명에 따른 메모리 액세스 타임을 테스트하는 테스트 장치 및 테스트 방법은 PLL을 이용함으로써 테스트 장치의 레이 아웃(layout) 면적을 줄일 수 있는 장점이 있다.

Claims (36)

  1. 메모리(memory)의 액세스 타임(access time)을 테스트하는 테스트 장치에 있어서,
    주기를 달리하는 복수개의 테스트 신호(test signal)들 중 하나의 테스트 신호를 생성하는 PLL:
    상기 테스트 신호보다 느린 주기의 메모리 제어 신호를 상기 메모리로 전송하는 메모리 제어부; 및
    상기 테스트 신호와 상기 메모리 제어 신호에 의하여 활성화되는 상기 메모리의 출력을 비교하여, 상기 메모리 액세스 타임의 테스트 결과로서 출력하는 테스트부를 구비하는 것을 특징으로 하는 테스트 장치.
  2. 제 1 항에 있어서, 상기 테스트부는,
    상기 테스트 신호를 제 1 내지 제 n(n은 자연수, 이하 동일) 서브(sub) 테스트 신호들로 지연시키는 지연 수단; 및
    상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교하는 테스트 수단을 구비하는 것을 특징으로 하는 테스트 장치.
  3. 제 2 항에 있어서, 제 k(1≤k≤n, k는 자연수, 이하 동일) 서브 테스트 신호 는,
    상기 테스트 신호를 상기 테스트 신호의 클럭 주기의 (k-1)배 만큼 지연시킨 신호인 것을 특징으로 하는 테스트 장치.
  4. 제 2 항에 있어서,
    상기 지연 수단은 제 1 내지 제 n 지연 플립 플랍(flip-flop)들을 구비하고,
    상기 테스트 수단은 제 1 내지 제 n 테스트 플립 플랍들을 구비하는 것을 특징으로 하는 테스트 장치.
  5. 제 4 항에 있어서, 상기 제 1 내지 제 n 지연 플립 플랍들은 각각,
    테스트 인에이블 신호에 응답하여 상기 테스트 신호를 소정 지연시켜 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호로서 출력하는 것을 특징으로 하는 테스트 장치.
  6. 제 5 항에 있어서, 상기 테스트 인에이블 신호는,
    상기 메모리 제어 신호에 응답하여 활성화되는 상기 메모리의 동작 클럭인 메모리 클럭에 동기되는 것을 특징으로 하는 테스트 장치.
  7. 제 6 항에 있어서, 상기 테스트 인에이블 신호는,
    상기 메모리 제어 신호의 반전 신호인 것을 특징으로 하는 테스트 장치.
  8. 제 5 항에 있어서, 상기 테스트 장치는,
    상기 테스트 인에이블 신호를 생성하는 테스트 인에이블 신호 생성부를 더 구비하는 것을 특징으로 하는 테스트 장치.
  9. 제 4 항에 있어서, 상기 제 1 내지 제 n 테스트 플립 플랍들은 각각,
    상기 메모리의 출력과 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호의 비교 결과를 출력하는 것을 특징으로 하는 테스트 장치.
  10. 제 9 항에 있어서, 상기 제 1 내지 제 n 테스트 플립 플랍들은 각각,
    상기 메모리의 출력과 상기 대응되는 서브 테스트 신호가 일치하는 경우 논리 하이("H")를 출력하는 것을 특징으로 하는 테스트 장치.
  11. 제 10 항에 있어서, 상기 메모리 액세스 타임은,
    논리 로우("L")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 긴 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간과 논리 하이("H")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 짧은 서브 테스트 신호의 전파 지연 시간 사이의 시간에 상기 테스트 신호의 주기를 가산한 시간의 사이의 시간인 것을 특징 으로 하는 테스트 장치.
  12. 제 1 항에 있어서, 상기 테스트 장치는,
    상기 테스트 신호를 1/2m(m은 자연수, 이하 동일)배 분주시킨 슬로우(slow) 신호를 생성하는 슬로우 신호 생성부를 더 구비하는 것을 특징으로 하는 테스트 장치.
  13. 제 12 항에 있어서, 상기 슬로우 신호 생성부는,
    m개의 분주 플립 플랍들을 구비하는 것을 특징으로 하는 테스트 장치.
  14. 제 12 항에 있어서, 상기 메모리 제어부는,
    인에이블(enable) 신호에 응답하여 상기 슬로우 신호의 반전 신호를 상기 메모리 제어 신호로서 생성하는 것을 특징으로 하는 테스트 장치.
  15. 제 1 항에 있어서, 상기 메모리는,
    램(RAM)인 것을 특징으로 하는 테스트 장치.
  16. 제 1 항에 있어서, 상기 테스트 장치는,
    BIST 회로에 포함되는 것을 특징으로 하는 테스트 장치.
  17. 메모리(nenory)의 액세스 타임(access tine)을 테스트하는 테스트 장치에 있어서,
    주기를 달리하는 복수개의 테스트 신호(test clock)들 중 하나의 테스트 신호를 생성하는 PLL: 및
    상기 테스트 신호와 상기 메모리의 출력을 비교하여 상기 메모리 액세스 타임의 테스트 결과로서 출력하는 테스트부를 구비하고,
    상기 테스트부는,
    상기 테스트 신호를 제 1 내지 제 n(n은 자연수, 이하 동일) 서브(sub) 테스트 신호들로 지연시키는 지연 수단; 및
    상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교하는 테스트 수단을 구비하는 것을 특징으로 하는 테스트 장치.
  18. 제 17 항에 있어서, 제 k(1≤k≤n, k는 자연수, 이하 동일) 서브 테스트 신호는,
    상기 테스트 신호를 상기 테스트 신호의 클럭 주기의 (k-1)배 만큼 지연시킨 신호인 것 특징으로 하는 테스트 장치.
  19. 제 17 항에 있어서,
    상기 지연 수단은 제 1 내지 제 n 지연 플립 플랍(flip-flop)들을 구비하고,
    상기 테스트 수단은 제 1 내지 제 n 테스트 플립 플랍들을 구비하는 것을 특징으로 하는 테스트 장치.
  20. 제 19 항에 있어서, 상기 제 1 내지 제 n 지연 플립 플랍들은 각각,
    상기 테스트 신호를 소정 지연시켜 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호로서 출력하는 것을 특징으로 하는 테스트 장치.
  21. 제 19 항에 있어서, 상기 제 1 내지 제 n 테스트 플립 플랍들은 각각,
    상기 메모리의 출력과 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호의 비교 결과를 출력하는 것을 특징으로 하는 테스트 장치.
  22. 제 21 항에 있어서, 상기 제 1 내지 제 n 테스트 플립 플랍들은 각각,
    상기 메모리의 출력과 상기 대응되는 서브 테스트 신호가 일치하는 경우 논리 하이("H")를 출력하는 것을 특징으로 하는 테스트 장치.
  23. 제 22 항에 있어서, 상기 메모리 액세스 타임은,
    상기 메모리 액세스 타임이 로우 바운더리(low boundary)와 업퍼 바운더리(upper boundary) 사이에 존재한다고 할 때,
    상기 로우 바운더리는 논리 로우("L")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 긴 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간이고, 상기 업퍼 바운더리는 논리 하이("H")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 짧은 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간인 것을 특징으로 하는 테스트 장치.
  24. 제 17 항에 있어서, 상기 테스트 장치는,
    BIST 회로에 포함되는 것을 특징으로 하는 테스트 장치.
  25. 테스트 장치에 의한 메모리 액세스 타임(memory access time) 테스트 방법에 있어서,
    PLL을 이용하여 주기를 달리하는 복수개의 테스트 신호(test clock)들 중 하나의 테스트 신호를 생성하는 단계;
    상기 테스트 신호보다 느린 메모리 제어 신호를 생성하여 상기 메모리로 전송하는 단계; 및
    상기 테스트 신호와 상기 메모리 제어 신호에 의하여 활성화되는 상기 메모리의 출력을 비교하여 상기 메모리 액세스 타임을 테스트하는 단계를 구비하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  26. 제 25 항에 있어서, 상기 메모리 액세스 타임을 테스트하는 단계는,
    상기 테스트 신호를 제 1 내지 제 n(n은 자연수, 이하 동일) 서브(sub) 테스트 신호들로 생성하는 단계; 및
    상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교하는 단계를 구비하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  27. 제 26 항에 있어서, 제 k(1≤k≤n, k는 자연수, 이하 동일) 서브 테스트 신호는,
    상기 테스트 신호를 상기 테스트 신호의 클럭 주기의 (k-1)배 만큼 지연시킨 신호인 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  28. 제 26 항에 있어서, 상기 서브 테스트 신호들을 생성하는 단계는,
    제 1 내지 제 n 지연 플립 플랍(flip-flop)들에 의하여 상기 서브 테스트 신호들을 생성하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  29. 제 28 항에 있어서, 상기 제 1 내지 제 n 지연 플립 플랍들은 각각,
    테스트 인에이블 신호에 응답하여 상기 테스트 신호를 소정 지연시켜 상기 제 1 내지 제 n 서브 테스트 신호들 중 대응되는 서브 테스트 신호로서 출력하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  30. 제 29 항에 있어서, 상기 테스트 인에이블 신호는,
    상기 메모리 제어 신호에 응답하여 활성화되는 상기 메모리의 동작 클럭인 메모리 클럭에 동기되고, 상기 메모리 제어 신호의 반전 신호인 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  31. 제 29 항에 있어서, 상기 메모리 액세스 타임 테스트 방법은,
    상기 테스트 인에이블 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  32. 제 26 항에 있어서, 상기 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교하는 단계는,
    제 1 내지 제 n 테스트 플립 플랍들에 의하여 상기 대응되는 서브 테스트 신호와 상기 메모리의 출력을 비교 결과를 출력하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  33. 제 32 항에 있어서, 상기 제 1 내지 제 n 테스트 플립 플랍들은 각각,
    상기 메모리의 출력과 상기 대응되는 서브 테스트 신호가 일치하는 경우 논리 하이("H")를 출력하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  34. 제 33 항에 있어서, 상기 메모리 액세스 타임은,
    상기 메모리 액세스 타임이 로우 바운더리(low boundary)와 업퍼 바운더리(upper boundary) 사이에 존재한다고 할 때,
    상기 로우 바운더리는 논리 로우("L")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 긴 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간이고, 상기 업퍼 바운더리는 논리 하이("H")를 출력하는 플립 플랍으로 입력되는 서브 테스트 신호들 중 전파 지연 시간이 가장 짧은 서브 테스트 신호의 전파 지연 시간에 상기 테스트 신호의 주기를 가산한 시간인 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  35. 제 25 항에 있어서, 상기 메모리 액세스 타임 테스트 방법.
    상기 테스트 신호를 1/2m(m은 자연수, 이하 동일)배 분주시킨 슬로우(slow) 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 메모리 액세스 타임 테스트 방법.
  36. 제 35 항에 있어서, 상기 메모리 제어 신호를 생성하여 상기 메모리로 전송하는 단계는,
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