KR20180057991A

KR20180057991A - 메모리 접근 시간 측정 시스템

Info

Publication number: KR20180057991A
Application number: KR1020160156558A
Authority: KR
Inventors: 신우철; 백경일; 정현섭
Original assignee: 주식회사 디비하이텍
Priority date: 2016-11-23
Filing date: 2016-11-23
Publication date: 2018-05-31
Also published as: KR102088221B1; CN207529369U; US9916888B1

Abstract

실시 예는 클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부, 상기 클럭 신호를 상기 제1 지연 시간보다 긴 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부, 데이터를 저장하고, 상기 제1 지연 클럭 신호에 응답하여 저장된 데이터가 독출되는 메모리, 상기 제2 지연 클럭 신호에 응답하여 상기 메모리로부터 독출된 데이터를 저장하는 검출용 데이터 저장부, 및 상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함한다.

Description

메모리 접근 시간 측정 시스템{System for measuring an access time of a memory}

실시 예는 임베디드 메모리 접근 시간 측정 시스템에 관한 것이다.

임베디드 SRAM은 시스템 온 칩(System On Chip, SoC)화된 로직 내의 디지털 데이터를 쓰거나 읽기 위한 장치로서 반도체 공정이 미세화되고 시스템 온 칩의 기능이 복잡해 짐에 따라 사용 빈도와 용량이 커지고 있다.

SRAM 동작 특성 중 하나인 접근 시간(Access Time)은 SRAM의 읽기 속도를 나타내는 중요한 지표이다. 공정이 미세해짐에 따라 실리콘 상에서 접근 시간과 같은 타이밍 파라미터(Timing Parameter)를 정확하게 측정하는 것은 점점 더 복잡하고, 어려워져 가고 있지만, 그 중요성은 점차 커지고 있다.

정확한 타이밍 측정을 위해서 로직 회로뿐만 아니라 타이밍 측정을 위해 특별히 설계된 회로를 사용하는 방법이 사용될 수 있다. 그러나 이러한 특정 공정에서의 타이밍 측정을 위해 설계된 회로는 다른 공정에 적용하기 위해서 해당 공정에 맞도록 수정 작업을 거쳐야 하는 단점이 있다.

실시 예는 인간 실수(human error) 및 테스트 장비로부터 발생하는 오차를 제거함과 동시에 쉽고 빠르고, 정확한 메모리의 접근 시간을 측정할 수 있는 메모리 접근 시간 측정 시스템을 제공한다.

실시 예는 클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부; 상기 클럭 신호를 상기 제1 지연 시간보다 긴 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부; 데이터를 저장하고, 상기 제1 지연 클럭 신호에 응답하여 저장된 데이터가 독출되는 메모리; 상기 제2 지연 클럭 신호에 응답하여 상기 메모리로부터 독출된 데이터를 저장하는 검출용 데이터 저장부; 및 상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함한다.

상기 제어부는 상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터가 동일한 경우, 상기 제2 지연부의 제2 지연 시간을 조절할 수 있다.

상기 제어부는 상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터가 동일하지 않을 경우, 상기 조절된 제2 지연 시간과 상기 제1 지연 시간의 차이를 상기 메모리의 접근 시간으로 검출할 수 있다.

상기 제1 지연부는 상기 클럭 신호를 제1차적으로 지연시키는 제1 지연 조절부; 및 상기 제1 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 상기 제1 지연 클럭 신호를 출력하는 제2 지연 조절부를 포함하며, 상기 제1 지연 조절부는 제1 기준 시간의 배수만큼 지연 시간을 조절하고, 상기 제2 지연 조절부는 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절할 수 있다.

상기 제2 지연부는 상기 클럭 신호를 제1차적으로 지연시키는 제3 지연 조절부; 및 상기 제3 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 상기 제2 지연 클럭 신호를 출력하는 제4 지연 조절부를 포함하며, 상기 제3 지연 조절부는 상기 제1 기준 시간의 배수만큼 지연 시간을 조절하고, 상기 제4 지연 조절부는 상기 제2 기준 시간의 배수 및 상기 제3 기준 시간의 배수의 합만큼 지연 시간을 조절할 수 있다.

상기 제1 지연 조절부 및 상기 제3 지연 조절부 각각은 제1 내지 제n(n>1인 자연수)개의 제1 단위 지연 블록들을 포함하고, 상기 제2 지연 조절부 및 상기 제4 지연 조절부 각각은 직렬 연결되는 복수의 제2 단위 지연 블록들을 포함하고, 상기 제1 단위 지연 블록들 각각의 지연 시간은 상기 제1 기준 시간이고, 상기 제2 단위 지연 블곡들 각각의 지연 시간은 상기 제2 기준 시간 또는 제3 기준 시간일 수 있다.

상기 제1 단위 지연 블록들 각각은 인버터; 및 제1 입력단, 제2 입력단 및 출력단을 포함하고, 제1 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 제1 입력단에 입력된 신호 및 상기 제2 입력단에 입력된 신호 중 어느 하나를 선택하고, 선택된 신호를 반전시킨 결과를 출력하는 반전 출력 멀티 플렉서를 포함하며, 상기 인버터의 출력단은 상기 반전 출력 멀티 플렉서의 제1 입력단에 접속되고, 제k(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 출력단은 k-1(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 제2 입력단에 접속될 수 있다.

상기 제2 단위 지연 블록들 각각은 상기 제1 지연 조절부에서 지연된 클럭 신호 및 선택 제어 신호를 논리 곱한 결과를 출력하는 제1 논리 게이트; 상기 제1 지연 조절부에서 지연된 클럭 신호 및 상기 선택 제어 신호를 반전시킨 신호를 논리 곱한 결과를 출력하는 제2 논리 게이트; 및 제2 선택 신호들 중 대응하는 어느 하나에 기초하여, 제1 논리 게이트의 출력 및 제2 논리 게이트의 출력 중 어느 하나를 출력하는 경로 선택부를 포함하며, 상기 제1 논리 게이트와 상기 제2 논리 게이트는 서로 다른 슬루율을 가질 수 있다.

상기 제1 지연부는 상기 클럭 신호 및 상기 제1 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제1 선택기; 상기 제1 지연 클럭 신호를 반전시키는 제1 인버터; 상기 클럭 신호 및 상기 제1 인버터의 출력 중 어느 하나를 선택하여 상기 제1 지연 조절부로 출력하는 제2 선택기; 및 상기 제1 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제1 신호를 출력하는 제1 AND 게이트를 더 포함할 수 있다.

상기 제2 지연부는 상기 클럭 신호 및 상기 제2 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제3 선택기; 상기 제2 지연 클럭 신호를 반전시키는 제2 인버터; 상기 클럭 신호 및 상기 제2 인버터의 출력 중 어느 하나를 선택하여 상기 제3 지연 조절부로 출력하는 제4 선택기; 및 상기 제2 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제2 신호를 출력하는 제2 AND 게이트를 더 포함할 수 있다.

상기 제2 단위 지연 블록들 각각은 상기 제1 지연 조절부에서 지연된 클럭 신호를 버퍼링하는 버퍼; 제2 선택 신호들 중 대응하는 어느 하나를 반전시키는 제3 인버터; 상기 버퍼의 출력과 상기 제3 인버터의 출력을 논리 곱한 결과를 출력하는 제1 논리 게이트; 상기 버퍼의 출력과 상기 제2 선택 신호들 중 대응하는 어느 하나를 논리 곱한 결과를 출력하는 제2 논리 게이트; 및 상기 제1 논리 게이트의 출력 및 상기 제2 논리 게이트의 출력을 논리 합한 결과를 출력하는 제3 논리 게이트를 포함하며, 상기 제1 논리 게이트의 출력과 상기 제2 논리 게이트의 출력은 서로 다른 슬루율을 가질 수 있다.

상기 메모리 접근 시간 측정 시스템은 상기 제1 신호를 수신하고, 수신된 제1 신호의 상승 에지 및 하강 에지를 카운팅하는 제1 측정부를 더 포함할 수 있다.

상기 메모리 접근 시간 측정 시스템은 상기 제2 신호를 수신하고, 수신된 제2 신호의 상승 에지 및 하강 에지를 카운팅하는 제2 측정부를 더 포함할 수 있다.

상기 제1 논리 게이트와 상기 제2 논리 게이트 사이의 지연 시간의 차이는 상기 제1 논리 게이트 및 상기 제2 논리 게이트 각각의 지연 시간보다 짧을 수 있다.

다른 실시 예에 따른 메모리 접근 시간 측정 시스템은 클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부; 상기 클럭 신호를 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부; 상기 제1 지연 클럭 신호에 응답하여 데이터가 독출되는 제1 메모리; 상기 제2 지연 클럭 신호에 응답하여 상기 제1 메모리로부터 독출된 데이터를 저장하는 제1 검출용 데이터 저장부; 및 상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함하며, 상기 제1 지연부는 상기 클럭 신호를 제1차적으로 지연시키고, 제1 기준 시간의 배수만큼 지연 시간을 조절하는 제1 지연 조절부; 상기 제1 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절하고, 상기 제1 지연 클럭 신호를 출력하는 제2 지연 조절부; 상기 클럭 신호 및 상기 제1 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제1 선택기; 상기 제1 지연 클럭 신호를 반전시키는 제1 인버터; 상기 클럭 신호 및 상기 제1 인버터의 출력 중 어느 하나를 선택하여 상기 제1 지연 조절부로 출력하는 제2 선택기; 및 상기 제1 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제1 신호를 출력하는 제1 AND 게이트를 포함한다.

상기 제2 지연부는 상기 클럭 신호를 제1차적으로 지연시키고, 제1 기준 시간의 배수만큼 지연 시간을 조절하는 제3 지연 조절부; 상기 제3 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절하고, 상기 제2 지연 클럭 신호를 출력하는 제4 지연 조절부; 상기 클럭 신호 및 상기 제2 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제3 선택기; 상기 제2 지연 클럭 신호를 반전시키는 제2 인버터; 상기 클럭 신호 및 상기 제2 인버터의 출력 중 어느 하나를 선택하여 상기 제3 지연 조절부로 출력하는 제4 선택기; 및 상기 제2 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제2 신호를 출력하는 제2 AND 게이트를 포함한다.

상기 메모리 접근 시간 측정 시스템은 상기 제2 지연 클럭 신호에 응답하여 데이터가 독출되는 제2 메모리; 및 상기 제1 지연 클럭 신호에 응답하여 상기 제2 메모리로부터 독출된 데이터를 저장하는 제2 검출용 데이터 저장부를 더 포함할 수 있다.

상기 제1 지연 조절부 및 상기 제3 지연 조절부 각각은 제1 내지 제n(n>1인 자연수)개의 제1 단위 지연 블록들을 포함하고, 상기 제1 단위 지연 블록들 각각은 인버터; 및 제1 입력단, 제2 입력단 및 출력단을 포함하고, 제1 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 제1 입력단에 입력된 신호 및 상기 제2 입력단에 입력된 신호 중 어느 하나를 선택하고, 선택된 신호를 반전시킨 결과를 출력하는 반전 출력 멀티 플렉서를 포함하며, 상기 인버터의 출력단은 상기 반전 출력 멀티 플렉서의 제1 입력단에 접속되고, 제k(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 출력단은 k-1(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 제2 입력단에 접속될 수 있다.

상기 제2 지연 조절부 및 상기 제4 지연 조절부 각각은 직렬 연결되는 복수의 제2 단위 지연 블록들을 포함하고, 상기 제2 단위 지연 블록들 각각은 상기 제1 지연 조절부에서 지연된 클럭 신호를 버퍼링하는 버퍼; 제2 선택 신호들 중 대응하는 어느 하나를 반전시키는 제3 인버터; 상기 버퍼의 출력과 상기 제3 인버터의 출력을 논리 곱한 결과를 출력하는 제1 논리 게이트; 상기 버퍼의 출력과 상기 제2 선택 신호들 중 대응하는 어느 하나를 논리 곱한 결과를 출력하는 제2 논리 게이트; 및 상기 제1 논리 게이트의 출력 및 상기 제2 논리 게이트의 출력을 논리 합한 결과를 출력하는 제3 논리 게이트를 포함하며, 상기 제1 논리 게이트의 출력과 상기 제2 논리 게이트의 출력은 서로 다른 슬루율을 가질 수 있다.

다른 실시 예에 따른 메모리 접근 시간 측정 시스템은 클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부; 상기 클럭 신호를 상기 제1 지연 시간보다 긴 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부; 데이터를 저장하고, 제1 지연 클럭 신호에 응답하여 저장된 데이터가 독출되는 메모리; 제2 지연 클럭 신호에 응답하여 상기 메모리로부터 독출된 데이터를 저장하는 검출용 데이터 저장부; 및 상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함하며, 상기 제1 지연부 및 상기 제2 지연부 각각은 제1 선택 신호에 기초하여 지연 시간이 설정되는 제1 단위 지연 블록들 및 제2 선택 신호에 기초하여 지연 시간이 설정되는 제2 단위 지연 블록들을 포함하고, 상기 제1 단위 지연 블록들 각각은 제1 기준 시간만큼 지연 시간을 갖고, 상기 제2 단위 지연 블록들 각각은 제2 기준 시간 또는 제3 기준 시간만큼 지연 시간을 갖고, 상기 제1 내지 제3 기준 시간들은 서로 다르다.

실시 예는 인간 실수(human error) 및 테스트 장비로부터 발생하는 오차를 제거함과 동시에 쉽고 빠르고, 정확한 메모리의 접근 시간을 측정할 수 있다.

도 1은 실시 예에 따른 임베디드 SRAM의 접근 시간 측정 시스템의 구성도를 나타낸다.
도 2는 도 1의 시스템의 접근 시간을 측정하기 위한 타이밍도를 나타낸다.
도 3a는 도 1에 도시된 제1 지연부의 일 실시 예를 나타낸다.
도 3b는 도 1에 도시된 제2 지연부의 일 실시 예를 나타낸다.
도 4는 도 3a에 도시된 제1 지연 조절부의 일 실시 예를 나타낸다.
도 5는 도 4에 도시된 제1 단위 지연 블록의 일 실시 예를 나타낸다.
도 6은 도 3a에 도시된 제2 지연 조절부의 일 실시 예를 나타낸다.
도 7은 도 6에 도시된 제2 단위 지연 블록의 일 실시 예를 나타낸다.
도 8은 도 1에 도시된 제1 측정부의 일 실시 예를 나타낸다.
도 9는 도 1에 도시된 검출용 데이터 저장부의 일 실시 예를 나타낸다.
도 10은 다른 실시 예에 따른 임베디드 SRAM의 접근 시간 측정 시스템의 구성도를 나타낸다.
도 11은 제1 및 제2 지연 시간들을 측정하는 방법에 대한 플로챠트를 나타낸다.
도 12는 메모리 접근 시간을 측정하기 위한 플로 차트를 나타낸다.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.

실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.

도 1은 실시 예에 따른 임베디드 SRAM의 접근 시간 측정 시스템(100)의 구성도를 나타내고, 도 2는 도 1의 시스템의 접근 시간을 측정하기 위한 타이밍도를 나타낸다.

도 1 및 도 2를 참조하면, 접근 시간 측정 시스템(100)은 제어부(110), 지연 블록(120), 및 검출용 데이터 저장부(130)를 포함한다.

제어부(110)는 라이트(write) 동작 또는 리드(Read) 동작을 위한 제어 신호들, 예컨대, 어드레스(Address[n:0]), 데이터(Data[m:0]), 라이트(Write), 인에이블(Enable), 및 칩 인에이블(Chip Enable)을 메모리부에 제공한다. 예컨대, 메모리부는 정적 기억 장치, 예컨대, SRAM(105)일 수 있다.

또한 제어부(110)는 제1 지연부(121)에 클럭 신호(CLK), 및 제1 및 제2 선택 신호들(SEL11, SEL12)를 제공하고, 제2 지연부(123)에 클럭 신호(CLK), 및 제3 및 제4 선택 신호들(SEL21, SEL22)을 제공한다.

또한 제어부(110)는 제1 지연부(121)의 선택기(503a)에 제어 신호(BY_M1)를 제공하고, 선택기(506a)에 제어 신호(OSC_M1)를 제공한다.

제어부(110)는 제2 지연부(123)의 선택기(503b)에 제어 신호(BY_M2)를 제공하고, 선택기(506b)에 제어 신호(OSC_M2)를 제공한다.

또한 제어부(110)는 제1 및 제2 측정부들(122, 124) 및 검출용 데이터 저장부(130)에 리셋 신호(RSTN)를 제공한다.

지연 블록(120)은 제1 선택 신호(SEL11) 및 제2 선택 신호(SEL12)에 기초하여 제1 지연 시간이 설정되는 제1 지연부(121), 제1 지연부(121)의 제1 지연 시간을 측정하는 제1 측정부(122), 제3 선택 신호(SEL21) 및 제4 선택 신호(SEL22)에 기초하여 제2 지연 시간이 설정되는 제2 지연부(123), 및 제2 지연부(123)의 제2 지연 시간을 측정하는 제2 측정부(124)를 포함한다.

제1 지연부(121)는 제어부(110)로부터 제공된 클럭 신호(CLK)를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호(CLK_D1)를 출력한다.

예컨대, 제1 지연 클럭 신호(CLK_D1)는 제1 지연 시간(T1)에 해당하는 만큼 클럭 신호(CLK)의 위상이 변경된 신호일 수 있다. 제1 지연 시간은 제어부(110)로부터 제1 지연부(121)에 제공되는 제1 및 제2 선택 신호들(SEL11, SEL12)에 기초하여 설정될 수 있다.

SRAM(105)은 제어부(110)로부터 제공되는 라이트 명령, 및 제1 지연부(121)로부터 제공되는 클럭 신호(CLK)에 의하여 데이터를 저장할 수 있디

그리고 제어부(110)로부터 제공되는 리드(Read) 명령, 및 제1 지연부(121)로부터 제공되는 제1 지연 클럭 신호(CLK_D1)에 의하여 SRAM(105)에 저장된 데이터가 독출될 수 있다.

예컨대, SRAM(105)은 제1 지연 클럭 신호(CLK_D1)를 수신하고, 수신된 제1 지연 클럭 신호(CLK_D1)에 응답하여 SRAM(105)에 저장된 데이터가 독출(Read)될 수 있다.

검출용 데이터 저장부(130)는 제1 지연 클럭 신호(CLK_D1)에 응답하여 SRAM(105)으로부터 독출되는 데이터를 제2 지연 클럭 신호(CLK_D2)에 응답하여 저장한다.

도 3a는 도 1에 도시된 제1 지연부(121)의 일 실시 예를 나타낸다.

도 3a를 참조하면, 제1 지연부(121)는 제1 지연 조절부(501a), 및 제2 지연 조절부(502a)를 포함한다.

제1 지연 조절부(501a)는 제1 기준 시간 단위로 지연 시간을 조절한다.

예컨대, 제1 지연 조절부(501a)는 제1 기준 시간의 배수만큼 지연 시간을 조절할 수 있다.

제2 지연 조절부(502a)는 제2 기준 시간의 배수, 제3 기준 시간의 배수, 또는 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절할 수 있다.

제2 및 제3 기준 시간들은 제1 기준 시간보다 작고, 제2 기준 시간과 제3 기준 시간은 서로 다르다.

예컨대, 제1 기준 시간은 CMOS 표준 셀 라이브러리의 지연 시간보다 클 수 있고, 제2 기준 시간 및 제3 기준 시간 각각은 CMOS 표준 셀 라이브러리의 지연 시간보다 작을 수 있다.

클럭 신호(CLK)는 제1 지연 조절부(501a)에 의하여 1차적으로 지연되고, 제2 지연 조절부(502a)에 의하여 2차적으로 지연될 수 있다.

제1 지연부(121)는 제1 선택기(503a)를 더 포함할 수 있다.

제1 지연부(121)에 제1 선택기(503a)가 구비되는 이유는 임베디드 메모리의 기능(function) 테스트, 예컨대, 라이트 동작 시 클럭 신호(CLK)를 SRAM(105) 또는 검출용 데이터 저장부(130)에 전달하기 위함이다. 다른 실시 예에서는 제1 선택기(503a)가 생략될 수도 있다.

제1 선택기(503a)는 제1 제어 신호(BY_M1)에 기초하여, 클럭 신호(CLK) 및 제2 지연 조절부(502a)의 출력인 제1 지연 클럭 신호(CLK_D1) 중 어느 하나를 메모리, 예컨대, SRAM(105)에 출력한다.

제1 및 제2 지연 조절부들(501a, 502a)의 지연 시간을 측정하기 위하여, 제1 지연부(121)는 제1 인버터(504a), 제2 선택기(506a), 및 제1 AND 게이트(505a)를 더 포함할 수 있다.

제1 인버터(504a), 제2 선택기(506a), 및 제1 AND 게이트(505a)의 추가로 인하여, 제1 및 제2 지연 조절부들(501a, 502a)은 제1 신호(IN_CLK1)를 발진하는 링 오실레이터(Ring Oscilator)의 기능을 수행할 수 있다.

제1 인버터(504a)는 제2 지연 조절부(502a)의 출력인 제1 지연 클럭 신호(CLK_D1)를 반전시킨다.

제2 선택기(506a)는 클럭 신호(CLK)와 제1 인버터(504a)의 출력을 수신하고, 제어 신호(OSC_M1)에 기초하여 수신된 클럭 신호(CLK)와 제1 인버터(504a)의 출력 중 어느 하나를 선택하여 출력한다.

제1 AND 게이트(505a)는 제1 인버터(504a)의 출력과 신호와 카운트 인에이블 신호(CNT_EN)를 논리 연산한 결과에 따른 제1 신호(IN_CLK1)를 출력한다.

카운트 인에이블 신호(CNT_EN)는 인버터(504a)의 출력의 사이클 수를 카운팅하는 것을 활성화시키기 위한 신호일 수 있다.

도 4는 도 3a에 도시된 제1 지연 조절부(501a)의 일 실시 예를 나타낸다.

도 4를 참조하면, 제1 지연 조절부(501a)는 복수 개의 제1 단위 지연 블록들(601-1 내지 601-n, n>1인 자연수)을 포함한다. 예컨대, 제1 단위 지연 블록들(601-1 내지 601-n, n>1인 자연수)은 직렬 연결될 수 있다.

복수 개의 제1 단위 지연 블록들(601-1 내지 601-n, n>1인 자연수) 각각의 지연 시간은 제1 기준 시간일 수 있다.

제1 선택 신호(SEL11)는 제1 단위 지연 블록들(601-1 내지 601-n, n>1인 자연수)에 대응하는 복수 개의 제1 선택 제어 신호들(SEL11[1] 내지 SEL11[n])을 포함할 수 있다.

제1 선택 제어 신호들(SEL11[1] 내지 SEL11[n])에 기초하여, 제1 단위 지연 블록들(601-1 내지 601-n, n>1인 자연수) 중에서 시간 지연을 위하여 경유하게 될 제1 단위 지연 블록들이 선택될 수 있다.

예컨대, 제1 선택 제어 신호들(SEL11[1] 내지 SEL11[n])에 기초하여 클럭 신호(CLK)가 경유하게 될 제1 단위 지연 블록들의 수가 결정 또는 선택될 수 있다.

예컨대, 첫 번째 제1 단위 지연 블록(601-1)이 선택될 때, 클럭(CLK)은 가장 짧은 지연 경로(P1)를 경유할 수 있어 제1 지연 조절부(501a)는 가장 짧은 지연 시간을 가질 수 있다. 또한, 모든 제1 단위 지연 블록들(601-1 내지 601-n)이 선택될 때, 클럭(CLK)은 가장 긴 경로(P2)를 경유할 수 있어, 제1 지연 조절부(501a)는 가장 긴 지연 시간을 가질 수 있다.

도 5는 도 4에 도시된 제1 단위 지연 블록(601-1)의 일 실시 예를 나타낸다.

도 5를 참조하면, 제1 단위 지연 블록(601-1)은 인버터(701), 및 반전 출력 멀티플렉서(702)를 포함할 수 있다.

제1 단위 지연 블록들(601-1 내지 601-n) 각각에 포함된 인버터들은 서로 직렬 연결될 수 있다.

반전 출력 멀티플렉서(702)는 제1 입력단(13a), 제2 입력단(13b), 및 출력단(14)을 포함할 수 있으며, 제1 선택 제어 신호들(SEL11[1] 내지 SEL11[n]) 중 대응하는 어느 하나(예컨대, SEL11[1])에 기초하여 제1 입력단(13a)에 입력된 신호 및 제2 입력단(13b)에 입력된 신호 중 어느 하나를 선택하고, 선택된 신호를 반전시킨 결과를 출력한다.

제1 단위 지연 블록들(601-1 내지 601-n) 각각의 인버터(예컨대, 601-1)의 출력단(예컨대, 12)은 반전 출력 멀티플렉서(702)의 제1 입력단(13a)에 접속될 수 있다.

또한 k(1<k≤n인 자연수) 번째 제1 단위 지연 블록(601-k)의 반전 출력 멀티플렉서의 출력단은 k-1(1<k≤n인 자연수) 번째 제1 단위 지연 블록(601-(k-1))의 반전 출력 멀티플렉서의 제2 입력단에 접속될 수 있다.

다른 실시 예에서는 반전 출력 멀티플렉서(702)를 대신하여 반전이 없는 멀티플렉서가 사용될 수도 있다.

예컨대, 도 4 및 도 5에서 N1은 제1 단위 지연 블록(601-1)의 인버터(701)의 출력단(12)과 제1 단위 지연 블록(601-2)의 인버터의 입력단(11) 사이의 접속 노드일 수 있다. 또한 예컨대, N2는 제1 단위 지연 블록(601-2)의 반전 출력 멀티플렉서(702)의 출력단(10)과 제1 단위 지연 블록(601-1)의 반전 출력 멀티플렉서(702)의 제2 입력단(13b) 사이의 접속 노드일 수 있다.

예컨대, SEL11[1]=0일 때, 제1 지연 조절부(501a)는 가장 짧은 경로(P1)가 선택될 수 있고, 지연 시간이 가장 짧을 수 있다. 또한 예컨대, SEL11[1]=1...., SEL[n-1]=1, 이고 SEL11[n]=0일 때, 제1 지연 조절부(501a)는 가장 긴 경로(P2)가 선택될 수 있고, 지연 시간이 가장 길 수 있다.

예컨대, 복수의 제1 단위 지연 블록들(601-1 내지 601-n) 각각은 도 5에 예시된 바와 동일한 구성을 가질 수 있다.

도 6은 도 3a에 도시된 제2 지연 조절부(502a)의 일 실시 예를 나타낸다.

도 6을 참조하면, 제2 지연 조절부(502a)는 복수의 제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수)을 포함할 수 있다. 예컨대, 제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수)은 직렬 연결될 수 있다.

복수 개의 제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수) 각각의 지연 시간은 제2 기준 시간 또는 제3 기준 시간일 수 있다.

제2 선택 신호(SEL12)는 제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수)에 대응하는 복수 개의 제2 선택 제어 신호들(SEL12[1] 내지 SEL12[m])을 포함할 수 있다.

제2 선택 제어 신호들(SEL12[1] 내지 SEL12[m])에 기초하여, 제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수) 각각은 제2 기준 시간 또는 제3 기준 시간 중 어느 하나의 지연 시간을 가질 수 있다. 제2 기준 시간과 제3 기준 시간은 서로 다르다.

도 7은 도 6에 도시된 제2 단위 지연 블록(801-1)의 일 실시 예를 나타낸다.

도 7을 참조하면, 제2 단위 지연 블록(801-1)은 제1 논리 게이트(902a) 및 제2 논리 게이트(902b), 및 경로 선택부(910)를 포함한다.

제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수) 각각은 입력단(예컨대, 21a) 및 출력단(22a)을 포함할 수 있다. k(1<k≤m인 자연수) 번째 제2 단위 지연 블록(801-k)의 입력단은 k-1(1<k≤m인 자연수) 번째 제2 단위 지연 블록(801-(k-1))의 출력단에 접속될 수 있다.

제2 단위 지연 블록(801-1)의 입력단(21a)으로 입력되는 신호는 제1 논리 게이트(902a) 및 제2 논리 게이트(902b) 각각에 입력된다.

제2 단위 지연 블록(801-1)은 입력단(21a)을 통하여 입력되는 신호(CLK_a)를 버퍼링하고, 버퍼링한 결과를 제1 논리 게이트(902a) 및 제2 논리 게이트(902b) 각각으로 출력하는 버퍼(901)를 더 포함할 수 있다. 이때 버퍼(901)는 제1 논리 게이트(902a) 및 제2 논리 게이트(902b) 각각에 입력되는 신호의 슬루율(slew rate)을 동일하게 맞추는 역할을 할 수 있다.

경로 선택부(910)는 제2 선택 제어 신호(예컨대, SEL12[1])에 기초하여, 제1 논리 게이트(902a)의 출력 및 제2 논리 게이트(902b)의 출력 중 어느 하나를 출력단(22a)을 통하여 출력한다.

제1 논리 게이트(902a) 및 제2 논리 게이트(902b)는 서로 다른 드라이브 강도를 가질 수 있다. 예컨대, 제1 논리 게이트(902a)의 출력 및 제2 논리 게이트(902b)의 출력은 서로 다른 슬루율(slew rate)를 가질 수 있다.

또한 예컨대, 제1 논리 게이트(902a)는 제2 지연 시간을 가질 수 있고, 제2 논리 게이트(902b)는 제3 지연 시간을 가질 수 있다. 예컨대, 제1 논리 게이트(902a)의 제2 지연 시간과 제2 논리 게이트(902b)의 제3 지연 시간은 서로 다를 수 있으나, 이에 한정되는 것은 아니다.

제1 논리 게이트(902a)는 제1 AND 게이트로 구현될 수 있고, 제2 논리 게이트(902b)는 제2 AND 게이트로 구현될 수 있고, 경로 선택부(910)는 인버터(904), 및 제3 논리 게이트, 예컨대, OR 게이트(903)를 포함할 수 있다.

인버터(904)는 제2 선택 제어 신호(SEL12[1])를 반전시키고, 반전된 신호를 출력할 수 있다.

제1 논리 게이트(902a)는 버퍼(901)의 출력 및 인버터(904)의 출력을 논리 연산하고, 연산된 결과를 출력한다.

제2 논리 게이트(902b)는 버퍼(901)의 출력 및 제2 선택 제어 신호(SEL12[1])를 논리 연산하고, 연산된 결과를 출력한다.

OR 게이트(903)는 제1 논리 게이트(902a)의 출력 및 제2 논리 게이트(902b)의 출력을 논리 연산하고, 논리 연산된 결과를 제2 단위 지연 블록(801-1)의 출력단(22a)을 통하여 출력한다.

제1 및 제2 논리 게이트로 구현되는 AND 게이트의 지연 시간은 제1 단위 지연 블록 하나의 지연 시간보다 짧을 수 있고, 제1 논리 게이트(902a)와 제2 논리 게이트(902b) 사이의 지연 시간 차이는 제1 논리 게이트(902a) 및 제2 논리 게이트(902b) 각각의 지연 시간보다 짧을 수 있다.

제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수) 각각은 대응하는 선택 제어 신호에 기초하여, 서로 다른 슬루율(slew rate)을 갖는 제1 논리 게이트(902a) 및 제2 논리 게이트(902b) 중 어느 하나를 선택할 수 있다. 즉 제2 단위 지연 블록들(801-1 내지 801-m, m>1인 자연수) 각각은 대응하는 선택 제어 신호에 기초하여, 서로 다른 지연 경로들(P3, P4) 중 어느 하나를 선택할 수 있다.

예컨대, 복수의 제2 단위 지연 블록들(801-1 내지 801-m) 각각은 도 7에 예시된 바와 동일한 구성을 가질 수 있다.

제2 지연부(123)는 제어부(110)로부터 제공된 클럭 신호(CLK)를 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호(CLK_D2)를 출력한다.

예컨대, 제2 지연 클럭 신호(CLK_D2)는 제2 지연 시간에 해당하는 만큼 클럭 신호(CLK)의 위상이 변경된 신호일 수 있다. 제2 지연 시간은 제어부(110)로부터 제2 지연부(123)에 제공되는 제1 및 제2 선택 신호들(SEL21, SEL22)에 기초하여 설정될 수 있다.

도 3b는 도 1에 도시된 제2 지연부(123)의 일 실시 예를 나타낸다.

도 3b를 참조하면, 제2 지연부(123)는 제3 지연 조절부(501b), 및 제4 지연 조절부(502b)를 포함할 수 있다.

도 3a에 도시된 제1 지연부(121)의 제1 지연 조절부(501a)에 대한 설명은 도 3b에 도시된 제2 지연부(123)의 제3 지연 조절부(501b)에 동일하게 적용될 수 있다.

도 3a에 도시된 제1 지연부(121)의 제2 지연 조절부(502a)에 대한 설명은 도 3b에 도시된 제2 지연부(123)의 제4 지연 조절부(502b)에 동일하게 적용될 수 있다.

제2 지연부(123)는 제3 선택기(503b)를 더 포함할 수 있으며, 제2 제어 신호(BY_M2)에 기초하여 클럭 신호(CLK) 및 제2 지연 조절부(502b)의 출력인 제2 지연 클럭 신호(CLK_D2) 중 어느 하나를 출력할 수 있다. 도 3a의 제1 선택기(503a)에 대한 설명이 도 3b의 제3 선택기(503b)에 동일하게 적용될 수 있다.

또한 제2 지연부(123)는 제2 인버터(504b), 제4 선택기(506b), 및 제2 AND 게이트(505b)를 더 포함할 수 있다. 제2 인버터(504b), 제4 선택기(506b), 및 제2 AND 게이트(505b)는 제2 신호(INT_2)를 발진하는 링 오실레이터(Ring Oscilator)의 기능을 수행할 수 있다. 도 3a의 제1 인버터(504a), 제2 선택기(506a), 및 제1 AND 게이트(505a)에 대한 설명이 동일하게 적용될 수 있다.

또한 도 4 및 도 5의 제1 지연 조절부(501a) 및 제1 단위 지연 블록에 대한 설명은 도 3b의 제3 지연 조절부(501b)에 동일하게 적용될 수 있다.

또한 도 6 및 도 7의 제2 지연 조절부(501a) 및 제2 단위 지연 블록에 대한 설명은 도 3b의 제4 지연 조절부(502b)에 동일하게 적용될 수 있다.

제1 측정부(122)는 제1 지연 블록(121)의 제1 AND 게이트(505a)의 출력인 제1 신호(IN_CLK1)의 사이클 수를 카운팅한다.

도 8은 도 1에 도시된 제1 측정부(122)의 일 실시 예를 나타낸다.

도 8을 참조하면, 제1 측정부(122)는 상승 에지 카운터(1001), 및 하강 에지 카운터(1002)를 포함한다.

상승 에지 카운터(1001)는 제1 신호(IN_CLK1)를 수신하고, 수신된 제1 신호(IN_CLK1)의 상승 에지를 카운팅한다. 예컨대, 상승 에지 카운터(1001)는 복수 개의 플립 플롭들을 포함할 수 있다.

하강 에지 카운터(1002)는 제1 신호(IN_CLK1)를 수신하고, 수신된 제1 신호(IN_CLK1)의 하강 에지를 카운팅한다. 예컨대, 하강 에지 카운터(1002)는 복수 개의 플립 플롭들을 포함할 수 있다. 상승 에지 카운터 및 하강 에지 카운터 각각에 포함된 플립 플롭들의 개수는 오버플로우(overflow)를 방지할 수 있을 정도일 수 있다.

제1 신호(IN_CLK1)는 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)에 동시에 입력 또는 수신될 수 있다.

상승 에지 카운터(1001) 및 하강 에지 카운터(1002)는 리셋 신호(RSTN)에 응답하여 리셋될 수 있다.

저항 성분 및 커패시터 성분에 의한 영향을 줄이기 위하여, 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)는 제1 지연부(121)의 제2 지연 조절부(502a)에 인접하여 배치될 수 있다.

제2 측정부(124)는 제2 지연 블록(123)의 제2 AND 게이트(505b)의 출력인 제2 신호(IN_CLK2)의 사이클 수를 카운팅한다.

예컨대, 제2 측정부(124)는 도 8에 도시된 제1 측정부(122)와 동일한 구조를 가질 수 있으며, 도 8의 제1 측정부(122)에 대한 설명이 동일하게 적용될 수 있다.

검출용 데이터 저장부(130)는 제2 지연부(123)에서 출력되는 제2 지연 클럭 신호(CLK_D2)에 응답하여 메모리부, 예컨대, SRAM(105)의 출력을 저장한다.

도 9는 도 1에 도시된 검출용 데이터 저장부(130)의 일 실시 예를 나타낸다.

도 9를 참조하면, 검출용 데이터 저장부(130)는 제2 지연 클럭 신호(CLK_2)의 상승 에지 또는 하강 에지에 응답하여 SRAM(105)의 출력을 저장하는 적어도 하나의 플립 플롭을 포함한다.

예컨대, 검출용 데이터 저장부(130)는 제2 지연 클럭 신호(CLK_D2)에 응답하여 SRAM(105)에 저장된 데이터(Q0 내지 Qm)를 저장하는 복수 개의 플립 플롭들을 포함할 수 있다. 플립 플롭들은 리셋 신호(RSTN)에 응답하여 리셋될 수 있다.

다음으로 도 1에 도시된 임베디드 SRAM의 접근 시간 측정 시스템(100)을 이용하여 메모리부, 예컨대, SRAM(105)의 접근 시간을 측정하는 방법을 설명한다.

먼저 제1 지연 클럭 신호(CLK_D1)의 제1 지연 시간 및 제2 지연 클럭 신호(CLK_D2)의 제2 지연 시간을 측정하여 룩업 테이블을 작성한다.

도 11은 제1 및 제2 지연 시간들을 측정하는 방법에 대한 플로챠트를 나타낸다.

도 11을 참조하면, 제1 측정부(122), 제2 측정부(124), 및 검출용 데이터 저장부(130)를 초기화한다(S110). 예컨대, 도 8에 도시된 상승 에지 카운터(1001)와 하강 에지 카운터(1002), 및 도 9에 도시된 복수의 플롭플롭들(FD0 내지 FDm)을 리셋시킨다.

다음으로 제1 지연부(121)의 제1 지연 조절부(501a)의 지연 시간 및 제2 지연 조절부(502a)의 지연 시간을 설정하고, 제2 지연부(123)의 제3 지연 조절부(501b)의 지연 시간 및 제4 지연 조절부(502b)의 지연 시간을 설정한다(S120).

예컨대, 제1 선택 신호(SEL11)에 기초하여 제1 지연 조절부(501a)의 지연 시간이 설정될 수 있고, 제2 선택 신호(SEL12)에 기초하여 제2 지연 조절부(502a)의 지연 시간이 설정될 수 있고, 그 결과 제1 지연부(121)의 제1 지연 시간이 설정될 수 있다.

제3 선택 신호(SEL21)에 기초하여 제3 지연 조절부(501b)의 지연 시간이 설정될 수 있고, 제4 선택 신호(SEL22)에 기초하여 제4 지연 조절부(502b)의 지연 시간이 설정될 수 있고 그 결과 제2 지연부(123)의 제2 지연 시간이 설정될 수 있다.

다음으로 제1 지연부(121) 및 제2 지연부(123)를 링오실레이션 모드로 변환시킨다(S130).

먼저 제2 및 제4 선택기(506a, 506b)의 입력인 클럭 신호(CLK)를 "0"이 되도록 하고, 제1 제어 신호(BY_M1=0)에 의하여 제1 선택기(503a)가 "0"의 값을 갖는 클럭 신호(CLK)를 출력하도록 하고, 제2 제어 신호(BY_M2=0)에 의하여 제4 선택기(503b)가 "0"의 값을 갖는 클럭 신호(CLK)를 출력하도록 한다. 이는 클럭 신호(CLK)가 검출용 데이터 저장부(130) 및 SRAM(105)에 클력 신호(CLK)가 전달되어 검출용 데이터 저장부(130) 및 SRAM(105)이 다른 동작, 리드, 라이트, 또는 저장 동작을 수행하는 것을 차단하기 위함이다.

그리고 제어 신호(OSC_M1)에 의하여 제1 지연부(121)의 제2 선택기(506a)가 제1 인버터(504a)의 출력을 선택하여 출력하도록 하고, 제어 신호(OSC_M2)에 의하여 제2 지연부(123)의 제4 선택기(506b)가 제2 인버터(504b)의 출력을 선택하여 출력하도록 한다.

이로 인하여 제1 및 제2 지연 조절부들(501a, 502a), 및 제1 인버터(504a)는 제1 링 오실레이터의 기능을 수행하고, 일정 주기를 갖는 클럭을 발생한다. 또한 제3 및 제4 지연 조절부들(501b, 502b), 및 제2 인버터(504b)는 제2 링 오실레이터의 기능을 수행하고, 일정 주기를 갖는 클럭을 발생할 수 있다.

카운트 인에이블 신호(CNT_EN)를 활성화시켜, 제1 및 제2 클럭들(IN_CLK1, IN_CLK2)을 발생시킨다.

예컨대, 제1 AND 게이트(505a)는 하이 레벨(예컨대, 1)의 카운트 인에이블 신호(CNT_EN) 및 제1 인버터(504a)의 출력을 수신하고, 일정 주기를 갖는 제1 클럭들(IN_CLK1)을 발생시킬 수 있다.

또한 제2 AND 게이트(505b)는 하이 레벨(예컨대, 1)의 카운트 인에이블 신호(CNT_EN) 및 제2 인버터(504b)의 출력을 수신하고, 일정 주기를 갖는 제2 클럭들(IN_CLK2)을 발생시킬 수 있다.

다음으로 제1 측정부(122)에 의하여 제1 지연부(121)의 지연 시간을 측정하고, 제2 측정부(124)에 의하여 제2 지연부(123)의 지연 시간을 측정한다(S140).

제1 측정부(122)는 제1 클럭(IN_CLK1)을 수신하고, 수신된 제1 클럭(IN_CLK1)의 상승 에지 및 하강 에지의 횟수를 카운팅하고, 제2 측정부(124)는 제2 클럭(IN_CLK2)을 수신하고, 수신된 제2 클럭(IN_CLK2)의 상승 에지 및 하강 에지의 횟수를 카운팅한다.

제1 및 제2 측정부들(122, 124) 각각의 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)가 충분한 카운팅 동작을 수행한 후에 카운트 인에이블 신호(CNT_EN)를 로우 레벨(예컨대, 0)로 설정함으로써 카운팅 동작을 중지한다.

카운팅 동작이 중지된 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)에 저장된 최종 데이터 값을 리드(read)한다.

다음으로 충분한 데이터 값을 얻기 위하여, 획득된 측정 데이터 샘플 수가 기설정된 값(K)보다 크거나 동일한지를 판단한다(S150).

획득된 측정 데이터 샘플 수가 기설정된 값(K)보다 작을 경우, S110 내지 S140 단계들 수행한다. 이로 인하여 설정된 제1 및 제2 선택 신호(SEL11, SEL12)에 대응하는 제1 클럭(IN_CLK1)의 상승 에지 및 하강 에지의 횟수에 관한 데이터, 및 설정된 제3 및 제4 선택 신호(SEL21, SEL22)에 대응하는 제2 클럭(IN_CLK2)의 상승 에지 및 하강 에지의 횟수에 관한 데이터를 획득할 수 있다.

제1 내지 제4 선택 신호들(SEL11 내지 SEL22)을 변경하면서 S110 내지 S150 단계들 반복 수행할 수 있다.

예컨대, 제1 선택 신호(SEL11) 및 제2 선택 신호(SEL12) 각각이 n 비트인 경우, 2×2ⁿ개수만큼 S110 내지 S150 단계들을 반복하여 데이터를 획득할 수 있다.

또는 예컨대, 포스트-레이아웃 시뮬레이션(Post-Layout simulation)을 통하여 사용될 선택 제어 신호들을 샘플링하고, 샘플링된 구간의 선택 제어 신호들의 개수만큼 S110 내지 S150 단계들을 반복하여 데이터를 획득할 수 있다.

획득된 측정 데이터 샘플 수가 기설정된 값(K)보다 크거나 같을 경우, 획득된 테이터를 이용하여 룩업 테이블을 생성한다(S160).

룩업 테이블은 접근 시간 측정시 설정된 제1 및 제2 선택 신호들에 따른 지연 시간, 및 설정된 제3 및 제4 선택 신호들에 따른 지연 시간을 산출할 때, 사용될 수 있다.

예컨대, 제1 측정부(122)의 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)에 저장된 최종 카운팅 값들(RC, FC, 도 8 참조)을 이용하여 클럭 신호(CLK)로부터 SRAM(105)의 클럭킹 입력으로 사용되는 제1 지연 클럭 신호(CLK_D1)까지의 제1 지연 시간을 산출할 수 있다.

또한 예컨대, 제2 측정부(124)의 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)에 저장된 최종 카운팅 값들(RC, FC, 도 8 참조)을 이용하여 클럭 신호(CLK)로부터 검출용 데이터 저장부(130)의 클러킹 입력으로 사용되는 제2 지연 클럭 신호(CLK_D2)까지의 제2 지연 시간을 산출할 수 있다.

수학식 1 및 2를 제1 측정부(122)에 적용하여 제1 지연 시간을 산출할 수 있고, 수학식 1 및 2를 제2 측정부(124)에 적용하여 제2 지연 시간을 산출할 수 있다.

DT는 제1 지연 시간(또는 제2 지연 시간)을 나타낸다.

EnT는 제1 지연부(또는 제2 지연부)의 카운트 인에이블 신호(CNT_EN)가 인에이블로 활성화되는 시간일 수 있다. 예컨대, 카운트 인에이블 신호(CNT_EN)가 하이 레벨(예컨대, 1)인 구간 동안의 클럭 신호(CLK)의 사이클 수와 클럭 신호(CLK)의 주기(Period)를 곱한 값일 수 있다.

Rloop는 수학식 2와 같이 구할 수 있다.

FTR은 하강 에지 카운터(1002)의 평균 출력 값일 수 있고, RTR는 상승 에지 카운터(1001)의 평균 출력 값일 수 있다.

다음으로 메모리의 접근 시간을 측정한다.

도 12는 메모리 접근 시간을 측정하기 위한 플로 차트를 나타낸다.

도 12를 참조하면, 제1 측정부(122) 제2 측정부(124) 및 제1 검출용 데이터 저장부(130)를 초기화한다(S210).

예컨대, 리셋 신호(RSTN="0")에 의하여 제1 및 제2 측정부들(122, 124) 및 제1 검출용 데이터 저장부(130) 각각의 플립플롭들을 "0"으로 초기화할 수 있다.

클럭 신호(CLK)를 "0"으로 하고, 카운트 인에이블 신호(CNT_EN="0")를 비활성화시킴으로써, 제1 및 제2 측정부들(122, 124)의 상승 에지 카운터(1001) 및 하강 에지 카운터(1002)가 동작하지 않도록 한다.

제어 신호(OSC_M1, OSC_M2="0")에 의하여 제1 및 제2 지연부들(121, 123) 각각의 링 오실레이션 모드를 해제한다.

제1 및 제2 제어 신호들(BY_M1="0", BY_M2="0")에 의하여 제1 및 제3 선택기들(503a, 503b)이 클럭 신호(CLK)를 선택하여 출력하도록 한다. 이로 인하여 제1 지연부(121)를 바이패스한 클럭 신호(CLK)가 SRAM(105)으로 제공될 수 있고, 제2 지연부(123)를 바이패스한 클럭 신호(CLK)가 검출용 데이터 저장부(130)로 제공될 수 있다.

다음으로 SRAM(105)에 라이트 동작을 수행한다(S220).

제어부(110)로부터 SRAM(105)에 제공되는 라이트 명령에 의하여 SRAM(105)의 기설정된 어드레스에 데이터를 라이트할 수 있다.

예컨대, 라이트 명령은 어드레스(Address), 데이터(Data), 인에이블된 칩 인에이블 신호(Chip Enable), 및 인에이블된 라이트 인에이블 신호(Chip Enable), 및 하이 레벨의 클럭 신호(CLK)를 포함할 수 있다.

예컨대, 제어부(110)로부터 SRAM(105)으로 어드레스(Address), 데이터(Data), 인에이블된 칩 인에이블 신호(Chip Enable), 및 인에이블된 라이트 인에이블 신호(Chip Enable)가 제공될 수 있고, 제어부(110)로부터 제1 및 제2 지연부들(121,123)로 하이 레벨(예컨대, "1")의 클럭 신호(CLK)가 제공될 수 있다.

그리고 로우 레벨("0")의 클럭 신호(CLK)를 제공하고, 칩 인에이블 신호(Chip Enable)를 디스에이블시킴으로써 라이트 동작을 종료시킨다.

상술한 라이트(write) 동작을 SRAM의 기설정된 어드레스들에 대하여 반복 수행한다. 이때 라이트(write) 패턴이 체스판(Physical Chess board)가 되도록 쓰기 동작이 수행될 수 있다

다음으로 제1 지연 시간 및 제2 지연 시간을 설정한다(S230)

제1 및 제2 선택 신호들(SEL11,SEL12)에 의하여 제1 지연부(121)의 제1 지연 시간을 설정하고, 제3 및 제4 선택 신호들(SEL21, SEL22)에 의하여 제2 지연부(123)의 제2 지연 시간을 설정한다.

예컨대, 제1 지연 시간이 가장 짧게 되도록 제1 및 제2 선택 신호들(SEL11, SEL12)에 의하여 제1 지연 조절부(501a) 및 제2 조절부(502a)를 설정할 수 있다.

또한 제2 지연 시간이 가장 길게 되도록 제3 및 제4 선택 신호들(SEL21, SEL22)에 의하여 제3 지연 조절부(501b) 및 제4 지연 조절부(502b)를 설정할 수 있다.

그리고 제1 제어 신호(BY_M1=1)에 기초하여 제1 선택기(503a)의 출력이 제1 지연 클럭 신호(CLK_D1)가 되도록 하고, 제1 지연 클럭 신호(CLK_D1)가 SRAM(105)에 입력되도록 한다.

그리고 제2 제어 신호(BY_M2=1)에 기초하여 제3 선택기(503b)의 출력이 제2 지연 클럭 신호(CLK_D2) 가 되도록 하고, 제2 지연 클럭 신호(CLK_D2)가 검출용 데이터 저장부(130)에 입력되도록 한다.

다음으로 리드 명령 및 제1 지연 클럭 신호(CLK_D1)에 응답하여, SRAM(105)의 어드레스에 저장된 데이터를 독출(Read)하는 동작을 수행하고, 제2 지연 클럭 신호(CLK_D2)에 응답하여 SRAM(105)의 어드레스에 저장된 데이터를 수신하여 검출용 데이터 저장부(130)에 저장한다(S240).

리드 명령은 리드하고자 하는 어드레스(Address), 및 인에이블된 칩 인에블 신호(Chip Enable)를 포함할 수 있으며, 리드 동작을 수행하기 위하여 제1 지연 클럭 신호(CLK_D1)는 하이 레벨(예컨대, "1")일 수 있다.

다음으로 제어부(110)에 의하여 검출용 데이터 저장부(130)에 저장된 데이터를 수신하고, 수신된 데이터가 유효한지 판단한다(S250).

예컨대, 검출용 데이터 저장부(130)로부터 수신된 데이터와 유효 데이터가 동일한지 여부를 판단할 수 있다. 예컨대, 유효 데이터는 라이트 동작 단계(S220)에서 제어부(110)로부터 SRAM(105)에 제공된 데이터일 수 있다.

수신된 데이터가 유효한 경우, S230 단계 내지 S250 단계를 반복 수행한다(S230 내지 S250).

예컨대, 수신된 데이터와 실제 유효 데이터가 동일한 경우, 제3 및 제4 선택 신호들(SEL21, SEL22)을 조절하여, 제2 지연 시간이 감소하도록 제2 지연부(123)의 제3 지연 조절부(501b) 및 제4 조절부(502b)가 설정될 수 있고(S230), 상술한 리드 동작(S240)이 수행될 수 있다. 이때, 제1 및 제2 선택 신호들(SEL11, SEL12)은 변경하지 않을 수 있다. 즉 제1 및 제2 선택 신호들(SEL11, SEL12)은 가장 빠른 지연 시간을 갖도록 설정될 수 있다.

클럭 신호(CLK)에 "0"을 인가하여 리드 동작(S240) 및 검증 동작(S250)을 완료한다.

도 2에 도시된 바와 같이, 제2 지연부(123)의 제2 지연 클럭 신호(CLK_D2)의 지연 시간을 점차 감소시키면서, 제어부(110)는 검출용 데이터 저장부(130)로부터 수신된 데이터와 유효 데이터가 동일한지 여부를 판단할 수 있다.

SRAM(105)의 다른 어드레스들에 대해서도 상기 단계들(S230 내지 S250)을 반복 수행한다.

예컨대, 데이터 값의 명확한 확인을 위하여 SRAM(105)에 저장된 유효 데이터는 Address가 바뀔 때마다 반전되도록 한다.

검출용 데이터 저장부(130)로부터 제어부(110)로 수신된 데이터가 유효하지 않은 경우, 메모리의 접근 시간을 검출한다(S260).

S160 단계의 룩업 테이블을 이용하여, 유효하지 않은 경우에 대응하는 제3 지연 조절부(501b)의 제3 선택 신호(SEL21)와 제4 지연 조절부(502b)의 제4 선택 신호(SEL22)에 대응하는 제2 지연 클럭 신호(CLK_D2)의 제2 지연 시간을 획득할 수 있다.

또한 룩업 테이블을 이용하여 유효하지 않은 경우에 대응하는 제1 지연 조절부(501a)의 제1 선택 신호(SEL11)와 제2 지연 조절부(502a)의 제2 선택 신호(SEL12)에 대응하는 제1 지연 클럭 신호(CLK_D1)의 제1 지연 시간을 획득할 수 있다.

획득된 제2 지연 클럭 신호(CLK_D2)의 제2 지연 시간에서 획득된 제1 지연 클럭 신호(CLK_D1)의 제1 지연 시간을 뺀 값을 RAM(105)의 접근 시간으로 검출할 수 있다.

실시 예는 Built-in 테스트를 할 수 있는 회로를 구현함으로써, 인간 실수(human error) 및 테스트 장비로부터 발생하는 오차를 제거함과 동시에 쉽고 빠르고, 경제적으로 메모리 장치의 접근 시간을 측정할 수 있다.

또한 실시 예는 도 4 내지 도 7에서 설명한 바와 같이, 지연 시간 조절이 다양한 단위 기준 값으로 변환이 가능하며, 이로 인하여 정확한 접근 시간을 측정할 수 있다.

도 10은 다른 실시 예에 따른 임베디드 SRAM의 접근 시간 측정 시스템(100-1)의 구성도를 나타낸다.

도 10을 참조하면, 접근 시간 측정 시스템(100-1)은 제1 지연부(121), 제2 지연부(122), 제1 측정부(123), 제2 측정부(124), 제1 검출용 데이터 저장부(130-1), 제2 검출용 데이터 저장부(130-2), 제1 메모리부(105-1), 및 제2 메모리부(105-2), 및 제어부(미도시)를 포함한다. 제어부는 도 10에 도시되지 않지만, 도 1의 제어부(110)에 대한 설명이 동일하게 적용될 수 있다.

도 10에서는 한 쌍의 메모리들, 예컨대, SRAM(105-1, 105-2)에 대하여 제1 지연부(121), 제2 지연부(122), 제1 측정부(123), 제2 측정부(124)를 이용하여 접근 시간을 측정한다. 이는 임베디스 SRAM과 플립플롭들 간의 정확한 접근 시간 측정을 목적으로 지연 블록의 팬아웃 및 출력 커패시턴스를 서로 동일하게 맞춰 주기 위함이다.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

105: SRAM 110: 제어부
120: 지연 블록 121: 제1 지연부
122: 제1 측정부 123: 제2 지연부
124: 제2 측정부 130: 검출용 데이터 저장부.

Claims

클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부;
상기 클럭 신호를 상기 제1 지연 시간보다 긴 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부;
데이터를 저장하고, 상기 제1 지연 클럭 신호에 응답하여 저장된 데이터가 독출되는 메모리;
상기 제2 지연 클럭 신호에 응답하여 상기 메모리로부터 독출된 데이터를 저장하는 검출용 데이터 저장부; 및
상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함하는 메모리 접근 시간 측정 시스템.
제1항에 있어서, 상기 제어부는,
상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터가 동일한 경우, 상기 제2 지연부의 제2 지연 시간을 조절하는 메모리 접근 시간 측정 시스템.
제2항에 있어서, 상기 제어부는,
상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터가 동일하지 않을 경우, 상기 조절된 제2 지연 시간과 상기 제1 지연 시간의 차이를 상기 메모리의 접근 시간으로 검출하는 메모리 접근 시간 측정 시스템.
제1항에 있어서, 상기 제1 지연부는,
상기 클럭 신호를 제1차적으로 지연시키는 제1 지연 조절부; 및
상기 제1 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 상기 제1 지연 클럭 신호를 출력하는 제2 지연 조절부를 포함하며,
상기 제1 지연 조절부는 제1 기준 시간의 배수만큼 지연 시간을 조절하고,
상기 제2 지연 조절부는 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절하는 메모리 접근 시간 측정 시스템.
제4항에 있어서, 상기 제2 지연부는,
상기 클럭 신호를 제1차적으로 지연시키는 제3 지연 조절부; 및
상기 제3 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 상기 제2 지연 클럭 신호를 출력하는 제4 지연 조절부를 포함하며,
상기 제3 지연 조절부는 상기 제1 기준 시간의 배수만큼 지연 시간을 조절하고,
상기 제4 지연 조절부는 상기 제2 기준 시간의 배수 및 상기 제3 기준 시간의 배수의 합만큼 지연 시간을 조절하는 메모리 접근 시간 측정 시스템.
제5항에 있어서,
상기 제1 지연 조절부 및 상기 제3 지연 조절부 각각은 제1 내지 제n(n>1인 자연수)개의 제1 단위 지연 블록들을 포함하고,
상기 제2 지연 조절부 및 상기 제4 지연 조절부 각각은 직렬 연결되는 복수의 제2 단위 지연 블록들을 포함하고,
상기 제1 단위 지연 블록들 각각의 지연 시간은 상기 제1 기준 시간이고,
상기 제2 단위 지연 블곡들 각각의 지연 시간은 상기 제2 기준 시간 또는 제3 기준 시간인 메모리 접근 시간 측정 시스템.
제6항에 있어서, 상기 제1 단위 지연 블록들 각각은,
인버터; 및
제1 입력단, 제2 입력단 및 출력단을 포함하고, 제1 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 제1 입력단에 입력된 신호 및 상기 제2 입력단에 입력된 신호 중 어느 하나를 선택하고, 선택된 신호를 반전시킨 결과를 출력하는 반전 출력 멀티 플렉서를 포함하며,
상기 인버터의 출력단은 상기 반전 출력 멀티 플렉서의 제1 입력단에 접속되고,
제k(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 출력단은 k-1(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 제2 입력단에 접속되는 메모리 접근 시간 측정 시스템.
제6항에 있어서, 상기 제2 단위 지연 블록들 각각은,
상기 제1 지연 조절부에서 지연된 클럭 신호 및 선택 제어 신호를 논리 곱한 결과를 출력하는 제1 논리 게이트;
상기 제1 지연 조절부에서 지연된 클럭 신호 및 상기 선택 제어 신호를 반전시킨 신호를 논리 곱한 결과를 출력하는 제2 논리 게이트; 및
제2 선택 신호들 중 대응하는 어느 하나에 기초하여, 제1 논리 게이트의 출력 및 제2 논리 게이트의 출력 중 어느 하나를 출력하는 경로 선택부를 포함하며,
상기 제1 논리 게이트와 상기 제2 논리 게이트는 서로 다른 슬루율을 갖는 메모리 접근 시간 측정 시스템.
제5항에 있어서, 상기 제1 지연부는,
상기 클럭 신호 및 상기 제1 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제1 선택기;
상기 제1 지연 클럭 신호를 반전시키는 제1 인버터;
상기 클럭 신호 및 상기 제1 인버터의 출력 중 어느 하나를 선택하여 상기 제1 지연 조절부로 출력하는 제2 선택기; 및
상기 제1 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제1 신호를 출력하는 제1 AND 게이트를 더 포함하는 메모리 접근 시간 측정 시스템.
제5항에 있어서, 상기 제2 지연부는,
상기 클럭 신호 및 상기 제2 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제3 선택기;
상기 제2 지연 클럭 신호를 반전시키는 제2 인버터;
상기 클럭 신호 및 상기 제2 인버터의 출력 중 어느 하나를 선택하여 상기 제3 지연 조절부로 출력하는 제4 선택기; 및
상기 제2 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제2 신호를 출력하는 제2 AND 게이트를 더 포함하는 메모리 접근 시간 측정 시스템.
제6항에 있어서, 상기 제2 단위 지연 블록들 각각은,
상기 제1 지연 조절부에서 지연된 클럭 신호를 버퍼링하는 버퍼;
제2 선택 신호들 중 대응하는 어느 하나를 반전시키는 제3 인버터;
상기 버퍼의 출력과 상기 제3 인버터의 출력을 논리 곱한 결과를 출력하는 제1 논리 게이트;
상기 버퍼의 출력과 상기 제2 선택 신호들 중 대응하는 어느 하나를 논리 곱한 결과를 출력하는 제2 논리 게이트; 및
상기 제1 논리 게이트의 출력 및 상기 제2 논리 게이트의 출력을 논리 합한 결과를 출력하는 제3 논리 게이트를 포함하며,
상기 제1 논리 게이트의 출력과 상기 제2 논리 게이트의 출력은 서로 다른 슬루율을 갖는 메모리 접근 시간 측정 시스템.
제9항에 있어서,
상기 제1 신호를 수신하고, 수신된 제1 신호의 상승 에지 및 하강 에지를 카운팅하는 제1 측정부를 더 포함하는 메모리 접근 시간 측정 시스템.
제10항에 있어서,
상기 제2 신호를 수신하고, 수신된 제2 신호의 상승 에지 및 하강 에지를 카운팅하는 제2 측정부를 더 포함하는 메모리 접근 시간 측정 시스템.
제11항에 있어서,
상기 제1 논리 게이트와 상기 제2 논리 게이트 사이의 지연 시간의 차이는 상기 제1 논리 게이트 및 상기 제2 논리 게이트 각각의 지연 시간보다 짧은 메모리 접근 시간 측정 시스템.
클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부;
상기 클럭 신호를 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부;
상기 제1 지연 클럭 신호에 응답하여 데이터가 독출되는 제1 메모리;
상기 제2 지연 클럭 신호에 응답하여 상기 제1 메모리로부터 독출된 데이터를 저장하는 제1 검출용 데이터 저장부; 및
상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함하며,
상기 제1 지연부는,
상기 클럭 신호를 제1차적으로 지연시키고, 제1 기준 시간의 배수만큼 지연 시간을 조절하는 제1 지연 조절부;
상기 제1 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절하고, 상기 제1 지연 클럭 신호를 출력하는 제2 지연 조절부;
상기 클럭 신호 및 상기 제1 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제1 선택기;
상기 제1 지연 클럭 신호를 반전시키는 제1 인버터;
상기 클럭 신호 및 상기 제1 인버터의 출력 중 어느 하나를 선택하여 상기 제1 지연 조절부로 출력하는 제2 선택기; 및
상기 제1 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제1 신호를 출력하는 제1 AND 게이트를 포함하는 메모리 접근 시간 측정 시스템.
제15항에 있어서, 상기 제2 지연부는,
상기 클럭 신호를 제1차적으로 지연시키고, 제1 기준 시간의 배수만큼 지연 시간을 조절하는 제3 지연 조절부;
상기 제3 지연 조절부에서 지연된 클럭 신호를 제2차적으로 지연시키고, 제2 기준 시간의 배수 및 제3 기준 시간의 배수의 합만큼 지연 시간을 조절하고, 상기 제2 지연 클럭 신호를 출력하는 제4 지연 조절부;
상기 클럭 신호 및 상기 제2 지연 클럭 신호 중 어느 하나를 선택하여 출력하는 제3 선택기;
상기 제2 지연 클럭 신호를 반전시키는 제2 인버터;
상기 클럭 신호 및 상기 제2 인버터의 출력 중 어느 하나를 선택하여 상기 제3 지연 조절부로 출력하는 제4 선택기; 및
상기 제2 인버터의 출력 및 카운트 인에이블 신호를 논리 곱하고, 제2 신호를 출력하는 제2 AND 게이트를 포함하는 메모리 접근 시간 측정 시스템.
제15항에 있어서,
상기 제2 지연 클럭 신호에 응답하여 데이터가 독출되는 제2 메모리; 및
상기 제1 지연 클럭 신호에 응답하여 상기 제2 메모리로부터 독출된 데이터를 저장하는 제2 검출용 데이터 저장부를 더 포함하는 메모리 접근 시간 측정 시스템.
제16항에 있어서,
상기 제1 지연 조절부 및 상기 제3 지연 조절부 각각은,
제1 내지 제n(n>1인 자연수)개의 제1 단위 지연 블록들을 포함하고,
상기 제1 단위 지연 블록들 각각은,
인버터; 및
제1 입력단, 제2 입력단 및 출력단을 포함하고, 제1 선택 신호들 중 대응하는 어느 하나에 기초하여 상기 제1 입력단에 입력된 신호 및 상기 제2 입력단에 입력된 신호 중 어느 하나를 선택하고, 선택된 신호를 반전시킨 결과를 출력하는 반전 출력 멀티 플렉서를 포함하며,
상기 인버터의 출력단은 상기 반전 출력 멀티 플렉서의 제1 입력단에 접속되고,
제k(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 출력단은 k-1(1<k≤n인 자연수) 번째 제1 단위 지연 블록의 반전 출력 멀티플렉서의 제2 입력단에 접속되는 메모리 접근 시간 측정 시스템.
제16항에 있어서, 상기 제2 지연 조절부 및 상기 제4 지연 조절부 각각은,
직렬 연결되는 복수의 제2 단위 지연 블록들을 포함하고,
상기 제2 단위 지연 블록들 각각은,
상기 제1 지연 조절부에서 지연된 클럭 신호를 버퍼링하는 버퍼;
제2 선택 신호들 중 대응하는 어느 하나를 반전시키는 제3 인버터;
상기 버퍼의 출력과 상기 제3 인버터의 출력을 논리 곱한 결과를 출력하는 제1 논리 게이트;
상기 버퍼의 출력과 상기 제2 선택 신호들 중 대응하는 어느 하나를 논리 곱한 결과를 출력하는 제2 논리 게이트; 및
상기 제1 논리 게이트의 출력 및 상기 제2 논리 게이트의 출력을 논리 합한 결과를 출력하는 제3 논리 게이트를 포함하며,
상기 제1 논리 게이트의 출력과 상기 제2 논리 게이트의 출력은 서로 다른 슬루율을 갖는 메모리 접근 시간 측정 시스템.
클럭 신호를 제1 지연 시간만큼 지연시키고, 제1 지연 클럭 신호를 출력하는 제1 지연부;
상기 클럭 신호를 상기 제1 지연 시간보다 긴 제2 지연 시간만큼 지연시키고, 제2 지연 클럭 신호를 출력하는 제2 지연부;
데이터를 저장하고, 제1 지연 클럭 신호에 응답하여 저장된 데이터가 독출되는 메모리;
제2 지연 클럭 신호에 응답하여 상기 메모리로부터 독출된 데이터를 저장하는 검출용 데이터 저장부; 및
상기 검출용 데이터 저장부에 저장된 데이터와 상기 메모리에 저장된 데이터를 비교한 결과, 및 상기 제1 지연 클럭 신호 및 상기 제2 지연 클럭 신호에 기초하여, 상기 제1 메모리의 접근 시간을 측정하는 제어부를 포함하며,
상기 제1 지연부 및 상기 제2 지연부 각각은,
제1 선택 신호에 기초하여 지연 시간이 설정되는 제1 단위 지연 블록들 및 제2 선택 신호에 기초하여 지연 시간이 설정되는 제2 단위 지연 블록들을 포함하고,
상기 제1 단위 지연 블록들 각각은 제1 기준 시간만큼 지연 시간을 갖고,
상기 제2 단위 지연 블록들 각각은 제2 기준 시간 또는 제3 기준 시간만큼 지연 시간을 갖고, 상기 제1 내지 제3 기준 시간들은 서로 다른 메모리 접근 시간 측정 시스템.