CN207529369U

CN207529369U - 用于测量记忆体访问时间的系统

Info

Publication number: CN207529369U
Application number: CN201721344016.XU
Authority: CN
Inventors: 申又澈; 白京; 白京一; 郑炫燮
Original assignee: Dbhitek Corp
Current assignee: Dbhitek Corp; DB HiTek Co Ltd
Priority date: 2016-11-23
Filing date: 2017-10-18
Publication date: 2018-06-22
Anticipated expiration: 2027-10-18
Also published as: US9916888B1; KR102088221B1; KR20180057991A

Abstract

用于测量记忆体的访问时间的系统，包括：配置为将时钟信号延迟第一延迟时间并输出第一延迟时钟信号的第一延迟单元，配置为将时钟信号延迟比第一延迟时间长的第二延迟时间并输出第二延迟时钟信号的第二延迟单元，配置为存储数据的记忆体，响应于第一延迟时钟信号从记忆体中读取数据，配置成响应于第二延迟时钟信号存储从记忆体中读取的数据的检测数据存储器，以及控制器，其配置成基于检测数据存储器中数据和记忆体中数据的比较、第一延迟时钟信号和第二延迟时钟信号来测量记忆体的访问时间。

Description

用于测量记忆体访问时间的系统

本申请主张于2016年11月23日提交的韩国专利申请第 10-2016-0156558号的权益，其通过引用并入本文，就好像在本文中完全陈述。

技术领域

实施例涉及用于测量嵌入式记忆体的访问时间的系统。

背景技术

嵌入式静态随机存取记忆体(SRAM)是能够在片上系统(SoC) 逻辑电路中写入数据或者从片上系统(SoC)逻辑电路中读取数据的装置。随着半导体制造工艺微型化的提高，且SOC功能性变得越来越复杂，嵌入式SRAM的使用频率和容量增加了。

在运行过程中SRAM的访问时间是重要指标，其表明SRAM的读取速度。随着工艺微型化，精确测量硅上诸如访问时间的时序参数逐渐变得复杂和困难，但其重要性却不断增加。

为了精确的时序测量，除了逻辑电路之外，可使用专门为时序测量而设计的电路。然而，在一个特定制造工艺中，应修正为时序测量设计的电路，以便用于不同的制造工艺中。

实用新型内容

因此，本实用新型的实施例涉及用于测量记忆体的访问时间的系统，该系统能够容易、快速和准确地测量记忆体的访问时间，同时消除人为错误和测试期间产生的错误(例如，在测试装置中)。

本实用新型的其他优点、目标和特征将在以下的说明书中部分阐述，部分由本领域技术人员在审查下文后变得显而易见或可从本实用新型的实践中习得。本实用新型的目标和其它优点可通过书面说明书和权利要求以及附图中特别指出的结构来实现和获得。

为实现这些目标和其他优点并根据本文中所体现和广泛描述的实施例的目的，提出一种用于测量记忆体的访问时间的系统，包括：配置为将时钟信号延迟第一延迟时间并输出第一延迟时钟信号的第一延迟单元，配置为将时钟信号延迟比第一延迟时间长的第二延迟时间并输出第二延迟时钟信号的第二延迟单元，记忆体(其配置为存储数据)，响应于第一延迟时钟信号从记忆体中读取数据，配置成响应于第二延迟时钟信号存储从记忆体中读取的数据的检测数据存储器；以及控制器，其配置成基于检测数据存储器中数据和记忆体中数据的比较、第一延迟时钟信号和第二延迟时钟信号来测量记忆体的访问时间。

当检测数据存储器中的数据和记忆体中的数据相等时，控制器可调节第二延迟单元的第二延迟时间。

当检测数据存储器中的数据与记忆体中的数据不等时，控制器可检测或确定调节后的第二延迟时间和第一延迟时间之间的差作为记忆体的访问时间。

第一延迟单元可包括配置为延迟时钟信号(例如，第一量)的第一延迟调节器和配置为延迟由第一延迟调节器所延迟的时钟信号(例如，第二量)并输出第一延迟时钟信号的第二延迟调节器。第一延迟调节器可将延迟时间(如，由第一延迟调节器所延迟的时钟信号的延迟时间)调节多个第一参考时间，且第二延迟调节器可将延迟时间(如，第一延迟时钟信号的延迟时间) 调节多个第二参考时间和多个第三参考时间的总和。

第二延迟单元可包括配置为延迟时钟信号(例如，第三量)的第三延迟调节器和配置为延迟由第三延迟调节器所延迟的时钟信号(例如，第四量)并输出第二延迟时钟信号的第四延迟调节器。第三延迟调节器可将延迟时间(如，由第三延迟调节器所延迟的时钟信号的延迟时间)调节多个第一参考时间，且第四延迟调节器可将延迟时间(如，第二延迟时钟信号的延迟时间) 调节多个第二参考时间和多个第三参考时间的总和。

第一延迟调节器和第三延迟调节器中的每一个可包括第一至第n (n为大于1的自然数)个第一单元延迟块。第二延迟调节器和第四延迟调节器中的每一个可包括多个串联的第二单元延迟块。每个第一单元延迟块的延迟时间可以是第一参考时间，并且每个第二单元延迟块的延迟时间可以是第二参考时间或第三参考时间。

每个第一单元延迟块可包括反相器和反相输出多路复用器，后者包括第一输入端、第二输入端和输出端。反相输出多路复用器可配置为根据第一选择信号选择输入到第一输入端的信号和输入到第二输入端的信号中的一个并输出反相的选定信号。反相器的输出端可连接到反相输出多路复用器的第一输入端，且第k(k是满足1＜k≤n的自然数)个第一单元延迟块的反相输出多路复用器的输出端可连接至第(k-1)(k是满足1＜k≤n的自然数)个第一单元延迟块的反相输出多路复用器的第二输入端。

每个第二单元延迟块可包括配置为对由第一延迟调节器延迟的时钟信号和选择控制信号执行逻辑运算的第一逻辑门、配置为对由第一延迟调节器延迟的时钟信号和反相的选择控制信号进行逻辑运算的第二逻辑门和配置为根据第二选择信号输出第一逻辑门的输出和第二逻辑门的输出中的一个的路径选择器。第一逻辑门和第二逻辑门可各包括与门，且可具有不同的转换速率。

第一延迟单元可包括配置为选择和输出时钟信号和第一延迟时钟信号中的一个的第一选择器、配置为反相第一延迟时钟信号的第一反相器、配置为选择和输出时钟信号和第一反相器的输出中的一个到第一延迟调节器的第二选择器和配置为对第一反相器的输出和计数使能信号执行“与”操作并输出第一信号的第一与门。

第二延迟单元可包括配置为选择和输出时钟信号和第二延迟时钟信号中的一个的第三选择器、配置为反相第二延迟时钟信号的第二反相器、配置为选择和输出时钟信号和第二反相器的输出中的一个到第三延迟调节器的第四选择器和配置为对第二反相器的输出和计数使能信号执行“与”操作并输出第二信号的第二与门。

每个第二单元延迟块可包括配置为缓冲由第一延迟器延迟的时钟信号的缓冲器、配置为反相多个第二选择信号中的一个的第三反相器、配置为对缓冲器的输出和第三反相器的输出执行逻辑运算的第一逻辑门、配置为对缓冲器的输出和第二选择信号中的一个执行逻辑运算的第二逻辑门和配置为对第一逻辑门的输出和第二逻辑门的输出执行“或”操作的第三逻辑门。第一逻辑门的输出和第二逻辑门的输出可具有不同的转换速率。

该系统还可包括配置成接收第一信号并对第一信号的上升沿和下降沿数目计数的第一测量单元。

该系统还可包括配置成接收第二信号并对第二信号的上升沿和下降沿数目计数的第二测量单元。

第一逻辑门和第二逻辑门之间的延迟时间差可小于第一逻辑门和第二逻辑门中每一个的延迟时间。

根据本实用新型的另一方面，提出一种用于测量记忆体的访问时间的系统，包括：配置为将时钟信号延迟第一延迟时间并输出第一延迟时钟信号的第一延迟单元，配置为将时钟信号延迟比第一延迟时间长的第二延迟时间并输出第二延迟时钟信号的第二延迟单元，第一记忆体，响应于第一延迟时钟信号从第一记忆体中读取数据，配置成响应于第二延迟时钟信号存储从第一记忆体中读取的数据的第一检测数据存储器，以及控制器，其配置成基于第一检测数据存储器中数据和第一记忆体中数据的比较、第一延迟时钟信号和第二延迟时钟信号来测量第一记忆体的访问时间。第一延迟单元包括配置为延迟时钟信号并将延迟时间(如，由第一延迟调节器延迟的时钟信号的延迟时间)调节多个第一参考时间的第一延迟调节器、配置为延迟由第一延迟调节器延迟的时钟信号并将延迟时间(如，第一延迟时钟信号的延迟时间)调节多个第二参考时间和多个第三参考时间的总和并输出第一延迟时钟信号的第二延迟调节器、配置为选择并输出时钟信号和第一延迟时钟信号中的一个的第一选择器、配置为反相第一延迟时钟信号的第一反相器、配置成选择和输出时钟信号和第一反相器的输出中的一个到第一延迟调节器的第二选择器和配置为对第一反相器的输出和计数使能信号执行与操作并输出第一信号的第一与门。

第二延迟单元可包括配置为延迟时钟信号并将延迟时间(如，由第三延迟调节器延迟的时钟信号的延迟时间)调节多个第一参考时间的第三延迟调节器、配置为延迟由第三延迟调节器延迟的时钟信号并将延迟时间(如，第二延迟时钟信号的延迟时间)调节多个第二参考时间和多个第三参考时间的总和并输出第二延迟时钟信号的第四延迟调节器、配置为选择并输出时钟信号和第二延迟时钟信号中的一个的第三选择器、配置为反相第二延迟时钟信号的第二反相器、配置成选择和输出时钟信号和第二反相器的输出中的一个到第三延迟调节器的第四选择器和配置为对第二反相器的输出和计数使能信号执行与操作并输出第二信号的第二与门。

该系统还可包括第二记忆体和第二检测数据存储器，响应于第二延迟时钟信号从第二记忆体中读取数据，第二检测数据存储器配置为响应于第一延迟时钟信号存储从第二记忆体读取的数据。

第一延迟调节器和第三延迟调节器中的每一个可包括第一至第n (n为大于1的自然数)第一单元延迟块，每个第一单元延迟块可包括反相器和反相输出多路复用器，后者包括第一输入端、第二输入端和输出端，并配置为根据第一选择信号选择输入到第一输入端的信号和输入到第二输入端的信号中的一个并输出反相的选定信号。反相器的输出端可连接到反相输出多路复用器的第一输入端，且第k(k是满足1＜k≤n的自然数)个第一单元延迟块的反相输出多路复用器的输出端可连接至第(k-1)(k是满足1＜k≤n的自然数) 个第一单元延迟块的反相输出多路复用器的第二输入端。

第二延迟调节器和第四延迟调节器中的每一个可包括多个串联的第二单元延迟块。每个第二单元延迟块可包括配置为缓冲由第一延迟调节器延迟的时钟信号的缓冲器、配置为反相第二选择信号中的一个的第三反相器、配置为对缓冲器的输出和第三反相器的输出执行逻辑运算的第一逻辑门、配置为对缓冲器的输出和多个第二选择信号中的一个执行逻辑运算的第二逻辑门和配置为对第一逻辑门的输出和第二逻辑门的输出执行逻辑运算的第三逻辑门。第一逻辑门和第二逻辑门可各包括与门，且第一逻辑门的输出和第二逻辑门的输出可具有不同的转换速率。

根据本实用新型的另一方面，一种用于测量存储器的访问时间的系统包括：第一延迟单元，其配置为将时钟信号延迟第一延迟时间且输出第一延迟时钟信号；第二延迟单元，其配置为将时钟信号延迟比第一延迟时间长的第二延迟时间且输出第二延迟时钟信号；存储器，根据第一延迟时钟信号从存储器中读取数据；检测数据存储，其配置成存储根据第二延迟时钟信号从存储器中读取的数据；以及控制器，其配置成基于对第一检测数据存储中的数据和第一存储器中的数据、第一延迟时钟信号和第二延迟时钟信号的比较来测量存储器的访问时间。每个第一延迟单元和第二延迟单元包括第一单元延迟块和第二单元延迟块，第一单元延迟块配置成基于第一选择信号来设置延迟时间，第二单元延迟块配置为基于第二选择信号来设置延迟时间。每个第一单元延迟块具有与第一参考信号相对应的延迟时间，并且每个第二单元延迟块具有与第二参考信号或第三参考信号相对应的延迟时间。第一到第三个参考信号是不同的。

应理解，关于实施例的以上概括描述和以下详细说明为示例性和说明性地，且旨在为所主张的本实用新型提供进一步的说明。

附图说明

附图，用于提供本实用新型的进一步理解，并入本文中并构成本申请的一部分，示出本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。附图中：

图1是显示根据一个或多个实施例用于测量嵌入式SRAM的访问时间的示例性系统的结构图；

图2是显示使用图1中的系统示例性测量访问时间的时序图；

图3A是显示图1中所示的第一延迟单元的示范实施例的图；

图3B是显示图1中所示的第二延迟单元的示范实施例的图；

图4是显示图3A中所示的第一延迟调节器的示范实施例的图；

图5是显示图4中所示的第一单元延迟块的示范实施例的图；

图6是显示图3A中所示的第二延迟调节器的示范实施例的图；

图7是显示图6中所示的第二单元延迟块的示范实施例的图；

图8是显示图1中所示的第一测量单元的示范实施例的图；

图9是显示图1中所示的检测数据存储器的示范实施例的图；

图10是显示根据一个或多个其他实施例用于测量嵌入式SRAM 的访问时间的示例性系统的结构图；

图11是测量第一和第二延迟时间的示例性方法的流程图；和

图12是记忆体访问时间的示例性测量的流程图。

具体实施方式

下面，通过附图和以下描述来更清楚地理解本实用新型的实施例。

在描述各个实施例时，应理解，当提及诸如层(膜)、区域、图案或结构的元件在诸如基底、层(膜)、区域、盘或图案的另一元件“之上”或“之下”时，该元件可直接在另一元件“之上”或“之下”，或者间接在另一元件“之上”或“之下”，存在介于其间的元件。还应理解，在元件“之上”和“之下”是关于附图描述的。

此外，说明书和权利要求书中的相关术语“第一”和“第二”、“顶/上面/上方”、“底/下面/下方”等可用来区分一个物质或元件与其他物质或元件，而不必是描述物质或元件之间任何必要或要求的物理或逻辑关系，或物质或元件的特定顺序。此外，相同的附图标记在附图描述中指代相同的构成元件。

图1是显示根据本实用新型一实施例用于测量嵌入式SRAM的访问时间的系统100的示例性结构图，图2是显示图1系统中测量访问时间的时序图。

参照图1和2，用于测量访问时间的系统100包括控制器110、延迟块120和检测数据存储器130。

控制器110向记忆体提供诸如地址[n:0]、数据[m:0]、写使能和芯片使能的控制信号来进行读写操作。例如，记忆体可以是静态随机存取记忆体(SRAM)105。

控制器110向第一延迟单元121提供时钟信号CLK以及第一和第二选择信号SEL11和SEL12，并向第二延迟单元123提供时钟信号CLK以及第三和第四选择信号SEL21和SEL22。

此外，如图3A所示，控制器110向第一延迟单元121的选择器 503a提供控制信号BY_M1，并向选择器506a提供控制信号OSC_M1。

如图3B所示，控制器110也向第二延迟单元123的选择器503b 提供控制信号BY_M2，并向选择器506b提供控制信号OSC_M2。

此外，控制器110向第一和第二测量单元122和124以及检测数据存储器130提供复位信号RSTN(图8-10)。

延迟块120包括配置成基于第一选择信号SEL11和第二选择信号 SEL12设定第一延迟时间的第一延迟单元121、配置成测量第一延迟单元121 的第一延迟时间的第一测量单元122、配置成基于第三选择信号SEL21和第四选择信号SEL22设定第二延迟时间的第二延迟单元123，以及配置成测量第二延迟单元123的第二延迟时间的第二测量单元124。

第一延迟单元121将来自控制器110的时钟信号CLK延迟第一延迟时间，并输出第一延迟时钟信号CLK_D1。

例如，第一延迟时钟信号CLK_D1可通过将时钟信号CLK的相位改变第一延迟时间T1(例如，延迟转换时间(delaying a transition))获得。第一延迟时间可基于控制器110发送给第一延迟单元121的第一和第二选择信号SEL11和SEL12来设定。

SRAM 105可基于(如，响应于)控制器110的写命令(如，WEN) 和第一延迟单元121的时钟信号CLK来存储数据。

可响应于控制器110的读命令和第一延迟单元121的第一延迟时钟信号CLK_D1来读取存储在SRAM 105中的数据。

例如，SRAM 105可接收第一延迟时钟信号CLK_D1并响应于所接收的第一延迟时钟信号CLK_D1读取存储在SRAM 105中的数据(例如，当芯片使能信号CEN有效且写使能信号WEN无效时)。

响应于第二延迟时钟信号CLK_D2，检测数据存储器130存储响应于第一延迟时钟信号CLK_D1从SRAM中读取的数据。

图3A是显示图1所示的第一延迟单元121的示范实施例的图。

参照图3A，第一延迟单元121包括第一延迟调节器501a和第二延迟调节器502a。

第一延迟调节器501a将第一延迟单元121的延迟时间调节了一个或多个单位的第一参考时间。

例如，第一延迟调节器501a可将延迟时间调节了多个第一参考时间。

第二延迟调节器502a可将第一延迟单元121的延迟时间调节多个第二参考时间、多个第三参考时间或多个第二参考时间和多个第三参考时间的总和。

第二和第三参考时间小于第一参考时间并且彼此不同。

例如，第一参考时间可大于相应的CMOS标准单元库的SRAM 单元的延迟时间，且第二参考时间和第三参考时间中的每一个可小于相应的 CMOS标准单元库的SRAM单元的延迟时间。

时钟信号CLK可在第一程序中由第一延迟调节器501a延迟并可在第二程序中由第二延迟调节器502a延迟。

第一延迟单元121还可包括第一选择器503a。

第一延迟单元121包括第一选择器503a，其可在嵌入式记忆体运行和/或测试时(例如，在写操作时)向SRAM 105或检测数据存储器130递送时钟信号CLK。在另一实施例中，可省略第一选择503a。

第一选择器503a配置成根据第一控制信号BY_M1输出时钟信号CLK和第二延迟调节器502a的第一延迟时钟信号CLK_D1中的一个至记忆体 (例如，SRAM 1050)。例如，当第一控制信号BY_M1具有第一状态(例如，二进制逻辑中的“零”)时，第一选择器503a输出时钟信号CLK，当第一控制信号BY_M1具有第二状态(例如，二进制逻辑中的“一”)时，第一选择器503a输出第一延迟时钟信号CLK_D1。

为了测量第一和第二延迟调节器501a和502a的延迟时间，第一延迟单元121还可包括第一反相器504a、第二选择器506a和第一与门505a。

由于包括第一反相器504a、第二选择器506a和第一与门505a，第一和第二延迟调节器501a和502、第一反相器504a和第二选择器506a可用作环形振荡器，以产生第一信号IN_CLK1。

第一反相器504a将第二延迟调节器502a的第一延迟时钟信号 CLK_D1进行反转。

第二选择器506a接收时钟信号CLK和第一反相器504a的输出，并根据控制(例如，振荡器选择)信号OSC_M1选择和输出时钟信号CLK和第一反相器504a的输出中的一个。例如，当控制信号OSC_M1具有第一状态 (例如，二进制逻辑中的“零”)时，第二选择器506a输出时钟信号CLK，当控制信号OSC_M1具有第二状态(例如，二进制逻辑中的“一”)时，第二选择器506a输出第一反相器504a的输出。

第一与门505a基于对第一反相器504a的输出和计数使能信号 CNT_EN的逻辑运算输出第一信号IN_CLK1。然而，本实用新型不局限于由与门执行第一与门505a的逻辑运算。例如，第一与门505a可由与非门代替。

计数使能信号CNT_EN可以是配置为激活或启动对反相器504a 的输出周期数进行计数的信号。

图4是显示图3A所示的第一延迟调节器501a的示范实施例的图。

参考图4，第一延迟调节器501a包括多个第一单元延迟块601-1 至601-n(n为大于1的自然数)。例如，第一单元延迟块601-1至601-n(n 为大于1的自然数)可串联连接。

多个第一单元延迟块601-1至601-n(n为大于1的自然数)中每一个的延迟时间可以是第一参考时间。

第一选择信号SEL11可包括对应于第一单元延迟块601-1至601-n (n为大于1的自然数)的多个第一选择控制信号(或单个多位选择控制信号) SEL11[1]至SEL11[n]。

基于第一选择控制信号SEL11[1]至SEL11[n]，可从第一单元延迟块601-1至601-n(n为大于1的自然数)中选择第一单元延迟块的数量和/或身份，其中时钟信号将通过该选择的第一单元延迟块以延迟第二选择器506a的时钟信号。

例如，基于第一选择控制信号SEL11[1]至SEL11[n]，可确定或选择第一单元延迟块601-1至601-n的数量，其中时钟信号CLK(或经反转的第一延迟时钟信号)通过选择的第一单元延迟块。

当选择第一单元延迟块601-1时，时钟信号CLK或经反转的第一延迟时钟信号可通过最短延迟路径P1(例如，只包括第一单元延迟块601-1)，因此，第一延迟调节器501a可具有最短的延迟时间。此外，当第一单元延迟块 601-1至601-n都被选择时，时钟信号CLK可通过最长路径P2(例如，包括所有的第一单元延迟块601-1至601-n)，因此，第一延迟调节器501a可具有最长的延迟时间。然而，可选择任何数量的连续第一单元延迟块601-1至601-n，但选择的第一单元延迟块通常必须从第一单元延迟块601-1开始并依次选择其他的第一单元延迟块(例如，第一单元延迟块601-2、第一单元延迟块601-3，等)，如图4所示实施例中。结果，图4所示实施例中的第一选择控制信号SEL11 [1]至SEL11[n]可仅具有以下允许的状态：00…00、10…00、11…00、11…10 和11…11。

图5是显示图4中所示的第一单元延迟块601-1的实施例的图。

参照图5，第一单元延迟块601-1可包括反相器701和反相输出多路复用器702。其余的第一单元延迟块601-2至601-n可与第一单元延迟块 601-1相同。

分别包括在第一单元延迟块601-1至601-n中的反相器可串联连接。

反相输出多路复用器702可包括第一输入端13a、第二输入端13b 和输出端14。反相输出多路复用器702可基于第一选择控制信号SEL11[1]至 SEL11[n]选择输入到第一输入端13a和第二输入端13b信号中的一个。反相输出多路复用器702可输出所选信号的补码(complement)(例如，经反相的所选信号)。

每个第一单元延迟块601-1至601-n的反相器701的输出端(如， 12)可连接至相应的反相输出多路复用器702的第一输入端13a。

此外，第k(k是满足1＜k≤n的自然数)个第一单元延迟块601-k 的反相输出多路复用器702的输出端可连接至第k-1(k是满足1＜k≤n的自然数)个第一单元延迟块601-(k-1)的反相输出多路复用器的第二输入端10。

在另一实施例中，反相输出多路复用器702可由非反相多路复用器代替。

例如，在图4和5中，节点N1可以是第一单元延迟块601-1的反相器701的输出端12和第一单元延迟块601-2的反相器的输入端11之间的连接节点。例如，节点N2可以是第一单元延迟块601-2的反相输出多路复用器702的输出端14和第一单元延迟块601-1的反相输出多路复用器702的第二输入端13b之间的连接节点。

例如，在SEL11[1]＝0的情况下，第一延迟调节器501a可选择最短路径P1，于是延迟时间可以是最短的可能延迟时间。此外，例如，在SEL11[1] ＝1…、SEL[n-1]＝1且SEL11[n]＝1的情况下，第一延迟调节器501a可选择最长路径P2，于是延迟时间可以是最长的可能延迟时间。

例如，多个第一单元延迟块601-1至601-n中的每一个可具有相同的配置，如图5所示。

图6是显示图3A中所示的第二延迟调节器502a一实施例的图。

参照图6，第二延迟调节器502a可包括多个第二单元延迟块801-1 至801-m(m为大于1的自然数)。其余的第二单元延迟块801-2至801-m可与第二单元延迟块801-1相同。例如，第二单元延迟块801-1至801-m(m为大于1的自然数)可串联连接。

多个第二单元延迟块801-1至801-m(m为大于1的自然数)中每一个的延迟时间可以是第二参考时间或第三参考时间。

第二选择信号SEL12可包括与第二单元延迟块801-1至801-m(m 为大于1的自然数)相对应的多个第二选择控制信号(或单个多位选择控制信号)SEL12[1]至SEL12[m]。

基于第二选择控制信号SEL12[1]至SEL12[m]，每个第二单元延迟块801-1至801-m(m为大于1的自然数)可具有第二参考时间或第三参考时间。第二参考时间和第三参考时间可彼此不同。

图7是显示图6中所示的第二单元延迟块801-1一实施例的图。

参照图7，第二单元延迟块801-1包括第一逻辑门902a、第二逻辑门902b和路径选择器910。

每个第二单元延迟块801-1至801-m(m为大于1的自然数)可包括输入端(如，21a)和输出端22a。第k(k是满足1＜k≤m的自然数)个第二单元延迟块801-k的输入端可连接至第(k-1)(k是满足1＜k≤m的自然数) 个第二单元延迟块801-(k-1)的输出端。

输入到第二单元延迟块801-1的输入端21a的信号输入至第一逻辑门902a和第二逻辑门902b。

第二单元延迟块801-1还可包括缓冲器901，其配置为缓冲输入端21a的时钟信号CLK_a(例如，图1中的时钟信号CLK)并将缓冲的时钟信号CLK_a输出至第一逻辑门902a和第二逻辑门902b。缓冲器901可用来使输入至第一逻辑门902a和第二逻辑门902b的信号的转换速率均衡化。

路径选择器910基于第二选择控制信号(例如，SEL12[1])通过输出端22a输出第一逻辑门902a的输出和第二逻辑门902b的输出中的一个。例如，当第二控制信号具有第一状态时，路径选择器910输出第一逻辑门902a 的输出，当第二控制信号具有第二(例如，互补)状态时，路径选择器910输出第二逻辑门902b的输出。

第一逻辑门902a和第二逻辑门902b可具有不同的驱动强度。例如，第一逻辑门902a的输出和第二逻辑门902b的输出可具有不同的转换速率。

此外，例如，第一逻辑门902a可具有第二延迟时间，第二逻辑门 902b可具有第三延迟时间。例如，第一逻辑门902a的第二延迟时间和第二逻辑门902b的第三延迟时间可彼此不同，但不限于此。

第一逻辑门902a可由第一与门实现，第二逻辑门902b可由第二与门实现，且路径选择器910可包括第三逻辑门(例如，或门903)和可选的反相器(如，反相器904)。然而，提供与与门和或门大致相同结果的逻辑门的其他组合也可适用于当前的第二单元延迟块801-1至801-m。

反相器904可对第二选择控制信号SEL12[1]进行反相并输出反相的信号。

第一逻辑门902a对缓冲器901的输出和反相器904的输出进行逻辑运算(例如，“与”操作)，并输出逻辑运算的结果。

第二逻辑门902b对缓冲器901的输出和第二选择控制信号 SEL12[1]进行逻辑运算(例如，“与”操作)，并输出逻辑运算的结果。

或门903对第一逻辑门902a的输出和第二逻辑门902b的输出进行逻辑运算(例如，“或”操作)，并通过第二单元延迟块801-1的输出端22a 输出逻辑运算的结果。

由第一和第二逻辑门实现的与门的延迟时间可小于第一单元延迟块的延迟时间，且第一逻辑门902a和第二逻辑门902b之间的延迟时间差可小于第一逻辑门902a和第二逻辑门902b中每一个的延迟时间。

每个第二单元延迟块801-1至801-m(m为大于1的自然数)可基于相应的选择控制信号(例如，SEL12[1])选择具有不同延迟时间和/或转换速率的第一逻辑门902a和第二逻辑门902b中的任何一个。也就是说，每个第二单元延迟块801-1至801-m(m为大于1的自然数)可基于相应的选择控制信号选择不同的延迟路径P3和P4中的任何一个。

例如，每个第二单元延迟块801-1至801-m可具有如图7所示的相同配置。

第二延迟单元123将控制器110的时钟信号CLK延迟第二延迟时间并输出第二延迟时钟信号CLK_D2。

例如，第二延迟时钟信号CLK_D2可通过改变时钟信号CLK的相位第二延迟时间(例如，延迟转换时间)获得。第二延迟时间可基于控制器 110至第二延迟单元123的第三和第四选择信号SEL21和SEL22来设定。

图3B是显示图1中所示的第二延迟单元123一实施例的图。

参照图3B，第二延迟单元123可包括第三延迟调节器501b和第四延迟调节器502b。

对图3A所示的第一延迟单元121的第一延迟调节器501a的描述适用于图3B所示的第二延迟单元123的第三延迟调节器501b。

对图3A所示的第一延迟单元121的第二延迟调节器502a的描述适用于图3B所示的第二延迟单元123的第四延迟调节器502b。

第二延迟单元123还可包括第三选择器503b，并基于第二控制信号BY_M2输出时钟信号CLK和第四延迟调节器502b的第二延迟时钟信号 CLK_D2中的一个。对图3A的第一选择器503a的描述适用于图3B的第三选择器503b。

此外，第二延迟单元123还可包括第二反相器504b、第四选择器 506b和第二与门505b。第二反相器504b、第四选择器506b、第一反相器504b 和第二选择器506b可用作环形振荡器，以产生第二信号INT_2，其中对图3A 的第一反相器504a、第二选择器506a和第一与门505a的描述适用于图3B中的相应元件。

对图4和5中的第一延迟调节器501a和第一单元延迟块的描述适用于图3B中的第三延迟调节器501b。

对图6和7中的第二延迟调节器502a和第二单元延迟块的描述适用于图3B中的第四延迟调节器502b。

第一测量单元122对源自第一延迟块121的第一与门505a的第一信号IN_CLK1的周期数进行计数。

图8是显示图1所示的第一测量单元122一实施例的图。

参照图8，第一测量单元122包括上升沿计数器1001和下降沿计数器1002。

上升沿计数器1001接收第一信号IN_CLK1并对第一信号 IN_CLK1的上升沿计数。例如，上升沿计数器1001可包括第一多个触发器。

下降沿计数器1002接收第一信号IN_CLK1并对第一信号 IN_CLK1的下降沿计数。例如，下降沿计数器1002可包括第二多个触发器。可确定包含在上升沿计数器和下降沿计数器中每一个中的触发器的数量以充分防止溢出(例如，在计数操作期间)。

第一信号IN_CLK1可同时输入到上升沿计数器1001和下降沿计数器1002中。

上升沿计数器1001和下降沿计数器1002可响应于复位信号RSTN 复位。

为了减少电阻元件和电容元件(例如，承载信号IN_CLK1的导线)的影响，上升沿计数器1001和下降沿计数器1002可邻近第一延迟单元121 的第二延迟调节器502a。

第二测量单元124对源自第二延迟块123的第二与门505b的第二信号IN_CLK2的周期数进行计数。

例如，第二测量单元124可具有与图8中所示的第一测量单元122 相同的结构，对图8中第一测量单元122的描述适用于第二测量单元124。

检测数据存储器130响应于第二延迟单元123的第二延迟时钟信号CLK_D2存储记忆体(如，SRAM 105)的输出。

图9是显示图1中所示的检测数据存储器130一示范实施例的图。

参照图9，检测数据存储器130包括至少一个触发器，其配置为响应于第二延迟时钟信号CLK_D2的上升沿或下降沿存储SRAM 105的输出。

例如，检测数据存储器130可包括多个触发器(例如，至少m个触发器，其中m如本文所定义)，其配置为响应于第二延迟时钟信号CLK_D2 存储存储于SRAM 105中的数据Q0至Qm。触发器可响应于复位信号RSTN 复位。

接下来，将描述使用图1中所示的系统100来测量记忆体(例如， SRAM 105)的访问时间的方法。

首先，测量第一延迟时钟信号CLK_D1的第一延迟时间和第二延迟时钟信号CLK_D2的第二延迟时间。查找表可存储第一和第二延迟时间。

图11是显示测量第一和第二延迟时间的方法的流程图。

参照图11，第一测量单元122、第二测量单元124和检测数据存储器130初始化(S110)。例如，图8所示的上升沿计数器1001和下降沿计数器1002以及图9所示的多个触发器FD0至FDm复位(例如，在活动状态下使能(assert)复位信号RSTN)。

接下来，设定第一延迟单元121的第一延迟调节器501a的延迟时间和第二延迟调节器502a的延迟时间，并设定第二延迟单元123的第三延迟调节器501b的延迟时间和第四延迟调节器502b的延迟时间(S120)。

例如，可基于第一选择信号SEL11设定第一延迟调节器501a的延迟时间，并可基于第二选择信号SEL12设定第二延迟调节器502a的延迟时间，由此设定第一延迟单元121的第一延迟时间。

可基于第三选择信号SEL21设定第三延迟调节器501b的延迟时间，并可基于第四选择信号SEL22设定第四延迟调节器502b的延迟时间，由此设定第二延迟单元123的第二延迟时间。

接下来，第一延迟单元121和第二延迟单元123放置在或切换至环形振荡模式(S130)。

首先，通过将至第二和第四选择器506a和506b的控制信号 OSC_M1的状态设定为选择时钟信号CLK(如，“0”)，时钟信号CLK可输入到第一和第三延迟调节器501a和501b。通过将第一(如，旁路)控制信号 BY_M1设定为选择时钟信号CLK的状态(如，“0”)，第一选择器503a输出时钟信号CLK至SRAM 105。通过将第二控制信号BY_M2设定为选择时钟信号CLK的状态(如，“0”)，第三选择器503b输出时钟信号CLK至检测数据存储器130。为此，时钟信号CLK传送至检测数据存储器130和SRAM 105 以防止检测数据存储器130执行诸如读、写或存储操作的操作，但SRAM 105 能够执行诸如读、写和/或存储操作的操作。

然后，第一和第二延迟调节器501a和502a对时钟信号CLK进行操作(例如，延迟)以生成第一延迟时钟信号CLK_D1，且第一反相器504a 对第一延迟时钟信号CLK_D1进行反相。此外，第三和第四延迟调节器501b 和502b也对时钟信号CLK进行操作(例如，延迟)以生成第二延迟时钟信号 CLK_D2，且第二反相器504b对第二延迟时钟信号CLK_D2进行反相。当控制信号OSC_M1改变状态(例如，变为“1”)时，第一延迟单元121的第二选择器506a选择并输出第一反相器504a的输出以选择经反相的第一延迟时钟信号，且当控制信号OSC_M2改变状态(例如，变为“1”)时，第二延迟单元 123的第四选择器506b选择并输出第二反相器504b的输出以选择经反相的第二延迟时钟信号。

为此，第一和第二延迟调节器501a和502a以及第一反相器504a 用作第一环形振荡器并产生具有预定周期的时钟。此外，第三和第四延迟调节器501b和502b以及第二反相器504b可用作第二环形振荡器并产生具有预定周期的时钟。

当激活计数使能信号CNT_EN时，第一和第二延迟单元121和 123产生和/或输出第一和第二时钟IN_CLK1和IN_CLK2。

例如，第一与门505a可接收具有高二进制逻辑电平(如，“1”) 的计数使能信号CNT_EN和第一反相器504a的输出，并产生具有预定周期的第一时钟IN_CLK1。

此外，第二与门505b可接收具有高二进制逻辑电平(如，“1”) 的计数使能信号CNT_EN和第二反相器504b的输出，并产生具有不同预定周期的第二时钟IN_CLK2。

接下来，由第一测量单元122测量第一延迟单元121的延迟时间，并由第二测量单元124测量第二延迟单元123的延迟时间(S140)。

第一测量单元122接收第一时钟IN_CLK1并对所接受的第一时钟IN_CLK1的上升和下降沿计数，第二测量单元124接收第二时钟IN_CLK2 并对所接收的第二时钟IN_CLK2的上升和下降沿计数。

在第一和第二测量单元122和124中的每一个的上升沿计数器 1001和下降沿计数器1002对各自的时钟IN_CLK1和IN_CLK2的沿或转变进行了足够时长和/或周期数的计数后，计数使能信号CNT_EN设置到低电平(例如，二进制逻辑“0”)以停止计数操作。

在停止计数操作后存储和读取存储在上升沿计数器1001和下降沿计数器1002中的最终数据值(例如，在需要连续步骤或操作时)。

接下来，该方法判断获得的测量数据样本数是否等于或大于预定值K(S150)。例如，可选择阈值K以确保获得足够的数据值和/或足够数量的数据值。

若获取的测量数据样本数小于预定值K，执行步骤S110至S140 (例如，连续执行)。为此，能够获得与设定的第一和第二选择信号SEL11和 SEL12相对应的第一时钟IN_CLK1上升和下降沿数量有关的数据，以及与设定的第三和第四选择信号SEL21和SEL22相对应的第二时钟IN_CLK2上升和下降沿数量有关的数据。

对第一至第四选择信号SEL11至SEL22的不同值可反复执行步骤S110至S150。

例如，若第一选择信号SEL11和第二选择信号SEL12中的每一个有n位，步骤S110至S140可执行2×2n次以获得第一和第二选择信号SEL11 和SEL12的4n种可能组合的数据。因此，在一个示范例中，k可以是4n。

或者，例如，待使用的选择控制信号可通过布线后仿真(post-layoutsimulation)进行采样，对抽样的选择控制信号数可反复执行步骤S110至S150 以获得第一和第二选择信号SEL11和SEL12多种不同组合的数据。因此，在其他示范例中，k可以是x*n，其中x是第一和第二选择信号SEL11和SEL12 值的不同组合的数量。

若获得的测量数据样本数大于或等于预定值k，则生成查找表，并将所获得的数据存储在查找表中(S160)。

查找表可用来计算(1)根据测试的第一和第二选择信号的延迟时间，和(2)根据测试的第三和第四选择信号的延迟时间。访问时间可由延迟时间确定。

例如，使用第一测量单元122的上升沿计数器1001和下降沿计数器1002中的最终计数值RC和FC(参见图8)可计算从时钟信号CLK至SRAM 105所接收的第一延迟时钟信号CLK_D1的第一延迟时间。

此外，例如，使用第二测量单元124的上升沿计数器1001和下降沿计数器1002中的最终计数值RC和FC(参见图8)可计算从时钟信号CLK 至检测数据存储器130所接收的第二延迟时钟信号CLK_D2的第二延迟时间。

下面的方程1和2可由第一测量单元122执行以计算第一延迟时间，并可应用于第二测量单元124以计算第二延迟时间。

方程1：

DT表示第一延迟时间(或第二延迟时间)。

EnT可以是输入到第一延迟单元121(或第二延迟单元122)的计数使能信号CNT_EN被激活的时间长度。这段时长可以是，例如，通过将计数使能信号CNT_EN激活期间(例如，具有二进制逻辑“1”电平)时钟信号CLK 的周期数乘以时钟信号CLK的周期来获得。

Rloop可如方程2所示来获得。

方程2：

R_loop＝FTR+RTR

FTR可以是下降沿计数器1002的平均值(例如，对k个或更多个获取的测量数据样本计数的转变的平均数)，RTR可以是上升沿计数器1001 的平均值(例如，对k个或更多个获取的测量数据样本计数的转变的平均数)。

接下来，测量记忆体的访问时间。

图12是显示测量记忆体访问时间的流程图。

参考图12，第一测量单元122、第二测量单元124和第一检测数据存储器130初始化(S210)。

例如，通过使能或激活复位信号(例如，RSTN＝“0”)，第一和第二测量单元122和124的触发器和第一检测数据存储器130可初始化为“0”。

通过设置控制信号OSC_M1来选择时钟信号CLK(例如，设置控制信号OSC_M1为“0”)和/或禁止计数使能信号(例如，CNT_EN＝“0”)，第一和第二测量单元122和124的上升沿计数器1001和下降沿计数器1002可不操作。

当控制信号OSC_M1和OSC_M2＝“0”时，释放(例如，停用) 第一和第二延迟单元121和123中每一个的环形振荡模式，尽管本实用新型不局限于此实施方式。

当第一和第二控制信号BY_M1＝“0”且BY_M2＝“0”时，第一和第三选择器503a和503b选择和输出时钟信号CLK。为此，可提供时钟信号CLK至SRAM 105，并且可提供时钟信号CLK至检测数据存储器130。

接下来，在SRAM 105中执行写入操作(S220)。

当控制器110向SRAM 105提供写命令时，数据可写入SRAM 105 的预定地址处。

例如，写命令可包括记忆体105的地址(例如，Address)、要写入记忆体105中的数据(例如，Data)、启用芯片的使能信号Chip Enable、启用写使能的信号Write Enable。在时钟信号CLK的活动电平或沿(例如，高逻辑电平或上升转换)情况下，数据写入到记忆体105中。

例如，Address、Data、启用芯片的使能信号Chip Enable和启用写使能的信号Write Enable可由控制器110提供给SRAM 105，且时钟信号CLK 可由控制器110提供给第一和第二延迟单元121和123。

当芯片使能信号Chip Enable和/或写使能信号Write Enable失能时，写操作完成。

在SRAM的预定地址反复执行写操作。写操作可这样执行，使得写入模式变成物理“棋盘”(例如，一行具有模式10……10，且相邻行具有互补模式01……01)。

接下来，设定第一延迟时间和第二延迟时间(S230)。

第一延迟单元121的第一延迟时间由第一和第二选择信号SEL11 和SEL12设定，且第二延迟单元123的第二延迟时间由第三和第四选择信号 SEL21和SEL22设定。

例如，第一延迟调节器501a和第二延迟调节器502a可由第一和第二选择信号SEL11和SEL12设定。在一个示范例中，第一延迟时间的初始设置是最短的延迟时间。

第三延迟调节器501b和第四延迟调节器502b可由第三和第四选择信号SEL21和SEL22设定。在一个示范例中，第二延迟时间的初始设置是最长的延迟时间。

根据第一控制信号BY_M1，第一选择器503a的输出成为第一延迟时钟信号CLK_D1，且该第一延迟时钟信号CLK_D1输入到SRAM 105。

根据第二控制信号BY_M2，第三选择器503b的输出成为第二延迟时钟信号CLK_D2，且该第二延迟时钟信号CLK_D2输入到检测数据存储器 130。

接下来，响应于读命令读取SRAM 105的地址中的数据，并响应于第二延迟时钟信号CLK_D2，接收第一延迟时钟信号CLK_D1和SRAM 105 的地址中的数据并存储在检测数据存储器130中(S240)。

读命令可包括要读取的地址和启用芯片的使能信号Chip Enable。在第一延迟时钟信号CLK_D1的活动电平或沿(例如，高逻辑电平或“1”) 的情况下，从记忆体105中读取数据并存储在检测数据存储器130中。

接下来，控制器110判断检测数据存储器130中的数据是否被接收和/或有效(S250)。

例如，控制器110可判断检测数据存储器130中的数据是否等于有效数据。例如，有效数据可以是在执行写操作的步骤S220中提供给SRAM 105 的数据。

当检测数据存储器130中的数据有效时，可反复执行步骤S230 到S250(S230到S250)。

例如，如果检测数据存储器130中的数据等于有效数据，可调整第三和第四选择信号SEL21和SEL22使得第二延迟单元123的第三延迟调节器501b和第四延迟调节器502b减少第二延迟时间(S230)，并且可再次执行上述读操作S240。第一和第二选择信号SEL11和SEL12可不改变。也就是说，第一和第二选择信号SEL11和SEL12可继续提供最短的延迟时间。

当芯片使能信号CEN失能或无效时，可完成读操作S240和验证操作S250。可选或替代的，在时钟信号CLK或第一延迟时钟信号CLK_D1的下一个互补电平(例如，低逻辑电平或“0”)或转换出现时，可完成读操作 S240和验证操作S250。

如图2所示，在逐步减少第二延迟单元123的第二延迟时钟 CLK_D2的延迟时间的同时，控制器110可继续判断检测数据存储器130中的数据是否等于有效数据。

对SRAM 105的其他地址重复执行步骤S230到S250。

例如，为了验证数据值，每当地址改变(例如，变为相邻行)时， SRAM 105中的有效数据被反相。

当从检测数据存储器130传送到控制器110的数据不再有效时，检测记忆体的访问时间(S260)。

当数据不再有效时，使用查找表(如图11的步骤S160)，可确定或获得与第三延迟调节器501b的第三选择信号SEL21和第四延迟调节器 502b的第四选择信号SEL22相对应的第二延迟时钟信号CLK_D2的第二延迟时间。

当数据不再有效时，使用查找表，可确定或获得与第一延迟调节器501a的第一选择信号SEL11和第二延迟调节器502a的第二选择信号SEL12 相对应的第一延迟时钟信号CLK_D1的第一延迟时间。

由确定或获得的第二延迟时钟信号CLK_D2的第二延迟时间减去确定或获得的第一延迟时钟信号CLK_D1的第一延迟时间所得的值可为 SRAM 105的访问时间。

在本文所述系统的实施例中，由于电路能够进行机内测试(built-in testing)，因此能够容易且迅速地消除人为错误以及测试装置中产生的错误或由测试装置产生的错误，并且能够以低成本测量记忆装置的访问时间。

此外，在参照图4-7描述的实施例中，由于延迟时间可变为各种值，并且单位参考值可变为各种值，因此能够精确测量嵌入式记忆体的访问时间。

图10是显示根据另一实施例配置为测量嵌入式SRAM的访问时间的另一示例性系统100-1的结构图。

参照图10，配置为测量嵌入式SRAM的访问时间的系统100-1 包括第一延迟单元121、第二延迟单元123、第一测量单元122、第二测量单元 124、第一检测数据存储器130-1、第二检测数据存储器130-2和控制器(未示出)。对图1中控制器110的描述适用于系统100-1，尽管控制器未示于图10 中。对图1中第一延迟单元121、第二延迟单元123、第一测量单元122和第二测量单元124的描述适用于系统100-1，并且对图1中检测数据存储器130 的描述适用于第一检测数据存储器130-1和第二检测数据存储器130-2。该系统 100-1可确定第一记忆体105-1和/或第二记忆体105-2的访问时间。

在图10中，使用第一延迟单元121、第二延迟单元123、第一测量单元122和第二测量单元124来测量一对记忆体(例如，SRAM 105-1和105-2) 的访问时间，以补偿(例如，平衡)延迟块的输出电容和扇出(fan out)，并准确测量嵌入式SRAM和触发器的访问时间。

根据系统100-1的实施例，可容易、迅速且准确地测量记忆体的访问时间，同时消除人为错误和测试装置中产生的错误。

如以上实施例中所述的特征、结构、效果等至少包括在本实用新型的一个实施例中，且不应仅限于一个实施例。此外，各实施例中所述的特征、结构、效果等可由本领域技术人员与甚至是其他实施例进行组合或修改。因此，涉及这些组合和修改的内容应解释为在本实用新型的范围内。

Claims

1.用于测量记忆体访问时间的系统，所述系统包括：

第一延迟单元，其配置为将时钟信号延迟第一延迟时间并输出第一延迟时钟信号；

第二延迟单元，其配置为将所述时钟信号延迟比所述第一延迟时间长的第二延迟时间并输出第二延迟时钟信号；

配置成存储数据的记忆体，响应于所述第一延迟时钟信号从所述记忆体中读取所述数据；

检测数据存储器，其配置为响应于所述第二延迟时钟信号存储从所述记忆体读取的所述数据；以及

控制器，其配置成基于所述检测数据存储器中所述数据和所述记忆体中所述数据的比较、所述第一延迟时钟信号和所述第二延迟时钟信号测量所述记忆体的访问时间。

2.如权利要求1所述的系统，其中当所述检测数据存储器中的所述数据和所述记忆体中的所述数据相等时，所述控制器调节所述第二延迟单元的所述第二延迟时间。

3.如权利要求2所述的系统，其中当所述检测数据存储器中的所述数据与所述记忆体中的所述数据不等时，所述控制器检测调节后的第二延迟时间和所述第一延迟时间之间的差作为所述记忆体的所述访问时间。

4.如权利要求1所述的系统，其中：

所述第一延迟单元包括：

配置为延迟所述时钟信号的第一延迟调节器；和

配置为延迟由所述第一延迟调节器所延迟的时钟信号并输出所述第一延迟时钟信号的第二延迟调节器，

所述第一延迟调节器可将延迟时间调节多个第一参考时间，且

所述第二延迟调节器可将所述延迟时间调节多个第二参考时间和多个第三参考时间的总和。

5.如权利要求4所述的系统，其中：

所述第二延迟单元包括：

配置为延迟所述时钟信号的第三延迟调节器；和

配置为延迟由所述第三延迟调节器所延迟的时钟信号并输出所述第二延迟时钟信号的第四延迟调节器，

所述第三延迟调节器可将所述延迟时间调节多个所述第一参考时间，且

所述第四延迟调节器可将所述延迟时间调节多个所述第二参考时间和多个所述第三参考时间的总和。

6.如权利要求5所述的系统，其中：

所述第一延迟调节器和所述第三延迟调节器中的每一个包括第一至第n个第一单元延迟块，其中n为大于1的自然数，

所述第二延迟调节器和所述第四延迟调节器中的每一个包括多个串联的第二单元延迟块，

每个所述第一单元延迟块的延迟时间为所述第一参考时间，且

每个所述第二单元延迟块的延迟时间为所述第二参考时间或所述第三参考时间。

7.如权利要求6所述的系统，其中：

每个所述第一单元延迟块包括：

反相器；和

反相输出多路复用器，其包括第一输入端、第二输入端和输出端，并配置为根据第一选择信号选择输入到所述第一输入端的信号和输入到所述第二输入端的信号中的一个并输出经反相的选定信号，

所述反相器的输出端连接到所述反相输出多路复用器的所述第一输入端，且

第k个第一单元延迟块的所述反相输出多路复用器的所述输出端连接至第k-1个第一单元延迟块的所述反相输出多路复用器的所述第二输入端，其中k是满足1＜k≤n的自然数。

8.如权利要求6所述的系统，其中：

每个所述第二单元延迟块包括：

第一逻辑门，其配置为对由所述第一延迟调节器所延迟的时钟信号和选择控制信号执行逻辑运算；

第二逻辑门，其配置为对由所述第一延迟调节器所延迟的时钟信号和反相的选择控制信号执行逻辑运算；和

路径选择器，其配置为根据第二选择信号输出所述第一逻辑门的输出和所述第二逻辑门的输出中的一个，且

所述第一逻辑门和所述第二逻辑门具有不同的转换速率。

9.如权利要求5所述的系统，其中所述第一延迟单元包括：

配置为选择和输出所述时钟信号和所述第一延迟时钟信号中的一个的第一选择器；

配置为反相所述第一延迟时钟信号的第一反相器；

配置为选择和输出所述时钟信号和所述第一反相器的输出中的一个到所述第一延迟调节器的第二选择器；和

配置为对所述第一反相器的输出和计数使能信号执行与操作并输出第一信号的第一与门。

10.如权利要求5所述的系统，其中所述第二延迟单元包括：

配置为选择和输出所述时钟信号和所述第二延迟时钟信号中的一个的第三选择器；

配置为反相所述第二延迟时钟信号的第二反相器；

配置为选择和输出所述时钟信号和所述第二反相器的输出中的一个到所述第三延迟调节器的第四选择器；和

配置为对所述第二反相器的输出和计数使能信号执行与操作并输出第二信号的第二与门。

11.如权利要求6所述的系统，其中：

每个所述第二单元延迟块包括：

配置为对由所述第一延迟调节器所延迟的时钟信号进行缓冲的缓冲器；

配置为反相相应的第二选择信号的第三反相器；

配置为对所述缓冲器的输出和所述第三反相器的输出执行逻辑运算的第一逻辑门；

配置为对所述缓冲器的输出和相应的所述第二选择信号执行逻辑运算的第二逻辑门；和

配置为对所述第一逻辑门的输出和所述第二逻辑门的输出执行逻辑运算的第三逻辑门，且

所述第一逻辑门的输出和所述第二逻辑门的输出具有不同的转换速率。

12.如权利要求9所述的系统，还包括第一测量单元，其配置成接收所述第一信号并对所述第一信号的上升沿和下降沿的数目进行计数。

13.如权利要求10所述的系统，还包括第二测量单元，其配置成接收所述第二信号并对所述第二信号的上升沿和下降沿的数目进行计数。

14.如权利要求11所述的系统，其中所述第一逻辑门和所述第二逻辑门的延迟时间的差小于所述第一逻辑门和所述第二逻辑门中每一个的延迟时间。

15.用于测量记忆体访问时间的系统，所述系统包括：

第一记忆体，其中响应于所述第一延迟时钟信号从所述第一记忆体中读取数据；

第一检测数据存储器，其配置成响应于所述第二延迟时钟信号存储从所述第一记忆体读取的所述数据；和

控制器，其配置成基于所述第一检测数据存储器中数据和所述第一记忆体中数据的比较、所述第一延迟时钟信号和所述第二延迟时钟信号来测量所述第一记忆体的访问时间，

其中，所述第一延迟单元包括：

第一延迟调节器，其配置为延迟所述时钟信号并将所述时钟信号的延迟时间调节多个第一参考时间；

第二延迟调节器，其配置为延迟由所述第一延迟调节器所延迟的时钟信号、将由所述第一延迟调节器所延迟的时钟信号的延迟时间调节多个第二参考时间和多个第三参考时间的总和，并输出所述第一延迟时钟信号；

第一选择器，其配置为选择和输出所述时钟信号和所述第一延迟时钟信号中的一个；

第一反相器，其配置为反相所述第一延迟时钟信号；

第二选择器，其配置为选择和输出所述时钟信号和所述第一反相器的输出中的一个到所述第一延迟调节器；和

第一逻辑门，其配置为对所述第一反相器的输出和计数使能信号执行逻辑运算并输出第一信号。

16.如权利要求15所述的系统，其中所述第二延迟单元包括：

第三延迟调节器，其配置为延迟所述时钟信号并将所述时钟信号的延迟时间调节多个第一参考时间；

第四延迟调节器，其配置为延迟由所述第三延迟调节器所延迟的时钟信号、将由所述第三延迟调节器所延迟的时钟信号的延迟时间调节多个所述第二参考时间和多个所述第三参考时间的总和，并输出所述第二延迟时钟信号；

第三选择器，其配置为选择和输出所述时钟信号和所述第二延迟时钟信号中的一个；

第二反相器，其配置为反相所述第二延迟时钟信号；

第四选择器，其配置为选择和输出所述时钟信号和所述第二反相器的输出中的一个到所述第三延迟调节器；和

第二逻辑门，其配置为对所述第二反相器的输出和计数使能信号执行逻辑运算并输出第二信号。

17.如权利要求15所述的系统，还包括：

第二记忆体，其中响应于所述第二延迟时钟信号从所述第二记忆体中读取数据；和

第二检测数据存储器，其配置为响应于所述第一延迟时钟信号存储从所述第二记忆体读取的所述数据。

18.如权利要求16所述的系统，其中：

每个所述第一单元延迟块包括：

反相器；和

反相输出多路复用器，其包括第一输入端、第二输入端和输出端，并配置为根据第一选择信号选择输入到所述第一输入端的信号和输入到所述第二输入端的信号中的一个并输出反相的选定信号，

19.如权利要求16所述的系统，其中：

所述第二延迟调节器和所述第四延迟调节器中的每一个包括多个串联的第二单元延迟块；

每个所述第二单元延迟块包括：

缓冲器，其配置为缓冲由所述第一延迟调节器所延迟的时钟信号；

第三反相器，其配置为反相相应的第二选择信号；

第一逻辑门，其配置为对所述缓冲器的输出和所述第三反相器的输出执行逻辑运算；

第二逻辑门，其配置为对所述缓冲器的输出和相应的第二选择信号执行逻辑运算；和

第三逻辑门，其配置为对所述第一逻辑门的输出和所述第二逻辑门的输出执行逻辑运算，且

20.用于测量记忆体访问时间的系统，所述系统包括：

配置为存储数据的记忆体，响应于所述第一延迟时钟信号从所述记忆体中读取所述数据；

检测数据存储器，其配置成响应于所述第二延迟时钟信号存储从所述记忆体读取的所述数据；以及

控制器，其配置成基于所述检测数据存储器中数据和所述记忆体中数据的比较、所述第一延迟时钟信号和所述第二延迟时钟信号来测量所述记忆体的访问时间，其中：

所述第一延迟单元和所述第二延迟单元中的每一个包括配置成基于第一选择信号设置延迟时间的第一单元延迟块和配置为基于第二选择信号设置延迟时间的第二单元延迟块，

每个所述第一单元延迟块具有与第一参考信号相对应的延迟时间，且

每个所述第二单元延迟块具有与第二参考信号或第三参考信号相对应的延迟时间，且所述第一到第三参考信号各不相同。