JP2022146543A - 半導体記憶装置、メモリシステム、および方法 - Google Patents

半導体記憶装置、メモリシステム、および方法 Download PDF

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Abstract

【課題】２以上のメモリチップからのデータの受信開始のタイミングを好適に制御する半導体記憶装置を提供する。【解決手段】メモリシステムＳＹＳが備える半導体記憶装置は、第１チップ（ブリッジチップ）と、複数の第２チップ（メモリチップ）と、複数のチャネルＣＨ１、ＣＨ２と、を備える。第１チップは、ホストに接続可能である。複数のチャネルの夫々は、複数の第２チップのうちの１以上の第２チップと第１チップとを接続する。第１チップは、データ列の出力用のタイミング信号の送信開始の第１タイミングを可変の遅延回路を１以上備え、１以上の遅延回路を用いてチャネル単位で第１タイミングを調整し、調整したタイミング信号をそれぞれ異なるチャネルに接続された２以上の第２チップに出力する。第１チップは、当該２以上の第２チップから出力されるデータ列の受信開始の第２タイミングが揃った２以上のデータ列を当該２以上の第２チップから受信する。【選択図】図１

Description

本実施形態は、半導体記憶装置、メモリシステム、および方法に関する。
ホストに接続される外部端子群と複数のメモリチップとの間にブリッジチップを配した半導体記憶装置がある。半導体記憶装置では、ホストから複数のメモリチップへのアクセスがブリッジチップを介して行われる。
特表２０１３－５２０７３２号公報 特開２０１９－５７３４４号公報 特開２０１３－１９６４７６号公報
一つの実施形態は、２以上のメモリチップからのデータの受信開始のタイミングを好適に制御することができる半導体記憶装置、当該半導体記憶装置を備えるメモリシステム、および方法を提供することを目的とする。
一つの実施形態によれば、第１チップと、複数の第２チップと、複数のチャネルと、を備える。第１チップはホストに接続可能である。複数のチャネルのそれぞれは複数の第２チップのうちの１以上の第２チップと第１チップとを接続する。第１チップは、データ列の出力用のタイミング信号の送信開始の第１タイミングを可変の遅延回路を１以上備える。第１チップは、１以上の遅延回路を用いてチャネル単位で第１タイミングを調整し、第１タイミングを調整したタイミング信号を２以上の第３チップに出力する。第１チップは、２以上の第３チップから出力されるデータ列の受信開始の第２タイミングが揃った２以上のデータ列を２以上の第３チップから受信する。２以上の第３チップは、複数の第２チップのうちのそれぞれ異なるチャネルに接続された２以上の第２チップである。
図１は、実施形態のストレージシステムの構成の一例を示す模式的な図である。 図２は、実施形態の並列リード制御回路によるデータ列の結合方法を説明するための模式的な図である。 図３は、実施形態のメモリシステムにおけるトレーニングに関する動作の一例を説明するためのシーケンス図である。 図４は、実施形態のブリッジチップによるトレーニングにおいてＲＥレイテンシを計測する動作の一例を示すフローチャートである。 図５は、実施形態の並列リード動作の一例を示すフローチャートである。 図６は、実施形態の並列リード動作における各種信号の波形を示すタイミングチャートである。
以下に添付図面を参照して、実施形態の半導体記憶装置、メモリシステム、および方法詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態のメモリシステムは、ホストおよび半導体記憶装置を備える。半導体記憶装置は、ブリッジチップ、複数のメモリチップ、および複数のチャネルを備える。複数のチャネルのそれぞれは、ブリッジチップと、複数のメモリチップのうちの１以上のメモリチップと、を接続する。ブリッジチップは、第１チップの一例である。複数のメモリチップのそれぞれは、第２チップの一例である。
複数のメモリチップは、ブリッジチップを介してホストに接続される。メモリチップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。メモリチップがＮＡＮＤ型フラッシュメモリである場合、複数のメモリチップとブリッジチップとを接続するインタフェースの規格は、例えばトグルＤＤＲ(Double-Data-Rate)規格である。
半導体記憶装置では、メモリシステムのメモリ容量を拡張するために、搭載されるメモリチップ数は多くなりつつある。このとき、各メモリチップとの接続にかかる電気的な負荷を減らすために、半導体記憶装置のベンダーはブリッジチップをホストと複数のメモリチップとの間に配置する。そして、このようなブリッジチップは、それぞれ異なるチャネルを介してブリッジチップに接続された２以上のメモリチップから並列にデータをリードする、並列リード動作が可能に構成され得る。
例えばトグルＤＤＲ規格では、メモリチップにデータを出力させる場合、データ出力用のタイミング信号であるリードイネーブル信号が当該メモリチップに入力される。当該メモリチップは、リードイネーブル信号に応じてデータおよびデータストローブ信号の出力を行う。データストローブ信号は、データと同期して出力される。データストローブ信号は、受信したリードイネーブル信号に対して波形整形などの処理を実行することによって生成され得る。メモリチップへのリードイネーブル信号の送信を開始したタイミングから当該メモリチップからのデータストローブ信号（またはデータ）の受信が開始したタイミングまでの期間は、ＲＥレイテンシと表記される。
ＲＥレイテンシは、メモリチップ毎にばらつき得る。よって、並列リード動作において、ブリッジチップが複数のメモリチップへのリードイネーブル信号の送信を同時に開始した場合、ブリッジチップの当該複数のメモリチップのそれぞれからのデータの受信開始のタイミングがばらつき得る。
実施形態では、ブリッジチップは、複数のメモリチップへリードイネーブル信号の送信を同時に開始するのではなく、リードイネーブル信号の送信開始のタイミングを遅延回路を用いてチャネル毎に調整する。これによって、ブリッジチップの複数のメモリチップのそれぞれからのデータの受信開始のタイミングを揃える。これによって、並列リード動作によって複数のメモリチップから並列に取得したデータの取り扱いが容易になる。
以下に、並列リード動作によって複数のメモリチップから並列に取得したデータの取り扱い方の例を含め、実施形態のメモリシステムの詳細を説明する。
図１は、実施形態のストレージシステムＳＹＳの構成の一例を示す模式的な図である。
ストレージシステムＳＹＳは、ホストＨＡ及び半導体記憶装置１を含む。半導体記憶装置１は、外部端子群１０、ブリッジチップＢＣ、および複数のメモリチップＣＰを備える。各メモリチップＣＰは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性のメモリチップである。ブリッジチップＢＣは、第１チップの一例である。各メモリチップＣＰは、第２チップの一例である。
複数のメモリチップＣＰは、所定の規格に基づいて構成された２以上のチャネルを介してブリッジチップＢＣに接続される。ここでは一例として、複数のメモリチップＣＰは、８個のメモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４である。そして、チャネルＣＨ１を介してブリッジチップＢＣに４つのメモリチップＣＰ１－１～ＣＰ１－４が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのメモリチップＣＰ２－１～ＣＰ２－４が接続される。各メモリチップＣＰがＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。なお、チャネルＣＨ１に接続された各メモリチップＣＰを、メモリチップＣＰ１と表記することがある。また、チャネルＣＨ２に接続された各メモリチップＣＰを、メモリチップＣＰ２と表記することがある。
ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータまたは携帯端末などの電子機器に備えられ半導体記憶装置１を制御するプロセッサであってもよい。半導体記憶装置１は、有線通信路（例えば、シリアルバスなど）ＣＨ０を介してホストＨＡに接続可能である。半導体記憶装置１とホストＨＡとは、所定の規格に基づき構成された有線通信路ＣＨ０を介して接続される。各メモリチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格である。例えば、有線通信路ＣＨ０はトグルＤＤＲインタフェースとして機能する。
ブリッジチップＢＣは、ホストＨＡに接続可能な外部端子群１０に電気的に接続されている。ホストＨＡと外部端子群１０とは、チャネルＣＨ０で接続される。
以降、各メモリチップＣＰはＮＡＮＤ型のフラッシュメモリであり、チャネルＣＨ０，ＣＨ１，ＣＨ２のそれぞれはトグルＤＤＲ規格に準拠することとする。
各チャネルＣＨ０～２は、チップイネーブル信号ＣＥｎを転送する信号線、コマンドラッチイネーブル信号ＣＬＥを転送する信号線、アドレスラッチイネーブル信号ＡＬＥを転送する信号線、ライトイネーブル信号ＷＥｎを転送する信号線、レディービジー信号Ｒ／Ｂｎを転送する信号線、所定のビット幅（ここでは一例として８ビットの幅）を有するデータ信号ＤＱ［７：０］を転送する信号線、データストローブ信号ＤＱＳ／ＤＱＳｎを転送する信号線、およびリードイネーブル信号ＲＥｎ／ＲＥを転送する信号線、を含む。信号を表す符号の末尾に記された「ｎ」は、負論理で動作せしめられる信号であることを表す。各信号が負論理で動作せしめられるか正論理で動作せしめられるかは任意に設計され得る。
なお、図１では、３つのチャネルを転送される同一名称の信号を識別するために、チャネルＣＨ０を転送される信号の名称の先頭に、「Ｈ＿」が付されている。チャネルＣＨ１を転送される信号の名称の先頭に、「Ｎ１＿」が付されている。チャネルＣＨ２を転送される信号の名称の先頭に、「Ｎ２＿」が付されている。
チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップＣＰをイネーブル状態とするための信号である。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ［７：０］がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ［７：０］がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、データ信号ＤＱ［７：０］で送信されるコマンドまたはアドレスを取り込むように相手装置に指示する信号である。レディービジー信号Ｒ／Ｂｎは、コマンドの受信を待機している状態であるレディー状態（Ｒｙ）であるか受信したコマンドを実行中である状態であるビジー状態（Ｂｙ）であるかを示す信号である。
なお、チャネルＣＨ０は、チャネルＣＨ１およびチャネルＣＨ２とは異なり、レディービジー信号Ｒ／Ｂｎを転送するための信号線として、レディービジー信号Ｎ１＿Ｒ／Ｂｎであるレディービジー信号Ｈ＿Ｒ／Ｂｎ＿１を転送する信号線と、レディービジー信号Ｎ２＿Ｒ／Ｂｎであるレディービジー信号Ｈ＿Ｒ／Ｂｎ＿２を転送する信号線と、を含んでいる。チャネルＣＨ０が含むレディービジー信号Ｒ／Ｂｎを転送する信号線の構成は上記された例に限定されない。例えば、チャネルＣＨ０は、レディービジー信号Ｎ１＿Ｒ／Ｂｎと、レディービジー信号Ｎ２＿Ｒ／Ｂｎと、からワイヤー接続などによって生成された一つのレディービジー信号Ｒ／Ｂｎをレディービジー信号Ｈ＿Ｒ／Ｂｎとして転送するための１つの信号線を備えていてもよい。
データストローブ信号ＤＱＳ／ＤＱＳｎは、データ信号ＤＱ［７：０］で送信されるデータを相手装置に取り込むように指示する信号である。データストローブ信号ＤＱＳ／ＤＱＳｎは、データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳｎとによって構成される差動信号である。リードイネーブル信号ＲＥｎ／ＲＥは、データ信号ＤＱ［７：０］を出力するように相手装置に指示する信号であり、データ出力用のタイミング信号である。リードイネーブル信号ＲＥｎ／ＲＥは、リードイネーブル信号ＲＥおよびリードイネーブル信号ＲＥｎによって構成される差動信号である。
以降では、説明を簡単にするために、データストローブ信号ＤＱＳ／ＤＱＳｎに関しては、データストローブ信号ＤＱＳｎの説明を省略して、データストローブ信号ＤＱＳについてのみ説明する。また、リードイネーブル信号ＲＥｎ／ＲＥに関しては、リードイネーブル信号ＲＥの説明を省略して、リードイネーブル信号ＲＥｎについてのみ説明する。
ブリッジチップＢＣは、第１インタフェース１０１と、２個の第２インタフェース１０２と、コントローラ１０３と、を備える。
第１インタフェース１０１は、ホストＨＡに対してチャネルＣＨ０を介した電気信号の送受信を行うＰＨＹ回路である。
２個の第２インタフェース１０２のうちの第２インタフェース１０２－１は、４個のメモリチップＣＰ１に対してチャネルＣＨ１を介した電気信号の送受信を行うＰＨＹ回路である。２個の第２インタフェース１０２のうちの第２インタフェース１０２－２は、４個のメモリチップＣＰ２に対してチャネルＣＨ２を介した電気信号の送受信を行うＰＨＹ回路である。
コントローラ１０３は、第１インタフェース１０１と、２個の第２インタフェース１０２と、の間に配されている。コントローラ１０３は、第１インタフェース１０１と、２個の第２インタフェース１０２と、の間の信号の授受を制御する。
コントローラ１０３は、プロセッサ１１１、並列リード制御回路１１２、計測回路１１３、第１遅延回路１１４－１、第２遅延回路１１４－２、およびメモリ１１５を備える。
並列リード制御回路１１２は、並列リード動作の際に、チャネルＣＨ０から受信したリードイネーブル信号Ｈ＿ＲＥｎの周波数を１／２に分周する。並列リード制御回路１１２によって分周されたリードイネーブル信号ＲＥｎは、第１遅延回路１１４－１および第２遅延回路１１４－２に共通に入力される。
第１遅延回路１１４－１は、並列リード制御回路１１２から入力されたリードイネーブル信号ＲＥｎを予め設定された量だけ遅延させて出力する。第１遅延回路１１４－１から出力されるリードイネーブル信号ＲＥｎは、リードイネーブル信号Ｎ１＿ＲＥｎとしてチャネルＣＨ１に供給される。
第２遅延回路１１４－２は、並列リード制御回路１１２から入力されたリードイネーブル信号ＲＥｎを予め設定された量だけ遅延させて出力する。第２遅延回路１１４－２から出力されるリードイネーブル信号ＲＥｎは、リードイネーブル信号Ｎ２＿ＲＥｎとしてチャネルＣＨ２に供給される。
また、並列リード制御回路１１２は、チャネルＣＨ１およびチャネルＣＨ２から並列に受信したデータ列を結合して１つのデータ列を生成する。並列リード制御回路１１２は、生成したデータ列をチャネルＣＨ１、チャネルＣＨ２のそれぞれにおけるデータ列の転送レートの２倍の転送レートで出力する。並列リード制御回路１１２から出力されたデータ列は、チャネルＣＨ０にデータ信号Ｈ＿ＤＱ［７：０］として供給される。
図２は、実施形態の並列リード制御回路１１２によるデータ列の結合方法を説明するための模式的な図である。なお、本図において、データＤＸ（Ｘは０以上の整数）は、転送の単位のデータである。データＤＸは、データ信号ＤＱのバス幅のサイズを有する。実施形態の例では、データ信号ＤＱのバス幅は８ビット、すなわち１バイトである。
ここでは、ブリッジチップＢＣが、チャネルＣＨ１からデータＤ１０、データＤ１１、およびデータＤ１２のデータ列をデータ信号Ｎ１＿ＤＱ［７：０］として受信し、これと並行して、チャネルＣＨ２からデータＤ２０、データＤ２１、およびデータＤ２２のデータ列をデータ信号Ｎ２＿ＤＱ［７：０］として受信した場合を説明する。この場合、並列リード制御回路１１２は、これらの２つのデータ列からチャネルＣＨ１，ＣＨ２の転送の単位（即ちこの例では１バイトのデータＤＸ）でデータを交互に取得して、取得したデータＤＸを取得した順番でシリアルに結合する。これによって、並列リード制御回路１１２は、データＤ１０、データＤ２０、データＤ１１、データＤ２１、データＤ１２、およびデータＤ２２のデータ列を生成する。そして、並列リード制御回路１１２は、生成したデータＤ１０、データＤ２０、データＤ１１、データＤ２１、データＤ１２、およびデータＤ２２のデータ列を出力する。並列リード制御回路１１２は、２つのデータ列が入力されたときの転送周波数の２倍の周波数で、結合された１つのデータ列を出力する。これによって、結合後のデータ列の転送レートが、結合前の２つのデータ列のそれぞれの転送レートの２倍にされる。結合後のデータ列は、ホスト側チャネルを介してホストＨＡにデータ信号Ｈ＿ＤＱ［７：０］として転送される。
図１に説明を戻す。
上記された結合方法によれば、チャネルＣＨ１から受信したデータ列を並列リード制御回路１１２が取得開始するタイミングと、チャネルＣＨ２から受信したデータ列を並列リード制御回路１１２が取得開始するタイミングと、が等しいことが求められる。ところが、前述されたように、ＲＥレイテンシは、メモリチップＣＰ毎に異なり得るため、ブリッジチップＢＣが２つのチャネルＣＨ１，ＣＨ２にリードイネーブル信号ＲＥｎの供給を同時に開始した場合であっても、ブリッジチップＢＣのデータ列の受信開始のタイミングがチャネルＣＨ１，ＣＨ２の間で異なり得る。そのような場合において、チャネルＣＨ１から受信したデータ列を並列リード制御回路１１２が取得開始するタイミングと、チャネルＣＨ２から受信したデータ列を並列リード制御回路１１２が取得開始するタイミングと、を等しくするためには、ブリッジチップＢＣには、チャネルＣＨ１からのデータ列およびチャネルＣＨ２からのデータ列のうちの早く受信した一方のデータ列を他方のデータ列の受信が開始するまで蓄積するＦＩＦＯ（First In, First Out）メモリが配される必要がある。
実施形態では、ブリッジチップＢＣは、リードイネーブル信号Ｎ１＿ＲＥｎのチャネルＣＨ１への供給のタイミングを遅延させる第１遅延回路１１４－１と、リードイネーブル信号Ｎ２＿ＲＥｎのチャネルＣＨ２への供給のタイミングを遅延させる第２遅延回路１１４－２と、を備える。ブリッジチップＢＣは、チャネルＣＨ１に接続されたデータ出力元のメモリチップＣＰ１と、チャネルＣＨ２に接続されたデータ出力元のメモリチップＣＰ２と、のＲＥレイテンシの差を、第１遅延回路１１４－１および第２遅延回路１１４－２によるリードイネーブル信号ＲＥｎの遅延量によって吸収する。これによって、ブリッジチップＢＣがチャネルＣＨ１からデータ列を受信するタイミングと、ブリッジチップＢＣがチャネルＣＨ２からデータ列を受信するタイミングと、を等しくすることができる。よって、ＦＩＦＯメモリなどを用いたタイミング調整を要することなく、チャネルＣＨ１から受信したデータ列を並列リード制御回路１１２が取得開始するタイミングと、チャネルＣＨ２から受信したデータ列を並列リード制御回路１１２が取得開始するタイミングと、を等しくすることができる。
なお、本実施形態において、チャネルＣＨ１に接続されたデータ出力元のメモリチップＣＰ１からのデータ列の受信開始のタイミングとチャネルＣＨ２に接続されたデータ出力元のメモリチップＣＰ２からのデータ列の受信開始のタイミングとを揃える（または等しくする）とは、並列リード制御回路１１２が、チャネルＣＨ１から入力されたデータ列の取得開始と、チャネルＣＨ２から入力されたデータ列の取得開始と、を同じタイミングで実行できる程度に、チャネルＣＨ１に接続されたデータ出力元のメモリチップＣＰ１からのデータ列の受信開始のタイミングとチャネルＣＨ２に接続されたデータ出力元のメモリチップＣＰ２からのデータ列の受信開始のタイミングとの差を小さくすることである。並列リード制御回路１１２が、チャネルＣＨ１から入力されたデータ列の取得開始と、チャネルＣＨ２から入力されたデータ列の取得開始と、を同じタイミングで実行できる限り、チャネルＣＨ１に接続されたデータ出力元のメモリチップＣＰ１からのデータ列の受信開始のタイミングとチャネルＣＨ２に接続されたデータ出力元のメモリチップＣＰ２からのデータ列の受信開始のタイミングとが厳密に等しくなくてもよい。
第１遅延回路１１４－１および第２遅延回路１１４－２のそれぞれは、遅延量が可変に構成されている。第１遅延回路１１４－１および第２遅延回路１１４－２のそれぞれの遅延量の設定は、プロセッサ１１１によって実行される。
プロセッサ１１１は、例えばＣＰＵ（Central Processing Unit）である。プロセッサ１１１は、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路によって実現されてもよい。
プロセッサ１１１は、ホストＨＡからチャネルＣＨ０を介して受けたコマンドを解析する。プロセッサ１１１は、解析結果に応じて、メモリチップＣＰに対するコマンドを発行することができる。
また、プロセッサ１１１は、ホストＨＡから受けたコマンドが、メモリチップＣＰ１，ＣＰ２にデータを出力させるコマンドであるデータ出力コマンド（Data Output command）である場合、データの出力元のメモリチップＣＰ１，ＣＰ２を特定する。そして、プロセッサ１１１は、特定されたメモリチップＣＰ１，ＣＰ２のそれぞれのＲＥレイテンシに基づき、第１遅延回路１１４－１および第２遅延回路１１４－２のそれぞれに遅延量を設定する。
なお、メモリチップＣＰ毎のＲＥレイテンシは、トレーニングにおいて計測される。より具体的には、ホストＨＡは、トレーニングの実行を指示するコマンド（トレーニング指示と表記する）をブリッジチップＢＣに発行することができる。ブリッジチップＢＣは、当該トレーニング指示に応じてトレーニングを開始する。トレーニングは、種々の項目にわたって各種の計測および各種の動作調整が実行される。トレーニングは、ＲＥレイテンシをメモリチップＣＰ毎に計測して記憶する項目を含んでいる。
計測回路１１３は、時間長さを計測する回路である。プロセッサ１１１は、計測回路１１３を用いてメモリチップＣＰ毎にＲＥレイテンシを計測し、計測値をレイテンシ情報１１６に記録する。レイテンシ情報１１６は、メモリ１１５に格納される。メモリ１１５は、例えばＳＲＡＭ又はレジスタである。
続いて、実施形態のメモリシステムＳＹＳの動作を説明する。
図３は、実施形態のメモリシステムＳＹＳにおけるトレーニングに関する動作の一例を説明するためのシーケンス図である。
メモリシステムＳＹＳが起動すると、ホストＨＡおよびブリッジチップＢＣのそれぞれが起動する。ホストＨＡは、自身が起動すると、ブリッジチップＢＣにトレーニング指示を送信する（Ｓ１０１）。ブリッジチップＢＣは、トレーニング指示に応じてトレーニングを実行する（Ｓ１０２）。そして、ブリッジチップＢＣは、トレーニング結果に基づく動作を実行する（Ｓ１０３）。例えば、ブリッジチップＢＣは、並列リード動作においては、トレーニングによってメモリチップＣＰ毎に得られたＲＥレイテンシを用いて、リードイネーブル信号ＲＥｎの送信開始のタイミングの調整を行う。
各メモリチップＣＰのＲＥレイテンシは、温度または供給される電源電圧などの変化によって変動し得る。動作中にメモリチップＣＰのＲＥレイテンシが、最後にトレーニングが実行されたタイミングでのＲＥレイテンシからずれると、チャネルＣＨ１から並列リード制御回路１１２へのデータ列の入力開始のタイミングと、チャネルＣＨ２から並列リード制御回路１１２へのデータ列の入力開始のタイミングと、が一致しなくなる場合がある。よって、メモリシステムＳＹＳは、Ｓ１０３の後に、１回以上、トレーニングを実行することが可能に構成されている。
チャネルＣＨ１から並列リード制御回路１１２へのデータ列の入力開始のタイミングと、チャネルＣＨ２から並列リード制御回路１１２へのデータ列の入力開始のタイミングと、が閾値以上ずれると、図２を用いて説明された結合方法では、期待されたデータ列が得られなくなる。ホストＨＡは、例えば、半導体記憶装置１からデータ信号Ｈ＿ＤＱ［７：０］として受信したデータ列が期待されたデータ列と異なる場合に、トレーニング指示を再び送信する。
より具体的には、ホストＨＡは、半導体記憶装置１に格納するデータ列を予め誤り訂正符号化しておく。そして、ホストＨＡは、半導体記憶装置１からデータ信号Ｈ＿ＤＱ［７：０］として受信したデータ列に対して、誤り訂正符号を用いた復号を実行する。データ列が軽微な誤りを含んでいた場合、当該誤りは当該復号によって訂正される。データ列が誤り訂正符号によって訂正できない多くの誤りが含まれていた場合、復号による誤り訂正が失敗する（Ｓ１０４）。そのような場合、ホストＨＡは、期待されたデータ列を取得するために、トレーニングの再実行を含めた種々の処理を実行することができる。ホストＨＡは、トレーニングの再実行を決定すると（Ｓ１０５）、ブリッジチップＢＣにトレーニング指示を送信する（Ｓ１０６）。ブリッジチップＢＣは、トレーニング指示に応じてトレーニングを実行する（Ｓ１０７）。そして、ブリッジチップＢＣは、トレーニング結果に基づく動作を実行する（Ｓ１０８）。Ｓ１０８の後、Ｓ１０４～Ｓ１０８の処理が１回以上、実行され得る。
なお、トレーニングの再実行のトリガは、ブリッジチップＢＣからのデータ列に対する誤り訂正が失敗することのみに限定されない。ホストＨＡは、メモリシステムＳＹＳの温度または半導体記憶装置１に供給される電源電圧の変動を何らかの方法で検知した場合に、トレーニングの再実行を決定してもよい。または、ホストＨＡは、所定の周期でトレーニングの再実行を決定してもよい。また、ホストＨＡは、例えばメモリシステムＳＹＳがアイドル状態のときなどにトレーニング指示をブリッジチップＢＣに送信してもよい。
図４は、実施形態のブリッジチップＢＣによるトレーニングにおいてＲＥレイテンシを計測する動作の一例を示すフローチャートである。
ブリッジチップＢＣがトレーニング指示を受信すると、プロセッサ１１１は、当該トレーニング指示を解釈し、解釈に応じてトレーニングを開始する。トレーニングでは、プロセッサ１１１は、まず、チャネルＣＨ１に接続された４つのメモリチップＣＰ１のうちの１つを選択する（Ｓ２０１）。選択されたメモリチップＣＰ１を、対象のメモリチップＣＰ１と表記する。プロセッサ１１１は、対象のメモリチップＣＰ１にリードイネーブル信号Ｎ１＿ＲＥｎを送信する（Ｓ２０２）。ブリッジチップＢＣは、対象のメモリチップＣＰ１にリードイネーブル信号Ｎ１＿ＲＥｎを送信してから時間をおいて、対象のメモリチップＣＰ１からデータストローブ信号Ｎ１＿ＤＱＳを受信する（Ｓ２０３）。プロセッサ１１１は、対象のメモリチップＣＰ１へのリードイネーブル信号Ｎ１＿ＲＥｎの送信を開始してから対象のメモリチップＣＰ１からのデータストローブ信号Ｎ１＿ＤＱＳの受信が開始するまでの時間、即ち対象のメモリチップＣＰ１のＲＥレイテンシ、を計測回路１１３に計測させる。Ｓ２０３の後、プロセッサ１１１は、対象のメモリチップＣＰ１のＲＥレイテンシの計測値を計測回路１１３から取得する（Ｓ２０４）。そして、プロセッサ１１１は、取得した対象のメモリチップＣＰ１のＲＥレイテンシの計測値を対象のメモリチップＣＰ１と対応付けてレイテンシ情報１１６に記録する（Ｓ２０５）。
Ｓ２０５に続いて、プロセッサ１１１は、４つのメモリチップＣＰ１に未選択のメモリチップＣＰ１が存在するか否かを判定する（Ｓ２０６）。４つのメモリチップＣＰ１に未選択のメモリチップＣＰ１が存在する場合（Ｓ２０６：Ｙｅｓ）、Ｓ２０１に制御が移行して、プロセッサ１１１は、未選択のメモリチップＣＰ１のうちの１つを新たな対象のメモリチップＣＰ１として選択する。
４つのメモリチップＣＰ１に未選択のメモリチップＣＰ１が存在しない場合（Ｓ２０６：Ｎｏ）、プロセッサ１１１は、チャネルＣＨ２に接続された４つのメモリチップＣＰ２のうちの１つを選択する（Ｓ２０７）。選択されたメモリチップＣＰ２を、対象のメモリチップＣＰ２と表記する。プロセッサ１１１は、対象のメモリチップＣＰ２にリードイネーブル信号Ｎ２＿ＲＥｎを送信する（Ｓ２０８）。ブリッジチップＢＣは、対象のメモリチップＣＰ２にリードイネーブル信号Ｎ２＿ＲＥｎを送信してから時間をおいて、対象のメモリチップＣＰ２からデータストローブ信号Ｎ２＿ＤＱＳを受信する（Ｓ２０９）。プロセッサ１１１は、対象のメモリチップＣＰ２へのリードイネーブル信号Ｎ２＿ＲＥｎの送信を開始してから対象のメモリチップＣＰ２からのデータストローブ信号Ｎ２＿ＤＱＳの受信が開始するまでの時間、即ち対象のメモリチップＣＰ２のＲＥレイテンシ、を計測回路１１３に計測させる。Ｓ２０９の後、プロセッサ１１１は、対象のメモリチップＣＰ２のＲＥレイテンシの計測値を計測回路１１３から取得する（Ｓ２１０）。そして、プロセッサ１１１は、取得した対象のメモリチップＣＰ２のＲＥレイテンシの計測値を対象のメモリチップＣＰ２と対応付けてレイテンシ情報１１６に記録する（Ｓ２１１）。
Ｓ２１１に続いて、プロセッサ１１１は、４つのメモリチップＣＰ２に未選択のメモリチップＣＰ２が存在するか否かを判定する（Ｓ２１２）。４つのメモリチップＣＰ２に未選択のメモリチップＣＰ２が存在する場合（Ｓ２１２：Ｙｅｓ）、Ｓ２０７に制御が移行して、プロセッサ１１１は、未選択のメモリチップＣＰ２のうちの１つを新たな対象のメモリチップＣＰ２として選択する。
４つのメモリチップＣＰ２に未選択のメモリチップＣＰ２が存在しない場合（Ｓ２１２：Ｎｏ）、ＲＥレイテンシを計測する一連の動作が終了する。
上記した動作によって、メモリチップＣＰ毎にＲＥレイテンシが計測され、メモリチップＣＰ毎のＲＥレイテンシの計測値がレイテンシ情報１１６に記録される。
なお、図４に示した例では、チャネルＣＨ１に接続された全メモリチップＣＰ１のＲＥレイテンシの計測が実行された後に、チャネルＣＨ２に接続された全メモリチップＣＰ２のＲＥレイテンシの計測が実行された。ＲＥレイテンシの計測の順番はこれに限定されない。ブリッジチップＢＣは、チャネルＣＨ１に接続された全メモリチップＣＰ１のＲＥレイテンシの計測と、チャネルＣＨ２に接続された全メモリチップＣＰ２のＲＥレイテンシの計測と、を並列に実行するように構成されてもよい。
図５は、実施形態の並列リード動作の一例を示すフローチャートである。
ブリッジチップＢＣは、ホストＨＡからデータ出力コマンドを受信すると（Ｓ３０１）、並列リード動作を開始する。並列リード動作では、プロセッサ１１１は、まず、データ出力元のメモリチップＣＰをチャネル毎に特定する（Ｓ３０２）。プロセッサ１１１は、チャネルＣＨ１に接続された４つのメモリチップＣＰ１のうちの１つと、チャネルＣＨ２に接続された４つのメモリチップＣＰ２のうちの１つと、をデータ出力元として特定する。
続いて、プロセッサ１１１は、特定した２つのデータ出力元のメモリチップＣＰのそれぞれにデータ出力コマンドを送信する（Ｓ３０３）。
続いて、プロセッサ１１１は、メモリ１１５に格納されているレイテンシ情報１１６から、２つのデータ出力元のメモリチップＣＰのそれぞれのＲＥレイテンシを取得する（Ｓ３０４）。そして、プロセッサ１１１は、２つのデータ出力元のメモリチップＣＰのうちのＲＥレイテンシが小さい方のメモリチップＣＰが接続されたチャネルを特定し（Ｓ３０５）、２つのデータ出力元のメモリチップＣＰのＲＥレイテンシ差を計算する（Ｓ３０６）。
続いて、プロセッサ１１１は、第１遅延回路１１４－１および第２遅延回路１１４－２のうちの特定されたチャネルに対応する遅延回路の遅延量としてＲＥレイテンシ差に相当する量を設定し、第１遅延回路１１４－１および第２遅延回路１１４－２のうちの他の遅延回路の遅延量としてゼロを設定する（Ｓ３０７）。
続いて、ホストＨＡからリードイネーブル信号Ｈ＿ＲＥｎの受信が開始すると、並列リード制御回路１１２は、リードイネーブル信号Ｈ＿ＲＥｎの周波数を１／２に分周したリードイネーブル信号ＲＥｎを生成し、当該リードイネーブル信号ＲＥｎを第１遅延回路１１４－１および第２遅延回路１１４－２に共通入力する。第１遅延回路１１４－１および第２遅延回路１１４－２は、それぞれ設定された量だけ遅延させてリードイネーブル信号ＲＥｎを出力する。これによって、ブリッジチップＢＣは、データ出力元のメモリチップＣＰ１への第１遅延回路１１４－１を介したリードイネーブル信号ＲＥｎの送信と、データ出力元のメモリチップＣＰ２への第２遅延回路１１４－２を介したリードイネーブル信号ＲＥｎの送信と、を並列に実行する（Ｓ３０８）。
２つのデータ出力元のメモリチップＣＰのそれぞれは、リードイネーブル信号ＲＥｎを受信すると、データ列の出力を開始する。２つのデータ出力元のメモリチップＣＰのそれぞれは、データ列の出力と同期してデータストローブ信号ＤＱＳを出力する。
２つのデータ出力元のメモリチップＣＰのうちのＲＥレイテンシが小さい方のメモリチップＣＰに入力されるリードイネーブル信号ＲＥｎは、他方のメモリチップＣＰに入力されるリードイネーブル信号ＲＥｎに比べてＲＥレイテンシ差に応じた量だけ遅延せしめられている。このため、ブリッジチップＢＣにおける、データ出力元のメモリチップＣＰ１からのデータ列の受信開始のタイミングと、データ出力元のメモリチップＣＰ２からのデータ列の受信開始のタイミングと、が等しくなる。並列リード制御回路１１２は、同時に受信開始した２つのデータ出力元のメモリチップＣＰ１からのデータ列を結合して１つのデータ列を生成し、ブリッジチップＢＣは、生成された１つのデータ列をホストＨＡに送信する（Ｓ３０９）。ホストＨＡへのデータ列の送信が完了すると、並列リード動作が終了する。
図６は、実施形態の並列リード動作における各種信号の波形を示すタイミングチャートである。
まず、ホストＨＡは、データ出力コマンドを送信する（Ｓ４０１）。Ｓ４０１では、ホストＨＡは、データ出力コマンドを表すコマンド値Ｃ１，Ｃ２の対のうちのコマンド値Ｃ１、出力対象のデータ列が記憶された位置を表すアドレス値ＡＤＲ、および対のうちのコマンド値Ｃ２、をこの順で送信する。コマンド値Ｃ１，Ｃ２の送信の際には、ホストＨＡは、コマンドラッチイネーブル信号ＣＬＥをアクティブ状態（Ｈレベル）に維持するとともにライトイネーブル信号ＷＥｎをトグルする。アドレス値ＡＤＲの送信の際には、ホストＨＡは、アドレスラッチイネーブル信号ＡＬＥをアクティブ状態（Ｈレベル）に維持するとともに、ライトイネーブル信号ＷＥｎのトグルを行う。
ブリッジチップＢＣは、データ出力コマンドを受信すると、受信したデータ出力コマンドをチャネルＣＨ１およびチャネルＣＨ２を介して２つのデータ出力元のメモリチップＣＰに並列に転送する（Ｓ４０２）。
続いて、ホストＨＡは、リードイネーブル信号Ｈ＿ＲＥｎ／ＲＥをＨレベルからＬレベルに遷移させ（Ｓ４０３）、リードイネーブル信号Ｈ＿ＲＥｎをＨレベルからＬレベルに遷移させてから予め決められた時間が経過した後に、リードイネーブル信号Ｈ＿ＲＥｎ／ＲＥのトグルを開始する（Ｓ４０４）。
ブリッジチップＢＣでは、並列リード制御回路１１２の機能により、リードイネーブル信号Ｈ＿ＲＥｎは、トグル周波数が１／２に分周されたうえで、第１遅延回路１１４－１および第２遅延回路１１４－２のそれぞれに共通入力される。第１遅延回路１１４－１および第２遅延回路１１４－２のそれぞれは、入力されたリードイネーブル信号ＲＥｎを設定された遅延量だけ遅延させて出力する。第１遅延回路１１４－１から出力されたリードイネーブル信号ＲＥｎは、リードイネーブル信号Ｎ１＿ＲＥｎとしてチャネルＣＨ１に供給される。第１遅延回路１１４－２から出力されたリードイネーブル信号ＲＥｎは、リードイネーブル信号Ｎ２＿ＲＥｎとしてチャネルＣＨ２に供給される。
よって、ブリッジチップＢＣは、Ｓ４０３によるリードイネーブル信号Ｈ＿ＲＥｎの遷移に応じてリードイネーブル信号Ｎ１＿ＲＥｎをＨレベルからＬレベルに遷移させ（Ｓ４０５）、その後、Ｓ４０４によるリードイネーブル信号Ｈ＿ＲＥｎのトグルに応じてリードイネーブル信号Ｈ＿ＲＥｎの１／２の周波数でリードイネーブル信号Ｎ１＿ＲＥｎのトグルを開始する（Ｓ４０６）。
同様に、ブリッジチップＢＣは、Ｓ４０３によるリードイネーブル信号Ｈ＿ＲＥｎの遷移に応じてリードイネーブル信号Ｎ２＿ＲＥｎをＨレベルからＬレベルに遷移させ（Ｓ４０７）、その後、Ｓ４０４によるリードイネーブル信号Ｈ＿ＲＥｎのトグルに応じてリードイネーブル信号Ｈ＿ＲＥｎの１／２の周波数でリードイネーブル信号Ｎ２＿ＲＥｎのトグルを開始する（Ｓ４０８）。
データ出力元のメモリチップＣＰ１は、トグルされたリードイネーブル信号Ｎ１＿ＲＥｎが受信すると、データ列の出力およびデータストローブ信号Ｎ１＿ＤＱＳのトグルを開始する（Ｓ４０９）。また、データ出力元のメモリチップＣＰ２は、トグルされたリードイネーブル信号Ｎ２＿ＲＥｎが受信すると、データ列の出力およびデータストローブ信号Ｎ２＿ＤＱＳのトグルを開始する（Ｓ４１０）。データ出力元のメモリチップＣＰ１およびメモリチップＣＰ２のそれぞれは、自身が受信したリードイネーブル信号ＲＥｎの周波数と等しい周波数でデータストローブ信号ＤＱＳをトグルする。
図６において、Ｓ４０６によってリードイネーブル信号Ｎ１＿ＲＥｎのトグルが開始してからＳ４０９によってデータ列の出力およびデータストローブ信号Ｎ１＿ＤＱＳのトグルが開始するまでの期間Ｌ１が、データ出力元のメモリチップＣＰ１のＲＥレイテンシに該当する。また、Ｓ４０８によってリードイネーブル信号Ｎ２＿ＲＥｎのトグルが開始してからＳ４１０によってデータ列の出力およびデータストローブ信号Ｎ２＿ＤＱＳのトグルが開始するまでの期間Ｌ２が、データ出力元のメモリチップＣＰ２のＲＥレイテンシに該当する。
図６に示された例によれば、データ出力元のメモリチップＣＰ２のＲＥレイテンシＬ２は、データ出力元のメモリチップＣＰ１のＲＥレイテンシＬ１よりも大きい。ＲＥレイテンシＬ２とＲＥレイテンシＬ１との差ｄＬに相当する遅延量が、第１遅延回路１１４－１に設定され、第２遅延回路１１４－２の遅延量としてゼロが設定される。これによって、遅延量がゼロの場合にリードイネーブル信号Ｎ１＿ＲＥｎのトグルが開始するタイミングは、リードイネーブル信号Ｎ２＿ＲＥｎのトグルが開始するタイミング（即ちＳ４０８のタイミング）のタイミングよりもｄＬだけ遅延されたタイミング（即ちＳ４０６のタイミング）となる。その結果、データ出力元のメモリチップＣＰ２のＲＥレイテンシＬ２とデータ出力元のメモリチップＣＰ１のＲＥレイテンシＬ１との差ｄＬがキャンセルされて、２つのデータ出力元のメモリチップＣＰがデータ列の出力を開始するタイミングが等しくされている。
ブリッジチップＢＣでは、２つのデータ出力元のメモリチップＣＰからのデータ列の受信が同時に開始する。ブリッジチップＢＣは、２つのデータ出力元のメモリチップＣＰから受信したデータ列を、例えば図２を用いて説明された方法で結合して、結合によって生成された１つのデータ列の送信とデータストローブ信号Ｈ＿ＤＱＳのトグルとを開始する（Ｓ４１１）。
このように、ブリッジチップＢＣは、リードイネーブル信号Ｎ＿ＲＥｎの送信開始のタイミングを遅延回路１１４を用いてチャネル毎に調整することによって、２つのデータ出力元のメモリチップＣＰからのデータ列の受信開始のタイミングを揃える。その結果、ブリッジチップＢＣは、２つのデータ出力元のメモリチップＣＰからのデータ列を正しく結合することができるので、ブリッジチップＢＣは、期待されたデータをホストＨＡに出力することが可能である。
なお、以上では、半導体記憶装置１は、ブリッジチップＢＣと複数のメモリチップＣＰとを接続する複数のチャネルとして、２つのチャネルＣＨ１，ＣＨ２を備えるケースについて説明した。半導体記憶装置１は、ブリッジチップＢＣと複数のメモリチップＣＰとを接続する複数のチャネルとして、３以上のチャネルを備え得る。
半導体記憶装置１が、ブリッジチップＢＣと複数のメモリチップＣＰとを接続する複数のチャネルとして、３以上のチャネルを備える場合、ブリッジチップＢＣは、並列リード動作では、それぞれは異なるチャネルに接続された３以上のメモリチップＣＰからデータ列を並列に受信することができる。ブリッジチップＢＣは、当該３以上のメモリチップＣＰへのリードイネーブル信号の送信開始のタイミングを、遅延回路によって調整することによって、当該３以上のメモリチップＣＰから出力されるデータ列の受信開始のタイミングを揃えることができる。
より詳しくは、例えば、ブリッジチップＢＣは、チャネル毎に遅延回路を備え得る。プロセッサ１１１は、データ出力元の３以上のメモリチップＣＰのＲＥレイテンシの計測値の最大値を取得する。プロセッサ１１１は、データ出力元の３以上のメモリチップＣＰのそれぞれのＲＥレイテンシの計測値と当該最大値との差を、データ出力元の３以上のメモリチップＣＰのそれぞれが接続されたチャネルに対応する遅延回路の遅延量として設定する。これによって、データ出力元の３以上のメモリチップＣＰのＲＥレイテンシのばらつきがキャンセルされて、データ出力元の３以上のメモリチップＣＰからのデータ列の受信開始のタイミングを揃えることが可能となる。
なお、上記された例では、データ出力元の各メモリチップＣＰのＲＥレイテンシの最大値からの差分に相当する遅延量が、対応する遅延回路に設定された。各遅延回路への遅延量の設定方法はこれに限定されない。プロセッサ１１１は、データ出力元の各メモリチップＣＰのＲＥレイテンシの、固定値からの差分に相当する遅延量を、対応する遅延回路に設定してもよい。固定値は、データ出力元の各メモリチップＣＰのＲＥレイテンシの最大値よりも大きな値となり得る。
また、半導体記憶装置１が、ブリッジチップＢＣと複数のメモリチップＣＰとを接続する複数のチャネルとして、３以上のチャネルを備える場合、並列リード制御回路１１２は、３以上のメモリチップＣＰから同時に受信開始した３以上のデータ列を結合してホストＨＡに送信することができる。
より詳しくは、例えば、並列リード制御回路１１２は、データ出力元の３以上のメモリチップＣＰからのデータ列を、チャネルのバス幅の単位で順番に取得して、順番に取得されたチャネルのバス幅の単位のデータをシリアルに結合することによって、１つのデータ列を生成することができる。
なお、並列リード制御回路１１２によるデータ列の結合方法は、上記に限定されない。並列リード制御回路１１２は、任意の方法で複数のデータ列を１つに結合することができる。
また、並列リード制御回路１１２は、データ出力元の２以上のメモリチップＣＰから同時に受信開始した２以上のデータ列を結合した場合、結合後のデータを、メモリチップＣＰの群が接続されたチャネルあたりの転送レートのＮ倍の転送レートでホストＨＡに送信する。ここで、Ｎは、データ出力元のメモリチップＣＰの数である。
これによって、ホストＨＡと半導体記憶装置１との間の転送レートを向上させることが可能である。
なお、結合後のデータの転送レートはメモリチップＣＰの群が接続されたチャネルあたりの転送レートのＮ倍でなくてもよい。
また、ブリッジチップＢＣは、ホストＨＡから受信したトレーニング指示に応じてＲＥレイテンシをメモリチップＣＰ毎に計測する。ブリッジチップＢＣによるＲＥレイテンシの計測は、例えばブリッジチップＢＣが自発的に実行してもよい。
また、上記された実施形態の説明では、ブリッジチップＢＣは、チャネルＣＨ１に対応する第１遅延回路１１４－１と、チャネルＣＨ２に対応する第２遅延回路１１４－２と、を備え、第１遅延回路１１４－１および第２遅延回路１１４－２のそれぞれは遅延量が可変に構成された。遅延回路に関する構成はこれに限定されない。例えば、第１遅延回路１１４－１および第２遅延回路１１４－２のうちの１つは遅延量が固定され、第１遅延回路１１４－１および第２遅延回路１１４－２のうちの他の１つによって２つのデータ出力元のメモリチップＣＰのＲＥレイテンシ差をキャンセルするように、ブリッジチップＢＣが構成されてもよい。または、ブリッジチップＢＣは、１つの遅延回路を備え、当該１つの遅延回路によって２つのデータ出力元のメモリチップＣＰのＲＥレイテンシ差をキャンセルするように構成されてもよい。例えばブリッジチップＢＣが、ブリッジチップＢＣと複数のメモリチップＣＰとを接続する複数のチャネルとして、Ｍ（Ｍは２以上の整数）個のチャネルを備える場合、ブリッジチップＢＣは、遅延量が可変の遅延回路をＭ－１個備えている限り、Ｍ個のデータ出力元のメモリチップＣＰ間のＲＥレイテンシ差をキャンセルすることができる。つまり、Ｍ個のデータ出力元のメモリチップＣＰのうちの、ＲＥレイテンシが最大のメモリチップＣＰを除くＭ－１個のメモリチップＣＰのＲＥレイテンシを調整すれば、当該Ｍ個のデータ出力元のメモリチップＣＰからのデータ列の受信開始のタイミングを揃えることが可能である。このように、リードイネーブル信号ＲＥｎの送信開始のタイミングをチャネル単位で調整することで、Ｍ個のデータ出力元のメモリチップＣＰからのデータ列の受信開始のタイミングを揃えることが可能である。
以上述べたように、実施形態によれば、ブリッジチップＢＣは、データ出力用のタイミング信号であるリードイネーブル信号ＲＥｎの送信開始のタイミングを、遅延回路を用いてチャネル毎に調整することによって、データ出力元の２以上のメモリチップＣＰから出力されるデータ列の受信開始のタイミングを揃える。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＳＹＳ メモリシステム、ＨＡ ホスト、１ 半導体記憶装置、１０ 外部端子群、１２ データ、１０１ 第１インタフェース、１０２，１０２－１，１０２－２ 第２インタフェース、１０３ コントローラ、１１１ プロセッサ、１１２ 並列リード制御回路、１１３ 計測回路、１１４－１ 第１遅延回路、１１４－２ 第２遅延回路、１１５ メモリ、１１６ レイテンシ情報。

Claims (10)

  1. ホストに接続可能な第１チップと、
    複数の第２チップと、
    それぞれは前記複数の第２チップのうちの１以上の第２チップと前記第１チップとを接続する複数のチャネルと、
    を備え、
    前記第１チップは、データ列の出力用のタイミング信号の送信開始の第１タイミングを可変の遅延回路を１以上備え、前記１以上の遅延回路を用いて前記チャネル単位で前記第１タイミングを調整し、前記第１タイミングを調整したタイミング信号を２以上の第３チップに出力し、前記２以上の第３チップから出力されるデータ列の受信開始の第２タイミングが揃った２以上のデータ列を前記２以上の第３チップから受信し、
    前記２以上の第３チップは、前記複数の第２チップのうちのそれぞれ異なるチャネルに接続された２以上の第２チップである、
    半導体記憶装置。
  2. 前記第１チップは、データ列の出力対象の第２チップを特定し、
    前記２以上の第３チップのそれぞれは、更に、前記データ列の出力対象として特定された前記第２チップである、
    請求項１に記載の半導体記憶装置。
  3. 前記第１チップは、
    前記タイミング信号を送信してから前記タイミング信号に応じたデータ列を受信するまでのレイテンシを第２チップ毎に計測し、
    前記２以上の第３チップのそれぞれのレイテンシの計測値に基づいてチャネル毎の前記第１タイミングの調整量を取得する、
    請求項１または２に記載の半導体記憶装置。
  4. 前記第１チップは、前記ホストからの指示に応じて前記レイテンシを第２チップ毎に計測する、
    請求項３に記載の半導体記憶装置。
  5. 前記第１チップは、
    前記２以上の第３チップのレイテンシの計測値の最大値を取得し、
    前記２以上の第３チップのそれぞれのレイテンシの計測値と前記最大値との差を前記調整量として取得する、
    請求項３または請求項４に記載の半導体記憶装置。
  6. 前記第１チップは、前記２以上の第３チップから出力されるデータ列を受信した場合、前記２以上の第３チップから出力されたデータ列を結合して前記ホストに送信する、
    請求項１から請求項５の何れか一項に記載の半導体記憶装置。
  7. 前記第１チップは、前記２以上の第３チップから出力されたデータ列をチャネルのバス幅の単位で順番に取得して、前記順番に取得されたチャネルのバス幅の単位のデータをシリアルに結合する、
    請求項６に記載の半導体記憶装置。
  8. 前記第１チップは、前記結合されたデータ列を、１つの前記チャネルあたりの転送レートのＮ倍の転送レートで前記ホストに送信し、
    前記Ｎは前記２以上の第３チップのうちの第３チップの数である、
    請求項６または請求項７に記載の半導体記憶装置。
  9. 請求項１から請求項８の何れか一項に記載の半導体記憶装置と、
    前記ホストと、
    前記半導体記憶装置と前記ホストとを接続するホスト側チャネルと、
    を備えるメモリシステム。
  10. 第１チップの制御方法であって、前記第１チップは、複数のチャネルに接続され、前記複数のチャネルのそれぞれには複数の第２チップのうちの１以上の第２チップが接続され、データ列の出力用のタイミング信号の送信開始の第１タイミングを可変の遅延回路を１以上備え、
    前記方法は、
    前記第１タイミングを、前記１以上の遅延回路を用いてチャネル単位で調整することと、
    前記第１タイミングを調整したタイミング信号を、前記複数の第２チップのうちのそれぞれ異なるチャネルに接続された２以上の第２チップである２以上の第３チップに出力することと、
    前記２以上の第３チップから出力されるデータ列の受信開始の第２タイミングが揃った２以上のデータ列を前記２以上の第３チップから受信することと、
    を含む方法。
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