JP7413108B2

JP7413108B2 - 半導体装置

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Publication number: JP7413108B2
Application number: JP2020050570A
Authority: JP
Inventors: 智明鈴木
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-03-23
Filing date: 2020-03-23
Publication date: 2024-01-15
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Description

本実施形態は、半導体装置に関する。

ホストに接続される外部端子と複数のチップとの間にブリッジチップを配した半導体装置がある。この半導体装置では、ホストから複数のチップへのアクセスがブリッジチップを介して行われる。このとき、複数のチップへのアクセスを高速に行うことが望まれる。

特開２０１８－１５６７０８号公報特開２０００－１８７６３７号公報特開２０１９－２０４５６５号公報特開２００６－１９５９９０号公報特開２０１５－９９５７０号公報特開２０１９－１７９４５５号公報国際公開第２０１６／１４３００９号

一つの実施形態は、複数のチップへのアクセスを高速化できる半導体装置を提供することを目的とする。

一つの実施形態によれば、第１のチップと第２のチップと第３のチップとを有する半導体装置が提供される。第１のチップは、ホストからの信号が入力される端子が電気的に接続されている。第２のチップは、第１のチップが電気的に接続されている。第３のチップは、第２のチップと並列に第１のチップが電気的に接続されている。第１のチップは、第１のバッファメモリと第２のバッファメモリとを有する。第１のバッファメモリは、第２のチップに対応している。第２のバッファメモリは、第３のチップに対応している。第２のチップ及び第３のチップは、それぞれ、メモリチップである。第１のチップは、第１のリクエストを前記ホストから受信し、第１のリクエストを受信した後、第２のチップに第１のコマンドを発行し、第２のリクエストを前記ホストから受信し、第２のリクエストを受信した後、第３のチップに第２のコマンドを発行する。第２のチップは、第１のコマンドに応じて第１のデータを読み出し、読み出した前記第１のデータを前記第１のチップへ送信する。第３のチップは、第２のコマンドに応じて第２のデータを読み出し、読み出した前記第２のデータを前記第１のチップへ送信する。第１のチップは、第１の動作及び第２の動作と並行して、第２のチップから第１のデータの受信が完了する前の所定のタイミングで、第２のチップから第１のチップへの第１のデータの転送レートよりも速い転送レートで、第３の動作を開始する。第１の動作では、第２のチップから受信された第１のデータを第１のバッファメモリへ格納する。第２の動作では、第３のチップから受信された前記第２のデータを前記第２のバッファメモリへ格納する。第３の動作は、第１のバッファメモリに格納された第１のデータをホストへ送信する。

図１は、実施形態にかかる半導体装置が適用されるストレージシステムの構成を示す図である。図２は、実施形態にかかる半導体装置の構成を示す図である。図３は、実施形態にかかる半導体装置の動作を示す波形図である。図４は、実施形態にかかる半導体装置の動作を示す図である。図５は、実施形態にかかる半導体装置の動作を示す図である。図６は、実施形態の変形例にかかる半導体装置の動作を示す波形図である。図７は、実施形態の変形例におけるコントローラの構成の一部を示す図である。図８は、実施形態の変形例におけるコントローラの動作を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体装置は、ホストが接続可能な外部端子、ブリッジチップ、及び複数のチップを備える。複数のチップは、ブリッジチップを介して外部端子に接続される。半導体装置の外部端子には、有線通信路を介してホストが接続される。この半導体装置では、ホストから有線通信路を介した複数のチップへのアクセスがブリッジチップを介して行われる。各チップは、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

各チップがメモリチップである場合、半導体装置では、実装密度を向上させるために、搭載されるチップ数は多くなりつつある。例えば、チップを積層することで実装密度を向上させる。このとき、各チップとの接続にかかる負荷を減らし高速化を図るために、ＦＢＩ（ＦｒｅｑｕｅｎｃｙＢｏｏｓｔｉｎｇＩｎｔｅｒｆａｃｅ）チップと呼ばれるブリッジチップを外部端子に接続し、ブリッジチップと複数のチップ間を複数のチャネルで接続する構成が取られることがある。各チャネルには、複数のチップが接続され得る。有線通信路の帯域は、各チャネルの帯域と等しく、各チャネルの合計の帯域より小さい。複数のチャネルのうち１つのチャネルが択一的に使用されるため、ブリッジチップ及び各チップ間の通信速度が遅い傾向にある。

そこで、本実施形態では、半導体装置において、ブリッジチップ内に、複数のチャネルに対応した複数のバッファメモリを各チップの入出力用のバッファメモリの容量以上の容量で設けることで、ブリッジチップを介したホスト及び複数のチップ間のデータ転送速度の向上を図る。

具体的には、半導体装置１が適用されるストレージシステムＳＹＳは、図１に示すように構成される。図１は、半導体装置１が適用されるストレージシステムＳＹＳの構成を示す図である。

ストレージシステムＳＹＳは、ホストＨＡ及び半導体装置１を含む。半導体装置１は、ブリッジチップＢＣ及び複数のチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を備える。半導体装置１は、チップＣＰ１－１～ＣＰ１－４及びチップＣＰ２－１～ＣＰ２－４それぞれが積層されたＭＣＰ（ＭｕｌｔｉＣｈｉｐＰａｃｋａｇｅ）として実装され得る。半導体装置１がＭＣＰとして実装される場合、半導体装置１では、ブリッジチップＢＣ及び複数のチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４の周囲が、モールド樹脂で封止されていてもよい。図１では、チャネルＣＨ１を介してブリッジチップＢＣに４つのチップＣＰ１－１～ＣＰ１－４が接続され、チャネルＣＨ２を介してブリッジチップＢＣに４つのチップＣＰ２－１～ＣＰ２－４が接続される構成が例示されている。すなわち、半導体装置１は、複数の（ここでは８）チップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４を含むマルチチップモジュールとして構成され得る。各チップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのメモリチップである。

ホストＨＡは、コントローラなどのデバイスであってもよいし、コンピュータ又は携帯端末などの電子機器に備えられ半導体装置１を制御するプロセッサであってもよい。半導体装置１は、有線通信路（例えば、シリアルバスなど）ＣＨ０を介してホストＨＡに接続可能である。半導体装置１とホストＨＡとは、所定の規格に基づき構成された有線通信路ＣＨ０を介して接続される。各チップ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格またはＯＮＦｉ規格である。例えば、有線通信路ＣＨ０はトグルＤＤＲインタフェースとして機能する。

ブリッジチップＢＣは、外部端子群１ａと複数の（ここでは２）チャネルＣＨ１，ＣＨ２との間に電気的に接続されている。外部端子群１ａは、有線通信路ＣＨ０を介してホストＨＡに電気的に接続可能である。複数のチップＣＰ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、複数のチャネルＣＨ１，ＣＨ２を介してブリッジチップＢＣに接続されている。ブリッジチップＢＣと各チップ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４とは、所定の規格に基づき構成されたチャネルＣＨ１，ＣＨ２を介して接続される。各チップ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４がＮＡＮＤ型フラッシュメモリである場合、所定の規格は、例えば、トグルＤＤＲ規格またはＯＮＦｉ規格である。例えば、有線通信路ＣＨ１，ＣＨ２はトグルＤＤＲインタフェースとして機能する。

例えば、外部端子群１ａは、図２に示すように、データ信号ＤＱ［７：０］用の端子１ａ１－７～１ａ１－０、リードイネーブル信号ＲＥ￣／ＲＥ用の端子１ａ２－１，１ａ２－２、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子１ａ３－１，１ａ３－２、Ｒ／Ｂ￣信号用の端子１ａ４を含む。図２は、半導体装置１の構成を示す図である。図２では、図示の簡略化のため、各チャネルＣＨ１，ＣＨ２を介して接続される各チップ１－１～ＣＰ１－４，ＣＰ２－１～ＣＰ２－４は、１つのチップＣＰ１，ＣＰ２として図示されている。

要求されるアクセススピードの高速化に伴い、半導体装置１では、転送データの取り込みのためのタイミング用の信号のダブルエッジに同期してコマンドに関する動作が行われ得る。転送データの一例は、データ信号ＤＱ［７：０］であり、タイミング用の信号の一例は、データストローブ信号ＤＱＳ／ＤＱＳ￣である。このため、タイミング用の信号が差動信号で構成され得る。リードイネーブル信号ＲＥ￣とリードイネーブル信号ＲＥとは、一対の差動信号を構成する。データストローブ信号ＤＱＳとデータストローブ信号ＤＱＳ￣とは、一対の差動信号を構成する。

ブリッジチップＢＣは、バッファメモリ１０１、バッファメモリ１０２、コントローラ１０３、及びチャネルインタフェース１０４を有する。

コントローラ１０３は、端子１ａ１－７～１ａ１－０，１ａ２－１，１ａ２－２，１ａ３－１，１ａ３－２，１ａ４とチャネルインタフェース１０４との間に配されている。コントローラ１０３は、バッファメモリ１０１，１０２を使って、端子１ａ１－７～１ａ１－０，１ａ２－１，１ａ２－２，１ａ３－１，１ａ３－２，１ａ４とチャネルインタフェース１０４との間の情報の授受を制御する。

コントローラ１０３は、コマンドデコーダ１０３ａ及びＲＥ￣／ＲＥ発生部１０３ｂを有する。コマンドデコーダ１０３ａは、ホストＨＡから端子１ａ１－７～１ａ１－０を介して受けたコマンドを解析し、解析結果に応じて、チップＣＰ１，ＣＰ２に対するコマンドを発行する。発行されたコマンドは、チャネルインタフェース１０４からチャネルＣＨ１，ＣＨ２の何れかを経由してチップＣＰ１，ＣＰ２の何れかへ供給される。例えば、コマンドデコーダ１０３ａは、リード・データ・コマンド又はデータ・アウトプット・コマンドをホストＨＡから受けることがある。リード・データ・コマンドは、チップＣＰ１，ＣＰ２のメモリセルアレイ１１１からバッファメモリ１１３へのデータ転送を指示するコマンドである。データ・アウトプット・コマンドは、チップＣＰ１，ＣＰ２のバッファメモリ１１３に格納されたデータをチップＣＰ１，ＣＰ２から出力させることを指示するコマンドである。コマンドデコーダ１０３ａは、各コマンドの受領に応じて、対応するコマンドを、チャネルインタフェース１０４からチャネルＣＨ１，ＣＨ２の何れかを経由してチップＣＰ１，ＣＰ２の何れかへ供給する。

ＲＥ￣／ＲＥ発生部１０３ｂは、コマンドデコーダ１０３ａの解析結果に応じて、コマンドがデータ・アウトプット・コマンドである場合、自律的に、リードイネーブル信号ＲＥ￣／ＲＥを発生する。発生されたリードイネーブル信号ＲＥ￣／ＲＥはチャネルインタフェース１０４からチャネルＣＨ１，ＣＨ２の何れかを経由してチップＣＰ１，ＣＰ２の何れかへ供給される。

コントローラ１０３は、ホストＨＡからリードイネーブル信号ＲＥ￣／ＲＥを端子群１ａ２－１，１ａ２－２経由で受けた場合、リードイネーブル信号ＲＥ￣／ＲＥからデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成して端子群１ａ３－１，１ａ３－２経由で出力する。リードイネーブル信号ＲＥ￣／ＲＥは、ホストＨＡから供給されるタイミング用の信号である。データストローブ信号ＤＱＳ／ＤＱＳ￣は、ホストＨＡからのデータの読み出しの要求に対して、ホストＨＡへ出力されるタイミング用の信号である。

バッファメモリ１０１は、チャネルＣＨ１を介して接続されたチップＣＰ１に対応して設けられている。バッファメモリ１０１の容量は、チップＣＰ１に備えられるバッファメモリ１１３の容量以上である。コントローラ１０３は、バッファメモリ１１３に格納された情報が一括してブリッジチップＢＣへ転送された場合であっても、その情報をバッファメモリ１０１に格納できる。バッファメモリ１０１は、例えば、ＳＲＡＭで構成され得る。

バッファメモリ１０２は、チャネルＣＨ２を介して接続されたチップＣＰ２に対応して設けられている。バッファメモリ１０２の容量は、チップＣＰ２に備えられるバッファメモリ１１３の容量以上である。コントローラ１０３は、バッファメモリ１１３に格納された情報が一括してブリッジチップＢＣへ転送された場合であっても、その情報をバッファメモリ１０２に格納できる。バッファメモリ１０２は、例えば、ＳＲＡＭで構成され得る。

チャネルインタフェース１０４は、チャネルＣＨ１，ＣＨ２を介したチップＣＰ１，ＣＰ２との間の接続を行う。チャネルインタフェース１０４は、コントローラ１０３から供給されたコマンド、アドレス、又はデータ、などをチャネルＣＨ１，ＣＨ２経由でチップＣＰ１，ＣＰ２へ転送したり、チップＣＰ１，ＣＰ２から供給されたデータなどをバッファメモリ１０１，１０２へ格納したりコントローラ１０３へ供給したりする。

各チップＣＰ１は、端子群ＴＭ１～ＴＭ４、メモリセルアレイ１１１、周辺回路１１２、及びバッファメモリ１１３を有する。端子群ＴＭ１～ＴＭ４は、１系統のチャネルＣＨ１を介してチャネルインタフェース１０４に電気的に接続されている。複数のチップＣＰ１－１～ＣＰ１－４それぞれの端子群ＴＭ１同士、ＴＭ２同士、ＴＭ３同士、及び端子ＭＴ４同士は、互いに電気的に接続されている。端子群ＴＭ１～ＴＭ３及び端子ＭＴ４は、周辺回路１１２及びチャネルＣＨ１の一端に電気的に接続されている。チャネルＣＨ１の他端は、チャネルインタフェース１０４に電気的に接続されている。以下では、説明の簡略化のため、チップＣＰ１－１～ＣＰ１－４のそれぞれをチップＣＰ１として示し、チャネルＣＨ１にチップＣＰ１が接続された構成で説明することがある。

端子群ＴＭ１は、データ信号ＤＱ［７：０］用の端子群である。端子群ＴＭ１は、データ信号ＤＱ［７：０］のビット幅（例えば、８ビット幅）に対応した個数の端子を含む。

端子群ＴＭ２は、リードイネーブル信号ＲＥ￣／ＲＥ用の端子群である。端子群ＴＭ２は、リードイネーブル信号ＲＥ￣／ＲＥのビット幅（例えば、２ビット）に対応した個数の端子を含む。

端子群ＴＭ３は、データストローブ信号ＤＱＳ／ＤＱＳ￣用の端子群である。端子群ＴＭ３は、データストローブ信号ＤＱＳ／ＤＱＳ￣のビット幅（例えば、２ビット）に対応した個数の端子を含む。

端子ＴＭ４は、レディービジー信号Ｒ／Ｂ￣用の端子である。端子ＴＭ４は、レディービジー信号Ｒ／Ｂ￣のビット幅（例えば、１ビット）に対応した１の端子である。

メモリセルアレイ１１１は、複数のメモリセルが２次元的に又は３次元的に配列されている。メモリセルアレイ１１１は、周辺回路１１２に接続されている。周辺回路１１２は、メモリセルアレイ１１１の周辺に配され、端子群ＴＭ１～ＴＭ３、端子ＴＭ４、及びバッファメモリ１１３とメモリセルアレイ１１１との間に電気的に接続されている。周辺回路１１２は、端子群ＴＭ１を介してブリッジチップＢＣから受けたコマンドに応じて、バッファメモリ１１３を利用して、メモリセルアレイ１１１の各メモリセルへのアクセス動作（例えば、リード動作、ライト動作）を制御する。

バッファメモリ１１３は、チップＣＰ１－１～ＣＰ１－４のそれぞれにおける端子群ＴＭ１を介した入出力用のバッファであり、入出力用データラッチ又はページバッファとも呼ばれる。周辺回路１１２は、ブリッジチップＢＣから受けたリード・データ・コマンドに応じて、メモリセルアレイ１１１からデータを読み出してバッファメモリ１１３へ一時的に格納する。そのため、バッファメモリ１１３の容量は、チップＣＰ１におけるデータの読み出し単位となるデータサイズ（例えば、１６［ｋＢ］）を有する。

周辺回路１１２は、ブリッジチップＢＣから受けたデータ・アウトプット・コマンドに応じて、バッファメモリ１１３に格納されたデータを端子群ＴＭ１及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。このとき、ブリッジチップＢＣのコントローラ１０３は、チップＣＰ１から受けたデータをバッファメモリ１０１に一時的に格納する。

ここで、ブリッジチップＢＣのバッファメモリ１０１の容量は、チップＣＰ１のデータの読み出し単位となるデータサイズに対して、その整数倍（例えば、１６×Ｎ［ｋＢ］、Ｎは任意の正の整数）である。これにより、バッファメモリ１０１は、チップＣＰ１から読み出しデータが連続的に出力される場合に、連続的に読み出しデータを保持できる。

チャネルＣＨ２に接続された各チップＣＰ２は、端子群ＴＭ１～ＴＭ３、端子ＴＭ４、メモリセルアレイ１１１、及び周辺回路１１２を有する。各構成については、チャネルＣＨ１に接続された各チップＣＰ１と同様であるため、説明を省略する。

次に、半導体装置１の動作について図３～図５を用いて説明する。図３は、半導体装置１の動作を示す波形図である。図３（Ａ）は、ホストＨＡとブリッジチップＢＣとの間で有線通信路ＣＨ０を介してやり取りされる信号のレベルを示す。図３（Ｂ）は、ブリッジチップＢＣと各チップＣＰ１との間でチャネルＣＨ１を介してやりとりされる信号のレベルを示す。図３（Ｃ）は、ブリッジチップＢＣと各チップＣＰ２との間でチャネルＣＨ２を介してやりとりされる信号のレベルを示す。図４は、半導体装置１の動作を示す図である。図５は、半導体装置１の他の動作を示す図である。

図３に示すタイミングｔ１において、ブリッジチップＢＣのコントローラ１０３は、ホストＨＡから、チップＣＰ１向けのリード・データ・コマンドＣＭ１をＤＱ用の端子１ａ１を介して受け、そのコマンドがチップＣＰ１向けのコマンドであることを認識する。コントローラ１０３は、リード・データ・コマンドＣＭ１の最終バイトを見ることで、そのコマンドがリード・データ・コマンドであることを認識できる。これに応じて、コントローラ１０３は、図４（ａ）に点線で示すように、リード・データ・コマンドＣＭ１をチャネルＣＨ１経由でチップＣＰ１のＤＱ用の端子群ＴＭ１へ転送する。チップＣＰ１において、周辺回路１１２は、端子群ＴＭ１を介してリード・データ・コマンドＣＭ１を受ける。

図３に示すタイミングｔ２において、チップＣＰ１の周辺回路１１２は、リード・データ・コマンドの受領に応じて、レディービジー信号Ｒ／Ｂ￣をＨレベル（レディー）からＬレベル（ビジー）へ遷移させて端子ＴＭ４及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。それとともに、チップＣＰ１の周辺回路１１２は、メモリセルアレイ１１１からリード・データ・コマンドに対応するデータを読み出してバッファメモリ１１３へ一時的に格納する。

タイミングｔ３において、ブリッジチップＢＣのコントローラ１０３は、ホストＨＡから、チップＣＰ２向けのリード・データ・コマンドＣＭ１１をＤＱ用の端子１ａ１を介して受け、そのコマンドがチップＣＰ２向けのコマンドであることを認識する。これに応じて、コントローラ１０３は、図４（ｂ）に点線で示すように、リード・データ・コマンドＣＭ１１をチャネルＣＨ２経由でチップＣＰ２のＤＱ用の端子群ＴＭ１へ転送する。チップＣＰ２において、周辺回路１１２は、端子群ＴＭ１を介してリード・データ・コマンドＣＭ１１を受ける。

タイミングｔ４において、チップＣＰ１の周辺回路１１２は、読み出しデータのバッファメモリ１１３への格納が完了したことに応じて、レディービジー信号Ｒ／Ｂ￣をＬレベル（ビジー）からＨレベル（レディー）へ遷移させて端子ＴＭ４及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。

図３に示すタイミングｔ５において、チップＣＰ２の周辺回路１１２は、リード・データ・コマンドの受領に応じて、レディービジー信号Ｒ／Ｂ￣をＨレベル（レディー）からＬレベル（ビジー）へ遷移させて端子ＴＭ４及びチャネルＣＨ２経由でブリッジチップＢＣへ供給する。それとともに、チップＣＰ２の周辺回路１１２は、メモリセルアレイ１１１からリード・データ・コマンドに対応するデータを読み出してバッファメモリ１１３へ一時的に格納する。

タイミングｔ６において、ブリッジチップＢＣのコントローラ１０３は、ホストＨＡからチップＣＰ１に対するデータ・アウトプット・コマンドＣＭ２をＤＱ用の端子１ａ１を介して受け、そのコマンドがチップＣＰ１向けのコマンドでありデータ・アウトプット・コマンドであることを認識する。コントローラ１０３は、データ・アウトプット・コマンドＣＭ２の最終バイトを見ることで、そのコマンドがデータ・アウトプット・コマンドであることを認識できる。これに応じて、コントローラ１０３は、チャネルＣＨ１をホストＨＡから独立して制御する。

チップＣＰ２がビジーであるタイミングｔ５以降の期間において、コントローラ１０３は、チップＣＰ１に対するコマンドを受領したことに応じて、チップＣＰ１にアクセスすることができる。すなわち、タイミングｔ６において、コントローラ１０３は、データ・アウトプット・コマンドＣＭ２をチャネルＣＨ１経由でチップＣＰ１のＤＱ用の端子群ＴＭ１へ転送する。チップＣＰ１において、周辺回路１１２は、端子群ＴＭ１を介してデータ・アウトプット・コマンドＣＭ２を受ける。また、コントローラ１０３は、リードイネーブル信号ＲＥ￣／ＲＥを発生させてチップＣＰ１へ端子群ＴＭ２を介して転送する。チップＣＰ１において、周辺回路１１２は、端子群ＴＭ２を介してリードイネーブル信号ＲＥ￣／ＲＥを受ける。

図３に示すタイミングｔ８～ｔ１３の期間において、チップＣＰ１の周辺回路１１２は、データ・アウトプット・コマンドＣＭ２の受領に応じて、バッファメモリ１１３に格納されたデータを端子群ＴＭ１からチャネルＣＨ１経由でデータ信号ＤＱとしてブリッジチップＢＣへ供給する。周辺回路１１２は、入力されたリードイネーブル信号ＲＥ￣／ＲＥからデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成して端子群ＴＭ３及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。このとき、データ信号ＤＱとデータストローブ信号ＤＱＳとは同期している。

これに応じて、ブリッジチップＢＣのコントローラ１０３は、図５（ａ）に点線で示すように、チップＣＰ１から受けたデータをバッファメモリ１０１に一時的に格納する。

図３に示すタイミングｔ８～ｔ１３の期間における少なくとも前半の期間では、ホストＨＡとブリッジチップＢＣとの間の有線通信路ＣＨ０は、チャネルＣＨ１を介したチップＣＰ１へのアクセス動作で使用されない。このため、ホストＨＡ及びコントローラ１０３は、有線通信路ＣＨ０を他のチャネルＣＨ２を介したチップＣＰ２へのアクセス動作のために使用可能である。

タイミングｔ８において、コントローラ１０３は、有線通信路ＣＨ０のＲ／Ｂ￣信号をＨレベルとしたまま、図５（ａ）に一点鎖線で示すように、自律的に、リードイネーブル信号ＲＥ￣／ＲＥを発生させてチャネルＣＨ１経由でチップＣＰ１のＲＥ￣／ＲＥ用の端子群ＴＭ２へ転送する。リードイネーブル信号ＲＥを受けた周辺回路１１２は、Ｒ／Ｂ￣信号をＬレベルにする。

タイミングｔ９において、チップＣＰ２の周辺回路１１２は、読み出しデータのバッファメモリ１１３への格納が完了したことに応じて、レディービジー信号Ｒ／Ｂ￣をＬレベル（ビジー）からＨレベル（レディー）へ遷移させて端子ＴＭ４及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。

タイミングｔ１０において、ブリッジチップＢＣのコントローラ１０３は、ホストＨＡから、チップＣＰ２向けのデータ・アウトプット・コマンドＣＭ１２をＤＱ用の端子１ａ１を介して受け、そのコマンドがチップＣＰ２向けのコマンドでありデータ・アウトプット・コマンドであることを認識する。コントローラ１０３は、データ・アウトプット・コマンドＣＭ１２の最終バイトを見ることで、そのコマンドがデータ・アウトプット・コマンドであることを認識できる。これに応じて、コントローラ１０３は、チャネルＣＨ２をホストＨＡから独立して制御する。

チップＣＰ１がビジーであるタイミングｔ８以降の期間において、コントローラ１０３は、チップＣＰ２に対するコマンドを受領したことに応じて、チップＣＰ２にアクセスすることができる。すなわち、タイミングｔ１０において、コントローラ１０３は、図５（ａ）に点線で示すように、データ・アウトプット・コマンドＣＭ１２をチャネルＣＨ２経由でチップＣＰ２のＤＱ用の端子群ＴＭ１へ転送する。チップＣＰ２において、周辺回路１１２は、端子群ＴＭ１及びバッファメモリ１１３を介してデータ・アウトプット・コマンドＣＭ１２を受ける。

図３に示すタイミングｔ１１において、コントローラ１０３は、有線通信路ＣＨ０のＲ／Ｂ￣信号をＨレベルとしたまま、図５（ｂ）に一点鎖線で示すように、自律的に、リードイネーブル信号ＲＥ￣／ＲＥを発生させる。コントローラ１０３は、発生させたリードイネーブル信号ＲＥ￣／ＲＥをチャネルＣＨ２経由でチップＣＰ２のＲＥ￣／ＲＥ用の端子群ＴＭ２へ転送する。リードイネーブル信号ＲＥを受けた周辺回路１１２は、Ｒ／Ｂ￣信号をＬレベルにする。

図３に示すタイミングｔ１１～ｔ１６の期間において、チップＣＰ２の周辺回路１１２は、データ・アウトプット・コマンドＣＭ１２に応じて、バッファメモリ１１３に格納されたデータ（Ｒ２＿Ｄａｔａ）を端子群ＴＭ１及びチャネルＣＨ２経由でブリッジチップＢＣへ供給する。周辺回路１１２は、入力されたリードイネーブル信号ＲＥ￣／ＲＥからデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成して端子群ＴＭ３及びチャネルＣＨ２経由でブリッジチップＢＣへ供給する。このとき、データ信号ＤＱとデータストローブ信号ＤＱＳとは同期している。

これに応じて、ブリッジチップＢＣのコントローラ１０３は、図５（ｂ）に点線で示すように、チップＣＰ２から受けたデータ（Ｒ２＿Ｄａｔａ）をバッファメモリ１０２に一時的に格納する。

図３に示すタイミングｔ１２になると、ブリッジチップＢＣのコントローラ１０３は、リードイネーブル信号ＲＥ￣／ＲＥをホストＨＡから受信すると、リードイネーブル信号ＲＥ￣／ＲＥに応じてデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成して有線通信路ＣＨ経由でホストＨＡへ送信し始める。それとともに、コントローラ１０３は、バッファメモリ１０１に格納されたデータ（Ｒ１＿Ｄａｔａ）を読み出して有線通信路ＣＨ０経由でホストＨＡへ送信し始める。このとき、図５（ｂ）に太い点線の矢印で示すように、データＲ１＿ＤａｔａがチャネルＣＨ１，ＣＨ２を介したデータ転送に比べて速いデータ転送レートでホストＨＡへ送信される。

なお、チップＣＰ１からチャネルＣＨ１を介してブリッジチップＢＣへデータが転送されるタイミングｔ８～ｔ１３の期間（チップ間データ転送期間）と、ブリッジチップＢＣから有線通信路ＣＨを介してホストＨＡへデータが転送されるタイミングｔ１２～ｔ１４の期間（チップ・ホスト間データ転送期間）とは、重複期間（タイミングｔ１２～ｔ１３の期間）を有する。チップ間データ転送期間とチップ・ホスト間データ転送期間との重複期間が長すぎると、チップ・ホスト間データ転送期間の途中にバッファメモリ１０１が空になりチップ間データ転送による追加のデータがバッファメモリ１０１に格納されるまで待つ状態（アンダーフロー状態）が生じて、データ転送効率が低下する。そのため、アンダーフロー状態が生じない程度に重複期間の長さを抑制することを考慮して、タイミングｔ１２が決められ得る。

図３に示すタイミングｔ１３において、コントローラ１０３は、チップＣＰ１のバッファメモリ１１３からのデータ転送が完了したことを認識し、チップＣＰ１からのデータのバッファメモリ１０１への格納を完了させる。また、チップＣＰ１の周辺回路１１２は、レディービジー信号Ｒ／Ｂ￣をＨレベル（レディー）に維持させて端子ＴＭ４及びチャネルＣＨ１経由でブリッジチップＢＣへ供給する。

このとき、コントローラ１０３は、バッファメモリ１０１から有線通信路ＣＨ０を介してホストＨＡへデータ（Ｒ１＿Ｄａｔａ）を転送する動作を継続している。

図３に示すタイミングｔ１４において、ホストＨＡは、バッファメモリ１０１からホストＨＡへ転送されたデータ量を監視することなどにより、バッファメモリ１０１からホストＨＡへのデータ転送が完了したことを認識する。このとき、ホストＨＡは、次のデータ転送があることを認識しており、リードイネーブル信号ＲＥ￣／ＲＥを引き続き半導体装置１（ブリッジチップＢＣ）へ送信し続けている。ブリッジチップＢＣのコントローラ１０３は、リードイネーブル信号ＲＥ￣／ＲＥをホストＨＡから受信し続け、リードイネーブル信号ＲＥ￣／ＲＥに応じてデータストローブ信号ＤＱＳ／ＤＱＳ￣を生成して有線通信路ＣＨ経由でホストＨＡへ送信し続けている。

タイミングｔ１５において、コントローラ１０３は、バッファメモリ１０１からホストＨＡへのデータ転送が完了したことに応じて、バッファメモリ１０２に格納されたデータ（Ｒ２＿Ｄａｔａ）を読み出して有線通信路ＣＨ０経由でホストＨＡへ送信し始める。このとき、図５（ｃ）に太い点線の矢印で示すように、データＲ２＿ＤａｔａがチャネルＣＨ１，ＣＨ２を介したデータ転送に比べて速いデータ転送レートでホストＨＡへ送信される。

なお、チップＣＰ２からチャネルＣＨ２を介してブリッジチップＢＣへデータが転送されるタイミングｔ１１～ｔ１６の期間（チップ間データ転送期間）と、ブリッジチップＢＣから有線通信路ＣＨ０を介してホストＨＡへデータが転送されるタイミングｔ１５～ｔ１７の期間（チップ・ホスト間データ転送期間）とは、重複期間（タイミングｔ１５～ｔ１６の期間）を有する。チップ間データ転送期間とチップ・ホスト間データ転送期間との重複期間が長すぎると、チップ・ホスト間データ転送期間の途中にバッファメモリ１０１が空になりチップ間データ転送による追加のデータがバッファメモリ１０２に格納されるまで待つ状態（アンダーフロー状態）が生じて、データ転送効率が低下する。そのため、アンダーフロー状態が生じない程度に重複期間の長さを抑制することを考慮して、タイミングｔ１５が決められ得る。

図３に示すタイミングｔ１６において、コントローラ１０３は、チップＣＰ２のバッファメモリ１１３からのデータ転送が完了したことを認識し、チップＣＰ２からのデータのバッファメモリ１０１への格納を完了させる。また、チップＣＰ２の周辺回路１１２は、レディービジー信号Ｒ／Ｂ￣をＬレベル（ビジー）からＨレベル（レディー）に維持させて端子ＴＭ４及びチャネルＣＨ２経由でブリッジチップＢＣへ供給する。

このとき、コントローラ１０３は、バッファメモリ１０２から有線通信路ＣＨ０を介してホストＨＡへデータ（Ｒ２＿Ｄａｔａ）を転送する動作を継続している。

図３に示すタイミングｔ１７において、ホストＨＡは、バッファメモリ１０２からホストＨＡへ転送されたデータ量を監視することなどにより、バッファメモリ１０２からホストＨＡへのデータ転送が完了したことを認識する。このとき、ホストＨＡは、次のデータ転送がないと判断し、リードイネーブル信号ＲＥ￣／ＲＥのトグルを停止させる。ブリッジチップＢＣのコントローラ１０３は、リードイネーブル信号ＲＥ￣／ＲＥのトグルが停止したことに応じて、データストローブ信号ＤＱＳ／ＤＱＳ￣のトグルを停止させる。

以上のように、本実施形態では、半導体装置１において、ブリッジチップＢＣ内に、複数のチャネルＣＨ１，ＣＨ２に対応した複数のバッファメモリ１０１，１０２を各チップの入出力用のバッファメモリ１１３の容量以上の容量で設ける。これにより、ブリッジチップＢＣを介したホストＨＡ及び複数のチップＣＰ１，ＣＰ２間のデータ転送速度を向上できる。したがって、ホストＨＡの制御を複雑にさせることなく且つチップＣＰ１，ＣＰ２側のデータ転送速度で律速されることなく、トグルＤＤＲインタフェースとしての有線通信路ＣＨ及びチャネルＣＨ１，ＣＨ２を効率的に活用できる。

（変形例）
トグルＤＤＲの規格では、チップに対するリードアクセスを一度とめて、他のコマンドを転送するリードホールドという機能が定義されている。リードホールドでは、リードアクセスが再開されると、リード途中であったデータの続きからリードデータをホストＨＡへ返すことが要求される。しかし、リードホールドの転送動作の再開に関する許容時間は短く、通常転送の事前準備の再開では間に合わない。

例えば、ブリッジチップＢＣにおいて、チップＣＰ２からのリードデータをバッファメモリ１０２に一時的に格納しながら、バッファメモリ１０２からホストＨＡへのリードデータの転送を行っている途中で、ホストＨＡからのライトコマンドを受けたことに応じて、リードホールドを行った場合を図６に示す。図６は、実施形態の変形例にかかる半導体装置１の動作を示すＣＨ１又はＣＨ２における波形図である。図６において、チップイネーブル信号ＣＥ￣は、アクティブレベル（Ｌレベル）でチップをイネーブルするための信号である。コマンドラッチイネーブル信号ＣＬＥは、アクティブレベル（Ｈレベル）でＤＱがコマンドであることを通知する信号である。アドレスラッチイネーブル信号ＣＬＥは、アクティブレベル（Ｈレベル）でＤＱがアドレスであることを通知する信号である。ＷＥ￣は、アクティブレベル（Ｌレベル）でライトアクセスをイネーブルする信号である。

ホストＨＡは、半導体装置１からのデータ信号ＤＱの転送途中に、外部（例えば、上位のコントローラ）からの所定の要求を受けたことに応じて、タイミングｔ２１において、リードイネーブル信号ＲＥ￣／ＲＥのトグルを停止させる。このとき、先にホストＨＡから半導体装置１へ送信されたホストリードコマンドに応じた半導体装置１からホストＨＡへのリードデータの転送が途中で中断されている。

タイミングｔ２１から期間ｔ_ＲＰＳＴが経過したタイミングｔ２２において、コントローラ１０３は、チップイネーブル信号ＣＥ￣がノンアクティブレベルへデアサートされたことに応じて、データストローブ信号ＤＱＳ／ＤＱＳ￣及びデータＤＱの出力を停止する。

タイミングｔ２２からｔ_{ＲＰＳＴＨ}が経過したタイミングｔ２３において、ホストＨＡは、リードイネーブル信号ＲＥ￣／ＲＥをノンアクティブレベルにし、所定の要求に応じた処理を開始する。例えば、ホストＨＡは、半導体装置１におけるホストリードコマンドでリードアクセスされていたチップと異なる他のチップに対するアクセス動作を要求するアクセスコマンドを発行して半導体装置１へ送信し、半導体装置１は、アクセスコマンドを受けて、他のチップに対するアクセス動作を開始する。

タイミングｔ２４において、ホストＨＡは、所定の要求に応じた処理が終了すると、チップイネーブル信号ＣＥ￣をアクティブレベルへアサートする。

チップイネーブル信号ＣＥ￣がアサートされたことに応じて、タイミングｔ２５において、ホストＨＡは、リードイネーブル信号ＲＥ￣／ＲＥをアクティブレベル（ここでは、ＲＥ￣＝Ｌレベル、ＲＥ＝Ｈレベル）にアサートする。

タイミングｔ２５から期間ｔ_ＲＰＲＥが経過したタイミングｔ２６において、ホストＨＡは、リードイネーブル信号ＲＥ￣／ＲＥのトグルを再開させる。ブリッジチップＢＣのコントローラ１０３は、リードイネーブル信号ＲＥ￣／ＲＥのトグルが再開されたことに応じて、データストローブ信号ＤＱＳ／ＤＱＳ￣及びデータＤＱの出力を再開する。

図６において、期間ｔ_ＲＰＳＴがリードホールドに入るための転送終了処理期間であり、期間ｔ_{ＲＰＳＴＨ}＋ｔ_ＣＲＥＳ＋ｔ_ＣＲがリードホールド期間であり、期間ｔ_ＲＰＲＥがリードホールドからリードアクセスに復帰するための転送処理待ち期間である。この期間ｔ_ＲＰＲＥは、例えば１０数ｎｓ程度であり、非常に短い。

一方、転送が高速化すると、内部処理用に分周クロックを用いざるを得ない。このため、コントローラ１０３におけるバッファメモリ１０１，１０２からＤＱ用の端子１ａ１までのデータ転送経路には、図７に示すように、クロックのタイミング収束や周波数変換のためのＮ＋１個（Ｎは２以上の整数）のフリップフロップＦＦ－０～ＦＦ－Ｎ、セレクタＳＬ、フリップフロップＦＦが置かれる。図７は、実施形態の変形例におけるコントローラ１０３の構成の一部を示す図である。この構成により、データ転送経路におけるデータ転送のレイテンシが伸びる傾向（ホストＨＡから見た場合のコマンド応答時間が長くなる傾向）にある。このレイテンシ期間は、データ・アウトプット・コマンドに応じて最初にリードデータを出すときに、チップＣＰ２側のデータ準備期間を隠蔽できる。

しかし、リードホールドを行った後の再開動作は規格上短い時間（すなわち、期間ｔ_ＲＰＲＥ）で行うことが要求される。図７に示すように、バッファメモリ１０１，１０２からのリードを一度止めて、他の動作（例えば、ライトアクセス）を行うとデータ転送経路のリードデータがライトデータで上書きされることなどにより失われる。このため、リードホールドからの再開時には再セットアップが必要になるが、バッファメモリ１０２からデータを再度読み出していては、期間ｔ_ＲＰＲＥより長い時間が掛り、間に合わない可能性がある。

そこで、本変形例では、データ転送経路における各フリップフロップＦＦをリテンションフリップフロップにすることで、リードホールドからの復帰時における迅速なデータの再セットアップを可能にする。

具体的には、この構成によれば、図６に示すように、リードホールド開始時の転送終了処理期間ｔ_ＲＰＳＴと復帰時の転送処理待ち期間ｔ_ＲＰＲＥとのいずれにおいても、リードイネーブル信号ＲＥ￣／ＲＥが固定レベルに維持される。リードイネーブル信号ＲＥ￣／ＲＥは、フリップフロップＦＦ－０～ＦＦ－Ｎのクロック端子に供給される信号であり、固定レベルに維持されていれば、フリップフロップＦＦ－０～ＦＦ－Ｎがデータを安定的に保持できる。

各フリップフロップＦＦをリテンションフリップフロップにするために、図７に示すように、Ｎ個のフリップフロップＦＦ－１～ＦＦ－Ｎのそれぞれに、セーブ用のスイッチＳＷ１、ラッチ回路ＬＴ、リストア用のスイッチＳＷ２を配する。スイッチＳＷ１は、一端がフリップフロップＦＦのデータ出力端子に接続され、他端がラッチ回路ＬＴの入力ノードに接続される。スイッチＳＷ２は、一端がラッチ回路の出力ノードに接続され、他端がフリップフロップＦＦのデータ入力端子に接続される。

例えば、図６に示すタイミングｔ２１において、図８（ａ）に斜線のハッチングで示すように、コントローラ１０３におけるＮ個のフリップフロップＦＦ－１～ＦＦ－Ｎのそれぞれがリードデータを保持しているとする。図８は、実施形態の変形例におけるコントローラ１０３の動作を示す図である。

図６に示すリードホールド開始時の転送終了処理期間ｔ_ＲＰＳＴになると、コントローラ１０３は、Ｎ個のフリップフロップＦＦ－１～ＦＦ－Ｎに接続されたそれぞれのスイッチＳＷ１をオン状態に維持し、図８（ｂ）に斜線のハッチングで示すように、フリップフロップＦＦに保持されたリードデータをラッチ回路ＬＴにラッチしてセーブする。このとき、各フリップフロップＦＦ－１～ＦＦ－Ｎに接続されたスイッチＳＷ２は、オフ状態に維持されている。

リードホールド期間の開始タイミングｔ２２になると、図８（ａ）に示すように、各フリップフロップＦＦ－１～ＦＦ－Ｎに接続されたスイッチＳＷ１及びスイッチＳＷ２のいずれも、オフ状態に維持する。

図６に示すリードホールドからの復帰時の転送処理待ち期間ｔ_ＲＰＲＥになると、コントローラ１０３は、Ｎ個のフリップフロップＦＦ－１～ＦＦ－Ｎに接続されたそれぞれのスイッチＳＷ２をオン状態に維持し、図８（ｃ）に斜線のハッチングで示すように、ラッチ回路ＬＴにセーブされたリードデータをフリップフロップＦＦに戻してリストアする。このとき、各フリップフロップＦＦ－１～ＦＦ－Ｎに接続されたスイッチＳＷ１は、オフ状態に維持されている。

リードアクセスの開始タイミングｔ２６になると、図８（ａ）に示すように、各フリップフロップＦＦ－１～ＦＦ－Ｎに接続されたスイッチＳＷ１及びスイッチＳＷ２のいずれも、オフ状態に維持する。

このように、本変形例では、データ転送経路における各フリップフロップＦＦ－１～ＦＦ－Ｎをリテンションフリップフロップにする。これにより、リードホールドからの復帰時において、リードデータの再セットアップを迅速に行うことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体装置、１０１，１０２，１１３バッファメモリ、ＢＣブリッジチップ、ＣＰ１，ＣＰ１－１～ＣＰ１－４，ＣＰ２，ＣＰ２－１～ＣＰ２－４チップ。

Claims

ホストからの信号が入力される端子が電気的に接続された第１のチップと、
前記第１のチップが電気的に接続された第２のチップと、
前記第２のチップと並列に前記第１のチップが電気的に接続された第３のチップと、
を備え、
前記第１のチップは、
前記第２のチップに対応した第１のバッファメモリと、
前記第３のチップに対応した第２のバッファメモリと、
を有し、
前記第２のチップ及び前記第３のチップは、それぞれ、メモリチップであり、
前記第１のチップは、
第１のリクエストを前記ホストから受信し、
前記第１のリクエストを受信した後、前記第２のチップに第１のコマンドを発行し、
第２のリクエストを前記ホストから受信し、
前記第２のリクエストを受信した後、前記第３のチップに第２のコマンドを発行し、
前記第２のチップは、
前記第１のコマンドに応じて第１のデータを読み出し、
読み出した前記第１のデータを前記第１のチップへ送信し、
前記第３のチップは、
前記第２のコマンドに応じて第２のデータを読み出し、
読み出した前記第２のデータを前記第１のチップへ送信し、
前記第１のチップは、
前記第２のチップから受信された前記第１のデータを前記第１のバッファメモリへ格納する第１の動作、及び前記第３のチップから受信された前記第２のデータを前記第２のバッファメモリへ格納する第２の動作、と並行して、前記第２のチップから前記第１のデータの受信が完了する前の所定のタイミングで、前記第２のチップから前記第１のチップへの前記第１のデータの転送レートよりも速い転送レートで、前記第１のバッファメモリに格納された前記第１のデータを前記ホストへ送信する第３の動作を開始する
半導体装置。
ホストからの信号が入力される端子が電気的に接続された第１のチップと、
前記第１のチップが電気的に接続された第２のチップと、
前記第２のチップと並列に前記第１のチップが電気的に接続された第３のチップと、
を備え、
前記第１のチップは、
前記第２のチップに対応した第１のバッファメモリと、
前記第３のチップに対応した第２のバッファメモリと、
を有し、
前記第２のチップ及び前記第３のチップは、それぞれ、メモリチップであり、
前記第１のチップは、
第１のリクエストを前記ホストから受信し、
前記第１のリクエストを受信した後、前記第２のチップに第１のコマンドを発行し、
第２のリクエストを前記ホストから受信し、
前記第２のリクエストを受信した後、前記第３のチップに第２のコマンドを発行し、
前記第２のチップは、
前記第１のコマンドに応じて第１のデータを読み出し、
読み出した前記第１のデータを前記第１のチップへ送信し、
前記第３のチップは、
前記第２のコマンドに応じて第２のデータを読み出し、
読み出した前記第２のデータを前記第１のチップへ送信し、
前記第１のチップは、
第１の期間において、前記第２のチップから受信された前記第１のデータを前記第１のバッファメモリへ格納する第１の動作を行い、前記第１の期間の一部に重複する第２の期間において、前記第３のチップから受信された前記第２のデータを前記第２のバッファメモリへ格納する第２の動作を行い、前記第１の期間の開始後で且つ前記第１の期間の完了前に開始する第３の期間において、前記第２のチップから前記第１のチップへの前記第１のデータの転送レートよりも速い転送レートで、前記第１のバッファメモリに格納された前記第１のデータを前記ホストへ送信する第３の動作を行う
半導体装置。
前記第２のチップは、第３のバッファメモリを有し、
前記第３のチップは、第４のバッファメモリを有し、
前記第１のバッファメモリの容量は、前記第３のバッファメモリの容量以上であり、
前記第２のバッファメモリの容量は、前記第４のバッファメモリの容量以上である
請求項１または請求項２に記載の半導体装置。
前記第１のバッファメモリの容量は、前記第２のチップにおけるデータの読み出し単位となるデータサイズの整数倍であり、
前記第２のバッファメモリの容量は、前記第３のチップにおけるデータの読み出し単位となるデータサイズの整数倍である
請求項１または請求項２に記載の半導体装置。
前記第１のチップは、前記第１の動作と並行して、前記ホストに対して前記第２のチップに関する信号を送受信する第４の動作を行う
請求項１または請求項２に記載の半導体装置。
前記第１のチップは、前記第１の動作と並行して、前記第３のチップに対して信号を送受信する第４の動作を行う
請求項１または請求項２に記載の半導体装置。
前記第１のチップは、前記第１のコマンドの発行に応じて、前記第２のチップに第１の信号を供給し、
前記第２のチップは、前記第１のコマンドと前記第１の信号とに応じてデータを読み出して前記第１のチップへ送信する
請求項１または請求項２に記載の半導体装置。
前記第１のチップは、
データ端子と、
前記第１のバッファメモリと前記データ端子との間に電気的に接続された複数のフリップフロップと、
を有し、
前記第１のチップは、前記第１の信号が非活性化される第１の期間において、前記複数のフリップフロップのデータをセーブし、前記第１の信号が活性化される第２の期間において、前記セーブされたデータをリストアする
請求項７に記載の半導体装置。