KR100621631B1 - 반도체 디스크 제어 장치 - Google Patents

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Abstract

여기에 제시되는 반도체 디스크 제어 장치는 제 1 포트와; 복수 개의 채널들을 갖는 제 2 포트와; 씨피유 버스에 연결된 중앙처리장치와; 상기 제 2 포트에서 상기 제 1 포트로 또는 상기 제 1 포트에서 상기 제 2 포트로 전송될 데이터를 임시 저장하도록 구성된 버퍼 메모리와; 상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 버퍼 메모리의 읽기 및 쓰기 동작들을 제어하도록 구성된 버퍼 제어/중재 블록과; 상기 제 1 포트와 상기 버퍼 제어/중재 블록 사이에 연결되며, 상기 씨피유 버스의 사용없이 상기 버퍼 메모리에/로부터 저장될/읽혀진 데이터를 전송하도록 구성된 제 1 데이터 전송 블록과; 그리고 상기 제 2 포트와 상기 버퍼 제어/중재 블록 사이에 연결되며, 상기 씨피유 버스의 사용없이 상기 버퍼 메모리에/로부터 저장될/읽혀진 데이터를 전송하도록 구성된 제 2 데이터 전송 블록을 포함한다.

Description

반도체 디스크 제어 장치{SOLID STATE DISK CONTROLLER APPARATUS}
도 1은 본 발명에 따른 반도체 디스크 제어 장치를 보여주는 블록도;
도 2는 도 1에 도시된 버퍼 제어/중재 블록과 피포들을 연결하는 버스 구조를 보여주는 블록도;
도 3a 및 도 3b는 버퍼 제어/중재 블록과 피포들의 동작을 설명하기 위한 타이밍도들;
도 4는 도 1에 도시된 ECC 블록의 버스 구조를 보여주는 블록도;
도 5는 ECC 블록의 에러 검출 및 정정 동작을 설명하기 위한 타이밍도들;
도 6은 도 1에 도시된 플래시 인터페이스 제어 블록의 채널들 중 어느 하나를 보여주는 블록도;
도 7 내지 도 9는 은 4-웨이 인터리브 방식에 따른 쓰기 과정을 설명하기 위한 타이밍도들;
도 10은 도 1에 도시된 플래시 인터페이스 제어 블록을 보여주는 블록도;
도 11은 도 10에 도시된 플래시 인터페이스 제어 블록의 지연 회로에 의해서 지연된 페취 클록 신호를 보여주는 타이밍도;
도 12는 플래시 인터페이스 제어 블록의 채널들에 연결될 수 있는 메모리 종류를 보여주는 블록도; 그리고
도 13은 본 발명에 따른 반도체 디스크 제어 장치에 의해서 지원되는 제 2 채널의 다른 구조를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 반도체 디스크 제어 장치 1100 : SATA 인터페이스
1200 : 멀티플렉서 1300 : 호스트 인터페이스 제어 블록
1400 : CPU 1600 : 버퍼 제어/중재 블록
1700 : 버퍼 메모리 1800 : 플래시 인터페이스 제어 블록
1900_i : ECC 블록
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 디스크 제어 장치에 관한 것이다.
이 분야에 잘 알려진 바와 같이, 컴퓨터 시스템은 일반적으로 다양한 형태의 메모리 시스템들을 사용한다. 예를 들면, 컴퓨터 시스템은 반도체 장치들로 구성된 소위 메인 메모리를 사용한다. 이 반도체 장치들은 일반적으로 다음과 같은 속성을 갖는다. 반도체 장치들은 상당히 빠른 액세스 속도로 랜덤하게 쓰여지거나 읽혀지며, 일반적으로 랜덤 액세스 메모리라 불린다. 하지만, 반도체 메모리가 비교적 고가이기 때문에, 다른 고밀도 및 저가 메모리가 종종 사용된다. 예를 들면, 다른 메모리 시스템은 마그네틱 디스크 저장 시스템을 포함한다. 마그네틱 디스크 저장 시 스템의 경우 액세스 속도가 수십㎳인 반면에 메인 메모리의 경우 액세스 속도는 수백㎱이다. 디스크 저장 장치는 필요시 메인 메모리로 순차적으로 읽혀지는 대용량 데이터를 저장하는 데 사용된다. 다른 형태의 디스크와 같은 저장 장치는 반도체 디스크 (solid state disk: 이하, SSD라 칭함) (또는 반도체 드라이브라 불림)이다. SSD는 일반적인 하드 디스크 드라이브에서 사용되는 회전 접시 대신에 데이터를 저장하는 데 SDRAM과 같은 메모리 칩들을 사용한 데이터 저장 장치이다.
"SSD"라는 용어는 2가지 다른 종류의 제품들에 사용된다. SDRAM과 같은 고속 및 휘발성 메모리에 근거를 둔 첫 번째 형태의 SSD는 상당히 빠른 데이터 액세스에 의해서 특징지어 지며, 디스크 드라이브의 레이턴시에 의해서 지연되었던 어플리케이션의 속도를 늘리는 데 주로 사용된다. 이러한 SSD가 휘발성 메모리를 사용하기 때문에, 데이터 지속성을 보장하기 위해서 내부 배터리 및 백업 디스크 시스템이 일반적으로 SSD 내에 포함된다. 만약 전원이 어떤 이유로 인해 차단되면, 배터리는 모든 데이터를 램에서 백업 디스크로 복사하기에 충분히 긴 시간 동안 유니트로 전원을 공급한다. 전원이 복구됨에 따라, 데이터는 백업 디스크에서 램으로 다시 복사되고 SSD는 정상 동작을 재개한다. 이러한 장치들은 특히 많은 양의 램을 갖는 컴퓨터에서 특히 유용하다. 두 번째 타입의 SSD는 데이터를 저장하는 데 플래시 메모리를 사용한다. 이러한 SSD는 하드 드라이브의 대체를 위해서 일반적으로 사용된다. 첫 번째 타입과의 혼돈을 피하기 위해서, 이러한 디스크는 일반적으로 플래시 디스크라 불린다.
본 발명의 목적은 씨피유 버스 속도의 제한없이 데이터를 전송할 수 있는 반도체 디스크 제어 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 디스크 제어 장치는 제 1 포트와; 복수 개의 채널들을 갖는 제 2 포트와; 씨피유 버스에 연결된 중앙처리장치와; 상기 제 2 포트에서 상기 제 1 포트로 또는 상기 제 1 포트에서 상기 제 2 포트로 전송될 데이터를 임시 저장하도록 구성된 버퍼 메모리와; 상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 버퍼 메모리의 읽기 및 쓰기 동작들을 제어하도록 구성된 버퍼 제어/중재 블록과; 상기 제 1 포트와 상기 버퍼 제어/중재 블록 사이에 연결되며, 상기 씨피유 버스의 사용없이 상기 버퍼 메모리에/로부터 저장될/읽혀진 데이터를 전송하도록 구성된 제 1 데이터 전송 블록과; 그리고 상기 제 2 포트와 상기 버퍼 제어/중재 블록 사이에 연결되며, 상기 씨피유 버스의 사용없이 상기 버퍼 메모리에/로부터 저장될/읽혀진 데이터를 전송하도록 구성된 제 2 데이터 전송 블록을 포함한다.
바람직한 실시예에 있어서, 상기 제 1 데이터 전송 블록은 상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 제 1 포트를 통해 외부 호스트와 인터페이스하도록 구성된 호스트 인터페이스 제어 블록과; 그리고 상기 호스트 인터페이스 제어 블록과 상기 버퍼 제어/중재 블록 사이에 데이터 전송 경로를 제공하도록 구성된 제 1 피포를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 포트는 직렬 ATA 인터페이스 방식의 외부 호스트와 연결되는 제 1 채널과; 병렬 ATA 인터페이스 방식의 외부 호스트와 연결되는 제 2 채널과; 상기 제 1 채널을 통해 입력되는/출력될 데이터를 직렬 ATA 포맷으로/병렬 ATA 포맷으로 변환하는 변환 블록과; 그리고 상기 제 2 채널을 통해 입력된 데이터 또는 상기 변환 블록으로부터 출력된 데이터를 선택적으로 상기 호스트 인터페이스 제어 블록으로 그리고 상기 호스트 인터페이스 제어 블록으로부터 출력된 데이터를 선택적으로 상기 제 2 채널 또는 상기 변환 블록으로 전달하는 멀티플렉서를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 포트는 상기 제 1 채널을 통해 입력된 데이터가 상기 호스트 인터페이스 제어 블록으로 직접 전송되도록 그리고 상기 호스트 인터페이스 블록으로부터 출력된 데이터가 상기 제 1 채널을 통해 상기 직렬 ATA 인터페이스 방식의 외부 호스트로 직접 전송되도록 구성된다.
바람직한 실시예에 있어서, 상기 제 2 데이터 전송 블록은 상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 제 2 포트를 통해 반도체 메모리들과 인터페이스하도록 구성된 메모리 인터페이스 제어 블록과; 그리고 상기 제 2 포트의 채널들에 각각 대응하며, 상기 메모리 인터페이스 제어 블록과 상기 버퍼 제어/중재 블록 사이에 데이터 전송 경로들을 제공하도록 구성된 복수 개의 제 2 피포들을 포함한다.
바람직한 실시예에 있어서, 상기 제 2 피포들에 각각 연결되며, 대응하는 제 2 피포들을 통해 전송되는 데이터의 에러를 검출하도록 그리고 상기 반도체 메모리들로 전송되는 데이터의 에러정정코드를 생성하도록 구성된 복수 개의 에러정정코 드 블록들을 더 포함한다.
바람직한 실시예에 있어서, 상기 에러정정코드 블록들 각각은 대응하는 피포를 통해 전달되는 데이터로부터 에러가 검출될 때 상기 중앙처리장치의 개입없이 상기 에러 데이터를 정정하도록 구성된다.
바람직한 실시예에 있어서, 상기 제 2 포트의 채널들 각각에는 복수 개의 불 휘발성 메모리들이 연결된다.
바람직한 실시예에 있어서, 상기 각 채널에 연결된 불 휘발성 메모리들은 동일한 타입의 불 휘발성 메모리로 구성된다.
바람직한 실시예에 있어서, 상기 각 채널에는 동일한 타입의 불 휘발성 메모리들이 연결된다.
바람직한 실시예에 있어서, 상기 각 채널에는 상이한 타입의 불 휘발성 메모리들이 연결된다.
바람직한 실시예에 있어서, 상기 제 2 데이터 전송 블록은, 파워-업시, 상기 제 2 포트의 채널들에 연결된 불 휘발성 메모리들의 타입들을 진단하고 상기 진단된 결과에 따라 상기 각 채널의 불 휘발성 메모리들의 읽기 및 쓰기 동작들을 제어하도록 구성된다.
바람직한 실시예에 있어서, 상기 제 2 데이터 전송 블록은 상기 제 2 포트의 채널들에 대하여 읽기 및 쓰기 동작들이 요구될 때 하드웨어 및 소프트웨어 인터리브 방식들 중 어느 하나에 따라, 상기 제 2 포트의 채널들에 연결된, 상기 반도체 메모리들에 대한 읽기 및 쓰기 동작들을 제어하도록 구성된다.
바람직한 실시예에 있어서, 상기 버퍼 제어/중재 블록은 상기 제 1 및 제 2 피포들로부터 데이터 처리 요청이 발생할 때 라운드-로빈 방식에 따라 데이터를 처리하도록 구성된다.
바람직한 실시예에 있어서, 상기 메모리 인터페이스 제어 블록은 상기 제 2 포트를 통해 반도체 메모리로 전송될 제 1 클록 신호를 발생하도록 구성된 제어 로직과; 상기 반도체 메모리는 상기 제 1 클록 신호에 동기되어 데이터를 출력하며; 제 2 클록 신호에 동기되어 상기 반도체 메모리로부터 전송되는 데이터를 페취하도록 구성된 데이터 페취 레지스터와; 그리고 상기 제 1 클록 신호를 지연시켜 상기 제 2 클록 신호를 출력하는 지연 회로를 포함한다.
바람직한 실시예에 있어서, 상기 지연 회로의 지연 시간은 외부로부터 제공되는 지연 정보에 의해서 결정된다.
바람직한 실시예에 있어서, 상기 메모리 인터페이스 제어 블록은 상기 지연 회로의 지연 시간을 결정하기 위한 지연 정보를 저장하도록 구성된 레지스터를 더 포함한다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 1은 본 발명에 따른 반도체 디스크 제어 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 반도체 디스크 제어 장치 (1000)는 제 1 포트와 제 2 포트를 포함한다. 본 발명에 따른 반도체 디스크 제어 장치 (1000)는 제 1 포트를 통해 외부 호스트 (미도시됨)와 데이터를 주고 받는다. 제 1 포트는 2개의 채널 들 즉, 병렬 ATA 버스 (parallel AT attachment bus, 이하 PATA 버스라 칭함) (1001)와 직렬 ATA 버스 (serial AT attachment, 이하, SATA 버스라 칭함) (1002)를 포함한다. 제 2 포트는 복수의 채널들을 포함하며, 각 채널에는 복수의 불 휘발성 메모리들이 전기적으로 연결된다. 여기서, 각 채널에는 동일한 종류의 메모리들이 연결된다. 단일의 채널에 연결되는 불 휘발성 메모리는 단일-레벨 플래시 메모리, 멀티-레벨 플래시 메모리, One_NAND 플래시 메모리 (플래시 메모리 코어 및 메모리 제어 로직이 단일의 칩으로 구현된 것), 또는 그와 같은 것을 포함한다. 예를 들면, 하나의 채널에는 단일-레벨 플래시 메모리들이 연결되고, 다른 채널에는 멀티-레벨 플래시 메모리들이 연결되며, 또 다른 채널에는 One_NAND 플래시 메모리들이 연결될 수 있다. SATA 인터페이스 (도면에는 "SATA I/F"로 표기됨) (1100)는 디바이스 동글 (device gongle)이라 불리며, 직렬/병렬 데이터를 병렬/직렬 데이터로 변환한다. 예를 들면, SATA 인터페이스 (1100)는 SATA 버스 (1002)를 통해 전송되는 직렬 데이터를 입력받아 병렬 데이터로 변환한다. SATA 인터페이스 (1100)는 멀티플렉서 (1200)로부터 출력되는 병렬 데이터를 직렬 데이터로 변환한다. 멀티플렉서 (1200)는 PATA 버스 (1001)를 통해 입력되는 병렬 데이터를 호스트 인터페이스 제어 블록 (1300)으로 전달하거나, 호스트 인터페이스 제어 블록 (1300)으로부터 출력되는 데이터를 PATA 버스 (1001) 또는 SATA 인터페이스 (1100)로 전달한다. 제 1 포트의 PATA 버스 (1001) 및 SATA 버스 (1002) 중 어느 것이 사용될 지의 여부는 미리 설정될 것이다.
계속해서 도 1을 참조하면, 호스트 인터페이스 제어 블록 (1300)은 PATA 버 스 (1001) (또는 내부 IDE 버스라 칭함), SATA 버스 (1002), 그리고 CPU 버스 (1003)에 연결되어 있다. 호스트 인터페이스 제어 블록 (1300)은 CPU (1400)의 제어에 따라 인터페스 동작을 수행한다. 호스트 인터페이스 제어 블록 (1300)을 통해 입/출력될 데이터는 CPU 버스 (1003)를 경유하지 않고 버퍼 제어/중재 블록 (1600)과 피포 (L_FIFO) (1500)를 통해 버퍼 메모리 (1700)에 임시 저장된다. 예를 들면, 외부에서 전송되는 데이터는 CPU (1400)의 제어에 따라 호스트 인터페이스 제어 블록 (1300), 피포 (L_FIFO) (1500), 그리고 버퍼 제어/중재 블록 (1600)을 통해 버퍼 메모리 (1700)에 임시 저장된다. 마찬가지로, 버퍼 메모리 (1700)에 임시 저장된 데이터는 CPU (1400)의 제어에 따라 버퍼 제어/중재 블록 (1600), 피포 (L_FIFO) (1500), 그리고 호스트 인터페이스 제어 블록 (1300)을 통해 외부로 출력된다. 결과적으로, 데이터 전송 동작은 CPU 버스 (1003)의 사용없이 수행되며, 그 결과 데이터 전송 속도는 CPU 버스 (1003)의 속도에 영향을 받지 않는다. 피포 (L_FIFO) (1500)는 호스트 인터페이스 제어 블록 (1300)과 버퍼 제어/중재 블록 (1500) 사이에 연결되며, 내부 버스들 (1004, 1005)의 밴드폭이 서로 다른 경우 데이터 전송 도중 발생하는 미처리 데이터를 임시로 저장하는 데 사용된다. 동작 도중 피포 (L_FIFO) (1500)가 모두 데이터로 채워지지 않도록 피포 사이즈가 적절하게 결정되어야 한다. 호스트 인터페이스 제어 블록 (1300)은 레지스터 (1301)를 포함하며, 레지스터 (1301)에는, 예를 들면, 외부로부터의 동작 명령 및 어드레스가 저장될 것이다. 호스트 인터페이스 제어 블록 (1300)은 저장된 명령에 응답하여 CPU 버스 (1003)를 통해 CPU (1400)에게 쓰기 또는 읽기 동작을 알린다. CPU (1400)는 입력된 정보에 따라 호스트 인터페이스 제어 블록 (1300) 및 버퍼 제어/중재 블록 (1600)을 제어한다. 이는 이후 상세히 설명될 것이다.
플래시 인터페이스 제어 블록 (1800)은 제 2 포트를 통해 외부의 불 휘발성 메모리들과 데이터를 주고받는다. 플래시 인터페이스 제어 블록 (1800)은 낸드 플래시 메모리, One-NAND 플래시 메모리, 그리고 멀티-레벨 플래시 메모리를 지원하도록 구성된다. 플래시 인터페이스 제어 블록 (1800)은 소정 수의 채널들을 포함한다. 하나의 채널에는 복수 개의 불 휘발성 메모리들이 연결될 수 있다. 하나의 채널에는 동일한 종류의 메모리들이 연결된다. 상이한 채널들에는 다른 종류 또는 동일한 종류의 메모리들이 장착될 수 있다. 또한, 본 발명에 따른 반도체 디스크 제어 장치 (1000)는 다양한 종류의 불 휘발성 메모리들이 존재할 때 부팅시 장착된 불 휘발성 메모리들의 종류를 진단하는 기능을 구비한다. 이러한 기능은 잘 알려진 디바이스 ID의 읽기 동작을 통해 쉽게 달성될 수 있다. 서로 다른 채널에 대하여 읽기 및 프로그램 동작들이 수행될 때, 본 발명에 따른 반도체 디스크 제어 장치 (1000)의 플래시 인터페이스 제어 블록 (1800)은 소프트웨어 및 하드웨어 인터리브 동작들을 선택적으로 수행하도록 구성된다.
플래시 인터페이스 제어 블록 (1800)을 통해 전송되는 데이터는 피포(들) (R0_FIFO-Rn_FIFO)와 버퍼 제어/중재 블록 (1600)을 통해 버퍼 메모리 (1700)에 임시 저장된다. 플래시 인터페이스 제어 블록 (1800)을 통해 입/출력되는 데이터는 CPU 버스 (1003)를 경유하지 않고 버퍼 제어/중재 블록 (1600)과 피포(들) (R0_FIFO-Rn_FIFO)를 통해 버퍼 메모리 (1700)에 임시 저장된다. 예를 들면, 제 2 포트를 통해 입력된 데이터는 CPU (1400)의 제어에 따라 플래시 인터페이스 제어 블록 (1800), 피포(들), 그리고 버퍼 제어/중재 블록 (1600)을 통해 버퍼 메모리 (1700)에 임시 저장된다. 마찬가지로, 버퍼 메모리 (1700)에 임시 저장된 데이터는 CPU (1400)의 제어에 따라 버퍼 제어/중재 블록 (1600), 피포, 그리고 플래시 인터페이스 제어 블록 (1800)을 통해 제 2 포트로 전달된다. 결과적으로, 데이터 전송 동작은 CPU 버스 (1003)의 사용없이 수행되며, 그 결과 데이터 전송 속도는 CPU 버스 (1003)의 속도에 영향을 받지 않는다. 복수 개의 피포들 (R0_FIFO-Rn_FIFO)은 플래시 인터페이스 제어 블록 (1800)과 버퍼 제어/중재 블록 (1600) 사이에 연결되며, 내부 버스들 (1006<0:n>, 1007<0:n>)의 밴드폭이 서로 다른 경우 데이터 전송 도중 발생하는 미처리 데이터를 임시로 저장하는 데 사용된다. 동작 도중 피포가 모두 데이터로 채워지지 않도록 피포 사이즈가 적절하게 결정되어야 한다.
버퍼 제어/중재 블록 (1600)은 버퍼 메모리 (1700)의 읽기 및 쓰기 동작들을 제어하도록 구성된다. 예를 들면, 버퍼 제어/중재 블록 (1600)은 피포 (L_FIFO) (1500)를 통해 입력되는 데이터 또는 피포 (RO_FIFO-Rn_FIFO)을 통해 입력되는 데이터를 버퍼 메모리 (1700)에 저장한다. 버퍼 제어/중재 블록 (1600)은 불 휘발성 메모리에 쓰여질/외부로 전송될 데이터를 버퍼 메모리 (1700)로부터 읽는다. 또한, 버퍼 제어/중재 블록 (1600)은 동시에 데이터 처리 요청이 발생할 경우 라운드-로빈 방식 (round-robin way)으로 데이터를 처리하도록 구성된다. 이때, 임의의 요청을 처리하는 데 너무 많은 시간이 소비되지 않도록 한번에 처리되는 데이터 양이 한정되어야 한다. 버퍼 제어/중재 블록 (1600)은 피포들 (L_FIFO, RO_FIFO- Rn_FIFO)의 동시 요청을 모두 처리할 수 있도록 충분히 큰 데이터 처리 능력을 갖는다. 즉, 데이터 처리량 (버퍼 제어/중재 블록) >= 밴드폭 (L_FIFO+RO_FIFO+ ... +Rn_FIFO).
버퍼 제어/중재 블록 (1600)과 플래시 인터페이스 제어 블록 (1800) 사이에 병렬 연결된 피포들 (R0_FIFO-Rn_FIFO)에는 대응하는 에러 검사 정정 (error checking and correction: ECC) 블록들 (이하, ECC 블록들이라 칭함) (1900_0-1900_n)이 각각 연결되어 있다. 플래시 인터페이스 제어 블록 (1800)에서 버퍼 메모리 (1700)로 데이터가 임의의 피포 (예를 들면, R0_FIFO)를 통해 전송될 때, 이 피포 (R0_FIFO)에 대응하는 ECC 블록 (1900_0)은 피포 (R0_FIFO)를 통해 전송되는 데이터에 대해 에러 검출 동작을 수행한다. 만약 전송되는 데이터에서 에러가 발생하면, ECC 블록 (1900)은 버퍼 제어/중재 블록 (1600)에 에러 정정을 요청하여 버퍼 메모리 (1700) 내부의 에러 데이터를 수정하도록 구성된다. ECC 블록들 (1900_0-1900_n) 각각은, 대응하는 피포를 통해 플래시 인터페이스 제어 블록 (1800)으로 메인 데이터가 전송될 때, ECC 데이터를 생성하도록 구성된다. 생성된 ECC 데이터는 플래시 인터페이스 제어 블록 (1800)의 제어에 따라 메인 데이터와 함께 플래시 메모리에 저장될 것이다.
버퍼 메모리 (1700)는 외부 (외부 호스트 및 불 휘발성 메모리(들))에서 전송되는 데이터를 임시 저장하는 데 사용된다. 또한, 버퍼 메모리 (1700)는 CPU (1400)에 의해서 운용될 프로그램을 저장하는 데 사용된다. 버퍼 메모리 (1700)는, 바람직하게, SRAM으로 구성된다. 버퍼 메모리 (1700)는 외부 (외부 호스트 및 불 휘발성 메모리(들))에서 전송되는 데이터를 임시 저장하기 위한 SRAM과 CPU (1400)에 의해서 운용될 프로그램 및 데이터를 저장하기 위한 SRAM으로 구성될 수 있다. 하지만, 버퍼 메모리가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. CPU (1400)는 호스트 및 플래시 인터페이스 제어 블록들 (1300, 1800) 내의 제어 레지스터들 (1301, 1801)의 값들을 이용하여 임의의 명령을 발생하거나 읽기/쓰기 동작에 필요한 다양한 제어 정보를 제어 레지스터들 (1301, 1801)에 설정한다. 예를 들면, 외부에서 읽기/쓰기 명령이 입력되면, 읽기/쓰기 명령은 호스트 인터페이스 제어 블록 (1300)의 레지스터 (1301)에 저장된다. 호스트 인터페이스 제어 블록 (1300)은 저장된 명령에 따라 CPU (1400)에게 읽기/쓰기 명령이 입력되었음을 알려준다. CPU (1400)는 읽기/쓰기 명령에 따라 호스트 인터페이스 제어 블록 (1300) 및 버퍼 제어/중재 블록 (1600)을 제어한다. 또한, CPU (1400)는 플래시 인터페이스 제어 블록 (1800)의 레지스터 (1801)에 읽기/쓰기 명령을 저장한다. 플래시 인터페이스 제어 블록 (1800)은 레지스터 (1801)에 저장된 명령에 따라 제 2 채널을 통해 플래시 메모리들에 대한 읽기/쓰기 동작을 제어한다.
본 발명에 따르면, 제 2 포트에 연결되는 불 휘발성 메모리들에 대한 읽기 또는 쓰기 동작이 요구될 때, 데이터 전송은 반도체 디스크 제어 장치 (1000) 내의 CPU 버스 (1003)를 통해 수행되는 것이 아니라 피포 경로를 통해 수행된다. 즉, 제 1 포트에서 제 2 포트로의 (또는 제 2 포트에서 제 1 포트로의) 데이터 전송은 CPU 버스 (1003)의 사용없이 수행되며, 그 결과 데이터 전송 속도는 CPU 버스 (1003)의 속도에 영향을 받지 않는다.
도 2는 도 1에 도시된 버퍼 제어/중재 블록과 피포들을 연결하는 버스 구조를 보여주는 블록도이고, 도 3a 및 도 3b는 버퍼 제어/중재 블록과 피포들의 동작을 설명하기 위한 타이밍도들이다.
먼저, 도 2를 참조하면, 버퍼 제어/중재 블록 (1600)은 피포들 (L_FIFO, R0_FIFO-Rn_FIFO)로부터 데이터 처리에 대한 요청이 있을 때 데이터 처리 요청을 승인하도록 구성된다. 피포 (L_FIFO)와 버퍼 제어/중재 블록 (1600) 사이의 버스 (1005)는 요청 신호 (REQ0), 승인 신호 (GRT0), 읽기/쓰기 구별 신호 (RW0), 어드레스 (ADDRESS0), 읽기 데이터 (RD0), 쓰기 데이터 (WD0), 그리고 데이터 유효 구간 신호 (D_VALID0)를 전송하도록 구성된다. 마찬가지로, 피포들 (R0_FIFO-Rn_FIFO)과 버퍼 제어/중재 블록 (1600) 사이의 버스들 (1006_0-1006_n) 각각은 요청 신호 (REQ1), 승인 신호 (GRT1), 읽기/쓰기 구별 신호 (RW1), 어드레스 (ADD1), 읽기 데이터 (RD1), 쓰기 데이터 (WD1), 그리고 데이터 유효 구간 신호 (D_VALID1)를 전송하도록 구성된다.
버퍼 메모리 (1700)에서 피포 (L_FIFO)로 데이터를 전송하는 경우, 도 3a 도시된 바와 같이, 피포 (L_FIFO)는 읽기 동작을 위한 요청 신호 (REQ0)를 활성화시킨다. 이와 동시에, 읽고자 하는 데이터의 어드레스 (ADDRESS0)가 피포 (L_FIFO)에서 버퍼 제어/중재 블록 (1600)으로 전송된다. 요청 신호 (REQ0)가 활성화될 때, 버퍼 제어/중재 블록 (1600)은 이전에 진행중인 프로세스가 없거나 종료되었을 경우 승인 신호 (GRT0)를 활성화시킨다. 데이터 처리 요청이 승인됨에 따라, 피포 (L_FIFO)는 어드레스들을 순차적으로 버퍼 제어/중재 블록 (1600)으로 보낸다. 버퍼 제어/중재 블록 (1600)은 입력된 어드레스들 (ADD1-ADD8)에 따라 버퍼 메모리 (1700)로부터 데이터를 읽고, 유효한 데이터 구간 신호 (D_VALID0)의 활성화 동안 읽혀진 데이터를 피포 (L_FIFO)로 출력한다. 이때, 피포 (L_FIFO)는 미리 정해진 양의 데이터 (예를 들면, 8개의 N-비트 데이터)가 입력될 때 요청 신호 (REQ0)를 비활성화시키며, 이는 버퍼 제어/중재 블록 (1600)이 다른 피포의 요청을 처리하게 한다.
피포 (L_FIFO)에서 버퍼 메모리 (1700)로 데이터를 전송하는 경우, 도 3b 도시된 바와 같이, 피포 (L_FIFO)는 쓰기 동작을 위한 요청 신호 (REQ0)를 활성화시킨다. 요청 신호 (REQ0)가 활성화될 때, 버퍼 제어/중재 블록 (1600)은 이전에 진행중인 프로세스가 없거나 종료되었을 경우 승인 신호 (GRT0)를 활성화시킨다. 데이터 처리 요청이 승인됨에 따라, 도 3b에 도시된 바와 같이, 피포 (L_FIFO)는 쓰고자 하는 데이터와 함께 어드레스들을 버퍼 제어/중재 블록 (1600)으로 순차적으로 보낸다. 버퍼 제어/중재 블록 (1600)은 입력된 데이터를 버퍼 메모리 (1700)에 저장한다. 이때, 피포 (L_FIFO)는 미리 정해진 양의 데이터 (예를 들면, 8개의 N-비트 데이터)가 출력될 때 요청 신호 (REQ0)를 비활성화시키며, 이는 버퍼 제어/중재 블록 (1600)이 다른 피포의 요청을 처리하게 한다.
버퍼 메모리 (1700)에서 피포 (Ri_FIFO)로의 데이터 전송은 도 3a에 도시된 것과 동일하게 수행되고, 피포 (Ri_FIFO)에서 버퍼 메모리 (1700)로의 데이터 전송은 도 3b에 도시된 것과 동일하게 수행된다. 피포들 (R0_FIFO-Rn_FIFO)와 관련된 읽기 및 쓰기 동작들은 그러므로 생략된다.
도 4는 도 1에 도시된 ECC 블록의 버스 구조를 보여주는 블록도이고, 도 5는 ECC 블록의 에러 검출 및 정정 동작을 설명하기 위한 타이밍도들이다. 먼저, 도 4를 참조하면, ECC 블록 (1900_0)과 피포 (R0_FIFO)을 연결하기 위한 버스는 ECC 요청 신호 (ECC_REQ), ECC 읽기/쓰기 구별 신호 (ECC_RW), ECC 어드레스 (ECC_ADDRESS), ECC 정정 데이터 (ECC_RMWD), ECC 승인 신호 (ECC_GRT), 그리고 ECC 읽기 데이터 (ECC_RD)를 전송하도록 구성된다.
피포 (R0_FIFO)를 경유하여 버퍼 메모리 (1700)로 데이터가 전송된다고 가정하자. 만약 전송된 데이터에 에러가 발생하면, ECC 블록 (1900_0)은 ECC 요청 신호 (ECC_REQ)를 활성화시키며, 이 요청 신호 (ECC_REQ)는 에러 데이터의 어드레스 (ADD1)와 함께 피포 (R0_FIFO)를 통해 버퍼 제어/중재 블록 (1600)으로 전달된다. 버퍼 제어/중재 블록 (1600)은 에러 정정을 위한 요청 신호 (ECC_REQ)가 어드레스 (ADD1)와 함께 입력될 때 승인 신호 (ECC_GRT)를 활성화시킨다. 이때, ECC 읽기/쓰기 구별 신호 (ECC_RW)는 읽기 동작을 나타내도록 하이로 유지된다. ECC 읽기/쓰기 구별 신호 (ECC_RW)의 하이-레벨 상태시, 에러 데이터는 버퍼 제어/중재 블록 (1600)의 제어하에 버퍼 메모리 (1700)으로부터 읽혀진다. 그렇게 읽혀진 에러 데이터 (RD)는 피포 (R0_FIFO)를 통해 ECC 블록 (1900_0)으로 전달된다. 에러 데이터 (RD)는 ECC 블록 (1900_0)에서 정정되고, 에러-정정된 데이터 (RMWD)는 피포 (R0_FIFO)를 통해 버퍼 제어/중재 블록 (1600)으로 전달된다. 이때, ECC 읽기/쓰기 구별 신호 (ECC_RW)는 쓰기 동작을 나타내는 로우 레벨로 천이한다. 버퍼 제어/중 재 블록 (1600)은 ECC 읽기/쓰기 구별 신호 (ECC_RW)에 응답하여 에러-정정된 데이터 (RMWD)가 버퍼 메모리 (1700)에 저장되게 한다. 이후, 버퍼 제어/중재 블록 (1600)은 승인 신호 (ECC_GRT)를 비활성화시킨다.
도 6은 도 1에 도시된 플래시 인터페이스 제어 블록의 채널들 중 어느 하나를 보여주는 블록도이다.
도 6을 참조하면, 하나의 채널에는 복수 개의 불 휘발성 메모리들이 연결되어 있다. 예시적인 실시예에 있어서, 불 휘발성 메모리들은 낸드 플래시 메모리로 구성된다. 잘 알려진 바와 같이, 낸드 플래시 메모리는 명령/어드레스/데이터 멀티플렉싱 입/출력 구조 (command/address/data multiplexed I/O structure)를 갖는다. 이는 입출력 핀들을 통해 명령, 어드레스 및 데이터가 제공됨을 의미한다. 하나의 채널에 4개의 불 휘발성 메모리들이 연결된다고 가정하면, 채널은 메모리들 (M0, M1, M2, M3)에 공통으로 연결된 입출력 라인들 (1802), 대응하는 메모리들에 각각 연결된 4개의 칩 인에이블 신호 라인들 (1803a-1803d), 그리고 대응하는 메모리들에 각각 연결된 4개의 레디/비지 신호 라인들 (1804a-1804d)로 구성된다. 또한, 비록 도면에는 도시되지 않았지만, /WE, /RE, CLE, ALE, 등과 같은 다른 제어 신호들이 불 휘발성 메모리들에 공통으로 제공될 것이다.
4개의 플래시 메모리들 (M0-M3)이 하나의 채널에 연결된다고 가정하자. 이러한 가정하에서, 하드웨어 및 소프트웨어 인터리브 방식의 쓰기 동작이 이하 상세히 설명될 것이다. 쓰기 동작을 수행하기 위해서, CPU (1400)는 CPU 버스 (1003)를 통해 플래시 인터페이스 제어 블록 (1800)의 레지스터 (1801)에 쓰기 명령을 저장한 다. 플래시 인터페이스 제어 블록 (1800)은 레지스터 (1801)에 저장된 쓰기 명령에 응답하여 플래시 메모리들에 대한 쓰기 동작을 수행한다. 앞서 설명된 채널 구조의 경우, 쓰여질 섹터 수가 2개 이상이면, 플래시 메모리들에 대한 쓰기 동작들이 하드웨어 및 소프트웨어 인터리브 방식으로 수행될 수 있다. 먼저, 하드웨어 인터리브 방식의 쓰기 동작이 도 7을 참조하여 이하 설명될 것이다. 도 7에는 4-웨이 인터리브 방식에 따른 쓰기 과정을 설명하기 위한 타이밍도가 도시되어 있다.
도 7을 참조하면, 일단 CPU (1400)에 의해서 임의 채널에 대한 쓰기 명령이 플래시 인터페이스 제어 블록 (1800)의 레지스터 (1801)에 쓰여지면, 플래시 인터페이스 제어 블록 (1800)은 CPU (1400)의 개입없이 연속적으로 프로그램될 데이터를 플래시 메모리들 (M0-M3)로 전송한다. 예를 들면, 프로그램될 데이터가 명령 및 어드레스와 함께 채널 (즉, 입출력 라인들) (1802)을 통해 플래시 메모리 (M0)로 연속적으로 전송되고, 전송된 데이터는 일정 시간 (tPROG(M0)) 동안 플래시 메모리 (M0)의 메모리 셀 어레이에 저장된다. 플래시 메모리 (M0)의 쓰기 동작이 수행되면, 도 7에 도시된 바와 같이, 플래시 인터페이스 제어 블록 (1800)은 채널 (즉, 입출력 라인들) (1802)을 통해 다른 플래시 메모리 (M1)로 프로그램될 데이터를 전송한다. 마찬가지로, 앞서 설명된 것과 동일한 방식으로 나머지 플래시 메모리들 (M2, M3)로 프로그램될 데이터가 각각 전송된다. 따라서, 채널은 명령, 어드레스 및 데이터 전송 구간 동안만 플래시 메모리들 (M0-M3) 각각에 의해서 점유된다. 또한, 채널은 쓰기 동작의 패스/페일 여부를 판별하기 위한 상태 읽기 구간 각 플래시 메모리에 의해서 점유된다. 일단 모든 데이터가 프로그램되면, 플래시 인터페이 스 제어 블록 (1800)은 이를 CPU (1400)에 알려준다. 채널에 공통으로 연결된 플래시 메모리들에 프로그램될 데이터는 버퍼 메모리 (1700)에서 읽혀진 데이터이다.
이하, 소프트웨어 인터리브 방식의 쓰기 동작이 도 8을 참조하여 이하 설명될 것이다. 도 8에는 플래시 메모리의 프로그램 시간이 일정하게 유지된다는 가정하에서 4-웨이 인터리브 방식에 따른 쓰기 과정을 설명하기 위한 타이밍도가 도시되어 있다. 소프트웨어 인터리브 방식에 따르면, 도 8을 참조하면, 일단 CPU (1400)에 의해서 임의 채널에 대한 쓰기 명령이 플래시 인터페이스 제어 블록 (1800)의 레지스터 (1801)에 쓰여지면, 플래시 인터페이스 제어 블록 (1800)은 CPU (1400)의 제어에 따라 플래시 메모리들 (M0-M3)의 쓰기 동작들을 제어한다. 예를 들면, 프로그램될 데이터 (WD0)가 명령 및 어드레스와 함께 채널 (즉, 입출력 라인들)을 통해 플래시 메모리 (M0)로 순차적으로 전송된다. 일단 프로그램될 데이터 (WD0)가 플래시 메모리 (M0)로 전송되면, 플래시 인터페이스 제어 블록 (1800)은 플래시 메모리 (M0)의 데이터 전송이 완료되었음을 CPU (1400)에게 알려준다. CPU (1400)는 프로그램 데이터가 전송될 채널의 정보와 함께 쓰기 명령을 레지스터 (1801)에 저장한다. 이러한 과정 (도 8에서, 'a'로 표기된 구간)은 플래시 메모리 (M0)에 전송된 데이터 (WD0)가 프로그램되는 구간 (tPROG) 내에서 수행된다. 레지스터 (1801)에 다시 쓰기 명령이 저장되면, 플래시 인터페이스 제어 블록 (1800)은 프로그램될 데이터 (WD1)를 명령 및 어드레스와 함께 채널 (즉, 입출력 라인들)을 통해 플래시 메모리 (M1)로 순차적으로 전송한다. 마찬가지로, 나머지 플래시 메모리들 (M2, M3)로의 데이터 전송은 CPU (1400)의 제어에 따라 앞서 설명된 것과 동 일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다.
하드웨어 인터리브 방식과 마찬가지로, 채널은 명령, 어드레스 및 데이터 전송 구간 동안만 플래시 메모리들 (M0-M3) 각각에 의해서 점유된다. 또한, 채널은 쓰기 동작의 패스/페일 여부를 판별하기 위한 상태 읽기 구간 동안 각 플래시 메모리에 의해서 점유된다.
앞서의 가정 (불 휘발성 메모리의 프로그램 시간이 일정하게 유지된다)과 달리, 플래시 메모리의 프로그램 시간 (tPROG)이 일정하게 유지되지 못한다. 즉, 플래시 메모리들의 프로그램 시간이 서로 다르기 때문에, 도 9에 도시된 바와 같이, 소프트웨어 인터리브 방식의 쓰기 동작 도중에 시간 손실이 발생할 수 있다.
도 10은 도 1에 도시된 플래시 인터페이스 제어 블록을 보여주는 블록도이다.
잘 알려진 바와 같이, REB와 같은 제어 신호를 이용하여 플래시 메모리로부터 플래시 인터페이스 제어 블록 (1800)으로 데이터가 전송된다. 이러한 경우, 데이터는 입출력 라인들의 라인 로딩 (line loading) 또는 전송 시간 (flight time)의 영향을 받아서 플래시 메모리로부터 플래시 인터페이스 제어 블록 (1800)으로 빠르게 또는 느리게 전송될 수 있다. 즉, 도 10에 도시된 바와 같이, A 지점의 데이터가 A' 지점으로 전달되는 시간은 시스템의 구성에 의해서 항상 달라지게 된다. 이러한 변화를 극복하기 위해서, 내부 데이터 페치 레지스터 (1810)의 데이터 페취 시점을 결정하는 페취 클록 신호 (F_CLK)의 페취 시간이 조정되어야 한다. 지연 회로 (1820)는 플래시 메모리에 인가되는 REB 신호에 응답하여 페취 클록 신호 (F_CLK)를 발생하며, 페취 클록 신호 (F_CLK)는 데이터 페취 레지스터 (1810)에 인가된다. 특히, 지연 회로 (1820)의 지연 시간은 플래시 인터페이스 제어 블록 (1800) 내의 레지스터 (1830)에 설정된 값에 의해서 또는 외부 패드 (1840)를 통해 인가되는 값에 따라 조정된다. 도 11에 도시된 바와 같이, REB 신호에 동기되어 출력되는 A 지점의 데이터는 △t 시간만큼 지연되어 A' 지점에 도달한다. 따라서, 지연 회로 (1820)를 통해 REB 신호를 △t만큼 지연시켜 페취 클록 신호 (F_CLK)를 생성함으로써 플래시 메모리로부터 전송되는 데이터를 안전하게 페취하는 것이 가능하다.
도 12는 플래시 인터페이스 제어 블록의 채널들에 연결될 수 있는 메모리 종류를 보여주는 블록도이다.
도 12를 참조하면, 하나의 채널에는 셀 당 1-비트 데이터가 저장되는 낸드 플래시 메모리들이 공통으로 연결되고, 다른 채널에는 셀 당 N-비트 데이터가 저장되는 낸드 플래시 메모리들이 공통으로 연결되며, 또 다른 채널에는 OneNAND 플래시 메모리들이 공통으로 연결될 수 있다. 다른 종류의 불 휘발성 메모리들이 각 채널에 연결될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 13은 본 발명에 따른 반도체 디스크 제어 장치에 의해서 지원되는 제 2 채널의 다른 구조를 보여주는 블록도이다.
도 13을 참조하면, x8 구조의 플래시 메모리들을 병렬로 연결하여 x16 구조의 플래시 메모리가 구성될 수 있다. 이러한 채널 구조에 따르면, 플래시 메모리들의 수 및 용량을 두 배로 늘리는 것이 가능하다. 두개의 칩들 중 하나는 입출력 라 인들 (IO[7:0])을 사용하고, 다른 하나는 입출력 라인들 (IO[15:8])을 사용한다. 이러한 경우, 모든 제어 신호들은 두 칩들에 의해서 공유되어야 한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 반도체 디스크 제어 장치의 데이터 전송이 CPU 버스를 통해 수행되는 것이 아니라 피포 경로를 통해 수행됨에 따라, 반도체 디스크 제어 장치의 데이터 전송 속도가 CPU 버스의 속도에 영향을 받지 않는다.

Claims (29)

  1. 제 1 포트와;
    복수 개의 채널들을 갖는 제 2 포트와;
    씨피유 버스에 연결된 중앙처리장치와;
    상기 제 2 포트에서 상기 제 1 포트로 또는 상기 제 1 포트에서 상기 제 2 포트로 전송될 데이터를 임시 저장하도록 구성된 버퍼 메모리와;
    상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 버퍼 메모리의 읽기 및 쓰기 동작들을 제어하도록 구성된 버퍼 제어/중재 블록과;
    상기 제 1 포트와 상기 버퍼 제어/중재 블록 사이에 연결되며, 상기 씨피유 버스의 사용없이 상기 버퍼 메모리에/로부터 저장될/읽혀진 데이터를 전송하도록 구성된 제 1 데이터 전송 블록과; 그리고
    상기 제 2 포트와 상기 버퍼 제어/중재 블록 사이에 연결되며, 상기 씨피유 버스의 사용없이 상기 버퍼 메모리에/로부터 저장될/읽혀진 데이터를 전송하도록 구성된 제 2 데이터 전송 블록을 포함하는 반도체 디스크 제어 장치.
  2. 제 1 항에 있어서,
    상기 제 1 데이터 전송 블록은
    상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 제 1 포트를 통해 외부 호스트와 인터페이스하도록 구성된 호스트 인터페이스 제어 블록 과; 그리고
    상기 호스트 인터페이스 제어 블록과 상기 버퍼 제어/중재 블록 사이에 데이터 전송 경로를 제공하도록 구성된 제 1 피포를 포함하는 반도체 디스크 제어 장치.
  3. 제 2 항에 있어서,
    상기 제 1 포트는
    직렬 ATA 인터페이스 방식의 외부 호스트와 연결되는 제 1 채널과;
    병렬 ATA 인터페이스 방식의 외부 호스트와 연결되는 제 2 채널과;
    상기 제 1 채널을 통해 입력되는/출력될 데이터를 직렬 ATA 포맷으로/병렬 ATA 포맷으로 변환하는 변환 블록과; 그리고
    상기 제 2 채널을 통해 입력된 데이터 또는 상기 변환 블록으로부터 출력된 데이터를 선택적으로 상기 호스트 인터페이스 제어 블록으로 그리고 상기 호스트 인터페이스 제어 블록으로부터 출력된 데이터를 선택적으로 상기 제 2 채널 또는 상기 변환 블록으로 전달하는 멀티플렉서를 포함하는 반도체 디스크 제어 장치.
  4. 제 3 항에 있어서,
    상기 제 1 포트는 상기 제 1 채널을 통해 입력된 데이터가 상기 호스트 인터페이스 제어 블록으로 직접 전송되도록 그리고 상기 호스트 인터페이스 블록으로부터 출력된 데이터가 상기 제 1 채널을 통해 상기 직렬 ATA 인터페이스 방식의 외부 호스트로 직접 전송되도록 구성되는 반도체 디스크 제어 장치.
  5. 제 2 항에 있어서,
    상기 제 2 데이터 전송 블록은
    상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 제 2 포트를 통해 반도체 메모리들과 인터페이스하도록 구성된 메모리 인터페이스 제어 블록과; 그리고
    상기 제 2 포트의 채널들에 각각 대응하며, 상기 메모리 인터페이스 제어 블록과 상기 버퍼 제어/중재 블록 사이에 데이터 전송 경로들을 제공하도록 구성된 복수 개의 제 2 피포들을 포함하는 반도체 디스크 제어 장치.
  6. 제 5 항에 있어서,
    상기 제 2 피포들에 각각 연결되며, 대응하는 제 2 피포들을 통해 전송되는 데이터의 에러를 검출하도록 그리고 상기 반도체 메모리들로 전송되는 데이터의 에러정정코드를 생성하도록 구성된 복수 개의 에러정정코드 블록들을 더 포함하는 반도체 디스크 제어 장치.
  7. 제 6 항에 있어서,
    상기 에러정정코드 블록들 각각은 대응하는 피포를 통해 전달되는 데이터로부터 에러가 검출될 때 상기 중앙처리장치의 개입없이 상기 에러 데이터를 정정하 도록 구성되는 반도체 디스크 제어 장치.
  8. 제 1 항에 있어서,
    상기 제 2 포트의 채널들 각각에는 복수 개의 불 휘발성 메모리들이 연결되는 반도체 디스크 제어 장치.
  9. 제 8 항에 있어서,
    상기 각 채널에 연결된 불 휘발성 메모리들은 동일한 타입의 불 휘발성 메모리로 구성되는 반도체 디스크 제어 장치.
  10. 제 9 항에 있어서,
    상기 각 채널에는 동일한 타입의 불 휘발성 메모리들이 연결되는 반도체 디스크 제어 장치.
  11. 제 9 항에 있어서,
    상기 각 채널에는 상이한 타입의 불 휘발성 메모리들이 연결되는 반도체 디스크 제어 장치.
  12. 제 8 항에 있어서,
    상기 제 2 데이터 전송 블록은, 파워-업시, 상기 제 2 포트의 채널들에 연결 된 불 휘발성 메모리들의 타입들을 진단하고 상기 진단된 결과에 따라 상기 각 채널의 불 휘발성 메모리들의 읽기 및 쓰기 동작들을 제어하도록 구성되는 반도체 디스크 제어 장치.
  13. 제 5 항에 있어서,
    상기 제 2 데이터 전송 블록은 상기 제 2 포트의 채널들에 대하여 읽기 및 쓰기 동작들이 요구될 때 하드웨어 및 소프트웨어 인터리브 방식들 중 어느 하나에 따라, 상기 제 2 포트의 채널들에 연결된, 상기 반도체 메모리들에 대한 읽기 및 쓰기 동작들을 제어하도록 구성되는 반도체 디스크 제어 장치.
  14. 제 5 항에 있어서,
    상기 버퍼 제어/중재 블록은 상기 제 1 및 제 2 피포들로부터 데이터 처리 요청이 발생할 때 라운드-로빈 방식에 따라 데이터를 처리하도록 구성되는 반도체 디스크 제어 장치.
  15. 제 5 항에 있어서,
    상기 메모리 인터페이스 제어 블록은
    상기 제 2 포트를 통해 반도체 메모리로 전송될 제 1 클록 신호를 발생하도록 구성된 제어 로직과;
    상기 반도체 메모리는 상기 제 1 클록 신호에 동기되어 데이터를 출력하며;
    제 2 클록 신호에 동기되어 상기 반도체 메모리로부터 전송되는 데이터를 페취하도록 구성된 데이터 페취 레지스터와; 그리고
    상기 제 1 클록 신호를 지연시켜 상기 제 2 클록 신호를 출력하는 지연 회로를 포함하는 반도체 디스크 제어 장치.
  16. 제 15 항에 있어서,
    상기 지연 회로의 지연 시간은 외부로부터 제공되는 지연 정보에 의해서 결정되는 반도체 디스크 제어 장치.
  17. 제 15 항에 있어서,
    상기 메모리 인터페이스 제어 블록은 상기 지연 회로의 지연 시간을 결정하기 위한 지연 정보를 저장하도록 구성된 레지스터를 더 포함하는 반도체 디스크 제어 장치.
  18. 제 1 포트와;
    복수 개의 채널들을 갖는 제 2 포트와;
    씨피유 버스에 연결된 중앙처리장치와;
    상기 제 2 포트에서 상기 제 1 포트로 또는 상기 제 1 포트에서 상기 제 2 포트로 전송될 데이터를 임시 저장하도록 구성된 버퍼 메모리와;
    상기 제 1 포트 및 상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어 에 따라 외부 호스트와 인터페이스하도록 구성된 호스트 인터페이스 제어 블록과;
    상기 씨피유 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 상기 버퍼 메모리를 제어하도록 구성된 버퍼 제어/중재 블록과;
    상기 호스트 인터페이스 제어 블록과 상기 버퍼 제어/중재 블록 사이에 데이터 전송 경로를 제공하도록 구성된 제 1 피포와;
    상기 제 2 포트 및 상기 내부 제어 버스에 연결되며, 상기 중앙처리장치의 제어에 따라 불 휘발성 메모리들과 인터페이스하도록 구성된 메모리 인터페이스 제어 블록과; 그리고
    상기 메모리 인터페이스 제어 블록과 상기 버퍼 제어/중재 블록 사이에 데이터 전송 경로들을 제공하도록 구성된 복수 개의 제 2 피포들을 포함하는 반도체 디스크 제어 장치.
  19. 제 18 항에 있어서,
    상기 제 2 피포들에 각각 연결되며, 대응하는 제 2 피포들을 통해 전송되는 데이터의 에러를 검출하도록 그리고 상기 불 휘발성 메모리들로 전송되는 데이터의 에러정정코드를 생성하도록 구성된 복수 개의 에러정정코드 블록들을 더 포함하는 반도체 디스크 제어 장치.
  20. 제 19 항에 있어서,
    상기 에러정정코드 블록들 각각은 대응하는 피포를 통해 전달되는 데이터로 부터 에러가 검출될 때 상기 중앙처리장치의 개입없이 상기 에러 데이터를 정정하도록 구성되는 반도체 디스크 제어 장치.
  21. 제 18 항에 있어서,
    상기 각 채널에 연결된 불 휘발성 메모리들은 동일한 타입의 불 휘발성 메모리로 구성되는 반도체 디스크 제어 장치.
  22. 제 21 항에 있어서,
    상기 각 채널에는 동일한 타입의 불 휘발성 메모리들이 연결되는 반도체 디스크 제어 장치.
  23. 제 18 항에 있어서,
    상기 각 채널에는 상이한 타입의 불 휘발성 메모리들이 연결되는 반도체 디스크 제어 장치.
  24. 제 18 항에 있어서,
    상기 메모리 인터페이스 제어 블록은, 파워-업시, 상기 제 2 포트의 채널들에 연결된 불 휘발성 메모리들의 타입들을 진단하고 상기 진단된 결과에 따라 상기 각 채널의 불 휘발성 메모리들의 읽기 및 쓰기 동작들을 제어하도록 구성되는 반도체 디스크 제어 장치.
  25. 제 18 항에 있어서,
    상기 메모리 인터페이스 제어 블록은 상기 제 2 포트의 채널들에 대하여 읽기 및 쓰기 동작들이 요구될 때 하드웨어 및 소프트웨어 인터리브 방식들 중 어느 하나에 따라, 상기 제 2 포트의 채널들에 연결된, 상기 불 휘발성 메모리들에 대한 읽기 및 쓰기 동작들을 제어하도록 구성되는 반도체 디스크 제어 장치.
  26. 제 18 항에 있어서,
    상기 버퍼 제어/중재 블록은 상기 제 1 및 제 2 피포들로부터 데이터 처리 요청이 발생할 때 라운드-로빈 방식에 따라 데이터를 처리하도록 구성되는 반도체 디스크 제어 장치.
  27. 제 18 항에 있어서,
    상기 메모리 인터페이스 제어 블록은
    상기 제 2 포트를 통해 불 휘발성 메모리로 전송될 제 1 클록 신호를 발생하도록 구성된 제어 로직과;
    상기 불 휘발성 메모리는 상기 제 1 클록 신호에 동기되어 데이터를 출력하며;
    제 2 클록 신호에 동기되어 상기 불 휘발성 메모리로부터 전송되는 데이터를 페취하도록 구성된 데이터 페취 레지스터와; 그리고
    상기 제 1 클록 신호를 지연시켜 상기 제 2 클록 신호를 출력하는 지연 회로를 포함하는 반도체 디스크 제어 장치.
  28. 제 27 항에 있어서,
    상기 지연 회로의 지연 시간은 외부로부터 제공되는 지연 정보에 의해서 결정되는 반도체 디스크 제어 장치.
  29. 제 27 항에 있어서,
    상기 메모리 인터페이스 제어 블록은 상기 지연 회로의 지연 시간을 결정하기 위한 지연 정보를 저장하도록 구성된 레지스터를 더 포함하는 반도체 디스크 제어 장치.
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