KR101504338B1 - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 데이터를 랜덤화하고 랜덤화된 데이터를 저장하는 단계; 상기 랜덤화된 데이터를 소거하는 단계; 및 독출 명령어가 입력된 경우 상기 불휘발성 메모리 장치의 플래그 셀의 정보에 따라 소거된 데이터를 출력하는 단계를 포함한다. 상기 플래그 셀의 정보는 상기 불휘발성 메모리 장치의 프로그램 된 상태를 포함한다. 따라서, 본 발명에 따른 불휘발성 메모리 장치는 소거된 페이지 데이터를 독출하는 경우 정상적으로 소거된 데이터를 출력할 수 있다.

Description

불휘발성 메모리 장치의 동작 방법{OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는 데이터를 랜덤화하여 저장하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
불휘발성 메모리 장치는 플래시 메모리 장치, 가변 저항 메모리 장치 등을 포함한다. 플래시 메모리 장치는 일반적으로 NAND 플래시 메모리와 NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가진다. 따라서, NOR 플래시 메모리는 우수한 랜덤 억세스 시간 특성을 갖는다.
NAND 플래시 메모리는 복수의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 콘택트만을 필요로 한다. 따라서, NAND 플래시 메모리는 집적도면에서 우수한 특성을 갖는다.
최근에, 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수의 데이타를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행된다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell;MLC)이라고 하고, 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single-Level Cell;SLC)이라 한다. 일반적으로, 멀티 레벨 셀(MLC)은 일반적으로 2개 이상의 드레솔드(Threshold) 전압분포를 가진다.
본 발명의 목적은 소거된 페이지 데이터를 독출하는 경우 정상적으로 소거된 데이터를 출력하는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 데이터를 랜덤화하고 랜덤화된 데이터를 저장하는 단계; 상기 랜덤화된 데이터를 소거하는 단계; 및 독출 명령어가 입력된 경우 상기 불휘발성 메모리 장치의 플래그 셀의 정보에 따라 소거된 데이터를 출력하는 단계를 포함한다.
실시 예로서, 상기 플래그 셀의 정보는 상기 불휘발성 메모리 장치의 프로그램 된 상태를 포함한다.
실시 예로서, 상기 데이터를 랜덤화하는 단계는, 상기 데이터에 대응하는 어드레스를 이용하여 시드(seed)를 생성하는 단계; 상기 시드를 사용하여 랜덤 키를 생성하는 단계; 및 상기 랜덤 키를 사용하여 상기 데이터를 랜덤화하는 단계를 포함한다.
실시 예로서, 상기 랜덤화 단계는 상기 데이터 및 상기 랜덤 키를 XOR 연산하는 단계를 포함한다.
실시 예로서, 상기 어드레스 신호는 엑스-어드레스(X-address), 와이-어드레스(Y-address) 및 상기 엑스-어드레스와 상기 와이-어드레스의 조합(Combination) 중 어느 하나를 포함한다.
본 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 동작 방법은 데이터를 랜덤화하고 랜덤화된 데이터를 저장하는 단계; 상기 랜덤화된 데이터를 소거하는 단계; 독출 명령어가 입력된 경우 상기 소거된 데이터를 센싱하고, 센싱한 결과에 따라 소거된 데이터를 출력하는 단계를 포함한다.
실시 예로서, 상기 소거된 데이터를 출력하는 단계는 상기 센싱한 결과, 상기 소거된 데이터가 모두 1인 경우 상기 소거된 데이터를 출력한다.
본 발명에 의하면, 소거된 페이지 데이터를 독출하는 경우 정상적으로 소거된 데이터를 출력할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
메모리 집적도 향상은 메모리 셀들 간의 간섭(interference)을 증가시킬 것이다. 즉, 인접한 메모리 셀들의 상태(즉, 저장된 데이터 값)에 따라 간섭은 증감될 것이다. 따라서, 본 발명은 인접한 셀들의 데이터 값(즉, 데이터 패턴)들에 따른 간섭을 최소화하기 위하여 데이터를 랜덤하게 저장하고, 디랜덤하게 독출한다.
본 발명의 실시예는 플래시 메모리에 대하여 설명된다. 그러나, 본 발명은 메모리의 집적으로 인하여 메모리 셀들 간의 간섭을 최소화하기 위해서는 적용된다. 따라서, 본 발명은 플래시 메모리에 한정되지는 않을 것이다.
본 발명의 실시예에 따른 플래시 메모리 셀에는 프로그램 전압 디스터브(Program Voltage Disturb), 패스 전압 디스터브(Pass Voltage Disturb), F-폴리 커플링(F-Poly Coupling) 등과 같은 간섭이 존재할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치(100)을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 플래시 메모리 장치를 예시한다. 또한, 본 발명의 실시예에 따른 메모리 장치(100)는 메모리 셀의 집적에 의하여 셀들 간의 간섭을 발생할 수 있는 모든 메모리 장치에 적용될 수 있다.
메모리 장치(100)는 M-비트 데이터 정보(M은 1 또는 그보다 큰 정수)를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 복수의 영역들로 구분될 수 있다. 복수의 영역들은 일반 데이터를 저장하는 데이터 영역과 스페어 영역을 포함할 것이다. 메모리 셀 어레이(110)의 영역들 각각은 복수의 메모리 블록들로 구성될 것이다. 메모리 블록의 구성은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명에 따른 메모리 장치(100)는 페이지 버퍼 회로(120), 디코더 회로(130), 전압 발생 회로(140), 제어 회로(150), 패스 페일 체커(160), 랜덤 데이터 인터페이스부(170) 및 입출력 데이터 버퍼 회로(180)를 더 포함한다.
페이지 버퍼 회로(120)는 제어 회로(150)의 제어에 따라 메모리 셀 어레이(110)로부터/에 데이터를 읽도록/프로그램하도록 구성될 것이다. 디코더 회로(130)는 제어 회로(150)에 의해서 제어되며, 메모리 셀 어레이(110)의 메모리 블록을 선택하도록 그리고 선택된 메모리 블록의 워드 라인을 선택하도록 구성될 것이다. 선택된 워드 라인은 전압 발생 회로(140)로부터의 워드 라인 전압으로 구동될 것이다. 전압 발생 회로(140)는 제어 회로(150)에 의해서 제어되며, 메모리 셀 어레이(110)에 공급될 워드 라인 전압(예를 들면, 읽기 전압, 프로그램 전압, 패스 전압, 로컬 전압, 검증 전압, 등)을 발생하도록 구성될 것이다.
패스 페일 체커(160)는 프로그램 동작시 페이지 버퍼 회로(120)로부터 독출된 결과를 제어 회로(150)에 전송한다. 입출력 데이터 버퍼 회로(180)는 페이지 버퍼 회로(120)로부터 독출된 결과를 입력받아 외부로 전송하고, 외부로부터 전송된 데이터를 페이지 버퍼 회로(120)에 전달한다. 제어 회로(150)는 메모리 장치(100)의 전반적인 동작을 제어하도록 구성될 것이다.
랜덤 데이터 인터페이스부(170)는 입출력 데이터 버퍼 회로(180)로부터 입력된 데이터를 랜덤화하여 페이지 버퍼 회로(120)에 전송하고, 페이지 버퍼 회로(120)로부터 독출된 데이터는 디랜덤화하여 입출력 데이터 버퍼 회로(180)에 전송한다. 본 발명의 실시예에 따른 랜덤 데이터 인터페이스부(170)는 도 2 및 도 3에서 상세히 설명될 것이다.
계속해서 도 1을 참조하면, 본 발명에 따른 메모리 장치(100)는 메모리 컨트롤러로부터의 요청에 응답하여 제어되도록 구성될 것이다. 비록 도면에는 도시되지 않았지만, 메모리 컨트롤러는 중앙처리장치 또는 마이크로프로세서와 같은 프로세싱 유니트, ECC, 버퍼 메모리 등을 포함하며, 이는 이 분야에 잘 알려져 있다.
도 2는 도 1에 도시된 랜덤 데이터 인터페이스부를 상세히 도시한 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 랜덤 데이터 인터페이스부(170)는 어드레스 버퍼(171), 랜덤 시퀀스 생성부(172), 제1 및 제2 익스클루시브 오아 게이트(173a-b), 입력 멀티플렉서(174), 제1 및 제2 이븐/오드 래치(175a-b), 플래그 셀 체커(176), 출력먹스_컨트롤러(177) 및 출력 멀티플렉서(178)을 포함한다.
일반적인 독출 명령어는 어드레스 신호와 같이 입력된다. 어드레스 버퍼(171)는 어드레스 신호를 입력 받아 랜덤 시퀀스 생성부(172)에 전송한다. 어드레스 버퍼(171)는 엑스- 어드레스(X-address)(즉, 페이지 어드레스)가 입력된다.
또한, 본 발명의 실시예에 따른 어드레스 버퍼(171)에는 디코더(130)에 입력되는 와이-어드레스(Y-address) 또는 엑스-어드레스(X-address) 및 와이-어드레스(Y-address)의 조합(Combination)이 입력될 수 있다.
랜덤 시퀀스 생성부(172)는 랜덤 키를 생성한다. 본 발명의 실시예에 따른 랜덤 시퀀스 생성부(172)는 선형 피드백 시그내쳐 레지스터(LFSR: Linear Feedback Signature Register)로 구성된다. 랜덤 시퀀스 생성부(172)는 어드레스 버퍼(171)로부터 입력된 어드레스 신호를 사용하여 랜덤 키를 발생한다. 랜덤 시퀀스 생성부(172)는 도 3을 통하여 상세히 설명된다.
제1 익스클루시브 오아 게이트(173a)는 랜덤 시퀀스 생성부(172)로부터 생성된 랜덤 키와 입력 버퍼(181)로부터 전송된 데이터를 익스클루시브 오아(Exclusive-OR)하여 랜덤화된 데이터를 출력한다.
입력 멀티플렉서(174)는 제어 회로(150)으로부터 전송된 랜덤 신호(Random)의 제어에 따라 제1 익스클루시브 오아 게이트(173a)로부터 전송된 랜덤화된 데이터와 입력 버퍼(181)로부터 전송된 데이터 중 어느 하나를 출력한다. 제1 이븐/오드 래치(175a)는 입력 멀티플렉서(174)로부터 전송된 데이터를 페이지 버퍼 회로(120)에 전송한다. 랜덤 신호(Random)가 활성화된 경우 메모리 셀 어레이(110)는 페이지 버퍼 회로(120)로부터 전송된 랜덤화된 데이터를 저장할 것이다.
랜덤화된 데이터의 독출 동작에서 메모리 셀 어레이(110)는 랜덤화된 데이터를 페이지 버퍼 회로(120)에 전송한다. 제2 이븐/오드 래치(175b)는 페이지 버퍼 회로(120)부터 전송된 랜덤화된 데이터를 제2 익스클루시브 오아 게이트(173b)에 전송한다.
제2 익스클루시브 오아 게이트(173b)는 랜덤 시퀀스 생성부(172)로부터 생성된 랜덤 키와 제2 이븐/오드 래치(175b)로부터 전송된 데이터를 익스클루시브 오아(Exclusive-OR)하여 디랜덤(Derandom)화된 데이터를 출력한다.
삭제
페이지 버퍼 회로(120)은 플래그 셀(111)의 정보를 독출하여 플래그 셀 체커(176)에 전송한다. 플래그 셀(111)은 메모리 셀 어레이(110)의 프로그램의 상태를 저장한다. 즉, 플래그 셀(111)은 메모리 셀 어레이(110) 내 모든 블록들 각각의 페이지들의 프로그램된 상태 정보를 저장한다. 따라서, 플래그 셀 체커(176)는 메모리 셀 어레이(110)가 소거되었는지를 플래그 셀(111)의 프로그램 상태 정보를 통하여 확인한다.
플래그 셀 체커(176)은 페이지 버퍼 회로(120)로부터 전송된 프로그램 상태 정보를 독출하여 출력먹스_컨트롤러(177)을 제어한다. 출력먹스_컨트롤러(177)는 제어 회로(150)으로부터 전송된 랜덤 신호(Random)와 플래그 셀 체커(176)의 출력을 입력받아 출력 멀티플렉서(178)를 제어한다.
출력 멀티플렉서(178)는 출력먹스_컨트롤러(177)의 제어에 따라 제2 익스클루시브 오아 게이트(173b)로부터 전송된 랜덤화된 데이터와 제2 이븐/오드 래치(175b)로부터 전송된 데이터 중 어느 하나를 출력한다. 출력 버퍼(182)는 출력 멀티플렉서(178)로부터 전송된 데이터를 출력한다.
랜덤 신호(Random)에 따라 출력 멀티플렉서(178)는 디랜덤화된 데이터를 출력하도록 제어한다. 또한, 출력먹스_컨트롤러(177)는 플래그 셀 체커(176)로부터 전송된 프로그램 상태 정보를 입력받아 소거된 데이터를 출력하도록 출력 멀티플렉서(178)를 제어한다.
기입 및 독출 동작에 따른 데이터의 랜덤화 변화 과정은 도 4를 통하여 상세히 설명된다. 또한, 기입 및 독출 동작에 따른 데이터의 비랜덤화 변화 과정은 도 5를 통하여 상세히 설명된다.
본 발명의 실시예에 따른 메모리 장치(100)는 데이터를 랜덤화하여 저장하고, 디랜덤화하여 독출한다. 메모리 장치(100)가 소거되는 경우 메모리 장치(100) 의 모든 블록의 데이터들은 소거된다.
메모리 장치의 소비자(Customer)는 메모리 장치(100)의 보안상 또는 디버깅(debugging) 목적으로 소거된 데이터를 독출을 요구한다. 소거된 메모리 장치(100)가 독출되는 경우 메모리 장치(100)는 소거된 데이터를 디랜덤화하여 독출한다. 소거된 페이지의 데이터를 독출하는 동작은 도 6의 순서도를 통하여 상세히 설명된다.
본 발명의 실시예에 따른 랜덤화된 데이터의 기입 동작은 또한, 본 발명의 실시예에 따른 랜덤화된 데이터의 독출 동작은 도 8를 통하여 상세히 설명된다.
도 3는 도 2에 도시된 랜덤 시퀀스 생성기를 상세히 도시한 블록도이다.
도 2 및 도 3을 참조하면, 랜덤 시퀀스 생성부(172)는 제1 내지 제10 플립플럽(FF:Flip-Flop)과 익스클루시브 오아 게이트(XOR: Exclusive-OR Gate)를 포함한다.
본 발명의 실시예에 따른 랜덤 시퀀스 생성부(172)는 선형 피드백 시그내쳐 레지스터(LFSR: Linear Feedback Signature Register)로 구성된다. 일반적으로 선형 피드백 시그내쳐 레지스터(LFSR)는 랜덤한 데이터를 발생하는 장치로 사용된다. 랜덤 시퀀스 생성부(172)는 시드(Seed)와 클록(CLK) 신호를 입력받고 랜덤한 데이터를 제1 및 제2 익스클루시브 오아 게이트(173a-b)에 전송한다.
도 4은 본 발명의 실시예에 따른 랜덤 동작을 도시한 블록도이다.
도 4를 참조하면, 기입 동작은 다음과 같다. 데이터 입력 버퍼(41)는 소오스 데이터(1100)을 입력받는다. 데이터 랜덤부(42)는 데이터 입력 버퍼(41)로부터 입 력된 소오스 데이터(1100)를 랜덤화된 데이터(1010)로 변환한다. 데이터 랜덤부(42)는 데이터 레지스터(43)를 통하여 메모리 셀(44)에 랜덤화된 데이터(1010)를 저장한다.
독출 동작은 다음과 같다. 메모리 셀(44)는 랜덤화된 데이터(1010)를 데이터 레지스터(43)를 통하여 데이터 디랜덤부(45)에 독출한다. 데이터 디랜덤부(45)는 랜덤화된 데이터(1010)를 디랜덤화된 데이터(1100)로 변환한다. 데이터 출력 버퍼(46)는 디랜덤화된 데이터(1100)를 출력한다.
도 5은 본 발명의 실시예에 따른 비랜덤 동작을 도시한 블록도이다.
도 5를 참조하면, 비랜덤 기입 동작은 다음과 같다. 데이터 입력 버퍼(51)는 소오스 데이터(1100)을 입력받는다. 비랜덤 기입 동작에서 데이터 랜덤부(52) 및 데이터 디랜덤부(55)는 동작하지 않는다. 데이터 레지스터(53)는 소오스 데이터(1100)를 전송받아 메모리 셀(54)에 소오스 데이터(1100)를 저장한다.
비랜덤 독출 동작은 다음과 같다. 메모리 셀(54)는 소오스 데이터(1100)를 데이터 레지스터(53)를 통하여 데이터 출력 버퍼(56)에 전송한다. 데이터 출력 버퍼(56)는 소오스 데이터(1100)를 출력한다.
도 6은 본 발명의 실싱예에 따른 소거후 독출 동작을 도시한 블록도이다.
도 6를 참조하면, 소거후 독출 동작은 다음과 같다. 메모리 셀(61)은 소거된 데이터(111...111)를 데이터 레지스터(62)에 전송한다. 데이터 레지스터(62)는 소거후 독출 동작시에는 소거된 데이터(111...111)를 데이터 출력 버퍼(64)에 전송한다. 데이터 출력 버퍼(64)는 소거된 데이터(111...111)를 출력한다. 데이터 디랜덤 부(63)는 독출 동작시에는 데이터(111...111)를 디랜덤화하여 데이터 출력 버퍼(64)에 전송한다. 데이터 출력 버퍼(64)는 디랜덤화 데이터(101...001)를 출력한다.
도 7는 본 발명의 실시예에 따른 랜덤화된 데이터를 기입하는 동작을 도시한 순서도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 기입 동작은 S11-S15 단계를 포함한다. S11 단계에서 데이터를 입력받는다. S12 단계에서 입력된 데이터를 랜덤화할 것인가를 판단한다. 랜덤화하는 경우 S13 단계를 수행한다. S13 단계에서 입력된 데이터를 랜덤화한다. S14 단계에서 랜덤화된 데이터를 기입한다. 그리고 랜덤화하지 않은 경우 S15 단계에서 입력된 데이터를 기입한다.
도 8는 본 발명의 실시예에 따른 랜덤화된 데이터를 독출하는 동작을 도시한 블록도이다.
도 1, 도 2 및 도 8을 참조하면, 본 발명의 실시예에 따른 독출 동작은 S21-S25 단계를 포함한다. S21 단계에서 페이지 버퍼 회로(120)는 출력될 데이터를 센싱한다. S22 단계에서 소거된 페이지를 독출할 것인가를 판단한다. 소거된 페이지를 독출하는 경우 S23 단계를 수행한다. S23 단계에서 센싱된 데이터를 출력한다. 그리고 소거된 페이지를 독출하지 않는 경우 S24 단계에서 센싱된 데이터를 디랜덤화하고, S25 단계에서 디랜덤화된 데이터를 출력한다.
도 9은 본 발명의 제2 실시예에 따른 메모리 장치를 도시한 블록도이고, 도 10는 도 9에 도시된 랜덤 데이터 인터페이스부를 상세히 도시한 블록도이다.
도 9을 참조하면, 본 발명의 제2 실시예에 따른 메모리 장치(200)는 메모리 셀 어레이(210), 페이지 버퍼 회로(220), 디코더 회로(230), 전압 발생 회로(240), 제어 회로(250), 패스 페일 체커(260), 랜덤 데이터 인터페이스부(270) 및 입출력 데이터 버퍼 회로(280)를 포함한다.
페이지 버퍼 회로(220)는 제어 회로(250)의 제어에 따라 메모리 셀 어레이(210)로부터/에 데이터를 읽도록/프로그램하도록 구성될 것이다. 디코더 회로(230)는 제어 회로(250)에 의해서 제어되며, 메모리 셀 어레이(210)의 메모리 블록을 선택하도록 그리고 선택된 메모리 블록의 워드 라인을 선택하도록 구성될 것이다. 선택된 워드 라인은 전압 발생 회로(240)로부터의 워드 라인 전압으로 구동될 것이다. 전압 발생 회로(240)는 제어 회로(250)에 의해서 제어되며, 메모리 셀 어레이(210)에 공급될 워드 라인 전압(예를 들면, 읽기 전압, 프로그램 전압, 패스 전압, 로컬 전압, 검증 전압, 등)을 발생하도록 구성될 것이다.
패스 페일 체커(260)는 프로그램 동작시 페이지 버퍼 회로(120)로부터 독출된 결과를 제어 회로(250)에 전송한다. 입출력 데이터 버퍼 회로(280)는 페이지 버퍼 회로(220)로부터 독출된 결과를 입력받아 외부로 전송하고, 외부로부터 전송된 데이터를 페이지 버퍼 회로(220)에 전달한다. 제어 회로(250)는 메모리 장치(200)의 전반적인 동작을 제어하도록 구성될 것이다.
랜덤 데이터 인터페이스부(270)는 입출력 데이터 버퍼 회로(280)로부터 입력된 데이터를 랜덤화하여 페이지 버퍼 회로(220)에 전송하고, 페이지 버퍼 회로(220)로부터 독출된 데이터는 디랜덤화하여 입출력 데이터 버퍼 회로(280)에 전 달한다. 본 발명의 실시예에 따른 랜덤 데이터 인터페이스부(170)는 도 10에서 상세히 설명된다.
계속해서 도 9 및 도 10를 참조하면, 본 발명의 실시예에 따른 랜덤 데이터 인터페이스부(270)는 어드레스 버퍼(271), 랜덤 시퀀스 생성부(272), 제1 및 제2 익스클루시브 오아 게이트(173a-b), 입력 멀티플렉서(274), 제1 및 제2 이븐/오드 래치(175a-b), 출력먹스_컨트롤러(276) 및 출력 멀티플렉서(277)을 포함한다.
어드레스 버퍼(271)는 어드레스 신호(즉, 페이지 어드레스)를 입력 받아 랜덤 시퀀스 생성부(272)에 전송한다. 본 발명의 실시예에 따른 어드레스 버퍼(171)에는 엑스- 어드레스(X-address)(즉, 페이지 어드레스), 디코더(230)에 입력되는 와이-어드레스(Y-address) 또는 엑스-어드레스(X-address) 및 와이-어드레스(Y-address)의 조합(Combination)이 입력될 수 있다.
랜덤 시퀀스 생성부(272)는 랜덤 키를 생성한다. 랜덤 시퀀스 생성부(272)는 어드레스 버퍼(271)로부터 입력된 어드레스 신호를 사용하여 랜덤 키를 발생한다. 랜덤 시퀀스 생성부(272)는 도 3에 도시된 바와 동일하다.
제1 익스클루시브 오아 게이트(273a)는 랜덤 시퀀스 생성부(272)로부터 생성된 랜덤 키와 입력 버퍼(281)로부터 전송된 데이터를 익스클루시브 오아(Exclusive-OR)하여 랜덤화된 데이터를 출력한다.
입력 멀티플렉서(274)는 랜덤 신호(Random)의 제어에 따라 제1 익스클루시브 오아 게이트(273a)로부터 전송된 랜덤화된 데이터와 입력 버퍼(281)로부터 전송된 데이터 중 어느 하나를 출력한다. 제1 이븐/오드 래치(275a)는 입력 멀티플렉 서(274)로부터 전송된 데이터를 페이지 버퍼 회로(220)에 전송한다. 랜덤 신호가 활성화된 경우 메모리 셀 어레이(210)는 페이지 버퍼 회로(220)로부터 전송된 랜덤화된 데이터를 저장할 것이다.
랜덤화된 데이터의 독출 동작에서 메모리 셀 어레이(210)는 랜덤화된 데이터를 페이지 버퍼 회로(220)에 독출한다. 제2 이븐/오드 래치(275b)는 페이지 버퍼 회로(220)부터 전송된 랜덤화된 데이터를 제2 익스클루시브 오아 게이트(273b)에 전송한다.
제2 익스클루시브 오아 게이트(273b)는 랜덤 시퀀스 생성부(272)로부터 생성된 랜덤 키와 제2 이븐/오드 래치(275b)로부터 전송된 데이터를 익스클루시브 오아(Exclusive-OR)하여 디랜덤(Derandom)화된 데이터를 출력한다.
삭제
페이지 버퍼 회로(220)은 프로그램 동작시 프로그램되지 않은 셀들을 검출하기 위한 와이어드 오아 로직(Wired-OR Logic)을 포함한다. 즉, 와이어드 오아 로직은 메모리 셀 어레이(110)가 소거되었는지를 확인할 수 있다. 따라서, 페이지 버퍼 회로(220)은 메모리 셀 어레이(110)의 소거 상태 정보를 패스 페일 체커(160)을 통하여 제어 회로(150)에 전송한다. 제어 회로(150)은 메모리 셀 어레이(110)의 소거 상태에 따라 소거후 독출 신호(Erased_pg_rd)를 활성화한다. 출력먹스_컨트롤러(177)는 제어 회로(150)으로부터 전송된 랜덤 신호(Random)와 소거후 독출 신호(Erased_pg_rd)를 입력받아 출력 멀티플렉서(178)를 제어한다.
출력 멀티플렉서(177)는 출력먹스_컨트롤러(176)의 제어에 따라 제2 익스클 루시브 오아 게이트(173b)로부터 전송된 디랜덤화된 데이터와 제2 이븐/오드 래치(175b)로부터 전송된 데이터 중 어느 하나를 출력한다. 출력 버퍼(182)는 출력 멀티플렉서(177)로부터 전송된 데이터를 출력한다.
출력먹스_컨트롤러(176)는 랜덤 신호(Random)에 따라 출력 멀티플렉서(177)는 디랜덤화된 데이터를 출력하도록 제어한다. 또한, 출력먹스_컨트롤러(176)는 소거후 독출 신호(Erased_pg_rd) 에 따라 출력 멀티플렉서(177)는 디랜덤화된 데이터를 출력하도록 제어한다.
본 발명은 인접한 메모리 셀들간의 간섭을 최소화하기 위하여 입력된 데이터를 랜덤화하여 저장하고, 디랜덤화하여 독출한다. 또한, 본 발명은 초기 어드레스를 증가시키는 어드레스 카운터를 구비하여 캐쉬-리드 명령어에 있어서도 랜덤화된 데이터를 디랜덤화하여 출력한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 11에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(10)은 버스(17)에 전기적으로 연결된 중앙처리장치(13), 사용자 인터페이스(14), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(16), 메모리 제어기(12), 그리고 플래시 메모리 장치(11)를 포함한다. 메모리 제어기(12)는 플래시 메모리 장치(11)를 제어한다. 플래시 메모리 장치(11)에는 중앙처리장치(13)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(12)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(15)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램(Mobile DRAM), 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(12)와 플래시 메모리 장치(11)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(12)와 플래시 메모리 장치(11)는 데이터를 저장하는 데 불휘발성 메모리를 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다. 도 15에 도시된 메모리 기반 저장 장치(20)는 메모리(22)와 메모리 제어기(23)가 카드(21)를 구성하도록 구현된다. 예를 들면, 카드(21)는 플래시 메모리 카드와 같은 메모리 카드일 수 있다. 즉, 카드(21)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(23)가 카드(21)에 의해 또는 호스트(24)으로부터 수신된 제어 신호들에 기초하여 메모리(22)를 제어할 수 있다는 것이 이해될 것이다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 도시한 블록도이다.
도 2는 도 1에 도시된 랜덤 데이터 인터페이스부를 상세히 도시한 블록도이다.
도 3는 도 2에 도시된 랜덤 시퀀스 생성기를 상세히 도시한 블록도이다.
도 4은 본 발명의 실시예에 따른 랜덤 동작을 도시한 블록도이다.
도 5은 본 발명의 실시예에 따른 비랜덤 동작을 도시한 블록도이다.
도 7는 본 발명의 실시예에 따른 랜덤화된 데이터를 기입하는 동작을 도시한 순서도이다.
도 8는 본 발명의 실시예에 따른 랜덤화된 데이터를 독출하는 동작을 도시한 블록도이다.
도 9은 본 발명의 제2 실시예에 따른 메모리 장치를 도시한 블록도이다.
도 10는 도 9에 도시된 랜덤 데이터 인터페이스부를 상세히 도시한 블록도이다.
도 11는 본 발명에 따른 메모리 장치를 포함한 컴퓨팅 시스템의 블록도.
도 12는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도.
* 도면의 주요 부분에 대한 부호 설명 *
100; 메모리 장치 110; 메모리 셀 어레이
120; 페이지 버퍼 회로 130; 디코더
140; 전압 발생기 150; 제어 회로
160; 패스 페일 체커 170; 랜덤 데이터 인터페이스부
180; 입출력 데이터 버퍼 회로

Claims (15)

  1. 불휘발성 메모리 장치의 동작 방법에 있어서:
    데이터를 랜덤화하고 랜덤화된 데이터를 저장하는 단계;
    상기 랜덤화된 데이터 중 일부분을 소거하여 소거된 데이터를 생성하는 단계; 및
    독출 명령어가 입력된 경우 상기 불휘발성 메모리 장치의 플래그 셀의 정보에 따라 상기 랜덤화된 데이터 또는 상기 소거된 데이터 중 어느 하나를 출력하는 단계를 포함하되,
    상기 랜덤화된 데이터는 디랜덤화하여 출력되고, 상기 소거된 데이터는 디랜덤화하지 않고 출력되는 동작 방법.
  2. 제 1 항에 있어서,
    상기 플래그 셀의 정보는 상기 불휘발성 메모리 장치의 프로그램 된 상태를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 데이터를 랜덤화하는 단계는,
    상기 데이터에 대응하는 어드레스를 이용하여 시드(seed)를 생성하는 단계;
    상기 시드를 사용하여 랜덤 키를 생성하는 단계; 및
    상기 랜덤 키를 사용하여 상기 데이터를 랜덤화하는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 랜덤화 단계는 상기 데이터 및 상기 랜덤 키를 XOR 연산하는 단계를 포함하는 동작 방법.
  5. 제 3 항에 있어서,
    상기 어드레스 신호는 엑스-어드레스(X-address), 와이-어드레스(Y-address) 및 상기 엑스-어드레스와 상기 와이-어드레스의 조합(Combination) 중 어느 하나를 포함하는 동작 방법.
  6. 불휘발성 메모리 장치의 동작 방법에 있어서:
    데이터를 랜덤화하고 랜덤화된 데이터를 저장하는 단계;
    상기 랜덤화된 데이터를 소거하는 단계;
    독출 명령어가 입력된 경우 상기 소거된 데이터를 센싱하고, 센싱한 결과에 따라 소거된 데이터를 출력하는 단계를 포함하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 소거된 데이터를 출력하는 단계는,
    상기 센싱한 결과, 상기 소거된 데이터가 모두 1인 경우 상기 소거된 데이터를 출력하는 동작 방법.
  8. 행들 및 열들에 연결된 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 데이터를 독출하는 페이지 버퍼 회로;
    상기 메모리 셀 어레이에 프로그램 될 데이터를 랜덤화하고, 상기 메모리 셀 어레이로부터 독출된 데이터를 디랜덤화하는 랜덤 데이터 인터페이스부를 포함하되,
    상기 랜덤 데이터 인터페이스부는 선택된 메모리 셀들의 프로그램/소거 된 상태에 따라 상기 메모리 셀 어레이로부터 독출된 데이터를 디랜덤화하지 않는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 선택된 메모리 셀들의 프로그램/소거 된 상태는 상기 메모리 셀 어레이에 저장된 플래그 셀의 정보에 따라 결정되는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 플래그 셀의 정보는 상기 선택된 메모리 셀들의 행 단위로 저장되는 불휘발성 메모리 장치.
  11. 제 9 항에 있어서,
    상기 랜덤 데이터 인터페이스부는 상기 플래그 셀의 정보에 기초하여 상기 선택된 메모리 셀들이 모두 소거 상태인지를 결정하는 불휘발성 메모리 장치.
  12. 제 8 항에 있어서,
    상기 랜덤 데이터 인터페이스부는 상기 선택된 메모리 셀들이 프로그램 된 상태인 경우 상기 선택된 메모리 셀들로부터 독출된 데이터를 디랜덤화하여 출력하는 불휘발성 메모리 장치.
  13. 제 8 항에 있어서,
    상기 선택된 메모리 셀들의 상태는 상기 선택된 메모리 셀들로부터 독출된 데이터의 비트들에 의해 결정되는 불휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 선택된 메모리 셀들로부터 독출된 데이터의 비트들이 모두 1인 경우, 상기 선택된 메모리 셀들로부터 독출된 데이터는 디랜덤화하지 않고 출력되는 불휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 선택된 메모리 셀들로부터 독출된 데이터의 비트들이 모두 1인지 판별하고, 상기 판별 결과를 상기 랜덤 데이터 인터페이스부에 제공하는 패스 페일 체커를 더 포함하는 불휘발성 메모리 장치.
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US12/711,458 US8874934B2 (en) 2009-03-04 2010-02-24 Nonvolatile memory device and operating method
CN201010129599.0A CN101853699B (zh) 2009-03-04 2010-03-04 非易失性存储设备及其操作方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409515B2 (en) 2016-04-07 2019-09-10 Samsung Electronics Co., Ltd. Nonvolatile memory device for performing at least one of randomization operation and error correction operation

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8413016B2 (en) * 2009-04-28 2013-04-02 Panasonic Corporation Nonvolatile memory device and controller for judging a normal or anomalous condition of an error-corrected bit pattern
DE102011056141A1 (de) 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
KR101893143B1 (ko) 2011-03-16 2018-08-31 삼성전자주식회사 비휘발성 메모리 장치, 그것의 프로그램 방법 및 읽기 방법, 및 그것을 포함하는 메모리 시스템
CN102682848B (zh) * 2011-03-16 2016-12-07 三星电子株式会社 存储器装置、存储器卡、固态驱动器、系统及其操作方法
US9257181B2 (en) 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
KR101818209B1 (ko) * 2011-04-15 2018-01-16 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 메모리 시스템
JP2012226822A (ja) * 2011-04-15 2012-11-15 Samsung Electronics Co Ltd 不揮発性メモリ装置
KR101678919B1 (ko) 2011-05-02 2016-11-24 삼성전자주식회사 메모리 시스템 및 에러 정정 방법
KR20130036556A (ko) * 2011-10-04 2013-04-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20130052971A (ko) 2011-11-14 2013-05-23 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법
KR20140020154A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
US20140115234A1 (en) * 2012-10-24 2014-04-24 Samsung Electronics Co., Ltd. Memory system comprising nonvolatile memory device and related method of operation
KR102121331B1 (ko) * 2013-10-28 2020-06-11 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102180299B1 (ko) * 2014-02-07 2020-11-18 에스케이하이닉스 주식회사 반도체 장치
US9286160B2 (en) * 2014-02-07 2016-03-15 Stmicroelectronics S.R.L. System and method for phase change memory with erase flag cells
KR20150114633A (ko) 2014-04-01 2015-10-13 에스케이하이닉스 주식회사 반도체 장치
KR102215359B1 (ko) 2014-08-01 2021-02-15 삼성전자주식회사 비휘발성 메모리 장치와 그 센싱 방법
JP5940704B1 (ja) * 2015-03-26 2016-06-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102353058B1 (ko) * 2016-02-02 2022-01-20 삼성전자주식회사 시스템 온 칩 및 그것의 동작 방법
CN107562639B (zh) * 2016-07-01 2020-08-11 北京忆恒创源科技有限公司 擦除块读请求处理方法与装置
KR102302187B1 (ko) * 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
JP2019215945A (ja) * 2018-06-14 2019-12-19 富士通株式会社 メモリ制御装置、情報処理装置、及びメモリ制御方法
KR20200136183A (ko) * 2019-05-27 2020-12-07 에스케이하이닉스 주식회사 스토리지 장치 및 그것의 동작 방법
CN112530494B (zh) * 2019-09-17 2024-06-25 硅存储技术股份有限公司 具有存储的索引信息的非易失性存储器设备
JP2022042762A (ja) * 2020-09-03 2022-03-15 キオクシア株式会社 不揮発性メモリ、メモリシステム、および、不揮発性メモリの制御方法
CN112466376B (zh) * 2020-12-24 2021-11-30 芯天下技术股份有限公司 基于真实建模的过擦除验证方法、装置、存储介质和终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151618A1 (en) 2006-12-24 2008-06-26 Sandisk Il Ltd. Flash memory device and system with randomizing for suppressing errors
US20080215798A1 (en) 2006-12-24 2008-09-04 Sandisk Il Ltd. Randomizing for suppressing errors in a flash memory
US20100217921A1 (en) 2009-02-24 2010-08-26 Samsung Electronics Co., Ltd. Memory system and data processing method thereof
KR20110023539A (ko) * 2009-08-31 2011-03-08 주식회사 윌링스 대전류용 양방향 터미널 볼트

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19882748T1 (de) 1997-10-23 2000-09-28 Seagate Technology Abwechselndes Umrechnen mit Zufallsdaten für gerade/ungerade Datenspuren
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
WO2001080249A1 (fr) * 2000-04-19 2001-10-25 Fujitsu Limited Procede de commande d'ecriture/de lecture de donnees, et dispositif de stockage
US6931132B2 (en) * 2002-05-10 2005-08-16 Harris Corporation Secure wireless local or metropolitan area network and related methods
US6941412B2 (en) 2002-08-29 2005-09-06 Sandisk Corporation Symbol frequency leveling in a storage system
KR100621631B1 (ko) * 2005-01-11 2006-09-13 삼성전자주식회사 반도체 디스크 제어 장치
US20060230107A1 (en) * 2005-03-15 2006-10-12 1000 Oaks Hu Lian Technology Development Co., Ltd. Method and computer-readable medium for multimedia playback and recording in a peer-to-peer network
WO2006118086A1 (ja) * 2005-04-28 2006-11-09 Matsushita Electric Industrial Co., Ltd. プログラム変換装置、暗号処理装置、暗号処理方法
US7606966B2 (en) * 2006-09-08 2009-10-20 Sandisk Corporation Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US7734861B2 (en) * 2006-09-08 2010-06-08 Sandisk Corporation Pseudo random and command driven bit compensation for the cycling effects in flash memory
EP2070090B1 (en) 2006-09-08 2014-01-08 SanDisk Technologies Inc. Pseudo random and command driven bit compensation for the cycling effects in flash memory and methods therefor
JP5028577B2 (ja) * 2007-02-19 2012-09-19 株式会社メガチップス メモリ制御方法およびメモリシステム
US7945050B2 (en) * 2007-09-28 2011-05-17 Intel Corporation Suppressing power supply noise using data scrambling in double data rate memory systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080151618A1 (en) 2006-12-24 2008-06-26 Sandisk Il Ltd. Flash memory device and system with randomizing for suppressing errors
US20080215798A1 (en) 2006-12-24 2008-09-04 Sandisk Il Ltd. Randomizing for suppressing errors in a flash memory
US20100217921A1 (en) 2009-02-24 2010-08-26 Samsung Electronics Co., Ltd. Memory system and data processing method thereof
KR20110023539A (ko) * 2009-08-31 2011-03-08 주식회사 윌링스 대전류용 양방향 터미널 볼트

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10409515B2 (en) 2016-04-07 2019-09-10 Samsung Electronics Co., Ltd. Nonvolatile memory device for performing at least one of randomization operation and error correction operation

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