KR20150114633A

KR20150114633A - 반도체 장치

Info

Publication number: KR20150114633A
Application number: KR1020140038817A
Authority: KR
Inventors: 이영훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-04-01
Filing date: 2014-04-01
Publication date: 2015-10-13
Also published as: US9323231B2; US20160204653A1; US20150277392A1; US20160217866A1

Abstract

반도체 장치는 출력 단자로 고전압을 출력하도록 구성된 고전압 공급 회로와, 출력 단자와 접지 노드 사이에 연결된 디스차지 회로, 및 고전압 공급 회로가 동작할 때와 동작하지 않을 때 접지 노드로 서로 다른 보조 전압을 공급하도록 구성되는 보조 전압 공급 회로를 포함한다.

Description

반도체 장치{Semiconductor apparatus}

본 발명은 반도체 장치에 관한 것으로, 특히 고전압을 이용하는 반도체 장치에 관한 것이다.

외부에서 반도체 장치로 공급되는 전압은 낮아지고 있으나, 반도체 장치 내에서는 고전압이 필요하다. 이를 위해 반도체 장치 내에서는 고전압을 직접 생성하여 사용하고 있다.

한편, 반도체 소자의 사이즈가 작아짐에 따라 고전압에 대한 브레이크 다운 특성이 점점 더 열화되고 있다. 이로 인해, 반도체 장치의 전기적 특성이 저하될 수 있다.

본 발명의 실시예는 고전압을 사용함에 있어 전기적 특성을 개선할 수 있는 반도체 장치를 제공한다.

본 발명의 실시예에 따른 반도체 장치는 출력 단자로 고전압을 출력하도록 구성된 고전압 공급 회로와, 출력 단자와 접지 노드 사이에 연결된 디스차지 회로, 및 고전압 공급 회로가 동작할 때와 동작하지 않을 때 접지 노드로 서로 다른 보조 전압을 공급하도록 구성되는 보조 전압 공급 회로를 포함한다.

본 발명의 다른 실시예에 따른 반도체 장치는 고전압을 출력하도록 구성된 고전압 공급 회로와, 고전압 공급 회로가 동작할 때와 동작하지 않을 때 서로 다른 보조 전압을 출력하도록 구성되는 보조 전압 공급 회로, 및 입력 노드와 출력 노드 사이에 연결되고 고전압 및 보조 전압에 응답하여 입력 노드의 입력 전압을 출력 노드로 전달하도록 구성된 전달 회로를 포함한다.

본 발명의 또 다른 실시예에 따른 반도체 장치는 메모리 셀들을 포함하는 메모리 블록과, 출력 단자로 고전압을 출력하도록 구성된 고전압 공급 회로와, 0고전압 공급 회로가 동작할 때와 동작하지 않을 때 서로 다른 제1 보조 전압을 출력하도록 구성되는 보조 전압 공급 회로, 및 글로벌 라인들과 메모리 블록의 로컬 라인들 사이에 연결되고 고전압 및 제1 보조 전압에 응답하여 글로벌 라인들의 동작 전압들을 메모리 블록의 로컬 라인들로 전달하도록 구성된 전달 회로를 포함한다.

본 발명의 실시예는 고전압을 사용함에 있어 전기적 특성을 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 고전압 공급 회로를 설명하기 위한 블록도이다.
도 3은 본 발명의 실시예에 따른 보조 전압 공급 회로를 설명하기 위한 블록도이다.
도 4는 본 발명의 실시예에 따른 전달 회로를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 디스차지 회로를 설명하기 위한 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 장치는 고전압 공급 회로(10), 전달 회로(20), 디스차지 회로(30) 및 보조 전압 공급 회로(40)를 포함한다. 반도체 장치는 전달 회로(20) 및 디스차지 회로(30)는 모두 포함하거나 둘 중 하나만 포함할 수도 있다.

고전압 공급 회로(10)는 출력 단자로 고전압(Vhigh2)을 출력하도록 구성된다. 보조 전압 공급 회로(40)는 보조 전압들(Vg, Vs, Vhigh1)을 전달 회로(20)나 디스차지 회로(30)로 공급하도록 구성된다. 전달 회로(20)는 고전압(Vhigh2) 및 보조 전압(Vhigh1)에 응답하여 입력 노드의 입력 전압(Vin)을 출력 노드로 전달하도록 구성된다. 디스차지 회로(30)는 고전압 공급 회로(10)의 출력 단자와 출력 노드 사이에 연결되고, 고전압 공급 회로(10)가 동작하지 않을 때 고전압 공급 회로(10)의 출력 단자를 디스차지시키도록 구성된다. 각 구성에 대해 보다 구체적으로 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 따른 고전압 공급 회로를 설명하기 위한 블록도이다.

도 2를 참조하면, 고전압 공급 회로(10)는 고전압 공급 제어부(110) 및 고전압 공급부(120)를 포함할 수 있다. 고전압 공급 제어부(110)는 인에이블 반전 신호(/EN)와 같이 고전압 공급부(120)를 제어하기 위한 제어 신호를 출력한다. 고전압 공급 제어부(110)는 인에이블 신호(EN)도 함께 출력할 수 있다. 인에이블 신호(EN)는 보조 전압 공급 회로와 같은 다른 회로들로 출력될 수 있다. 고전압 공급부(120)는 고전압 공급 제어부(110)의 제어 신호(/EN)에 응답하여 출력 단자로 고전압(Vhigh2)을 출력하도록 구성된다.

도 3은 본 발명의 실시예에 따른 보조 전압 공급 회로를 설명하기 위한 블록도이다.

도 3을 참조하면, 보조 전압 공급 회로(40)는 고전압 공급 회로(10)가 동작할 때와 동작하지 않을 때 레벨이 다른 보조 전압들(Vg, Vs, Vhigh1)을 전달 회로와 디스차지 회로로 각각 공급하도록 구성된다.

예로써, 고전압 공급 회로(10)가 동작할 때 보조 전압 공급 회로(40)는 고전압(Vhigh2)과 동일한 레벨의 보조 전압(Vhigh1)을 출력할 수 있다. 또한, 고전압 공급 회로(10)가 동작하지 않을 때 보조 전압 공급 회로(40)는 입력 전압(Vin)보다 낮은 레벨의 보조 전압(Vhigh1)을 출력하도록 구성될 수 있다. 바람직하게는, 고전압 공급 회로(10)가 동작하지 않을 때 보조 전압 공급 회로(40)는 입력 전압(Vin)보다 낮고 고전압 공급 회로(10)로부터 출력되는 전압(Vhigh2)보다 높은 레벨의 보조 전압(Vhigh1)을 출력하도록 구성될 수 있다.

한편, 고전압 공급 회로(10)가 동작할 때 보조 전압 공급 회로(40)는 디스차지 회로(30)의 접지 노드로 양전위의 보조 전압(Vs)을 인가할 수 있다. 또한, 고전압 공급 회로(10)가 동작하지 않을 때 보조 전압 공급 회로(40)는 디스차지 회로(30)의 접지 노드로 접지 레벨의 보조 전압(Vs)을 인가하도록 구성될 수 있다.

보조 전압 공급 회로(40)는 소스가 접지 노드와 연결되는 디스차지 회로(30)의 트랜지스터(미도시)의 게이트로도 보조 전압(Vg)을 더 인가할 수도 있다. 예로써, 고전압 공급 회로(10)가 동작할 때 보조 전압 공급 회로(40)는 디스차지 회로(30)의 트랜지스터의 게이트로 양전위의 보조 전압(Vg)을 인가할 수 있다. 또한, 고전압 공급 회로(10)가 동작하지 않을 때 보조 전압 공급 회로(40)는 디스차지 회로(30)의 트랜지스터의 게이트로 양전위의 보조 전압(Vg)을 인가하도록 구성될 수 있다. 이때, 고전압 공급 회로(10)가 동작할 때는 트랜지스터(NT3)가 턴오프되고 고전압 공급 회로(10)가 동작하지 않을 때는 트랜지스터(NT3)가 턴온되도록, 보조 전압 공급 회로(40)는 트랜지스터(NT3)의 게이트로 인가되는 보조 전압(Vg)의 레벨을 조절할 수 있다. 특히, 고전압 공급 회로(10)가 동작할 때, 보조 전압 공급 회로(40)는 디스차지 회로(30)의 접지 노드로 인가되는 보조 전압(Vs)과 트랜지스터의 문턱전압을 합한 값보다 작은 값을 갖는 보조 전압(Vg)을 트랜지스터의 게이트로 인가하도록 구성될 수 있다.

상기의 동작을 위해, 보조 전압 공급 회로(40)는 제1 보조 전압 공급부(410) 및 제2 보조 전압 공급부(420)를 포함할 수 있다. 제1 보조 전압 공급부(410)는 디스차지 신호(DISCH)에 응답하여 디스차지 회로로 공급하기 위한 보조 전압들(Vg, Vs)을 출력하도록 구성될 수 있다. 제2 보조 전압 공급부(420)는 인에이블 신호(EN)와 같은 제어 신호에 응답하여 전달 회로로 공급하기 위한 보조 전압(Vhigh1)을 출력하도록 구성될 수 있다.

제1 보조 전압 공급부(410)로 입력되는 디스차지 신호(DISCH)와 제2 보조 전압 공급부(420)로 입력되는 제어 신호(EN)는 동일한 신호일 수 있으며, 고전압 공급 회로(특히, 고전압 공급 제어부)로부터 생성되는 신호일 수 있다. 따라서, 제어 신호(EN)에 응답하여 보조 전압들(Vg, Vs, Vhigh1)이 전달 회로와 디스차지 회로로 함께 출력될 수 있다.

도 4는 본 발명의 실시예에 따른 전달 회로를 설명하기 위한 도면이다.

도 4를 참조하면, 전달 회로(20)는 입력 노드와 출력 노드 사이에 연결되고 고전압 공급 회로의 고전압(Vhigh2) 및 보조 전압 공급 회로의 보조 전압(Vhigh1)에 응답하여 입력 노드의 입력 전압(Vin)을 출력 노드로 전달하도록 구성된다.

이러한, 전달 회로(20)는 입력 노드에 접속되어 입력 전압(Vin)을 전달하기 위한 제1 트랜지스터(NT1), 및 출력 노드에 접속되어 제1 트랜지스터(NT1)를 통해 전달된 입력 전압(Vin)을 출력 노드로 전달하기 위한 제2 트랜지스터(NT2)를 포함한다. 제1 트랜지스터(NT1) 및 제2 트랜지스터(NT2)는 입력 노드와 출력 노드 사이에 직렬로 연결될 수 있다. 제1 트랜지스터(NT1)는 보조 전압 공급 회로의 보조 전압(Vhigh1)에 응답하여 동작하고, 제2 트랜지스터(NT2)는 고전압 공급 회로의 고전압(Vhigh2)에 응답하여 동작할 수 있다.

전달 회로(20)가 입력 전압(Vin)을 전달할 때 전달 회로(20)의 출력 노드로 출력되는 출력 전압(Vout)이 전달 회로(20)의 입력 노드로 입력되는 입력 전압(Vin)과 동일한 레벨을 유지할 수 있도록, 고전압 공급 회로와 보조 전압 공급 회로는 적어도 입력 전압(Vin)보다 제1 트랜지스터(NT1) 또는 제2 트랜지스터(NT2)의 문턱전압만큼 높은 레벨의 고전압(Vhigh2) 및 보조 전압(Vhigh1)을 각각 출력하는 것이 바람직하다.

도 5는 본 발명의 실시예에 따른 디스차지 회로를 설명하기 위한 회로도이다.

도 5를 참조하면, 디스차지 회로(30)는 고전압(Vhigh2)이 출력되는 고전압 공급 회로(10)의 출력 단자와 접지 노드 사이에 연결된다. 여기서 접지 노드는 보조 전압(Vs)이 출력되는 보조 전압 공급 회로(40)의 출력 단자가 될 수 있다.

디스차지 회로(30)는 고전압 공급 회로(10)의 출력 단자와 접지 노드 사이에 연결되는 트랜지스터(NT3)를 포함할 수 있다. 보조 전압 공급 회로(40)는 보조 전압(Vs)을 접지 노드와 연결되는 트랜지스터(NT3)의 소스로 공급하고 보조 전압(Vg)을 트랜지스터(NT3)의 게이트로 인가할 수 있다.

이하, 상기의 구성들을 포함하는 반도체 장치의 동작을 설명하기로 한다. 먼저, 전달 회로에서 브레이크 다운 특성이 개선되는 원리를 설명하기로 한다.

도 1 및 도 4를 참조하면, 고전압 공급 회로(10)가 동작할 때(즉, 고전압(Vhigh2)이 출력될 때), 보조 전압 공급 회로(40)는 보조 전압(Vhigh1)을 고전압(Vhigh2)과 동일한 레벨로 출력한다. 그 결과, 전달 회로(20)는 고전압(Vhigh2)과 보조 전압(Vhigh1)에 응답하여 입력 노드로 입력되는 입력 전압(Vin)을 출력 노드로 전달한다. 고전압(Vhigh2)과 보조 전압(Vhigh1)이 입력 전압(Vin)보다 트랜지스터(NT1, NT2)의 문턱전압만큼 높은 레벨로 출력되기 때문에, 전달 회로(20)는 전압 강하 없이 입력 전압(Vin)을 출력 노드로 전달할 수 있고 출력 노드의 출력 전압(Vout)은 입력 전압(Vin)과 동일한 레벨을 유지할 수 있다.

고전압 공급 회로(10)가 동작하지 않을 때(즉, 고전압(Vhigh2)이 출력되지 않거나 로우 레벨을 유지할 때), 전달 회로(20)에서 제1 트랜지스터(NT1)가 없다면 전달 회로(20)의 제2 트랜지스터(NT2)의 게이트에는 낮은 레벨의 전압(Vhigh2)이 고전압 공급 회로(10)로부터 인가되고 드레인에는 높은 레벨이 입력 전압(Vin)이 인가된다. 트랜지스터(NT2)의 게이트와 드레인 사이에서 높은 전압차가 유지되고, 전압차가 심해지면 트랜지스터(NT2)의 브레이크 다운이 발생할 수 있다.

하지만, 입력 노드와 제2 트랜지스터(NT2) 사이에 제1 트랜지스터(NT1)가 설치되고, 고전압 공급 회로(10)가 동작하지 않을 때 보조 전압 공급 회로(40)가 입력 전압(Vin)보다 낮고 고전압 공급 회로(10)의 출력 전압(Vhigh2)보다 높은 보조 전압(Vhigh1)을 제1 트랜지스터(NT1)의 게이트로 인가하면, 트랜지스터(NT2)의 브레이크 다운 특성을 개선할 수 있다. 구체적으로 설명하면 다음과 같다.

제1 트랜지스터(NT1)의 게이트에 보조 전압 공급 회로(40)가 입력 전압(Vin)보다 낮은 보조 전압(Vhigh1)을 인가하면, 제1 트랜지스터(NT1)는 보조 전압(Vhigh1)보다 문턱전압만큼 낮은 전압을 전달한다. 즉, 제1 트랜지스터(NT1)의 드레인으로 입력 전압(Vin)이 인가되지만, 게이트로 인가되는 보조 전압(Vhigh1)에 의해 소스로는 낮은 전압(예, Vhigh1-Vth; Vth는 NT1의 문턱전압)이 인가된다. 제2 트랜지스터(NT2)의 드레인에는 제1 트랜지스터(NT1)에 의해 낮아진 전압(Vhigh1-Vth)이 인가되므로 게이트와 드레인의 전압차가 낮아져서 브레이크 다운 특성을 개선할 수 있다. 이렇게, 제1 트랜시스터(NT1)를 설치하고 제1 트랜지스터(NT1)의 게이트로 보조 전압(Vhigh1)을 인가하면, 보조 전압(Vhigh1)만큼 브레이크 다운 특성을 개선할 수 있다.

이어서, 디스차지 회로에서 브레이크 다운 특성이 개선되는 원리를 설명하기로 한다.

도 5를 참조하면, 고전압 공급 회로(10)가 동작하지 않을 때(즉, 고전압(Vhigh2)이 출력되지 않거나 로우 레벨을 유지할 때), 보조 전압 공급 회로(40)는 디스차지 회로(30)의 접지 노드로 접지 레벨의 보조 전압(Vs)을 인가한다. 보다 구체적으로, 보조 전압 공급 회로(40)는 디스차지 회로(30)의 트랜지스터(NT3)의 게이트로 양전위(Vg)의 보조 전압과 소스로 접지 레벨의 보조 전압(Vs)을 각각 인가한다. 보조 전압들(Vg, Vs)에 의해 트랜지스터(NT3)는 턴온되고, 고전압 공급 회로(10)의 출력 단자는 정상적으로 디스차지된다.

고전압 공급 회로(10)가 동작할 때(즉, 고전압(Vhigh2)이 출력될 때), 디스차지 회로(30)의 동작이 중지된다. 즉, 디스차지 회로(30)의 트랜지스터(NT3)가 턴오프되어야 한다. 이를 위해 트랜지스터(NT3)의 소스와 게이트에 접지 전압이 인가되면 고전압(Vhigh2)이 인가되는 트랜지스터(NT3)의 드레인과 게이트 사이의 전압차가 커진다. 트랜지스터(NT3)의 드레인과 게이트 사이의 전압차가 심해지면 트랜지스터(NT2)의 브레이크 다운이 발생할 수 있다.

이를 방지하기 위하여, 보조 전압 공급 회로(40)는 디스차지 회로(30)로 양전위의 보조 전압들(Vg, Vs)을 공급한다. 예로써, 보조 전압 공급 회로(40)는 디스차지 회로(30)의 접지 노드로 양전위의 보조 전압(Vs)을 인가한다. 구체적으로 설명하면, 보조 전압 공급 회로(40)는 접지 노드에 해당하는 트랜지스터(NT3)의 소스로 양전위의 보조 전압(Vs)을 인가한다. 또한, 보조 전압 공급 회로(40)는 트랜지스터(NT3)의 게이트로도 양전위의 보조 전압(Vg)을 인가한다. 이때, 트랜지스터(NT3)의 턴오프 상태를 유지하기 위하여, 보조 전압 공급 회로(40)는 접지 노드로 인가되는 보조 전압(Vs)과 트랜지스터(NT3)의 문턱전압을 합한 값보다 작은 값을 갖는 보조 전압(Vg)을 트랜지스터(NT3)의 게이트로 인가하는 것이 바람직하다.

상기의 조건으로 보조 전압 공급 회로(40)가 디스차지 회로(30)로 보조 전압들(Vg, Vs)을 인가함으로써, 트랜지스터(NT3)는 턴오프 상태를 유지하면서 트랜지스터(NT3)의 게이트와 고전압(Vhigh2)이 인가되는 드레인 사이의 전압차가 감소한다. 그 결과, 보조 전압들(Vg, Vs)이 인가되는 만큼, 디스차지 회로(30)에 포함되는 트랜지스터(NT3)의 브레이크 다운 특성을 개선할 수 있다.

이하, 상기에서 설명한 회로들(10~40)이 플래시 메모리 장치에 적용되는 경우의 반도체 장치를 설명하기로 한다. 도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.

도 6을 참조하면, 반도체 장치는 메모리 블록(MB)과 동작 회로들(10~50)을 포함할 수 있다. 동작 회로는 고전압 공급 회로(10), 전달 회로(20), 디스차지 회로(30), 보조 전압 공급 회로(40) 및 동작 전압 공급 회로(50)를 포함할 수 있다.

메모리 블록(MB)은 비트라인들(BL)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 각각의 워드라인(WL0~WLn)에는 메모리 셀들(Ce, Co)이 연결된다. 메모리 스트링들(ST)은 비트 라인들(BL)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BL)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(Ce)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다.

소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce, Co)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(Ce)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(Ce)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들 및 플래그 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 셀들(Ce, Co)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 셀들(Ce)이 이븐 페이지를 구성하고, 홀수 번째 셀들(Co)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.

고전압 공급 회로(10)는 출력 단자(또는 전달 회로(20))로 고전압(Vhigh2)을 출력하도록 구성된다. 특히, 플래시 메모리 장치에서는 메모리 블록마다 고전압 공급 회로(10), 디스차지 회로(30) 및 보조 전압 공급 회로(40)이 구비될 수 있으며, 고전압 공급 회로(10)는 코딩된 어드레스 신호에 응답하여 고전압(Vhigh2)을 출력할 수 있다. 보다 구체적으로 설명하면 다음과 같다.

도 7은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.

도 7을 참조하면, 고전압 공급 회로(10)는 고전압 공급 제어부(110) 및 고전압 공급부(120)를 포함한다. 고전압 공급 제어부(110)는 논리 게이트(ND1, ND2), 인버터(IV1) 및 트랜지스터들(THVN, DHVN, HVP)을 포함한다. 논리 게이트(ND1, ND2)는 NAND 게이트를 포함할 수 있다.

제1 논리 게이트(ND1)는 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)를 논리 조합한다. 제2 논리 게이트(ND2)는 제1 논리 게이트(ND1)의 출력 신호와 프로그램 프리차지 신호(PGMPREb)에 응답하여 제어 신호(또는 인에이블 신호)(EN)를 노드(SEL)로 출력한다. 제어 신호(EN)는 도 3에서와 같이 보조 전압 공급 회로로 인가될 수 있다. 인버터(IV1)는 노드(SEL)의 전압을 반전시켜 반전 제어 신호(또는 인에이블 반전 신호)(/EN)를 출력한다.

트랜지스터(THVN1)는 프리차지 신호(PRE) 신호에 응답하여 노드(SEL)의 전압을 출력 단자(Q)로 전송한다. 트랜지스터(THVN1)를 통해 전달된 전압에 의해 출력 단자(Q)가 프리차지된다.

고전압 공급부(120)는 트랜지스터들(DHVN, HVP)을 포함한다. 트랜지스터들(DHVN, HVP)은 펌핑 전압 단자와 출력 단자 사이에 직렬로 연결될 수 있다. 디플리션 트랜지스터(DHVN)의 드레인은 펌핑 전압(Vpp)이 인가되는 단자와 연결되고 게이트는 출력 단자(Q)와 연결된다. 고전압 PMOS 트랜지스터(HVP)는 디플리션 트랜지스터(DHVN)와 출력 단자(Q) 사이에 연결되고 인에이블 반전 신호(/EN)에 응답하여 동작한다.

인에이블 반전 신호(/EN)에 응답하여 트랜지스터(HVP)가 턴온되고 트랜지스터(THVN)를 통해 전달된 전압에 의해 출력 단자(Q)가 프리차지되면, 펌핑 전압(Vpp)이 출력 단자(Q)로 전달되면서 출력 단자(Q)의 전압(Vhigh2)이 높은 레벨까지 상승한다. 예로써, 출력 단자(Q)의 전압(Vhigh2)은 인에이블 신호(EN)의 전위만큼 상승하게 되고, 출력 단자(Q)의 전압(Vhigh2)에 의해 디플리션 트랜지스터(DHVN)는 펌핑 전압(Vpp)을 고전압 PMOS 트랜지스터(HVP)에 전달한다. 디플리션 트랜지스터(DHVN)는 음의 문턱 전압 값을 갖는 트랜지스터로써 게이트로 인가되는 출력 단자(Q)의 전압(Vhigh2)이 OV인 경우에도 일정량의 전류를 패스시킬 수 있다. 고전압 PMOS 트랜지스터(HVP)는 인에이블 반전 신호(/EN)에 응답하여 턴온되어 펌핑 전압(Vpp)을 출력 단자(Q)로 전달한다. 그 결과, 출력 단자(Q)의 전압(Vhigh2)은 더욱 상승하게 된다. 이로 인하여 디플리션 트랜지스터(DHVN)를 통해 흐르는 전류량이 더욱 증가하게 되고 출력 단자(Q)의 전압(Vhigh2)은 펌핑 전압(Vpp)의 레벨까지 상승하게 된다.

상기에서와 같이, 플래시 메모리 장치에서는 고전압 공급 회로(10)가 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)에 응답하여 고전압(Vhigh2)을 출력한다. 즉, 고전압 공급 회로(10)는 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)에 따라 해당 메모리 블록이 선택된 경우에만 고전압(Vhigh2)을 출력하도록 구성될 수 있다.

다시, 도 6을 참조하면, 전달 회로(20)는 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)와 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL) 사이에 연결되고, 고전압 공급 회로(10)의 고전압(Vhigh2)과 보조 전압 공급 회로(40)의 보조 전압(Vhigh1)에 응답하여 동작한다. 즉, 동작 전압 공급 회로(50)로부터 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)로 출력된 동작 전압들(예, 프로그램 전압, 소거 전압, 리드 전압, 패스 전압, 검증 전압 등등)이 선택된 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL)로 전달될 수 있도록, 전달 회로(20)는 고전압(Vhigh2)과 보조 전압(Vhigh1)에 응답하여 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)을 선택된 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL)와 연결시키는 동작을 수행한다.

이러한 전달 회로(20)는 도 4에서 설명한 바와 같아 각각의 글로벌 라인(GSSL, GWL0~GWLn, GDSL)과 각각의 로컬 라인(SSL, WL0~WLn, DSL) 사이에 직렬로 연결되는 트랜지스터들(NT1, NT2)을 포함할 수 있다. 트랜지스터(NT1)는 보조 전압(Vhigh1)에 응답하여 동작하고 트랜지스터(NT2)는 고전압(Vhigh2)에 응답하여 동작할 수 있다.

디스차지 회로(30)는 도 7에서와 같이 고전압 공급 회로(10)의 출력 단자(Q)에 연결되고, 고전압 공급 회로(10)가 동작하지 않을 때 출력 단자(Q)를 디스차지 시키기 위한 동작을 수행한다.

보조 전압 공급 회로(40)는 도 1 및 도 3에서 설명한 바와 같이 전달 회로(20)로 보조 전압(Vhigh1)을 출력하고 디스차지 회로(30)로 보조 전압들(Vs, Vg)을 출력할 수 있다. 특히, 보조 전압 공급 회로(40)는 고전압 공급 회로(10)로부터 코딩된 어드레스 신호에 따라 생성되는 제어 신호들(EN)에 응답하여 보조 전압(Vhigh1)을 전달 회로(20)로 출력한다. 즉, 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)에 따라 해당 메모리 블록이 선택된 경우에만 보조 전압 공급 회로(40)는 제어 신호(EN)에 응답하여 보조 전압(Vhigh1)을 출력하도록 구성될 수 있다.

이렇게, 고전압(Vhigh2)과 보조 전압(Vhigh1)은 디코딩된 다수의 어드레스 신호(XA, XB, XC, XD)에 따라 해당 메모리 블록이 선택된 경우에만 출력되므로, 메모리 블록이 선택되었음을 알리는 블록 선택 신호에 대응될 수 있다.

동작 전압 공급 회로(50)는 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들을 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)로 출력한다.

전달 회로(20)는 고전압 공급 회로(10)의 고전압(Vhigh2)과 보조 전압 공급 회로(40)의 보조 전압(Vhigh1)에 응답하여 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)의 동작 전압들을 다수의 메모리 블록들(편의상 하나의 메모리 블록만 도시됨) 중 선택된 메모리 블록(MB)의 로컬 라인들(SSL, WL0~WLn, DSL)로 전달한다.

고전압 공급 회로(10)가 전달 회로(20)로 고전압(Vhigh2)을 공급하는 동안, 보조 전압 공급 회로(40)는 디스차지 회로(30)의 브레이크 다운 특성을 개선하기 위하여 도 5에서 설명한 바와 같이 보조 전압들(Vg, Vs)을 디스차지 회로(30)로 출력할 수 있다. 또한, 보조 전압 공급 회로(40)는 전달 회로(30)의 브레이크 다운 특성을 개선하기 위하여 도 4에서 설명한 바와 같이 보조 전압(Vhigh1)을 전달 회로(20)로 출력할 수 있다.

상기의 구성 및 동작을 통해, 플래시 메모리 장치의 전체적인 브레이크 다운 특성이 개선되어 플래시 메모리 장치가 안정적으로 동작할 수 있다.

도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(800)은 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)를 포함한다.

불휘발성 메모리 장치(820)는 도 1 또는 도 6에서 설명한 반도체 장치를 포함할 수 있다. 메모리 컨트롤러(810)는 불휘발성 메모리 장치(820)를 제어하도록 구성될 것이다. 메모리 시스템(800)의 불휘발성 메모리 장치(820)가 앞서 설명한 반도체 장치를 포함함에 따라 메모리 시스템(800)의 동작 특성이 개선될 수 있다.

불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(811)은 프로세싱 유닛(812)의 동작 메모리로써 사용된다. 호스트 인터페이스(813)는 메모리 시스템(800)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(814)은 불휘발성 메모리 장치(820)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(815)는 본 발명의 불휘발성 메모리 장치(820)와 인터페이싱 한다. 프로세싱 유닛(812)은 메모리 컨트롤러(810)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(800)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(820)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(800)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(810)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(900)에 앞서 설명한 반도체 장치의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(900)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(910)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(920)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(930)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(940) 및 불휘발성 메모리 셀과 읽기/쓰기 회로를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(950)를 포함한다.

도 10에는 본 발명의 실시예에 따른 플래시 메모리 장치(1012)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하는 데 앞서 설명한 반도체 장치를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

10 : 고전압 공급 회로 110 : 고전압 공급 제어부
120 : 고전압 공급부 20 : 전달 회로
30 : 디스차지 회로 40 : 보조 전압 공급 회로
410, 420 : 보조 전압 공급부 50 : 동작 전압 공급 회로
MB : 메모리 블록 ST : 메모리 스트링
PAGE : 페이지

Claims

출력 단자로 고전압을 출력하도록 구성된 고전압 공급 회로;
상기 출력 단자와 접지 노드 사이에 연결된 디스차지 회로; 및
상기 고전압 공급 회로가 동작할 때와 동작하지 않을 때 상기 접지 노드로 서로 다른 보조 전압을 공급하도록 구성되는 보조 전압 공급 회로를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 고전압 공급 회로가 동작할 때 상기 보조 전압 공급 회로는 상기 디스차지 회로의 상기 접지 노드로 양전위의 상기 보조 전압을 인가하고,
상기 고전압 공급 회로가 동작하지 않을 때 상기 보조 전압 공급 회로는 상기 디스차지 회로의 상기 접지 노드로 접지 레벨의 상기 보조 전압을 인가하도록 구성되는 반도체 장치.
제 2 항에 있어서,
상기 접지 노드로 상기 양전위의 상기 보조 전압이 인가될 때, 상기 보조 전압 공급 회로는 상기 디스차지 회로에서 상기 접지 노드와 소스가 연결되는 트랜지스터의 게이트로 양전위의 보조 전압을 인가하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 디스차지 회로는 상기 출력 단자와 상기 접지 노드 사이에 연결되는 트랜지스터를 포함하는 반도체 장치.
제 4 항에 있어서,
상기 고전압 공급 회로가 동작할 때 상기 보조 전압 공급 회로는 상기 트랜지스터의 게이트와 상기 접지 노드로 각각 양전위의 보조 전압들을 각각 인가하고,
상기 고전압 공급 회로가 동작하지 않을 때 상기 보조 전압 공급 회로는 상기 트랜지스터의 게이트로 양전위의 보조 전압을 인가하고 상기 접지 노드로 접지 레벨의 보조 전압을 인가하도록 구성되는 반도체 장치.
제 5 항에 있어서,
상기 고전압 공급 회로가 동작할 때, 상기 보조 전압 공급 회로는 상기 접지 노드로 인가되는 상기 보조 전압과 상기 트랜지스터의 문턱전압을 합한 값보다 작은 값을 갖는 상기 보조 전압을 상기 게이트로 인가하도록 구성되는 반도체 장치.
제 1 항에 있어서, 상기 고전압 공급 회로는,
인에이블 신호 및 인에이블 반전 신호를 생성하도록 구성되는 고전압 공급 제어부; 및
상기 인에이블 반전 신호에 응답하여 상기 고전압을 출력하도록 구성되는 고전압 공급부를 포함하며,
상기 보조 전압 공급 회로는 상기 인에이블 신호에 응답하여 동작하는 반도체 장치.
고전압을 출력하도록 구성된 고전압 공급 회로;
상기 고전압 공급 회로가 동작할 때와 동작하지 않을 때 서로 다른 보조 전압을 출력하도록 구성되는 보조 전압 공급 회로; 및
입력 노드와 출력 노드 사이에 연결되고 상기 고전압 및 상기 보조 전압에 응답하여 상기 입력 노드의 입력 전압을 상기 출력 노드로 전달하도록 구성된 전달 회로를 포함하는 반도체 장치.
제 8 항에 있어서,
상기 고전압 공급 회로가 동작할 때 상기 보조 전압 공급 회로는 상기 고전압과 동일한 레벨의 상기 보조 전압을 출력하고,
상기 고전압 공급 회로가 동작하지 않을 때 상기 보조 전압 공급 회로는 상기 입력 전압보다 낮은 레벨의 상기 보조 전압을 출력하도록 구성되는 반도체 장치.
제 8 항에 있어서, 상기 전달 회로는,
상기 입력 노드에 접속되어 상기 입력 전압을 전달하기 위한 제1 트랜지스터; 및
상기 출력 노드에 접속되어 상기 제1 트랜지스터를 통해 전달된 상기 입력 전압을 상기 출력 노드로 전달하기 위한 제2 트랜지스터를 포함하는 반도체 장치.
제 10 항에 있어서, 상기 전달 회로는,
상기 제1 트랜지스터는 상기 보조 전압 공급 회로의 상기 보조 전압에 응답하여 동작하고,
상기 제2 트랜지스터는 상기 고전압 공급 회로의 상기 고전압에 응답하여 동작하는 반도체 장치.
제 8 항에 있어서, 상기 고전압 공급 회로는,
인에이블 신호 및 인에이블 반전 신호를 생성하도록 구성되는 고전압 공급 제어부; 및
상기 인에이블 반전 신호에 응답하여 상기 고전압을 출력하도록 구성되는 고전압 공급부를 포함하며,
상기 보조 전압 공급 회로는 상기 인에이블 신호에 응답하여 동작하도록 구성되는 반도체 장치.
메모리 셀들을 포함하는 메모리 블록;
출력 단자로 고전압을 출력하도록 구성된 고전압 공급 회로;
상기 고전압 공급 회로가 동작할 때와 동작하지 않을 때 서로 다른 제1 보조 전압을 출력하도록 구성되는 보조 전압 공급 회로; 및
글로벌 라인들과 상기 메모리 블록의 로컬 라인들 사이에 연결되고 상기 고전압 및 상기 제1 보조 전압에 응답하여 상기 글로벌 라인들의 동작 전압들을 상기 메모리 블록의 상기 로컬 라인들로 전달하도록 구성된 전달 회로를 포함하는 반도체 장치.
제 13 항에 있어서,
상기 고전압 공급 회로가 동작할 때 상기 보조 전압 공급 회로는 상기 고전압과 동일한 레벨의 상기 제1 보조 전압을 출력하고,
상기 고전압 공급 회로가 동작하지 않을 때 상기 보조 전압 공급 회로는 상기 입력 전압보다 낮은 레벨의 상기 제1 보조 전압을 출력하도록 구성되는 반도체 장치.
제 13 항에 있어서, 상기 전달 회로는,
상기 입력 노드에 접속되고 상기 제1 보조 전압에 응답하여 상기 입력 전압을 전달하기 위한 제1 트랜지스터; 및
상기 출력 노드에 접속되고 상기 고전압에 응답하여 상기 제1 트랜지스터를 통해 전달된 상기 입력 전압을 상기 출력 노드로 전달하기 위한 제2 트랜지스터를 포함하는 반도체 장치.
제 13 항에 있어서,
상기 출력 단자와 접지 노드 사이에 연결된 디스차지 회로를 더 포함하고,
상기 보조 전압 공급 회로는 상기 고전압 공급 회로가 동작할 때와 동작하지 않을 때 상기 접지 노드로 서로 다른 제2 보조 전압을 공급하도록 구성되는 반도체 장치.
제 16 항에 있어서,
상기 고전압 공급 회로가 동작할 때 상기 보조 전압 공급 회로는 상기 디스차지 회로의 상기 접지 노드로 양전위의 상기 제2 보조 전압을 인가하고,
상기 고전압 공급 회로가 동작하지 않을 때 상기 보조 전압 공급 회로는 상기 디스차지 회로의 상기 접지 노드로 접지 레벨의 상기 제2 보조 전압을 인가하도록 구성되는 반도체 장치.
제 16 항에 있어서,
상기 디스차지 회로는 상기 출력 단자와 상기 접지 노드 사이에 연결되는 트랜지스터를 포함하는 반도체 장치.
제 18 항에 있어서,
상기 고전압 공급 회로가 동작할 때 상기 보조 전압 공급 회로는 상기 트랜지스터의 게이트와 상기 접지 노드로 각각 양전위의 상기 제2 보조 전압들을 각각 인가하고,
상기 고전압 공급 회로가 동작하지 않을 때 상기 보조 전압 공급 회로는 상기 트랜지스터의 게이트와 상기 접지 노드로 접지 레벨의 상기 제2 보조 전압들을 각각 인가하도록 구성되는 반도체 장치.
제 13 항에 있어서,
상기 보조 전압 공급 회로는 상기 고전압 공급 회로에서 생성되는 제어 신호에 응답하여 동작하도록 구성되는 반도체 장치.