CN111124958B - 存储系统、半导体存储器件及其操作方法 - Google Patents

Abstract

公开了一种存储系统、半导体存储器件及其操作方法。所述存储系统包括：存储器控制器，输出命令、地址和数据；以及半导体存储器件，响应于命令、地址和数据来将至少一个页数据存储在每个存储器单元中，存储器控制器分开输出第一地址和第二地址，第一地址用来从数据中确定至少一个页数据，第二地址用来确定与至少一个存储器单元耦接的字线。

Description

存储系统、半导体存储器件及其操作方法

本申请是2013年10月23日提交的申请号为201310504502.3、发明名称为“存储系统、半导体存储器件及其操作方法”的专利申请的分案申请。

相关申请的交叉引用

本申请要求于2013年5月7日向韩国知识产权局提交的申请号为10-2013-0051174的韩国专利申请的优先权。上述申请的公开内容通过引用合并于此。

技术领域

本公开涉及一种电子设备及其操作方法，且更具体而言，涉及一种存储系统、半导体存储器件及其操作方法。

背景技术

本部分的陈述仅提供与本公开相关的背景信息，并不构成现有技术。半导体存储器件通常被分成易失性存储器件和非易失性存储器件。

易失性存储器件提供快速的读取和写入速度，但是在断电时丢失存储在存储器单元中的数据。非易失性存储器件具有较慢的读取和写入速度，但是在电源中断或阻断时仍保持数据。因而，为了存储无论是否有电都需要存储的数据时，采用非易失性存储器件。非易失性存储器件包括：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、阻变RAM(RRAM)、铁电RAM(FRAM)等。快闪存储器被分成或非(NOR)快闪存储器和与非(NAND)快闪存储器。

快闪存储器具有两个优点。第一，可以自由地编程和擦除数据——随机存取存储器(RAM)的优点。第二，即使在没有电时也可以保持数据——ROM的优点。快闪存储器广泛地用作诸如数码照相机、个人数字助理(PDA)、MP3播放器等的移动电子设备的存储媒介。

近来，由于在半导体存储器件中，包括在存储串中的存储器单元的数目、和存储在存储器单元中的数据的比特数目增加，所以发明人已经注意到以有效的方式来执行半导体存储器件的编程操作变得必要。

发明内容

根据一些实施例，一种存储系统包括存储器控制器和半导体存储器件。所述存储器控制器被配置成输出命令、地址和数据，并且分开输出第一地址和第二地址。所述半导体存储器件被配置成响应于命令、地址和数据来将至少一个页数据存储在每个存储器单元中。第一地址用来从数据中确定至少一个页数据，第二地址用来确定与至少一个存储器单元耦接的字线。

根据一些实施例，一种半导体存储器件包括存储器阵列和外围电路。所述存储器阵列被配置成包括与字线和位线耦接的存储器单元，并且将至少一个页数据存储在每个存储器单元中。所述外围电路被配置成响应于命令、地址和数据将至少一个页数据存储在每个存储器单元中。地址被分成用于从数据中确定至少一个页数据的第一地址、和用于确定字线的第二地址，并且所述外围电路被配置成接收输入至其的第一地址和第二地址。

根据一些实施例，存储系统被配置成将命令、地址和数据从存储器控制器输出至半导体存储器件，以及响应于命令、地址和数据将至少一个页数据存储在半导体存储器件中。

根据一些实施例，半导体存储器件被配置成输入命令、地址和数据，以根据用于确定至少一个页的第一地址来从数据中确定至少一个页数据；将确定的至少一个页数据存储在与根据用于确定字线的第二地址确定的字线耦接的存储器单元中。

附图说明

图1是根据至少一个实施例的存储系统的框图；

图2是根据至少一个实施例的图1中所示的半导体存储器件的框图；

图3是根据至少一个实施例的图2中所示的存储块的电路图；

图4是根据至少一个实施例的图2中所示的页缓冲器的示例性框图；

图5是根据至少一个实施例的输入至图1中所示的半导体存储器件的地址的结构的视图；

图6是根据至少一个实施例的输入至图1中所示的半导体存储器件的命令、地址和数据的框图；

图7是根据至少一个实施例的，根据图6中所示的命令、地址和数据，在图2中所示的存储块和页缓冲器之间的数据传递的框图；

图8是根据至少一个实施例的用于图1中所示的半导体存储器件的编程顺序的视图；

图9是根据至少一个实施例，当利用图8中所示的编程方法时，输入至半导体存储器件的命令、地址和数据的框图；

图10是根据至少一个实施例的图1中所示的存储器控制器的详细配置的框图；

图11是根据之前描述的不同实施例的执行编程操作的熔丝存储器件或熔丝存储系统的框图；以及

图12是包括根据至少一个实施例的快闪存储器件的计算系统的框图。

具体实施方式

下文将参照附图详细地描述各种实施例。提供附图以使本领域普通技术人员理解本公开的实施例的范围。然而，本公开可以采用不同的形式实施，且不应解释为局限于本文陈列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域的技术人员充分地传达所要求保护的发明的范围。

图1是根据至少一个实施例的存储系统的框图。

参见图1，根据至少一个实施例的存储系统100包括半导体存储器件110和存储器控制器120。

存储器控制器120响应于主机的请求将命令CMD、地址ADD(例如，ADD1和ADD2)以及数据DATA输出至半导体存储器件110。

半导体存储器件110响应于命令CMD、地址ADD以及数据DATA，将与第一页至第n页中的每页相对应的数据(在下文中被称作“第一页数据至第n页数据”)(其中，n是等于或大于2的整数)存储在半导体存储器件110的每个存储器单元中。这里，‘页数据’是存储在由第一页(即第一页地址)至第n页(即第n页地址)中的一个所表示的页地址处的数据。

存储器控制器120分开输出第一地址ADD1和第二地址ADD2。第一地址ADD1用来确定第一页数据至第n页数据。第二地址ADD2用来确定与半导体存储器件110中的至少一个存储器单元耦接的字线。即，第一地址ADD1和第二地址ADD2被不连续地输出至半导体存储器件110。这里，“不连续地输出”的意思是地址(即ADD1和ADD2)分别从不同的地址组(或周期)中输出。

半导体存储器件110根据第一命令和第一地址ADD1，从数据DATA中确定第一页数据至第n页数据，并且根据第二命令和第二地址ADD2，将第一页数据至第n页数据存储在半导体存储器件110中的至少一个存储器单元中。半导体存储器件110同时将与第一页数据至第n页数据相对应的多个页数据存储在每个存储器单元中。

图2是图1中所示的半导体存储器件的框图。图3是图2中所示的存储块的电路图。

根据至少一个实施例的半导体存储器件110包括：存储器阵列210，所述存储器阵列210具有多个存储块；和外围电路220，所述外围电路220被配置成根据第一地址ADD1和第二地址ADD2、数据DATA、从存储器控制器120输入的命令CMD，对包括在存储块MB1至MBn中的选中页的存储器单元执行编程操作。

包括在存储器阵列210中的每个存储器单元存储第一页数据至第n页数据(其中n是等于或大于2的整数)。

用于确定第一页数据至第n页数据的第一地址ADD1和用于确定字线的第二地址ADD2是彼此分开的，使得外围电路220接收由存储器控制器120不连续输入(或传送)的第一地址ADD1和第二地址ADD2。

即，第一地址ADD1和第二地址ADD2被以不同地址组(或周期)输入至外围电路220。

外围电路220根据第一命令和第一地址ADD1从数据DATA中确定第一页数据至第n页数据，此后根据第二命令和第二地址ADD2将第一页数据至第n页数据存储在存储器阵列210的存储器单元中。外围电路220同时将与第一页数据至第n页数据相对应的多个页数据同时存储在每个存储器单元中。

存储器阵列210包括多个存储块MB1至MBn。

参见图3，每个存储块包括在位线BL1至BLk与公共源极线CSL之间的存储串ST1至STk。存储串ST1至STk分别与位线BL1至BLk耦接，并且与公共源极线CSL共同耦接。存储串ST1至STk中的每个包括：源极选择晶体管SST，其中源极与公共源极线CSL耦接；存储器单元C01至Cn1；以及漏极选择晶体管DST，其中漏极与位线BL1耦接。存储器单元C01至Cn1串联耦接在选择晶体管SST和DST之间。源极选择晶体管SST的栅极与源极选择线SSL耦接，并且存储器单元C01至Cn1的栅极分别与字线WL0至WLn耦接，以及漏极选择晶体管DST的栅极与漏极选择线DSL耦接。

包括在NAND快闪存储器件的存储块中的存储器单元被分类为物理页单元或逻辑页单元。例如，与字线(例如，WL0)耦接的存储器单元C01至C0k组成物理页PAGE0。另外，与字线(例如，WL0)耦接的偶数编号的存储器单元C0e1至C0ek形成偶数物理页，而奇数编号的存储器单元C0o1至C0ok组成奇数物理页。这种页(或者，偶数页和奇数页)在编程操作或读取操作中变成基本单元。存储在与字线耦接的存储器单元中的数据组成逻辑页。即，当n比特数据被存储在每个存储器单元中时，组成n个逻辑页。在本实施例中，将以与一个字线耦接的存储器单元组成一个物理页和n个逻辑页的情况为例进行描述。然而，本公开不限制于此。

参见图2和3，外围电路220包括：控制逻辑222、电源224以及页缓冲器组226。

控制逻辑222响应于从外部输入的命令CMD以及第一地址ADD1和第二地址ADD2来输出电压控制信号VCON，以产生执行编程操作、验证操作或读取操作所需的电压。根据操作的类型，控制逻辑222输出PB控制信号PBCON1和PBCON2，以控制包括在页缓冲器组226中的页缓冲器PB1至PBk。以下将描述控制逻辑222控制页缓冲器组226的操作。

电源224响应于控制逻辑222的电压控制信号VCON，而将存储器单元的编程操作和读取操作所需的操作电压供应至包括选中的存储块的漏极选择线DSL、字线WL0至WLn以及源极选择线SSL的局部线。电源224包括电压发生电路(未示出)和行译码器(未示出)。

电压发生电路响应于电压控制信号VCON而将用于存储器单元的编程操作或读取操作所需的操作电压输出至全局线(未示出)。例如，电压发生电路将要施加至选中的页的存储器单元的编程电压、和要施加至未选中的存储器单元的通过电压(pass voltage)输出至全局线。用于读取操作的电压发生电路将要施加至选中的页的存储器单元的读取电压和要施加至未选中的存储器单元的通过电压输出至全局线。

行译码器将全局线与局部线DSL、WL0至WLn以及SSL耦接，使得响应于控制逻辑222的第二地址信号ADD2，将从电压发生电路输出至全局线的操作电压从存储器阵列210传送至选中的存储块MB的局部线DSL、WL0至WLn以及SSL。将编程电压或读取电压通过全局字线(未示出)从电压发生电路施加至与选中的单元(例如，C01)耦接的局部字线(例如，WL0)。通过电压通过全局字线从电压发生电路被施加至与未选中的单元C11至Cn1耦接的局部字线(例如，WL1至WLn)。因此，通过编程电压将数据存储在选中的单元C01中，或者通过读取电压来读取存储在选中的单元C01中的数据。

页缓冲器组226包括分别经由位线BL1至BLk与存储器阵列210耦接的页缓冲器PB1至PBk。页缓冲器组226中的页缓冲器PB1至PBk响应于控制逻辑222的第一PB控制信号PBCON1而从数据输入中确定第一至第n页数据，将数据存储在存储器单元C01至C0k中，并且响应于第二PB控制信号PBCON2而将第一页数据至第n页数据存储在存储器单元中。

以下将描述页缓冲器的详细结构。

在对页缓冲器组226的编程操作期间，输入/输出电路(未示出)传送从外部输入的数据DATA，以将数据DATA存储在存储器单元中。页缓冲器PB1至PBk将输入数据存储在内部的锁存器中。此外，输入/输出电路在读取操作期间将数据从页缓冲器组226中的页缓冲器PB1至PBk输出至外部。

图4是图2中所示的页缓冲器的框图。

参见图4，页缓冲器PB1响应于从控制逻辑(图2中的附图标记222)输出的第一控制信号PBCON1和第二PB控制信号PBCON2而操作。

页缓冲器PB1包括：位线耦接电路、预充电电路以及锁存器单元LC1至LCn。以下将仅描述锁存器单元LC1至LCn。

锁存器单元LC1至LCn并联耦接。锁存器单元LC1至LCn的数目根据设计而变化。第一锁存器单元LC1暂时存储从外部输入的数据DATA，并将数据DATA传送到第二锁存器单元LC2至第n锁存器单元LCn之中的锁存器单元中的一个，或者暂时存储通过读取操作从存储器单元读取的数据以输出至外部。响应于第一PB控制信号PBCON1，输入数据DATA被暂时存储在第一锁存器单元LC1中，并且被传送到第二锁存器单元LC2至第n锁存器单元LCn。第一PB控制信号PBCON1根据从存储器控制器输入的页地址(第一地址)来改变。因此，根据第一PB控制信号PBCON1，输入地址DATA被确定为第一页数据至第n页数据且被存储在第一锁存器单元LC1至第n锁存器单元LCn中。为了执行这种操作，锁存器单元LC1至LCn包括多个开关器件和锁存器。

图5是输入至图1中所示的半导体存储器件的地址的结构的视图。

参见图5，地址通过输入/输出端子IO0至IO7在5个周期中以8比特为单元从存储器控制器120输入。五周期地址构成一个地址组。列地址在地址组的第一周期和第二周期输入，页地址或字线地址在第三周期输入，而块地址和器件地址(LUN地址)在第四和第五周期输入。

在至少一个实施例中，从存储器控制器输入的地址被分成两个部分。换言之，从存储器控制器输入两个地址组。页地址在第一地址组的第三周期输入，字线地址在第二地址组的第三周期输入。因此，解决了如下的问题：由于字线数目和存储在存储器单元中的数据的比特数目增加，所以字线和页地址不能全部显示在一个周期中。

参见图6和7，以下将描述根据至少一个实施例的半导体器件及其操作方法。为了方便起见，以将3比特数据存储在存储器单元中的情况为例进行描述。

图6是输入至图1中所示的半导体存储器件的命令、地址和数据的框图。图7是根据图6中所示的命令、地址和数据，在图2中所示的存储块和页缓冲器(即，图2中的页缓冲器组，在下文中被称作为页缓冲器)之间的数据传递的框图。

参见图6和图7，当第一编程命令CMD P、低位页地址ADD L、数据DATA_L和页缓冲器发送命令CMD A从存储器控制器120输入时，输入的数据被暂时存储在页缓冲器的第一锁存器单元LC1中，被确定为低位数据，并被传送至第二锁存器单元LC2(S1)。

当第一编程命令CMD P、中位页地址ADD C、数据DATA_C和页缓冲器发送命令CMD A输入时，输入的数据被暂时存储在页缓冲器的第一锁存器单元LC1中，被确定为中位数据，并被传送至第三锁存器单元LC2(S2)。

当第一编程命令CMD P、高位页地址ADD M、数据DATA_M和页缓冲器发送命令CMD A输入时，输入的数据被确定为高位数据，并被存储在页缓冲器的第一锁存器单元LC1中(S3)。

当第二编程命令CMD Q、字线地址ADD W和编程确认命令CMD B输入时，低位数据、中位数据和高位数据被编程至通过字线地址确定的字线的存储器单元中(S4)。低位数据、中位数据和高位数据被同时编程。

在根据至少一个实施例的操作半导体存储器件的方法中，页地址和字线地址被彼此分开(或者“不连续”，这里的意思是地址从不同地址组(或周期)分别输入)，且输入分开的地址。通过将输入数据确定为每个页上的数据，且将每个页上的数据编程至确定的字线的存储器单元中，即使字线的数目和存储在存储器单元中的数据比特数目增加，也可以有效地将数据编程至存储器单元内。

如上所述，低位数据、中位数据和高位数据从存储器控制器输入之后被编程，在从存储低位数据的存储器单元、存储中位数据的存储器单元和存储高位数据的存储器单元进行读取并将低位数据、中位数据和高位数据存储至页缓冲器的相应锁存器单元之后，可以将低位数据、中位数据和高位数据编程至存储器单元中。另外，在将读取的数据存储到每个锁存器单元之后，可以通过将数据输出至存储器控制器来执行错误校正操作ECC、将校正的数据存储在每个锁存器单元中并编程至存储器单元中。

在至少一个实施例中，可以实现与输入命令用于将数据传送至页缓冲器的预定锁存器单元相同的目的，而不是从存储器控制器输入页地址。

当输入第一编程命令CMD P、字线地址ADD W、数据DATA_L和第一页缓冲器发送命令时，输入数据被暂时存储在页缓冲器的第一锁存器单元LC1中，被确定为低位数据并被传送至第二锁存器单元LC2(S1)。

当输入第一编程命令CMD P、字线地址ADD W、数据DATA_C和第二页缓冲器发送命令时，输入数据被暂时存储在页缓冲器的第一锁存器单元LC1中，被确定为中位数据并被传送至第三锁存器单元LC3(S2)。

当输入第一编程命令CMD P、字线地址ADD W、数据DATA_M和编程确认命令时，输入数据被存储在页缓冲器的第一锁存器单元LC1中(S3)，且低位数据、中位数据和高位数据被编程至由字线地址确定的字线的存储器单元中(S4)。低位数据、中位数据和高位数据被同时编程。

在至少一个实施例中，在输入字线地址时，将编程排序信息与字线地址一起输入。编程排序信息指为了减小在将n比特数据存储在存储器单元中时的干扰现象，对字线之间的低位数据、中位数据和高位数据编程的顺序。例如，在图3中，按以下排序执行编程：将低位数据编程至与第一字线WL0耦接的存储器单元C01中；将低位数据编程至与第二字线WL1耦接的存储器单元C11中；将中位数据编程至与第一字线WL0耦接的存储器单元C01中；将低位数据编程至与第三字线WL2耦接的存储器单元C21中，将中位数据编程至与第二字线WL1耦接的存储器单元C11中；以及将高位数据编程至与第一字线WL0耦接的存储器单元C01中。

在至少一个实施例中，如果目的是在没有将字线地址和页地址分开的情况下实现与之前描述的实施例相同的效果，则使用预定的命令也是可以的，其确定编程顺序。

尽管以将3比特数据存储在存储器单元中为例进行描述，但是本发明不限制于此，将2比特数据或4比特数据存储的情况也是可以的。

图8是用于图1中所示的半导体存储器件的编程顺序的视图。图9是当利用图8中所示的编程方法时，输入至半导体存储器件的命令、地址和数据的框图。

参见图8，基于与3位数据中的最低有效位相对应的低位页数据，在第一编程(PGM)阶段形成阈值电压分布ER和A1。

基于与3位数据中的中间位相对应的中位页数据和与最高有效位相对应的高位页数据，在第二编程(PGM)阶段形成阈值电压分布ER、A2至G2。

基于与3位数据中的中间数据相对应的中位页数据和与3位数据中的最高有效位相对应的高位页数据，在第三编程(PGM)阶段具体地形成阈值电压分布ER、A2至G2。由于第三编程，每个阈值电压分布的宽度变窄，并且阈值电压分布之间的余量变得更大。

参见图9，当第一编程命令CMD P、低位页地址ADD L、数据DATA_L和页缓冲器发送命令CMD A从存储器控制器输入时，输入数据被暂时存储在页缓冲器的第一锁存器单元LC1中，被确定为低位数据并被发送至第二锁存器单元LC2。

当第一编程命令CMD P、中位页地址ADD C、数据DATA_C和页缓冲器发送命令CMD A输入时，输入数据被暂时存储在页缓冲器的第一锁存器单元LC1中，被确定为中位数据，并被发送至第三锁存器单元LC3。

当第一编程命令CMD P、高位页地址ADD M、数据DATA_M和页缓冲器发送命令CMD A输入时，输入数据被确定为高位数据，并被存储在页缓冲器的第一锁存器单元LC1中。

当第二编程命令CMD Q1、字线地址ADD W和编程确认命令CMD B输入时，对通过字线地址确定的字线的存储器单元执行第一编程操作。

当第二编程命令CMD Q2、字线地址ADD W和编程确认命令CMD B输入时，对通过字线地址确定的字线的存储器单元执行第二编程操作。

当第二编程命令CMD Q3、字线地址ADD W和编程确认命令CMD B输入时，对通过字线地址确定的字线的存储器单元执行第三编程操作。

在至少一个实施例中，在输入字线地址时，将编程排序信息与字线地址一起输入。编程排序信息指执行第一编程操作至第三编程操作的顺序。例如，在图3中，按以下排序执行编程：对与第一字线WL0耦接的存储器单元C01执行第一编程操作；对与第二字线WL1耦接的存储器单元C11执行第一编程操作；对与第一字线WL0耦接的存储器单元C01执行第二编程操作；对与第三字线WL2耦接的存储器单元C21执行第一编程操作；对与第二字线WL1耦接的存储器单元C11执行第二编程操作；以及对与第一字线WL0耦接的存储器单元C01执行第三编程操作。

图10是图1中所示的存储器控制器的详细配置的框图。

图1中所示的存储器控制器100被提供为基于半导体存储器件110和存储器控制器120的组合的存储卡或固态盘SSD。

参见图10，存储器控制器120包括：SRAM 121、处理单元122、主机接口(或主机I/F)123、错误校正块(ECC)124以及存储器接口(或存储器I/F)125。SRAM 121用作处理单元(CPU)122的操作存储器。主机接口(主机I/F)123包括与存储系统100耦接的主机的数据交换协议。错误校正块(ECC)124检测并纠正包括在从半导体存储器件110中读取的数据中的错误。存储器接口(存储器I/F)125是与半导体存储器件110的接口。处理单元(CPU)122执行用于交换存储器控制器120的数据的所有类型的控制操作。

尽管在附图中未示出，但是对于本领域的普通技术人员显然的是，根据至少一个实施例，在存储系统100中还包括存储用于与主机接口的码数据的ROM(未示出)。半导体存储器件110被提供为由多个快闪存储器芯片组成的多芯片封装体。在至少一个实施例中的存储系统100被提供为具有低错误率的高可靠性的存储媒介。具体地，在至少一个实施例中的快闪存储器包括在近来被积极研究的诸如半导体盘装置(固态盘，在下文中为SSD)的存储系统中。在这种情况下，存储器控制器120被配置成经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等各种接口协议中的一个与外部(例如，主机)通信。

图11是根据之前描述的不同实施例的执行编程操作的熔丝存储器件或熔丝存储系统的框图。例如，将本公开的技术特征应用于OneNAND快闪存储器件700作为熔丝存储器件。

OneNAND快闪存储器件700包括：主机接口(主机I/F)710，被配置成利用不同协议与器件交换各种信息；缓冲器RAM 720，具有嵌入代码用于操作存储器件或暂时存储数据；控制器730，被配置成响应于从外部提供的控制信号和命令来控制读取、编程和所有状态；寄存器740，被配置成将诸如配置等的数据存储在存储器件中，所述数据定义命令、地址、系统操作环境；以及NAND闪存单元阵列750，被配置成包括非易失性存储器单元和页缓冲器的操作电路。OneNAND快闪存储器件700响应于来自主机的写入请求根据之前描述的方法来对编程数据。

图12是包括根据至少一个实施例的快闪存储器件的计算系统的框图。

根据至少一个实施例的计算系统800包括：微处理器(CPU)820、RAM 830、用户接口840、诸如基带芯片组的调制解调器850、以及存储系统810，它们与系统总线860电连接。如果根据至少一个实施例的计算系统800是移动设备，则还将额外地提供用于供应计算系统800的操作电压的电池(未示出)。尽管附图中未示出，但对于本领域的普通技术人员显然的是，根据至少一个实施例的计算系统800还包括：应用芯片组、照相机图像处理器CIS、移动DRAM等。例如，存储系统810是利用用于存储数据的非易失性存储器的固态驱动器或盘SSD。此外，存储系统810被提供为熔丝快闪存储器(例如，OneNAND快闪存储器)。

通过总结和回顾，根据至少一个实施例的存储系统、半导体存储器件及其操作方法分开输入(以不连续的方式)页地址和字线地址，通过利用每个页地址从数据输入中分别确定为“页数据”，并且将确定的“页数据”分别编程至与由每个字线地址表示(或确定)的字线相对应的存储器单元中。结果，即使字线和存储器单元的数目增加，也可以有效地完成将数据编程至存储器单元中。

上述的各种实施例不局限于器件和方法，而可以通过实现与实施例的特征相对应功能的编程、或记录编程的非瞬间、计算机可读的记录媒介来实施。基于实施例的描述本领域的普通技术人员可以容易地实现这种实施方式。本文已经公开了示例的实施例，尽管利用了特定的术语，但是这些特定术语的使用和解释仅是一般性和描述性的意义，而不是出于限制的目的。在某些情况下，随着本发明的申请，对于本领域的技术人员显然的是，除非特别提及，结合具体实施例描述的特征、特点和/或元件可以单独使用、或与结合其他实施例描述的特征、特性和/或元件结合使用。因而，本领域的技术人员将理解的是，在不脱离如所附权利要求中陈列的所要求保护的发明的精神和范围的情况下可以在形式和细节进行各种改变。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种存储系统，包括：

存储器控制器，所述存储器控制器被配置成输出命令、地址和数据；以及

半导体存储器件，所述半导体存储器件被配置成响应于所述命令、地址和数据而将至少一个页数据存储在每个存储器单元中；

其中，所述存储器控制器被配置成分开输出第一地址和第二地址，

其中，所述第一地址用来从所述数据中确定所述至少一个页数据，所述第二地址用来确定与至少一个存储器单元耦接的字线。

技术方案2.如技术方案1所述的存储系统，其中，所述存储器控制器被配置成以不同的地址组输出所述第一地址和所述第二地址。

技术方案3.如技术方案1所述的存储系统，其中，所述半导体存储器件被配置成：

根据第一命令和所述第一地址从所述数据中确定所述至少一个页数据；以及

根据第二命令和所述第二地址，将确定的所述至少一个页数据存储在所述至少一个存储器单元中。

技术方案4.如技术方案3所述的存储系统，其中，所述半导体存储器件被配置成同时将所述至少一个页数据存储在所述至少一个存储器单元中。

技术方案5.如技术方案1所述的存储系统，其中，所述半导体存储器件还包括：

存储器阵列，所述存储器阵列被配置成包括所述至少一个存储器单元；

控制逻辑，所述控制逻辑被配置成响应于所述第一地址和所述第二地址来产生第一控制信号和第二控制信号，以及

页缓冲器，所述页缓冲器被配置成响应于所述第一控制信号从所述数据中确定所述至少一个页数据，以及响应于所述第二控制信号将所述至少一个页数据存储在至少一个存储器单元中。

技术方案6.一种半导体存储器件，包括：

存储器阵列，所述存储器阵列被配置成包括与字线和位线耦接的存储器单元以及将至少一个页数据存储在每个存储器单元中；以及

外围电路，所述外围电路被配置成响应于命令、地址和数据将所述至少一个页数据存储在每个存储器单元中；

其中，所述地址被分成用于从所述数据中确定所述至少一个页数据的第一地址和用于确定所述字线的第二地址，并且所述外围电路被配置成接收输入至其的所述第一地址和所述第二地址。

技术方案7.如技术方案6所述的半导体存储器件，其中，所述外围电路被配置成：

根据第一命令和所述第一地址从所述数据中确定所述至少一个页数据；以及

根据第二命令和所述第二地址将所述确定的至少一个页数据存储在每个存储器单元中。

技术方案8.如技术方案7所述的半导体存储器件，其中，所述外围电路被配置成同时将所述至少一个页数据存储在每个存储器单元中。

技术方案9.如技术方案6所述的半导体存储器件，其中，所述第一地址和所述第二地址以不同的地址组被输入至所述外围电路。

技术方案10.如技术方案6所述的半导体存储器件，其中，所述外围电路包括：

控制逻辑，所述控制逻辑被配置成响应于所述命令、所述第一地址和所述第二地址来产生第一控制信号至第三控制信号；

页缓冲器，所述页缓冲器被配置成响应于所述第一控制信号从所述数据中确定所述至少一个页数据并存储所述至少一个页数据，以及响应于所述第二控制信号来将所述至少一个页数据加载至所述位线；以及

电源，所述电源被配置成响应于所述第三控制信号将操作电压供应至预定的字线。

技术方案11.如技术方案10所述的半导体存储器件，其中，所述页缓冲器被配置成包括至少一个锁存器单元，并且响应于所述第一控制信号而将所述至少一个数据存储在所述至少一个锁存器单元中。

技术方案12.如技术方案11所述的半导体存储器件，其中，所述至少一个锁存器单元中的一个锁存器单元被配置成响应于所述第一控制信号而将所述数据传送至其他的锁存器单元。

技术方案13.一种存储系统操作方法，所述方法包括以下步骤：

将命令、地址和数据从存储器控制器输出至半导体存储器件；以及

响应于所述命令、所述地址和所述数据将至少一个页数据存储在所述半导体存储器件中；

其中，所述地址被分成用于确定所述至少一个页数据的第一地址和用于确定字线的第二地址，以及

所述第一地址和所述第二地址通过所述存储器控制器输出。

技术方案14.如技术方案13所述的方法，其中，所述第一地址和所述第二地址以不同的地址组输出。

技术方案15.如技术方案13所述的方法，其中，存储至少一个页数据的步骤包括以下步骤：

根据第一命令和所述第一地址来确定所述至少一个页数据；以及

根据第二命令和所述第二地址将确定的所述至少一个页地址存储在每个存储器单元中。

技术方案16.如技术方案15所述的方法，其中，同时将所述至少一个页数据存储在每个存储器单元中。

技术方案17.一种半导体存储器件的操作方法，所述方法包括以下步骤：

输入命令、地址和数据；

根据用于确定至少一个页的第一地址从所述数据中确定至少一个页数据；以及

将所述的确定至少一个页数据存储在与根据用于确定字线的第二地址确定的字线耦接的存储器单元中；

其中，所述第一地址和所述第二地址是分开的地址且被输入至所述半导体存储器件。

技术方案18.如技术方案17所述的方法，其中，所述第一地址和所述第二地址以不同的地址组输入。

技术方案19.如技术方案17所述的方法，其中，确定所述至少一个页数据的步骤包括以下步骤：

将所述数据输入至页缓冲器中的一个锁存器单元中；

根据所述第一地址将输入至所述一个锁存器单元中的数据传送至其他的锁存器单元中的一个；以及

重复所述输入和所述传送步骤，直到数据被存储在所述页缓冲器的所有锁存器单元中。

技术方案20.如技术方案17所述的方法，还包括以下步骤：

同时将确定的所述至少一个页数据存储在所述存储器单元中。

Claims (20)

1.一种存储系统，包括：

存储器控制器，所述存储器控制器被配置成顺序地输出命令、地址和数据；以及

半导体存储器件，所述半导体存储器件被配置成响应于所述命令、所述地址和所述数据而将至少一个页数据存储在存储器单元中；

其中，所述存储器控制器被配置成分开地输出第一地址和第二地址，

其中，所述第一地址被用于从所述数据中确定所述至少一个页数据，以及所述第二地址被用于确定与所述存储器单元耦接的字线，以及

其中，在输出所述第一地址之后，从所述存储器控制器输出所述第二地址。

2.如权利要求1所述的存储系统，其中，所述存储器控制器被配置成以不同的地址组来输出所述第一地址和所述第二地址。

3.如权利要求1所述的存储系统，其中，所述半导体存储器件被配置成：

根据第一命令和所述第一地址，从所述数据中确定所述至少一个页数据；以及

根据第二命令和所述第二地址，将确定的所述至少一个页数据存储在所述存储器单元中。

4.如权利要求3所述的存储系统，其中，所述半导体存储器件被配置成同时将所述至少一个页数据存储在所述存储器单元中。

5.如权利要求1所述的存储系统，其中，所述半导体存储器件还包括：

存储器阵列，所述存储器阵列被配置成包括所述存储器单元；

控制逻辑，所述控制逻辑被配置成响应于所述第一地址和所述第二地址来产生第一控制信号和第二控制信号，以及

页缓冲器，所述页缓冲器被配置成响应于所述第一控制信号从所述数据中确定所述至少一个页数据，以及响应于所述第二控制信号将所述至少一个页数据存储在所述存储器单元中。

6.一种半导体存储器件，包括：

存储器阵列，所述存储器阵列被配置成包括与字线和位线耦接的存储器单元，以及将至少一个页数据存储在每个存储器单元中；以及

外围电路，所述外围电路被配置成响应于命令、地址和数据将所述至少一个页数据存储在每个存储器单元中；

其中，所述命令、所述地址和所述数据从控制器顺序地输入，

其中，所述地址被分成用于从所述数据中确定所述至少一个页数据的第一地址和用于确定所述字线的第二地址，并且所述外围电路被配置成接收输入至其的所述第一地址和所述第二地址，以及

其中，在接收所述第一地址之后接收所述第二地址。

7.如权利要求6所述的半导体存储器件，其中，所述外围电路被配置成：

根据第一命令和所述第一地址从所述数据中确定所述至少一个页数据；以及

根据第二命令和所述第二地址将确定的所述至少一个页数据存储在每个存储器单元中。

8.如权利要求7所述的半导体存储器件，其中，所述外围电路被配置成同时将所述至少一个页数据存储在每个存储器单元中。

9.如权利要求6所述的半导体存储器件，其中，所述第一地址和所述第二地址以不同的地址组被输入至所述外围电路。

10.如权利要求6所述的半导体存储器件，其中，所述外围电路包括：

控制逻辑，所述控制逻辑被配置成响应于所述命令、所述第一地址和所述第二地址来产生第一控制信号至第三控制信号；

页缓冲器，所述页缓冲器被配置成响应于所述第一控制信号从所述数据中确定所述至少一个页数据并存储所述至少一个页数据，以及响应于所述第二控制信号来将所述至少一个页数据加载至所述位线；以及

电源，所述电源被配置成响应于所述第三控制信号将操作电压供应至预定的字线。

11.如权利要求10所述的半导体存储器件，其中，所述页缓冲器被配置成包括至少一个锁存器单元，并且响应于所述第一控制信号而将所述至少一个页数据存储在所述至少一个锁存器单元中。

12.如权利要求11所述的半导体存储器件，其中，所述至少一个锁存器单元中的一个锁存器单元被配置成响应于所述第一控制信号而将所述数据传送至其他的锁存器单元。

13.一种存储系统的操作方法，所述方法包括以下步骤：

从存储器控制器顺序地输出命令、地址和数据至半导体存储器件；以及

响应于所述命令、所述地址和所述数据将至少一个页数据存储在所述半导体存储器件中；

其中，所述地址被分成用于确定所述至少一个页数据的第一地址和用于确定字线的第二地址，以及

其中，在通过所述存储器控制器输出所述第一地址之后，输出所述第二地址。

14.如权利要求13所述的方法，其中，所述第一地址和所述第二地址以不同的地址组而被输出。

15.如权利要求13所述的方法，其中，存储所述至少一个页数据的步骤包括以下步骤：

根据第一命令和所述第一地址来确定所述至少一个页数据；以及

根据第二命令和所述第二地址将确定的所述至少一个页数据存储在每个存储器单元中。

16.如权利要求15所述的方法，其中，同时将所述至少一个页数据存储在每个存储器单元中。

17.一种半导体存储器件的操作方法，所述方法包括以下步骤：

顺序地输入命令、地址和数据；

根据用于确定至少一个页的第一地址从所述数据中确定至少一个页数据；以及

将确定的所述至少一个页数据存储在与根据用于确定字线的第二地址所确定的字线耦接的存储器单元中，

其中，所述地址分成所述第一地址和所述第二地址，并且在输入所述第一地址之后，所述第二地址被输入到所述半导体存储器件。

18.如权利要求17所述的方法，其中，所述第一地址和所述第二地址以不同的地址组而被输入。

19.如权利要求17所述的方法，其中，确定所述至少一个页数据的步骤包括以下步骤：

将所述数据输入至页缓冲器中的一个锁存器单元中；

根据所述第一地址将输入至所述一个锁存器单元中的数据传送至其他的锁存器单元中的一个；以及

重复所述输入和所述传送步骤，直到数据被存储在所述页缓冲器的所有锁存器单元中。

20.如权利要求17所述的方法，还包括以下步骤：

同时将确定的所述至少一个页数据存储在所述存储器单元中。