CN1497607A - 在半导体存储装置中提供页面模式操作的电路和方法 - Google Patents

Abstract

一种具有部分激活构架的半导体存储器件，在以部分激活模式操作的同时提供有效的页面模式操作。控制电路和方法被用来启动具有部分激活构架的半导体存储器件(比如DRAM，FCRAM)中的页面模式操作(用于读写数据存取)，从而提高当数据从具有相同字线地址的存储位置写/读时的数据存取速度。在一个方面，一种存取存储器中数据的方法包括：激活对应于第一地址的第一字线以执行数据存取操作；接收第一地址后的第二地址，如果第二地址与第一地址相同，生成页面模式启动信号，以便在激活对应于第二地址的第二字线的同时保持对应于第一地址的第一字线的已激活状态；并响应页面模式启动信号的禁止，去激活第一和第二字线。

Description

在半导体存储装置中提供页面模式操作的电路和方法

相关申请的交叉参考

本申请要求2002年10月10日于韩国知识产权局提交的第2002-61042号韩国专利申请的优先权，它在该申请中被作为参考文件引用。

技术领域

本发明涉及一种在具有部分激活结构的半导体存储装置中提供页面模式操作的电路和方法。

背景技术

长期以来一直存在对半导体器件如DRAM(动态随机存取存储器)器件的需求，该器件提供了快速和有效的存储器存取操作(读写操作)。但是随着DRAM的存储器存取速度增加，功率耗散通常随之增加，这可能造成严重的问题。因此，当开发半导体存储器件时，操作速度和功率耗散是通常认为的折衷关系。某些控制功率耗散同时又提供高速操作的技术已经集中在减少存储单元阵列电流方面。例如，已经开发了具有部分激活结构的半导体存储装置，该半导体存储装置能够使多个存储单元阵列块的一个激活，以便在一个激活的存储块中执行存储器存取操作。具有部分激活结构的半导体器件的一个例子是由富士通有限公司开发的FCRAM(快速循环随机存储存储器)。

图1A至图1C示出现有技术的半导体存储器件的分级存储器结构，它能够部分激活存储单元的多个块。如图1A所示，半导体存储器件(10)包括多个存储体(10A、10B、10C、10D)。每个存储体例如代表PC中的存储器的一个逻辑单元；每个存储体可以由一个或多个存储模块(例如，DIMM(双列直插存储模块)，SIMM(单列直插存储模块))组成。每个存储体(10A、10B、10C、10D)在逻辑上还被分成多个存储单元阵列块。例如，如图1B的示范性实施例所示，存储体(10A)包括四个存储单元阵列块(100a、100b、100c、100d)。

此外，每个存储单元块(100a、100b、100c、100d)在逻辑上还被分成多个子存储单元阵列块(或列块)，其中每个子存储单元阵列块由关联的控制电路控制。例如，如图1C的示范性实施例所示，存储单元阵列块(100a)包括四个子存储单元阵列块(101、102、103、104)。存储单元阵列块(100a)还包括多个子字线驱动器(105、106、107、108)，其中每个子字线驱动器与子存储单元阵列块(101、102、103、104)之一相关联。

每个子字线驱动器(105、106、107、108)激活相应的列块的相应子字线(WL1、WL2、WL3/WL4)。具体地说，存储块(100a)的字线使用整体字线(global wordline)构架在存储块(100a)上形成，这种字线由一个行译码器根据输入行地址(字线地址)激活。子字线在相应的列块上形成，子字线驱动器(105、106、107、108)控制相应的子字线的激活。例如，在一个图1C的示范性实施例中，当行地址和列块选择地址被输入到存储装置时，对应于输入行地址的整体字线被行译码器激活。此外，输入列块选择地址被用来激活列块(101、102、103、104)之一，使相应的子字线驱动器(105、106、107、108)激活具有与已激活的(整体)字线相同地址的相应子字线。

图1A-C所示的存储器构架是存储器构架的一个实例，它可以用来提供部分激活半导体存储器件如FCRAM，从而可以使用例如列块地址(CBA)激活子存储单元阵列块(101、102、103、104)之一，以执行数据存取或者刷新操作。例如，在图1C的实例中，由于存储单元阵列块(100a)包括四个子存储块(101、102、103、104)，因此2比特CBA可以用来选择四个列块(子存储块)之一，尽管本领域熟练技术人员将容易理解，存储器构架可以采用由预定列块选择地址单独寻址的或多或少的列块来设计。

为了使用图1A-1C所示的存储器构架执行存储器存取操作，首先响应预定存储体(memory bank)地址选择存储体(10A、10B、10C、10D)的一个，然后响应预定地址(例如，依赖于寻址方案的行地址或任何其它地址)选择已选择存储块内的存储单元阵列块(100a、100b、100c、100d)。然后，输入行地址(RA)和列块选择地址(CBA)，以激活整体字线(基于行译码器的输入行地址的译码结果)和激活已选择存储单元阵列块的列块(基于输入CBA)。然后，仅由相应的子字线驱动器激活已选择列块的子字线(具有与激活的整体字线相同的地址)。

例如，在图1C的示范性实施例中，当输入列块选择地址00时，根据输入的行地址激活对应于第一列块(101)的子字线WL1。当输入列块选择地址01时，对应于第二列块(102)的子字线WL2被激活。当输入列块选择地址10时，激活对应于第三列块(103)的子字线WL3。当输入列块选择地址11时，激活对应于第四列块(104)的子字线WL4。这样，仅激活具有相同行地址的存储单元的四分之一。然后根据输入列线地址(columnline address)向/从已激活列块输入/输出数据。此外，在一个预定时间量之后，使已激活列块的子字线自动去激活(不工作)，即预充电。

FCRAM执行部分激活模式以减少电流消耗并改进存储速度。在FCRAM中，tRAC(激活恢复时间)和tRC(行预充电时间)分别是22ns和25ns，与传统的DRAM相比较，表现出tRAC和tRC分别改善了10％和50％。

与传统的DRAM相比，存在与按照部分激活模式操作DRAM器件相关联的某些问题。例如，在部分激活模式的DRAM操作中，难于执行读/写数据的“页面模式”操作。如本技术领域公知的那样，“页面模式”通常是指这样一种操作模式：一旦输入行地址X后，仅改变列地址Y就可以向/从具有相同行地址X的多个存储单元输入/输出数据。传统的DRAM器件按“页面模式”操作以增加存储器存取速度，同时减少功率消耗。

页面模式操作难于在以部分激活模式操作的DRAM中实现，因为如结合图1C所述，连接相同行地址(整体字线地址)的存储单元选择性激活/控制是根据借助行地址输入的列块选择地址实现的。更具体地说，当具有n比特列块选择地址的DRAM以部分激活模式操作时，必须输入最大达2ⁿ倍数目的相同行地址，以便向/从相同行地址的所有列块中的存储单元输入/输出数据。实际上，关于传统设计，当借助激活命令信号ACT输入一个给定行地址时，仅仅在预定时间(即，tRC)之后输入下一个地址(和激活命令ACT)，因为在自行地址输入起的预定时间之后自动执行行预充电操作。因此，由于FCRAM具有n比特列块选择地址，为了向/从所有列块中具有相同行地址的存单元输入/输出数据，因此存储器存取时间等于最大达tRC×2ⁿ的时间加数据输入/输出时间。下面结合图1C和图2以实例解释这些概念。

图2是说明具有上述部分激活构架的传统半导体存储器件的存储器存取操作的时序图。具体地说，图2的实例图示说明了具有图1C所示的部分激活结构的传统半导体器件的操作，其中使用脉冲串长度是4的脉冲串模式执行读操作。在图2的实例中，每个输入行地址X被认为是相同的。参见图2，第一激活命令ACT、行地址X和列块选择地址CBI借助时钟周期C1的时钟信号CLK同步输入。在响应时，第一列块(101)被列块选择地址CBI选择，并且在第一列块(101)中激活对应于输入行地址X的字线MLI。当在后续时钟周期C2输入读命令/RD和列地址Y时，选择对应于列地址Y的列，以便把存储单元输出的数据定位在已激活字线MLI和已选择列线的交集(交叉点)。由于脉冲串长度是4，因此根据读命令/RD从输入列地址开始连续输出四个数据比特DQ。

在传统的设计中，当施加激活命令ACT时，在自时钟周期C1起的约三个(3)周期之后自动开始行预充电。然后响应行预充电操作的开始，去激活已激活的子字线WLI。在结束行预充电操作之后，在时钟周期C6处输入下一个激活命令ACT、行地址X和列块选择地址CB2。由于在自激活命令ACT的输入起的预定时间量之后自动开始行预充电，因此当行预充电结束后可以施加随后的激活命令ACT。从激活命令ACT的输入到下一个激活命令ACT的时段被称之为tRC(行预充电时间)。响应时钟周期C6处输入的行地址X和列块选择地址CB2，激活第二列块(102)中的相应字线WL2。然后，在时钟周期C9自动开始行预充电，预充电时间为自时钟周期C9的激活命令ACT的输入起的三个(3)时钟周期。因此，仅仅在激活子字线WL2的预充电操作结束时的时钟周期C11处可以施加下一个激活命令ACT、行地址X和列块选择地址CB3。所以，如上所述，在自命令输入开始的预定时间之后自动执行预充电操作的传统DRAM器件(比如FCRAM)中，甚至当下一个行地址与在前输入的行地址相同时，也仅仅能够在时间量tRC之后输入行地址。

因此，尽管传统DRAM器件(比如FCRAM)，其中在部分激活模式操作中n比特列块选择地址允许选择存储器的2ⁿ列块中的一个，可以提高输入不同行地址时的存储器存取的I/O速度，但由于部分操作模式需求在自给定行地址的输入(即，激活命令的输入)起的预定时间之后执行预充电操作，因此当输入某些行地址时，该器件可以提供比其它传统半导体存储器件(例如，SDRAM，DDR，DRAM)慢的存储器存取速度。

所以，人们期望提供一种增加存储器存取的I/O速度的电路和方法，以便在为相同的在前和随后的行地址执行存储器存取时，增加具有部分激活构架的DRAM中的存储器存取的I/O速度。

发明内容

本发明的目的是提供一种具有部分激活构架的半导体存储器件，该器件在以部分激活模式操作的同时提供有效的页面模式操作。本发明还提供了控制电路和方法，能够在具有部分激活构架的半导体存储器件(比如DRAM、FCRAM)中启动页面模式操作(用于读写数据存取)，由此提高当数据从具有相同字线地址的存储位置写入/读出时的数据存取速度。

在一个实施例中，一种存取存储器件中数据的方法包括：激活对应于第一地址的第一字线，以执行数据存取操作；接收第一地址后的第二地址，如果第二地址与第一地址相同，则生成页面模式启动信号，以保持对应于第一地址的第一字线的已激活状态，同时激活对应于第二地址的第二字线；响应页面模式启动信号的禁止，去激活第一和第二字线。

在另一个实施例中，半导体存储器件包括：包含多个存储块的存储单元阵列，命令译码器，用于对命令信号译码，以及输出已译码命令信号以执行数据存取操作；地址比较器，用于将对应于已激活第一字线的第一地址与第一地址之后接收的第二地址进行比较，如果第一地址与第二地址相同，则生成页面模式启动信号；预充电控制电路，用于控制预充电操作，其中预充电控制电路响应页面模式启动信号以防止已激活第一字线的预充电操作，同时激活对应于第二地址的第二字线以执行数据存取操作。

最好是，存储单元阵列包括部分激活构架，其中每个存储块可由块地址单独寻址。数据存取操作包括一个页面模式操作，其中对于一个或多个具有相同存储块或不同存储块中相同行地址的存储单元存取数据。数据可以使用脉冲串操作模式存取。

在另一个实施例中，地址比较器包括：存储第一地址的装置；将第二地址与第一地址比较以确定第一和第二地址是否相同的装置；如果第一和第二地址相同则从比较器输出页面模式启动信号的装置。

在另一个实施例中，半导体存储器件包括命令移位器电路，可操作地连接到命令译码器和地址比较器的输出端，其中命令移位器将从命令译码器输出的写命令信号延迟预定的第一延迟时间。在一个实施例中，命令移位器电路包括延迟写命令信号的时钟移位器，该时钟移位器包括多个串联连接的反相器。在另一个实施例中，命令移位器电路包括延迟写命令信号的时钟移位器，该时钟移位器包括多个串联连接的触发器。

在另一个实施例中，响应写命令信号，预充电控制电路将页面模式启动信号延迟预定的第二延迟时间，以生成已延迟页面模式启动信号。已延迟页面启动信号防止已激活字线的预充电操作。

下面将说明本发明的这些和其它实施例、各方面、特点和优点，并使其从下面结合附图的优选实施例的详细说明中变得更加清楚。

附图说明

图1A至图1C示出了已有技术的半导体存储器件的分级存储器结构，它能够部分激活存储单元的诸多块；

图2是说明具有部分激活构架的传统半导体存储器件的传统存储器存取操作的时序图；

图3示意地说明了本发明一个实施例的具有部分激活构架的半导体存储器件，它提供部分激活操作模式的有效页面模式操作；

图4是说明本发明一个实施例的存储器存取操作的示范性时序图，被实施于一个具有部分激活构架的半导体存储器件；

图5是说明本发明一个实施例的存储器存取操作的一个示范性时序图，被实施于一个具有部分激活构架的半导体存储器件；

图6是说明本发明一个实施例的命令移位器的电路图，该移位器最好实施于图3的器件；

图7是说明本发明一个实施例的行地址比较器的电路图，该比较器最好实施于图3的器件；

图8是说明本发明一个实施例的预充电控制电路的电路图，该控制电路最好实施于图3的器件；

图9是说明图7和图8的行地址比较器和预充电控制电路的操作模式的示范性时序图；

图10是说明可以实施本发明的存储系统的示意性方框图。

具体实施方式

本发明是一种以部分激活操作模式提供有效页面操作的半导体存储器件。具体而言，本发明优选实施例的电路和方法基于提供改进的页面模式操作和增加具有部分激活构架的半导体存储器件(比如DRAM、FCRAM)的数据存取速度的寻址方案和控制电路。

图3是说明本发明一个实施例的具有部分激活构架的半导体存储器件的方框图，以部分激活操作模式提供有效页面模式操作。参见图3，半导体存储器件包括：存储单元阵列(100)；向/从存储单元阵列(100)输入/输出数据的多个外围电路(110至196)；行地址比较器(200)；命令移位器(300)。为了说明目的，在整个下文的讨论中假定存储单元阵列(100)包括结合图1A、图1B、图1C讨论的阵列结构。例如，假定存储单元阵列(100)图示了存储体的存储块，并且被分成四个可被2比特CBA寻址的列块(101，102，103，104)，以执行如上所述的部分激活模式操作。本领域熟练技术人员将容易地理解，也可以采用其它存储器构架实施本发明。

时钟信号CK和/CK参看经由用于同步操作的锁延迟环(DLL)和时钟缓冲电路(110)传送给半导体存储器件的每个功能块。命令译码器(120)接收命令信号/CSh和FN(来自控制器和/或CPU)，并对其译码以生成诸多命令，比如激活命令ACT、读命令/RD和写命令/WR。激活命令ACT由不同电路如控制信号生成器(150)处理。命令译码器(120)所生成的读写命令由命令移位器(300)处理，它响应读命令/RD、写命令/WR和地址比较器(200)所生成的页面模式标记信号(/PN_FLAG)生成到达控制信号生成器(150)的控制信号S_CMD。

按照下面结合图5和图6的更详细说明，例如，在连续地将数据写入具有相同或不同列块(101、102、103、104)的本发明的页面模式操作中，考虑到写等待时间和一个或多个具有相同行地址的字线的延迟激活，命令移位器(300)将写命令/WR延迟预定时间TD1，从而确保具有不同行地址的在前激活字线的操作和预充电。

控制信号生成器(150)包括：激活控制信号生成单元(152)，预充电控制信号生成单元(154)，数据输入/输出控制信号生成单元(156)。控制信号生成器(150)生成控制存储器存取操作的控制信号。具体地说，激活控制信号生成单元(152)输出控制信号给激活控制电路(192)，以控制激活存储器存取操作。预充电控制信号生成单元(154)向预充电控制电路(194)输出包括预充电启动信号PRECH_EN的控制信号，以控制预充电操作。数据输入/输出控制信号生成单元(156)向数据输入/输出控制电路(196)输出控制信号，以控制DQ缓存器(180)的输入/输出操作。

多个地址信号(A0，A1，...A14)和存储体地址信号(BA0和BA1)例如从存储控制器或者CPU外部接收，它们经由地址缓存器(130)和地址锁存器(140)分别输入到行译码器(160)和列译码器(170)。地址锁存器(140)在控制信号生成器(150)的控制下操作。包括字线驱动器电路的行译码器(160)对输入行地址X译码，并选择和激活存储单元阵列(100)的对应字线(或整体字线)。列译码器(170)对输入列地址Y译码，并选择对应于地址Y的存储单元阵列(100)中一个列线，以输入和输出数据。写入存储器的数据首先经过输入/输出插针DQ[0:m]输入，然后存入数据DQ缓存器(180)。从存储单元阵列(100)读出的数据首先被存入数据DQ缓存器(180)，然后经过输入/输出插针DQ[0:m]输出。

根据本发明，一个从外部施加的行地址信号经由地址缓存器(130)输入到行地址比较器(200)和行译码器(160)。行地址比较器(200)比较目前输入的行地址(此后称之为“当前”行地址)与已存储的行地址(此后称之为“在前行地址”)。这里，“当前”行地址是指目前输入的行地址，“在前”行地址是指在当前行地址之前输入的行地址。

当“当前”和“在前”行地址被确定为相同时，行地址比较器(200)生成一个页面模式标记信号(/PM_FLAG)，该信号被输出到命令移位器(300)和预充电控制电路(194)。页面模式标记信号(/PM_FLAG)触发“页面模式”存储器存取操作(用于按/WR或/RD指定，进行读操作或者写操作)。

响应页面模式标记信号(/PM_FLAG)，预充电控制电路(194)将阻断响应在前行地址而激活的字线的预充电操作。更具体地说，预充电控制电路(194)响应从行地址比较器(200)输出的页面模式标记信号/PM_FLAG以及从预充电控制信号生成单元(154)输出的预充电启动信号PRECH_EN，控制预充电操作。响应页面模式控制信号(/PM_FLAG)，预充电控制电路(194)将中断预充电控制信号(/PRFCH-CS)，即使预充电启动信号已经被启用，以便避免预充电操作。

因此，当在已激活列块(响应在前地址而激活)之间输入“当前”行地址(与在前行地址相同)时，在前激活的列块的已激活字线的预充电操作被延迟到对应于下一个后续行地址的下一个预充电定时。显然相同的行地址可以被输入3次或者更多次，在此情况下将推迟预充电操作直至输入不同行地址。

另一方面，当“当前”地址不同于在前行地址(根据行地址比较器(200)的比较结果确定)时，由在前行地址激活的在前列块的在前激活的字线，在自数据的输入/输出起的一个预定时间后被自动预充电。

因此，根据本发明，页面模式可以通过响应在前激活命令ACT，在开始预充电之前输入相同行地址来实现。换言之，由于通过施加相同行地址扩展了已选择的第二列块的激活周期，因此有效地获得了页面模式功能，从而可以向/从多个具有相同行地址的列连续输入/输出数据。

不难理解，上述阻断预充电操作的处理是在页面模式操作期间读出数据或者向存储器写数据的时候执行的。但是，除了阻断预充电操作之外，图3的控制电路还在页面模式操作中当写数据到存储器时执行附加功能。例如，响应页面模式标记信号(/PM_FLAG)，命令移位器(300)将写命令/WR有效延迟预定时间量TD1，以延迟控制信号S_CMD的输出，解决(account for)写等待和一个或多个具有相同行地址的字线的延迟激活，从而确保在前激活的具有不同行地址的字线的操作和预充电。此外，延迟的信号S_CMD的输出造成预充电启动信号(PRECH_EN)被延迟。此外，预充电控制电路(194)将页面模式标记信号(/PM_FLAG)延迟预定时间量TD2，以解决激活字线中的延迟TD1。

下面将参照图4和图5的示范性时序图更详细地说明本发明的示范性页面模式存储器存取操作(读写操作)。

图4是说明本发明一个实施例的存储器存取操作的示范性时序图，该存储器存取操作被实施于具有部分激活构架的半导体存储器件。根据体地说，图4示出了图3的半导体存储器件的“页面模式”操作。其中数据从存储器(100)的每个列块(101、102、103、104)中具有相同行地址的存储单元中读出。在图4的实例中，假定脉冲串长度是四(4)，并且假定借助四个激活命令ACT输入的行地址X1、X2、X3、X4是相同的。

在图4的示范性“页面模式”操作中，激活命令ACT和读命令/RD可以被无延迟地连续输入(与图2的方法相反)，因为页面模式标记信号/PM_FLAG被激活，避免了在输入行地址(X1、X2、X3、X4)相同时执行行预充电操作。具体地说，在上文解释的图2的传统方法中，在激活命令ACT输入后的3个时钟自动执行行预充电操作。然而，在图4所示的示范性方法中，响应页面模式启动信号/PM_FLAG，将时钟周期C1、C3和C5中激活命令ACT输入后通常应当出现3个周期的行预充电操作(即，C4、C6和C8中行预充电操作)予以消除。因此，在页面模式操作期间，具有相同行地址的字线被维持激活直至页面模式标记信号被禁止。

下面结合图3和图4详细说明图4所示的示范性页面模式操作。在图4中，在时钟周期C1同步地输入激活命令ACT、行地址X1和列块选择地址CB1。根据列块地址CB1选择第一列块(101)(图3)，以及响应输入行地址X1激活对应于输入行地址X1的子字线WL1(整体字线的)。在时钟周期C2，输入读命令/RD和列地址Y1。在响应时，对应于列地址Y1的列被选择，然后在3个时钟周期之后，从定位在已激活字线ML1和对应于地址Y1的已选择列的交集的存储单元开始读取数据。这里，由于脉冲串长度是四，因此响应时钟周期C5开始的读命令/RD，(从缓存器(180))连续输出四个数据比特DQ。

然后在时钟周期C3连续输入激活命令ACT、行地址X2和列块选择地址CB2。第二列块响应地址CB2而激活。此外，第二列块的相应子字线WL2根据输入地址X2激活。特别是，参见图3，当前行地址X2经由地址缓存器(130)输入到行地址比较器(200)。行地址比较器(200)将当前输入行地址X2与在前行地址X1进行比较。由于行地址X1和X2相同，行地址比较器(200)生成页面模式标记信号/PM_FLAG，该标记信号具有阻止在前激活的子字线WL1预充电的“低”逻辑电平。如图4所示，页面模式标记信号造成，通常应当响应时钟周期C1中输入的ACT命令发生在时钟周期C4中的行预充电被取消。所以，子字线WL1的预充电(从而是相应的已激活整体字线)被推迟，并且在第二子字线WL2被激活的同时维持子字线WL1的激活状态。

然后，响应在时钟周期C4期间连续输入的读命令/RD和列地址Y2，从位于已激活子字线WL2和对应于列地址Y2的已选择列线的交集上的存储单元开始读取数据。由于脉冲串长度是四，所以响应在时钟周期C7开始的读命令/RD(从缓存器(180))连续输出四个数据比特DQ。

此后，当在时钟周期C5输入第三激活命令ACT、当前行地址X3(与在前行地址X2相同)以及列块选择地址CB3时，执行类似于上述操作的一个操作。特别是，行地址比较器(200)确定当前地址X3和在前地址X2相同，因此页面模式标记信号/PM_FLAG保持激活(逻辑“低”电平)。因此，通常应当响应时钟周期C3中第二输入ACT命令发生在时钟周期C6中的行预充电操作被取消。所以，子字线WL1和WL2(从而是相应的已激活整体字线)的预充电被推迟，并且在激活第三子字线WL3的同时保持子字线WL1和WL2的激活状态。

然后，响应在时钟周期C6期间连续输入的读命令/RD和列地址Y3，从位于已激活子字线WL3和对应于列地址Y3的已选择列线的交集上的存储单元开始读取数据。由于脉冲串长度是四，所以响应在时钟周期C9开始的读命令/RD(从缓存器(180))连续输出四个数据比特DQ。

同样，当在时钟周期C7输入第四激活命令ACT、当前行地址X4(与在前行地址X3相同)以及列块选择地址CB4时，行地址比较器(200)确定当前地址X4与在前地址X3相同，所以页面模式标记信号/PM_FLAG保持激活(逻辑“低”电平)。所以，子字线WL1、WL2和WL3(从而是相应的已激活整体字线)的预充电被推迟，并且在激活子字线WL4的同时保持子字线WL1、WL2和WL3的激活状态。

然后，响应在时钟周期C8期间连续输入的读命令/RD和列地址Y4，从位于已激活子字线WL4和对应于列地址Y4的已选择列线的交集上的存储单元开始读取数据。由于脉冲串长度是四，所以响应在时钟周期C11开始的读命令/RD(从缓存器(180))连续输出四个数据比特DQ。

如图4所示，在时钟周期C9不输入激活命令。因此，行地址比较器(200)确定当前行地址不同于在前行地址X4，因而禁止页面模式标记信号/PM_FLAG(例如，输出逻辑“高”电平)。响应禁止页面模式标记信号，在时钟周期C10响应时钟周期C7的第四输入ACT命令将自动开始预充电操作。在此情况下，预充电控制电路(194)(图3)将对所有的已激活字线WL1、WL2、WL3和WL4进行预充电路。

所以，在数据从存储器读出的本发明的页面模式操作中，如果当前行地址和在前行地址被确定为相同，将启动页面模式标记信号/PM_FLAG以避免预充电操作，这将使在前激活的字线(响应在前行地址激活)保持已激活状态。因此，具有相同行地址的存储单元中的数据从相同列块或者不同列块中连续读出，从而在部分激活模式操作中增加存储器存取速度。实际上，如图4所示，数据比特DQ可以在连续的时钟周期C5-C12中连续输出。

这与参照图2解释的传统半导体存储器件的读取操作形成对照。在传统操作中，即使当前和在前行地址相同，也必须在一个预定时间量tRC之后输入当前行地址，这样减低了以部分激活操作模式读取具有相同行地址的存储单元时的输入/输出速度。实际上，如图2所示，即使连续输入相同行地址X，数据输出也不是连续的，而在图4中，当输入行地址相同时则连续输出数据。

图5是说明本发明另一个实施例的存储器存取操作的示范性时序图，该存储器存取操作被实施于具有部分激活构架的半导体存储器件。更具体地说，图5示出了数据被写入具有相同行地址的存储单元的“页面模式”。通常，在数据被写入相同或不同列块中具有相同行地址的存储单元的页面模式操作中，除了在页面模式操作期间按上述方式消除行预充电之外，还将字线的激活和页面模式标记信号延迟一定的时间量，以解决与存储存取操作关联的写等待。更具体地说，当收到写命令时，首先将对应于写命令的地址和数据存储到写缓存器中。此后，当收到用于相同存储体的后续写命令时，在对应于存入写缓存储中的地址的存储单元中写入写缓存器的数据。因此，对应于借助写命令输入的行地址的字线不是迅速激活，而是在施加该后续命令之后激活。

下面参照图3和图5更详细地解释图5所示的示范性页面模式操作。在图5中，假定行地址X2、X3和X4是相同的，但不同于行地址X1和X5，以及借助长度为4的脉冲串执行脉冲串写操作。如同从存储读取数据的页面模式操作(如结合图4所述)，与正常模式(非页面模式)期间施加激活命令ACT的时间间隔相比较，当执行写数据到存储器的页面模式操作时，施加激活命令ACT的时间间隔被减少。

参见图5，激活命令ACT和行地址X1以及列块选择地址CB1借助时钟周期C1被同步地输入。此后，在后续时钟周期C2输入写命令/WR和列地址Y1，并且在从列地址Y1起的三个时钟周期之后，连续输入四个数据比特D1，以及在两个时钟周期期间将所述数据比特D1存入位于DQ缓存器(180)的写缓存器(未示出)中。

在时钟周期C6中，收到另一个激活命令ACT，并输入行地址X2和列块选择地址CB2。行地址X2经由地址缓存器(130)输入到行地址比较器(200)，行地址比较器(200)将当前输入的行地址X2与在前行地址X1进行比较。由于行地址X1和X2不同，行地址比较器(200)将以“高”逻辑电平保持页面模式标记信号/PM_FLAG。所以，页面模式标记信号保持被禁止，并且不触发页面模式操作。

然后在后续时钟周期C7输入写命令/WR和列地址Y2。所以，响应第二写命令/WR，并基于存入写缓存器中的行地址X1和列块选择地址CB1，激活第一列块(101)的相应子字线WL1。对应于列地址Y1的列被选择，以便在位于已激活子字线WL1和对应于列地址Y1的已选择列线的交集上的存储单元开始输入存储在写缓存器中的数据D1。此外，由于页面模式操作还没有被激活，因此对在前激活的子字线WL1进行预充电。

然后，在时钟周期C8中，收到另一个激活命令ACT，并输入行地址X3和列块选择地址CB3。行地址比较器(200)将当前输入的行地址X3与在前行地址X2进行比较。由于行地址X2和X3相同，行地址比较器(200)生成具有逻辑“低”电平的页面模式标记信号/PM_FLAG，从而激活页面模式操作。另一方面，借助一个TD2的延迟，输出页面模式标记信号/PM_FLAG，以作为延迟的页面模式标记信号/D_PM，其原因在下文中解释。

在后续时钟周期C9，输入写命令/WR和列地址Y3。所以，响应写命令/WR，并基于写缓存器中的行地址X2和列块选择地址CB2，激活第二列块(102)的相应子字线WL2。然而，为了充分保证在前激活的子字线WL1的操作，将子字线WL2的激活延迟预定的第一延迟时间TD1，如图5所示。实际上，由于在页面模式操作中减少了施加激活命令ACT的时间间隔(与非页面模式操作比较)，后续子字线WL2的激活被延迟，以确保在前激活的子字线WL1的操作和预充电。

通常，子字线WL2应当在写命令/WR和列地址Y3输入(时钟周期C9)后激活(如在时钟周期C7输入列地址Y2后的字线WL)。然而，由于在页面模式操作期间ACT命令以较短时间间隔接收，因此如果在此时间激活子字线WL2而不延迟，则将不能充分保证子字线WL1的操作时间。因此，在图5的示范性实施例中，子字线WL2的激活最好在写命令/WR和列地址Y3输入后延迟约三个时钟周期。在激活子字线WL2之后，将缓冲的数据D2从与子字线WL2和对应于Y2的已选择列线的交集相对应的存储位置开始写入存储器。

此外，由于子字线WL2的激活被延迟，因此还将已启动的页面模式标记信号/PM_FLAG(推迟已激活子字线WL2的操作和推迟用于页面模式操作的后续激活的子字线(具有相同行地址))延迟预定时间TD2。更具体地说，在数据被写入存储器的页面模式操作中预充电控制电路(194)响应延迟的页面模式标记信号/D_PM控制子字线的预充电，该页面模式标记信号/D_PM通过将页面模式标记信号/PM_FLAG延迟预定数量的时钟周期，即图5所示的第二延迟时间TD2而生成。因此，子字线WL2的有充电被推迟并保持子字线WL2激活。

接着，在时钟周期C10，输入激活命令ACT和行地址X4以及列块选择地址CB4，并且执行类似于上述操作的操作，因为行地址X4与在前行地址X3相同。

在时钟周期C12不施加激活命令ACT。因此，行地址比较器(200)确定当前行地址不同于在前行地址X4，并且在响应时禁止页面模式标记信号/PM_FLAG(例如，生成具有逻辑“高”电平的页面模式标记信号)。因此，响应具有逻辑“高”电平的延迟页面模式标记信号/D_PM，有充电控制电路(194)在时钟周期C18开始有充电操作，以便同时对已激活子字线WL2、WL3和WL4预充电。

因此，图5的示范性方法能够使数据在页面模式操作中写入存储器中。如上所述，由于写操作是在输入后续写命令后执行的，因此页面模式操作造成后续子字线延迟第一延迟时间TD1，以保证在前激活的子字线的操作时间。由于子字线的激活被延迟，因此在页面模式中，阻止已激活子字线的预充电操作的页面模式标记信号也被延迟。需要理解的是，在页面模式操作中，当在前行地址与当前行地址相同时，通过保持对应于相同行地址的在前激活的字线的状态，就可以将数据连续写入不同列块或相同列块中具有相同行地址的存储单元中。

图6是说明本发明实施例的命令移位器(300)的电路图，该电路最好实施于图3的器件。通常，在数据被写入存储器的页面模式操作中，命令移位器(300)将写命令/WR延迟预定时间，以便将对应的字线延迟TD1(如图5所示)。在示范性实施例中，写命令/WR仅仅在页面模式标记信号/PM_FLAG被启动时(逻辑低)才将被延迟。

参见图6，命令移位器(300)包括时钟移位器(310)、NPR门(321、322、323)和反相器(331、332、333)。假定页面模式标记信号/PM_FLAG、写命令/WR和读命令/RD是在逻辑“低”电平激活的信号。

NOR门(321)接收作为输入的写命令/WR和页面模式标记信号/PM_FLAG，并对输入信号执行逻辑NOR操作。NOR门信号(322)接收作为输入的写命令/WR和反相的页面模式标记信号/PM_FLAG(由反相器(331)反相)，并对输入信号执行NOR操作。时钟移位器(310)将NOR门(321)的输出信号延迟第一延迟时间TD1(图5)。NOR门(323)和反相器(333)对时钟移位器(310)、NOR门(322)和反相器(332)输出的信号有效地执行逻辑“OR”，这种“OR”操作的结果作为一个命令S_CMD输出。

对于图6的命令移位器(300)，当启动页面模式标记信号/PM_FLAG和写命令信号/WR(即，逻辑“低”电平)以及禁止(逻辑“高”电平)读命令信号/RD时，NOR门(322)和反相器(332)的输出将是逻辑低，而NOR门(321)的输出将是逻辑“高”。然而，NOR门(321)的输出被延迟了预定时间TD1，这将逻辑“高”电平的S_CMD信号的生成延迟预定时间TD1.因此，实际上，写命令/WR被时钟移位器(310)延迟第一延迟时间TD1。

当页面模式标记信号/PM_FLAG和读命令信号/RD都被禁止(逻辑高)时，以及写命令信号/WR被启动(逻辑低)时，NOR门(321)和反相器(332)的输出将是逻辑低，而NOR门(322)的输出将是逻辑高，并且将生成具有逻辑高电平的非延迟S_CMD信号。因此，实际上，当以非页面模式操作时非延迟写命令/WR。

另一方面，在读命令/RD被启动时的读操作中，具有逻辑“高”电平的非延迟S_CMD信号将被输出，而不考虑页面模式标记信号/PM_FLAG的逻辑电平(即，不考虑存储器正在以页面模式操作还是以非页面模式操作)。

应当理解的是，时钟移位器可以包括任何延迟信号的适当电路。例如，时钟移位器可以包括多个串联连接的反相器。作为选择，时钟移位器包括多个串联接连的触发器。本领域熟练技术人员可以容易地想到实现时钟移位电路的其它方法。

图7是说明本发明实施例的行地址比较器(200)电路图，该电路最好实施于图3的器件。行地址比较器(200)包括三个开关(211、212、213)，两个锁存器(221和222)，以及一个比较器(230)。第一、第二和第三开关(211、212、213)的每个包括传输门(230)和反相器，它们响应时钟/激活信号CLK+ACT CMD导通/截止。时钟/激活信号CLK+ACT CMD是响应时钟周期CLK信号和激活命令ACT信号生成的信号。更具体地说，第一和第三开关(211和213)响应具有逻辑“高”电平的时钟/激活信号CLK+ACKCMD导通，而第二开关(212)响应具有逻辑“低”电平的时钟/激活信号CLK+ACT CMD导通，对此本领域熟练技术人员将容易理解。第一和第二锁存器(221和222)的每个包括一对反相器。

经由地址存储器(130)输入的行地址XADDR作为行地址XADDR1输出到比较器(230)的一端。同时，由于第一开关(211)根据具有逻辑“高”电平的时钟/激活信号CLK+ACT CMD导通，因此行地址XADDR被输入到第一锁存器(221)。输入到第一锁存器的行地址响应具有逻辑“低”电平的时钟/激活信号CLK+ACT CMD被输入到第二锁存器(222)。然后，响应具有逻辑“高”电平的时钟/激活信号CLK+ACT CMD，将输入到锁存器(222)的行地址输入到比较器(230)的另一端。在这里，直接输入到比较器(230)一端的行地址是“当前”行地址XADDR1，经由锁存器输入到比较器(230)另一端的行地址是“在前”行地址XADDR2。如上所述，“当前”行地址XADDR1是目前输入的行地址，而“在前”行地址XADDR2是先前输入的行地址。

比较器(230)将当前行地址与在前行地址XADDR2进行比较，当行地址XADDR1和XADDR2相同时启动页面模式标记信号/PM_FLAG(输出逻辑“低”电平)，当行地址XADDR1和XADDR2不同时禁止页面模式标记信号/PM_FLAG(输出逻辑“高”电平)。

图8是本发明实施例的预充电控制电路的电路图，它最好实施于图3的器件。通常，预充电控制电路(194)接收作为输入的来自预充电控制信号生成单元(154)预充电启动信号(PRECH_EN)、从行地址比较器(200)输出的页面模式标记信号(/PM_FLAG)、读命令/RD和写命令/WR信号。在数据写入存储器的“页面模式”操作中，预充电控制电路(194)将页面模式标记信号(/PM_FLAG)延迟预定时间TD2(即，生成延迟信号/D_PM)以解决字线激活中的延迟(TD1)(如图5所示)。在示范性实施例中，在数据从存储器读出的页面模式操作时不延迟页面模式标记信号(/PM_FLAG)。

参见图8，预充电控制电路(194)包括：NOR门(411和412)，反相器(421和422)，NAND门(431)，时钟移位器(310)和预充电控制单元(440)。NOR门(411)和反相器(421)有效地执行页面模式标记信号/PM_FLAG和写命令信号/WR的逻辑“OR”操作。时钟移位器(310)将反相器(421)的输出移位第二延迟时间TD2(图5)。此外，NOR门(412)和反相器(422)有效地执行页面模式标记信号/PM_FLAG和读命令信号/RD的逻辑OR操作。反相器(422)的输出不延迟地输入到NAND门(431)。

在数据被写入存储器的页面模式操作中，页面模式标记/PM_FLAG和写命令信号/WR都被启动(逻辑低)，读命令/RD是逻辑“高”。因此，反相器(422)的输出被时钟移位器(310)延迟了第二延迟时间TD2。因此，页面模式标记信号/PM_FLAG(逻辑低启动)实际上被延迟TD2(延迟的页面模式信号/D从时钟移位器(310)输出)。

在数据从存储器读出的页面模式操作中，页面模式标记信号/PM_FLAG和读命令信号/RD都被启动(逻辑低)，而写命令信号被禁止(逻辑高)。所以，反相器(421)的输出将是逻辑“高”电平，反相器(422)的输出将是逻辑“低”电平。因此，实际上在数据从存储器读出的页面模式操作中不延迟页面模式标记信号/PM_FLAG。

NAND门(431)执行预充电启动信号PRECH_EN和时钟移位器(310)和反相器(422)的输出信号的逻辑NAND操作，并输出预充电控制信号/PRECH_CS。预充电启动信号PRECH_EN是从激活命令ACT输入开始经历一个预定时间量后自动启动的信号(从预充电控制信号生成单元(154)输出逻辑“高”电平)。例如，在参照图2讨论的传统方法中，是在自施加激活命令ACT时的时钟周期起的三个(3)周期后自动启动行预充电。然而，在页面模式标记/PM_FLAG被启动(逻辑低电平)时的本发明写数据到存储器的页面模式操作中，则是在根据延迟命令S_CMD延迟第一延迟时间TD1后，输出预充电启动信号PRECH_EN，如图6所示。在传统半导体存储器件中，预充电在预充电启动信号PRECH+EN被启用时自动发生。

从NAND门(431)输出的预充电控制信号/PRECH_CS被输出给预充电控制单元(440)。预充电控制单元(440)仅仅在预充电控制信号/PRECH_CS被启动(具有逻辑“低”电平)时才将执行预充电操作。因此，当时钟移位器(310)或者反相器(422)的输出为逻辑“低”时，预充电控制信号/PRECH_CS将被禁止(逻辑“高”电平)。

参见图9，一个示范性时序图分别描述了在本发明的页面模式操作期间，图7和图8的行地址比较电路(200)和预充电控制电路(194)的操作模式。在图9的实例中，假定激活命令ACT在每个奇数时中周期C1、C3、C5、C7和C9被激活。此外，还假定借助头三个激活命令ACT输入行地址XADDR“00000”，并且借助至少两个激活或命令ACT输入行地址XADDR“FFFF”。

响应式中CLK和激活命令ACT，以一个预定时间量启动(逻辑高)时钟/激活信号CLK+ACT CMD，如图9所示。所以，在该示范性时序图中，每两个时钟周期启动(逻辑低电平)时钟/激活信号CLK+ACT CMD。当激活命令ACT被激活时(逻辑低电平)，行地址信号XADDR被输入。直接输入到比较器(230)一端的第一地址XADDR1与外部(例如，来自存储器控制器)施加的行地址相同。实际上，在接收行地址XADDR的时间与实际输入XADDR1到比较器(230)端口时的时间之间可以有略微延迟。

在时钟周期C1，第一输入行地址XADDR1“0000”与第一激活命令ACT被输入到比较器(230)的一端。当响应第一启动命令ACT在H1代表的时段启动(逻辑高)时钟/激活信号CLK+ACT CMD时，第一和第三开关(211和213)导通。所以，存储在第二锁存器(222)中的地址XXXX被输入到比较器(230)的另一端，作为在前地址XADDR2。在这里，第二锁存器(222)中存储的地址是一个预定的初始地址XXXX。与此同时，当前行地址XADDR1“0000”被输入到第一锁存器(221)。

当时钟/激活信号CLK+ACT CMD在L1代表的时段期间被禁止(逻辑低电平)时，第一和第三开关(211和213)被截止以及第二开关(212)被导通。因此，存入在第一锁存器(221)中的第一输入行地址0000被输入到第二锁存器(222)。

然后，在时钟周期C3输入第二激活命令ACT和第二输入行地址XADDR“0000”。当响应第二激活命令ACT启动(逻辑高)时钟/激活信号CLK+ACT CMD时，第一和第三开关(211和213)被导通。这样，第二锁存器(222)中存储的第一输入行地址0000被输入到比较器(230)，以作为在前地址XADDR2。

在这里，由于当前地址XADDR1(借助第二激活命令ACT输入)和在前地址XADDR2(借助第一激活命令ACT输入)同样为“0000”，因此比较器(230)输出低电平的页面模式标记/PM_FLAG。

当时钟/激活信号CLK+ACT CMD在L2代表的时段被禁止(逻辑低电平)时，第二开关(212)被导通，所以第一锁存器(221)中存储的第二输入行地址0000被输入到第二锁存器(222)。结果，第一和第二锁存器(221和222)存储借助第二激活命令AXT输入的在前行地址，并且在输入的三激活命令ACT时将在前地址XADDR2供应给比较器(230)。

然后，比较器(230)将在前地址(借助第二激活命令ACT输入)与当前地址XADDR1(借助第三激活命令ACT输入的)进行比较。由于“0000”的在前输入行地址与“0000”的第三(当前)输入行地址相同，因此页面模式标记/PM_FLAG保持启动(保持逻辑“低电平”)。

然而，由于“FFFF”的第四输入行地址(借助时钟周期C7中激活命令输入)不同于“0000”的第三输入行地址(借助时钟)(在时钟周期C5中借助激活命令输入)，因此页面模式标记/PM_FLAG被禁止(逻辑高电平)。并且由于第五输入行地址“FFFF”(借助时钟周期C9中激活命令输入)和“FFFF”的在前输入行地址(借助时钟周期C7中激活命令输入)相同，因此页面模式标记/PM_FLAG被再次启动(逻辑低电平)。

此外，如图9所示，预充电启动信号PRECH_EN在从每个激活命令ACT输入开始的三个时钟周期之后被启动预定时间量。这样，在图9的实例中，预充电启动信号PRECH_EN响应第一至第三激活命令ACT被启动三次。然而，当第一至第三预充电启动信号PRECH_EN被启动时(逻辑“高”电平)时，页面模式标记信号/PM_FLAG被启动(逻辑“低”电平)，因此预充电控制信号/PRCH_CS被禁止(逻辑“高”电平)。由于预充电控制信号/PRCH_CS被禁止，因此预充电控制电路(194)阻止预充电操作。

当第三与充电启动信号PRECH_EN被启动(逻辑“高”电平)时，页面模式标记/PM_FLAG被禁止(逻辑“高”电平)，因此预充电控制信号/PRCH_CS被启动(逻辑“低”电平)。所以，预充电控制电路(194)启动预充电操作。

总之，在在前行地址和当前行地址相同的本发明的存储器存取操作中，预充电操作被阻止，从而增加了数据被写入/读出具有相同行地址的存储单元时的存储器存取速度。有利的是，这里所述的示范性电路和方法提高了具有部分激活结构的半导体存储器件的页面模式操作的效率。上述的电路和方法能够对相同行地址的连续读出或写入操作增加存储器存取速度。

图10是说明可以实施本发明的存储器系统的示意性方框图。存储器系统(1000)包括：CPU(1001)，存储器控制器(1002)和多个存储器模块(1003)。CPU可以是处理器单元(MPU)或者网络处理单元(NPU)等。每个存储器模块(1003)包括多个半导体存储器件如FCRAMS。CPU(1001)通过第一总线系统(B1)(例如，控制总线，数据总线，地址总线)连接到存储器控制器，存储器控制器(1002)经由第二总线系统(B2)(控制总线，数据总线，地址总线)连接存储器模块(1003)。在图10的示范性构架中，CPU(1001)控制存储器控制器(1002)，存储器控制器(1002)控制存储器(1003，1004)(尽管通常认为，CPU可以用来直接控制存储器，不需要使用分离的存储器控制器)。

在图10的示范性实施例中，每个存储器模块(1003)可以代表例如一个存储体，以及给定的存储器模块(1003)的每个存储器件(1004)可以采用本发明的页面操作模式操作。在此情况下，每个存储器件(1004)在逻辑上被分成多个列块，以提供部分激活构架，然后按上述方式控制以提供页面操作。执行页面模式存储器存取的控制电路也可以位于存储器件(1004)内。

在一个优选实施例中，存储器模块的存储器件可以有x8比特结构，而另一个存储器模块的存储器件可以有x16比特结构。也就是，不同存储器模块可以采用不同比特结构操作。

本发明另一个实施例的存储器系统可以包括：一个或多个分离的半导体存储器件(替代具有如图10所示的多个存储器件的存储模块)，一个中央处理单元(并且没有存储器控制器)。在该实施例中，存储器件直接与中央处理单元通信。

在另一个实施例中，本发明的存储器系统可以包括直接与存储器控制器通信的一个或多个分离的半导体存储器件(替代具有如图10所示的多个存储器件的存储器模块)。在该实施例中，一个存储器件可以有x8比特结构，另一个存储器件可以有x16比特结构。

尽管已经结合附图说明了示范性实施例，但是应当理解本发明不限于这里所述的严格的系统和方法实施例，并且在不背离本发明精神和范围的条件下，本领域熟练技术人员可以实现各种其它的变化和修改。所有此类变化和修改被包含在所附权利要求所定义的本发明的范围之内。

Claims (36)

1、一种存取存储器件中数据的方法，包括以下步骤：

激活对应于第一地址的第一字线，以执行数据存取操作；

接收第一地址后的第二地址；

如果第二地址与第一地址相同，则生成页面模式启动信号，以保持对应于第一地址的第一字线的已激活状态，同时激活对应于第二地址的第二字线；和

响应页面模式启动信号的禁止，去激活第一和第二字线。

2、根据权利要求1所述的方法，其中生成页面模式启动信号的步骤包括以下步骤：

存储第一地址；

使用一个比较器将第二地址与第一地址相比较，以确定第一地址与第二地址是否相同；

如果第一地址和第二地址相同，则从比较器输出页面模式启动信号。

3、根据权利要求1所述的方法，其中保持第一字线的已激活状态的步骤包括：在激活页面模式启动信号的同时，避免具有相同地址的第一字线的预充电操作。

4、根据权利要求1所述的方法，其中数据存储操作是写操作，该方法还包括以下步骤：

生成写信号；和

将写命令信号延迟预定的第一延迟时间。

5、根据权利要求4所述的方法，还包括将页面模式启动信号延迟预定的第二时间，以生成延迟的页面模式启动信号的步骤。

6、根据权利要求5所述的方法，其中延迟的页面模式启动信号避免至少一次预充电操作。

7、根据权利要求1所述的方法，其中第一地址包括行地址。

8、根据权利要求7所述的方法，其中第一地址还包括列块选择地址。

9、根据权利要求8所述的方法，其中列块选择地址包括列地址或者行地址。

10、一种半导体存储器件，包括：

包含多个存储块的存储单元阵列；

命令译码器，用于对命令信号译码，并输出已译码命令信号以执行数据存取操作；

地址比较器，用于将对应于已激活第一字线的第一地址与第一地址之后接收的第二地址进行比较，如果第一地址与第二地址相同，则生成页面模式启动信号；

预充电控制电路，用于控制预充电操作，其中预充电控制电路响应页面模式启动信号，防止已激活第一字线的预充电操作，同时激活对应于第二地址的第二字线以执行数据存取操作。

11、根据权利要求10所述的器件，地址比较器包括：

存储第一地址的装置；

将第二地址与第一地址相比较，以确定第一地址与第二地址是否相同的装置；

如果第一地址和第二地址相同，则从比较器输出页面模式启动信号的装置。

12、根据权利要求10所述的器件，还包括命令移位器电路，可操作地连接到命令译码器和地址比较器的输出端，其中响应从地址比较器输出的页面模式启动信号，所述命令移位器将命令译码器输出的写命令信号延迟预定的第一延迟时间。

13、根据权利要求12所述的器件，其中命令移位器电路包括延迟写命令信号的时钟移位器，所述时钟移位器包括多个串联连接的反相器。

14、根据权利要求12所述的器件，其中命令移位器电路包括延迟写命令信号的时钟移位器，所述时钟移位器包括多个串联连接的触发器。

15、根据权利要求12所述的器件，其中响应写命令信号，所述预充电控制电路将页面模式启动信号延迟预定的第二延迟时间，以生成延迟的页面模式启动信号。

16、根据权利要求15所述的器件，其中延迟的页面模式启动信号已激活第一字线的预充电操作。

17、根据权利要求10所述的器件，其中存储单元阵列包括部分激活构架，其中每个存储块由包括至少两个列地址的块地址单独寻址。

18、根据权利要求17所述的器件，其中数据存储操作包括页面模式操作，在此操作中，对相同存储块或不同存储块中具有相同行地址的一个或多个存储单元存取数据。

19、根据权利要求18所述的器件，其中使用脉冲串模式存取数据。

20、一种存储器系统，包括：

一个存储器控制器，用于生成多个命令和地址信号；和

接收命令和地址信号的第一存储模块，其中第一存储模块包括第一存储器件，所述第一存储器件包括：

一个在逻辑上分成多个存储块的存储单元阵列；

命令译码器，用于对命令信号译码，并输出已译码命令信号以执行数据存取操作；

地址比较器，用于将对应于已激活第一字线的第一地址与第一地址之后接收的第二地址进行比较，如果第一地址与第二地址相同，则生成页面模式启动信号；

预充电控制电路，用于控制预充电操作，其中预充电控制电路响应页面模式启动信号，防止已激活第一字线的预充电操作，同时激活对应于第二地址的第二字线以执行数据存取操作。

21、根据权利要求20所述的存储器系统，其中存储器系统包括部分激活构架，其中第一存储器件的每个存储块由块地址单独地寻址。

22、根据权利要求20所述的存储器系统，还包括含有第二存储器件的第二存储模块，其中第一存储器件具有第一比特结构，第二存储器件具有第二比特结构，其中第一比特结构和第二比特结构不相同。

23、一种存储器系统，包括：

存储器控制器，用于生成多个命令和地址信号；和

接收命令和地址信号的第一存储器件，其中第一存储器件包括：

在逻辑上分成多个存储块的存储单元阵列；

命令译码器，用于对命令信号译码，并输出已译码命令信号以执行数据存取操作；

地址比较器，用于将对应于已激活第一字线的第一地址与第一地址之后接收的第二地址进行比较，如果第一地址与第二地址相同，则生成页面模式启动信号；

预充电控制电路，用于控制预充电操作，其中预充电控制电路响应页面模式启动信号，防止已激活第一字线的预充电操作，同时激活对应于第二地址的第二字线以执行数据存取操作。

24、根据权利要求23所述的存储器系统，还包括第二存储器件，其中第一存储器件具有第一比特结构，第二存储器件具有第二比特结构。

25、一种存储器系统，包括：

中央处理单元，用于生成多个命令和地址信号；和

接收命令和地址信号的第一存储模块，其中第一存储模块包括第一存储器件，所述第一存储器件包括：

在逻辑上分成多个存储块的存储单元阵列；

命令译码器，用于对命令信号译码，并输出已译码命令信号以执行数据存取操作；

地址比较器，用于将对应于已激活第一字线的第一地址与第一地址之后接收的第二地址进行比较，如果第一地址与第二地址相同，则生成页面模式启动信号；

预充电控制电路，用于控制预充电操作，其中预充电控制电路响应页面模式启动信号，防止已激活第一字线的预充电操作，同时激活对应于第二地址的第二字线以执行数据存取操作。

26、根据权利要求25所述的存储器系统，还包括含有第二存储器件的第二存储模块。

27、根据权利要求26所述的存储器系统，其中第一存储器件具有第一比特结构，第二存储器件具有第二比特结构，其中第一比特结构和第二比特结构不相同。

28、根据权利要求25所述的存储器系统，其中中央处理单元是网络处理单元(NPU)。

29、一种存储器系统，包括：

中央处理单元，用于生成多个命令和地址信号；和

接收命令和地址信号的第一存储器件，其中第一存储器具有一第一比特结构；

第一存储器件包括：

在逻辑上分成多个存储块的存储单元阵列；

命令译码器，用于对命令信号译码，并输出已译码命令信号以执行数据存取操作；

地址比较器，用于将对应于已激活第一字线的第一地址与第一地址之后接收的第二地址进行比较，如果第一地址与第二地址相同，则生成页面模式启动信号；

预充电控制电路，用于控制预充电操作，其中预充电控制电路响应页面模式启动信号，防止已激活第一字线的预充电操作，同时激活对应于第二地址的第二字线以执行数据存取操作。

30、根据权利要求29所述的存储器系统，还包括具有第二比特结构的第二存储器件，其中第一比特结构和第二比特结构不相同。

31、根据权利要求29所述的存储器系统，其中中央处理单元是网络处理单元(NPU)。

32、一种存取存储器件中数据的方法，所述存储器件包括被分成多个存储块的存储器阵列，该方法包括以下步骤：

(a)输入第一行地址和第一存储块选择地址；

(b)选择对应于第一存储块选择地址的存储器阵列中第一存储块，激活对应于第一行地址的已选择第一存储块的第一字线以执行数据存取操作；

(c)输入第二行地址和第二存储块选择地址；

(d)将第二行地址与第一行地址进行比较，如果第二行地址和第一行地址相同，生成避免第一字线预充电的控制信号，以及选择对应于第二列块选择地址的存储器阵列中的第二列块，并激活对应于第二行地址的已选择的第二列块的第二字线；

(e)保持控制信号处于启动状态，以此避免去激活由第一已激活字线开始的具有相同地址的先前激活的字线，

(f)当随后输入的行地址与最新输入的行地址不相同时禁止控制信号，以去激活具有相同行地址的在前激活的字线。

33、根据权利要求32所述的方法，其中第一和第二已选择存储块是相同的。

34、根据权利要求32所述的方法，其中输入第一行地址和第一存储块选择地址的步骤包括在第一时钟周期同步地输入第一激活命令与第一行地址和第一存储块选择地址，该方法还包括以下步骤：

在第一时钟周期之后的第二时钟内同步地输入第一数据存取命令和第一列线地址；和

在第二时钟周期之后的第三时钟周期内同步地输入第二激活命令与第二行地址和第二存储块选择地址。

35、根据权利要求34所述的方法，其中第一数据存取命令是写命令，其中该方法还包括以下步骤：

将写命令延迟第一预定时段，以延迟对应于第一行地址的第一字线的激活，并启动在前激活的其地址不同于第一行地址的字线的预充电。

36、根据权利要求35所述的方法，还包括将控制信号的输出延迟预定时间以解决第一字线的被延迟激活的步骤。

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