CN106710617A - 非易失性存储器件 - Google Patents

非易失性存储器件 Download PDF

Info

Publication number
CN106710617A
CN106710617A CN201610519553.7A CN201610519553A CN106710617A CN 106710617 A CN106710617 A CN 106710617A CN 201610519553 A CN201610519553 A CN 201610519553A CN 106710617 A CN106710617 A CN 106710617A
Authority
CN
China
Prior art keywords
voltage
bit line
nonvolatile semiconductor
semiconductor memory
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610519553.7A
Other languages
English (en)
Other versions
CN106710617B (zh
Inventor
权奇昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106710617A publication Critical patent/CN106710617A/zh
Application granted granted Critical
Publication of CN106710617B publication Critical patent/CN106710617B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一种非易失性存储器件可以包括：单元串，包括串联耦接的多个存储单元；位线，耦接至单元串；页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。

Description

非易失性存储器件
相关申请的交叉引用
本申请要求2015年11月13日提交的第10-2015-0159694号韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件。
背景技术
非易失性存储器件即使在器件的电源被关断时也保留其中储存的数据。数据可以通过改变存储单元的阈值电压来控制保留在浮置栅的导带中的电荷数量而储存在非易失性存储器中。
通常，当对浮置栅施加编程脉冲时，存储单元的阈值电压升高。存储单元的阈值电压可以根据待储存在存储单元中的数据的值使用编程脉冲来改变。由于非易失性存储器的多个存储单元可以具有略微不同的特征，因此储存相同数据的存储单元的阈值电压不同，但形成分布。
在非易失性存储器中，储存1-比特数据或2-比特数据或3-比特数据的存储单元是已知的。能够储存1-比特数据的存储单元被称为单电平单元(SLC，single level cell)，而能够储存2比特或更多比特的存储单元被称为多电平单元(MLC，multi-level cell)。SLC可以根据阈值电压具有擦除状态或编程状态。MLC可以根据阈值电压具有擦除状态或多个编程状态。
图1是示出储存2-比特数据的MLC的阈值电压的分布的示图。
如图1所示，存储单元的阈值电压可以根据存储单元的编程状态而变化。通常，在擦除状态ERA下的存储单元的阈值电压低于第一电压PV1。在第一编程状态A下的存储单元的阈值电压可以高于或等于第一电压PV1且低于第二电压PV2。在第二编程状态B下的存储单元的阈值电压可以高于或等于第二电压PV2且低于第三电压PV3。在第三编程状态C下的存储单元的阈值电压可以高于或等于第三电压PV3。根据该示例，在擦除状态ERA和第一至第三编程状态A、B和C下，具有不同值的数据可以储存在存储单元中。
根据该示例，第一电压PV1至第三电压PV3可以用于确定存储单元是否具有擦除状态ERA和第一至第三编程状态A、B和C中的一个状态。换言之，第一电压PV1至第三电压PV3可以用于验证存储单元是否已被适当地编程，或者用于读取储存在存储单元中的数据。
以下更详细地描述常规的验证操作。当对存储单元编程时，将编程脉冲施加至对应于待编程的存储单元的字线。随后，通过将验证电压施加至对应于待编程的存储单元的字线来验证存储单元是否已经被编程。第一电压PV1至第三电压PV3被用作验证电压。在验证操作后，当确定存储单元没有被适当地编程时，再一次将编程脉冲施加至存储单元。在验证操作后，当确定存储单元已经被适当地编程时，终止存储单元的编程操作。
如上所述，MLC具有多个阈值电压分布。因此，为了在对状态ERA、A、B和C的每种类型执行读取操作时确保足够的读取裕量，需要状态ERA、A、B和C中的每个状态的阈值电压分布的宽度是窄的。以下参照图2来描述缩小阈值电压分布的宽度的常规方法。
图2是图示缩小阈值电压分布的宽度的常规方法的示图。在图2的示例中，在图1的第一编程状态A下对存储单元编程。
在编程操作中，仅使用第一电压PV1作为验证电压来执行对存储单元是否已在第一编程状态A下被编程的验证。然而，为了缩小存储单元的阈值电压分布的宽度，使用低于第一电压PV1的第一子电压DPV1作为子验证电压来再一次验证存储单元的阈值电压。
根据该示例，将选中存储单元划分为第一状态至第三状态。第一状态是非编程状态，其中阈值电压的电压电平低于第一子电压DPV1。第二状态是子编程状态，其中阈值电压的电压电平高于或等于第一子电压DPV1且低于第一电压PV1。第三状态是编程状态，其中阈值电压的电压电平高于或等于第一电压PV1。
根据选中存储单元的状态和选中存储单元是否是编程目标单元，对耦接至选中存储单元的位线预充电，以具有特定电压。用接地电压GND对在非编程状态下耦接至是编程目标单元的存储单元的位线预充电。用中间电压Vm对在子编程状态下耦接至是编程目标单元的存储单元的位线预充电。用核心电压Vcore对在编程状态下耦接至是编程目标单元或者不是编程目标单元的存储单元的位线预充电。
当施加编程脉冲时，对耦接至用接地电压GND预充电的位线的存储单元执行正常编程操作。当施加编程脉冲时，对耦接至用中间电压Vm预充电的位线的存储单元执行慢编程操作。尽管施加了编程脉冲，但耦接至用核心电压Vcore预充电的位线的存储单元没有被编程。即，当施加编程脉冲时，对耦接至用核心电压Vcore预充电的位线的存储单元执行编程禁止操作。
在正常编程操作期间，存储单元的阈值电压具有相对较大的变化。在慢编程操作期间，存储单元的阈值电压具有相对较小的变化。在编程禁止操作期间，存储单元的阈值电压是不变的。因此，根据该常规操作，由于位线需要用不同的三个电平中的一个来预充电，因此会增加预充电时间。
发明内容
本发明的各个实施例涉及一种能够减少对位线的预充电时间的非易失性存储器件。非易失性存储器件可以根据存储单元的状态和存储单元是否是编程目标单元而对位线预充电。非易失性存储器件可以同时对所有位线预充电。
在实施例中，非易失性存储器件可以包括：单元串，包括串联耦接的多个存储单元；位线，耦接至单元串；页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。
在实施例中，非易失性存储器件可以包括：多个单元串，包括串联耦接的多个存储单元；多个位线，分别耦接至多个单元串；多个页缓冲器，每个页缓冲器适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及多个连接单元，每个连接单元适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将相应位线耦接至相应页缓冲器的感测节点。
在实施例中，非易失性存储器件可以包括：多个单元串，每个单元串适用于包括串联耦接的多个存储单元；以及多个位线，适用于分别耦接至多个单元串，其中，在预充电区段期间，耦接至其中选中存储单元通过正常编程操作而被编程的单元串的位线用接地电压预充电，耦接至其中选中存储单元通过慢编程操作而被编程的单元串的位线用中间电压预充电，以及耦接至其中选中存储单元被禁止编程的单元串的位线用核心电压预充电。
附图说明
图1是示出储存2-比特数据的MLC的阈值电压的分布的示图。
图2是图示缩小阈值电压分布的宽度的方法的示图。
图3示出根据本发明的实施例的非易失性存储器件的配置。
图4A至图4C是图示根据本发明的实施例的图3的非易失性存储器件的操作的示图。
图5示出根据本发明的实施例的非易失性存储器件的配置。
图6是图示图5的非易失性存储器件的操作的示图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式来实施，并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底的和完整的，并且将本发明充分地传达给相关领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终表示相同的部分。还应注意，在本说明书中，“连接/耦接”不仅是指一个部件直接耦接另一部件，还指一个部件通过中间部件间接地耦接另一部件。将理解的是，虽然术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层和/或区段，但是这些元件、部件、区域、层和/或区段不应受到这些术语的限制。这些术语用于将一个元件、部件、区域、层或区段与另一个元件、部件、区域、层或区段区分开。因此，以下描述的第一元件、部件、区域、层或区段可以被称为第二元件、部件、区域、层或区段，而不脱离本公开的精神与范围。此外，还将理解的是，当元件或层被称为“在”两个元件或层“之间”时，其可以为所述两个元件或层之间的唯一元件或层，或者也可以存在一个或更多个中间元件或层。
还将理解的是，当在本说明书中使用时，术语“包括”及其变形、“包含”及其变形说明存在所陈诉的特征、整体、操作、元件和/或部件，但是不排除存在或者增加一个或更多个其它特征、整体、操作、元件、部件和/或其群组。
本文使用的术语仅为了描述具体实施例，而不旨在限制本公开。除非另有限定，否则本文使用的所有术语，包括技术和科学术语，具有与本发明所述领域的普通技术人员通常理解的含义相同的含义。还将理解的是，诸如常用字典中所定义的那些的术语应被理解为具有与它们在相关领域的上下文中的含义一致的含义，而不应理解为理想或过度的形式意义，除非本文明确地这样定义。
在以下描述中，为了提供本公开的透彻的理解，阐述了许多具体细节。本公开可以在无需这些具体细节中的一些或全部的情况下被实施。在其他情况下，为了不会不必要地使本公开难以理解，没有详细地描述已知的工艺结构和/或工艺。
在下文中，将参考附图详细描述本公开的各种实施例。
图3示出根据本发明的实施例的非易失性存储器件的配置。图4A至图4C是图示根据本发明的实施例的图3的非易失性存储器件的操作的示图。
参照图3，非易失性存储器件可以包括单元串310、位线BL、页缓冲器320、第一电压生成单元330和第二电压生成单元340、连接单元350、以及第一开关SW1和第二开关SW2。
单元串310可以耦接在源极线CSL和位线BL之间。单元串310可以包括具有耦接至源极选择线SSL的栅极的源极选择晶体管SST、具有耦接至漏极选择线DSL的栅极的漏极选择晶体管DST、以及多个存储单元C0至CN，多个存储单元C0至CN在源极选择晶体管SST和漏极选择晶体管DST之间串联耦接，以形成串结构。各种电压可以通过多个字线WL0至WLN而施加至多个存储单元C0至CN的浮置栅。位线BL可以耦接在单元串310和连接单元350之间。连接单元350可以耦接在位线BL和感测节点SN之间，并且可以包括NMOS晶体管N。控制信号PBSENSE可以通过晶体管N的栅极(即，连接单元350的控制端子G)而被输入至晶体管N。
编程操作可以包括预充电操作、编程脉冲施加操作和验证操作。当执行预充电操作时，可以用根据选中存储单元的状态和选中存储单元是否是编程目标单元而确定的电压电平对位线BL预充电。如果选中存储单元是编程目标单元并且处于非编程状态，则可以用用于正常编程操作的接地电压GND(参见图4A)对位线BL预充电。如果选中存储单元是编程目标单元并且处于子编程状态，则可以用用于慢编程操作的中间电压Vm(参见图4B)对位线BL预充电。如果选中存储单元不是编程目标单元，或者选中存储单元是处于编程状态的编程目标单元，则可以用用于编程禁止操作的核心电压Vcore(参见图4C)对位线BL预充电。
页缓冲器320可以储存关于选中存储单元是否是编程目标单元的信息。页缓冲器320还可以储存关于选中存储单元的状态的信息。页缓冲器320可以根据储存的信息来确定感测节点SN的电压电平。如果选中存储单元是处于非编程状态的编程目标单元，则页缓冲器320可以将感测节点SN驱动至接地电压GND。如果选中存储单元不是编程目标单元，或者如果选中存储单元是编程目标单元并且处于除非编程状态之外的状态，即，处于子编程状态或编程状态，则页缓冲器320可以将感测节点SN驱动至核心电压Vcore。根据该示例，核心电压Vcore可以是高于中间电压Vm的电压，而中间电压Vm可以是高于接地电压GND的电压。
此外，如果选中存储单元处于子编程状态，则页缓冲器320可以去激活选择信号QM并激活反相选择信号QMb。如果选中存储单元处于除子编程状态之外的状态，即，处于非编程状态或编程状态，则页缓冲器320可以激活选择信号QM并去激活反相选择信号QMb。
页缓冲器320可以储存表明选中存储单元是否处于子编程状态(即，选中存储单元是否要通过慢编程操作而被编程)的第一数据。如果选中存储单元处于子编程状态，则第一数据可以具有第一值。如果选中存储单元处于除子编程状态之外的状态，则第一数据可以具有第二值。如果第一数据具有第一值，则页缓冲器320可以去激活选择信号QM并激活反相选择信号QMb。如果第一数据具有第二值，则页缓冲器320可以激活选择信号QM并去激活反相选择信号QMb。第一数据的值可以通过验证操作来确定，但可以将第一数值的初始值设定为第二值。
第一电压生成单元330可以产生第一电压V1，第一电压V1具有与中间电压Vm和连接单元350的NMOS晶体管N的阈值电压Vt之和对应的值。即，第一电压V1可以等于“Vm+Vt”。第一开关SW1可以耦接在第一电压生成单元330和连接单元350的控制端子G之间。当选择信号QM被去激活并且反相选择信号QMb被激活时，第一开关SW1可以被导通，因此可以将第一电压V1供应给连接单元350的控制端子G。第一开关SW1可以包括第一通过栅极PG1。
第二电压生成单元340可以产生第二电压V2，第二电压V2具有与核心电压Vcore和连接单元350的NMOS晶体管N的阈值电压Vt之和对应的电压电平。即，第二电压V2可以等于“Vcore+Vt”。第二开关SW2可以耦接在第二电压生成单元340和连接单元350的控制端子G之间。当选择信号QM被激活并且反相选择信号QMb被去激活时，第二开关SW2可以被导通，因此可以将第二电压V2施加至连接单元350的控制端子G。第二开关SW2可以包括第二通过栅极PG2。
参照图4A，如果选中存储单元是处于非编程状态的编程目标单元，则感测节点SN可以被驱动至接地电压GND，并且第二电压V2可以被施加至连接单元350的控制端子G。因此，感测节点SN的接地电压GND可以被传送到位线BL，从而可以用接地电压GND对位线BL预充电。
参照图4B，如果选中存储单元是处于子编程状态的编程目标单元，则感测节点SN可以被驱动至核心电压Vcore，并且第一电压V1可以被施加至连接单元350的控制端子G。因此，感测节点SN的整个核心电压Vcore没有被传送，但是通过从第一电压V1减去连接单元350的阈值电压Vt而获得的中间电压Vm可以被传送到位线BL。因此，可以用中间电压Vm对位线BL预充电。
参照图4C，如果选中存储单元不是编程目标单元，或者选中存储单元是处于编程状态的编程目标单元(即，编程已完成)，则感测节点SN可以被驱动至核心电压Vcore，并且第二电压V2可以被施加至连接单元350的控制端子G。因此，传感节点SN的核心电压Vcore可以被传送到位线BL，从而可以用核心电压Vcore对位线BL预充电。
预充电操作完成时，可以启动编程脉冲施加操作。因此，可以将用于编程操作的编程脉冲施加至单元串310的多个存储单元C0至CN中的选中存储单元，并且可以将用于导通未选中存储单元的通过电压施加至未选中存储单元。
可以根据增量步进脉冲编程(ISPP)方法来施加编程脉冲。ISPP方法对于本发明所属领域的技术人员是广泛已知的，因此省略了对其的描述。为了参考，可以对处于编程状态并且耦接至用接地电压GND预充电的位线BL的存储单元执行正常编程操作，可以对处于子编程状态并且耦接至用中间电压Vm预充电的位线BL的存储单元执行慢编程操作，以及可以对处于非编程状态并且耦接至用核心电压Vcore预充电的位线的不将被编程的(即，禁止编程的)存储单元执行编程禁止操作。
编程脉冲施加操作完成时，可以执行用于验证选中存储单元的状态(即，选中存储单元的阈值电压的电压电平)的验证操作。验证操作可以检测存储单元的阈值电压具有下列三种类型的状态中的哪一种：(1)非编程状态，当存储单元的阈值电压低于子验证电压时；(2)子编程状态，当存储单元的阈值电压高于或等于子验证电压且低于比子验证电压高的目标电压时；或者(3)编程状态，当存储单元的阈值电压高于或等于目标电压时。当完成验证操作时，页缓冲器320可以储存关于选中存储单元的状态的信息。
如果选中存储单元处于非编程状态或编程状态，则第一数据可以储存作为第二值。如果选中存储单元处于子编程状态，则第一数据可以存储作为第一值。
参照图1和图2讨论的常规非易失性存储器件对选中位线执行两步骤预充电操作。第一预充电操作用接地电压GND或核心电压Vcore对位线BL预充电，而第二预充电操作用中间电压Vm对位线BL预充电。相反，根据本发明的实施例的图3的非易失性存储器件可以缩短预充电操作所需的时间，因为无论将哪个电压用于预充电，都以单步对位线BL预充电。因此，可以显著提高非易失性存储器件的操作速度。
图5示出根据本发明的实施例的非易失性存储器件的配置。
现在参照图5，非易失性存储器件可以包括：多个单元串510_0至510_M、多个位线BL0至BLM、多个页缓冲器520_0至520_M、第一电压生成单元530和第二电压生成单元540、多个第一开关SW1_0至SW1_M和多个第二开关SW2_0至SW2_M、多个连接单元550_0至550_M、以及多个感测节点SN_0至SN_M。多个连接单元550_0至550_M可以响应于各个控制信号PBSENSE<0:M>而导通/关断。此外，多个第一开关SW1_0至SW1_M和多个第二开关SW2_0至SW2_M可以响应于相应的选择信号QM<0:M>和反相选择信号QMb<0:M>的信号而导通/关断。将单元串520_0至520_M中的每个中所包括的存储单元的符号省略，以方便说明。
与图3的非易失性存储器件不同，图5的非易失性存储器件包括：多个单元串510_0至510_M、多个位线BL0至BLM、多个页缓冲器520_0至520_M、多个连接单元550_0至550_M、以及多个第一开关SW1_0至SW1_M和多个第二开关SW2_0至SW2_M。每一组的单元串、位线、页缓冲器、连接单元及第一开关和第二开关可以如图3的非易失性存储器件的单元串、位线、页缓冲器、连接单元及第一开关和第二开关一样独立地操作。根据该示例，每一组的预充电操作、编程脉冲施加操作和验证操作可以同时执行。
图6是图示图5的非易失性存储器件的操作的示图。
在图6中，假定单元串510_0的选中存储单元是处于非编程状态的编程目标单元，单元串510_1的选中存储单元是处于子编程状态的编程目标单元，单元串510_2的选中存储单元不是编程目标单元，单元串510_M的选中存储单元是处于编程状态的编程目标单元。
参照图6，可以通过参照图4A描述的过程用接地电压GND对耦接至单元串510_0的位线BL0预充电。可以通过参照图4B描述的过程用中间电压Vm对耦接至单元串510_1的位线BL1预充电。可以通过参照图4C描述的过程用核心电压Vcore对耦接至单元串510_2的位线BL2预充电。可以通过参照图4C描述的过程用核心电压Vcore对耦接至单元串510_M的位线BLM预充电。上面提及的对位线BL0至BLM的预充电操作可以同时执行。
根据本发明的实施例的图5的非易失性存储器件可以减少预充电区段，因为无论将哪个电压用于预充电，都立刻对所有的位线BL0至BLM预充电。因此，可以提高非易失性存储器件的操作速度。
本发明的实施例可以缩短对位线预充电所需的时间，因为无论耦接至位线的存储单元的状态如何同时无论存储单元是否是编程目标单元，都在单步中用不同电压电平对位线预充电。本发明的实施例允许在单步中对位线预充电，甚至其还允许根据耦接至位线的存储单元的状态和存储单元是否是目标存储单元而施加不同电压。
虽然已经出于说明的目的描述了各种实施例，但是对于本领域技术人员将显而易见的是，在不脱离在所附权利要求中限定的本发明的精神和/或范围的情况下，可以做出各种改变和变型。

Claims (20)

1.一种非易失性存储器件，包括：
单元串，包括串联耦接的多个存储单元；
位线，耦接至单元串；
页缓冲器，适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及
连接单元，适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将位线耦接至感测节点。
2.如权利要求1所述的非易失性存储器件，其中：
核心电压具有高于中间电压的较高电压电平，以及
中间电压高于接地电压。
3.如权利要求1所述的非易失性存储器件，其中，连接单元包括晶体管，晶体管耦接在位线和感测节点之间以及具有接收控制信号的栅极。
4.如权利要求3所述的非易失性存储器件，其中：
第一电压是中间电压和连接单元中所包括的晶体管的阈值电压之和，以及
第二电压是核心电压和连接单元中所包括的晶体管的阈值电压之和。
5.如权利要求1所述的非易失性存储器件，其中，页缓冲器储存第一数据，第一数据表明所述多个存储单元中的选中存储单元是否通过慢编程操作而被编程。
6.如权利要求5所述的非易失性存储器件，还包括：
第一电压生成单元，适用于产生第一电压；
第二电压生成单元，适用于产生第二电压；
第一开关，适用于耦接在第一电压生成单元和连接单元的控制端子之间，以及响应于储存在页缓冲器中的第一数据而导通/关断；以及
第二开关，适用于耦接在第二电压生成单元和连接单元的控制端子之间，以及响应于储存在页缓冲器中的第一数据而导通/关断。
7.如权利要求6所述的非易失性存储器件，其中：
当第一数据具有第一值时，第一开关被导通并且第二开关被关断，以及
当第一数据具有第二值时，第二开关被导通并且第一开关被关断。
8.如权利要求1所述的非易失性存储器件，其中：
位线在正常编程操作期间用接地电压预充电，
位线在慢编程操作期间用中间电压预充电，以及
位线在编程禁止操作期间用核心电压预充电。
9.一种非易失性存储器件，包括：
多个单元串，包括串联耦接的多个存储单元；
多个位线，分别耦接至所述多个单元串；
多个页缓冲器，每个页缓冲器适用于在正常编程操作、慢编程操作和编程禁止操作期间分别将感测节点驱动至接地电压、中间电压和核心电压；以及
多个连接单元，每个连接单元适用于在慢编程操作期间响应于第一电压的控制信号以及在正常编程操作和编程禁止操作期间响应于高于第一电压的第二电压的控制信号，将相应位线耦接至相应页缓冲器的感测节点。
10.如权利要求9所述的非易失性存储器件，其中：
核心电压具有高于中间电压的电压电平，以及
中间电压具有高于接地电压的电压电平。
11.如权利要求9所述的非易失性存储器件，其中，每个连接单元包括晶体管，晶体管耦接在相应位线和相应页缓冲器的感测节点之间以及具有接收控制信号的栅极。
12.如权利要求10所述的非易失性存储器件，其中：
第一电压具有与中间电压的电压电平和连接单元中所包括的晶体管的阈值电压的电压电平之和相对应的电压电平，以及
第二电压具有与核心电压的电压电平和连接单元中所包括的晶体管的阈值电压的电压电平之和相对应的电压电平。
13.如权利要求9所述的非易失性存储器件，其中，页缓冲器储存第一数据，第一数据表明每个单元串的选中存储单元是否通过慢编程操作而被编程。
14.如权利要求13所述的非易失性存储器件，还包括：
第一电压生成单元，适用于产生第一电压；
第二电压生成单元，适用于产生第二电压；
多个第一开关，每个第一开关适用于耦接在第一电压生成单元和所述多个连接单元中的每个连接单元的控制端子之间，以及响应于储存在所述多个页缓冲器中的每个页缓冲器中的第一数据而导通/关断；以及
多个第二开关，每个第二开关适用于耦接在第二电压生成单元和所述多个连接单元中的每个连接单元的控制端子之间，以及响应于储存在所述多个页缓冲器中的每个页缓冲器中的第一数据而导通/关断。
15.如权利要求14所述的非易失性存储器件，其中：
当第一数据具有第一值时，第一开关被导通并且第二开关被关断，以及
当第一数据具有第二值时，第二开关被导通并且第一开关被关断。
16.如权利要求9所述的非易失性存储器件，其中：
位线在正常编程操作期间用接地电压预充电，
位线在慢编程操作期间用中间电压预充电，以及
位线在编程禁止操作期间用核心电压预充电。
17.如权利要求9所述的非易失性存储器件，其中，所述多个位线被同时预充电。
18.一种非易失性存储器件，包括：
多个单元串，每个单元串适用于包括串联耦接的多个存储单元；以及
多个位线，适用于分别耦接至所述多个单元串，
其中，在预充电区段期间，耦接至其中选中存储单元通过正常编程操作而被编程的单元串的位线用接地电压预充电，耦接至其中选中存储单元通过慢编程操作而被编程的单元串的位线用中间电压预充电，以及耦接至其中选中存储单元被禁止编程的单元串的位线用核心电压预充电。
19.如权利要求18所述的非易失性存储器件，其中，所述多个位线在预充电区段期间被同时预充电。
20.如权利要求18所述的非易失性存储器件，其中：
核心电压具有高于中间电压的电压电平，以及
中间电压具有高于接地电压的电压电平。
CN201610519553.7A 2015-11-13 2016-07-04 非易失性存储器件 Active CN106710617B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150159694A KR102414043B1 (ko) 2015-11-13 2015-11-13 비휘발성 메모리 장치
KR10-2015-0159694 2015-11-13

Publications (2)

Publication Number Publication Date
CN106710617A true CN106710617A (zh) 2017-05-24
CN106710617B CN106710617B (zh) 2020-09-08

Family

ID=58670567

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610519553.7A Active CN106710617B (zh) 2015-11-13 2016-07-04 非易失性存储器件

Country Status (3)

Country Link
US (1) US9653155B1 (zh)
KR (1) KR102414043B1 (zh)
CN (1) CN106710617B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729015A (zh) * 2018-07-17 2020-01-24 西安格易安创集成电路有限公司 一种位线电压的控制电路及Nand Flash
WO2021114013A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Sense circuit and sensing operation method in flash memory devices
CN114203238A (zh) * 2020-09-02 2022-03-18 爱思开海力士有限公司 存储器设备和操作存储器设备的方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220000576A (ko) * 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781475A (en) * 1997-05-15 1998-07-14 Holtek Microelectronics, Inc. Simplified page mode programming circuit for EEPROM requiring only one high voltage line for selecting bit lines
CN1497607A (zh) * 2002-10-07 2004-05-19 三星电子株式会社 在半导体存储装置中提供页面模式操作的电路和方法
CN1722304A (zh) * 2004-07-15 2006-01-18 海力士半导体有限公司 非易失性存储器件的页面缓冲器及其编程和读取方法
US7453729B2 (en) * 2001-02-22 2008-11-18 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US20120106262A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Programming method for nonvolatile memory apparatus
CN102568554A (zh) * 2010-12-15 2012-07-11 闪晶半导体股份有限公司 数据读取装置、非易失性存储器装置及其读取方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101063571B1 (ko) * 2008-12-08 2011-09-07 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법
KR101821604B1 (ko) 2011-07-25 2018-01-24 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101980676B1 (ko) * 2012-05-25 2019-05-22 에스케이하이닉스 주식회사 메모리 및 그 검증 방법
KR20140144990A (ko) * 2013-06-12 2014-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781475A (en) * 1997-05-15 1998-07-14 Holtek Microelectronics, Inc. Simplified page mode programming circuit for EEPROM requiring only one high voltage line for selecting bit lines
US7453729B2 (en) * 2001-02-22 2008-11-18 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
CN1497607A (zh) * 2002-10-07 2004-05-19 三星电子株式会社 在半导体存储装置中提供页面模式操作的电路和方法
CN1722304A (zh) * 2004-07-15 2006-01-18 海力士半导体有限公司 非易失性存储器件的页面缓冲器及其编程和读取方法
US20120106262A1 (en) * 2010-10-29 2012-05-03 Hynix Semiconductor Inc. Programming method for nonvolatile memory apparatus
CN102568554A (zh) * 2010-12-15 2012-07-11 闪晶半导体股份有限公司 数据读取装置、非易失性存储器装置及其读取方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729015A (zh) * 2018-07-17 2020-01-24 西安格易安创集成电路有限公司 一种位线电压的控制电路及Nand Flash
WO2021114013A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Sense circuit and sensing operation method in flash memory devices
CN114203238A (zh) * 2020-09-02 2022-03-18 爱思开海力士有限公司 存储器设备和操作存储器设备的方法

Also Published As

Publication number Publication date
CN106710617B (zh) 2020-09-08
KR20170056254A (ko) 2017-05-23
US20170140813A1 (en) 2017-05-18
US9653155B1 (en) 2017-05-16
KR102414043B1 (ko) 2022-06-30

Similar Documents

Publication Publication Date Title
US10431315B2 (en) Operation method of a nonvolatile memory device for controlling a resume operation
CN101006519B (zh) 非易失性存储器系统及其编程的方法
JP5380508B2 (ja) 不揮発性半導体記憶装置
CN102906820B (zh) 用同步耦合编程非易失性存储器
US9818477B2 (en) Methods of programming memory cells in non-volatile memory devices
US8570801B2 (en) Method of programming a semiconductor memory device
US7898872B2 (en) Operating method used in read or verification method of nonvolatile memory device
KR101044540B1 (ko) 반도체 메모리 장치 및 이의 프로그램 방법
TWI567744B (zh) 半導體裝置的操作方法
CN101789264B (zh) 操作非易失性存储器的方法
JP2014225310A (ja) 不揮発性半導体記憶装置
US8520435B2 (en) Nonvolatile memory device and method of operating the same
US7773427B2 (en) Non-volatile memory device and method of operating
TWI569274B (zh) 堆疊式記憶體陣列裝置之感測操作
KR20130034533A (ko) 반도체 메모리 장치 및 이의 동작 방법
US8279675B2 (en) Nonvolatile memory device and method of programming the same
JP2018147535A (ja) 半導体記憶装置及びメモリシステム
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
CN103177765A (zh) 半导体存储器件及其操作方法
US8351270B2 (en) Nonvolatile memory device and method of programming the device
CN106710617A (zh) 非易失性存储器件
KR20080114203A (ko) 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법
KR100898684B1 (ko) 플래시 메모리 소자 및 그의 프로그램 방법
US9305637B2 (en) Nonvolatile semiconductor memory device
CN103456364B (zh) 半导体器件及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant