KR20220000576A - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 비트 라인들 및 워드 라인들이 연결되고, 복수의 메모리 셀들을 포함하는 메모리 블록; 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압 또는 검증 전압을 인가하는 전압 생성기; 상기 메모리 셀들의 검증 동작 시, 상기 비트 라인들의 일부 또는 전체를 프리차지하는 페이지 버퍼들; 커맨드에 응답하여, 프로그램 동작 시 수행되는 검증 동작에 대한 검증 정보를 출력하는 동작 로직; 및 상기 검증 정보에 따라, 상기 비트 라인들의 일부를 선택적으로 프리차지하거나 상기 비트 라인들을 모두 프리차지하도록 페이지 버퍼 제어 신호들을 출력하는 페이지 버퍼 컨트롤러를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operation method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 셀들의 프로그램 및 검증 동작들을 수행할 수 있는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 블록과, 메모리 블록의 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있는 주변 회로들과, 주변 회로들을 제어할 수 있는 로직 회로를 포함할 수 있다.
프로그램 동작은 메모리 블록에 포함된 메모리 셀들의 문턱전압을 높이기 위한 서브 프로그램 동작과, 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작을 포함할 수 있다. 프로그램 동작은 메모리 셀들에 연결된 워드 라인에 인가되는 프로그램 전압을 단계적으로 높이는 ISPP(incremental step pulse) 방식으로 수행될 수 있다. 예를 들면, 서브 프로그램 동작과 검증 동작이 하나의 루프(loop)를 이룰 수 있고, 프로그램 동작에서는 복수의 루프들이 수행될 수 있다. 루프들이 수행될 때마다 프로그램 전압은 스텝 전압만큼 높아질 수 있다.
리드 동작은 리드 전압을 사용하여 메모리 셀들을 센싱하는 동작과, 메모리 셀들로부터 센싱된 데이터를 외부 장치로 출력하는 동작을 포함할 수 있다. 여기서 외부 장치란 메모리 장치에게 커맨드 및 어드레스를 전송하는 컨트롤러일 수 있다.
소거 동작은 메모리 블록에 포함된 메모리 셀들을 모두 소거 상태로 만드는 동작일 수 있다. 예를 들면, 소거 동작은 메모리 블록에 포함된 모든 메모리 셀들에게 소거 전압을 인가하는 동작과, 메모리 셀들의 문턱전압이 소거 상태인지를 판단하기 위한 소거 검증 동작을 포함할 수 있다.
본 발명의 실시예는 메모리 장치의 프로그램 동작 시, 프로그램 동작 시간과 전류 소모량을 조절할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 비트 라인들 및 워드 라인들이 연결되고, 복수의 메모리 셀들을 포함하는 메모리 블록; 상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압 또는 검증 전압을 인가하는 전압 생성기; 상기 메모리 셀들의 검증 동작 시, 상기 비트 라인들의 일부 또는 전체를 프리차지하는 페이지 버퍼들; 커맨드에 응답하여, 프로그램 동작 시 수행되는 검증 동작에 대한 검증 정보를 출력하는 동작 로직; 및 상기 검증 정보에 따라, 상기 비트 라인들의 일부를 선택적으로 프리차지하거나 상기 비트 라인들을 모두 프리차지하도록 페이지 버퍼 제어 신호들을 출력하는 페이지 버퍼 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀들의 문턱전압들을 높이는 단계; 및 상기 메모리 셀들의 검증하는 메인 검증 동작을 수행하는 단계를 포함하고, 상기 메인 검증 동작은, 서로 다른 검증 전압들을 사용하는 복수의 서브 검증 동작들을 포함하고, 상기 서브 검증 동작들 중 기준 검증 횟수보다 순번이 작거나 같은 서브 검증 동작들에서는 비트 라인들을 선택적으로 프리차지한 후 센싱 동작을 수행하고, 상기 기준 검증 횟수보다 순번이 큰 서브 검증 동작들에서는 상기 비트 라인들을 모두 프리차지한 후 상기 센싱 동작을 수행하는 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 페이지 버퍼에 저장된 데이터에 따라 비트 라인들을 선택적으로 프리차지하고 메모리 셀들의 문턱전압을 검증하는 제1 서브 검증 동작을 수행하는 단계; 및 상기 페이지 버퍼에 저장된 데이터에 관계 없이 상기 비트 라인들을 동시에 프리차지하고 상기 메모리 셀들의 문턱전압을 검증하는 제2 서브 검증 동작을 수행하는 단계를 포함한다.
본 기술은 메모리 장치의 프로그램 동작 시, 프로그램 동작 시간을 단축하고 전류 소모량을 감소시킴으로써, 메모리 장치의 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 5는 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 실시 예에 따른 선택 프리차지 동작을 설명하기 위한 도면들이다.
도 8 및 도 9는 본 발명의 실시 예에 따른 비선택 프리차지 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시 예에 따른 센싱 동작을 설명하기 위한 도면이다.
도 11은 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 12는 프로그램 동작에 포함되는 복수의 루프들을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 루프들을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 루프들을 설명하기 위한 도면이다.
도 15는 본 발명의 제1 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 제2 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 제1 또는 제2 실시 예에 따른 프로그램 동작의 효과를 설명하기 위한 도면이다.
도 18은 본 발명의 제3 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 제4 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 20은 본 발명의 제3 또는 제4 실시 예에 따른 프로그램 동작의 효과를 설명하기 위한 도면이다.
도 21은 본 발명의 실시 예에 따른 페이지 버퍼 컨트롤러를 설명하기 위한 도면이다.
도 22는 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 23은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 메모리 셀 어레이(memory cell array; 110), 로우 디코더(row decoder; 120), 전압 생성기(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 입출력 회로(input/output circuit; 150), 컬럼 디코더(column decoder; 160) 및 로직 회로(logic circuit; 170)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성기(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성기(130)는 프로그램 전압, 검증 전압, 리드 전압, 소거 전압 및 패스 전압 등을 생성하고 출력할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시 수행되는 검증 동작과 소거 동작 시 수행되는 소거 검증 동작은 리드 동작과 동일한 방식으로 수행될 수 있다. 검증 동작 시, 페이지 버퍼들은 메모리 셀들의 문턱전압을 센싱하기 위하여 비트 라인들을 프리차지할 수 있고, 비트 라인들의 전압 또는 전류에 따라 메모리 셀들로부터 데이터를 센싱할 수 있다.
입출력 회로(150)는 입출력 라인들(IO)을 통해 메모리 장치(1100)와 외부 장치를 서로 연결할 수 있다. 여기서 외부 장치는 메모리 장치(1100)를 제어할 수 있는 컨트롤러일 수 있다. 입출력 회로(150)는 입출력 라인들(IO)을 통해 외부 장치로 부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신하거나 데이터를 외부 장치로 출력할 수 있고, 데이터 라인들(data lines; DL#)을 통해 페이지 버퍼 그룹(140)으로부터 데이터를 수신할 수 있다. 입출력 회로(150)는 입출력 라인들(IO)을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(170)에게 전송할 수 있고. 데이터를 페이지 버퍼 그룹(140)에게 전송할 수 있다.
컬럼 디코더(160)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(140)과 데이터 라인들(DL#)을 서로 연결하여 페이지 버퍼 그룹(140)과 입출력 회로(150) 사이에서 데이터 라인들(DL#)을 통해 데이터를 전송될 수 있다.
로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(170)는 커맨드(CMD)에 응답하여 다양한 동작들에 대한 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 예를 들면, 로직 회로(170)는 동작 로직(operation logic; 180) 및 페이지 버퍼 컨트롤러(PB controller; 190)를 포함할 수 있다.
동작 로직(180)은 커맨드(CMD)에 응답하여 알고리즘을 수행할 수 있는 소프트웨어로 구성될 수 있다. 본 실시 에에 따른 동작 로직(180)은 프로그램 동작에 대한 커맨드(CMD)가 입력되면, 서브 프로그램 동작 및 검증 동작에 대한 알고리즘들을 수행할 수 있고, 검증 동작에 관련된 검증 정보(VFIF)를 출력할 수 있다. 예를 들면, 검증 정보(VFIF)에는 루프 횟수 및 검증 전압 변경 정보가 포함될 수 있다.
페이지 버퍼 컨트롤러(190)는 검증 정보(VFIF)에 따라 페이지 버퍼 제어 신호들(PBSIGS)을 조절할 수 있다. 예를 들면, 페이지 버퍼 컨트롤러(190)는 동일한 루프 내에서 사용되는 복수의 검증 전압들 중에서 검증 전압들이 기준 검증 횟수까지 사용되는 동안에는 일부 비트 라인들만 프리차지하는 선택 프리차지 방식으로 비트 라인들을 프리차지할 수 있고, 기준 검증 횟수 이후부터는 모든 비트 라인들을 프리차지하는 비선택 프리차지 방식으로 비트 라인들을 프리차지할 수 있다. 선택 프리차지 방식에서는 검증 동작 시 전류 소모량이 감소할 수 있으나, 프로그램 동작 시간은 길어질 수 있다. 비선택 프리차지 방식에서는 검증 동작 시 전류 소모량은 증가할 수 있으나, 프로그램 동작 시간은 단축될 수 있다.
따라서, 본 실시 예에서는 프로그램 동작 시간과 전류 소모량을 최적화하기 위하여, 루프 내에서 수행되는 검증 횟수를 기준 검증 횟수와 비교하고, 비교 결과에 따라 일부 구간에서는 선택 프리차지 방식이 사용되고 다른 구간에서는 비선택 프리차지 방식이 사용될 수 있다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 싱글 플래인(single plane) 또는 멀티 플래인(multi plane) 구조로 구성될 수 있다. 싱글 플래인 구조는 메모리 셀 어레이(110)가 하나의 플래인으로 구성된 구조이고, 멀티 플래인 구조는 메모리 셀 어레이(110) 내에 복수의 플래인들이 포함된 구조이다. 도 2에는 멀티 플래인 구조를 가지는 메모리 셀 어레이(110)가 도시된다.
메모리 셀 어레이(110)는 제1 내지 제4 플래인들(P1~P4)을 포함할 수 있다. 제1 내지 제4 플래인들(P1~P4)에는 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼들이 연결될 수 있다. 제1 내지 제4 플래인들(P1~P4) 각각은 복수의 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제4 플래인들(P1~P4)에는 서로 다른 물리 어드레스들이 할당될 수 있으며, 복수의 메모리 블록들(BLK1~BLKi)에도 서로 다른 물리 어드레스들이 할당될 수 있다.
제1 내지 제4 플래인들(P1~P4)은 프로그램, 리드 또는 소거 동작 시 동시에 선택될 수 있으며, 제1 내지 제4 플래인들(P1~P4)에서 선택된 메모리 블록은 로우 어드레스에 따라 서로 동일하거나 서로 다를 수 있다. 예를 들면, 로우 어드레스에 따라 제1 플래인(P1)의 제1 메모리 블록(BLK1)이 선택되고, 제2 플래인(P2)의 제3 메모리 블록(BLK3)이 선택되고, 제3 플래인(P3)의 제2 메모리 블록(BLK2)이 선택되고, 제4 플래인(P4)의 제1 메모리 블록(BLK1)이 선택될 수 있다.
예를 들면, 프로그램 동작 시, 제1 내지 제4 플래인들(P1~P4)에 각각 연결된 페이지 버퍼들에 데이터가 입력되면, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들에 동시에 프로그램 동작이 수행될 수 있다. 리드 동작 시, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들의 리드 동작이 동시에 수행될 수 있다. 소거 동작 시, 제1 내지 제4 플래인들(P1~P4)의 선택된 메모리 블록들의 소거 동작이 동시에 수행될 수 있다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.
메모리 블록(BLKi)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLn) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
도 3에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 3에 도시된 개수로 제한되지 않는다.
서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.
동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 프로그램 동작은 페이지(PG) 단위로 수행될 수 있다. 예를 들면, 서브 프로그램 동작 및 검증 동작은 페이지 페이지(PG) 단위로 수행될 수 있다. 예를 들면, 선택된 페이지의 서브 프로그램 동작이 수행된 후, 선택된 페이지의 검증 동작이 수행될 수 있다.
도 4는 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼 그룹(140)은 제1 내지 제m 페이지 버퍼들(PB1~PBm; m은 양의 정수)을 포함할 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제1 내지 제m 비트 라인들(BL1~BLm)과 제1 내지 제m 데이터 라인들(DL1~DLm) 사이에 각각 연결될 수 있다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제1 내지 제m 데이터 라인들(DL1~DLm)에 로드된 데이터를 순차적으로 저장하거나, 저장된 데이터를 제1 내지 제m 데이터 라인들(DL1~DLm)에게 순차적으로 출력할 수 있다.
도 5는 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면으로써, 도 4에 도시된 제1 내지 제m 페이지 버퍼들(PB1~PBm) 중 제1 페이지 버퍼(PB1)의 일부가 실시 예로써 도시된다.
도 5를 참조하면, 제1 페이지 버퍼(PB1)는 비선택 프리차지 회로(ALL_PC), 센싱 회로(SC) 및 래치 그룹(LG)을 포함할 수 있다.
비선택 프리차지 회로(ALL_PC)는 검증 동작 시 비트 라인 프리차지 신호(BL_PRE)에 응답하여 제1 비트 라인(BL1)을 프리차지할 수 있다. 예를 들면, 비선택 프리차지 회로(ALL_PC)는 비트 라인 프리차지 신호(BL_PRE)에 응답하여 외부 양전압(Vext)을 제1 비트 라인(BL1)으로 전송하는 제1 스위치(S1)를 포함할 수 있다. 제1 스위치(S1)는 NMOS 트랜지스터로 구현될 수 있다.
센싱 회로(SC)는 검증 동작 시 센싱 래치(Ls)에 저장된 데이터에 따라 제1 비트 라인(BL1)을 선택적으로 프리차지할 수 있고, 제1 비트 라인(BL1)의 전압 또는 전류를 센싱할 수 있다. 예를 들면, 센싱 회로(SC)는 제2 내지 제7 스위치들(S2~S7) 및 센싱 래치(Ls)를 포함할 수 있다. 이 중에서 제4 내지 제7 스위치들(S4~S7)은 선택 프리차지 회로(SEL_PC)에 포함될 수 있다. 센싱 회로(SC)를 구체적으로 설명하면 다음과 같다.
제2 스위치(S2)는 비트 라인 선택 신호(BL_SEL)에 응답하여 제1 노드(N1)의 전압을 제1 비트 라인(BL1)으로 전송하거나 제1 비트 라인(BL1)의 전압을 제1 노드(N1)로 전송하는 NMOS 트랜지스터로 구현될 수 있다. 비트 라인 센싱 신호(BL_SEL)는 비트 라인 프리차지 신호(BL_PRE)가 활성화될 때 비활성화될 수 있다.
제3 스위치(S3)는 페이지 센싱 신호(PBSENSE)의 레벨에 응답하여 턴온 레벨이 조절되는 NMOS 트랜지스터로 구현될 수 있으며, 제1 노드(N1)와 전류 센싱 노드(CSO) 사이에 연결될 수 있다.
선택 프리차지 회로(SEL_PC)는 제4 내지 제7 스위치들(S4~S7)을 포함할 수 있다.
제4 스위치(S4)는 전류 센싱 신호(SA_CSOC)에 응답하여 제2 노드(N2)와 전류 센싱 노드(CSO)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다. 제5 스위치(S5)는 센싱 래치 노드(QS)의 데이터에 따라 턴온 또는 턴오프되는 PMOS 트랜지스터로 구현될 수 있으며, 전원 전압(VCC)이 인가되는 단자와 제2 노드(N2) 사이에 연결될 수 있다. 제6 스위치(S6)는 센싱 프리차지 신호(SA_PRECH_N)에 응답하여 제2 노드(N2)와 센싱 노드(SO)를 서로 연결 또는 차단하는 PMOS 트랜지스터로 구현될 수 있다. 제7 스위치(S7)는 센싱 노드 센싱 신호(SE_SENSE)에 응답하여 센싱 노드(SO)와 전류 센싱 노드(CSO)를 서로 연결 또는 차단하는 NMOS 트랜지스터로 구현될 수 있다.
선택 프리차지 동작(SEL_PRE) 시, 제4, 제6 및 제7 스위치들(S4, S6, S7)은 모두 턴온되고 제5 스위치(S5)는 센싱 래치 노드(QS)의 데이터에 따라 턴온 또는 턴오프될 수 있다. 따라서, 선택 프리차지 동작(SEL_PRE) 시, 전류 센싱 노드(CSO)에는 센싱 래치 노드(QS)의 데이터에 따라 전원 전압(VCC)이 인가되거나 접지 전압(GND)이 인가될 수 있다.
비선택 프리차지 회로(ALL_PC)가 활성화될 때 전류 센싱 신호(SA_CSOC)는 비활성화되고, 비선택 프리차지 회로(ALL_PC)가 비활성화될 때 전류 센싱 신호(SA_CSOC)는 활성화될 수 있다.
디스차지 회로(DIS)는 센싱 래치 노드(QS)의 데이터에 따라 센싱 노드(SO)를 선택적으로 디스차지할 수 있다. 예를 들면, 센싱 래치 노드(QS)의 데이터가 1 이면 디스차지 회로(DIS)가 활성화될 수 있고, 이로 인해 센싱 노드(SO)는 디스차지될 수 있다. 센싱 래치 노드(QS)의 데이터가 0이면 디스차지 회로(DIS)가 비활성화될 수 있고, 이로 인해 센싱 노드(SO)는 디스차지되지 않는다. 여기서, 1 데이터는 센싱 래치 노드(QS)의 전위가 하이(high)인 상태를 의미하고, 0 데이터는 센싱 래치 노드(QS)의 전위가 로우(low)인 상태를 의미한다.
센싱 래치(Ls)는 센싱 래치 노드(QS)와 센싱 래치 반전 노드(QS_N) 사이에서 서로 병렬로 연결된 제1 및 제2 인버터들(I1, I2)을 포함할 수 있다. 예를 들면, 제1 인버터(I1)의 입력 단자와 제2 인버터(I2)의 출력 단자는 센싱 래치 노드(QS)에 연결될 수 있고, 제1 인버터(I1)의 출력 단자와 제2 인버터(I2)의 입력 단자는 센싱 래치 반전 노드(QS_N)에 연결될 수 있다. 센싱 래치 노드(QS)의 데이터에 따라 제5 스위치(S5)는 턴온 또는 턴오프될 수 있다.
래치 그룹(LG)은 데이터가 저장될 수 있는 제1 내지 제k 래치들(L1~Lk)을 포함할 수 있다. 예를 들면, 제1 내지 제k 래치들(L1~Lk)은 전송 스위치들(미도시)을 통해 센싱 노드(SO)에 연결될 수 있으며, 센싱 노드(SO) 및 전송 스위치들(미도시)을 통해 데이터를 서로 전송할 수 있다.
제1 내지 제k 래치들(L1~Lk) 중 제k 래치(Lk)는 제1 데이터 라인(DL1)을 통해 데이터를 수신하거나 출력할 수 있으며, 제1 래치(L1)에 저장된 데이터는 센싱 래치(Ls)에 전송될 수 있다. 예를 들면, 제1 래치(L1)에는 이전 검증 동작에서 센싱된 데이터가 저장될 수 있다.
도 6 및 도 7은 본 발명의 실시 예에 따른 선택 프리차지 동작(SEL_PRE)을 설명하기 위한 도면들이다.
도 6은 선택 프리차지 동작(SEL_PRE) 시 제1 래치(L1)에 저장된 데이터를 센싱 래치(Ls)로 전송하고, 센싱 래치(Ls)에 저장된 데이터에 따라 제1 비트 라인(BL1)을 선택적으로 프리차지하는 방법을 도시하고, 도 7은 선택 프리차지 동작(SEL_PRE) 시 비트 라인들이 선택적으로 프리차지되는 예를 도시한다.
본 실시 예를 용이하게 설명하기 위하여, 도 6에는 도 5에 도시된 제1 페이지 버퍼(PB1)의 구성들 중에서 선택 프리차지 동작(SEL_PRE)에 필요한 구성들만 간략히 도시된다.
도 6을 참조하면, 프로그램 동작이 수행되는 동안 이전 검증 동작에서 센싱된 데이터는 제1 래치(L1)에 입력될 수 있다. 검증 동작에서 선택 프리차지 동작(SEL_PRE)이 수행될 때, 제1 래치(L1)에 저장된 데이터는 센싱 래치(Ls)로 전송될 수 있고(61), 센싱 래치(Ls)에 저장된 데이터에 따라 선택 프리차지 회로(SEL_PC)는 제1 비트 라인(BL1)에 전원 전압(VCC)을 선택적으로 인가할 수 있다(62). 예를 들면, 센싱 래치(Ls)에 포함된 센싱 래치 노드(QS)에 로드된 데이터가 1이면, 선택 프리차지 회로(SEL_PC)는 전원 전압(VCC) 레벨을 가지는 프리차지 전압(Vpr)을 제1 비트 라인(BL1)으로 전송할 수 있다. 센싱 래치 노드(QS)에 로드된 데이터가 0이면, 선택 프리차지 회로(SEL_PC)는 프리차지 전압(Vpr)을 출력하지 아니하며, 제1 비트 라인(BL1)은 디스차지 회로(DIS)에 의해 디스차지될 수 있다(63). 예를 들면, 디스차지된 제1 비트 라인(BL1)의 전위는 접지 전압(GND) 레벨을 가질 수 있다.
도 7을 참조하면, 제1 내지 제8 페이지 버퍼들(PB1~PB8) 중에서 제1, 제3, 제4 및 제7 페이지 버퍼들(PB1, PB3, PB4, PB7)의 센싱 래치들(Ls)에 1 데이터가 저장되고, 제2, 제5, 제6 및 제8 페이지 버퍼들(PB2, PB5, PB6, PB8)의 센싱 래치들(Ls)에 0 데이터가 저장된 상태에서 선택 프리차지 동작(SEL_PRE)이 수행되면, 제1, 제3, 제4 및 제7 비트 라인들(BL1, BL3, BL4, BL7)에만 프리차지 전압(Vpr)이 선택적으로 인가될 수 있다. 즉, 프로그램 대상 메모리 셀들에 연결된 제1, 제3, 제4 및 제7 비트 라인들(BL1, BL3, BL4, BL7)에는 프리차지 전압(Vpr)이 인가되고, 나머지 제2, 제5, 제6 및 제8 비트 라인들(BL2, BL5, BL6, BL8)에는 접지 전압(GND)이 인가될 수 있다.
선택 프리차지 동작(SEL_PRE)은 비트 라인들을 선택적으로 프리차지하기 때문에 비선택 프리차지 동작보다 전류 소모량은 적으나, 데이터를 래치에 전송하는 설정 시간으로 인해 프로그램 동작 시간은 비선택 프리차지 동작보다 길어질 수 있다.
도 8 및 도 9는 본 발명의 실시 예에 따른 비선택 프리차지 동작을 설명하기 위한 도면들이다.
도 8은 비선택 프리차지 동작(ALL_PRE) 시 비선택 프리차지 회로(ALL_PC)를 사용하여 제1 비트 라인(BL1)을 프리차지하는 방법을 도시하고, 도 9는 비선택 프리차지 동작(ALL_PRE) 시 모든 비트 라인들이 프리차지되는 예를 도시한다.
본 실시 예를 용이하게 설명하기 위하여, 도 8에는 도 5에 도시된 제1 페이지 버퍼(PB1)의 구성들 중에서 비선택 프리차지 동작(ALL_PRE)에 필요한 구성들만 간략히 도시된다.
도 8을 참조하면, 검증 동작에서 비선택 프리차지 동작(ALL_PRE)이 수행될 때, 비트 라인 프리차지 신호(BL_PRE)가 활성화되며, 이에 따라 비선택 프리차지 회로(ALL_PC)는 전원 전압(VCC)의 레벨을 가지는 프리차지 전압(Vpr)을 제1 비트 라인(BL1)으로 전송할 수 있다. 비선택 프리차지 동작(ALL_PRE)에서는 센싱 래치(Ls)에 저장된 데이터에 관계 없이 비선택 프리차지 회로(ALL_PC)는 프리차지 전압(Vpr)을 제1 비트 라인(BL1)에게 출력할 수 있다.
도 9를 참조하면, 비선택 프리차지 동작(ALL_PRE)에서는 페이지 버퍼에 저장된 데이터에 관계 없이 비선택 프리차지 회로(ALL_PC)를 사용하여 비트 라인들이 프리차지 되므로, 제1 내지 제8 비트 라인들(BL1~BL8)에 프리차지 전압(Vpr)이 동시에 인가될 수 있다. 즉, 비선택 프리차지 동작(ALL_PRE)에서는 모든 비트 라인들이 동시에 프리차지될 수 있다.
비선택 프리차지 동작(ALL_PRE)에서는 페이지 버퍼들에 저장된 데이터에 관계 없이 모든 비트 라인들이 동시에 프리차지되기 때문에 선택 프리차지 동작(SEL_PRE)보다 동작 시간이 단축될 수 있으나, 전류 소모량은 선택 프리차지 동작(SEL_PRE)보다 증가할 수 있다.
상술한 실시 예들과 같이 선택 프리차지 동작(SEL_PRE) 또는 비선택 프리차지 동작(ALL_PRE)이 수행된 후, 선택된 워드 라인에 검증 전압이 인가되면 비트 라인들의 전압 또는 전류가 유지되거나 변경될 수 있다. 따라서, 다음과 같이 센싱 동작이 수행될 수 있다.
도 10은 본 발명의 실시 예에 따른 센싱 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 센싱 동작이 수행되면, 제1 비트 라인(BL1)에 연결된 메모리 셀의 문턱전압에 따라 제1 비트 라인(BL1)의 전압 또는 전류가 프리차지 상태로 유지되거나 변경될 수 있다. 예를 들면, 메모리 셀의 문턱전압이 검증 전압보다 높으면 메모리 셀은 오프(off) 상태가 되므로 제1 비트 라인(BL1)은 프리차지 상태를 유지할 수 있다. 메모리 셀의 문턱전압이 검증 전압보다 낮으면 메모리 셀은 온(on) 상태가 되므로 제1 비트 라인(BL1)의 전압이 낮아지거나 전류가 증가할 수 있다.
제1 비트 라인(BL1)의 전압 또는 전류에 따라 센싱된 데이터는 제1 래치(L1)에 저장될 수 있다.
도 11은 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 11을 참조하면, 프로그램 동작은 메모리 셀에 저장되는 비트들의 개수에 따라 다양한 방식들로 구분될 수 있다. 예를 들면, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식을 TLC 방식이라 하고, 하나의 메모리 셀에 4 비트의 데이터가 저장되는 방식을 QLC 방식이라 한다.
TLC 방식에서, 메모리 셀들의 상태는 1 개의 소거 상태(ER) 또는 7 개의 프로그램 상태들(P1~P7) 중 어느 하나로 구분될 수 있다. QLC 방식에서, 메모리 셀들의 상태는 1 개의 소거 상태(ER) 또는 15 개의 프로그램 상태들(P1~P15) 중 어느 하나로 구분될 수 있다.
하나의 메모리 셀에 저장될 수 있는 비트들의 개수는 5 비트 이상일 수도 있으며, 본 실시 예는 메모리 셀에 저장되는 비트들의 개수에 제한되지 않는다.
메모리 셀들에 저장될 수 있는 데이터의 비트의 개수가 증가할수록 검증 동작 시 사용되는 검증 전압들의 개수도 증가할 수 있다. 이에 따라, 검증 동작에서는 복수의 검증 전압들 각각에 대한 센싱 동작이 수행될 수 있다. 프로그램 동작을 구체적으로 설명하면 다음과 같다.
도 12는 프로그램 동작에 포함되는 복수의 루프들을 설명하기 위한 도면이다.
도 12를 참조하면, 선택된 페이지의 프로그램 동작은 선택된 페이지에 포함된 선택된 메모리 셀들의 문턱전압이 목표전압에 모두 도달할 때까지 수행될 수 있다. 예를 들면, 프로그램 동작에서는 제1 내지 제j 루프들(LP1~LPj)이 순차적으로 수행될 수 있다. 각각의 루프에서는 서브 프로그램 동작과 메인 검증 동작이 수행될 수 있다. 제1 루프(LP1)를 예를 들어 설명하면, 제1 서브 프로그램 동작(PGM1)에서는 선택된 워드 라인에 프로그램 전압이 인가되어 메모리 셀들의 문턱전압이 높아지고, 제1 메인 검증 동작(MV1)에서는 메모리 셀들의 데이터가 센싱될 수 있다. 센싱된 데이터에 따라 검증 동작은 패스(pass) 또는 페일(fail)될 수 있다. 예를 들면, 제1 루프(LP1)에서 제1 서브 프로그램 동작(PGM1)이 수행된 후 제1 메인 검증 동작(MV1)이 수행되고, 제1 메인 검증 동작(MV1)이 페일되면 제2 루프(LP2)가 수행될 수 있다. 이러한 방식으로 검증 동작이 패스될 때까지 제1 내지 제j 루프들(LP1~LPj)이 순차적으로 수행될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 루프들을 설명하기 위한 도면이다.
도 13을 참조하면, 프로그램 동작은 복수의 루프들(LP1, LP2, … )을 포함할 수 있다. 루프들은 선택된 메모리 셀들의 문턱전압이 목표전압에 도달할 때까지 수행될 수 있으며, 루프가 수행되는 횟수가 임계값에 도달할 때까지 검증전압이 페일되면, 선택된 메모리 블록은 배드 블록으로 처리될 수 있다.
루프들 각각은 서브 프로그램 동작과 메인 검증 동작을 포함할 수 있다. 제1 루프(LP1)를 예를 들어 설명하면, 제1 루프(LP1)는 제1 서브 프로그램 동작(PGM1)과 제1 메인 검증 동작(MV1)을 포함할 수 있다. 제1 서브 프로그램 동작(PGM1)에서는 선택된 워드 라인에 제1 프로그램 전압(Vpgm1)이 인가되어 메모리 셀들의 문턱전압이 높아질 수 있다.
제1 메인 검증 동작(MPV1)에서는 검증 전압의 개수에 따라 복수의 서브 검증 동작들(P1~Pn)이 순차적으로 수행될 수 있다. 예를 들어, 제1 루프(LP1)에서 제1 내지 제n 검증 전압들(V1~Vn)이 사용되는 경우, 제1 메인 검증 동작(MV1)에서는 가장 높은 제n 검증 전압(Vn)부터 순차적으로 낮은 검증 전압들이 사용될 수 있다. 예를 들면, 제1 메인 검증 동작(MV1)이 시작되면, 제1 서브 검증 동작(P1)에서는 제n 검증 전압(Vn)이 사용될 수 있고, 제2 서브 검증 동작(P2)에서는 제n 검증 전압(Vn)보다 낮은 제n-1 검증 전압(Vn-1)이 사용될 수 있다. 이러한 방식으로 제n 서브 검증 동작(Pn)에서는 가장 낮은 제1 검증 전압(V1)이 사용될 수 있다. 제1 내지 제n 서브 검증 동작들(P1~Pn) 중에서 페일된 검증 동작이 검출되면, 제2 루프(LP2)가 수행될 수 있다.
제2 루프(LP2)에서는 제2 서브 프로그램 동작(PGM2) 및 제2 메인 검증 동작(MV2)이 수행될 수 있다. 제2 서브 프로그램 동작(PGM2)에서는 제1 프로그램 전압(Vpgm1)보다 스텝 전압만큼 높은 제2 프로그램 전압(Vpgm2)이 사용될 수 있다. 제2 메인 검증 동작(MV2)은 제1 메인 검증 동작(MV1)과 동일하게 수행될 수 있다. 또는, 제1 메인 검증 동작(MV1)에서 패스된 서브 검증 동작이 검출되면, 제2 메인 검증 동작(MV2)에서는 패스된 서브 검증 동작이 생략될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 루프들을 설명하기 위한 도면이다.
도 14를 참조하면, 프로그램 동작은 복수의 루프들(LP1, LP2, … )을 포함할 수 있다. 루프들은 선택된 메모리 셀들의 문턱전압이 목표전압에 도달할 때까지 수행될 수 있으며, 루프가 수행되는 횟수가 임계값에 도달할 때까지 검증전압이 페일되면, 선택된 메모리 블록은 배드 블록으로 처리될 수 있다.
루프들 각각은 서브 프로그램 동작과 메인 검증 동작을 포함할 수 있다. 제1 루프(LP1)를 예를 들어 설명하면, 제1 루프(LP1)는 제1 서브 프로그램 동작(PGM1)과 제1 메인 검증 동작(MV1)을 포함할 수 있다. 제1 서브 프로그램 동작(PGM1)에서는 선택된 워드 라인에 제1 프로그램 전압(Vpgm1)이 인가되어 메모리 셀들의 문턱전압이 높아질 수 있다.
제1 메인 검증 동작(MPV1)에서는 검증 전압의 개수에 따라 복수의 서브 검증 동작들(P1~Pn)이 순차적으로 수행될 수 있다. 예를 들어, 제1 루프(LP1)에서 제1 내지 제n 검증 전압들(V1~Vn)이 사용되는 경우, 제1 메인 검증 동작(MV1)에서는 가장 낮은 제1 검증 전압(V1)부터 순차적으로 높은 검증 전압들이 사용될 수 있다. 예를 들면, 제1 메인 검증 동작(MV1)이 시작되면, 제1 서브 검증 동작(P1)에서는 제1 검증 전압(V1)이 사용될 수 있고, 제2 서브 검증 동작(P2)에서는 제1 검증 전압(V1)보다 높은 제2 검증 전압(V2)이 사용될 수 있다. 이러한 방식으로 제n 서브 검증 동작(Pn)에서는 가장 높은 제n 검증 전압(Vn)이 사용될 수 있다. 제1 내지 제n 서브 검증 동작들(P1~Pn) 중에서 페일된 검증 동작이 검출되면, 제2 루프(LP2)가 수행될 수 있다.
제2 루프(LP2)에서는 제2 서브 프로그램 동작(PGM2) 및 제2 메인 검증 동작(MV2)이 수행될 수 있다. 제2 서브 프로그램 동작(PGM2)에서는 제1 프로그램 전압(Vpgm1)보다 스텝 전압만큼 높은 제2 프로그램 전압(Vpgm2)이 사용될 수 있다. 제2 메인 검증 동작(MV2)은 제1 메인 검증 동작(MV1)과 동일하게 수행될 수 있다. 또는, 제1 메인 검증 동작(MV1)에서 패스된 서브 검증 동작이 검출되면, 제2 메인 검증 동작(MV2)에서는 패스된 서브 검증 동작이 생략될 수 있다.
도 15는 본 발명의 제1 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 동일한 메인 검증 동작 내에서 수행되는 서브 검증 동작들 중에서, 일부 서브 검증 동작에서는 비트 라인들이 선택 프리차지 방식으로 프리차지될 수 있고, 나머지 서브 검증 동작에서는 비트 라인들이 비선택 프리차지 방식으로 프리차지될 수 있다. 예를 들면, 제1 메인 검증 동작(MV1)에서 제1 내지 제6 서브 검증 동작들(P1~P6)이 순차적으로 수행되는 경우, 제1 내지 제6 서브 검증 동작들(P1~P6) 중 초반에 수행되는 일부 서브 검증 동작들에서는 선택 프리차지 동작(SEL_PRE)에 의해 비트 라인들이 선택적으로 프리차지될 수 있고, 선택적으로 프리차지된 비트 라인들에 연결된 메모리 셀들의 문턱전압이 검증될 수 있다. 이어서, 나머지 서브 검증 동작들에서는 비선택 프리차지 동작(ALL_PRE)에 의해 모든 비트 라인들이 동시에 프리차지될 수 있고, 프리차지된 모든 비트 라인들에 연결된 메모리 셀들의 문턱전압이 검증될 수 있다. 선택 프리차지 동작(SEL_PRE)과 비선택 프리차지 동작(ALL_PRE)이 수행되는 단계를 구분하기 위하여, 기준 검증 횟수(Pref)가 설정될 수 있다. 기준 검증 횟수(Pref)는 동일한 메인 검증 동작 내에서 수행되는 서브 검증 동작의 횟수일 수 있다. 또는, 기준 검증 횟수(Pref)는 동일한 메인 검증 동작 내에서 변경되는 검증 전압들의 횟수일 수도 있다. 따라서, 기준 검증 횟수(Pref)는 1 이상의 양의 정수로 설정될 수 있다.
예를 들면, 기준 검증 횟수(Pref)가 서브 검증 동작의 횟수를 기준으로 하여 2회로 설정된 경우, 2회에 해당되는 제1 및 제2 서브 검증 동작들(P1, P2)에서는 선택 프리차지 동작(SEL_PRE)이 수행될 수 있고, 나머지 제3 내지 제6 서브 검증 동작들(P3~P6)에서는 비선택 프리차지 동작(ALL_PRE)이 수행될 수 있다.
선택 프리차지 동작(SEL_PRE)이 수행되는 제1 및 제2 서브 검증 동작들(P1, P2)에서는 페이지 버퍼의 래치에 입력된 데이터에 따라 비트 라인들이 선택적으로 프리차지될 수 있고, 비트 라인들이 선택적으로 프리차지되면 선택된 메모리 셀들에 대한 센싱 동작이 수행될 수 있다. 예를 들면, 제1 서브 검증 동작(P1)에서는 프리차지할 비트 라인들을 선별하기 위하여 페이지 버퍼의 래치에 데이터를 선별적으로 셋업하기 위한 셋업 동작(SET), 셋업된 래치의 데이터에 따라 비트 라인들을 선택적으로 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 수행될 수 있다. 제2 서브 검증 동작(P2)에서도 선택 프리차지 동작(SEL_PRE)이 수행되므로, 셋업 동작(SET), 프리차지 동작(BL_PRE) 및 센싱 동작(SS)이 순차적으로 수행될 수 있다.
비선택 프리차지 동작(ALL_PRE)이 수행되는 제3 내지 제6 서브 검증 동작들(P3~P6)에서는 비선택 프리차지 회로(도 5의 ALL_PC)를 사용하여 모든 비트 라인들이 동시에 프리차지될 수 있다. 예를 들면, 제3 서브 검증 동작(P3)에서는 모든 비트 라인들을 동시에 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 순차적으로 수행될 수 있다. 제3 내지 제6 서브 검증 동작들(P3~P6)에서는 비선택 프리차지 회로(ALL_PC)를 사용하여 모든 비트 라인들이 프리차지되므로, 셋업 동작(SET)은 생략된다.
도 15에는 제1 메인 검증 동작(MV1)이 실시 예로써 도시되었으나, 선택된 페이지의 프로그램 동작이 수행되는 동안, 나머지 메인 검증 동작들에서도 선택 프리차지 동작(SEL_PRE)이 수행된 후에 비선택된 프리차지 동작(ALL_PRE)이 수행될 수 있다.
도 16은 본 발명의 제2 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 기준 검증 횟수(Pref)가 1로 설정된 경우, 제1 메인 검증 동작(MV1)에서 수행되는 제1 내지 제j 서브 검증 동작들(P1~Pj) 중에서 제1 서브 검증 동작(P1)에서만 선택 프리차지 동작(SEL_PRE)이 수행되고, 나머지 제2 내지 제j 서브 검증 동작들(P2~Pj)에서는 비선택 프리차지 동작(ALL_PRE)이 수행될 수 있다.
선택 프리차지 동작(SEL_PRE)이 수행되는 제1 서브 검증 동작(P1)에서는 페이지 버퍼의 래치에 입력된 데이터에 따라 비트 라인들이 선택적으로 프리차지될 수 있고, 비트 라인들이 선택적으로 프리차지되면 선택된 메모리 셀들에 대한 센싱 동작이 수행될 수 있다. 예를 들면, 제1 서브 검증 동작(P1)에서는 프리차지할 비트 라인들을 선별하기 위하여 페이지 버퍼의 래치에 데이터를 선별적으로 셋업하기 위한 셋업 동작(SET), 셋업된 래치의 데이터에 따라 비트 라인들을 선택적으로 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 수행될 수 있다.
비선택 프리차지 동작(ALL_PRE)이 수행되는 제2 내지 제j 서브 검증 동작들(P2~Pj)에서는 비선택 프리차지 회로(도 5의 ALL_PC)를 사용하여 모든 비트 라인들이 동시에 프리차지될 수 있다. 예를 들면, 제2 서브 검증 동작(P2)에서는 모든 비트 라인들을 동시에 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 순차적으로 수행될 수 있다. 제2 내지 제j 서브 검증 동작들(P2~Pj)에서는 비선택 프리차지 회로(ALL_PC)를 사용하여 모든 비트 라인들이 프리차지되므로, 셋업 동작(SET)은 생략된다.
도 16에는 제1 메인 검증 동작(MV1)이 실시 예로써 도시되었으나, 선택된 페이지의 프로그램 동작이 수행되는 동안, 나머지 메인 검증 동작들에서도 선택 프리차지 동작(SEL_PRE)이 수행된 후에 비선택된 프리차지 동작(ALL_PRE)이 수행될 수 있다.
도 17은 본 발명의 제1 또는 제2 실시 예에 따른 프로그램 동작의 효과를 설명하기 위한 도면이다.
도 17을 참조하면, 선택 프리차지 동작(SEL_PRE) 및 비선택 프리차지 동작(ALL_PRE)은 프리차지 동작(BL_PRE) 및 센싱 동작(SS)을 공통으로 포함하지만, 선택 프리차지 동작(SEL_PRE)은 셋업 동작(SET)을 더 포함한다.
선택 프리차지 동작(SEL_PRE)으로만 제1 내지 제3 서브 검증 동작들(P1~P3)이 수행되는 프로그램 동작의 동작 시간을 제1 프로그램 동작 시간(tPROG1)이라 하고, 이때 소모되는 전류량을 제1 전류 소모량(CR1)이라고 가정한다.
비선택 프리차지 동작(ALL_PRE)으로만 제1 내지 제3 서브 검증 동작들(P1~P3)이 수행되는 프로그램 동작의 동작 시간을 제2 프로그램 동작 시간(tPROG2)이라 하고, 이때 소모되는 전류량을 제2 전류 소모량(CR2)이라고 가정하면, 제2 프로그램 동작 시간(tPROG2)은 제1 프로그램 동작 시간(tPROG1)보다 짧을 수 있고, 제2 전류 소모량(CR2)은 제1 전류 소모량(CR1)보다 클 수 있다.
본 실시 예와 같이, 선택 프리차지 동작(SEL_PRE)과 비선택 프리차지동작(ALL_PRE)이 혼합된 프로그램 동작의 동작 시간을 제3 프로그램 동작 시간(tPROG3)이라 하고, 이때 소모되는 전류량을 제3 전류 소모량(CR3)이라고 가정하면, 제3 프로그램 동작 시간(tPROG3)은 제2 프로그램 동작 시간(tPROG2)보다 길게 걸릴 수 있고 제1 프로그램 동작 시간(tPROG1)보다는 짧게 걸릴 수 있다. 제3 전류 소모량(CR3)은 제2 전류 소모량(CR2)보다 작고 제1 전류 소모량(CR1)보다 클 수 있다.
즉, 본 실시 예에서는 기준 검증 횟수(Pref)를 조절함으로써 선택 프리차지 동작(SEL_PRE) 및 비선택 프리차지 동작(ALL_PRE)을 조절할 수 있고, 이로 인해 메모리 장치의 프로그램 동작의 시간 및 전류 소모량을 조절하여 성능을 개선할 수 있다.
도 18은 본 발명의 제3 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 동일한 메인 검증 동작 내에서 수행되는 서브 검증 동작들 중에서, 일부 서브 검증 동작에서는 비트 라인들이 선택 프리차지 방식으로 프리차지될 수 있고, 나머지 서브 검증 동작에서는 비트 라인들이 비선택 프리차지 방식으로 프리차지될 수 있다. 예를 들면, 제1 메인 검증 동작(MV1)에서 제6 내지 제1 서브 검증 동작들(P6~P1)이 순차적으로 수행되는 경우, 제6 내지 제1 서브 검증 동작들(P6~P1) 중 초반에 수행되는 일부 서브 검증 동작들에서는 선택 프리차지 동작(SEL_PRE)에 의해 비트 라인들이 선택적으로 프리차지될 수 있고, 선택적으로 프리차지된 비트 라인들에 연결된 메모리 셀들의 문턱전압이 검증될 수 있다. 제6 서브 검증 동작(P6)은 목표전압이 가장 높은 메모리 셀들을 검증하는 동작일 수 있고, 제1 서브 검증 동작(P1)은 목표전압이 가장 낮은 메모리 셀들을 검증하는 동작일 수 있다. 이어서, 나머지 서브 검증 동작들에서는 비선택 프리차지 동작(ALL_PRE)에 의해 모든 비트 라인들이 동시에 프리차지될 수 있고, 프리차지된 모든 비트 라인들에 연결된 메모리 셀들의 문턱전압이 검증될 수 있다. 선택 프리차지 동작(SEL_PRE)과 비선택 프리차지 동작(ALL_PRE)이 수행되는 단계를 구분하기 위하여, 기준 검증 횟수(Pref)가 설정될 수 있다. 기준 검증 횟수(Pref)는 동일한 메인 검증 동작 내에서 수행되는 서브 검증 동작의 횟수일 수 있다. 또는, 기준 검증 횟수(Pref)는 동일한 메인 검증 동작 내에서 변경되는 검증 전압들의 횟수일 수도 있다. 따라서, 기준 검증 횟수(Pref)는 1 이상의 양의 정수로 설정될 수 있다.
예를 들면, 기준 검증 횟수(Pref)가 서브 검증 동작의 횟수를 기준으로 하여 2회로 설정된 경우, 2회에 해당되는 제6 및 제5 서브 검증 동작들(P6, P5)에서는 선택 프리차지 동작(SEL_PRE)이 수행될 수 있고, 나머지 제4 내지 제1 서브 검증 동작들(P4~P1)에서는 비선택 프리차지 동작(ALL_PRE)이 수행될 수 있다.
선택 프리차지 동작(SEL_PRE)이 수행되는 제6 및 제5 서브 검증 동작들(P6, P5)에서는 페이지 버퍼의 래치에 입력된 데이터에 따라 비트 라인들이 선택적으로 프리차지될 수 있고, 비트 라인들이 선택적으로 프리차지되면 선택된 메모리 셀들에 대한 센싱 동작이 수행될 수 있다. 예를 들면, 제6 서브 검증 동작(P6)에서는 프리차지할 비트 라인들을 선별하기 위하여 페이지 버퍼의 래치에 데이터를 선별적으로 셋업하기 위한 셋업 동작(SET), 셋업된 래치의 데이터에 따라 비트 라인들을 선택적으로 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 수행될 수 있다. 제5 서브 검증 동작(P5)에서도 선택 프리차지 동작(SEL_PRE)이 수행되므로, 셋업 동작(SET), 프리차지 동작(BL_PRE) 및 센싱 동작(SS)이 순차적으로 수행될 수 있다.
비선택 프리차지 동작(ALL_PRE)이 수행되는 제4 내지 제1 서브 검증 동작들(P4~P1)에서는 비선택 프리차지 회로(도 5의 ALL_PC)를 사용하여 모든 비트 라인들이 동시에 프리차지될 수 있다. 예를 들면, 제4 서브 검증 동작(P4)에서는 모든 비트 라인들을 동시에 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 순차적으로 수행될 수 있다. 제4 내지 제1 서브 검증 동작들(P4~P1)에서는 비선택 프리차지 회로(ALL_PC)를 사용하여 모든 비트 라인들이 프리차지되므로, 셋업 동작(SET)은 생략될 수 있다.
도 18에는 제1 메인 검증 동작(MV1)이 실시 예로써 도시되었으나, 선택된 페이지의 프로그램 동작이 수행되는 동안, 나머지 메인 검증 동작들에서도 선택 프리차지 동작(SEL_PRE)이 수행된 후에 비선택된 프리차지 동작(ALL_PRE)이 수행될 수 있다.
도 19는 본 발명의 제4 실시 예에 따른 검증 동작을 설명하기 위한 도면이다.
도 19를 참조하면, 기준 검증 횟수(Pref)가 1로 설정된 경우, 제1 메인 검증 동작(MV1)에서 수행되는 제j 내지 제1 서브 검증 동작들(Pj~P1) 중에서 제j 서브 검증 동작(Pj)에서만 선택 프리차지 동작(SEL_PRE)이 수행되고, 나머지 제j-1 내지 제1 서브 검증 동작들(Pj-1 ~ P1)에서는 비선택 프리차지 동작(ALL_PRE)이 수행될 수 있다.
선택 프리차지 동작(SEL_PRE)이 수행되는 제j 서브 검증 동작(Pj)에서는 페이지 버퍼의 래치에 입력된 데이터에 따라 비트 라인들이 선택적으로 프리차지될 수 있고, 비트 라인들이 선택적으로 프리차지되면 선택된 메모리 셀들에 대한 센싱 동작이 수행될 수 있다. 예를 들면, 제j 서브 검증 동작(Pj)에서는 프리차지할 비트 라인들을 선별하기 위하여 페이지 버퍼의 래치에 데이터를 선별적으로 셋업하기 위한 셋업 동작(SET), 셋업된 래치의 데이터에 따라 비트 라인들을 선택적으로 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 수행될 수 있다.
비선택 프리차지 동작(ALL_PRE)이 수행되는 제j-1 내지 제1 서브 검증 동작들(Pj-1 ~ P1)에서는 비선택 프리차지 회로(도 5의 ALL_PC)를 사용하여 모든 비트 라인들이 동시에 프리차지될 수 있다. 예를 들면, 제j-1 서브 검증 동작(Pj-1)에서는 모든 비트 라인들을 동시에 프리차지하기 위한 프리차지 동작(BL_PRE) 및 메모리 셀의 전압 또는 전류를 센싱하기 위한 센싱 동작(SS)이 순차적으로 수행될 수 있다. 제j-1 내지 제1 서브 검증 동작들(Pj-1 ~ P1)에서는 비선택 프리차지 회로(ALL_PC)를 사용하여 모든 비트 라인들이 프리차지되므로, 셋업 동작(SET)은 생략된다.
도 19에는 제1 메인 검증 동작(MV1)이 실시 예로써 도시되었으나, 선택된 페이지의 프로그램 동작이 수행되는 동안, 나머지 메인 검증 동작들에서도 선택 프리차지 동작(SEL_PRE)이 수행된 후에 비선택된 프리차지 동작(ALL_PRE)이 수행될 수 있다.
도 20은 본 발명의 제3 또는 제4 실시 예에 따른 프로그램 동작의 효과를 설명하기 위한 도면이다.
도 20을 참조하면, 선택 프리차지 동작(SEL_PRE) 및 비선택 프리차지 동작(ALL_PRE)은 프리차지 동작(BL_PRE) 및 센싱 동작(SS)을 공통으로 포함하지만, 선택 프리차지 동작(SEL_PRE)은 셋업 동작(SET)을 더 포함한다.
선택 프리차지 동작(SEL_PRE)으로만 제3 내지 제1 서브 검증 동작들(P3~P1)이 수행되는 프로그램 동작의 동작 시간을 제1 프로그램 동작 시간(tPROG1)이라 하고, 이때 소모되는 전류량을 제1 전류 소모량(CR1)이라고 가정한다.
비선택 프리차지 동작(ALL_PRE)으로만 제3 내지 제1 서브 검증 동작들(P3~P1)이 수행되는 프로그램 동작의 동작 시간을 제2 프로그램 동작 시간(tPROG2)이라 하고, 이때 소모되는 전류량을 제2 전류 소모량(CR2)이라고 가정하면, 제2 프로그램 동작 시간(tPROG2)은 제1 프로그램 동작 시간(tPROG1)보다 짧을 수 있고, 제2 전류 소모량(CR2)은 제1 전류 소모량(CR1)보다 클 수 있다.
본 실시 예와 같이, 선택 프리차지 동작(SEL_PRE)과 비선택 프리차지 동작(ALL_PRE)이 혼합된 프로그램 동작의 동작 시간을 제3 프로그램 동작 시간(tPROG3)이라 하고, 이때 소모되는 전류량을 제3 전류 소모량(CR3)이라고 가정하면, 제3 프로그램 동작 시간(tPROG3)은 제2 프로그램 동작 시간(tPROG2)보다 길게 걸릴 수 있고 제1 프로그램 동작 시간(tPROG1)보다는 짧게 걸릴 수 있다. 제3 전류 소모량(CR3)은 제2 전류 소모량(CR2)보다 작고 제1 전류 소모량(CR1)보다 클 수 있다.
즉, 본 실시 예에서는 기준 검증 횟수(Pref)를 조절함으로써 선택 프리차지 동작(SEL_PRE) 및 비선택 프리차지 동작(ALL_PRE)을 조절할 수 있고, 이로 인해 메모리 장치의 프로그램 동작의 시간 및 전류 소모량을 조절하여 성능을 개선할 수 있다.
도 21은 본 발명의 실시 예에 따른 페이지 버퍼 컨트롤러를 설명하기 위한 도면이다.
도 21을 참조하면, 페이지 버퍼 컨트롤러(190)는 검증 카운터(VFC), 선택 프리차지 컨트롤러(SEL_PRE_CON), 비선택 프리차지 컨트롤러(ALL_PRE_CON) 및 신호 출력기(SIG_OUT)를 포함할 수 있다.
검증 카운터(VFC)는 검증 정보(VFIF)에 따라 서브 검증 동작의 횟수를 카운트하고, 카운트 값(CV)을 출력할 수 있다. 검증 정보(VFIF)는 프로그램 동작에서 수행되는 루프들의 횟수(루프 횟수) 및 검증 전압 변경 정보가 포함될 수 있다. 이 중에서, 검증 전압 변경 정보가 변경될 때마다 서브 검증 동작의 횟수가 카운트될 수 있고, 루프 횟수가 증가할 때마다 카운트 값을 포기화할 수 있다. 즉, 서브 검증 동작은 선택된 워드 라인에 인가되는 검증 전압이 변경될 때마다 수행되므로, 검증 카운터(VFC)는 검증 정보(VFIF)에 포함된 검증 전압 변경 정보에 따라 카운트 값(CV)을 출력할 수 있다. 각각의 루프에서 선택 프리차지 동작과 비선택 프리차지 동작이 반복적으로 수행되므로, 루프 횟수가 변경되면 검증 카운터(VFC)는 카운트 값(CV)을 0으로 리셋(reset)할 수 있다.
선택 프리차지 컨트롤러(SEL_PRE_CON) 및 비선택 프리차지 컨트롤러(ALL_PRE_CON)는 검증 카운터(VFC)를 동시에 수신하고, 카운트 값(CV)과 기준 검증 횟수를 각각 비교할 수 있다. 검증 동작 시, 선택 프리차지 컨트롤러(SEL_PRE_CON)가 활성화되면 비선택 프리차지 컨트롤러(ALL_PRE_CON)는 비활성화될 수 있고, 비선택 프리차지 컨트롤러(ALL_PRE_CON)가 활성화되면 선택 프리차지 컨트롤러(SEL_PRE_CON)는 비활성화될 수 있다. 예를 들면, 선택 프리차지 컨트롤러(SEL_PRE_CON)는 카운트 값(CV)이 기준 검증 횟수보다 작거나 같을 때 활성화될 수 있고, 비선택 프리차지 컨트롤러(ALL_PRE_CON)는 카운트 값(CV)이 기준 검증 횟수보다 클 때 활성화될 수 있다.
활성화된 선택 프리차지 컨트롤러(SEL_PRE_CON)는 선택 컨트롤 신호(SEL_CON)를 출력할 수 있고, 활성화된 비선택 프리차지 컨트롤러(ALL_PRE_CON)는 비선택 컨트롤 신호(ALL_CON)를 출력할 수 있다.
신호 출력기(SIG_OUT)는 선택 컨트롤 신호(SEL_CON) 또는 비선택 컨트롤 신호(ALL_CON)에 응답하여 페이지 버퍼 제어 신호들(PBSIG)을 출력할 수 있다. 예를 들면, 신호 출력기(SIG_OUT)는 선택 컨트롤 신호(SEL_CON)에 응답하여 선택 프리차지 동작이 수행되도록 페이지 버퍼 제어 신호들(PBSIG)을 출력할 수 있고, 비선택 프리차지 컨트롤러(ALL_PRE_CON)에 응답하여 비선택 프리차지 동작이 수행되도록 페이지 버퍼 제어 신호들(PBSIG)을 출력할 수 있다.
도 22는 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)로 구성될 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 23은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 23을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)로 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성기
140: 페이지 버퍼 그룹 150: 입출력 회로
160: 컬럼 디코더 170: 로직 회로
180: 동작 로직 190: 페이지 버퍼 컨트롤러
SEL_PRE: 선택 프리차지 동작 ALL_PRE: 비선택 프리차지 동작
VFC: 검증 카운터
SEL_PRE_CON: 선택 프리차지 컨트롤러
ALL_PRE_CON: 비선택 프리차지 컨트롤러
SIG_OUT: 신호 출력기

Claims (19)

  1. 비트 라인들 및 워드 라인들이 연결되고, 복수의 메모리 셀들을 포함하는 메모리 블록;
    상기 워드 라인들 중 선택된 워드 라인에 프로그램 전압 또는 검증 전압을 인가하는 전압 생성기;
    상기 메모리 셀들의 검증 동작 시, 상기 비트 라인들의 일부 또는 전체를 프리차지하는 페이지 버퍼들;
    커맨드에 응답하여, 프로그램 동작 시 수행되는 검증 동작에 대한 검증 정보를 출력하는 동작 로직; 및
    상기 검증 정보에 따라, 상기 비트 라인들의 일부를 선택적으로 프리차지하거나 상기 비트 라인들을 모두 프리차지하도록 페이지 버퍼 제어 신호들을 출력하는 페이지 버퍼 컨트롤러를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼들 각각은,
    상기 비트 라인을 양전압으로 프리차지하기 위한 비선택 프리차지 회로;
    센싱된 데이터를 저장하는 센싱 래치;
    상기 센싱 래치에 저장된 상기 센싱된 데이터에 따라 상기 비트 라인을 선택적으로 프리차지하는 선택 프리차지 회로; 및
    상기 센싱 래치에 저장된 상기 센싱된 데이터에 따라 상기 비트 라인을 선택적으로 디스차지하는 디스차지 회로를 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 비선택 프리차지 회로는,
    상기 페이지 버퍼 제어 신호들에 포함된 비트 라인 프리차지 신호에 응답하여 외부 양전압을 상기 비트 라인으로 전송하는 스위치를 포함하는 메모리 장치.
  4. 제2항에 있어서,
    상기 비선택 프리차지 회로는 상기 선택 프리차지 회로 또는 상기 디스차지 회로가 활성화될 때 비활성화되는 메모리 장치.
  5. 제2항에 있어서,
    상기 선택 프리차지 회로가 활성화될 때, 상기 센싱된 데이터가 상기 센싱 래치에 셋업되는 메모리 장치.
  6. 제1항에 있어서, 상기 페이지 버퍼 컨트롤러는,
    상기 검증 정보에 응답하여 서브 검증 동작의 카운트 값을 출력하는 검증 카운터;
    상기 카운트 값과 기준 검증 횟수를 비교하여, 상기 카운트 값이 상기 기준 검증 횟수와 같거나 작으면 선택 컨트롤 신호를 출력하는 선택 프리차지 컨트롤러;
    상기 카운트 값과 상기 기준 검증 횟수를 비교하여, 상기 카운트 값이 상기 기준 검증 횟수보다 크면 비선택 컨트롤 신호를 출력하는 비선택 프리차지 컨트롤러; 및
    상기 선택 컨트롤 신호에 응답하여 선택 프리차지 동작이 수행되도록 상기 페이지 버퍼 제어 신호들을 출력하거나, 상기 비선택 컨트롤 신호에 응답하여 비선택 프리차지 동작이 수행되도록 상기 페이지 버퍼 제어 신호들을 출력하는 신호 출력기를 포함하는 메모리 장치.
  7. 메모리 셀들의 문턱전압들을 높이는 단계; 및
    상기 메모리 셀들의 검증하는 메인 검증 동작을 수행하는 단계를 포함하고,
    상기 메인 검증 동작은,
    서로 다른 검증 전압들을 사용하는 복수의 서브 검증 동작들을 포함하고,
    상기 서브 검증 동작들 중 기준 검증 횟수보다 순번이 빠르거나 동일한 서브 검증 동작들에서는 비트 라인들을 선택적으로 프리차지한 후 센싱 동작을 수행하고, 상기 기준 검증 횟수보다 순번이 느린 서브 검증 동작들에서는 상기 비트 라인들을 모두 프리차지한 후 상기 센싱 동작을 수행하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제7항에 있어서, 상기 메모리 셀들의 문턱전압들을 높이는 단계는,
    상기 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 높이는 단계인 메모리 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 복수의 서브 검증 동작들은 레벨이 가장 높은 검증 전압부터 단계적으로 낮아지는 검증 전압들을 사용하여 순차적으로 수행되는 메모리 장치의 동작 방법.
  10. 제7항에 있어서,
    상기 복수의 서브 검증 동작들은 레벨이 가장 낮은 검증 전압부터 단계적으로 높아지는 검증 전압들을 사용하여 순차적으로 수행되는 메모리 장치의 동작 방법.
  11. 제7항에 있어서,
    상기 비트 라인들을 선택적으로 프리차지한 후 센싱 동작을 수행하는 단계는,
    상기 비트 라인들에 연결된 페이지 버퍼들을 셋업하는 단계;
    상기 페이지 버퍼들에 저장된 데이터에 따라 상기 비트 라인들을 선택적으로 프리차지하는 단계; 및
    상기 메모리 셀들에 연결된 워드 라인에 상기 검증 전압들 중 선택된 검증 전압을 인가하여 상기 비트 라인들의 전압 또는 전류를 센싱하는 단계를 포함하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 비트 라인들을 선택적으로 프리차지하는 단계에서,
    상기 메모리 셀들 중 프로그램 대상 메모리 셀들에 연결된 비트 라인들은 프리차지되고,
    나머지 비트 라인들에는 접지 전압이 인가되는 메모리 장치의 동작 방법.
  13. 제7항에 있어서,
    상기 비트 라인들을 모두 프리차지한 후 상기 센싱 동작을 수행하는 단계는,
    상기 페이지 버퍼들에 저장된 데이터에 관계 없이 상기 비트 라인들을 모두 프리차지하는 단계; 및
    상기 메모리 셀들에 연결된 워드 라인에 상기 검증 전압들 중 선택된 검증 전압을 인가하여 상기 비트 라인들의 전압 또는 전류를 센싱하는 단계를 포함하는 메모리 장치의 동작 방법.
  14. 제7항에 있어서,
    상기 기준 검증 횟수는 1 이상인 양의 정수로 설정되는 메모리 장치의 동작 방법.
  15. 페이지 버퍼에 저장된 데이터에 따라 비트 라인들을 선택적으로 프리차지하고 메모리 셀들의 문턱전압을 검증하는 제1 서브 검증 동작을 수행하는 단계; 및
    상기 페이지 버퍼에 저장된 데이터에 관계 없이 상기 비트 라인들을 동시에 프리차지하고 상기 메모리 셀들의 문턱전압을 검증하는 제2 서브 검증 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제1 서브 검증 동작과 상기 제2 서브 검증 동작은 서로 다른 검증 전압들을 사용하여 수행되는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제1 서브 검증 동작에서는 제1 검증 전압이 사용되고,
    상기 제2 서브 검증 동작에서는 상기 제1 검증 전압보다 낮은 제2 검증 전압이 사용되는 메모리 장치의 동작 방법.
  18. 제15항에 있어서, 상기 제1 서브 검증 동작을 수행하는 단계는,
    상기 페이지 버퍼에 포함된 래치들의 데이터를 셋업하는 단계;
    상기 래치들 중 상기 비트 라인들에 연결된 래치들에 저장된 데이터에 따라 상기 비트 라인들에 프리차지 전압 또는 접지 전압을 인가하는 단계; 및
    상기 메모리 셀들에 연결된 워드 라인에 검증 전압을 인가하여 상기 메모리 셀들의 문턱전압을 센싱하는 단계를 포함하는 메모리 장치의 동작 방법.
  19. 제15항에 있어서, 상기 제2 서브 검증 동작을 수행하는 단계는,
    상기 페이지 버퍼에 저장된 데이터에 관계없이 모든 상기 비트 라인들에 프리차지 전압을 인가하는 단계; 및
    상기 메모리 셀들에 연결된 워드 라인에 검증 전압을 인가하여 상기 메모리 셀들의 문턱전압을 센싱하는 단계를 포함하는 메모리 장치의 동작 방법.
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