KR102624620B1

KR102624620B1 - 메모리 장치 및 이를 포함하는 메모리 시스템

Info

Publication number: KR102624620B1
Application number: KR1020180133661A
Authority: KR
Inventors: 이종훈; 김지환; 백광호; 이진행
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2018-11-02
Filing date: 2018-11-02
Publication date: 2024-01-15
Also published as: CN111145822A; CN111145822B; US20200143886A1; US10818360B2; KR20200050705A

Abstract

본 기술은 데이터가 저장되는 메모리 셀; 동작 제어 신호에 따라 프로그램 전압 및 검증 전압들을 선택적으로 출력하는 전압 생성 회로; 제1 및 제2 래치들을 포함하며, 상기 검증 전압을 사용한 검증 동작 시 제1 센싱 전류에 따라 센싱된 제1 데이터를 상기 제1 래치들에 저장하고, 상기 제1 센싱 전류보다 높은 제2 센싱 전류에 따라 센싱된 제2 데이터를 상기 제2 래치들에 저장하는 페이지 버퍼; 상기 제2 데이터보다 허용 비트의 개수가 많은 상기 제1 데이터에 따라 상기 메모리 셀의 검증 동작의 패스 또는 페일 여부를 판단하는 패스/페일 판단 회로를 포함하는 메모리 장치 및 이를 포함하는 메모리 시스템을 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{Memory device and memory system having the same}

본 발명은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행할 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

메모리 시스템은 데이터가 저장되는 메모리 장치와, 호스트의 요청에 따라 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.

메모리 장치는 메모리 컨트롤러의 제어에 따라, 데이터를 저장하거나, 저장된 데이터를 출력하거나, 저장된 데이터를 소거할 수 있다. 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들과, 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.

메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.

본 발명의 실시예는 프로그램 동작 시, 적은 수의 프로그램 펄스를 사용하여 프로그램 동작을 빠르게 종료시킬 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.

본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 셀; 동작 제어 신호에 따라 프로그램 전압 및 검증 전압들을 선택적으로 출력하는 전압 생성 회로; 제1 및 제2 래치들을 포함하며, 상기 검증 전압을 사용한 검증 동작 시 제1 센싱 전류에 따라 센싱된 제1 데이터를 상기 제1 래치들에 저장하고, 상기 제1 센싱 전류보다 높은 제2 센싱 전류에 따라 센싱된 제2 데이터를 상기 제2 래치들에 저장하는 페이지 버퍼; 및 상기 제2 데이터보다 허용 비트의 개수가 많은 상기 제1 데이터에 따라 상기 메모리 셀의 검증 동작의 패스 또는 페일 여부를 판단하는 패스/페일 판단 회로를 포함한다.

본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 셀; 상기 메모리 셀에 연결된 워드 라인; 상기 워드 라인에 인가되는 프로그램 전압, 제1 검증 전압, 상기 제1 검증 전압보다 높은 제2 검증 전압을 생성하는 전압 생성 회로; 비트 라인을 통해 상기 메모리 셀에 연결되며, 상기 제1 검증 전압을 사용한 서브 검증 동작 시 수신되는 제1 데이터를 제1 래치에 저장하고, 상기 제2 검증 전압을 사용한 메인 검증 동작 시 수신되는 제2 데이터를 제2 래치에 저장하는 페이지 버퍼; 및 상기 제2 데이터보다 허용 비트의 개수가 많은 상기 제1 데이터에 따라 상기 메모리 셀의 검증 동작의 패스 또는 페일 여부를 판단하는 패스/페일 판단 회로를 포함한다.

본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 호스트의 요청에 따라 상기 메모리 장치의 프로그램 동작을 제어하도록 커맨드를 출력하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 커맨드에 응답하여 상기 프로그램 동작을 수행하되, 제1 센싱 전류 또는 서브 검증 전압에 따른 제1 데이터를 제1 래치에 저장하고, 상기 제1 센싱 전류보다 높은 제2 센싱 전류 또는 상기 서브 검증 전압보다 높은 메인 검증 전압에 따른 제2 데이터를 제2 래치에 저장하고, 제2 데이터보다 허용 비트의 개수가 많은 상기 제1 래치에 저장된 데이터에 따라 검증 동작의 패스 또는 페일 여부를 판단한다.

본 기술에 따르면, 메모리 장치는 프로그램 동작의 패스(pass) 및 페일(fail)을 판단하는 동작을 메인 검증 전압보다 낮은 서브 검증 전압을 사용하는 검증 동작 시 수행함으로써 프로그램 패스 시점을 빠르게 판단할 수 있다. 이에 따라, 프로그램 동작 시간이 단축될 수 있다.

도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.
도 4는 도 2의 제어 로직을 구체적으로 설명하기 위한 도면이다.
도 5는 도 2의 페이지 버퍼를 구체적으로 설명하기 위한 도면이다.
도 6은 도 2의 패스/페일 판단 회로를 구체적으로 설명하기 위한 도면이다.
도 7은 메모리 장치에 포함되는 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 일 실시예에 따른 센싱 전류의 조절 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 센싱 시점을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 동작 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 센싱 시점을 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 임시로 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.

호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (Non-Volatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.

메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다.

메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)는 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 생성하고 버퍼 메모리(1300)에 저장할 수 있다.

버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리 또는 캐시 메모리로 사용될 수 있으며, 상술한 정보 외에도 메모리 시스템(1000) 내에서 사용되는 시스템 데이터를 저장할 수 있다. 실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.

도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있고, 도 2에는 비휘발성 메모리 장치가 실시예로써 도시되어 있다.

메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation), 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 2의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.

메모리 셀 어레이(100)는 다수의 메모리 블록들(미도시)을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조의 메모리 블록들이 주로 사용되고 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.

주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 패스/페일 판단 회로(PASS/FAIL DETECT CIRCUIT; 260)를 포함할 수 있다.

전압 생성 회로(210)는 제어 로직(300)에서 출력되는 동작 제어 신호(OP_C)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 메인 검증 전압, 서브 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.

본 실시 예에서, 프로그램 전압은 프로그램 동작 시 선택된 메모리 셀들의 문턱전압을 높이기 위해 선택된 워드 라인에 인가되는 전압이다. 메인 검증 전압은 프로그램 검증 동작 시 문턱전압이 목표전압에 도달한 셀과 도달하지 못한 셀을 구분하기 위해 선택된 워드 라인에 인가되는 전압이다. 서브 검증 전압은 프로그램 검증 동작 시 선택된 메모리 셀들의 검증 패스(pass) 또는 페일(fail) 여부를 판단하기 위해 선택된 워드 라인에 인가되는 전압이다. 서브 검증 전압은 메인 검증 전압보다 낮게 설정될 수 있다.

로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.

페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI; I는 양의 정수)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 페이지 버퍼들(PB1~PBI)은 프로그램 검증 동작 시 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)하여 리드된 데이터를 임시로 저장할 수 있다. 페이지 버퍼들(PB1~PBI)은 다수의 래치들을 포함할 수 있으며, 서로 다른 검증 동작 시 서로 다른 래치들에 리드된 데이터를 임시로 저장할 수 있다.

컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.

입출력 회로(250)는 입출력 라인들(input/output lines; IO)를 통해 메모리 컨트롤러(도 2의 1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신받을 수 있고, 리드된 데이터를 입출력 라인(IO)을 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.

패스/페일 판단 회로(260)는 리드 동작(read operation) 또는 프로그램 검증 동작(program verify operation) 시, 페이지 데이터(VPB)와 허용 비트(VRY_BIT<#>)에 따라 각각 생성되는 전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 패스/페일 판단 회로(260)는 검증 동작 시, 최종 센싱 전류 또는 최종 검증 전압에 의해 센싱된 데이터를 토대로 검증 동작의 패스 또는 페일 여부를 판단하지 않고, 최종 센싱 전류 또는 최종 검증 전압보다 낮은 센싱 전류 또는 검증 전압에 의해 센싱된 데이터를 토대로 검증 동작의 패스 또는 페일 여부를 판단할 수 있다. 예를 들면, 패스/페일 판단 회로(260)는 페이지 버퍼에서 최종 센싱 전류 또는 최종 검증 전압에 의해 데이터가 센싱되는 동안, 이전에 센싱된 데이터를 전송받아 검증 동작의 패스 또는 페일 여부를 판단할 수 있다. 이로 인해, 본 실시예에서는 패스/페일 판단 회로(260)의 회로 변경 없이 프로그램 동작을 빠르게 패스시킬 수 있다.

제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(200)을 제어할 수 있다. 예를 들면, 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 제어 신호(OP_C), 페이지 버퍼 제어 신호들(PBSIGNALS), 허용 비트(VRY_BIT<#>), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 프로그램 검증 동작 시, 제어 로직(300)은 메인 검증 전압보다 낮은 적어도 하나 이상의 서브 검증 전압을 사용하여 검증 패스 또는 검증 페일 여부를 판단할 수 있다. 프로그램 검증 동작이 패스로 판단되면, 제어 로직(300)은 다음 프로그램 전압을 선택된 워드 라인에 인가하지 않고 프로그램 동작이 종료되도록 주변 회로들(200)을 제어할 수 있다. 프로그램 검증 동작이 페일로 판단되면, 제어 로직(300)은 메인 검증 전압을 사용하여 문턱전압이 목표전압에 도달한 셀들과 도달하지 못한 셀들을 구분하고, 이에 따라 비트 라인들의 전압이 조절되도록 주변 회로들(200)을 제어할 수 있다.

도 3은 도 2의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.

도 3을 참조하면, 전압 생성 회로(210)는 프로그램 동작 시 동작 제어 신호(OP_C)에 응답하여 동작 전압들(Vpgm, Vfs, Vfm)을 출력할 수 있다. 프로그램 동작 시 프로그램 전압(Vpgm), 서브 검증 전압(Vfs) 및 메인 검증 전압(Vfm)을 생성 및 출력하기 위하여, 프로그램 전압 코드 생성부(Vpgm Code Generator; 11), 서브 검증 전압 코드 생성부(Vfs Code Generator; 12), 메인 검증 전압 코드 생성부(Vfm Code Generator; 13), 프로그램 전압 생성부(Vpgm Generator; 14), 서브 검증 전압 생성부(Vfs Generator; 15), 메인 검증 전압 생성부(Vfm Generator; 16) 및 검증 전압 출력 회로(Vf Output Circuit; 17)를 포함할 수 있다.

프로그램 전압 코드 생성부(11), 서브 검증 전압 코드 생성부(12) 및 메인 검증 전압 코드 생성부(13)는 제어 로직(300)으로부터 출력된 동작 제어 신호(OP_C)에 응답하여 프로그램 전압 코드(PGM_C), 서브 검증 전압 코드(SF_C) 및 메인 검증 전압 코드(MF_C)를 출력할 수 있다. 예를 들면, 프로그램 전압 코드 생성부(11)는 동작 제어 신호(OP_C)에 응답하여 프로그램 전압 코드(PGM_C)를 출력할 수 있고, 서브 검증 전압 코드 생성부(12)는 동작 제어 신호(OP_C)에 응답하여 서브 검증 전압 코드(SF_C)를 출력할 수 있으며, 메인 검증 전압 코드 생성부(13)는 동작 제어 신호(OP_C)에 응답하여 메인 검증 전압 코드(SF_C)를 출력할 수 있다. 예를 들면, 프로그램 전압 코드 생성부(11), 서브 검증 전압 코드 생성부(12) 및 메인 검증 전압 코드 생성부(13) 각각은 다수의 전압 코드 테이블들을 포함할 수 있고, 동작 제어 신호(OP_C)에 따라 선택된 코드를 각각 출력할 수 있다.

프로그램 전압 생성부(14)는 프로그램 전압 코드(PGM_C)에 응답하여 프로그램 전압(Vpgm)을 생성하고 이를 출력할 수 있다. 서브 검증 전압 생성부(15)는 서브 검증 전압 코드(SF_C)에 응답하여 서브 검증 전압(Vfs)을 생성하고 이를 출력할 수 있다. 메인 검증 전압 생성부(16)는 메인 검증 전압 코드(MF_C)에 응답하여 메인 검증 전압(Vfm)을 생성하고 이를 출력할 수 있다.

검증 전압 출력 회로(17)는 서브 검증 전압(Vfs) 및 메인 검증 전압(Vfm)을 수신받고, 서브 검증 전압(Vfs) 또는 메인 검증 전압(Vfm)을 선택적으로 출력할 수 있다. 예를 들면, 검증 전압 출력 회로(17)는 프로그램 전압 생성부(14)에서 프로그램 전압(Vpgm)이 출력될 때에는 서브 검증 전압(Vfs) 및 메인 검증 전압(Vfm)을 출력하지 않는다. 검증 전압 출력 회로(17)는 프로그램 검증 동작이 시작되면 서브 검증 전압(Vfs)을 먼저 출력한 후 메인 검증 전압(Vfm)을 출력할 수 있다.

전압 생성 회로(210)는 도 3에 도시된 회로들(11~17) 외에도 다양한 전압들을 생성 및 출력하기 위한 회로들을 더 포함할 수 있다.

도 4는 도 2의 제어 로직을 구체적으로 설명하기 위한 도면이다.

도 4를 참조하면, 제어 로직(300)은 커맨드(CMD)에 응답하여 동작 제어 신호(OP_C) 및 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력할 수 있다. 이를 위해, 제어 로직(300)은 커맨드 판단부(CMD Detector; 310), 동작 제어 신호 생성부(Operation Control Signal Generator; 320) 및 페이지 버퍼 제어부(Page Buffer Controller; 330)를 포함할 수 있다.

커맨드 판단부(310)는 수신된 커맨드(CMD)가 프로그램, 리드 또는 소거 동작 커맨드인지를 판단하고, 각 커맨드에 대응되는 동작 신호(OP_SIG)를 출력할 수 있다. 예를 들면, 커맨드 판단부(310)는 커맨드(CMD)에 따라 센싱 전류를 이용하여 검증 동작을 수행할지 또는 서브 검증 전압을 사용하여 검증 동작을 수행할지는 결정하고, 결정에 따라 동작 신호(OP_SIG)를 출력할 수 있다.

동작 제어 신호 생성부(320)는 동작 신호(OP_SIG)에 응답하여 동작 제어 신호(OP_C)를 출력할 수 있다. 예를 들면, 동작 제어 신호 생성부(320)는 동작 신호(OP_CIG)가 프로그램 동작에 대한 신호이면 프로그램 동작에 필요한 전압들을 생성하기 위한 동작 제어 신호(OP_C)를 출력할 수 있다.

페이지 버퍼 제어부(330)는 동작 신호(OP_SIG)에 응답하여 페이지 버퍼들을 제어하기 위한 페이지 버퍼 제어 신호들(PBSIGNALS)을 출력할 수 있다. 이를 위해, 페이지 버퍼 제어부(330)는 스위치 신호 제어부(SW_SIG Controller; 31) 및 래치 신호 제어부(LAT_SIG Controller; 32)를 포함할 수 있다.

스위치 신호 제어부(31)는 페이지 버퍼들에 포함된 다수의 스위치들을 제어하기 위한 스위치 신호들(SW_SIG)을 출력할 수 있고, 래치 신호 제어부(32)는 페이지 버퍼들에 포함된 래치들의 데이터 전송을 제어하기 위한 래치 신호들(LAT_SIG)을 출력할 수 있다.

제어 로직(300)은 도 4에 도시된 회로들 외에도 어드레스를 출력하기 위한 회로 등 주변 회로들(200)을 제어하기 위한 다양한 회로들을 포함할 수 있다.

스위치 신호들(SW_SIG) 및 래치 신호들(LAT_SIG)에 의해 제어되는 페이지 버퍼의 실시예는 다음의 도 5에서 구체적으로 설명하도록 한다.

도 5는 도 2의 페이지 버퍼를 구체적으로 설명하기 위한 도면이다.

도 5를 참조하면, 페이지 버퍼들(PB1~PBI)은 서로 동일하게 구성될 수 있으므로, 이 중에서 제1 페이지 버퍼(PB1)를 예를 들어 설명하도록 한다.

제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)의 전압을 센싱하여 데이터를 임시로 저장할 수 있고, 임시로 저장된 데이터를 패스/페일 판단 회로(260)에 전송할 수 있다. 예를 들면, 제1 페이지 버퍼(PB1)는 전류 센싱 스위치(SWcs), 제1 내지 제a 스위치들(SW1~SWa; a는 양의 정수), 제1 내지 제a 래치 스위치들(LSW1~LSWa) 및 전류 센싱 체크 스위치(SWcsc)를 포함할 수 있으며, 데이터를 임시로 저장하기 위한 제1 내지 제a 래치들(LAT; L1~La)을 포함할 수 있다. 이 외에도, 제1 페이지 버퍼(PB1)는 제1 비트 라인(BL1)을 프리차지하기 위한 스위치, 래치들 간 데이터를 전송하기 위한 스위치 등 다수의 스위치들을 포함할 수 있다.

전류 센싱 스위치(SWcs)는 전류 센싱 스위치 신호(CS_SW_SIG)에 응답하여 제1 비트 라인(BL1)과 센싱 노드(SO)를 선택적으로 서로 연결 또는 차단할 수 있는 NMOS 트랜지스터로 구현될 수 있다. 양전압을 가지는 전류 센싱 스위치 신호(CS_SW_SIG)가 전류 센싱 스위치(SWcs)에 인가되면, 전류 센싱 스위치(SWcs)는 턴온될 수 있고, 이에 따라 제1 비트 라인(BL1)의 전압 또는 전류가 센싱 노드(SO)에 전달되거나, 센싱 노드(SO)의 전압이 제1 비트 라인(BL1)으로 전달될 수 있다. 리드 또는 검증 동작 시, 전류 센싱 스위치(SWcs)는 전류 센싱 스위치 신호(CS_SW_SIG)의 레벨에 따라 턴온 레벨이 조절될 수 있으므로, 센싱 전류는 전류 센싱 스위치 신호(CS_SW_SIG)의 레벨에 따라 조절될 수 있다.

제1 내지 제a 래치들(L1~La)은 센싱 노드(SO)와 공통 센싱 노드(CSO) 사이에서 병렬로 연결될 수 있고, 제1 내지 제a 스위치들(SW1~SWa)은 센싱 노드(SO)와 제1 내지 제a 래치들(L1~La) 사이에 연결될 수 있으며, 제1 내지 제a 래치 스위치들(LSW1~LSWa)은 제1 내지 제a 래치들(L1~La)과 공통 센싱 노드(CSO) 사이에 연결될 수 있다.

제1 내지 제a 스위치들(SW1~SWa)은 제1 내지 제a 스위치 신호들(1SW_SIG~aSW_SIG)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터들로 구현될 수 있다.

제1 내지 제a 래치 스위치들(LSW1~LSWa)은 제1 내지 제a 래치 신호들(1LAT_SIG~aLAT_SIG)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 NMOS 트랜지스터들로 구현될 수 있다.

프로그램 검증 동작에 사용되는 검증 전압에 따라, 제1 내지 제a 스위치 신호들(1SW_SIG~aSW_SIG)은 선택적으로 하이(high)가 될 수 있고, 하이(high)인 스위치 신호에 응답하여 선택된 래치에 데이터가 임시로 저장될 수 있다.

전류 센싱 체크 스위치(SWcsc)는 전류 센싱 체크 스위치 신호(CSC_SW_SIG)에 응답하여 공통 센싱 노드(CSO)와 패스/페일 판단 회로(260)를 서로 연결 또는 차단할 수 있는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 전류 센싱 체크 스위치(SWcsc)가 턴온되면, 선택된 래치에 저장된 데이터는 페이지 데이터(VPB)로서 패스/페일 판단 회로(260)에 전송될 수 있다.

도 5의 전류 센싱 스위치 신호(CS_SW_SIG), 제1 내지 제a 스위치 신호들(1SW_SIG~aSW_SIG) 및 전류 센싱 체크 스위치 신호(CSC_SW_SIG)는 도 4의 스위치 신호들(SW_SIG)에 포함될 수 있고, 도 5의 제1 내지 제a 래치 신호들(1LAT_SIG~aLAT_SIG)은 도 4의 래치 신호들(LAT_SIG)에 포함될 수 있다.

도 6은 도 2의 패스/페일 판단 회로를 구체적으로 설명하기 위한 도면이다.

도 6을 참조하면, 패스/페일 판단 회로(260)는 허용 비트(VRY_BIT<#>)와 페이지 데이터(VPB)에 따라 각각 전류를 생성하고, 생성된 전류를 서로 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 이를 위해, 패스/페일 판단 회로(260)는 허용 전류 생성부(Allowable Current Generator; 61), 리드 전류 생성부(Read Current Generator; 62) 및 비교 회로(Comparison Circuit; 63)를 포함할 수 있다.

허용 전류 생성부(61)는 미리 설정된 허용 비트(VRY_BIT<#>)에 따라 허용 전류(I_all)를 생성할 수 있다. 허용 비트(VRY_BIT<#>)는 제어 로직(300)에 미리 설정되어 저장될 수 있으며, 메모리 장치(1100)에 따라 다르게 설정될 수 있다. 허용 비트(VRY_BIT<#>)는 ‘0’ 또는 ‘1’로 설정될 수 있으며, 허용 비트(VRY_BIT<#>)의 개수가 많아질수록 허용 전류(I_all)의 량도 많아질 수 있다. 따라서, 허용 비트(VRY_BIT<#>)의 개수를 변경하기 위해서는 허용 전류 생성부(61)에 포함되는 트랜지스터들의 수가 변경되어야 한다. 하지만, 본 실시예에서는 최종 센싱 전류 또는 최종 검증 전압보다 낮은 센싱 전류 또는 검증 전압을 사용하여 센싱된 데이터를 토대로 패스/페일 여부를 판단하므로, 허용 전류 생성부(61)에 포함되는 트랜지스터들를 증가시키지 않고도 프로그램 동작을 빠르게 패스시킬 수 있다.

리드 전류 생성부(62)는 페이지 데이터(VPB)에 따라 페이지 전류(I_pb)를 생성할 수 있다. 페이지 데이터(VPB)는 검증 동작 시 페이지 버퍼들(PB1~PBI)로부터 수신되는 데이터이며, 검증 동작에 사용되는 검증 전압 및 프로그램 루프(loop)에 따라 달라질 수 있다. 여기서 프로그램 루프는 선택된 워드 라인에 프로그램 전압 및 검증 전압이 모두 인가된 동작을 의미한다. 따라서, 선택된 페이지의 프로그램 동작이 진행되는 동안 다수의 프로그램 루프들이 수행될 수 있다. 페이지 데이터(VPB)는 최종 검증 전압 또는 최종 센싱 전류보다 낮은 검증 전압 또는 센싱 전류에 의해 센싱된 데이터일 수 있다. 따라서, 최종 검증 전압 또는 최종 센싱 전류를 사용한 센싱 동작이 수행될 때, 동시에 페이지 데이터(VPB)가 수신될 수 있다.

비교 회로(63)는 허용 전류(I_all)와 페이지 데이터(VPB) 각각에 의해 생성되는 전압들을 서로 비교하고, 비교 결과에 따라 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다. 예를 들면, 비교 회로(63)는 허용 전류(I_all)에 의해 생성된 전압이 페이지 데이터(VPB)에 의해 생성된 전압보다 높으면 패스 신호(PASS)를 출력할 수 있고, 낮으면 페일 신호(FAIL)를 출력할 수 있다. 패스 신호(PASS) 또는 페일 신호(FAIL)가 출력되는 조건은 비교 회로(63)에 따라 다를 수 있으므로, 허용 전류(I_all)에 의해 생성된 전압이 페이지 데이터(VPB)에 의해 생성된 전압보다 낮을 때 패스 신호(PASS)가 출력되도록 비교 회로(63)가 구성될 수도 있다.

도 7은 메모리 장치에 포함되는 메모리 블록을 구체적으로 설명하기 위한 도면이다.

도 7을 참조하면, 메모리 블록(BLKm)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKm)은 비트 라인들(BL1~BLI)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLI)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.

스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.

소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKm)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.

하나의 메모리 셀에 1 비트 데이터가 저장되는 방식을 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀(MC)에 2 이상의 비트 데이터가 저장되는 방식을 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page) 데이터를 저장할 수 있다.

하나의 물리 페이지(PPG)에 포함된 다수의 메모리 셀들은 동시에 프로그램 될 수 있다. 다시 말해 메모리 장치(1100)는 물리 페이지(PPG)의 단위로 프로그램 동작을 수행할 수 있다. 하나의 메모리 블록에 포함된 다수의 메모리 셀들은 동시에 소거될 수 있다. 다시 말해 메모리 장치(1100)는 메모리 블록(BLKm)의 단위로 소거 동작을 수행할 수 있다. 이때 메모리 블록(BLKm)을 소거 단위 블록(erase unit block)이라고 부를 수 있다. 예를 들면, 하나의 메모리 블록(BLKm)에 저장된 데이터의 일부를 업데이트 하기 위해서는 해당 메모리 블록(BLKm)에 저장된 데이터 전체를 리드 하여 그 중 업데이트가 필요한 데이터를 변경한 후 다시 전체 데이터를 다른 메모리 블록(BLKm)에 프로그램 할 수 있다. 왜냐하면 메모리 장치(1100)의 동작에서 메모리 블록(BLKm)이 소거 동작의 단위일 경우, 메모리 블록(BLKm)에 저장된 데이터의 일부만 소거한 뒤 다시 새로운 데이터로 프로그램할 수 없기 때문이다.

프로그램 동작은 페이지 단위로 수행될 수 있다. 예를 들면, 프로그램 동작은 선택된 페이지의 워드 라인에 프로그램 전압이 인가되는 단계와, 선택된 페이지에 포함된 메모리 셀들의 문턱전압을 센싱하는 검증 단계를 포함할 수 있다. 프로그램 전압이 인가되는 동작과, 상기 프로그램 전압이 인가된 메모리 셀들의 문턱전압을 검증하는 동작이 하나의 프로그램 루프(loop)를 이룰 수 있다. 프로그램 전압이 단계적으로 높아지는 ISPP(Incremental Step Pulse Program) 방식에서는 프로그램 전압이 높아질 때마다 프로그램 루프의 횟수도 증가한다.

본 실시예에서는 하나의 프로그램 루프에 적어도 두 개의 검증 전압들을 사용한 검증 동작이 순차적으로 수행될 수 있다. 예를 들면, 검증 동작은 서브 검증 전압을 사용하여 검증 동작의 패스 또는 페일을 판단하는 서브 검증 동작과, 서브 검증 전압보다 높은 메인 검증 전압을 사용하여 비트 라인들에 인가되는 전압을 결정하는 메인 검증 동작을 포함할 수 있다.

도 8은 본 발명의 일 실시예에 따른 동작 방법을 설명하기 위한 순서도이다.

도 8을 참조하면, 프로그램 동작이 시작되면(start) 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가되는 프로그램 전압 인가 동작(PGM)이 수행될 수 있다(S81). 첫 번째 프로그램 전압(Vpgm)은 시작 프로그램 전압일 수 있다. 프로그램 전압 인가 동작(PGM)을 보다 구체적으로 설명하면, 선택된 비트 라인들과 비선택된 비트 라인들에 프로그램 허용 전압 및 프로그램 금지 전압이 각각 인가되고, 선택된 워드 라인에 프로그램 전압이 인가될 수 있다. 선택된 비트 라인들은 프로그램 대상 셀들에 연결된 비트 라인들이고, 비선택된 비트 라인들은 프로그램 비대상 셀들에 연결된 비트 라인들이다. 프로그램 대상 셀들은 프로그램 동작이 진행되면서 문턱 전압이 목표 전압까지 높아지면 프로그램 비대상 셀들로 바뀌게 된다. 프로그램 허용 전압은 0V일 수 있고, 프로그램 금지 전압은 전원 전압일 수 있다.

선택된 워드 라인에 프로그램 전압(Vpgm)이 일정시간 동안 인가된 후, 선택된 메모리 셀들에 대한 검증(Verify) 동작이 수행될 수 있다(S82, S83). 검증 동작(S82, S83)은 하나의 검증 전압, 예를 들면 메인 검증 전압(Vfm)을 사용하여 수행될 수 있다. 이때, 메인 검증 전압(Vfm)을 선택된 워드 라인에 한 번 인가하여 검증 동작이 수행되지만, 센싱 동작은 센싱 전류를 가변하여 다수 회(S82, S83) 수행될 수 있다. 예를 들면, ‘S82’ 단계에서는 메인 검증 전압(Vfm)을 사용한 검증 동작에 대한 결과를 제1 센싱 전류(SC1)를 사용하여 센싱 할 수 있다. 제1 센싱 전류(SC1)는 최종 전류인 제2 센싱 전류(SC2)보다 낮게 설정될 수 있다. 제1 센싱 전류(SC1)를 사용한 검증 동작의 결과 데이터는 페이지 버퍼의 제1 래치(도 5의 L1)에 임시로 저장될 수 있다.

제1 센싱 전류(SC1)를 사용한 검증 동작이 종료되면, 메인 검증 전압(Vfm)을 사용한 검증 동작에 대한 결과를 제2 센싱 전류(SC2)를 사용하여 센싱 할 수 있다(S83). 제2 센싱 전류(SC2)는 제1 센싱 전류(SC1)보다 높은 전류량을 가지도록 설정될 수 있다. 제2 센싱 전류(SC2)를 사용한 결과 데이터는 페이지 버퍼의 제2 래치(도 5의 L2)에 임시로 저장될 수 있다.

이어서, 제1 센싱 전류(SC1)를 사용한 센싱 결과를 체크(Check)할 수 있다(S84). 예를 들면, 제1 래치 스위치(LSW1) 및 전류 센싱 체크 스위치(SWcsc)가 턴온되면, 제1 래치(L1)에 저장된 데이터는 패스/페일 판단 회로(260)에 페이지 데이터(VPB)로써 전달될 수 있고, 패스/페일 판단 회로(260)는 전달받은 데이터에 따라 검증 동작의 패스 또는 페일을 판단할 수 있다. 예를 들면, 체크 결과(S84)가 패스(PASS)이면 선택된 페이지의 프로그램 동작은 종료(end)될 수 있지만, 체크 결과(S84)가 페일(FAIL)이면 다음 프로그램 루프(loop)를 수행하기 위하여 비트 라인 셋업 동작이 수행될 수 있다(S85). 동작 시간을 단축하기 위하여, ‘S83’ 단계와 ‘S84’ 단계는 동시에 수행될 수 있다.

비트 라인 셋업 동작(S85)에서는, ‘S83’ 단계와 ‘S84’ 단계에서 페이지 버퍼들의 래치들에 임시로 저장된 데이터에 따라 비트 라인들의 전압이 셋업될 수 있다. 예를 들면, ‘S82’ 단계에서 소거 셀로 판단된 메모리 셀들에 연결된 비트 라인들에는 프로그램 허용 전압이 인가될 수 있다. ‘S82’ 단계에서는 프로그램 셀로 판단되었으나 ‘S83’ 단계에서는 소거 셀로 판단된 메모리 셀들에 연결된 비트 라인들에는 비트 라인 기준 전압이 인가될 수 있다. ‘S83’ 단계에서 프로그램된 셀로 판단된 메모리 셀들에 연결된 비트 라인들에는 프로그램 금지 전압이 인가될 수 있다. 프로그램 허용 전압은 0V 또는 접지 전압일 수 있고, 프로그램 금지 전압은 메모리 셀들의 문턱전압이 높아지지 않도록 프로그램 허용 전압보다 높은 양전압일 수 있으며, 비트 라인 기준 전압은 메모리 셀들의 문턱전압이 느리게 높아지도록 프로그램 허용 전압과 프로그램 금지 전압 사이의 양전압일 수 있다.

비트 라인들의 전압이 셋업 된 후, 프로그램 전압(Vpgm)은 스텝 전압만큼 상승될 수 있고(Increase Vpgm; S86), 제1 센싱 전류(SC1)를 사용한 체크 동작(S84)이 패스(PASS)로 판단될 때까지 ‘S81’ 내지 ‘S86’ 단계들이 반복될 수 있다.

여기서, 하나의 메인 검증 전압을 사용한 검증 동작 시 서로 다른 센싱 전류를 사용하면 페이지 버퍼에서 셀 전류 량을 서로 다르게 인식할 수 있다. 도 8에서는 목표 전류인 제2 센싱 전류(SC2)보다 낮은 제1 센싱 전류(SC1)를 사용하여 검증 동작을 수행하고, 그 결과에 따라 센싱 체크 동작(S84)을 수행하므로 제2 센싱 전류(SC2)의 결과에 따라 센싱 체크 동작을 수행할 때보다 빠르게 센싱 체크 동작(S84)을 수행할 수 있다. 따라서, 프로그램 동작을 빠르게 종료시킬 수 있으므로, 프로그램 동작 시간이 단축될 수 있다. 또한, 시작 프로그램 전압이나 허용 비트의 수를 변경하지 않더라도 검증 동작의 결과를 빠르게 패스로 판단할 수 있다.

도 8에서는 제1 및 제2 센싱 전류를 사용하는 실시예가 도시되어 있으나, 세 개 이상의 서로 다른 센싱 전류들을 사용할 수도 있다.

상술한 제1 및 제2 센싱 전류를 조절하는 구체적인 방법을 설명하면 다음과 같다.

도 9는 본 발명의 일 실시예에 따른 센싱 전류의 조절 방법을 설명하기 위한 도면이다.

도 9를 참조하면, 셀 전류(Cell Current)는 비트 라인들의 전류를 통해 측정될 수 있다. 비트 라인들의 전류는 페이지 버퍼들의 스위치의 턴온 레벨을 조절하여 가변시킬 수 있다. 예를 들어 도 5의 전류 센싱 스위치(SWcs)는 제1 비트 라인(BL1)과 센싱 노드(SO) 사이에 연결되고, 전류 센싱 스위치 신호(CS_SW_SIG)의 레벨에 따라 제1 비트 라인(BL1)의 전류를 제1 센싱 전류(SC1) 또는 제2 센싱 전류(SC2)로 구분하여 센싱할 수 있다. 전류 센싱 스위치 신호(CS_SW_SIG)를 레벨이 서로 다른 두 개의 신호들로 구분할 경우, 상대적으로 레벨이 낮은 신호는 제1 전류 센싱 스위치 신호(1CS_SW_SIG)가 될 수 있고, 상대적으로 레벨이 높은 신호는 제2 전류 센싱 스위치 신호(2CS_SW_SIG)가 될 수 있다. 제1 전류 센싱 스위치 신호(1CS_SW_SIG)를 사용할 경우 제1 센싱 전류(SC1)에 따라 메모리 셀들의 전류량이 판단될 수 있고, 제2 전류 센싱 스위치 신호(2CS_SW_SIG)를 사용할 경우 제1 센싱 전류(SC1)보다 높은 제2 센싱 전류(SC2)에 따라 메모리 셀들의 전류량이 판단될 수 있다. 즉, 센싱 전류를 낮춤으로써 메인 검증 전압(Vfm)의 레벨을 낮추는 효과를 얻을 수 있다. 또한, 제2 센싱 전류(SC2)보다 제1 센싱 전류(SC1)를 사용하여 센싱 동작을 일찍 수행할 수 있으므로, 검증 동작의 패스 또는 페일 여부를 빠르게 판단할 수 있다.

도 10은 본 발명의 일 실시예에 따른 센싱 시점을 설명하기 위한 도면이다.

도 10을 참조하면, 제2 센싱 전류(SC2)를 사용한 검증 결과보다 제1 센싱 전류(SC1)를 사용한 검증 동작에서 허용 비트의 수가 더 많이 발생한다. 예를 들면, 센싱 전류를 사용한 검증 동작 시, 센싱 전류보다 높은 문턱전압을 가지는 메모리 셀들의 개수가 허용 비트가 되는데, 메인 검증 전압(Vfm)에 해당되는 제2 센싱 전류(SC2)를 사용한 검증 동작보다 제1 센싱 전류(SC1)를 사용한 검증 동작에서 허용 비트의 수가 더 많이 검출된다. 따라서, 제1 센싱 전류(SC1)를 사용한 검증 동작의 결과 데이터를 사용하면 메인 검증 동작보다 허용 비트의 개수가 더 많은 검증 결과 값을 토대로 프로그램 동작의 패스/페일 여부가 판단되므로, 프로그램 동작이 빠르게 패스될 수 있다. 이에 따라, 프로그램 동작 시간이 단축될 수 있다.

도 11은 본 발명의 다른 실시예에 따른 동작 방법을 설명하기 위한 도면이다.

본 발명의 다른 실시예에서는, 상술한 일 실시예에서 센싱 전류를 가변하는 데에 한계가 있는 경우, 센싱 전류를 변경하는 대신 선택된 워드 라인에 인가하는 검증 전압의 레벨을 변경할 수 있다.

도 11을 참조하면, 프로그램 동작이 시작되면(start) 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하는 동작(PGM)이 수행될 수 있다(S111). 선택된 워드 라인에 처음으로 인가되는 프로그램 전압을 시작 프로그램 전압이라 한다. 시작 프로그램 전압은 메모리 장치(1100)에 따라 다르게 설정될 수 있다. 시작 프로그램 전압은 ISPP 방식의 프로그램 동작에서 사용되는 전압 중 가장 낮은 프로그램 전압일 수 있다.

선택된 워드 라인에 프로그램 전압(Vpgm)이 인가된 후, 서브 검증 전압(Vfs)을 사용한 서브 검증 동작(S112)이 수행될 수 있다. 서브 검증 전압(Vfs)은 메인 검증 전압(Vfm)보다 낮은 레벨로 설정될 수 있다. 서브 검증 동작(S112)의 결과 데이터는 페이지 버퍼의 제1 래치(도 5의 L1)에 임시로 저장될 수 있다.

이어서, 메인 검증 전압(Vfm)을 사용한 메인 검증 동작(S113, S114)이 수행될 수 있다. 메인 검증 동작(S113, S114)은 하나의 메인 검증 전압(Vfm)을 사용하여 수행될 수 있다. 이때, 메인 검증 전압(Vfm)은 선택된 워드 라인에 한 번 인가될 수 있고, 한 번 인가된 메인 검증 전압(Vfm)을 사용하여 다수의 센싱 전류들을 사용한 다수의 센싱 동작들이 수행될 수 있다. 예를 들면, ‘S113’ 단계에서는 메인 검증 전압(Vfm)을 사용한 검증 동작에 대한 결과를 제1 센싱 전류(SC1)를 사용하여 센싱 할 수 있다. 제1 센싱 전류(SC1)는 최종 전류인 제2 센싱 전류(SC2)보다 낮게 설정될 수 있다. 제1 센싱 전류(SC1)를 사용한 검증 동작의 결과 데이터는 페이지 버퍼의 제1 래치(도 5의 L1)에 임시로 저장될 수 있다.

제1 센싱 전류(SC1)를 사용한 검증 동작이 종료되면, 메인 검증 전압(Vfm)을 사용한 검증 동작에 대한 결과를 제2 센싱 전류(SC2)를 사용하여 센싱 할 수 있다(S114). 제2 센싱 전류(SC2)는 제1 센싱 전류(SC1)보다 높은 전류량을 가지도록 설정될 수 있다. 제2 센싱 전류(SC2)를 사용한 결과 데이터는 페이지 버퍼의 제2 래치(도 5의 L2)에 임시로 저장될 수 있다.

이어서, 제1 센싱 전류(SC1)를 사용한 센싱 결과를 체크(Check)할 수 있다(S115). 예를 들면, 제1 래치 스위치(LSW1) 및 전류 센싱 체크 스위치(SWcsc)가 턴온되면, 제1 래치(L1)에 저장된 데이터는 패스/페일 판단 회로(260)에 페이지 데이터(VPB)로써 전달될 수 있고, 패스/페일 판단 회로(260)는 전달받은 데이터에 따라 검증 동작의 패스 또는 페일을 판단할 수 있다. 예를 들면, 체크 결과(S115)가 패스(PASS)이면 선택된 페이지의 프로그램 동작은 종료(end)될 수 있지만, 체크 결과(S115)가 페일(FAIL)이면 다음 프로그램 루프(loop)를 수행하기 위하여 비트 라인 셋업 동작이 수행될 수 있다(S116). 동작 시간을 단축하기 위하여, ‘S113’, ‘S114’ 및 ‘S115’ 단계들은 동시에 수행될 수 있다. 예를 들면, ‘S112’ 단계에서 센싱된 데이터를 패스/페일 판단 회로(260)에 전송한 후, ‘S113’ 및 ‘S114’ 단계가 수행되는 동안 패스/페일 판단 회로(260)는 수신된 데이터를 토대로 검증 동작의 패스 또는 페일 여부를 판단할 수 있다.

비트 라인 셋업 동작(S116)에서는, ‘S113’ 단계와 ‘S114’ 단계에서 페이지 버퍼들의 래치들에 임시로 저장된 데이터에 따라 비트 라인들의 전압이 셋업될 수 있다. 예를 들면, ‘S113’ 단계에서 소거 셀로 판단된 메모리 셀들에 연결된 비트 라인들에는 프로그램 허용 전압이 인가될 수 있다. ‘S113’ 단계에서는 프로그램 셀로 판단되었으나 ‘S114’ 단계에서는 소거 셀로 판단된 메모리 셀들에 연결된 비트 라인들에는 비트 라인 기준 전압이 인가될 수 있다. ‘S114’ 단계에서 프로그램된 셀로 판단된 메모리 셀들에 연결된 비트 라인들에는 프로그램 금지 전압이 인가될 수 있다. 프로그램 허용 전압은 0V 또는 접지 전압일 수 있고, 프로그램 금지 전압은 메모리 셀들의 문턱전압이 높아지지 않도록 프로그램 허용 전압보다 높은 양전압일 수 있으며, 비트 라인 기준 전압은 메모리 셀들의 문턱전압이 느리게 높아지도록 프로그램 허용 전압과 프로그램 금지 전압 사이의 양전압일 수 있다.

비트 라인들의 전압이 셋업 된 후(S116), 프로그램 전압(Vpgm)은 스텝 전압만큼 상승될 수 있고(Increase Vpgm; S117), 서브 검증 전압(Vfs)을 사용한 체크 동작(S115)이 패스(PASS)될 때까지 ‘S111’ 내지 ‘S117’ 단계들이 반복될 수 있다.

도 11에서는 목표 전압인 메인 검증 전압(Vfm)보다 낮은 서브 검증 전압(Vfs)을 사용한 검증 결과를 토대로 센싱 체크 동작을 수행함으로써 센싱 전류를 낮출 수 있으며, 이로 인해 패스되는 시점을 빠르게 판단하여 프로그램 동작을 빠르게 종료시킬 수 있다. 따라서, 프로그램 동작 시간이 단축될 수 있다.

도 12는 본 발명의 다른 실시예에 따른 센싱 시점을 설명하기 위한 도면이다.

도 12를 참조하면, 메인 검증 전압(Vfm)보다 낮은 서브 검증 전압(Vfs)을 사용한 검증 동작의 결과에 따라 센싱 체크(Check) 동작이 수행될 수 있다. 이 경우, 전체적인 프로그램 동작의 패스 또는 페일 여부는 서브 검증 전압(Vfs)의 체크 결과에 따라 판단될 수 있으며, 프로그램 루프가 반복 수행되는 경우에는 메인 검증 전압(Vfm)을 사용한 센싱 결과에 따라 비트 라인들의 전압을 셋업할 수 있다. 즉, 메인 검증 전압(Vfm)에 따른 결과로부터 센싱 체크 동작을 수행하는 것 보다 검증 동작의 결과를 빠르게 얻을 수 있고, 이에 따라 불필요한 프로그램 전압이 선택된 워드 라인에 추가적으로 인가되는 단계가 생략될 수 있다. 또한, 데이터를 센싱하는 동안 검증 동작의 패스 또는 페일 여부를 판단할 수 있으므로, 동작 시간이 단축될 수 있다. 상술한 실시예에 개시된 서브 검증 전압(Vfs), 메인 검증 전압(Vfm) 및 센싱 전류의 개수는 상술한 실시예로 제한되지 않는다.

도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.

메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.

메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.

무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.

도 13을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.

호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.

호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.

도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 14를 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.

메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.

메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.

도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 15를 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.

메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 버퍼 메모리
2000: 호스트 100: 메모리 셀 어레이
200: 주변 회로들 210: 전압 생성 회로
220: 로우 디코더 230: 페이지 버퍼 그룹
240: 컬럼 디코더 250: 입출력 회로
260: 패스/페일 판단 회로 300: 제어 로직
11: 프로그램 전압 코드 생성부 12: 서브 검증 전압 코드 생성부
13: 메인 검증 전압 코드 생성부 14: 프로그램 전압 생성부
15: 서브 검증 전압 생성부 16: 메인 검증 전압 생성부
17: 검증 전압 출력 회로 310: 커맨드 판단부
320: 동작 제어 신호 생성부 330: 페이지 버퍼 제어부
31: 스위치 신호 제어부 32: 래치 신호 제어부
61: 허용 전류 생성부 62: 리드 전류 생성부
63: 비교 회로

Claims

데이터가 저장되는 메모리 셀;
동작 제어 신호에 따라 프로그램 전압 및 검증 전압들을 선택적으로 출력하는 전압 생성 회로;
제1 및 제2 래치들을 포함하며, 상기 검증 전압을 사용한 검증 동작 시 제1 센싱 전류에 따라 센싱된 제1 데이터를 상기 제1 래치들에 저장하고, 상기 제1 센싱 전류보다 높은 제2 센싱 전류에 따라 센싱된 제2 데이터를 상기 제2 래치들에 저장하는 페이지 버퍼; 및
상기 제2 데이터보다 허용 비트의 개수가 많은 상기 제1 데이터에 따라 상기 메모리 셀의 검증 동작의 패스 또는 페일 여부를 판단하는 패스/페일 판단 회로를 포함하고,
상기 제2 데이터의 허용 비트의 개수는,
상기 제2 센싱 전류보다 문턱전압이 높은 메모리 셀들의 개수이고,
상기 제1 데이터의 허용 비트의 개수는,
상기 제1 센싱 전류보다 문턱전압이 높은 메모리 셀들의 개수인, 메모리 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서, 상기 페이지 버퍼는,
상기 메모리 셀에 연결된 비트 라인의 전류를 선택적으로 차단하는 전류 센싱 스위치;
상기 전류 센싱 스위치에 연결된 센싱 노드;
상기 센싱 노드와 공통 센싱 노드 사이에서 병렬로 연결된 제1 및 제2 래치들; 및
상기 공통 센싱 노드와 상기 패스/페일 판단 회로 사이에 연결된 전류 센싱 체크 스위치를 포함하는 메모리 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 전류 센싱 스위치는,
제1 전류 센싱 신호에 응답하여 상기 제1 센싱 전류에 따라 상기 메모리 셀로부터 센싱된 상기 제1 데이터를 상기 센싱 노드로 전달하고,
제2 전류 센싱 신호에 응답하여 상기 제2 센싱 전류에 따라 상기 메모리 셀로부터 센싱된 상기 제2 데이터를 상기 센싱 노드로 전달하는 NMOS 트랜지스터를 포함하는 메모리 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 센싱 노드와 상기 제1 및 제2 래치들 사이에 연결되며, 상기 센싱 노드에 전송된 데이터를 상기 제1 또는 제2 래치들에 선택적으로 전송하는 스위치들을 더 포함하는 메모리 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제3항에 있어서,
상기 제1 및 제2 래치들과 상기 공통 센싱 노드 사이에 연결되며, 상기 제1 및 제2 래치들에 저장된 데이터를 상기 공통 센싱 노드에 선택적으로 전송하는 래치 스위치들을 더 포함하는 메모리 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
메모리 컨트롤러로부터 수신되는 커맨드에 응답하여 상기 페이지 버퍼 및 상기 패스/페일 판단 회로를 제어하는 제어 로직;을 더 포함하는 메모리 장치.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제6항에 있어서, 상기 제어 로직은,
상기 검증 동작이 페일되면 상기 제1 및 제2 래치들에 저장된 상기 제1 및 제2 데이터에 따라 상기 메모리 셀에 연결된 비트 라인에 인가되는 전압을 조절하는 메모리 장치.
삭제
데이터가 저장되는 메모리 셀;
상기 메모리 셀에 연결된 워드 라인;
상기 워드 라인에 인가되는 프로그램 전압, 제1 검증 전압, 상기 제1 검증 전압보다 높은 제2 검증 전압을 생성하는 전압 생성 회로;
비트 라인을 통해 상기 메모리 셀에 연결되며, 상기 제1 검증 전압을 사용한 서브 검증 동작 시 수신되는 제1 데이터를 제1 래치에 저장하고, 상기 제2 검증 전압을 사용한 메인 검증 동작 시 수신되는 제2 데이터를 제2 래치에 저장하는 페이지 버퍼; 및
상기 제2 데이터보다 허용 비트의 개수가 많은 상기 제1 데이터에 따라 상기 메모리 셀의 검증 동작의 패스 또는 페일 여부를 판단하는 패스/페일 판단 회로를 포함하는 메모리 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서, 상기 전압 생성 회로는,
상기 프로그램 전압을 생성하는 프로그램 전압 생성부;
상기 제1 검증 전압을 생성하는 제1 검증 전압 생성부;
상기 제2 검증 전압을 생성하는 제2 검증 전압 생성부; 및
상기 제1 또는 제2 검증 전압을 선택적으로 출력하는 검증 전압 출력 회로를 포함하는 메모리 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 메모리 셀의 검증 동작이 페일되면,
상기 페이지 버퍼는 상기 제2 데이터에 따라 상기 비트 라인의 전압을 셋업하는 메모리 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제9항에 있어서,
상기 서브 검증 동작이 패스되면 상기 메모리 셀의 프로그램 동작을 종료시키고,
상기 서브 검증 동작이 페일되면 상기 메모리 셀의 프로그램 동작을 계속 수행시키는 제어 로직을 더 포함하는 메모리 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서, 상기 제어 로직은,
커맨드에 응답하여 동작 신호를 출력하는 커맨드 판단부;
상기 동작 신호에 응답하여 상기 전압 생성 회로를 제어하기 위한 동작 제어 신호를 출력하는 동작 제어 신호 생성부; 및
상기 동작 신호에 응답하여 상기 페이지 버퍼를 제어하기 위한 스위치 신호들 및 래치 신호들을 출력하는 페이지 버퍼 제어부를 포함하는 메모리 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서, 상기 페이지 버퍼 제어부는,
상기 동작 신호에 응답하여 상기 스위치 신호들을 출력하는 스위치 신호 제어부; 및
상기 동작 신호에 응답하여 상기 래치 신호들을 출력하는 래치 신호 제어부를 포함하는 메모리 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서, 상기 스위치 신호 제어부는,
상기 서브 검증 동작의 제1 결과 데이터가 상기 제1 래치에 저장되도록 하고, 상기 메인 검증 동작의 제2 결과 데이터가 상기 제2 래치에 저장되도록 상기 스위치 신호들을 제어하는 메모리 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서, 상기 래치 신호 제어부는,
상기 제1 또는 제2 래치에 저장된 데이터가 상기 패스/페일 판단 회로에 전달되도록 상기 래치 신호들을 제어하는 메모리 장치.
데이터가 저장되는 메모리 장치; 및
호스트의 요청에 따라 상기 메모리 장치의 프로그램 동작을 제어하도록 커맨드를 출력하는 메모리 컨트롤러를 포함하고,
상기 메모리 장치는,
상기 커맨드에 응답하여 상기 프로그램 동작을 수행하되,
제1 센싱 전류 또는 서브 검증 전압에 따른 제1 데이터를 제1 래치에 저장하고, 상기 제1 센싱 전류보다 높은 제2 센싱 전류 또는 상기 서브 검증 전압보다 높은 메인 검증 전압에 따른 제2 데이터를 제2 래치에 저장하고,
제2 데이터보다 허용 비트의 개수가 많은 상기 제1 래치에 저장된 데이터에 따라 검증 동작의 패스 또는 페일 여부를 판단하는 메모리 시스템.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 메모리 장치는,
상기 데이터가 저장되는 메모리 셀들;
비트 라인들을 통해 상기 메모리 셀들에 연결되고, 상기 제1 및 제2 래치들을 각각 포함하는 페이지 버퍼들;
상기 제2 데이터가 상기 제2 래치에 저장되는 동안, 상기 제1 래치에 저장된 데이터에 따라 상기 프로그램 동작의 패스 또는 페일 여부를 판단하는 패스/페일 판단 회로; 및
상기 커맨드에 응답하여 상기 제1 센싱 전류 또는 상기 서브 검증 전압을 이용할지 여부를 결정하고 상기 페이지 버퍼들 및 상기 패스/페일 판단 회로를 제어하는 제어 로직을 포함하는 메모리 시스템.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제18항에 있어서, 상기 제어 로직은,
상기 커맨드에 응답하여 상기 제1 센싱 전류 또는 상기 서브 검증 전압을 이용할지를 결정하여 동작 신호를 출력하는 커맨드 판단부;
상기 동작 신호에 응답하여 상기 서브 검증 전압을 이용하기 위해 전압 생성 회로를 제어하는 동작 제어 신호 생성부; 및
상기 동작 신호에 응답하여 상기 제1 센싱 전류를 이용하기 위해 상기 페이지 버퍼를 제어하는 페이지 버퍼 제어부를 포함하는 메모리 시스템.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 검증 동작이 패스되면 상기 프로그램 동작을 종료시키고,
상기 검증 동작이 페일되면 상기 제1 및 제2 래치들에 저장된 데이터에 따라 다음 프로그램 루프를 위한 비트 라인 전압을 설정하는 메모리 시스템.