KR102424372B1 - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치 및 그것의 동작 방법에 관한 것으로, 메모리 장치는 복수의 메모리 블록들; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작 및 문턱 전압 분포 스캔 동작을 수행하기 위한 주변 회로들; 및 상기 주변 회로들을 제어하며, 상기 문턱 전압 분포 스캔 동작 결과에 따라 상기 선택된 메모리 블록을 상기 정상 메모리 블록 또는 취약 메모리 블록으로 판단하고 판단 결과를 출력하는 제어 로직을 포함한다.

Description

메모리 장치 및 그것의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것으로, 더욱 상세하게는 취약 메모리 블록을 효율적으로 관리할 수 있는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 장치에 포함된 선택 트랜지스터들의 문턱 전압 분포를 모니터링하여 취약 메모리 블록을 판단할 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 블록들; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작 및 문턱 전압 분포 스캔 동작을 수행하기 위한 주변 회로들; 및 상기 주변 회로들을 제어하며, 상기 문턱 전압 분포 스캔 동작 결과에 따라 상기 선택된 메모리 블록을 상기 정상 메모리 블록 또는 취약 메모리 블록으로 판단하고 판단 결과를 출력하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 블록들; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작 및 상기 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들의 문턱 전압 분포 스캔 동작을 순차적으로 수행하기 위한 주변 회로들; 및 상기 주변 회로들을 제어하며, 상기 문턱 전압 분포 스캔 동작 결과에 따라 상기 선택된 메모리 블록을 상기 정상 메모리 블록 또는 취약 메모리 블록으로 판단하는 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하는 단계; 상기 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들의 문턱 전압 분포를 모니터링하는 단계; 및 모니터링 결과에 따라 상기 선택된 메모리 블록을 취약 메모리 블록 또는 정상 메모리 블록으로 분류하는 단계를 포함한다.
본 기술에 따르면, 메모리 장치에 포함된 선택 트랜지스터들의 문턱 전압 분포를 모니터링하여 취약 메모리 블록을 판단함으로써, 취약 메모리 블록에 의한 에러 발생을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 셀렉트 트랜지스터의 문턱 전압 분포를 나타내는 도면이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus),MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터 입력되는 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)하거나, 프로그램된 데이터를 소거할 수 있다. 예를 들어, 메모리 컨트롤러(1200)는 호스트(2000)로부터 프로그램 커맨드, 리드 커맨드 또는 소거 커맨드가 입력될 경우, 각 커맨드에 대응하는 내부 커맨드를 생성하여 메모리 장치(1100)로 출력한다. 메모리 장치(1100)는 내부 커맨드에 응답하여 프로그램, 리드 또는 소거 동작을 수행할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 소거 커맨드가 입력될 경우, 소거 커맨드에 따라 메모리 장치(1100)의 선택된 메모리 블록에 포함된 메모리 셀들을 소거시킨 후, 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들의 문턱 전압 분포를 모니터링하도록 메모리 장치(1100)를 제어할 수 있다. 메모리 컨트롤러(1200)는 셀렉트 트랜지스터들의 문턱 전압 분포를 모니터링한 결과에 따라 메모리 블록을 정상 메모리 블록 또는 취약 메모리 블록으로 판단하여 관리하기 위한 취약 메모리 블록 관리부(1210)를 포함하도록 구성될 수 있다. 예를 들면, 셀렉트 트랜지스터들의 문턱 전압 분포가 정상 구간을 벗어난 블록이 취약 메모리 블록으로 판단될 수 있다. 취약 메모리 블록으로 판단된 메모리 블록은 배드 블록으로 처리될 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램, 리드 또는 소거 동작을 수행할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
본 발명의 실시 예에서는 취약 메모리 블록 관리부(1210)가 메모리 컨트롤러(1200)에 포함되는 것으로 도시 및 설명하였으나, 취약 메모리 블록 관리부(1210)는 메모리 장치(1100)에 포함되도록 구성될 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 또한 주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 소거 동작 후 선택된 메모리 블록(110)에 포함된 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포를 모니터링하고, 모니터링 결과를 메모리 컨트롤러(도 1의 1200)로 출력할 수 있다.
예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffergroup; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드, 소거 동작 및 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포를 모니터링하기 위한 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 리드 전압, 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 프로그램 동작 시 데이터 라인들(DL)을 통해 수신된 데이터를 임시 저장한 후 임시 저장된 데이터에 따라 비트 라인들(BL1~BLn)의 전압 레벨을 제어하거나, 리드 또는 검증 동작 시 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다. 또한 페이지 버퍼들(PB1~PBn; 231)은 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포를 모니터링하는 동작 시 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 내부 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고 소스 노드(source node)의 전압을 제어할 수 있다. 예시적으로 소스 라인 드라이버(270)는 리드(read) 또는 검증(verify) 동작 시 메모리 셀의 소스 노드를 접지 노드와 전기적으로 연결시킬 수 있다. 또한 소스 라인 드라이버(270)는 프로그램 동작 시 메모리 셀의 소스 노드에 접지 전압을 인가할 수 있다. 소스 라인 드라이버(270)는 소거 동작 시 메모리 셀의 소스 노드에 소거 전압을 인가시킬 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 노드의 전압을 제어할 수 있다.
제어 로직(300)은 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
또한 제어 로직(300)은 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포를 모니터링하기 위한 동작 결과, 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포가 정상 범위를 벗어날 경우 셀렉트 트랜지스터들 및 파이프 트랜지스터를 소거시킨 후 재프로그램되도록 주변 회로들(200)을 제어할 수 있다. 또한 셀렉트 트랜지스터들 및 파이프 트랜지스터를 재프로그램시킨 후 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포를 다시 모니터링하도록 주변 회로들(200)을 제어할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
상술한 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)는 일정 문턱 전압을 갖도록 프로그램되며, 프로그램 동작, 리드 동작, 및 소거 동작 등과 같은 제반 동작 시 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)을 통해 인가되는 동작 전압에 의해 턴온 또는 턴오프될 수 있다. 이로 인하여 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압이 불균일하게 낮아지거나 높아지게 되면 턴온 또는 턴오프 동작의 오류가 발생할 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(110) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 동일한 소스 셀렉트 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 셀렉트 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 셀렉트 트랜지스터들(DST)은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 셀렉트 트랜지스터들(DST)은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 5에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 포함되도록 구성된 것을 제외하면 도 5의 메모리 블록(110)은 도 4의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 4 및 도 5에 따른 적어도 하나의 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)는 일정 문턱 전압을 갖도록 프로그램되며, 프로그램 동작, 리드 동작, 및 소거 동작 등과 같은 제반 동작 시 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)을 통해 인가되는 동작 전압에 의해 턴온 또는 턴오프될 수 있다. 이로 인하여 적어도 하나의 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)의 문턱 전압이 불균일하게 낮아지거나 높아지게 되면 턴온 또는 턴오프 동작의 오류가 발생할 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(110)은 도 4의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 셀렉트 트랜지스터의 문턱 전압 분포를 나타내는 도면이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트(2000)로부터 소거 동작을 요청하는 소거 커맨드와 어드레스가 입력되면(S610), 메모리 컨트롤러(1200)는 소거 커맨드에 대응하는 내부 커맨드(CMD)를 생성하여 내부 커맨드(CMD)와 어드레스(ADD)를 메모리 장치(1100)로 출력한다.
메모리 장치(1100)는 어드레스(ADD)에 응답하여 다수의 메모리 블록들(MB1~MBk; 110) 중 적어도 하나의 메모리 블록(예를 들어 MB1)을 선택한다. 또한 메모리 장치(1100)는 내부 커맨드(CMD)에 응답하여 선택된 메모리 블록(예를 들어 MB1)에 대한 소거 동작을 수행한다(S620). 선택된 메모리 블록(예를 들어 MB1)에 포함된 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST), 파이프 트랜지스터(PT)는 일정 문턱 전압 값을 갖도록 프로그램된 상태인 것이 바람직하다.
소거 동작을 간략히 설명하면 다음과 같다.
제어 로직(300)은 내부 커맨드(CMD)에 응답하여 소스 라인 제어 신호(CTRL_SL)를 생성하고, 소스라인 드라이버(270)는 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 라인(SL)에 소거 전압을 공급한다. 로우 디코더(220)는 선택된 메모리 블록(예를 들어 MB1)의 로컬 라인들(LL) 중 소스 셀렉트 라인들(SSL1, SSL2) 및 드레인 셀렉트 라인들(DSL1, DSL2)에는 선택 라인 전압(예를 들어 접지 전압)을 인가하고, 다수의 워드라인들(WL1 내지 WLn)은 플로팅 상태로 제어한다. 이때 파이프 라인(PL)에는 패스 전압이 인가되어 파이프 트랜지스터(PT)는 턴온 상태가 될 수 있다. 소스 셀렉트 트랜지스터(SST)의 하부 채널에는 소스 라인(SL)에 인가된 소거 전압에 의하여 GIDL(Gate Induced Drain Leakage) 전류가 발생하고, GIDL 전류에 생성된 핫홀들이 복수의 셀 스트링들(ST11 내지 ST1m, ST21 내지 ST2m)의 채널층으로 공급된다. 이 후, 로우 디코더(220)는 선택된 메모리 블록(예를 들어 MB1)의 다수의 워드라인들(WL1 내지 WLn)을 전위 레벨을 접지 전압 레벨로 디스차지하게 되면, 워드라인들(WL1 내지 WLn)과 셀 스트링들(ST11 내지 ST1m, ST21 내지 ST2m)의 채널 사이의 전압 차가 충분히 크게 증가하여 선택된 메모리 블록(MB1)에 포함된 메모리 셀들(MC1 내지 MCn)의 전하 저장층에 트랩된 전자들이 채널로 방출되어 문턱 전압이 감소하게 되어 소거된다.
상술한 소거 동작은 플래시 메모리 소자의 다양한 소거 방식 중 일 예에 해당하는 것으로 본원 발명의 실시 예는 이에 한정되지 않고, 플래시 메모리 소자의 다양한 소거 방식이 적용될 수 있다.
상술한 소거 동작 시 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)는 소거되지 않으며, 일정한 문턱 전압을 유지하는 것이 바람직하다.
상술한 소거 동작 후, 메모리 장치(1100)는 선택된 메모리 블록(예를 들어 MB1)에 포함된 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 분포를 모니터링한다(S630).
이를 좀 더 상세하게 설명하면, 메모리 장치(1100)는 선택된 메모리 블록(예를 들어 MB1)에 포함된 소스 셀렉트 트랜지스터들(SST), 파이프 트랜지스터들(PT) 및 드레인 셀렉트 트랜지스터들(DST)의 문턱 전압 분포를 스캔하여 도 7과 같이 문턱 전압 분포가 정상 구간(A-B) 내에 분포하는지 또는 정상 구간(A-B)을 벗어난 레프트 테일 영역(Left Tail: LT) 또는 라이트 테일 영역(Right Tail: RT)에 분포하는지를 검출한다.
문턱 전압 분포를 스캔하는 방식을 설명하면 다음과 같다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)을 설정 레벨로 프리차지하고, 전압 생성 회로(210)는 제1 검출 전압(A; 예를 들어 1.6V)을 생성하여 출력하고, 로우 디코더(220)는 제1 검출 전압(A)을 선택된 메모리 블록(MB1)의 트랜지스터(소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 또는 파이프 트랜지스터)와 연결된 라인(소스 셀렉트 라인, 드레인 셀렉트 라인, 또는 파이프 라인)에 인가한다. 이 후, 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)의 전위 레벨을 센싱하여 제1 검출 전압(A)보다 낮은 문턱 전압을 갖는 트랜지스터(소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 또는 파이프 트랜지스터)의 유무를 검출한다.
또한 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)을 설정 레벨로 프리차지하고, 전압 생성 회로(210)는 제2 검출 전압(B; 예를 들어 2.5V)을 생성하여 출력하고, 로우 디코더(220)는 제2 검출 전압(B)을 선택된 메모리 블록(MB1)의 트랜지스터(소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 또는 파이프 트랜지스터)와 연결된 라인(소스 셀렉트 라인, 드레인 셀렉트 라인, 또는 파이프 라인)에 인가한다. 이 후, 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)의 전위 레벨을 센싱하여 제2 검출 전압(B)보다 높은 문턱 전압을 갖는 트랜지스터(소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 또는 파이프 트랜지스터)의 유무를 검출한다.
상술한 방식으로 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST), 및 파이프 트랜지스터(PT)의 문턱 전압 분포가 정상 구간(A-B) 내에 분포하는지 또는 정상 구간(A-B)을 벗어난 레프트 테일 영역(Left Tail: LT) 또는 라이트 테일 영역(Right Tail: RT)에 분포하는지를 검출하여 모니터링한다.
상술한 모니터링 결과에 따라 제어 로직(300)은 선택된 메모리 블록의 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST), 및 파이프 트랜지스터(PT)가 정상적인 문턱 전압 분포를 갖는지 판단한다(S640).
상술한 판단 결과, 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 분포가 정상 구간(A-B) 내에 분포된다고 판단될 경우(예), 제어 로직(300)은 선택된 메모리 블록(MB1)을 정상 메모리 블록으로 판단하고, 판단 결과를 취약 메모리 블록 관리부(1210)로 출력한다(S650). 정상 메모리 블록으로 판단된 메모리 블록(MB1)은 메모리 장치(1100)의 후속 제반 동작 시 선택되어 프로그램 동작이 수행될 수 있다.
상술한 판단 결과, 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 분포가 정상 구간(A-B)을 벗어난 영역(LT 또는 RT)에 분포된다고 판단될 경우(아니오), 제어 로직(300)은 주변 회로들(200)을 제어하여 선택된 메모리 블록(MB1)의 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)을 소거시킨 후, 일정 문턱 전압을 갖도록 재프로그램 동작을 수행한다(S660).
이 후, 선택된 메모리 블록(예를 들어 MB1)에 포함된 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 분포를 모니터링한다(S670). 모니터링 방법은 앞서 설명한 단계 S630과 유사하므로 상세한 설명은 생략한다.
상술한 모니터링 결과에 따라 제어 로직(300)은 재프로그램된 선택된 메모리 블록의 소스 셀렉트 트랜지스터(SST), 드레인 셀렉트 트랜지스터(DST), 및 파이프 트랜지스터(PT)가 정상적인 문턱 전압 분포를 갖는지 판단한다(S680).
상술한 판단 결과, 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 분포가 정상 구간(A-B) 내에 분포된다고 판단될 경우(예), 제어 로직(300)은 선택된 메모리 블록(MB1)을 정상 메모리 블록으로 판단하고, 판단 결과를 취약 메모리 블록 관리부(1210)로 출력한다(S650).
상술한 판단 결과, 소스 셀렉트 트랜지스터(SST), 파이프 트랜지스터(PT) 및 드레인 셀렉트 트랜지스터(DST)의 문턱 전압 분포가 정상 구간(A-B)을 벗어난 영역(LT 또는 RT)에 분포된다고 판단될 경우(아니오), 제어 로직(300)은 선택된 메모리 블록(MB1)을 취약 메모리 블록으로 판단하고, 판단 결과를 취약 메모리 블록 관리부(1210)로 출력한다(S690). 취약 메모리 블록으로 판단된 메모리 블록(MB1)은 메모리 장치(1100)의 후속 제반 동작 시 선택이 배제될 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 선택된 메모리 블록의 소거 동작 후 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들 및 파이프 트랜지스터의 문턱 전압 분포를 모니터링하여 정상 범위를 벗어난 셀렉트 트랜지스터들 및 파이프 트랜지스터를 검출하고, 검출 결과에 따라 선택된 메모리 블록을 정상 메모리 블록 또는 취약 메모리 블록으로 분류하여 관리할 수 있다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimediaplayer), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 2에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 복수의 메모리 블록들;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작 및 문턱 전압 분포 스캔 동작을 수행하기 위한 주변 회로들; 및
    상기 주변 회로들을 제어하며, 상기 문턱 전압 분포 스캔 동작 결과에 따라 상기 선택된 메모리 블록을 정상 메모리 블록 또는 취약 메모리 블록으로 판단하고 판단 결과를 출력하는 제어 로직을 포함하며,
    상기 주변 회로들은 상기 문턱 전압 분포 스캔 동작 시 상기 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들의 문턱 전압 분포가 정상 구간을 벗어난 라이트 테일 영역 및 레프트 테일 영역에 분포하는지 검출하는 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어 로직은 상기 문턱 전압 분포 스캔 동작 결과 상기 셀렉트 트랜지스터들의 문턱 전압 분포가 상기 정상 구간을 벗어난 영역에 분포한다고 판단될 경우, 상기 선택된 메모리 블록의 상기 셀렉트 트랜지스터들을 소거시킨 후 재프로그램하도록 상기 주변 회로들을 제어하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 로직은 상기 셀렉트 트랜지스터들의 재프로그램 후, 상기 문턱 전압 분포 스캔 동작을 재수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직은 상기 문턱 전압 분포 스캔 동작을 재수행한 결과에 따라 상기 선택된 메모리 블록을 상기 취약 메모리 블록 또는 상기 정상 메모리 블록으로 판단하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 셀렉트 트랜지스터들은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터를 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 셀렉트 트랜지스터들은 파이프 트랜지스터를 더 포함하는 메모리 장치.
  8. 복수의 메모리 블록들;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작 및 상기 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들의 문턱 전압 분포 스캔 동작을 순차적으로 수행하기 위한 주변 회로들; 및
    상기 주변 회로들을 제어하며, 상기 문턱 전압 분포 스캔 동작 결과에 따라 상기 선택된 메모리 블록을 정상 메모리 블록 또는 취약 메모리 블록으로 판단하는 제어 로직을 포함하며,
    상기 주변 회로들은 상기 문턱 전압 분포 스캔 동작 시 상기 셀렉트 트랜지스터들의 문턱 전압 분포가 정상 구간을 벗어난 라이트 테일 영역 및 레프트 테일 영역에 분포하는지 검출하는 메모리 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제어 로직은 상기 문턱 전압 분포 스캔 동작 결과 상기 셀렉트 트랜지스터들의 문턱 전압 분포가 상기 정상 구간을 벗어난 영역에 분포한다고 판단될 경우, 상기 선택된 메모리 블록의 상기 셀렉트 트랜지스터들을 소거시킨 후 재프로그램하도록 상기 주변 회로들을 제어하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 로직은 상기 셀렉트 트랜지스터들의 재프로그램 후, 상기 문턱 전압 분포 스캔 동작을 재수행하도록 상기 주변 회로를 제어하는 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제어 로직은 상기 문턱 전압 분포 스캔 동작을 재수행한 결과에 따라 상기 선택된 메모리 블록을 상기 취약 메모리 블록 또는 상기 정상 메모리 블록으로 판단하는 메모리 장치.
  13. 제 8 항에 있어서,
    상기 셀렉트 트랜지스터들은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터를 포함하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 셀렉트 트랜지스터들은 파이프 트랜지스터를 더 포함하는 메모리 장치.
  15. 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하는 단계;
    상기 선택된 메모리 블록에 포함된 셀렉트 트랜지스터들의 문턱 전압 분포가 정상 구간을 벗어난 라이트 테일 영역 및 레프트 테일 영역에 분포하는지 여부를 모니터링하는 단계; 및
    모니터링 결과에 따라 상기 선택된 메모리 블록을 취약 메모리 블록 또는 정상 메모리 블록으로 분류하는 단계를 포함하는 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포를 모니터링하는 단계는,
    상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포를 스캔하는 단계;
    스캔된 상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포가 정상 구간 내에 분포하는지 또는 상기 정상 구간을 벗어난 영역에 분포하는지 판단하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 스캔된 상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포가 상기 정상 구간 내에 분포할 경우 상기 선택된 메모리 블록을 정상 메모리 블록으로 판단하는 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 스캔된 상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포가 상기 정상 구간을 벗어난 영역에 분포할 경우 상기 선택된 메모리 블록의 상기 셀렉트 트랜지스터들을 소거시킨 후 재프로그램하는 단계;
    재프로그램된 상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포를 다시 스캔하는 단계;
    다시 스캔된 상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포가 상기 정상 구간 내에 분포하는지 또는 상기 정상 구간을 벗어난 영역에 분포하는지 판단하는 단계를 포함하는 메모리 장치의 동작 방법.
  19. 제 18 항에 있어서,
    상기 다시 스캔된 상기 셀렉트 트랜지스터들의 상기 문턱 전압 분포가 상기 정상 구간을 벗어난 영역에 분포한다고 판단될 경우 상기 선택된 메모리 블록을 취약 메모리 블록으로 판단하는 메모리 장치의 동작 방법.
  20. 제 15 항에 있어서,
    상기 셀렉트 트랜지스터들은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 및 파이프 트랜지스터를 포함하는 메모리 장치의 동작 방법.
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