JP2021149991A - メモリシステムおよび方法 - Google Patents

Abstract

【課題】応答性能の悪化を抑制したメモリシステムを提供すること。【解決手段】実施形態によれば、メモリシステムは、不揮発性のメモリと、コントローラと、を備える。メモリは、複数の記憶領域を備える。複数の記憶領域のそれぞれは、データに応じてしきい値電圧が設定される複数のメモリセルを備える。コントローラは、複数の記憶領域のうちの第１の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第１の分布を取得する。コントローラは、複数の記憶領域のうちの第２の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第２の分布を取得する。コントローラは、第１の分布と第２の分布との乖離量である第１の乖離量に基づいて第１の記憶領域または第２の記憶領域の異常を検出する。【選択図】図９

Description

本実施形態は、メモリシステムおよび方法に関する。

ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリを備えたメモリシステムが知られている。ＮＡＮＤ型フラッシュメモリにおいて、ワードラインに関する特性が不良となる症状が発生する場合がある。従来は、このような症状は、リードしたデータの訂正不可能障害が多数発生するという事象として捉えられ、原因不明の故障として扱われていた。即ち、このような症状の検出および／または解析には、長い時間と大きな手間が必要であった。

ワードラインに関するこのような症状が発生した場合、症状が発生してから症状が検出および／または解析されるまでの間に、そのワードラインへのアクセスは許容されて実行されてしまう。ホストからの要求に応じてそのワードラインにアクセスされる毎に強力なエラー訂正の処理が実行されるため、メモリシステムの応答性能が悪化する。

米国特許出願公開第２０１９／３０４５６３号明細書 米国特許出願公開第２０１５／４９５４９号明細書 米国特許出願公開第２０１５／１９９１３８号明細書

一つの実施形態は、応答性能の悪化を抑制したメモリシステムおよび方法を提供することを目的とする。

一つの実施形態によれば、メモリシステムは、不揮発性のメモリと、コントローラと、を備える。メモリは、複数の記憶領域を備える。複数の記憶領域のそれぞれは、データに応じてしきい値電圧が設定される複数のメモリセルを備える。コントローラは、複数の記憶領域のうちの第１の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第１の分布を取得する。コントローラは、複数の記憶領域のうちの第２の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第２の分布を取得する。コントローラは、第１の分布と第２の分布との乖離量（divergence quantity）である第１の乖離量に基づいて第１の記憶領域または第２の記憶領域の異常を検出する。

図１は、実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。 図２は、各ＮＡＮＤ型フラッシュメモリの構成例を示す模式的な図である。 図３は、実施形態の１個のブロックの構成例を示す回路図である。 図４は、実施形態のメモリセルＭＴが取り得るしきい値電圧の分布を示す図である。 図５は、ワードラインの選択方法の例を説明するための図である。 図６は、実施形態にかかるコントローラの機能構成の一例を示す模式的な図である。 図７は、実施形態にかかる管理部による疲弊度の管理の動作の一例を示すフローチャートである。 図８は、図７に示される一連の動作によって生成された１以上のブロックグループを示す概念的な図である。 図９は、実施形態にかかる、故障したワードラインを含むブロックを検出する動作の一例を示すフローチャートである。 図１０は、実施形態の変形例１にかかる、故障したワードラインを含むブロックを検出する動作の一例を示すフローチャートである。 図１１は、実施形態の変形例２にかかるリード動作に関する一連の処理の一例を示すフローチャートである。 図１２は、実施形態の変形例３にかかるブロックの対の選択方法の一例を示す図である。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（実施形態）
図１は、実施形態にかかるメモリシステム１の構成の一例を示す模式的な図である。メモリシステム１は、ホスト２と所定の通信インタフェースで接続される。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどに搭載されるプロセッサである。ホスト２は、メモリシステム１を外部の記憶装置として利用する。

メモリシステム１は、ホスト２からアクセス要求（リード要求およびライト要求）を受信する。モリシステム１は、リード要求に応じて、読み出し対象のデータを読み出してホストに送信する。メモリシステム１は、ライト要求に応じて、書き込み対象のデータを受信してライトする。

メモリシステム１は、１以上のＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリとも称する）１０１と、コントローラ１０２と、を備えている。１以上のＮＡＮＤメモリ１０１は、不揮発性のメモリの一例である。

図１に示される例によれば、コントローラ１０２は、複数のチャネルを有している。そして、複数のチャネルのそれぞれには、所定個のＮＡＮＤメモリ１０１が接続されている。なお、コントローラ１０２と各ＮＡＮＤメモリ１０１との接続の関係はこの例に限定されない。

ＮＡＮＤメモリ１０１の群は、複数の記憶領域として機能する。すなわち、１以上のＮＡＮＤメモリ１０１は、記憶領域である。コントローラ１０２は、ホスト２とＮＡＮＤメモリ１０１の群との間のデータ転送などを実行する。ＮＡＮＤメモリ１０１の群を、ＮＡＮＤストレージ１１０と表記する。

コントローラ１０２は、ＣＰＵ（Central Processing Unit）１０３、ＲＡＭ（Random Access Memory）１０４、ＥＣＣ（Error-Correcting Code）回路１０５、ホストＩ／Ｆ（Interface）１０６、およびＮＡＮＤＩ／Ｆ１０７を備えている。

ＣＰＵ１０３は、ファームウェアプログラムを実行することによって、コントローラ１０２の種々の機能を実現するプロセッサである。

ＲＡＭ１０４は、各ＮＡＮＤメモリ１０１よりも高速に動作できる揮発性のメモリである。ＲＡＭ１０４は、ファームウェアプログラムがロードされる領域、ホスト２とＮＡＮＤストレージ１１０との間で転送されるデータがバッファ（あるいはキャッシュ）される領域、各種管理情報がバッファ（あるいはキャッシュ）される領域、などを備える。

ＥＣＣ回路１０５は、ＮＡＮＤストレージ１１０に送られるデータに対してエラー訂正のための符号化を施す。また、ＥＣＣ回路１０５は、ＮＡＮＤストレージ１１０からリードされたデータ（以降、リードデータと表記する）に対し、復号化を実行することで、当該リードデータに含まれるエラーの検出および訂正を実行する。

なお、ＥＣＣ回路１０５は、エラー訂正能力が異なる複数の方式の符号化を実行し得る。例えば、ＥＣＣ回路１０５は、リードデータに対し、最もエラー訂正能力が弱い方式による復号化を実行し、その方式によるエラー訂正が不可能であった場合、エラー訂正能力がより強い方式による復号化を実行する。

なお、符号化および復号化の一方または両方は、ＣＰＵ１０３によって実行されてもよい。複数の方式にかかる符号化および復号化のうちの一部または全部は、ＣＰＵ１０３によって実行されてもよい。

ホストＩ／Ｆ１０６は、ホスト２とメモリシステム１との間の通信を制御する。

ＮＡＮＤＩ／Ｆ１０７は、コントローラ１０２と各ＮＡＮＤメモリ１０１との間の通信を制御する。

なお、コントローラ１０２は、ＣＰＵ１０３に替えて、またはＣＰＵ１０３に加えて、ＭＰＵ（Miro Processing Unit）、ＧＰＵ（Graphic Processing Unit）、ＦＰＧＡ（Field-Programmable Gate Array）、またはＡＳＩＣ（Application Specific Integrated Circuit）などの、ハードウェア回路を備えていてもよい。これらのハードウェア回路によって、プロセッサとしての機能が実現されてもよい。

図２は、各ＮＡＮＤメモリ１０１の構成例を示す模式的な図である。各ＮＡＮＤメモリ１０１は、周辺回路２０１と、メモリセルアレイ２０２を備えている。

周辺回路２０１は、ロウデコーダ、カラムデコーダ、センスアンプ、電圧発生回路、シーケンサ、データバッファ、などを含む。周辺回路２０１は、メモリセルアレイ２０２に対し、データをプログラム（換言するとライト）するプログラム動作、データをセンス（換言するとリード）するリード動作、およびデータをイレースするイレース動作を実行することができる。

メモリセルアレイ２０２は、複数のメモリセルトランジスタが２次元的にあるいは３次元的に配置された構成を有する。メモリセルアレイ２０２は、複数のブロック３００を含む。図２は、Ａ＋１（Ａは４以上の整数）のブロック３００が示される。ブロック３００は、メモリセルアレイ２０２に対するイレースの単位である。つまり、１つのブロック３００に格納された全データは、イレース動作によって一括にイレースされる。以降、メモリセルトランジスタを、メモリセルと表記する。

図３は、実施形態における１個のブロックの構成例を示す回路図である。図３では、一例として、複数のメモリセルが２次元的に配列されることで構成されたブロックを説明する。

図３に示されるように、各ブロックは、Ｘ方向に沿って順に配列された（ｒ＋１）個のＮＡＮＤストリングを備えている（ｒ≧０）。（ｒ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｒに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む。積層ゲート構造は、半導体基板上にトンネル酸化膜を介在して形成されたフローティングゲート、およびフローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。フローティングゲートに蓄えられる電子の数に応じてしきい値電圧が変化する。メモリセルＭＴは、しきい値電圧の違いに応じてデータを記憶する。即ち、メモリセルＭＴは、フローティングゲートに、データに応じた量の電荷を保持する。

各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている（ｑ≧０）。そして、最も選択トランジスタＳＴ１側に位置するメモリセルＭＴから順に、制御ゲート電極がワードラインＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワードラインＷＬ０に接続されたメモリセルＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワードラインＷＬｑに接続されたメモリセルＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワードラインＷＬ０〜ＷＬｑは、ブロック内の各ＮＡＮＤストリング間で、メモリセルＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルＭＴの制御ゲート電極は、同一のワードラインＷＬに接続される。各メモリセルＭＴに１ビットの値を保持可能に構成される場合には、同一のワードラインＷＬに接続される（ｒ＋１）個のメモリセルＭＴは１ページとして取り扱われ、このページごとにプログラム動作およびリード動作が行われる。

各メモリセルＭＴには、複数ビットのデータが格納され得る。例えば、各メモリセルＭＴがｎ（ｎ≧２）ビットのデータを格納可能な場合、ワードライン当たりの記憶容量はｎページ分のサイズに等しくなる。

なお、各メモリセルＭＴに格納されるデータのビット数は、特定の数に限定されない。ここでは、各メモリセルＭＴに３ビットのデータが格納されるＴＬＣ（Triple Level Cell）と呼ばれる方式が採用される場合について説明する。

図４は、実施形態のメモリセルＭＴが取り得るしきい値電圧の分布を示す図である。図４において、横軸はしきい値電圧を表し、縦軸はメモリセルの数を表す。なお、しきい値電圧の分布を、Vth分布、と表記する。

メモリセルＭＴにデータが書き込まれた場合、各メモリセルのしきい値電圧が、ステートＥｒ、ステートＡ、ステートＢ、ステートＣ、ステートＤ、ステートＥ、ステートＦ、およびステートＧの８つのステートのうちの何れかに含まれるように、各メモリセルＭＴのしきい値電圧が制御される。ステートＥｒ、ステートＡ〜Ｇのそれぞれは、互いに異なる３ビットのデータと１対１に対応付けられている。これによって、各メモリセルＭＴは、３ビットのデータを保持することができる。

ステートＥｒはメモリセルＭＴのデータが消去された状態に対応する。即ち、周辺回路２０１によってイレース処理が実行された後のメモリセルＭＴのしきい値電圧は、ステートＥｒに含まれる。メモリセルＭＴのしきい値電圧は、周辺回路２０１が実行するプログラム動作によって、ステートＥｒ内に維持されるか、またはステートＡ〜ステートＧのうちのデータに対応したステートに至るまで上昇せしめられる。つまり、各メモリセルＭＴには、データに応じたしきい値電圧が設定される。そして、しきい値電圧の分布は、それぞれ異なるステートに対応した８つのローブを含むことになる。

隣接する２つのステート間には、リード動作用の判定電圧が設定される。例えば、図４に示されるように、ステートＥｒとステートＡとの間に判定電圧ＶＡが、ステートＡとステートＢとの間に判定電圧ＶＢが、ステートＢとステートＣとの間に判定電圧ＶＣが、ステートＣとステートＤとの間に判定電圧ＶＤが、ステートＤとステートＥとの間に判定電圧ＶＥが、ステートＥとステートＦとの間に判定電圧ＶＦが、ステートＦとステートＧとの間に判定電圧ＶＧが、設定される。

リード動作においては、周辺回路２０１は、各メモリセルＭＴのしきい値電圧が属するステートを、当該しきい値電圧と判定電圧ＶＡ〜ＶＧとの比較に基づいて特定する。そして、周辺回路２０１は、特定したステートを当該ステートに対応する値のデータにデコードして、デコードによって得られたデータをコントローラ１０２に送信する。

なお、３ビットのデータのうちの特定ビットのみがリード動作の対象の場合、周辺回路２０１は、判定電圧ＶＡ〜ＶＧのうちの一部を使用することによって特定ビットのデータを判定してもよい。つまり、周辺回路２０１は、メモリセルＭＴに格納されたデータを判定電圧ＶＡ〜ＶＧのうちの一部または全部を用いて判定することができる。

ここで、メモリセルＭＴは、使用されるにつれて疲弊し、メモリセルＭＴのしきい値電圧が変化し得る。

例えば、或るワードラインに対してリード動作が実行される際には、当該ワードラインに接続されるメモリセルＭＴと同じブロックに属する別のワードラインに接続された全てのメモリセルＭＴを導通状態とするために、別のワードラインに十分に高い電圧Ｖｒｅａｄ（判定電圧ＶＧよりも高い電圧）が印加される。この電圧Ｖｒｅａｄが別のワードラインを介して印可されたメモリセルＭＴでは、しきい値電圧が高電圧側に変化する。つまり、或るブロック３００に対してリード動作が実行される毎に、そのブロック３００に含まれるメモリセルＭＴのしきい値電圧が高電圧側に変化する。この現象は、リードディスターブとして知られている。

また、或るメモリセルＭＴのしきい値電圧は、そのメモリセルＭＴに対してプログラム動作が実行された後、時間の経過に従って低電圧側に変化することが知られている。プログラム動作が実行されてから経過した時間を、データリテンション（ＤＲ）時間と表記する。

さらに、メモリセルＭＴにプログラム動作とイレース動作との対、即ちプログラムイレースサイクル、が繰り返し実行されると、メモリセルＭＴが劣化して、しきい値電圧が変化しやすくなることが知られている。

以降、メモリセルＭＴが使用された度合いまたは回数を、使用によってメモリセルＭＴが疲弊した度合いという意味で、疲弊度、と表記する。

Vth分布の一部または全部がステート間の境界にあるべき判定電圧を越えた場合、書き込まれたデータと異なるデータが読み出されるエラーが発生する。当該エラーは、例えばＥＣＣ回路１０５によって訂正が試みられる。

ここで、或るワードラインが故障した場合、当該ワードラインからリードされるデータは、多くのエラーを含む。これに応じて、エラーを含まないデータが得られるまで、種々の方式による復号化が試みられる。ワードラインが故障するとは、例えば、ワードラインに関する特性が不良となる症状が発生する状態となることを示す。

一般に、エラー訂正能力が高い方式ほど、復号化に長い時間がかかる。故障したワードラインに格納されているデータをリードするリード要求を処理する際には、エラー訂正能力が高い方式による復号化を必要とするため、リード要求の処理に要するトータルの時間が長くなる。つまり、メモリシステム１の応答性能が悪化する。

実施形態では、故障したワードラインに接続されるメモリセルを含むブロックの検出が、リード要求とは関係なく実行される。例えば、当該検出は、バックグラウンドで実行される。故障したワードラインを含むブロックが検出された場合、そのブロックは使用に適さない異常なブロックである不良ブロック（defective block）として登録される。不良ブロックの使用は禁止される。故障したワードラインがホスト２からの要求によってアクセスされるよりも前に、当該故障したワードラインに接続されるメモリセルを含むブロックが不良ブロックに設定されるので、ホスト２からの要求によって当該故障したワードラインにアクセスされることによる応答性能の悪化を抑制することが可能となる。

故障したワードラインを含むブロックは、次のようにして検出される。

例えば、２つのブロックの疲弊度が同じであれば、当該２つのブロックから得られるVth分布は類似すると考えられる。しかしながら、当該２つのブロックのうちの一に含まれるワードラインが故障している場合、当該ワードラインからは、故障していない場合に得られるVth分布とは全く異なるVth分布が得られる。

そこで、疲弊度が同じ２つのブロックのそれぞれに含まれる複数のメモリセルＭＴのVth分布を取得して、取得された２つのVth分布が互いに類似しているか否かによって、故障したワードラインに接続されるメモリセルを含むブロックが検出される。

２つのVth分布が類似しているか否かは、２つのVth分布の間の乖離量（divergence quantity）としきい値との比較によって判定される。実施形態では、一例として、ＫＬ（Kullback-Leibler）情報量が乖離量として使用される。

乖離量としてＫＬ情報量が使用される場合、乖離量をＤ（Ｐ||Ｑ）とし、確率変数をＸとし、その実現値をｘとすると、確率分布Ｐ（Ｘ）と確率分布Ｑ（Ｘ）との間の乖離量Ｄ（Ｐ||Ｑ）は、下記の式（１）によって定義される。

上記の式（１）によれば、Ｐ（Ｘ）＝Ｑ（Ｘ）であるとき、ＫＬ情報量はゼロとなることから、ＫＬ情報量は、Ｐ（Ｘ）とＱ（Ｘ）との間の乖離の程度を表していると考えることができる。

式（１）のＰ（Ｘ）に２つのVth分布のうちの１つを代入し、Ｑ（Ｘ）に当該２つのVth分布のうちの他を代入することによって、当該２つのVth分布の乖離の程度を定量化したスカラー量、つまり乖離量を得ることができる。

なお、Vth分布は、ブロック３００内のワードラインの相対位置に依存して異なり得る。つまり、２つのVth分布が当該２つのVth分布のそれぞれが属するブロック３００においてそれぞれ異なる相対位置に位置するワードラインから取得されたものであれば、たとえ当該２つのVth分布の取得元のブロック３００の疲弊度が互いに等しくても、当該２つのVth分布は互いに類似しない可能性がある。

そこで、それぞれ異なるブロック３００において互いに同じ相対位置に位置するワードラインの対が、互いに比較されるVth分布の取得の対象とされる。

Vth分布の取得の対象となるワードラインは、任意に選択され得る。図５は、ワードラインの選択方法の例を説明するための図である。

例えば、図５（Ａ）に示されるように、全てのワードライン０−ｑの対がVth分布の取得の対象とされてもよい。例えば、各ブロック３００は、（ｑ＋１）個のワードラインを備える。各ワードラインには、各ブロック３００の先頭のワードラインを０番として当該先頭のワードラインからの相対位置を示す、０番からｑ番までの番号の何れかがが付されている。この番号は、ワードライン番号と称される。図５（Ａ）に示される例では、２つのブロック３００の間で、同一のワードライン番号が付された２つのワードラインの対が、（ｑ＋１）個、設定され、（ｑ＋１）個の対のそれぞれについて、ワードライン間でVth分布が類似しているか否かが判定される。互いのVth分布が類似していないと判定された対が存在する場合には、その対を構成する２つのワードラインのうちの何れかが故障していると推定され得る。

別の例では、図５（Ｂ）に示されるように、全てのワードラインの内いくつかのワードラインの対が選択されて、選択された対毎にVth分布が類似しているか否かが判定されてもよい。図５（Ｂ）では、（ｑ＋１）個の対のうちのワードライン番号が連続するｎ個の対が選択されている。しかし、ワードライン番号が不連続なｎ個の対が選択されてもよい。ただしｎは１以上かつｑ以下の整数である。このように、Vth分布の取得の対象を絞ることで、処理に要する時間を短縮することが可能である。

ｎは、任意の方法で決定され得る。例えば、ワードラインの故障が発生していない場合のＫＬ情報量の最大値をｐとし、信頼区間をＬｃとし、故障したワードラインの許容数をＮとすると、理想的なサンプル数ｎ０は、下記の式（２）のように表すことができる。

故障したワードラインを含むブロック３００を検出することが目的であるので、式（２）のＮにゼロが代入され、それによって、下記の式（３）が導出される。

ｎとして、式（３）によって求められた理想的なサンプル数ｎ０を使用することができる。このようにｎとしてｎ０が使用されることで、設定された信頼区間Ｌｃに応じた信頼性を有する検出結果が得られる。

なお、図５（ｃ）に示されるように、ｎを１とすることもできる。その場合には、検出結果の信頼性は低くなるが、選択された１対のワードラインの何れかが故障していれば、その故障を検出することが可能である。

図６は、実施形態にかかるコントローラ１０２の機能的な構成の一例を示す模式的な図である。コントローラ１０２は、アクセス部１１１、エラー訂正部１１２、Vth分布取得部１１３、乖離量演算部１１４、および管理部１１５を備える。アクセス部１１１、Vth分布取得部１１３、乖離量演算部１１４、および管理部１１５のそれぞれの機能は、例えばＣＰＵ１０３がファームウェアプログラムを実行することによって実現される。また、エラー訂正部１１２は、例えばＥＣＣ回路１０５によって実現される。エラー訂正部１１２は、ＣＰＵ１０３、またはＣＰＵ１０３およびＥＣＣ回路１０５の両方、によって実現されてもよい。

アクセス部１１１は、ホスト２からのアクセス要求を解析して、解析の結果に従ってＮＡＮＤＩ／Ｆ１０７を制御することで、ＮＡＮＤストレージ１１０へのアクセスを実現する。

エラー訂正部１１２は、ＮＡＮＤストレージ１１０からのリードデータに対し、１以上の方式に従ったエラー訂正を実行する。

管理部１１５は、ＮＡＮＤストレージ１１０の疲弊度の管理、故障したワードラインを含むブロックの検出、不良ブロックの管理、などのＮＡＮＤストレージ１１０に関する種々の処理を実行する。管理部１１５が実行する処理のうちの、実施形態における管理部１１５が実行する処理の説明は後述する。

なお、管理部１１５は、上記した処理の他にも、論理アドレスと物理アドレスとの対応関係の管理、ウェアレベリングの制御、ガベージコレクションの制御、リフレッシュの制御、など、の処理を実行する。

Vth分布取得部１１３は、ＮＡＮＤストレージ１１０のVth分布を取得する。

一例では、Vth分布取得部１１３は、Vth分布の取得の対象となったＮＡＮＤメモリ１０１に対し、ディストリビューションリードを行う。ディストリビューションリードとは、ワードラインに印加される電圧の値を所定の刻み幅ごとにシフトさせながら、当該ワードラインに接続されたオン状態のメモリセルの数またはオフ状態のメモリセルの数を測定することによって、しきい値電圧の分布を測定する動作である。Vth分布取得部１１３は、ワードラインに印可される電圧を設定するコマンドを対象のＮＡＮＤメモリ１０１に逐次送ることで、ワードラインに印可される電圧をシフトさせてもよい。Vth分布取得部１１３は、ワードラインに印可される電圧のシフトを対象のＮＡＮＤメモリ１０１に実行させるコマンドを送って、当該対象のＮＡＮＤメモリ１０１に実行させてもよい。また、ワードラインに印可される電圧のシフトが、対象のＮＡＮＤメモリ１０１によって自動で実行されてもよい。なお、Vth分布の取得の方法はこれらの例に限定されない。

乖離量演算部１１４は、Vth分布取得部１１３によって取得された複数のVth分布の間の乖離量として、ＫＬ情報量を演算する。

続いて、実施形態にかかるメモリシステム１の動作を説明する。

図７は、実施形態にかかる管理部１１５による疲弊度の管理の動作の一例を示すフローチャートである。

管理部１１５は、ＮＡＮＤストレージ１１０に含まれる複数のブロックのうちの１つを、対象ブロックとして選択する（Ｓ１０１）。このとき、不良ブロックは選択されない。

続いて、管理部１１５は、対象ブロックにかかるプログラムイレース（Ｐ／Ｅ）サイクルの回数、リード動作の回数、およびデータリテンション時間を取得する（Ｓ１０２）。管理部１１５は、ブロック毎に、プログラムイレースサイクルの回数、リード動作の回数、およびデータリテンション時間を計測し、管理情報として記録している。Ｓ１０２では、管理部１１５は、当該管理情報を参照することによってこれらの情報を取得することができる。Ｓ１０２では、管理部１１５は、プログラムイレースサイクルの回数、リード動作の回数、およびデータリテンション時間の何れかを取得してもよい。

なお、リード動作の回数は、対象ブロックに最後にプログラムが実行されてから対象ブロックにリード動作が実行された回数である。データリテンション時間は、対象ブロックに最後にプログラム動作が実行されてから経過した時間である。

続いて、管理部１１５は、対象ブロックにかかるプログラムイレースサイクルの回数、リード動作の回数、およびデータリテンション時間に基づいて、対象ブロックの疲弊度を演算する（Ｓ１０３）。

疲弊度の演算は、特定の方法に限定されない。一例では、管理部１１５は、プログラムイレースの回数、リード動作の回数、およびデータリテンション時間の重み付け加算を演算し、演算によって得られた値を疲弊度と見なす。

なお、疲弊度の演算は、重み付け加算だけでなく、乗算、除算、減算、など種々の演算が含まれ得る。

続いて、管理部１１５は、未選択のブロックが残っているか否かを判定する（Ｓ１０４）。未選択のブロックが残っている場合には（Ｓ１０４：Ｙｅｓ）、Ｓ１０１に制御が移行して、管理部１１５は、未選択のブロックのうちから１つのブロックを再び選択する。

未選択のブロックが残っていない場合（Ｓ１０４：Ｎｏ）、管理部１１５は、選択済みの全てのブロックを疲弊度に基づいて１以上のブロックグループにグループ化する（Ｓ１０５）。Ｓ１０５では、管理部１１５は、互いに疲弊度が類似するブロック３００を同じブロックグループに分類する。

例えば、複数の疲弊度の範囲が設定され、当該複数の範囲のそれぞれには、それぞれ異なるブロックグループが対応付けられる。管理部１１５は、各ブロック３００の疲弊度が含まれる範囲に対応付けられたグループに分類する。なお、グループ化の方法はこの例に限定されない。

Ｓ１０５の後、疲弊度の管理の動作が終了する。

図８は、図７に示される一連の動作によって生成された１以上のブロックグループを示す概念的な図である。図８に示される例によれば、複数のブロックグループ３１０が生成されている。各ブロックグループ３１０に属するブロック３００の数は、ブロックグループ３１０毎に異なり得る。同一のブロックグループ３１０に属する全てのブロック３００の疲弊度は互いに類似する。

なお、図７を用いて示された疲弊度の管理の動作が実行されるタイミングは、特定のタイミングに限定されない。例えば、メモリシステム１がアイドル状態にあるときに、管理部１１５は、疲弊度の管理の動作を実行してもよい。または、アクセス部１１１がリード要求、ライト要求、またはそれらの両方を所定回数実行する毎に、管理部１１５は、疲弊度の管理の動作を実行してもよい。または、例えば１日に１回など、予め設定された時間周期で、管理部１１５は、疲弊度の管理の動作を実行してもよい。

図９は、実施形態にかかる、故障したワードラインを含むブロックを検出する動作の一例を示すフローチャートである。

まず、管理部１１５は、１以上のブロックグループ３１０から１つのブロックグループ３１０を選択する（Ｓ２０１）。そして、管理部１１５は、選択されたブロックグループ３１０から２つのブロック３００を選択する（Ｓ２０２）。この２つのブロック３００のうちの一を、第１のブロック３００とも表記し、この２つのブロック３００のうちの他を、第２のブロック３００とも表記する。

続いて、管理部１１５は、ワードラインを選択する（Ｓ２０３）。より具体的には、管理部１１５は、Vth分布の取得の対象となるワードラインの番号を選択する。

図５を用いて説明したように、ブロック３００内の全てのワードラインが選択されてもよいし、信頼区間に基づいて決定された数のワードラインが選択されてもよい。また、１つのワードラインが選択されてもよい。図９の説明では、説明を簡単にするために、１つのワードラインが選択されることとする。

Ｓ２０３に続いて、Vth分布取得部１１３は、第１のブロック３００の選択されたワードライン番号が示すワードライン（第１のワードラインとも表記する）と、第２のブロック３００の選択されたワードライン番号が示すワードライン（第２のワードラインとも表記する）と、のそれぞれのVth分布を取得する（Ｓ２０４）。

続いて、乖離量演算部１１４は、得られた２つのVth分布の間のＫＬ情報量を演算する（Ｓ２０５）。

管理部１１５は、得られたＫＬ情報量が予め決められたしきい値以下であるか否かを判定する（Ｓ２０６）。

ＫＬ情報量がしきい値以下である場合（Ｓ２０６：Ｙｅｓ）、第１のワードラインおよび第２のワードラインの何れも故障していないと推定される。この場合、管理部１１５は、第１のブロック３００および第２のブロック３００のいずれも不良ブロックとして登録しない（Ｓ２０７）。そして、故障したワードラインを含むブロックを検出する動作が終了する。

ＫＬ情報量がしきい値以下ではない場合（Ｓ２０６：Ｎｏ）、第１のワードラインおよび第２のワードラインの何れかが故障していると推定される。そのような場合、管理部１１５は、２つの対象のブロック３００の両方を不良ブロックとして登録する（Ｓ２０８）。そして、故障したワードラインを含むブロックを検出する動作が終了する。

なお、図９に示した例によれば、Ｓ２０６の判定処理において、ＫＬ情報量がしきい値と等しい場合、Ｎｏと判定された。ＫＬ情報量がしきい値と等しい場合の扱いはこれに限定されない。Ｓ２０６の判定処理において、ＫＬ情報量がしきい値と等しい場合、Ｙｅｓと判定されてもよい。

また、図９に示した例によれば、Ｓ２０３の処理において１つのワードラインが選択される場合について説明された。Ｓ２０３の処理において、２以上のワードラインが選択されてもよい。Ｓ２０３の処理において２以上のワードラインが選択された場合、Ｓ２０４〜Ｓ２０６の処理は、選択されたワードライン毎に実行される。そして、選択された何れのワードラインに関してもＳ２０６の判定処理においてＹｅｓと判定された場合、Ｓ２０７の処理が実行される。選択された何れかのワードラインに関してＳ２０６の判定処理においてＮｏと判定された場合、Ｓ２０８の処理が実行される。

なお、Ｓ２０３の処理においては、信頼区間に基づいて決定された数のワードラインが選択されてもよいし、ブロック３００内の全てのワードラインが選択されてもよい。

このように、実施形態によれば、コントローラ１０２は、２つのブロック３００のそれぞれからワードライン単位のVth分布を取得して、取得されたVth分布の間のＫＬ情報量を、取得されたVth分布の間の乖離量として取得する。そして、コントローラ１０２は、ＫＬ情報量に基づいて、２つのブロック３００の異常を検出する。

この構成により、故障したワードラインについて、ホスト２からのアクセス要求に応じて当該ワードラインに対するアクセスを行う前に検出することが可能となる。従って、故障したワードラインに対してアクセスされることによって起こされる応答性能の悪化を抑制することが可能となる。

また、メモリシステム１またはＮＡＮＤメモリ１０１の供給者によるFA解析を要することなくワードラインの故障を検出することが可能となる。

また、実施形態によれば、コントローラ１０２は、複数の記憶領域を疲弊度に応じて１以上のグループ（例えばブロックグループ３１０）にグループ分けし、１以上のグループから２つの記憶領域を選択する。

Vth分布は、疲弊度に応じて異なる。上記の構成により、疲弊度が互いに類似した２つのブロック３００が選択される。これによって、疲弊度に応じたVth分布の相違の影響を排除した精度の高い検出が可能となる。

なお、疲弊度が互いに類似した２つのブロック３００を選択するための構成は、上記の構成に限定されない。コントローラ１０２は、ブロック３００毎に疲弊度を演算し、ブロック３００毎の疲弊度に基づき、疲弊度が類似した２つのブロック３００を選択してもよい。つまり、コントローラ１０２は、グループ分けを行うことなく、疲弊度に基づいて２つのブロック３００を選択してもよい。

なお、ウェアレベリングの制御など、全ブロック３００の間で疲弊度が均一に近づく制御が行われている場合には、任意に２つのブロック３００を選択しても、疲弊度が類似した２つのブロック３００を選択することができる。そのような場合、コントローラ１０２は、不良ブロックを除く全てのブロック３００から２つのブロック３００を選択してもよい。

また、それぞれは複数の物理的なブロック３００を含む複数の論理的なブロックが構成され、この論理的なブロックの単位でイレース動作を含むアクセスが実行される場合がある。そのような場合、１つの論理的なブロックを構成する複数のブロック３００の間では、プログラムイレースサイクルの回数を含む使用の履歴が均一になる。つまり、１つの論理的なブロックを構成する複数のブロック３００の間では、疲弊度が均一になると考えられる。そのような場合、コントローラ１０２は、１つの論理的なブロックを選択し、当該選択された論理的なブロックを構成する複数のブロック３００から２つのブロック３００が選択されてもよい。

また、実施形態によれば、コントローラ１０２は、ＫＬ情報量がしきい値よりも小さい場合、２つのブロック３００の何れも不良ブロックとして登録せず、これによって、２つのブロック３００の何れのブロック３００の使用も禁止しない。ＫＬ情報量がしきい値よりも大きい場合、２つのブロック３００の両方を不良ブロックとして登録し、これによって、２つのブロック３００の何れの使用も禁止する。

つまり、コントローラ１０２は、２つのブロック３００のうちの何れか１つが故障していると推定される場合、２つのブロック３００のそれぞれの使用をともに禁止する。このように推定の処理が簡単になることで、異常の検出を高速に実行することが可能となる。

（変形例１）
上記した実施形態では、コントローラ１０２は、２つのブロック３００のうちの何れか１つが故障していると推定される場合、２つのブロック３００のそれぞれの使用をともに禁止した。変形例１では、２つのブロック３００のうちの故障したワードラインを含むブロック３００が特定され、特定されたブロック３００が不良ブロックとして登録される。当該２つのブロック３００のうちの他のブロック３００は不良ブロックとして登録されない。

以下に、実施形態の変形例１を説明する。なお、実施形態と同じ処理または動作については、簡略的に説明されるか、または説明が省略される。

図１０は、実施形態の変形例１にかかる、故障したワードラインを含むブロック３００を検出する動作の一例を示すフローチャートである。

Ｓ３０１〜Ｓ３０７では、図９のＳ２０１〜Ｓ２０７と同じ処理が実行される。

第１のワードラインから得られたVth分布と、第２のワードラインから得られたVth分布と、の間のＫＬ情報量がしきい値以下ではない場合（Ｓ３０６：Ｎｏ）、Ｓ３０１の処理によって選択されたブロックグループ３１０から、第１のブロック３００および第２のブロック３００の何れとも異なる新たなブロック３００（第３のブロック３００とも表記する）を選択する（Ｓ３０８）。

続いて、Vth分布取得部１１３は、第３のブロック３００の、Ｓ３０３によって選択されたワードライン番号が示すワードライン（第３のワードラインと表記する）のVth分布を取得する（Ｓ３０８）。

そして、乖離量演算部１１４は、第１のワードラインから得られたVth分布と、第３のワードラインから得られたVth分布と、の間のＫＬ情報量を演算する（Ｓ３１０）。

続いて、管理部１１５は、Ｓ３１０によって得られたＫＬ情報量が予め決められたしきい値以下であるか否かを判定する（Ｓ３１１）。なお、Ｓ３１１で使用されるしきい値は、Ｓ３０６（またはＳ２０６）で使用されるしきい値と同じであってよい。

ＫＬ情報量がしきい値以下である場合（Ｓ３１１：Ｙｅｓ）、第１のワードラインと、第３のワードラインと、の何れも故障していないと推定できる。Ｓ３０６の判定結果によって、第１のワードラインと第２のワードラインとの何れかが故障していることが既に判明している。この２つの推定結果から、第１のワードラインと第３のワードラインは故障しておらず、第２のワードラインが故障しているということが分かる。よって、ＫＬ情報量がしきい値以下である場合（Ｓ３１１：Ｙｅｓ）、管理部１１５は、第１のブロック３００を不良ブロックとして登録せず、第２のブロック３００を不良ブロックとして登録する（Ｓ３１２）。そして、故障したワードラインを含むブロックを検出する動作が終了する。

ＫＬ情報量がしきい値以下でない場合（Ｓ３１１：Ｎｏ）、第１のワードラインと、第３のワードラインと、の何れかが故障していると推定できる。

ここで、ワードラインの故障は、頻発するものではない。よって、第１〜第３のワードラインのうち、それぞれ異なるブロック３００に含まれる２以上のワードラインが故障することは極めて稀と考えることができる。従って、第１〜第３のワードラインのうちの１つのみが故障していると仮定すると、Ｓ３０６およびＳ３１１の判定結果によれば、第１のワードラインが故障していると推定することができる。

よって、ＫＬ情報量がしきい値以下でない場合（Ｓ３１１：Ｎｏ）、管理部１１５は、第１のブロック３００を不良ブロックとして登録し、第２のブロック３００を不良ブロックとして登録しない（Ｓ３１３）。そして、故障したワードラインを含むブロックを検出する動作が終了する。

なお、図１０に示した例によれば、Ｓ３１１の判定処理においてＫＬ情報量がしきい値と等しい場合、Ｎｏと判定された。ＫＬ情報量がしきい値と等しい場合の扱いはこれに限定されない。Ｓ３１１の判定処理においてＫＬ情報量がしきい値と等しい場合、Ｙｅｓと判定されてもよい。

また、実施形態で説明された例と同様、Ｓ３０３の処理において、２以上のワードラインが選択されてもよい。さらに信頼区間に基づいて決定された数のワードラインが選択されてもよいし、ブロック３００内の全てのワードラインが選択されてもよい。Ｓ３０３の処理において２以上のワードラインが選択された場合、Ｓ３０４〜Ｓ３０６の処理は、選択されたワードライン毎に実行される。そして、選択された何れのワードラインに関してもＳ３０６の判定処理においてＹｅｓと判定された場合、Ｓ３０７の処理が実行される。

選択された何れかのワードラインに関してＳ３０６の判定処理においてＮｏと判定された場合、制御がＳ３０８に移行する。Ｓ３０８以降の一連の処理は、Ｓ３０６の判定処理でＹｅｓとならなかったワードラインのみを対象として実行されてもよいし、２以上のワードラインを対象として実行されてもよい。２以上のワードラインが処理の対象とされる場合、Ｓ３０６の判定処理でＹｅｓとならなかったワードラインを含む信頼区間に基づいて決定された数のワードラインが選択されてもよいし、ブロック３００内の全てのワードラインが選択されてもよい。

このように変形例１によれば、第１のワードラインと第２のワードラインのそれぞれから取得されたVth分布の間のＫＬ情報量がしきい値よりも大きい場合、コントローラ１０２は、疲弊度に基づいて第３のブロック３００を選択し、第３のブロック３００の第３のワードラインのVth分布を取得する。第１のワードラインから取得されたVth分布と、第３のワードラインから取得されたVth分布と、の間のＫＬ情報量がしきい値よりも大きい場合、コントローラ１０２は、第１のブロック３００を不良ブロックとして登録する。第１のワードラインから取得されたVth分布と、第３のワードラインから取得されたVth分布と、の間のＫＬ情報量がしきい値よりも小さい場合、コントローラ１０２は、第２のブロック３００を不良ブロックとして登録する。

これによって、故障していないワードラインを含むブロック３００を不良ブロックとして登録することを防止することが可能となる。

（変形例２）
通常のリードに関するシーケンスでは、リード動作が実行され、当該リード動作によって得られたリードデータにかかるエラー訂正が実行される。そして、当該エラー訂正が失敗した場合、判定電圧をシフトしてリード動作を再実行するシフトリードが１回以上実行され、シフトリードによって得られたリードデータについて再びエラー訂正が実行される。そして、シフトリードを行ってもエラー訂正が失敗した場合、例えばディストリビューションリードが実行されることでVth分布が取得され、Vth分布に基づいて判定電圧がより適した値に変更されて、変更後の判定電圧を用いたシフトリードが実行される。

故障したワードラインを含むブロックを検出する動作は、リード動作が実行され、当該リード動作によって得られたリードデータにかかるエラー訂正が失敗したことを契機として実行されてもよい。当該リード動作は、例えば、ホスト２からのリード要求に応じたリード動作であってもよいし、メモリシステム１の内部の処理（例えばガベージコレクション）によるリード要求に応じたリード動作であってもよい。

または、上記したシーケンスにおいてVth分布の取得の契機となるエラー訂正が失敗した場合に、故障したワードラインを含むブロックを検出する動作が実行されてもよい。これによって、取得されたVth分布を、故障したワードラインを含むブロックを検出する動作と、判定電圧の変更と、の両方に利用することができる。

以下に、実施形態の変形例２を説明する。なお、実施形態と同じ処理または動作については、簡略的に説明されるか、または説明が省略される。

図１１は、実施形態の変形例２にかかるリード動作に関する一連の処理の一例を示すフローチャートである。ここでは一例として、ホスト２からのリード要求に応じてリード動作が実行される際の一連の処理を説明する。

アクセス部１１１は、ホスト２からのリード要求に応じて、或るブロック３００（第１のブロックと表記する）からデータのリードを実行する（Ｓ４０１）。エラー訂正部１１２は、リードされたデータに対し、エラー訂正を実行する（Ｓ４０２）。エラー訂正が成功した場合（Ｓ４０３：Ｙｅｓ）、故障したワードラインを含むブロックを検出する動作が開始されずに、リード動作に関する一連の処理が終了する。

エラー訂正が失敗した場合（Ｓ４０３：Ｎｏ）、第１のブロックと同じブロックグループ３１０から、第２のブロック３００を選択する（Ｓ４０４）。そして、Ｓ４０５〜Ｓ４１０において、図９のＳ２０３〜Ｓ２０８と同じ処理が実行されて、リード動作に関する一連の処理が終了する。

なお、実施形態にて説明されたように、エラー訂正部１１２は、エラー訂正能力が異なる複数の方式の符号化を実行し得る。Ｓ４０３の処理においては、複数の方式のうちの所定の方式のエラー訂正が成功したか否かが判定され得る。Ｓ４０３の処理においては、例えば、最もエラー訂正能力が弱い方式のエラー訂正が成功したか否かが判定されてもよいし、最もエラー訂正能力が強い方式のエラー訂正が成功したか否かが判定されてもよいし、中程度のエラー訂正能力を有する方式のエラー訂正が成功したか否かが判定されてもよい。

なお、エラー訂正が失敗した場合（Ｓ４０３：Ｎｏ）、変形例１において、図１０を用いて説明したＳ３０３〜Ｓ３１３の処理が実行されてもよい。

また、Ｓ４０５においては、Ｓ４０１のリードの対象となったワードラインの番号が選択されてもよい。または、Ｓ４０１のリードの対象となったワードラインを含む、信頼区間に基づいて決定された数のワードラインが選択されてもよい。または、第１のブロック３００および第２のブロック３００に含まれる全てのワードラインが選択されてもよい。

また、Ｓ４０８の判定処理において、ＫＬ情報量がしきい値以下ではないと判定された場合（Ｓ４０９：Ｎｏ）、管理部１１５は、第１のブロックを不良ブロックとして登録し、第２のブロックを不良ブロックとして登録しなくてもよい。これは、故障したワードラインを含むブロックを検出する動作は、第１のブロックからのリードが失敗して開始されたからである。

このように、コントローラ１０２は、故障したワードラインを含むブロックを検出する動作を、エラー訂正が失敗したことを契機として開始してもよい。

（変形例３）
コントローラ１０２は、ブロック３００の対（すなわち、２つのブロックの組）をｎ個、選択し、選択されたｎ個の対のそれぞれについて、故障したワードラインを含むブロックを検出する動作を順次、実行してもよい。

例えば図１２に示されるように、管理部１１５は、ブロック３００の対をｎ個、ランダムに選択する。１つの対を構成する２つのブロック３００の疲弊度は互いに類似していることとする。例えば、同じブロックグループ３１０から、１つの対を構成する２つのブロック３００が選択されてもよい。

または、ウェアレベリングの制御など、全ブロック３００の間で疲弊度が均一に近づく制御が行われている場合には、管理部１１５は、全ブロック３００（ただし不良ブロックとして登録されたブロック３００は除く）から、１つの対を構成する２つのブロック３００を選択してもよい。このとき、予め決められたアルゴリズムに従って、２つのブロック３００を選択してもよい。

ｎ個の対が確定した後、コントローラ１０２は、各対を構成する２つのブロック３００の間で、全ワードラインについてVth分布の間のＫＬ情報量に基づく故障の判断を実行する。

対を構成する２つのブロック３００を選択するためのアルゴリズムとしては、一例では、ブロック＃ｘとブロック＃（ｘ＋ｎ＋１）とによって１つの対を構成するというアルゴリズムが考えられる。管理部１１５は、ｘにｊから（ｊ＋ｎ−１）までの整数を順次代入することによって、ｎ個の対のそれぞれを構成する２つのブロック３００を選択する。ただしｊは自然数である。

対を構成する２つのブロック３００を選択するためのアルゴリズムの別の例としては、ブロック＃ｘとブロック＃（ｘ＋ｋ＊ｎ＋１）とによって１つの対を構成するというアルゴリズムが考えられる。ただしｋは自然数である。管理部１１５は、ｘにｊから（ｊ＋ｎ−１）までの整数を順次代入することによって、ｎ個の対のそれぞれを構成する２つのブロック３００を選択する。

対を構成する２つのブロック３００を選択するためのアルゴリズムのさらに別の例としては、ブロック＃ｘとブロック＃ｆ（ｘ）とによって１つの対を構成するというアルゴリズムが考えられる。ただし、ｆ（ｘ）はｘの関数である。管理部１１５は、ｘにｊから（ｊ＋ｎ−１）までの整数を順次代入することによって、ｎ個の対のそれぞれを構成する２つのブロック３００を選択する。

このように、コントローラ１０２は、信頼区間に基づいてｎを決定し、複数のブロック３００からｎ個の対を選択する。

これによって、全てのブロック３００から故障したワードラインを含むブロック３００を検出する際に、精度の高い検出を行うことが可能となる。

なお、変形例３は、変形例１と併用して適用することが可能である。

（変形例４）
２つのVth分布の間の乖離量として使用できる数値情報は、ＫＬ情報量だけに限定されない。例えば、Ｄ（Ｐ||Ｑ）が下記の式（４）によって定義されてもよい。

式（４）によれば、Ｐ（Ｘ）＝Ｑ（Ｘ）のときにＤ（Ｐ||Ｑ）＝０となることから、ＫＬ情報量に替えて、式（４）によって定義される量を、乖離量として採用され得る。

さらに、Ｄ（Ｐ||Ｑ）が下記の式（５）によって定義されてもよい。ただし、ｇ（ｘ）およびｈ（ｘ）は、ともに、ｘに関する任意の単調増加関数であり、ｇ（０）＝ｈ（０）＝０を満たす関数である。

なお、式（５）に定義されるＤ（Ｐ||Ｑ）は、距離の公理を満たす。距離の公理を満たすものであれば、式（５）に定義される量に限らず、どのように定義された量であっても、乖離量として採用され得る。

なお、変形例４は、変形例１〜３の何れの変形例とも併用され得る。

（変形例５）
以上の説明においては、プログラムイレースサイクルの回数、リード動作の回数、およびデータリテンション時間に基づいて疲弊度が演算された。疲弊度の演算方法はこれに限定されない。

例えば、管理部１１５は、プログラムイレースサイクルの回数を疲弊度として見なしてもよい。

または、管理部１１５は、プログラムイレースサイクルの回数とリード動作の回数とに基づいて疲弊度を演算してもよい。例えば、管理部１１５は、プログラムイレースサイクルの回数とリード動作の回数との重み付け加算を演算し、演算によって得られた値を対象ブロックの疲弊度と見なしてもよい。

なお、疲弊度の演算では、重み付け加算だけでなく、乗算、除算、減算、など種々の演算が実行され得る。

実施形態および変形例１〜変形例５では、ワードライン単位でVth分布が取得された。しかし、ワードラインよりも小さい記憶領域の単位でVth分布が取得されてもよいし、ワードラインよりも大きい記憶領域の単位でVth分布が取得されてもよい。

また、Vth分布の比較の処理によって、故障している虞があるワードラインが検出された場合、そのワードラインを含むブロック３００が、使用に適さない異常なブロックである不良ブロックとして登録され、使用が禁止された。不良ブロック以外のブロック３００の使用は許可された。しかし、使用の許可／禁止が設定される単位は、ブロック３００単位に限定されない。ブロック３００よりも小さい記憶領域の単位で使用の許可／禁止が設定されてもよい。また、ブロック３００よりも大きい記憶領域の単位で使用の許可／禁止が設定されてもよい。

また、Vth分布の取得の対象となる単位と、異常の検出の単位と、は同じであってもよいし、異なっていてもよい。

つまり、実施形態および変形例１〜５によれば、不揮発性のメモリとしてのＮＡＮＤストレージ１１０は、複数の記憶領域を備える。前記複数の記憶領域のそれぞれは、データに応じてしきい値電圧が設定される複数のメモリセルを備える。コントローラは、前記複数の記憶領域のうちの第１の記憶領域が備える前記複数のメモリセルの前記しきい値電圧の分布である第１の分布を取得し、前記複数の記憶領域のうちの第２の記憶領域が備える前記複数のメモリセルの前記しきい値電圧の分布である第２の分布を取得する。コントローラ１０２は、前記第１の分布と前記第２の分布との乖離量に基づいて前記第１の記憶領域または前記第２の記憶領域の異常を検出する。

これによって、故障したワードラインについて、ホスト２からのアクセス要求に応じて当該ワードラインに対するアクセスを行う前に検出することが可能となる。従って、故障したワードラインに対してアクセスされることによって起こされる応答性能の悪化を抑制することが可能となる。

また、メモリシステム１またはＮＡＮＤメモリ１０１の供給者によるFA解析を要することなくワードラインの故障を検出することが可能となる。

（付記１）
複数の記憶領域を備え、前記複数の記憶領域のそれぞれは、データに応じてしきい値電圧が設定される複数のメモリセルを備える、不揮発性のメモリと、
前記複数の記憶領域のうちの第１の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第１の分布を取得し、前記複数の記憶領域のうちの第２の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第２の分布を取得し、前記第１の分布と前記第２の分布との乖離量（divergence quantity）である第１の乖離量に基づいて前記第１の記憶領域または前記第２の記憶領域の異常を検出する、コントローラと、
を備えるメモリシステム。

（付記２）
前記コントローラは、前記複数の記憶領域からｎ個の対であってそれぞれは前記第１の記憶領域と前記第２の記憶領域の対を選択し、
前記ｎは、

によって決定され、
前記ｐは、前記第１の乖離量に許容される最大値であり、
前記Ｌｃは、信頼区間である、
付記１に記載のメモリシステム。

（付記３）
前記乖離量は、Kullback-Leibler情報量である、
付記１に記載のメモリシステム。

（付記４）
前記コントローラは、

に従ってＤ（Ｐ||Ｑ）を演算し、ｇ（ｘ）およびｈ（ｘ）は、ともに、ｘに関する任意の単調増加関数であり、ｇ（０）＝ｈ（０）＝０を満たす関数であり、前記Ｐ（ｘ）は前記第１の分布であり、前記Ｑ（ｘ）は前記第２の分布であり、
前記Ｄ（Ｐ||Ｑ）を前記乖離量として使用する、
付記１に記載のメモリシステム。

（付記５）
前記第１の記憶領域の疲弊度と前記第２の記憶領域の疲弊度とは類似している、
付記１に記載のメモリシステム。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、２ ホスト、１０１ ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）、１０２ コントローラ、１０３ ＣＰＵ、１０４ ＲＡＭ、１０５ ＥＣＣ回路、１１０ ＮＡＮＤストレージ、１１１ アクセス部、１１２ エラー訂正部、１１３ Vth分布取得部、１１４ 乖離量演算部、１１５ 管理部、２０１ 周辺回路、２０２ メモリセルアレイ、３００ ブロック、３１０ ブロックグループ

Claims (8)

1. 複数の記憶領域を備え、前記複数の記憶領域のそれぞれは、データに応じてしきい値電圧が設定される複数のメモリセルを備える、不揮発性のメモリと、
   前記複数の記憶領域のうちの第１の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第１の分布を取得し、前記複数の記憶領域のうちの第２の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第２の分布を取得し、前記第１の分布と前記第２の分布との乖離量（divergence quantity）である第１の乖離量に基づいて前記第１の記憶領域または前記第２の記憶領域の異常を検出する、コントローラと、
   を備えるメモリシステム。
2. 前記コントローラは、前記複数の記憶領域それぞれの疲弊度に基づいて前記第１の記憶領域および前記第２の記憶領域を選択する、
   請求項１に記載のメモリシステム。
3. 前記コントローラは、前記複数の記憶領域を前記疲弊度に応じて１以上のグループに分け、前記１以上のグループのうちの１つから前記第１の記憶領域および前記第２の記憶領域を選択する、
   請求項２に記載のメモリシステム。
4. 前記コントローラは、前記第１の乖離量がしきい値よりも小さい場合、前記第１の記憶領域および前記第２の記憶領域の使用を禁止せず、前記第１の乖離量が前記しきい値よりも大きい場合、前記第１の記憶領域および前記第２の記憶領域の使用を禁止する、
   請求項１から３の何れか一項に記載のメモリシステム。
5. 前記コントローラは、
   前記第１の乖離量がしきい値よりも小さい場合、前記第１の記憶領域および前記第２の記憶領域の使用を禁止せず、
   前記第１の乖離量が前記しきい値よりも大きい場合、前記複数の記憶領域から前記疲弊度に基づいて第３の記憶領域を選択し、前記第３の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第３の分布を取得し、
   前記第１の分布と前記第３の分布との乖離量である第２の乖離量が前記しきい値よりも大きい場合、前記第１の記憶領域の使用を禁止し、
   前記第２の乖離量が前記しきい値よりも小さい場合、前記第２の記憶領域の使用を禁止する、
   請求項２または３に記載のメモリシステム。
6. 前記コントローラは、プログラムイレースサイクルの回数、リード動作の回数、およびデータリテンション時間の少なくとも何れかに基づいて前記疲弊度を演算する、
   請求項２または３に記載のメモリシステム。
7. 前記コントローラは、前記第１の記憶領域に対するリード動作を実行し、前記リード動作によって得られたデータに対してエラー訂正を実行し、エラー訂正が失敗したことに応じて前記第１の分布および前記第２の分布の取得を行う、
   請求項１から６の何れか一項に記載のメモリシステム。
8. それぞれはデータに応じてしきい値電圧が設定される複数のメモリセルを備える複数の記憶領域のうちの第１の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第１の分布を取得することと、
   前記複数の記憶領域のうちの第２の記憶領域が備える複数のメモリセルのしきい値電圧の分布である第２の分布を取得することと、
   前記第１の分布と前記第２の分布との乖離量である第１の乖離量に基づいて前記第１の記憶領域または前記第２の記憶領域の異常を検出することと、
   を含む方法。

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