JP2015036999A - 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム - Google Patents

Abstract

【課題】不良領域を管理する不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステムを提供すること。【解決手段】半導体層上に積層された複数メモリセルを含むブロックユニットを複数備えたメモリセルアレイ（MAT、Plane）と、前記ブロックユニット毎に設けられ、前記ブロックユニットが不良（C level）か否か（E level）の情報を保持する第１フラグ領域と、読み出し動作または書き込み動作において前記ブロックユニットごとに前記情報を読み出し、前記情報が前記不良（C level）を示す場合、前記不良を示す情報に対応する前記ブロックユニットへのアクセスを禁止する制御部（memory controller）とを具備する。【選択図】図２Ｂ

Description

実施形態は、不良領域を管理可能な不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステムに関する。

近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。

特開２００７−２６６１４３号公報

本実施形態は、不良領域を管理可能な不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置によれば、半導体層上に積層された複数のメモリセルを含むブロックユニットを複数備えたメモリセルアレイと、前記ブロックユニット毎に設けられ、前記ブロックユニットが不良か否かの情報を保持する第１フラグ領域と、読み出し動作または書き込み動作において、前記ブロックユニットごとに前記情報を読み出し、前記情報が前記不良を示す場合、前記不良を示す情報に対応する前記ブロックユニットへのアクセスを禁止する制御部とを具備する。

第１の実施形態に係る不揮発性半導体記憶装置、及びこれを制御するメモリコントローラを示した概念図。 第１の実施形態に係るプレーン平面図。 第１の実施形態に係るプレーン内のブロックに着目した平面図。 第１の実施形態に係るメモリセルＭＣの閾値分布を示した概念図。 第１の実施形態に係るサブブロックの断面図。 第１の実施形態に係るブロックユニットの不良を示した概念図であって、図５（ａ）は図２Ｂで示したブロックユニットを拡大した平面図であり、図５（ｂ）は図４を拡大した断面図。 第１の実施形態に係るデータの読み出し動作を示し、図６（ａ）はメモリコントローラの動作を示したフローチャートであり、図６（ｂ）はステートマシンの動作を示したフローチャート。 第１の実施形態に係る書き込み動作を示し、図７（ａ）はメモリコントローラの動作を示したフローチャートであり、図７（ｂ）はステートマシンの動作を示すフローチャート。 第１の実施形態に係る消去動作を示すフローチャート。 第１の実施形態に係る消去時の動作であって、図９（ａ）はユーザメモリ領域における消去動作時の概念図であり、図９（ｂ）はフラグ領域ＦＡにおける消去動作時の概念図。 第１の実施形態の変形例に係るプレーン内のブロックに着目した平面図。 第１の実施形態の変形例に係る読み出し動作を示し、図１１（ａ）はメモリコントローラの動作を示したフローチャートであり、図１１（ｂ）はステートマシンの動作を示したフローチャート。 第１の実施形態の変形例に係る書き込み動作を示し、図１２（ａ）はメモリコントローラの動作を示したフローチャートであり、図１２（ｂ）はステートマシンの動作を示したフローチャート。 第２の実施形態に係るモニタ領域（プレーンの斜線部分）の概念図であって、図１３（ａ）はプレーンの平面図であり、図１３（ｂ）は図１３（ａ）斜線領域の拡大図。 第２の実施形態に係るモニタセルの閾値分布。 第２の実施形態に係る書き込み動作を示し、図１５（ａ）、図１５（ｂ）は書き込み動作を示したフローチャートであり、図１５（ｃ）はデータ書き込みの概念図の概念図。 第２の実施形態に係る読み出し動作及び書き込みベリファイ動作を示したフローチャート。 第３の実施形態に係るモニタ領域（プレーンの斜視図）の概念図であって、図１７（ａ）はプレーンの平面図であり、図１７（ｂ）は図１７（ａ）の拡大図、及び図１７（ｃ）は図１７（ｂ）において太枠で示した領域の回路図。 第３の実施形態に係る書き込み動作を示し、図１８（ａ）はメモリコントローラの動作を示したフローチャートであり、図１８（ｂ）はステートマシンの動作を示すフローチャート。 第３の実施形態の第２変形例に係る不揮発性半導体記憶装置であって、図１９（ａ）〜図１９（ｇ）は読み出しデータと期待値とを用いた演算を示す概念図。 第３の実施形態に係るステートマシンの動作を示し、図２０（ａ）はメモリコントローラの動作を示したフローチャートであり、図２０（ｂ）はステートマシンの動作を示すフローチャート。 第４の実施形態に係るメモリストリングを一括加工で製造した断面図、及びデータ書き込みの概念図。 第４の実施形態に係るメモリストリングを複数加工で製造した断面図、及びデータ書き込みの概念図。

以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

本実施形態に係る不揮発性半導体記憶装置は、（１）製造時、（２）出荷後の両者において、複数メモリセルによって構成される集合体（例えば、後述するＸｆｅｒで囲まれた領域＝一例としてブロックユニットＢＵ０）の不良情報を、管理するものである。

具体的に時系列で説明すると、
（１）製造時では、出荷前に集合体の状態を事前に把握し、これを上記集合体の両端に配置されたフラグ領域に当該集合体の状態（不良か否かを示す情報）を保持させ、
（２）出荷後では、上記フラグ領域に加えて、集合体内、すなわちユーザメモリ領域に、このユーザメモリ領域をリフレッシュする必要があるか否かを判断するためのモニタ領域を設ける。換言すれば、書き込みデータと一緒に不良か否かを示す情報をユーザメモリ領域内のモニタ領域に書き込み、フラグ領域およびモニタ領域に保持された情報の状態をチェックすることで集合体を管理するものである。

更に（２）出荷後において上記モニタ領域を設けず、ユーザメモリ領域に格納された書き込みデータの状態をチェックすることで集合体を管理してもよい。

なお、以下説明する不揮発性半導体記憶装置１０は、メモリコントローラ２０（制御回路）によって制御され、実際はこの不揮発性半導体記憶装置１０及びメモリコントローラ２０の組で構成される。以下、この構成を第１メモリシステムと呼ぶ。第１メモリシステムの一例として、ＳＤ^ＴＭカードやＳＳＤなどが挙げられる。

また、この第１メモリシステムは、図示せぬ外部のホスト機器と接続可能とされ、この第１メモリシステムとホスト機器とで第２メモリシステムを構成する。半導体装置はこのホスト機器による制御に従って動作する。

[第１の実施形態]
図１を用いて第１の実施形態について説明する。図１は第１の実施形態に係る第１メモリシステムの全体を示した概念図である。
メモリコントローラ２０は、以下説明する不揮発性半導体記憶装置１０を制御する。例えば、書き込み動作、読み出し動作、及び消去動作などを不揮発性半導体記憶装置１０に対して実行する。またこの書き込み動作、読み出し動作などでメモリコントローラ２０は不揮発性半導体記憶装置１０とデータの授受を行う。

不揮発性半導体記憶装置１０は、メモリセルアレイ１（図中、Cell Array）、ロウデコーダ２（図中、R/D）、センスアンプ３（図中、S/A+Cache, キャッシュ含む）、電圧発生回路４（図中、Voltage generator）、ステートマシン５（図中、FSM+ P/F）、及びレジスタ６（図中、Register）を備える。

１．＜構成＞
１．１＜メモリセルアレイ１＞
図１に示すように、メモリセルアレイ１は、例えばプレーンＰ０乃至プレーンＰ３（図１中、Plane0、Plane1、Plane2、及びPlane3と表記）を備える。これらプレーンＰ０乃至プレーンＰ３は半導体層上に順次積層された複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣによってメモリストリングＭＳが構成される。詳細については後述するがメモリストリングＭＳは電気的にビット線ＢＬ、及びソース線ＣＥＬＳＲＣと接続される。

また一例としてプレーンＰ０乃至プレーンＰ３を挙げるが、メモリセルアレイ１が保持するプレーンＰの数に限りはない。なお、プレーンＰ０乃至プレーンＰ３を区別しない場合には、単にプレーンＰと述べる。
次に図２Ａ、及び図２Ｂを用いてプレーンＰの詳細について説明する。なお、理解を助けるため、プレーンＰを制御する周辺機器の一部を併せて記載する。

１．１．１＜平面図＞
図２Ａ及び図２Ｂは共に平面図である。具体的には、図２ＡはプレーンＰ０の概念を示した平面図であって、図２ＢはプレーンＰ０内のブロックＢＬＫ０に着目した平面図である。

図２Ａに示すように、Ｐｌａｎｅ０はブロックＢＬＫ０〜ブロックＢＬＫｎを含む。ブロックＢＬＫ０〜ブロックＢＬＫｎは構成が同一であることから、以下ではブロックＢＬＫ０に着目して説明する。

図２Ｂに示すように、ブロックＢＬＫ０はブロックユニットＢＵ０〜ＢＵ３を備える。ブロックユニットＢＵ０〜ＢＵ３の各々は、複数のサブブロックＳＢ（図中、ｓｕｂ−ＢＬＫ ＳＢと表記）、サブブロックＳＢ０及びサブブロックＳＢｎの両端に配置されたフラグ領域ＦＡ、並びにＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄを含む。

サブブロックＳＢの各々には、第１方向に延びるビット線ＢＬが配置され、第２方向に延びる複数のワード線ＷＬが配置される。ビット線ＢＬには電気的に例えば１２個のメモリストリングＭＳが接続される。この１２個のメモリストリングＭＳが集まってサブブロックＳＢが形成される。

ブロックユニットＢＵ内におけるメモリストリングＭＳのうち同一のメモリセルＭＣは共通のワード線ＷＬに接続されている。なお、メモリストリングＭＳの構造の詳細については後述する。なお、メモリストリングＭＳの数は１２個に限られなく、その数は増減して良い。

例えばメモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７を含む場合、メモリセルＭＣ０〜ＭＣ３のそれぞれに接続されるワード線ＷＬ０〜ＷＬ３と、メモリセルＭＣ４〜ＭＣ７のそれぞれに接続されるワード線ＷＬ４〜ＷＬ７と、は櫛歯状に配置される。

またデータが一括して読み出される単位をページと呼ぶ。例えば図２Ｂで説明すると、ページとは各メモリセルに１ビットのデータが保持される場合に、同一ワード線ＷＬに接続されたメモリセルＭＣを第２方向に沿って形成される集合体（以下、ストリングユニット）を指す。

データを読み出す場合には、フラグ領域ＦＡも含むページ単位でデータを読み出すが、ユーザのデータを書き込む場合には、ページ単位ではなく、ページから両端のフラグ領域ＦＡに含まれる複数ビットを除いた第１の単位でデータを書き込む。

またＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄはスイッチ回路（ＭＯＳトランジスタ）を含む。これらスイッチ回路の各々は、ワード線ＷＬに接続される。つまり、Ｘｆｅｒ_Ｓは、櫛歯状に配置されるワード線ＷＬのうち、例えばワード線ＷＬ０〜ＷＬ３と接続し、Ｘｆｅｒ_Ｄは残りのワード線ＷＬ４〜ＷＬ７に接続される。スイッチ回路がオンとなると、Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄは電圧発生回路４から供給された所定の電圧をこれらワード線ＷＬに転送する。

フラグ領域ＦＡ（図中、Flag areaと表記）は、当該フラグ領域ＦＡに対応するブロックユニットＢＵが不良か否かについての情報（以下、不良情報）を保持する。このフラグ領域ＦＡは上記サブブロックＳＢと同一構造であり、メモリストリングＭＳの集合体で構成される。すなわち、不良情報は、メモリストリングＭＳを構成するメモリセルＭＣが保持している。

またこのフラグ領域ＦＡが保持する不良情報は、不揮発性半導体記憶装置１０が出荷される前に書き込まれ、出荷後でも不変な値である。すなわち不良情報は、サブブロックＳＢが保持し且つ必要に応じて消去してもよいユーザデータとは異なり、消去されてはいけないデータである。このため後述するステートマシン５は、不良情報を消去しないよう、データの消去時に所定の制御をする必要がある。

以下、図２Ｂ及び図３を用いてフラグ領域ＦＡ及びユーザメモリ領域におけるメモリセルＭＣの閾値分布を説明する。

１．１．１．１＜閾値分布＞
図３は、メモリセルＭＣ（フラグ領域ＦＡ、ユーザメモリ領域）の閾値分布を示した概念図である。横軸に閾値電圧をとり、縦軸にメモリセルＭＣの数を示したグラフである。

図示するように、メモリセルＭＣは例えば４値のデータ（２ビットデータ）を保持できる。

すなわち、図３にも示すようにユーザメモリ領域におけるメモリセルＭＣは、閾値電圧Ｖｔｈの低い順に“Ｅ”レベル（“１１”）、“Ａ”レベル（“１０”）、“Ｂ”レベル（“０１”）、及び“Ｃ”レベル（“００”）のいずれかデータを保持できる。この閾値電圧Ｖｔｈに伴う保持データは、電荷蓄積層に電荷を注入することによって変動する。

メモリセルＭＣにおける“１１”データの閾値電圧Ｖｔｈ１は消去状態を示し、０＜Ｖｔｈ１＜Ｖ_ＡＲの関係とされる。つまり、本実施形態においてメモリセルＭＣの消去状態は正側に位置する。メモリセルの消去状態は正側に限られず、例えばＶｔｈ１＜０であってもよい。

また、“１０”データの閾値電圧Ｖｔｈ２はＶ_ＡＲ＜Ｖｔｈ２＜Ｖ_ＢＲの関係とされる。“０１”データの閾値電圧Ｖｔｈ３は、Ｖ_ＢＲ＜Ｖｔｈ３＜Ｖ_ＣＲの関係とされる。

更に“００”データの閾値電圧Ｖｔｈ４は、Ｖ_ＣＲ＜Ｖｔｈ４の関係とされる。このようにメモリセルＭＣは、閾値に応じて“１１”〜“００”データいずれかの２ビットデータを保持可能とされている。

これに対し、図２Ｂに示すようにブロックユニットＢＵにおけるフラグ領域ＦＡの閾値分布は後述する“Ｃ”または“Ｅ”レベルのいずれかである。

例えば、ブロックユニットＢＵが不良であると、このブロックユニットＢＵのフラグ領域ＦＡにおける全メモリセルＭＣの閾値分布は上記“Ｃ”状態に設定される。

メモリセルＭＣが不良、及びそれ以外の理由（例えばワード線ＷＬ断線）でブロックＢＬＫが不良の場合、そのようなブロックユニットＢＵに対して読み出しを行うと、フラグ領域ＦＡのデータがデータ“Ｃ”として読み出される。したがって、フラグ領域ＦＡ自体に不良があった場合でも、ブロックユニットＢＵが不良と検出されるよう、フラグ領域ＦＡ自体に不良がないフラグ領域ＦＡにも“Ｃ”データを設定する。このようにフラグ領域ＦＡはメモリセルＭＣの不良と統一性を持たせるため“Ｃ”データを保持させる。なお、上記メモリセルＭＣは４値以上のデータを保持可能とされても良い。

また例えばブロックユニットＢＵが不良でなければフラグ領域ＦＡにおける全メモリセルＭＣの閾値分布は消去状態、すなわち“Ｅ”である。

１．１．２＜断面図＞
次に、図４を用いて上記図２Ｂの４−４´に沿ったサブブロックＳＢ０の断面図を示す。サブブロックＳＢ０は１２個のメモリストリングＭＳ、すなわちメモリストリングＭＳ０〜ＭＳ１１を備えるが、ここでは一例としてメモリストリングＭＳ０〜ＭＳ６を示す。

＜１．１．２．１＞メモリストリングＭＳ０〜ＭＳ５について
図４に示すように断面方向に沿ってメモリストリングＭＳ０〜ＭＳ５（太枠）が設けられる。

各々のメモリストリングＭＳは、半導体層ＢＧ上であって、第１方向及び第２方向にそれぞれ直交する第３方向に向かって柱状の半導体層ＳＣ１１〜ＳＣ２２が形成される。以下、半導体層ＳＣ１１〜ＳＣ２２を区別しない場合には単に半導体層ＳＣと呼ぶ。

次いで、第１方向に沿って互いに隣接する半導体層ＳＣ同士が半導体層ＢＧ内に設けられる結合部ＪＰを介して結合される。例えば、半導体層ＳＣ１１とＳＣ１２とが半導体層ＢＧ内の結合部ＪＰ０を介して結合される。このような構成を以てＵ字形状のメモリストリングＭＳ０が形成される。

その他、半導体層ＳＣ１３とＳＣ１４との組、…、半導体層ＳＣ２１とＳＣ２２との組についても同様の構成であるため、説明を省略する。

また各々のメモリストリングＭＳ内には第３方向に沿って形成されたポリシリコン層が複数設けられる。一部のポリシリコン層はワード線ＷＬとして機能し、他のポリシリコン層は選択信号線ＳＧＳ、ＳＧＤとして機能する。

選択信号線ＳＧＳ、ＳＧＤは、ワード線ＷＬを挟むような位置に設けられる。すなわち図４に示すようにワード線ＷＬの数を４本とすると、半導体層ＢＧ上に下からワード線ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０、及び選択信号線ＳＧＳの順で各々が絶縁膜を介在して積層され、同様に半導体層ＢＧ上に下からワード線ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、及び選択信号線ＳＧＤの順で各々が絶縁膜を介在して積層されている。

従って、半導体層ＳＣとこれら選択信号線ＳＧＳ、ＳＧＤ、及びワード線ＷＬとの交点に、選択トランジスタＳＴ１、メモリセルＭＣ７、メモリセルＭＣ６、…、メモリセルＭＣ１、メモリセルＭＣ０、及び選択トランジスタＳＴ２が設けられる。

なお、これら選択信号線ＳＧＳ、ＳＧＤは、メモリストリングＭＳの選択・非選択を制御する選択信号線ＳＧＳ、ＳＧＤとして機能する。

＜１．１．２．２＞ビット線ＢＬ、ソース線ＳＬについて
選択信号線ＳＧＤ及びＳＧＤを貫通する半導体層ＳＣ１１及び半導体層ＳＣ１４、半導体層ＳＣ１５及び半導体層ＳＣ１８、並びに半導体層ＳＣ１９及びＳＣ２２の一端はそれぞれビット線ＢＬ０で共通接続される。

また選択信号線ＳＧＳ及び選択信号線ＳＧＳをそれぞれ貫通した半導体層ＳＣ１２及びＳＣ１３、半導体層ＳＣ１６及びＳＣ１７、並びに半導体層ＳＣ２０の一端のそれぞれはソース線ＳＬに接続される。つまり、例えば隣接する半導体層ＳＣ１１、ＳＣ１２と半導体層ＳＣ１３、ＳＣ１４とが、このソース線ＳＬで共通接続される。

＜１．１．２．３＞ビット線ＢＬ１〜ＢＬｍ−１について
以上では、ビット線ＢＬ０に着目したが、ビット線ＢＬ１〜ＢＬｍ−１についても同様の構成である。

すなわち、ビット線ＢＬｉ（ｉ：自然数、１≦ｉ≦ｍ−１）に接続される半導体層ＳＣを半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）とする。この場合、上述した選択信号線ＳＧＳ、ワード線ＷＬ０〜７、及び選択信号線ＳＧＤがこれら半導体層ＳＣｉ１〜ＳＣ（ｉ＋１ ０）を貫通することで、各ビット線ＢＬｉに対応するように複数のメモリストリングＭＳが形成される。

なお、ビット線ＢＬｉに対応する各々のメモリストリングＭＳにおいても、隣接する半導体層ＳＣｉ１、ＳＣｉ２と半導体層ＳＣｉ３、ＳＣｉ４とが、ソース線ＳＬで共通接続される。

ここで、各メモリストリングＭＳがメモリセルＭＣ０〜ＭＣ７、並びに選択トランジスタＳＴ１、及びＳＴ２によって構成されている場合を一例に説明したが、メモリセルＭＣの数に限りはない。つまり、メモリセルＭＣは１６個でも、３２個でもよい。以下、必要に応じてメモリセルＭＣの数をｓ個（ｓ：自然数）とする場合がある。

このようにプレーンＰ０は、データを電気的に記憶するメモリセルＭＣを３次元マトリクス状に配列することで構成される。すなわち、メモリセルＭＣは、積層方向に配列されるとともに、積層方向に直交する水平方向にもマトリクス状に配列される。このように積層方向に並ぶ複数個のメモリセルＭＣは直列接続され、直列接続された複数のメモリセルＭＣによってメモリストリングＭＳを構成する。

１．２＜ロウデコーダ２＞
再度図１に戻り不揮発性半導体記憶装置１０の構成の説明をする。ロウデコーダ２は、メモリセルアレイ１内のワード線ＷＬを選択する。具体的には、ロウデコーダ２はメモリコントローラ２０が出力したブロックアドレスＢＡ、ロウアドレスＲＡ、及びストリングアドレスＳＡに従ってＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄを制御する。このＸｆｅｒ_Ｓ及びＸｆｅｒ_Ｄはスイッチとしての機能を有し、選択したワード線ＷＬに所望の電圧を転送する。なお、ワード線ＷＬに転送する上記電圧は、電圧発生回路４から供給される。

１．３＜センスアンプ３＞
センスアンプ３は、メモリコントローラ２０が出力したカラムアドレスＣＡに従ってビット線ＢＬを選択し、選択したビット線ＢＬに接続されたメモリセルＭＣの保持データを読み出す。また、選択されたビット線ＢＬに接続されたメモリセルＭＣにデータを書き込む。

この読み出しまたは書き込みの際、センスアンプ３は上記選択したビット線ＢＬに所望の電圧（例えば、内部電圧ＶＤＤ（＝１．８Ｖ）、ＶＳＳ（＝０Ｖ）など）を転送する。なお、ビット線ＢＬに転送する上記電圧ＶＤＤは電圧発生回路４から供給される。

またセンスアンプ３は、レジスタ６を介してメモリコントローラ２０と書き込みデータ及び読み出しデータの入出力を行う。

更にセンスアンプ３は読み出しデータをこれらキャッシュ回路に一時保持・演算し、その演算結果を図示せぬＸＤＬに転送する。これは、データ書き込み後のベリファイ動作であっても同様である。

１．４＜電圧発生回路４＞
電圧発生回路４は、外部から供給される電圧ＶＤＤに基づき、書き込み電圧、読み出し電圧、及び消去電圧などを発生し、次いで生成したこれら電圧をロウデコーダ２へと供給する。

なお電圧発生回路４が発生する電圧の詳細は、各動作の説明にて必要に応じて述べる。

１．５＜ステートマシン５＞
ステートマシン５は、不揮発性半導体記憶装置１０全体の動作を制御する。具体的には、メモリコントローラ２０からのコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。

ステートマシン５はこのシーケンスを実行するために、不揮発性半導体記憶装置１０内に含まれる各回路ブロックの動作を制御する。例えば、電圧制御回路４に対し、所定の電圧を生成するよう制御し、またロウデコーダ２を制御する。またビット線ＢＬに対しても同様である。

更に、ステートマシン５は、ブロックユニットＢＵの不良に関する情報を管理し、この管理情報をレジスタ６へと供給する。

具体的には、フラグ領域ＦＡにおけるメモリセルＭＣの不良情報や、ユーザメモリ領域内に設けられたメモリセルＭＣの不良情報に基づき、ステートマシン５はどのブロックユニットＢＵが不良なのか、又はどのブロックユニットＢＵをリフレッシュする必要があるのかといった管理データをレジスタ６に保持させる。

また、ステートマシン５はブロックＢＬＫの不良に関する情報を管理しても良い。この場合の不良とは、例えばワード線ＷＬの断線や後述する穴経オープンなどといった救済不可能な情報を管理する。すなわち、ステートマシン５はこのようなブロックＢＬＫをバッドブロックとして管理する。

なお、不揮発性半導体記憶装置１０が受信するコマンドは図示せぬホスト（Host）からであっても良い。

また、ステートマシン５は、ブロックＢＬＫ、ブロックユニットＢＵの不良に関する情報を管理しているが、この場合に限られず、例えばサブブロックＳＢの不良に関する情報を管理し、この管理情報をレジスタ６へと供給してもよい。

１．６＜レジスタ６＞
レジスタ６は、ブロックＢＬＫの不良情報を保持し、これら情報をステートマシン５、及びメモリコントローラ２０へと供給する。以下実施形態ではブロックユニットＢＵを用いて説明を進める。

２．不良ブロックユニットＢＵ
次に図５（ａ）、及び図５（ｂ）を用いて不良ブロックユニットＢＵについて説明する。上述したがブロックユニットＢＵが不良であるとそのブロックユニットＢＵ内のフラグ領域ＦＡは“Ｃ”データを保持する。ステートマシン５はフラグ領域ＦＡから読み出したデータに基づきブロックユニットＢＵが不良か否かを判断するが、ステートマシン５が不良ブロックユニットＢＵと判断する一例を以下２パターン示す。
・（ケースＡ）：ワード線ＷＬオープン（図５（ａ）に該当）
・（ケースＢ）：穴経オープン（図５（ｂ）に該当）
またここでは示さないが、上記以外にメモリホール同士のショートなどの場合も不良ブロックユニットＢＵと判断する。

２．１＜図５（ａ）のケース＞
図５（ａ）は、図２Ｂで示したブロックユニットＢＵを拡大した平面図である。例えばケースＡの場合、図５（ａ）に示すようにエリアＡにワード線ＷＬのオープン不良が生じている。

Ｘｆｅｒ_Ｓ、またはＸｆｅｒ_Ｄから離れた側のワード線ＷＬに電圧が掛からず正常なデータ読み出しが出来ないため、この場合Ｘｆｅｒ_Ｓ及びＸｆｅｒ_Ｄで囲まれたブロックユニットＢＵが不良領域となる。

なお、図５（ａ）ではＸｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄの両者に接続されるワード線ＷＬが断線した状態だが、ステートマシン５は、例えばＸｆｅｒ_Ｓに接続されるワード線ＷＬの一方だけが断線した場合であっても、図５（ａ）に示す範囲で不良ブロックユニットＢＵと判断する。

２．２＜図５（ｂ）のケース＞
図５（ｂ）は、上記図４を拡大した断面図である。例えばケースＢの場合、図５（ｂ）に示すようにエリアＢに穴経オープンが生じている。

この場合もビット線ＢＬからの電流Ｉがソース線ＳＬへと流れ込まないため、読み出しが出来ず、このブロックユニットＢＵは不良領域となる。すなわち、この場合であっても図５（ａ）で示した範囲が、不良領域となる。

３．読み出し動作
次に図６（ａ）、図６（ｂ）を用いて第１メモリシステムの読み出し動作について説明する。すなわち、図６（ａ）、図６（ｂ）は読み出し動作の際のステートマシン５及びメモリコントローラ２０の動作を示したフローチャートである。

なお、メモリコントローラ２０は不揮発性半導体記憶装置１０内のどのブロックユニットＢＵが不良なのかといった情報を保持していないものとする。すなわち、メモリコントローラ２０は読み出し動作の度にフラグ領域ＦＡの不良情報を判断するものとする。

３．１＜メモリコントローラ２０＞
図６（ａ）に示すようにメモリコントローラ２０は読み出しコマンド、ブロックアドレスＢＡ、ストリングアドレスＳＡ、ロウアドレスＲＡ（以下、読み出し要求と呼ぶ）を不揮発性半導体記憶装置１０に出力する。（ステップＳ０）。

その後、不揮発性半導体記憶装置１０からユーザデータ及び不良情報の両者を受信する（Ｓ１）。メモリコントローラ２０は、受信した不良情報が不良（“Ｃ”データ）であると判断すると（Ｓ２、ＹＥＳ）、受信したユーザデータを破棄する（Ｓ３）。

これに対し、ステップＳ２において不良情報が正常であると（Ｓ２、ＮＯ）、不揮発性半導体記憶装置１０から転送されたユーザデータを正常な読み出しデータとして判断する（Ｓ４）。

３．２＜ステートマシン５＞
図６（ｂ）に示すようにステートマシン５は、メモリコントローラ２０から読み出し要求があると（Ｓ６）、アドレスに応じページ単位でデータ（ユーザデータ、不良情報）を読み出す（Ｓ７）。

なお、読み出し動作に係るビット線ＢＬ、ワード線ＷＬへの電圧印加の詳細については周知であるため、説明を省略する。

その後、ステートマシン５はステップＳ７で読み出したユーザデータ及び不良情報の両者をセンスアンプ３内のキャッシュ回路（ＸＤＬ）に保持させる（Ｓ８）。

次いで、ステートマシン５はキャッシュ回路（ＸＤＬ）内のユーザデータ及び不良情報の両者をレジスタ６に一時保持させ（Ｓ９）、その後メモリコントローラ２０に出力する（Ｓ１０）。

また、ステートマシン５が不良情報をメモリコントローラ２０に出力するのは読み出し動作に限らない。例えばどのブロックユニットＢＵが不良かを知るためのコマンドを取り込んだ場合、フラグ領域ＦＡから不良情報を読み出し、これをメモリコントローラ２０に出力する動作であっても良い。

この場合、メモリコントローラ２０は読み出し動作、又は書き込み動作をする前にどのブロックユニットＢＵが不良かを管理してできていることから、無駄な読み出し動作、書き込み動作を生じさせることがなくなる。

４．書き込み動作
次に図７（ａ）、図７（ｂ）を用いて第１メモリシステムに係る書き込み動作、及び書き込みベリファイ動作について説明する。図７（ａ）、図７（ｂ）は書き込み動作、及び書き込みベリファイ動作を示すフローチャートである。
４．１＜メモリコントローラ２０＞
図７（ａ）に示すようにメモリコントローラ２０は書き込みコマンド、書き込みデータ、ブロックアドレスＢＡ、ストリングアドレスＳＡ、及びロウアドレスＲＡ（以下、書き込み要求）を不揮発性半導体記憶装置１０に出力する（Ｓ１０）。

次いで、不揮発性半導体記憶装置１０から受信したフラグ領域ＦＡのベリファイ結果を確認する（Ｓ１１）。ベリファイ結果が不良（フラグ領域ＦＡは“Ｃ”データを保持）を示す場合（Ｓ１２、ＹＥＳ）、メモリコントローラ２０は、不良情報を収集する（Ｓ１３）。

その後、ステップＳ１０で不揮発性半導体記憶装置１０に出力した書き込みデータを保持し、当該書き込みデータは次回の書き込み動作時に再度書き込む（Ｓ１４）。

これに対し、ベリファイ結果が不良を示していなければ（フラグ領域ＦＡは“Ｅ”データを保持、Ｓ１２、ＮＯ）、ステップＳ１０で転送した書き込みデータは正常に書き込まれたと判断し、書き込み動作を終了する。

４．２＜ステートマシン５＞
次いで図７（ｂ）に示すようにステートマシン５は、上記メモリコントローラ２０から書き込み要求を受信すると（Ｓ１５）、該当するメモリセルＭＣに対しベリファイ動作を実行する。具体的には、フラグ領域ＦＡにおけるメモリセルＭＣについて書き込みベリファイ（読み出し電圧は電圧Ｖ_ＡＶ）を実行する。

その結果、ベリファイ結果が不良を示す（フラグ領域ＦＡは“Ｃ”データを保持）のであれば（Ｓ１６、ＹＥＳ）、ステートマシン５はメモリコントローラ２０から受信した書き込みデータを破棄し、またベリファイ結果が優良であれば（フラグ領域ＦＡが“Ｅ”データを保持）、当該フラグ領域ＦＡのブロックユニットＢＵにデータを書き込む（Ｓ１７）。

次いで、ステートマシン５はステップＳ１６で読み出したベリファイ結果をレジスタ６に転送し、その後、当該レジスタ６が格納するベリファイ結果をメモリコントローラ２０に出力する（Ｓ１８）。

これに対し、ステートマシン５はステップＳ１５におけるベリファイ結果が不良でない（フラグ領域ＦＡは“Ｅ”データを保持）と判断すると（Ｓ１６、ＮＯ）、ステートマシン５は当該データを書き込む（Ｓ１９）。

なお、ステップＳ１６においてステートマシン５は書き込みデータを破棄せず、アドレスとは異なる他のブロックＢＬＫにデータを書き込んでもよい。

なお、書き込みベリファイ動作、及び書き込み動作に係るビット線ＢＬ、ワード線ＷＬへの電圧印加の詳細については周知であるため、説明を省略する。

４．消去動作
次に図８を用いて第１メモリシステムに係る消去動作について説明する。図８は消去動作を示したフローチャートである。
図８に示すように、メモリコントローラ２０から消去コマンド及び消去する対象のブロックアドレスＢＡを受信したら（Ｓ２０、ＹＥＳ）、ステートマシン５はこのブロックアドレスＢＡに基づいて所定のブロックＢＬＫを構成するメモリセルＭＣの保持データを消去する（Ｓ２１）。

この際、フラグ領域ＦＡが保持する不良情報を消去しないよう、ステートマシン５はビット線ＢＬの電位を制御する必要がある。

なお、消去単位はブロックＢＬＫでも良いし、ブロックユニットＢＵであっても良い。ブロックユニットＢＵ単位で消去する場合、ステートマシン５はホストからブロックアドレスＢＡ、カラムアドレスＣＡを受信する必要がある。

４．１＜電圧印加方法＞
次に図９（ａ）及び図９（ｂ）を用いて消去動作時に電圧発生回路４が発生する消去電圧、及び電圧印加方法について説明する。

図９（ａ）は図４の拡大図であり消去動作時の電圧印加を示した概念図である。また図９（ｂ）はフラグ領域ＦＡにおけるメモリストリングＭＳを拡大した断面図であり、消去動作時の電圧発生を示した概念図である。

まず、ステートマシン５からの制御を受け電圧発生回路４が発生する電圧について説明する。

４．１．１＜消去電圧＞
ステートマシン５は消去コマンドを受信すると、電圧発生回路４に電圧ＶＥＲＡ_ＢＬ（例えば２０Ｖ、または１２Ｖ）、電圧ＶＥＲＡ_ＳＬ（例えば２０Ｖ）、電圧ＶＥＲＡ_ＳＧＤ（例えば１２Ｖ）、電圧ＶＥＲＡ_ＳＧＳ（例えば２０Ｖ）、及び電圧ＶＥＲＡ_ＷＬ（例えば０．５Ｖ）を発生させ、これら電圧をブロックユニットＢＵ内のワード線ＷＬ、ビット線ＢＬ、並びに選択トランジスタＳＴ１及びＳＴ２のゲートに供給させる。

４．１．１＜図９（ａ）：ユーザメモリ領域について＞
すると図９（ａ）に示すようにビット線ＢＬ（２０Ｖ）と選択トランジスタＳＴ１のゲート（１２Ｖ）との間でＧＩＤＬが発生し、半導体層ＳＣの電位が２０Ｖ程度に達するまでホールがソース線ＳＬ方向に流れる。このため、発生したホールは半導体層ＳＣ内に蓄積され、電位が上昇する。すなわち、半導体層ＳＣの電位が上昇する。

これに対し、ワード線ＷＬには電圧０．５Ｖ程度が印加されている。したがってワード線ＷＬと半導体層ＳＣとの電位差によってメモリセルＭＣ（電荷蓄積層）内の電子が半導体層ＳＣに吐き出される。これによってデータの消去が実行される。

ここではユーザメモリ領域における消去動作について説明した。この消去動作をフラグ領域ＦＡについても同様に行うと不良情報が消えてしまう。すなわち、図９（ａ）に示すようにビット線ＢＬと選択トランジスタＳＴ１のゲートとの間でＧＩＤＬを発生させると不良情報が消えてしまう。そこでステートマシン５は以下図９（ｂ）のような制御を行う。

４．１．２＜図９（ｂ）フラグ領域ＦＡについて＞
図９（ｂ）に示すように、ビット線ＢＬ以外の電位は上記ブロックユニットＢＵ内のユーザメモリ領域に印加される電圧と同じ電圧値である。

ここで、フラグ領域ＦＡ内のビット線ＢＬには選択トランジスタＳＴ１のゲートに印加される電圧ＶＥＲＡ_ＳＧＤと同じ値の電圧を印加する。すなわち、ビット線ＢＬと選択トランジスタＳＴ１間で電位差を生じさせずＧＩＤＬの発生を抑制する。これにより、消去動作時であってもフラグ領域ＦＡが保持する不良情報は消去されることを防止する。

以上のように第１の実施形態に係るメモリセルアレイ１の構造であると、ビット線ＢＬに転送する電圧によって消去する／しないが制御出来る。このため、例えば半分のブロックＢＬＫ(半ページ)の消去が可能となる。このように半ページでのデータ管理が可能であればよりフレキシビリティの高い使い方ができる。

＜第１の実施形態に係る効果＞
第１の実施形態に係る第１メモリシステムであると、（１）の効果を得ることが出来る。
（１）救済効率を向上させることが出来る。
今までは上記ワード線ＷＬのオープン不良に限らず半導体層ＳＣのオープン不良であっても１ブロックＢＬＫが不良と判断していた。

これに対し、第１の実施形態ではブロックＢＬＫを複数のブロックユニットＢＵに分け、ブロックユニットＢＵ単位（Ｘｆｅｒ_Ｓ、Ｘｆｅｒ_Ｄで区切られた単位）にフラグ領域ＦＡを配置している。

そしてこのフラグ領域ＦＡはブロックＢＬＫのサイズからすると大きな回路面積の増加とはならない。つまり、回路面積を増加させることなく、救済効率を向上することが出来る。

このように、ブロックＢＬＫを複数に分割することで、今までは救済できなかった領域も救済することが出来る。

具体的には第１の実施形態に係る第１メモリシステムあるとブロックＢＬＫ内に設けた複数のブロックユニットＢＵ毎にフラグ領域ＦＡを配置しているため、ステートマシン５が管理する１つずつの領域が小さくなる。したがって、ブロックＢＬＫ０内の例えばブロックユニットＢＵ０が不良と判断されたとしても、他のブロックユニットＢＵ１〜ＢＵ３が優良な領域でればこれら領域は救済することが出来る。

なお一例として４つのブロックユニットＢＵに分けたが、より多くのブロックユニットＢＵで構成させることも出来る。

＜変形例＞
次に図１０、図１１（ａ）、及び図１１（ｂ）を用いて第１実施形態に係る変形例について説明する。変形例は、フラグ領域ＦＡが他のブロックユニットＢＵの不良情報をも保持する点で上記実施形態と異なる。変形例に係る構成によると、あるブロックユニットＢＵが不良であることの信頼性を、不良の無い他のブロックユニットＢＵに配置されるフラグ領域ＦＡの不良情報で確認するものである。

１．構成
図１０に変形例に係るブロックＢＬＫ０の平面図を示す。図示するようにブロックＢＬＫ０を構成する各々のブロックユニットＢＵ０〜ＢＵ３の両端にはフラグ領域ＦＡ０〜ＦＡ３が配置される。

これらフラグ領域ＦＡ０〜ＦＡ３には、ブロックユニットＢＵ０〜ＢＵ３に対応した不良情報が保持される。例えばブロックユニットＢＵ１に着目すれば、ブロックユニットＢＵ１内にフラグ領域ＦＡ０〜ＦＡ３が配置される。すなわち、ブロックユニットＢＵ１に対応する不良情報を保持するフラグ領域ＦＡ１だけでなく、ブロックユニットＢＵ１内に他のブロックユニットＢＵ０、ＢＵ２、ＢＵ３に対応する不良情報をもフラグ領域ＦＡ０〜ＦＡ３で保持する。

以下では、ブロックユニットＢＵ３を不良領域（フラグ領域ＦＡ＝“Ｃ”、図１０中、“不良領域”と記載）、その他ＢＵ０、ＢＵ１、及びＢＵ２を優良な領域（フラグ領域ＦＡ＝“Ｅ”）として話を進める。

２．読み出し動作
次に上記図１０、並びに図１１（ａ）及び図１１（ｂ）を用いて読み出し動作について説明する。

図１１（ａ）はメモリコントローラ２０の動作を示したフローチャートであり、図１１（ｂ）はステートマシン５がメモリコントローラ２０からの読み出しコマンドを受信した際の動作を示したフローチャートである。

なお、メモリコントローラ２０からブロックアドレスＢＡ、ストリングアドレスＳＡ、カラムアドレスＣＡ、及びロウアドレスＲＡを受信すると、ステートマシン５は読み出し対象とされたメモリセルＭＣの保持データに加え、この読み出し対象とされるメモリセルＭＣを含むブロックＢＬＫ内に設けられた全フラグ領域ＦＡの不良情報を読み出すものとする。

以下読み出し動作では、他のフラグ領域ＦＡが不良領域か否かについて、自身の不良領域が“Ｃ”ではないフラグ領域ＦＡの中で、他のフラグ領域ＦＡが不良領域か否かを多数決で決定する方法を採用する。

以下、読み出し対象をブロックユニットＢＵ３内のメモリセルＭＣ（以下、メモリセルＭＣ_read）とする。

２．１＜メモリコントローラ２０＞
次に図１１（ａ）を用いてステートマシン５からフラグ領域ＦＡ０〜ＦＡ３の不良情報を受信した後のメモリコントローラ２０の動作について説明する。なお、一例に図１０のケースを用いる。すなわち、メモリコントローラ２０はステートマシン５に対して読み出し要求を発行した後（Ｓ３０）、このステートマシン５から読み出しデータ、及び不良情報を受信する（Ｓ３１）。

次いでメモリコントローラ２０は、ブロックユニットＢＵ_Ｎのフラグ領域ＦＡ_Ｎ（Ｎ：０以上の整数）のメモリセルＭＣの保持データをチェックする（Ｓ３２）。

ステップＳ３２の結果、ブロックユニットＢＵ_Ｎのフラグ領域ＦＡ_Ｎに設けられたメモリセルＭＣの保持データが“Ｅ”レベル（すなわち、優良）でなければ（Ｓ３３、ＮＯ）、当該ブロックユニットＢＵ_Ｎを不良領域と判定する（Ｓ３４）。

次いで、メモリコントローラ２０は全てのブロックユニットＢＵについてチェックしたかを確認する（Ｓ３５）。図１０に従えば、ブロックユニットＢＵ_０〜ＢＵ_３まですべてチェックしていれば（Ｓ３５、ＹＥＳ）、フラグ領域ＦＡに設けられたメモリセルＭＣの保持データが“Ｅ”レベルと判断されたブロックユニットＢＵ_Ｎに配置されるフラグ領域ＦＡ_Ｍ（Ｍ：０以上の整数）が不良領域か否かをチェックする（Ｓ３６）。

当該フラグ領域ＦＡ_Ｍに設けられたメモリセルＭＣの保持データが“Ｅ”レベルでなければ、すなわち“Ｃ”レベルであれば（Ｓ３７、ＹＥＳ）、当該フラグ領域ＦＡ_Ｍに対応するブロックユニットＢＵ_Ｎを不良領域と判定する（Ｓ３８）。

図１０に従えば、ブロックユニットＢＵ０〜ＢＵ２のいずれかに設けられたフラグ領域ＦＡ３の保持データに基づいて、メモリコントローラ２０はブロックユニットＢＵ３が不良領域と判定する。

その後、メモリコントローラ２０が全てのブロックユニットＢＵ_Ｎについてチェックしていれば（Ｓ３９、ＹＥＳ）、メモリコントローラ２０は不良領域と判定したブロックユニットＢＵ_Ｎに関しての読み出しデータを破棄する（Ｓ４０）。

なお、ステップＳ３５において全てのブロックユニットＢＵについてチェックしてなければ（Ｓ３５、ＮＯ）、メモリコントローラ２０はＮに＋１をカウントして、次のブロックユニットＢＵについてステップＳ３２の動作に以降する（Ｓ４１）。

またステップＳ３９において全てのブロックユニットＢＵについてチェックしてなければ（Ｓ３５、ＮＯ）、メモリコントローラ２０はＭに＋１をカウントして、次のブロックユニットＢＵについてステップＳ３６の動作に以降する（Ｓ４２）。

なお、上記フローチャートではブロックユニットＢＵ０〜ＢＵ２内のうち１つでもフラグ領域ＦＡ３について“Ｃ”が有れば、ブロックユニットＢＵ３を不良領域と判断したが、これに限られない。

他の判定方法として、多数決によって判定する手法がある。以下、具体的に説明する。

図１０に従って具体的に説明すると、メモリコントローラ２０は、ブロックユニットＢＵ０、ＢＵ１、及びＢＵ２内のフラグ領域ＦＡ３の不良情報の多数決をとる。つまり多数決によって、フラグ領域ＦＡ３が不良領域であれば、メモリコントローラ２０は対応するブロックユニットＢＵ３を判定しても良い。

また、メモリコントローラ２０はブロックユニットＢＵ３に配置されたフラグ領域ＦＡ３の不良情報について、Ｘｆｅｒ_ＳまたはＸｆｅｒ_Ｄフラグ領域ＦＡ３のいずれか一方にでも“Ｃ”を示せば、ブロックユニットＢＵ３は不良ではないかと判断し、上記ステップＳ３７の動作を実行する。

２．２＜ステートマシン５＞
図１１（ｂ）に示すようにメモリコントローラ２０によって読み出し動作が要求されると、ステートマシン５は上記第１実施形態で説明したステップＳ６〜ステップＳ１０までの動作を実行する（ステップＳ６〜ステップＳ１０）。なお、ステップＳ１０で出力される不良情報とは、図１０におけるブロックユニットＢＵ０〜ブロックユニットＢＵ３のそれぞれに配置されたフラグ領域ＦＡ０〜ＦＡ３の不良情報である。

３．書き込み動作
３．１＜メモリコントローラ２０＞
次に図１２（ａ）を用いてメモリコントローラ２０の動作についてフローチャートを用いて説明する。
メモリコントローラ２０は、ステートマシン５に書き込み要求を行う（Ｓ６０）。具体的には書き込みコマンド、書き込みデータ等を出力する。その後、ステートマシン５からブロックユニットＢＵ０〜ＢＵ３の各々のフラグ領域ＦＡ０〜ＦＡ３の不良情報を受信すると（Ｓ６１）、これら全フラグ領域ＦＡ０〜ＦＡ３の不良情報をチェックし、書き込み対象としたブロックユニットＢＵ３が不良領域か否かを判定する（Ｓ６２）。

判定方法は上記読み出し方法で説明した多数決を採用しても良いし、それ以外の方法であっても良い。

判定方法の結果、メモリコントローラ２０は、ブロックユニットＢＵ３が不良領域であると判断すると（Ｓ６２、ＹＥＳ）、ブロックユニットＢＵ３への書き込みを停止し、以後このブロックユニットＢＵ３へのアクセスを行わない。

その後、メモリコントローラ２０は一度不揮発性半導体記憶装置１０に転送した書き込みデータを自身のデータ格納領域に保持させ、例えば次回以降の書き込み動作において書き込む（Ｓ６３）。

またメモリコントローラ２０がブロックユニットＢＵ３は優良なブロックＢＬＫであると判断すると（Ｓ６２、ＮＯ）、次の書き込み動作に以降する。

３．２＜ステートマシン５＞
次に図１２（ｂ）を用いて、ステートマシン５の書き込み動作について説明する。
メモリコントローラ２０から書き込み要求を受信すると（Ｓ１５）、ステートマシン５はメモリコントローラ２０から受信した各アドレスに従ってデータを書き込む。次いで、書き込んだデータに対して書き込みベリファイを実行する（Ｓ７４）。

その後、メモリコントローラ２０はステップＳ２〜Ｓ４を実行する。なお、ステップＳ４で出力される不良情報とは、図１０におけるブロックユニットＢＵ０〜ブロックユニットＢＵ３のそれぞれに配置されたフラグ領域ＦＡ０〜ＦＡ３の不良情報である。

＜変形例に係る効果＞
変形例に係る第１メモリシステムであると（１）の効果に加え、（２）の効果を得ることが出来る。
（２）不良情報の信頼性を向上出来る。
すなわち、変形例に係る第１メモリシステムあると、各々のブロックユニットＢＵにそのブロックユニットＢＵの不良情報を保持するフラグ領域ＦＡを備えるだけでなく、他のブロックユニットＢＵの不良情報を保持するフラグ領域ＦＡを備える。

このため、本当にブロックユニットＢＵが不良領域なのか否かという判断を、優良なブロックユニットＢＵに委ねることが出来る。

これはいずれかのブロックユニットＢＵが優良なブロックユニットＢＵであれば、対応するフラグ領域ＦＡの不良情報の誤りが少ないといった傾向に鑑みたものである。

このように変形例ではブロックユニットＢＵに対応するフラグ領域ＦＡの不良情報をチェックしつつ、他のブロックユニットＢＵに対応するフラグ領域ＦＡの不良情報によっても不良か否かの確認が出来るため、不良情報の信頼性を向上することが出来る。

［第２実施形態］
次に図１３〜図１６を用いて第２の実施形態に係る第１メモリシステムについて説明する。第２の実施形態に係る第１メモリシステムは、上述した（２）出荷後における不良管理（その１）である。

上述したが第２実施形態以降では、上記第１実施形態のフラグ領域ＦＡ０〜ＦＡ３に加えて、更にモニタ領域を備える。このモニタ領域とはフラグ領域ＦＡとは異なる機能を有する。具体的に説明すると、モニタ領域はブロックユニットＢＵのデータリフレッシュタイミングを知るための機能を有する。

以下、第２実施形態以降において、ブロックＢＬＫの不良情報を保持する領域をモニタ領域、そのモニタ領域に設けられるメモリセルＭＣをモニタセルＭＣmoni、このモニタセルＭＣmoniから読み出したデータをモニタデータＭＤと呼ぶ。

１．モニタ領域の概念図（その１）
図１３（ａ）、図１３（ｂ）にモニタ領域（プレーンＰ０の斜線部分）の概念図を示す。図１３（ａ）はプレーンＰ０の平面図であり、図１３（ｂ）は図１３（ａ）の拡大図である。

図１３（ａ）に示すように、第２実施形態におけるモニタ領域は例えばブロックＢＬＫ０〜ブロックＢＬＫｎを貫通するように設けられる。具体的にはモニタ領域は、例えばあるサブブロックＳＢ内に設けられ且つ複数ビット線ＢＬに接続される複数のメモリストリングＭＳによって構成される。

図１３（ｂ）にビット線ＢＬ（ｉ−１）、ビット線ＢＬｉ、ビット線ＢＬ（ｉ＋１）、及びこれらに接続されたメモリストリングＭＳの回路図を示す。

第２実施形態に係るモニタセルＭＣmoniは、これらビット線ＢＬ（ｉ−１）、ビット線ＢＬｉ、及びビット線ＢＬ（ｉ＋１）に接続されたメモリストリングＭＳを構成する全メモリセルＭＣである。なお、以下説明する書き込み動作では、メモリセルＭＣの耐性を監視するためメモリセルＭＣmoniの閾値分布を“Ｃ”（“００”）レベルで書き込むこととする。

すなわち、あるページ方向でみるとどのブロックＢＬＫが選択された場合であっても必ず３つのメモリセルＭＣmoniからモニタデータＭＤが読み出される。

なお、ここではビット線ＢＬ（ｉ−１）、ビット線ＢＬｉ、及びビット線ＢＬ（ｉ＋１）の３本のビット線ＢＬを一例に挙げたがビット線ＢＬの本数に限りはない。すなわち、対応するブロックユニットＢＵに書き込まれたデータをリフレッシュするタイミングの精度を向上させたい場合にはモニタセルＭＣmoniの数を増加させればよい。

またなお、不良を示すモニタセルＭＣmoniの分布に応じてブロックＢＬＫ０〜ＢＬＫｎ（プレーンＰ０）の各々を不良領域と判断しても良いし、あるブロックＢＬＫｕ（ｕ：自然数、０≦ｕ≦ｎ）を不良領域としても良い。

２．不良セルの判断について
図１４にメモリセルＭＣmoniの閾値分布を示す。この閾値分布を用いて、ステートマシン５による不良領域の判断について説明する。上述したが、メモリセルＭＣmoniの閾値分布を“Ｃ”（“００”）とする。

図１４に示すように縦軸にモリセルＭＣの数を取り横軸に電圧を取った時、モニタセルＭＣmoniの閾値分布の下裾の電圧を電圧ＶＣＧ_ＣＶとする。

図１４に示すようにモニタセルＭＣmoniのデータ保持能力が低下すると（点線の分布=>実線の分布へ遷移）閾値分布が電圧ＶＣＧ_ＣＶを下回る。

後述するが、あるブロックＢＬＫｍまたはブロックＢＬＫ０〜ＢＬＫｎにおいて閾値分布のうち電圧ＶＣＧ_ＣＶを下回るセル（領域Ｂ）が例えば半数以上存在すると、これらブロックＢＬＫｍまたはブロックＢＬＫ０〜ＢＬＫｎが不良領域である可能性が高くなる。ステートマシン５はこの領域ＢのモニタセルＭＣmoniの数をカウントし、当該ブロックＢＬＫ０〜ＢＬＫｎ（またはブロックＢＬＫｍ）が不良領域であることをメモリコントローラ２０に伝える。

３．書き込み動作（その１）
次に図１５（ａ）〜図１５（ｃ）を用いて第２の実施形態に係る書き込み動作を説明する。図１５（ａ）、図１５（ｂ）に第１メモリシステムに係る書き込み動作を示し、図１５（ｃ）にデータ書き込みの概念図を示す。なおここでは、ブロックＢＬＫ０のストリングＭＳ０を構成するワード線ＷＬ０〜ＷＬ７に書き込み動作を実行するものとする。
３．１＜メモリコントローラ２０＞
図１５（ａ）に示すようにメモリコントローラ２０は不揮発性半導体記憶装置１０に対し書き込み要求を行う（Ｓ８０−１）。

３．２＜ステートマシン５＞
図１５（ｂ）に示すようにステートマシン５は、メモリコントローラ２０から書き込み要求を受けると（Ｓ８０、ＹＥＳ）、ホストから出力されたブロックアドレスＢＡ、ストリングアドレスＳＡ、ロウアドレスＲＡ、及びカラムアドレスＣＡに従って所定の書き込み動作を実行する（Ｓ８１）。

具体的には、図１５（ｃ）に示すようにモニタ領域のメモリセルＭＣには“Ｃ”レベルのデータを書き込み、モニタ領域以外であれば、そのメモリセルＭＣには通常のデータを書き込む。

４．読み出し動作（その１）
次に図１６（ａ）、及び図１６（ｂ）を用いて第１メモリシステムの読み出し動作について説明する。以下読み出し動作は、ベリファイ電圧Ｖ＿ＡＶ、電圧Ｖ＿ＢＶ、及び電圧Ｖ＿ＣＶで読み出し動作を行い、閾値が“Ｃ”レベルから位置する落ちしているモニタセルＭＣmoniの数をカウントするものである。

４．１＜メモリコントローラ２０＞
図１６（ａ）に示すように、メモリコントローラ２０は不揮発性半導体記憶装置１０に対して読み出し要求を行う（Ｓ９０−１）。

４．２＜ステートマシン５＞
図１６（ｂ）に示すように、メモリコントローラ２０から読み出し要求があると（Ｓ９０）、ステートマシン５はブロックアドレスＢＡ、ストリングアドレスＳＡ、カラムアドレスＣＡ、及びロウアドレスＲＡに従ってページ単位でデータ読み出しを実行する（Ｓ９１）。

次いで、あるページで見たとき、モニタ領域において電圧ＶＣＧ_ＣＶよりも高いモニタセルＭＣmoniの数がクライテリア以上、例えば半分以上であるかカウントする（Ｓ９２）。カウントの結果、図１４で示すエリアＡよりも高い閾値に位置するモニタセルＭＣmoniが（モニタセルＭＣmoniの）全体の半分以上であれば（Ｓ９２、ＹＥＳ）、ブロックＢＬＫ（またはブロックユニットＢＵ）は優良と判断し、必要に応じて読み出し動作を続ける。

これに対し、カウントした結果図１４に示すエリアＢよりも閾値が下に位置するモニタセルＭＣmoniが（モニタセルＭＣmoniの）全体の半分以上であれば（Ｓ９２、ＮＯ）、ステートマシン５はブロックＢＬＫ（またはブロックユニットＢＵ）をリフレッシュする必要があると判断し、この領域のデータを他の優良はブロックＢＬＫ０〜ブロックＢＬＫｍ（またはブロックユニットＢＵ）へと移動させる（Ｓ９４）。

なお、第２実施形態の消去動作によって、モニタ領域以外のメモリセルＭＣの保持データだけでなく、モニタ領域におけるメモリセルＭＣの保持データについても消去される。

＜第２の実施形態に係る効果＞
第２の実施形態に係る第１メモリシステムあると、（３）の効果を得ることが出来る。
（３）高い確率でユーザメモリ領域のデータ保持能力を確認することが出来る。
すなわち、第２の実施形態に係る第１メモリシステムあると、ユーザメモリ領域にモニタセルＭＣmoniを配置している。

このためモニタセルＭＣmoniは、実際の書き込みデータと同様な温度条件、書き込み、消去によって掛かる負荷などを与えることが出来る。従って、モニタセルＭＣmoniであっても、実際の書き込みデータに近い状態でブロックＢＬＫ（またはブロックユニットＢＵ）のリフレッシュが必要か否かを確認することが出来る。

［第３の実施形態］
次に図１７（ａ）〜図１７（ｃ）を用いて第３の実施形態に係る不揮発性半導体記憶装置１０について説明する。第３の実施形態に係る不揮発性半導体記憶装置１０は、上述した（２）出荷後における不良管理（その２）である。

１．モニタ領域の概念図（その２）
図１７（ａ）〜図１７（ｃ）にモニタ領域（プレーンＰ０の斜線部分）の概念図を示す。図１７（ａ）はプレーンＰ０の平面図であり、図１７（ｂ）は図１７（ａ）の拡大図、及び図１７（ｃ）は図１７（ｂ）において太枠で示した領域の回路図である。

図１７（ａ）に示すように、本実施形態におけるモニタ領域はブロックＢＬＫ０〜ブロックＢＬＫｎのそれぞれに設けられ、具体的には各々のブロックＢＬＫを構成する複数ブロックユニットＢＵを跨ぐように配置される。換言すれば、ページ方向に向かってモニタ領域が形成される。

図１７（ｂ）にブロックＢＬＫｕに着目した平面図を示す。上記第１の実施形態でも説明したがブロックＢＬＫｕ内はブロックユニットＢＵ０〜ＢＵ３を含む。これらブロックユニットＢＵ０〜ＢＵ３の各々を構成するメモリストリングＭＳのうち、メモリストリングＭＳ０内のメモリセルＭＣ０をモニタ領域とする。

具体的には図１７（ｃ）に示すようにワード線ＷＬ０に接続され、且つページ方向に形成されるメモリセルＭＣ０がモニタセルＭＣmoniである。

なお、本実施形態においてもモニタセルＭＣmoniには“Ｃ”レベル（“００”）の閾値分布を書き込む。

２．書き込み動作（その２）
次に図１８（ａ）及び図１８（ｂ）を用いて本実施形態に係る第１メモリシステムの書き込み動作について説明する。

２．１＜メモリコントローラ２０＞
図１８（ａ）に示すように、ステップＳ７０の動作を実行する。第３の実施形態においてステップＳ７０ではメモリコントローラ２０がステートマシン５に対し、ブロックアドレスＢＡ、ストリングアドレスＳＡ、及びカラムアドレスＣＡ、並びにデータを出力する。

この際、メモリコントローラ２０は、ストリングアドレスＳＡ及びロウアドレスＲＡがメモリストリングＭＳ０及びワード線ＷＬ０を示す場合、対応するデータとして“００”（Ｃレベル）データを転送する。

これに対し、ストリングアドレスＳＡ及びロウアドレスＲＡがメモリストリングＭＳ０及びワード線ＷＬ０以外を示す場合、メモリコントローラ２０は対応するデータとして通常データを転送する。

２．２＜ステートマシン＞
図１８（ｂ）に示すように、メモリコントローラ２０から書き込み要求があると、ステップＳ８０、及びＳ８１の動作を実行する。

具体的には、メモリコントローラ２０から転送されたアドレス及びデータに基づきメモリストリングＭＳ０及びワード線ＷＬ０に対応するメモリセルＭＣには“００”データを書き込み、それ以外のメモリセルＭＣには通常データを書き込む。

３．読み出し動作及び書き込みベリファイ動作
本実施形態における書き込み動作も、上記第２の実施形態における「読み出し動作及び書き込みベリファイ動作（その１）」と同一であるため説明を省略する。

＜第３の実施形態に係る効果＞
第３実施形態に係る第１メモリシステムあると、上記（３）の効果を得ることが出来、（３）については更にその効果を上げることが出来る。
すなわち、第３の実施形態であると、ページ方向にモニタ領域を配置する。このため、例え、各メモリストリングＭＳ０に１つのモニタセルＭＣmoniだけであっても高い精度でブロックＢＬＫの不良状態を確認することが出来る。

これは、ブロックＢＬＫを貫通するビット線ＢＬの本数が多いためモニタセルＭＣmoniを多く設けることができるからである。

なお、モニタセルＭＣmoniをメモリストリングＭＳ０のワード線ＷＬ０とした理由は、書き込み動作及び読み出し動作においてデータの読み、書きのいずれも最初のアクセスは各ブロックＢＬＫのメモリストリングＭＳ０、且つワード線ＷＬ０であるからである。つまり、最初のデータを読み出しさえすれば、当該ブロックＢＬＫがリフレッシュする必要があるか否かをすぐさま確認することが出来る。

なお、第３の実施形態では、メモリコントローラ２０の制御に従ってステートマシン５がメモリストリングＭＳ０、且つワード線ＷＬ０のメモリセルＭＣに“００”データを書き込んでいたが、これに限られない。

つまり、“００”データの書き込みは、各ブロックユニットＢＵにおいて最初にアクセスするメモリストリングＭＳ、且つワード線ＷＬのアドレスに対応するメモリセルＭＣでよく、メモリストリングＭＳ０且つワード線ＷＬ０のメモリセルＭＣに限られない。

＜第２変形例＞
次に図１９（ａ）〜図１９（ｈ）を用いて第３の実施形態の変形例（以下、第２変形例）に係る第１メモリシステムについて説明する。第２変形例に係る第１メモリシステムは、フラグ領域ＦＡ、及びモニタセルＭＣmoniを設けず、実際の書き込みデータを用いてブロックＢＬＫ（またはブロックユニットＢＵ）をリフレッシュする必要かあるか否かを把握するものである。

具体的には、フラグ領域ＦＡ、及びモニタセルＭＣmoniを設けず、ユーザデータ（“００”）における保持能力の低下したメモリセルＭＣの数をカウントし、カウント値に応じてブロックＢＬＫ（又はブロックユニットＢＵ０〜ＢＵ３のいずれか）を不良領域と判定する点で、上記第２の実施形態と異なる。

不良状態を把握する具体的手法として電圧ＶＣＧ_ＣＶで読み出したユーザデータと電圧ＶＣＧ_ＣＶ_−α（＜電圧ＶＣＧ_ＣＶ）で読み出したユーザデータとのＸＯＲ演算結果が、例えば“１”であるメモリセルＭＣの数をカウントし、結果が規定値以上であった場合にブロックＢＬＫ（又はブロックユニットＢＵ０〜ＢＵ３）はリフレッシュする必要がある領域と判定する。

１．読み出しデータと期待値とを用いた演算の概念図
図１９（ａ）〜図１９（ｇ）を用いて読み出しデータと期待値とを用いた演算について説明する。

以下では、図３においてメモリセルＭＣの閾値電圧が“Ｃ”レベルに位置する場合、メモリセルＭＣから“１”データが読み出されるものとし、それ以外、すなわち“Ｅ”レベル〜“Ｂ”レベルに位置するメモリセルＭＣから“０”データが読み出されるものとする。

図１９（ａ）はビット線ＢＬに読み出されたデータを示した概念図であり、図１９（ｂ）はビット線ＢＬ毎に所定のベリファイ電圧（ここでは、電圧ＶＣＧＲ_ＣＶ、及び電圧ＶＣＧＲ_ＣＶ）で読み出した結果（“１”、又は“０”：図中、Ｃ１及びＣ２と記載）、並びにこのＣ１とＣ２とのＸＯＲ演算結果を示した表である。

更に図１９（ｃ）〜図１９（ｇ）はビット線ＢＬ０〜ＢＬ３、ＢＬ（ｍ−１）、及びＢＬｍから読み出されたデータの閾値分布を示す。

図１９（ａ）に示すようにブロックＢＬＫｕ、メモリストリングＭＳ０、及びワード線ＷＬ０を読み出し対象とする。この時、ビット線ＢＬ０〜ＢＬｍには“１”または“０”のいずれかデータが読み出されるものとする。

図１９（ｂ）に示すように、縦軸にセンスアンプ３が電圧ＶＣＧ_ＣＶで読み出したデータ（以下、データＣ１）、センスアンプ３が電圧ＶＣＧ_ＣＶ_−αで読み出したデータ（以下、データＣ２）、並びにデータＣ１及びデータＣ２でＸＯＲ演算した結果（Ｅｒｒｏｒ）を取り、横軸にビット線ＢＬを取る。なお、演算結果はセンスアンプ３内のＸＤＬ（レジスタ６とデータのやりとりをするキャッシュ回路）に格納される。

図１９（ｂ）、並びに図１９（ｃ）、（ｄ）、及び（ｆ）に示すような閾値電圧を有するメモリセルＭＣは、電圧ＶＣＧ_ＣＶ、及び電圧ＶＣＧ_ＣＶ_−αのいずれで読み出し動作を行ってもデータＣ１、及びＣ２は“０”である。従って、データＣ１及びＣ２のＸＯＲ演算結果は“０”となる。

また、図１９（ｅ）に示すような閾値電圧を有するメモリセルＭＣは、電圧ＶＣＧ_ＣＶ、及び電圧ＶＣＧ_ＣＶ_−αのいずれで読み出し動作を行うといずれもデータＣ１及びＣ２は“１”である。従って、データＣ１及びＣ２のＸＯＲ演算結果は“０”となる。

これに対し、図１９（ｇ）に示すような閾値電圧を有するメモリセルＭＣは電圧ＶＣＧ_ＣＶ_−αで読み出すと“１”（データＣ２）であるが、電圧ＶＣＧ_ＣＶで読み出すと“０”（データＣ１）となる。従ってデータＣ１及びＣ２のＸＯＲ演算結果は“１”となる。

なお、この演算結果は、“０”、“１”いずれにしてもＸＤＬに格納され、その後レジスタ６に転送された後、ステートマシン５によってホストへと出力される。

２．読み出し動作
次に図２０（ａ）、及び図２０（ｂ）を用いて読み出し動作時の第１メモリシステムの動作について説明する。
２．１＜メモリコントローラ２０＞
メモリコントローラ２０はステートマシン５に読み出し要求を行う（Ｓ１１０）。その後、ステートマシン５から読み出しデータを受信する（Ｓ１１７）。

２．２＜ステートマシン５＞
ステートマシン５はホストから読み出し要求があると、受信したブロックアドレスＢＡ、ストリングアドレスＳＡ、カラムアドレスＣＡ、及びロウアドレスＲＡに従って所定のメモリセルＭＣを読み出す（Ｓ１１１）。

その後、ステートマシン５は読み出しデータを、ＸＤＬを介してレジスタ６に転送させ（Ｓ１１２）、レジスタ６内の“１”データをカウントする（Ｓ１１３）。

カウントの結果、カウント値が所定の値以下であれば（Ｓ１１４、ＮＯ）、ステートマシン５はメモリコントローラ２０に読み出しデータを出力する（Ｓ１１５）。

これに対しカウント値が所定の値以上であれば（Ｓ１１４、ＹＥＳ）、ステートマシン５は対象のブロックＢＬＫ（またはブロックユニットＢＵ）はリフレッシュする必要がある以後と判断する（Ｓ１１６）。

具体的には、当該ブロックＢＬＫ（またはブロックユニットＢＵ）のデータを他の領域に転送した後、当該ブロックＢＬＫ（またはブロックユニットＢＵ）をリフレッシュする。次いでステップＳ１１５の動作を実行する。

なお、ここでは“Ｃ”レベルに閾値電圧を有するメモリセルＭＣに着目したが、着目するメモリセルＭＣはこれに限られない。つまり、“Ｃ”レベルのメモリセルＭＣに対するＸＯＲ演算結果に加え、例えばそれよりも下の閾値電圧を有する（例えば“Ａ”レベル）のメモリセルＭＣに対するＸＯＲ演算結果を用いて不良管理を行ってもよい。

この場合、ステートマシン５の不良管理に対する自由度が高くなる。すなわち、“Ｃ”レベル、または“Ａ”いずれかの閾値電圧を有するメモリセルＭＣの演算結果を利用して不良管理を行っても良いし、両方の演算結果を用いて不良管理を行っても良い。

なお、図１９（ｄ）に示すような“Ａ”レベルのメモリセルＭＣに対する具体的な演算方法は、読み出し電圧ＶＣＧ_ＡＶ、及び電圧ＶＣＧ_ＡＶ_−αを用意し、それぞれの電圧で読み出した値につきＸＯＲ演算する。

また“Ａ”レベルのメモリセルＭＣを用いるのには、以下３つの理由がある。
・１つ目に、図１９（ｅ）のようになかなか閾値落ちしないメモリセルＭＣが有る中、図１９（ｄ）、及び（ｆ）に示すような“Ａ”レベル及び“Ｂ”レベルのメモリセルＭＣの方が閾値落ちし易い場合がある。

・２つ目に、ブロックＢＬＫ毎でメモリセルＭＣの劣化に偏りが生じる場合がある。

・３つ目に、上記ステップＳ１１３において不良と判断するための値に起因し（Ｓ１１４に示す“所定の値”が大き過ぎる場合など）、いつまで経っても不良と判断されない場合がある。

このようなことから、複数の閾値電圧を有するメモリセルＭＣを用いて不良管理をしても良い。

［第２の変形例に係る効果］
第２の変形例に係る第１メモリシステムあっても上記（３）及び（４）の効果を得ることが出来、（３）にあっては更に効率を上げることが出来る。
すなわち、第２の変形例であってもユーザメモリ領域内の実際の書き込みデータを用いている。このため、上記第３の実施形態と同様の効果を得ることが出来る。

（３）の効果については更に効率よくブロックＢＬＫの不良状態を把握することが出来る。これは１つ（“Ｃ”レベル）のデータを保持するメモリセルＭＣで不良状態を把握するだけでなく、それ以外のデータ（例えば“Ａ”レベル）を保持するメモリセルＭＣの保持能力を確認しているからである。

例えば“Ａ”レベルを保持するメモリセルＭＣも加えてモニタセルの対象とするのには上記挙げた３つの理由がある。このように複数のメモリセルＭＣをモニタセルの対象とすることで、細かくブロックＢＬＫの不良状態を把握出来る。

＜第３の変形例＞
次に第３実施形態の変形例（以下、第３の変形例）に係る第１メモリシステムについて説明する。第３の変形例に係る第１メモリシステムは、第２の実施形態及び第２変形例におけるメモリセルＭＣの閾値を４値から２値（“Ｅ”レベルと“Ｃ”レベル）にした点で異なる。すなわち、１ビット（“０”又は“１”データ）のいずれかをメモリセルＭＣは保持する。

第１メモリシステムが保持可能なデータ数は減ってしまうが、“Ｃ”レベルのメモリセルＭＣの数は増えるため、不良管理を行う上でサンプル数は上昇する。

＜第３の変形例に係る効果＞
第３の変形例に係る第１メモリシステムあっても、上記（３）、及び（４）の効果に加え（５）の効果を得ることが出来る。
（５）サンプル数を増加させることが出来る。
第３の変形例に係る第１メモリシステムであると、ユーザメモリ領域内のメモリセルＭＣの保持データは２値となってしまうが、上記第３の実施形態と異なりどのブロックＢＬＫのデータを読み出しても半分の確率で“Ｃ”レベルを読み出すことが出来る。

つまり、データの偏りがなく、均一なブロックＢＬＫの不良管理をすることが出来る。

［第４の実施形態］
次に図２１、及び図２２を用いて第４の実施形態に係る不揮発性半導体記憶装置１０について説明する。第４の実施形態では、特性の悪いメモリセルＭＣや、書き込み時において電界の影響を受け易いメモリセルＭＣには２値（“Ｅ”レベルまたは“Ｃ”レベルのいずれか）で書き込み動作を行うものである。
以下、メモリストリングＭＳの断面図を上層、中層、及び下層エリアに分けて説明する。

１．断面図（その１）
図２１にメモリストリングＭＳの断面図（その１）を示す。図２１に示すようにメモリストリングＭＳを構成し、半導体層ＢＧの法線方向に向かって設けられる半導体層ＳＣは、上層エリアから下層エリアのメモリセルＭＣに行くに従い、その幅が小さくなる傾向がある。

具体的にはメモリセルＭＣ０を貫通する半導体層ＳＣの幅はｗ１、メモリセルＭＣｔを貫通する半導体層ＳＣの幅はｗ２（＜ｗ１）とされる。

同様に、メモリセルＭＣｌを貫通する半導体層ＳＣの幅はｗ３、そしてメモリセルＭＣ（ｔ＋１）を貫通する半導体層ＳＣの幅はｗ４（＜ｗ３）である。

これは製造時において半導体層ＳＣの穴開けを一括で行うため、このように下層に向かうと半導体層ＳＣの幅が小さくなる傾向がある。

２．断面図（その２）
図２２にメモリストリングＭＳの断面図（その２）を示す。図２１と異なり、図２２では、半導体層ＳＣ用の穴開け処理を２度加工している点で異なる。つまり、まず下層エリアのメモリストリングＭＳを形成し、次いでこの下層エリアのメモリストリングＭＳ上に上層エリアのメモリストリングＭＳを積層する。

具体的には、まずワード線ＷＬとして機能するポリシリコンを積層し、次いで半導体層ＳＣ用の穴開け処理した後、半導体層ＳＣを埋め込む。この工程によって下層エリアのメモリストリングＭＳを形成する。その後同様のプロセスを上層エリアでも行う。これにより図２２に示すメモリストリングＭＳを構成する。

このように半導体層ＳＣ用の穴開け処理を２度行うため、中層エリアに位置するメモリセルＭＣを貫通する半導体層ＳＣの幅が図２１と異なる。具体的には、上層エリアのメモリセルＭＣｓの幅はｗ５に対し下層エリアのメモリセルＭＣ（ｓ＋１）の幅はｗ６（＞ｗ５）である。またメモリセルＭＣｊの幅はｗ８に対し、メモリセルＭＣ（ｊ＋１）の幅はｗ７（＞ｗ８）である。

３．データ書き込み方法
次に図２１、及び図２２を用いて２値でデータ書き込みするメモリセルＭＣと４値でデータ書き込みするメモリセルＭＣを説明する。

図２１、及び図２２において太枠で囲ったメモリセルＭＣについては２値でデータ書き込みを行う。

また、図２１、及び図２２においてそれ以外のメモリセルＭＣには４値でデータ書き込みを行う。

＜第４の実施形態に係る効果＞
第４の実施形態に係る第１メモリシステムであると、下記（６）の効果を得ることが出来る。
（６）動作信頼性を向上することが出来る。
すなわち、第４の実施形態に係る第１メモリシステムであると、半導体層ＳＣが形成される穴の加工方法によって変化するメモリセルＭＣの特性に応じて適切な電圧印加をすることが出来る。

つまり、半導体層ＳＣの直径が大きなメモリセルＭＣには電界が掛かりにくく、他のメモリセルＭＣと比べて、上手くデータの書き込み、読み出し、及び消去が出来ないといった問題がある。

これに対して、半導体層ＳＣの直径が小さなメモリセルＭＣには電界が掛かり過ぎてしまい、例えばデータ書き込みの際、オーバープログラムに至ってしまうことがある。

このような問題点を解決するため、経の大きなメモリセルＭＣ、及び経の小さなメモリセルＭＣには“２”値でデータ書き込みをする。

このため、２値であれば４値に比してデータ書き込み、読み出し、消去等が容易に出来、またたとえオーバープログラムとなってしまっても、保持するデータは“０”又は“１”の２値であるためデータとしては問題ない。

なお、上記第１の実施形態〜第４の実施形態においてメモリコントローラ２０がデータの授受や、ブロックＢＬＫの不良管理、コマンド発行等行っていたが、この機能を図示せぬホストが保持していてもよい。すなわち、ステートマシン５はホストとの間で上記第１〜第４の実施形態に係る動作を実行することも出来る。

本実施形態では、以下の態様を含む。
［付記１］
半導体層上に積層された複数のメモリセルを含むブロックユニットを複数備えたメモリセルアレイ（MAT、Plane）と、
前記ブロックユニット毎に設けられ、前記ブロックユニットが不良（C level）か否か（E level）の情報を保持する第１フラグ領域と、
読み出し動作または書き込み動作において、前記ブロックユニットごとに前記情報を読み出し（write動作時はwrite verify, read動作時は通常読み出し）、前記情報が前記不良（C level）を示す場合、前記不良を示す情報に対応する前記ブロックユニットへのアクセスを禁止する制御部（memory controller）と
を具備することを特徴とする不揮発性半導体記憶装置。

［付記２］
前記第１フラグ領域は、他の前記ブロックユニットについての前記不良か否かを示す前記情報を更に保持し、
前記制御部（memory controller）は、前記不良ではないと判断された前記ブロックユニットに対応する前記第１フラグ領域が保持する前記情報に基づいて、前記他の前記ブロックユニットが前記不良か否を判断する
ことを特徴とする付記１記載の不揮発性半導体記憶装置。

［付記３］
前記ブロックユニット及び前記第１フラグ領域は、各々が複数の前記メモリセル及び選択トランジスタを含み、且つ前記各々がソース線及びビット線に接続された複数メモリストリングによって構成され、
前記データの消去時において、前記制御部は前記ソース線に第１電圧（20V）、前記選択トランジスタ（ここではSGDとする）のゲートに前記第１電圧（20V）よりも小さな第２電圧（12V）を印加しつつ、
前記制御部は、前記データの消去を行う前記ブロックユニットに対応する前記ビット線には前記第１電圧（20V）、前記データの消去を行わない前記第１フラグ領域に対応する前記ビット線には前記第２電圧（12V）以下の電圧をそれぞれ印加する
ことを特徴とする付記２記載の不揮発性半導体記憶装置。

［付記４］
前記第１フラグ領域（Flag）は、前記ブロックユニットの両端に配置され、
前記第１フラグ領域のいずれか一方が前記不良を示す場合、前記制御部はこの第１フラグ領域に対応する前記ブロックユニットを前記不良と判断する
ことを特徴とする付記３記載の不揮発性半導体記憶装置。

［付記５］
前記ブロックユニットにはｍ本（ｍ：自然数）の前記ビット線が貫通し、
複数の前記メモリストリングのうちｎ本（ｎ：自然数、（ｎ＜ｍ））のビット線に接続され且つ前記ブロックユニットの前記情報を保持するストリングユニットを含み、
前記ストリングユニットから読み出された前記データの変化に応じて、前記制御部は前記ブロックユニットをリフレッシュが必要と判断する
ことを特徴とする付記１記載の不揮発性半導体記憶装置。

［付記６］》
複数の前記ブロックユニットによってブロックが構成され、このブロックにはｌ（ｌ：自然数、（ｌ＞ｍ））本の前記ビット線が貫通し、
前記ブロックの各々は、前記ブロックを構成する前記ブロックユニット間を貫通するワード線によって共通接続された前記メモリセルの集合体を含み、
前記ｌ本のビット線から読み出され、前記集合体が保持する前記ブロックの前記不良情報の変化に応じて、前記制御部は前記ブロックをリフレッシュする必要があると判断する
ことを特徴とする付記１記載の不揮発性半導体記憶装置。

［付記７］
前記集合体は、前記ブロックユニット間を貫通する前記ワード線に接続され、且つ前記ソース線に隣接する複数の前記メモリセルによって構成される
ことを特徴とする付記６記載の不揮発性半導体記憶装置。

［付記８］
前記情報を保持する前記メモリセルは、一番高い閾値分布を有する
ことを特徴とする付記５または付記７記載の不揮発性半導体記憶装置。

［付記９］
前記メモリストリングは、前記半導体層上に前記積層され互いに隣接する複数の前記メモリセルが前記半導体層内に設けられた結合部を介して構成され、
前記制御部は、前記選択トランジスタに隣接し、且つ最上層に設けられたメモリセル、及び前記結合部に隣接し、且つ最下層に設けられたメモリセルに前記データとして前記２値の値を保持させる
ことを特徴とする付記８記載の不揮発性半導体記憶装置。

［付記１０］
付記１乃至付記９のいずれか一項記載の不揮発性半導体記憶装置を制御するメモリコントローラであって、
前記メモリコントローラは、読み出し要求をした後、前記不揮発性半導体記憶装置から前記情報及び前記読み出しデータを受信すると、
前記情報が不良か否かを判断し、
前記情報が前記不良であった場合、前記メモリコントローラは前記読み出しデータを破棄し、
前記情報が前記不良でない場合、前記メモリコントローラは前記読み出しデータを正常な値として判断する
ことを特徴とするメモリコントローラ。

［付記１１］
付記１乃至付記９のいずれか一項記載の不揮発性半導体記憶装置を制御するメモリコントローラであって、
前記メモリコントローラは、書き込み要求をした後、前記不揮発性半導体記憶装置から前記情報を受信すると、
前記情報が不良か否か判断し、
前記情報が不良であった場合、前記メモリコントローラは前記書き込み要求において前記不揮発性半導体記憶装置に転送した書き込みデータを次の書き込み時において前記不揮発性半導体記憶装置に転送し、
前記情報が不良でない場合、前記メモリコントローラは前記書き込み要求が正常に行われたものと判断する
ことを特徴とするメモリコントローラ。

［付記１２］
付記５乃至付記９のいずれか一項記載の不揮発性半導体記憶装置を制御するメモリコントローラであって、
前記第１フラグ領域は前記ブロックユニット毎の前記情報を保持し、
前記メモリコントローラは、読み出し要求の後に前記情報によって読み出し対象とする前記ブロックユニットが前記不良であることを受信すると、
前記ブロックユニットと異なる優良な他のブロックユニットに対応する前記フラグ領域を参照し、前記ブロックユニットが不良か否かを多数決で判断する
ことを特徴とするメモリコントローラ。

［付記１３］
付記１乃至９いずれか１項記載の不揮発性半導体記憶装置と、
付記１０又は付記１１記載のコントローラと
を具備するメモリシステム。

［付記１４］
付記１乃至９いずれか一項記載の不揮発性半導体記憶装置と、
付記１１又は付記１２記載のコントローラと
を具備するメモリシステム。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…Ｐｌａｎｅ、２０…周辺回路、１１…ＭＡＴ、ＭＳ…メモリストリング、Ｃｏｌ…カラムデコーダ、ＳＣ…半導体層、ＭＳ…メモリストリング、ＳＧＳ、ＳＧＤ…選択信号線、ＷＬ…ワード線、ＢＬ…ビット線、ＢＧ…半導体基板、ＣＣ、ＣＵ、Ｃ１…コンタクトプラグ

Claims (7)

1. 半導体層上に積層された複数のメモリセルを含むブロックユニットを複数備えたメモリセルアレイと、
   前記ブロックユニット毎に設けられ、前記ブロックユニットが不良か否かの情報を保持する第１フラグ領域と、
   読み出し動作または書き込み動作において、前記ブロックユニットごとに前記情報を読み出し、前記情報が前記不良を示す場合、前記不良を示す情報に対応する前記ブロックユニットへのアクセスを禁止する制御部と
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記第１フラグ領域は、他の前記ブロックユニットについての前記不良か否かを示す前記情報を更に保持し、
   前記制御部は、前記不良ではないと判断された前記ブロックユニットに対応する前記第１フラグ領域が保持する前記情報に基づいて、前記他の前記ブロックユニットが前記不良か否を判断する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記ブロックユニット及び前記第１フラグ領域は、各々が複数の前記メモリセル及び選択トランジスタを含み、且つ前記各々がソース線及びビット線に接続された複数メモリストリングによって構成され、
   前記データの消去時において、前記制御部は前記ソース線に第１電圧、前記選択トランジスタのゲートに前記第１電圧よりも小さな第２電圧を印加しつつ、
   前記制御部は、前記データの消去を行う前記ブロックユニットに対応する前記ビット線には前記第１電圧、前記データの消去を行わない前記第１フラグ領域に対応する前記ビット線には前記第２電圧以下の電圧をそれぞれ印加する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記ブロックユニットにはｍ本（ｍ：自然数）の前記ビット線が貫通し、
   複数の前記メモリストリングのうちｎ本（ｎ：自然数、（ｎ＜ｍ））のビット線に接続され且つ前記ブロックユニットの前記情報を保持するストリングユニットを含み、
   前記ストリングユニットから読み出された前記データの変化に応じて、前記制御部は前記ブロックユニットをリフレッシュが必要と判断する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 複数の前記ブロックユニットによってブロックが構成され、このブロックにはｌ（ｌ：自然数、（ｌ＞ｍ））本の前記ビット線が貫通し、
   前記ブロックの各々は、前記ブロックを構成する前記ブロックユニット間を貫通するワード線によって共通接続された前記メモリセルの集合体を含み、
   前記ｌ本のビット線から読み出され、前記集合体が保持する前記ブロックの前記不良情報の変化に応じて、前記制御部は前記ブロックをリフレッシュする必要があると判断する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 請求項１乃至請求項５のいずれか一項記載の不揮発性半導体記憶装置を制御するメモリコントローラであって、
   前記メモリコントローラは、読み出し要求をした後、前記不揮発性半導体記憶装置から前記情報及び前記読み出しデータを受信すると、
   前記情報が不良であることを示しているか否かを判断し、
   前記情報が前記不良であった場合、前記メモリコントローラは前記読み出しデータを破棄し、
   前記情報が前記不良でない場合、前記メモリコントローラは前記読み出しデータを正常な値として判断する
   ことを特徴とするメモリコントローラ。
7. 請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置と、
   請求項６記載のコントローラと
   を具備するメモリシステム。

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