JPH10177799A - 不揮発性半導体記憶装置およびメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】冗長行や冗長列に欠陥メモリセルを置き換える
ための回路を必要とせず、製造工程の短い不揮発性半導
体記憶装置を提供することを目的としている。 【解決手段】メモリセルアレイ１は、電気的にデータの
書き換えが可能な複数のメモリセルＭＣがマトリクス状
に配列されて構成される。前記複数のメモリセルのうち
一部のメモリセルに、複数のメモリセルの中の欠陥メモ
リセルの位置あるいは領域を記憶させ、この一部のメモ
リセルに記憶されているデータを、パワーオン検出回路
９から出力されるパワーオン信号に応答して読み出すこ
とを特徴とする。メモリセルアレイ１中の欠陥メモリセ
ルの位置をメモリセルアレイ１の一部に記憶させ、その
情報に基づいて欠陥メモリセルを使用しないように制御
するので、欠陥メモリセルを救済するために冗長行ある
いは冗長列を設ける必要はなく、且つその置き換えを制
御するための回路も不要になり、製造工程も短縮でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびメモリシステムに関し、特に不揮発性半導
体記憶装置やメモリシステムにおけるリダンダンシ技術
に関する。

【０００２】

【従来の技術】半導体記憶装置の１つとして、電気的に
データの消去・書き込み可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭのメモ
リセルは、通常、電荷蓄積層と制御ゲートが積層された
ＦＥＴＭＯＳ構造を有する。複数のメモリセルは、マト
リクス状に配列される。一般に、制御ゲートはワード線
となり、１つのワード線に繋がるメモリセル群は、１行
を形成する。また、ワード線と直交するビット線に接続
されるメモリセル群は、１列を形成する。

【０００３】例えば、４メガビットのＥＥＰＲＯＭは、
約４００万個のメモリセルを有する。その中には、ある
確率で欠陥メモリセルが含まれるので、通常、この欠陥
メモリセルを救済するために複数の冗長行や冗長列が設
けられる。欠陥メモリセルが位置する行を検出して、そ
の行を冗長行に置き換える。あるいは、欠陥メモリセル
が位置する列を検出して、その列を冗長列に置き換え
る。

【０００４】ある行を冗長行に置き換えるために、通
常、メモリセルとは別の複数の記憶素子が設けられる。
例えば、ヒューズ素子である。ヒューズが切断されてい
るか否かで、データの“０”と“１”を記憶する。複数
の記憶素子には、欠陥メモリセルの行あるいは列の位置
と、それに置き換わる冗長行あるいは冗長列の位置を記
憶させる。

【０００５】欠陥メモリセルを含む行あるいは列をアク
セスするような命令が外部から入力されると、内部で自
動的に代わりの冗長行あるいは冗長列がアクセスされ
る。よって、外部からみると、例えば、４メガビット個
のメモリセルが正常に動作しているように見えるのであ
る。

【０００６】通常、ＥＥＰＲＯＭが形成された後、正常
に動作するか否かテストされる。テストの結果、欠陥メ
モリセルが検出されると、それを冗長メモリセルと置き
換えるために、メモリセルとは別の記憶素子に置き換え
のための情報を記憶させる。記憶素子がヒューズ素子の
場合、ヒューズ切断工程によって記憶される。ヒューズ
切断工程の後、再度テストされる。これらの製造工程を
経て、製品は製造される。

【０００７】しかしながら、このように冗長行あるいは
冗長列を設けて欠陥メモリセルの救済を行うと、メモリ
セルとは別の記憶素子がさらに必要となり、且つその置
き換えを制御するための回路が必要となるという問題が
あった。また、製造工程が増えるという問題があった。
このことが、ＥＥＰＲＯＭを安価に提供するということ
を妨げる要因の一つになっていた。

【０００８】

【発明が解決しようとする課題】上記のように、従来の
不揮発性半導体記憶装置では、欠陥メモリセルを救済す
るために、冗長行あるいは冗長列を設け、欠陥メモリセ
ルを冗長行あるいは冗長列に置き換えるための回路がさ
らに必要である、という問題があった。また、製造工程
が増加するという問題があった。

【０００９】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、冗長行や冗長列に欠
陥メモリセルを置き換えるための回路を必要とせず、製
造工程の短い、不揮発性半導体記憶装置およびメモリシ
ステムを提供することにある。

【００１０】また、本発明の他の目的は、冗長行や冗長
列に欠陥メモリセルを置き換えるための回路を必要とせ
ず、製造工程の短い、不揮発性半導体記憶装置のリダン
ダンシ方法およびメモリシステムの制御方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明に係わる不揮発性
半導体記憶装置は、電気的にデータの書き換えが可能な
複数のメモリセルが複数の行および複数の列を形成しマ
トリクス状に配列されたメモリセルアレイと、前記複数
のメモリセルのうち一部のメモリセルに、前記複数のメ
モリセルの中の欠陥メモリセルの位置あるいは領域を記
憶させる手段と、電源電圧が投入されたことを検出して
パワーオン信号を出力するパワーオン検出回路と、前記
複数のメモリセルの中の前記欠陥メモリセルの位置ある
いは領域が記憶されている前記一部のメモリセルのデー
タを、前記パワーオン信号に応答して読み出す手段とを
具備したことを特徴とする。

【００１２】また、本発明に係わる不揮発性半導体記憶
装置は、電気的にデータの書き換えが可能な複数のメモ
リセルが複数の行および複数の列を形成しマトリクス状
に配列されたメモリセルアレイと、前記複数のメモリセ
ルのうち一部のメモリセルに、前記複数のメモリセルの
中の欠陥メモリセルの位置あるいは領域を記憶させる手
段と、少なくとも１つのコマンドデータ入力端子と、前
記複数のメモリセルの中の前記欠陥メモリセルの位置あ
るいは領域が記憶されている前記一部のメモリセルのデ
ータを、前記コマンドデータ入力端子に入力される所定
のコマンドデータに応答して読み出す手段とを具備した
ことを特徴とする。

【００１３】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。 （１）前記一部のメモリセルは、欠陥メモリセルの行を
含む少なくとも１つの行で形成されるブロックの位置を
記憶する。 （２）前記一部のメモリセルは、欠陥メモリセルの列を
含む少なくとも１つの列で形成される列ブロックの位置
を記憶する。

【００１４】本発明に係わるメモリシステムは、電気的
にデータの書き換えが可能な複数のメモリセルが複数の
行および複数の列を形成しマトリクス状に配列されたメ
モリセルアレイと、前記複数のメモリセルへのデータ書
き込み、前記複数のメモリセルのデータの消去、および
前記複数のメモリセルからのデータ読み出しを制御する
制御回路とを備えた複数の不揮発性半導体記憶装置と、
前記複数の不揮発性半導体記憶装置のうちの１つの不揮
発性半導体記憶装置における前記メモリセルアレイ中の
一部のメモリセルに、前記複数の不揮発性半導体記憶装
置における前記メモリセルアレイ中の欠陥メモリセルの
位置あるいは領域を記憶させる手段と、前記１つの不揮
発性半導体記憶装置における前記一部のメモリセルのデ
ータに基づいて、前記複数の不揮発性半導体記憶装置の
中の前記欠陥メモリセルを非選択にする制御装置とを具
備したことを特徴とする。

【００１５】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。 （１）前記一部のメモリセルは、欠陥メモリセルを含む
不揮発性半導体記憶装置を指示する情報と、その欠陥メ
モリセルの行を含む少なくとも１つの行で形成されるブ
ロックの位置を記憶する。 （２）前記一部のメモリセルは、欠陥メモリセルを含む
不揮発性半導体記憶装置を指示する情報と、その欠陥メ
モリセルの列を含む少なくとも１つの列で形成される列
ブロックの位置を記憶する。

【００１６】また、本発明に係わるメモリシステムは、
電気的にデータの書き換えが可能な複数のメモリセルが
複数の行および複数の列を形成しマトリクス状に配列さ
れた少なくとも１つのメモリセルアレイと、前記メモリ
セルアレイ中の欠陥メモリセルの位置あるいは領域を記
憶する記憶部と、前記記憶部のデータに基づいて、前記
メモリセルアレイ中の前記欠陥メモリセルを使用しない
ように、欠陥メモリセルを飛ばして前記メモリセルアレ
イに連続的にデータを書き込み、欠陥メモリセルを飛ば
して前記メモリセルアレイから連続的にデータを読み出
す制御を行う制御装置とを備えたことを特徴とする。

【００１７】本発明に係わる不揮発性半導体記憶装置の
リダンダンシ方法は、電気的にデータの書き換えが可能
な複数のメモリセルが複数の行および複数の列を形成し
マトリクス状に配列されたメモリセルアレイの中の欠陥
メモリセルを検出するステップと、前記メモリセルアレ
イにおける一部のメモリセルに、検出した欠陥メモリセ
ルの位置あるいは領域を記憶させるステップとを具備
し、電源電圧の投入に応じて、前記複数のメモリセルの
中の前記欠陥メモリセルの位置あるいは領域が記憶され
ている前記一部のメモリセルのデータを読み出させるこ
とを特徴とする。

【００１８】また、本発明に係わる不揮発性半導体記憶
装置のリダンダンシ方法は、電気的にデータの書き換え
が可能な複数のメモリセルが複数の行および複数の列を
形成しマトリクス状に配列されたメモリセルアレイの中
の欠陥メモリセルを検出するステップと、前記メモリセ
ルアレイにおける一部のメモリセルに、検出した欠陥メ
モリセルの位置あるいは領域を記憶させるステップとを
具備し、所定のコマンドデータの入力に応じて、前記複
数のメモリセルの中の前記欠陥メモリセルの位置あるい
は領域が記憶されている前記一部のメモリセルのデータ
を読み出させることを特徴とする。

【００１９】また、本発明に係わるメモリシステムの制
御方法は、電気的にデータの書き換えが可能な複数のメ
モリセルが複数の行および複数の列を形成しマトリクス
状に配列されたメモリセルアレイと、前記複数のメモリ
セルへのデータ書き込み、前記複数のメモリセルのデー
タの消去、および前記複数のメモリセルからのデータ読
み出しを制御する制御回路とを有する複数の不揮発性半
導体記憶装置を備えたメモリシステムにおいて、前記複
数の不揮発性半導体記憶装置のうちの１つの不揮発性半
導体記憶装置の前記メモリセルアレイ中に、前記複数の
不揮発性半導体記憶装置における各メモリセルアレイ中
の欠陥メモリセルの位置あるいは領域を記憶させた一部
のメモリセルのデータを読み出すステップと、前記１つ
の不揮発性半導体記憶装置の前記一部のメモリセルのデ
ータに基づいて、前記複数の不揮発性半導体記憶装置の
中の前記欠陥メモリセルを非選択にするステップとを具
備したことを特徴とする。

【００２０】また、本発明に係わるメモリシステムの制
御方法は、電気的にデータの書き換えが可能な複数のメ
モリセルが複数の行および複数の列を形成しマトリクス
状に配列された少なくとも１つのメモリセルアレイの中
の欠陥メモリセルを検出するステップと、前記少なくと
も１つのメモリセルアレイ中の欠陥メモリセルの位置あ
るいは領域を記憶部に記憶するステップと、前記記憶部
のデータに基づいて、前記メモリセルアレイ中の前記欠
陥メモリセルを使用しないように、制御装置の制御によ
り欠陥メモリセルを飛ばして前記メモリセルアレイに連
続的にデータを書き込むステップと、前記記憶部のデー
タに基づいて、前記メモリセルアレイ中の前記欠陥メモ
リセルを使用しないように、制御装置の制御により欠陥
メモリセルを飛ばして前記メモリセルアレイから連続的
にデータを読み出すステップとを具備したことを特徴と
する。

【００２１】本発明においては、不揮発性半導体記憶装
置のメモリセルアレイ中の欠陥メモリセルの位置あるい
は領域を、メモリセルアレイの一部に記憶させ、その情
報に基づいて欠陥メモリセルを使用しないように不揮発
性半導体記憶装置を制御するようにしている。

【００２２】また、複数の不揮発性半導体記憶装置を備
えたメモリシステムにおける欠陥メモリセルを含む不揮
発性半導体記憶装置がどれかという情報と、メモリセル
アレイ中の欠陥メモリセルの位置あるいは領域を、複数
の不揮発性半導体記憶装置のうちの１つの不揮発性半導
体記憶装置のメモリセルアレイの一部に記憶させ、これ
らの情報に基づいて欠陥メモリセルを使用しないように
不揮発性半導体記憶装置を制御するようにしている。

【００２３】このようにして、本発明によれば、冗長行
や冗長列に欠陥メモリセルを置き換えるための回路を必
要とせず、製造工程の短い、不揮発性半導体記憶装置お
よびメモリシステムを提供することができる。また、冗
長行や冗長列に欠陥メモリセルを置き換えるための回路
を必要とせず、製造工程の短い、不揮発性半導体記憶装
置のリダンダンシ方法およびメモリシステムの制御方法
を提供することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態に係わる電気的に書き換え消去可能な不揮発性
半導体記憶装置（以下、フラッシュメモリと称する）１
１を示している。このフラッシュメモリ１１は、複数の
電気的に書き換え消去可能なメモリセルから構成される
メモリセルアレイ１にデータを記憶する。メモリセルア
レイ１のワード線を選択して駆動するためにワード線ド
ライバ２が設けられる。また、ビット線を制御するため
のビット線制御回路３が設けられている。ワード線ドラ
イバ２とビット線制御回路３には、アドレス信号がアド
レスバッファ４から供給される。メモリセルアレイ１の
データをビット線制御回路３で読み出し、読み出しデー
タはデータ入出力バッファ５を介して、データ入出力端
子７から出力される。一方、データ入出力端子７に入力
された書き込みデータは、データ入出力バッファ５を介
してビット線制御回路３に転送され、メモリセルアレイ
１に供給されて記憶される。

【００２５】上記データ入出力端子７に入力されたデー
タは、制御信号入力端子１０に入力された制御信号とそ
の制御信号を受ける制御信号発生回路および内部電圧発
生回路８によって制御され、書き込みデータとしてメモ
リセル１に書き込まれるほか、アドレスとしてアドレス
バッファ４やコマンドとしてコマンドバッファ６に転送
される。コマンドは、フラッシュメモリ１１への命令コ
ードであり、例えば、“読み出しを行え”とか“書き込
みを行え”とか“消去を行え”などである。

【００２６】コマンドを受け取ったコマンドバッファ６
は、コマンドを制御信号発生回路および内部電圧発生回
路８に転送する。制御信号発生回路および内部電圧発生
回路８は、制御信号入力端子１０、コマンドバッファ６
およびパワーオン検出回路９からの信号を受けて、メモ
リセルアレイ１、ワード線ドライバ２、ビット線制御回
路３、アドレスバッファ４、データ入出力バッファ５、
コマンドバッファ６に制御信号および必要な電圧をそれ
ぞれ供給する。パワーオン検出回路９は、フラッシュメ
モリ１１に供給される電源電圧を検出し、フラッシュメ
モリ１１が正常に動作する電源電圧が供給されたか否か
をパワーオン信号として制御信号発生回路および内部電
圧発生回路８に出力する。

【００２７】図２は、上記図１に示した回路におけるメ
モリセルアレイ１の具体的な構成例を示している。電気
的に書き換え消去可能なメモリセルＭＣは、複数の行お
よび複数の列を形成しマトリクス状に配列される。この
例では、同一のワード線ＷＬに繋がるメモリセルＭＣが
行を形成し、同一のビット線ＢＬに接続されるメモリセ
ルＭＣが列を形成する。ここでは、行と列がそれぞれ４
つしか示してないが、例えば、１０２４行と４０９６列
で各メモリセルＭＣが１ビットを記憶するなら４メガビ
ットのフラッシュメモリ１１のメモリセルアレイ１とな
る。複数のメモリセルＭＣのうち一部のメモリセル（例
えば、所定の行あるいは所定の列）に、複数のメモリセ
ルＭＣの中の欠陥メモリセルの位置あるいは領域を記憶
させる。欠陥メモリセルの領域とは、欠陥メモリセルを
含む行の位置あるいは列の位置である。行をグルーピン
グしてブロックを形成したり、列をグルーピングして列
ブロックを形成し、そのブロックあるいは列ブロックの
位置を記憶させても良い。この場合、所定のブロックあ
るいは所定の列ブロックに欠陥メモリセルの位置あるい
は領域を記憶させる。

【００２８】記憶されている欠陥メモリセルの位置ある
いは領域は、パワーオン検出回路９がフラッシュメモリ
１１に供給される電源電圧を検出し、フラッシュメモリ
１１が正常に動作する電源電圧が供給されたことを検知
してパワーオン信号を出力すると、自動的にビット線制
御回路３に読み出される。あるいは、欠陥メモリセルの
位置あるいは領域を読み出せというコマンドが制御信号
発生回路および内部電圧発生回路８に入力されると、ビ
ット線制御回路３に読み出される。

【００２９】ここで、欠陥メモリセルというのは、メモ
リセルそのものに欠陥がある場合はもちろん、回路的な
要因で、正常なメモリセルが欠陥メモリセルのように観
測される場合も含む。つまり、欠陥メモリセルとは、フ
ラッシュメモリの外部から観測して、正常にデータの書
き込み、消去、および読み出しが行えないメモリセルで
ある。

【００３０】図３は、上記図１に示した回路におけるメ
モリセルアレイ１の他の具体的な構成例を示している。
４つのメモリセルＭＣが直列に接続され、その一端は選
択トランジスタＳを介して、ビット線ＢＬに接続され
る。他端は、選択トランジスタＳを介してソース線ＳＲ
Ｃに接続される。図３では、ソース線ＳＲＣは独立して
いるが、全てのソース線ＳＲＣは共通で構わない。

【００３１】１本のワード線ＷＬを共有するメモリセル
ＭＣで１行を構成する。また、ワード線ＷＬ１〜ＷＬ４
に繋がるメモリセルＭＣでブロックを構成する。直列接
続されるメモリセルＭＣの個数が１つの場合は、１行＝
１ブロックである。もちろん、直列接続されるメモリセ
ルの個数は１あるいは４に限らず、任意の個数で構わな
い。例えば、１６個の場合は、１６行で１ブロックを構
成する。

【００３２】共通のビット線ＢＬに接続されるメモリセ
ルＭＣで１列を構成する。１列のメモリセルＭＣに対し
て、データの書き込みおよびデータの読み出しを行うデ
ータ回路１２が設けられる。個々のデータ回路１２は、
トランジスタＱｎ１を介してデータ入出力線（データ入
出力線０あるいは１）に接続される。このデータ入出力
線０および１は、データ入出力バッファ５に接続され、
データ回路１２で読み出した読み出しデータをデータ入
出力バッファ５に転送したり、データ入出力バッファ５
からの書き込みデータをデータ回路１２に転送したりす
るためのものである。トランジスタＱｎ１のゲート電極
には、列選択信号ｉ（ｉ＝０、１、２、…）が入力され
る。トランジスタＱｎ１は、アドレスバッファ４から出
力されるアドレス信号に従ってビット線制御回路３内で
発生された列選択信号ｉに応答して、選択された列のデ
ータ回路１２とデータ入出力線を接続する。ここでは、
それぞれ２つのデータ回路１２が組になって構成されて
いる。２つのデータ回路１２は、列選択信号ｉによって
同時に選択され、それぞれデータ入出力線０とデータ入
出力線１に接続される。列選択信号ｉを共有する２つの
列で、列ブロックを構成する。個々の列に対して列選択
信号ｉが割り付けられている場合は、１列＝１列ブロッ
クである。これに限らず、例えば、８個の列に列選択信
号ｉが割り付けられている場合は、８列＝１列ブロック
である。

【００３３】図４（ａ），（ｂ）は、図３に示したメモ
リセルＭＣと選択トランジスタＳの構造を示している。
（ａ）図はメモリセルＭＣの断面図、（ｂ）図は選択ト
ランジスタＳの断面図である。ｐ型の半導体基板２０の
表面にｎ型の拡散層２１，２１が離隔して形成される。
メモリセルＭＣでは、上記拡散層２１，２１間の半導体
基板２０上に絶縁膜２２を介して浮遊ゲート２３、さら
にその上に絶縁膜２４を介してワード線となる制御ゲー
ト２５が形成される。選択トランジスタＳでは、上記拡
散層２１，２１間の半導体基板２０上に絶縁膜２６を介
して選択ゲート線となる選択ゲート２７が形成される。

【００３４】図５は、図３に示したあるブロックの１つ
の列を構成するメモリセル群の構造を示している。メモ
リセルＭＣは４つが直列接続され、一端は選択トランジ
スタＳを介してソース線ＳＲＣに接続される。他端は選
択トランジスタＳを介してビット線ＢＬに接続される。

【００３５】図６（ａ），（ｂ），（ｃ）はそれぞれ、
図５に示したメモリセル群の各部の、書き込み、消去、
読み出し時に印加される電圧をそれぞれ示している。書
き込み時は、選択されたワード線ＷＬ２に２０Ｖが印加
される。非選択ワード線ＷＬ１、ＷＬ３およびＷＬ４に
は１０Ｖが与えられる。また、選択ゲート線ＳＧ１には
１０Ｖが与えられる。選択ゲート線ＳＧ２は０Ｖであ
る。データ“０”を書くときは、ビット線を０Ｖにす
る。これによって、選択メモリセルでは浮遊ゲートに電
子が注入されてしきい値電圧が正になる。データ“１”
を書き込む場合は、ビット線を８Ｖにする。この場合、
浮遊ゲートには電子が注入されない。

【００３６】消去時は、基板の電圧を２０Ｖにする。ま
た、選択ゲート線ＳＧ１とＳＧ２、ソース線ＳＲＣ、ビ
ット線ＢＬも２０Ｖにする。消去するブロックのワード
線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮遊ゲートか
ら放出されてしきい値電圧が負になる（データ“１”の
状態）。消去しないブロックのワード線ＷＬ１〜ＷＬ４
を２０Ｖにすると、電子は浮遊ゲートから放出されな
い。

【００３７】読み出し時は、選択ワード線ＷＬ２を０Ｖ
にする。非選択ワード線ＷＬ１、ＷＬ３およびＷＬ４は
Ｖｃｃにする。選択ゲート線ＳＧ１とＳＧ２もＶｃｃに
する。選択メモリセルがデータ“０”を記憶していれ
ば、Ｖｃｃに充電され浮遊状態にされたビット線の電圧
はＶｃｃのままである。選択メモリセルがデータ“１”
を記憶していれば、Ｖｃｃに充電され浮遊状態にされた
ビット線の電圧は０Ｖに下がる。

【００３８】図７は、上記図１及び図３に示したフラッ
シュメモリにおけるメモリセルアレイを模式的に示した
ものである。ここでは、１０２４行×４２２４列のメモ
リセルＭＣで構成されたメモリセルアレイ１を示してい
る。各行あるいは各列には、番地がそれぞれ割り付けら
れ、その位置を示している。４つの連続した行番地は、
図３の１ブロックを示しており、１つのブロック番地が
割り付けられる。よって、ブロック番地は０から２５５
まで、４つの連続した行番地に対してそれぞれ割り付け
られる。２つの連続した列番地は、図３の列ブロックを
示しており、１つの列ブロック番地が割り当てられる。
よって、列ブロック番地は０から２１１１まで、２つの
連続した列番地に対してそれぞれ割り付けられる。

【００３９】１つのメモリセルが１ビットを記憶する場
合、１行で４２２４ビットつまり５２８バイトを記憶す
る。このうち、例えば、５１２バイト（０〜２０４７番
地の２０４８列ブロック分）をファイルデータ記憶領域
とする。残りの１６バイト中、例えば１０バイト（２０
４８〜２０８７番地の４０列ブロック分）をエラー検出
および訂正のためのコードを記憶する領域とする。さら
に、残りの６バイト中、４バイト（２０８８〜２１０３
番地の１６列ブロック分）をファイル管理用のフラグを
記憶する領域とする。残りのバイトに対応する列ブロッ
クは、予備列ブロック（２１０４〜２１１１番地の８列
ブロック分）とする。

【００４０】ブロック番地の所定の番地、例えば０番地
を、メモリセルアレイ中の欠陥メモリセルの位置あるい
は領域を記憶させるための領域に割り当てる。例えば、
ブロック番地６の中のメモリセルに多くの欠陥メモリセ
ルが検出されると、ブロック番地０に欠陥ブロック番地
＝６というデータが書き込まれる。これは、ブロック番
地６の使用を禁止する情報となる。記憶する欠陥ブロッ
ク最大数は、予め決めても良い。その数を超える欠陥ブ
ロックを含むフラシュメモリは不良品とみなされる。

【００４１】また、例えば、列ブロック番地３の中のメ
モリセルに多くの欠陥メモリセルが検出されると、ブロ
ック番地０に欠陥列ブロック番地＝３というデータが書
き込まれる。これは、列ブロック番地３の使用を禁止す
る情報となる。この場合、列ブロック番地３が使用でき
ないために記憶容量が少なくなるのを防ぐために予備列
ブロックを使用せよ、という情報ともなる。予備列ブロ
ックが８列ブロック分であれば、欠陥列ブロックは８列
ブロック分まで記憶される。

【００４２】メモリセルアレイ中の欠陥メモリセルの位
置あるいは領域を記憶させるための領域には、それを示
すためのフラグを記憶させておく。このフラグが記憶さ
れている領域が、メモリセルアレイ中の欠陥メモリセル
の位置あるいは領域を記憶させるための領域である。所
定のブロック番地（ここでは０番地）が欠陥ブロックの
場合、予め決められた次の所定の番地を、メモリセルア
レイ中の欠陥メモリセルの位置あるいは領域を記憶させ
るための領域に割り当てる。例えば、１番地をその領域
に割り当てる。予め決められた番地（ここでは０番地）
にそのフラグがなければ、次の所定の番地（ここでは１
番地）にそのフラグがないか調べる。このようにして、
万が一、所定の番地（ここでは０番地）が欠陥ブロック
でも、次の所定の番地（ここでは１番地）を、メモリセ
ルアレイ中の欠陥メモリセルの位置あるいは領域を記憶
させるための領域にすることができる。

【００４３】メモリセルアレイ中の欠陥メモリセルの位
置あるいは領域を記憶させるための領域を示すためのフ
ラグ、およびメモリセルアレイ中の欠陥メモリセルの位
置あるいは領域を示すデータは、同じものを重複して
（例えば、５重に）記憶させておく。これによって、一
部のデータが破損しても、多数決方式により正しいデー
タを読みとることができる。多数決方式とは、多数を占
めるデータを正しいデータとみなす方式である。例え
ば、同じデータであるはずの５重に重複して書かれてい
るデータを読み出した際、それが（０１０１），（０１
０１），（０１１１），（０１０１），（０１０１）で
あれば、正しいデータは（０１０１）とみなされる。

【００４４】ここで、欠陥メモリセルというのは、メモ
リセルそのものに欠陥がある場合はもちろん、回路的な
要因で、例えばブロック番地６に対応するワード線を駆
動する回路の欠陥で、正常なメモリセルが欠陥メモリセ
ルのように観測される場合も含む。つまり、欠陥メモリ
セルとは、フラッシュメモリの外部から観測して、正常
にデータの書き込み、消去、および読み出しが行えない
メモリセルである。

【００４５】図８は、上記メモリセルアレイ中の欠陥メ
モリセルの位置あるいは領域を示すデータをフラッシュ
メモリ１１から読み出す場合のタイミング図である。こ
こで、Ｖｃｃは電源電圧、信号Ｄ０、Ｄ１はデータ入出
力端子７の信号である。信号ＰＯＮは、パワーオン検出
回路９から出力される信号で、フラッシュメモリ１１が
正常に動作する電源電圧Ｖｃｃが供給されたかどうかを
示す。信号ＰＯＮは、電源電圧Ｖｃｃの立ち上がり時は
Ｖｃｃに追従して立ち上がり、Ｖｃｃが十分立ち上がっ
た時“Ｌ”レベルに下がる。信号ＣＥＢは、フラッシュ
メモリ１１を活性化する信号で、この信号が“Ｌ”レベ
ルのときにフラッシュメモリ１１は外部からの命令を受
け付ける。信号ＷＥＢが“Ｌ”レベルから“Ｈ”レベル
に変化するとき、データ入出力端子７に入力された信号
Ｄ０、Ｄ１は、フラッシュメモリ１１に入力される。デ
ータ入出力端子７に入力された信号Ｄ０、Ｄ１は、信号
ＣＬＥが“Ｈ”レベルのときコマンドとしてみなされ
る。信号ＲＥが“Ｌ”レベルから“Ｈ”レベルに変化す
ると、データ入出力バッファ５からデータ入出力端子７
を介してデータが出力される。なお、上記信号ＣＥＢ、
ＣＬＥ、ＷＥＢ、およびＲＥはそれぞれ、制御信号入力
端子１０に供給される信号である。

【００４６】まず、電源が投入されて、信号ＰＯＮによ
り電源電圧Ｖｃｃが十分立ち上がったことが検出される
と、メモリセルアレイ１中の欠陥メモリセルの位置ある
いは領域を示すデータが自動的にビット線制御回路３に
読み出される。信号ＣＥＢを“Ｌ”レベルに設定し、信
号ＣＬＥを“Ｈ”レベルにして、信号ＷＥＢを“Ｌ”レ
ベルから“Ｈ”レベルに反転するタイミングでコマンド
を信号Ｄ０、Ｄ１として入力する。このとき入力するコ
マンドは、読み出しデータ出力コマンドである。この読
み出しデータ出力コマンドが入力された後、信号ＲＥが
“Ｌ”レベルから“Ｈ”レベルに変化すると、予め決め
られた順で、メモリセルアレイ中の欠陥メモリセルの位
置あるいは領域を示すデータが信号Ｄ０、Ｄ１として出
力される。ここでは、電源電圧Ｖｃｃの立ち上がり時
に、自動的にメモリセルアレイ中の欠陥メモリセルの位
置あるいは領域を示すデータを読み出しているが、図９
に示されるように、コマンドによって制御しても良い。

【００４７】図９に示すタイミング図では、“メモリセ
ルアレイ中の欠陥メモリセルの位置あるいは領域を示す
データをメモリセルから読み出して出力せよ”というコ
マンドが入力される。この後、メモリセルからビット線
制御回路３にデータが読み出されるまで５マイクロ秒待
つ。その後、メモリセルアレイ中の欠陥メモリセルの位
置あるいは領域を示すデータが出力される。

【００４８】図１０はデータ読み出し、図１１は書き込
みデータ入力、図１２は書き込み動作をそれぞれ示して
いる。読み出しは、まず信号ＣＬＥを“Ｈ”レベルにし
て読み出しコマンドを入力し、信号ＡＬＥを“Ｈ”レベ
ルにして読み出す行番地と読み出し開始列ブロック番地
（アドレス）を入力する。５マイクロ秒待機した後、信
号ＲＥが“Ｌ”レベルから“Ｈ”レベルになるとデータ
が出力される。読み出し開始列ブロックから自動的にＲ
Ｅが“Ｌ”レベルから“Ｈ”レベルになるたびに、同一
行の決められた順で列ブロックのデータが読み出され
る。書き込みデータ入力は、まず信号ＣＬＥを“Ｈ”に
してデータロードコマンドを入力し、信号ＡＬＥを
“Ｈ”レベルにして入力する行番地と入力開始列ブロッ
ク番地（アドレス）を入力する。入力開始列ブロックか
ら自動的にＷＥが“Ｌ”レベルから“Ｈ”レベルになる
たびに、同一行の決められた順の列ブロックのためにデ
ータが入力される。書き込みは、まず信号ＣＬＥを
“Ｈ”レベルにして書き込みコマンドが入力されて、４
０マイクロ秒待機した後、信号ＣＬＥを“Ｈ”レベルに
してステータス読み出しコマンドを入力する。信号ＲＥ
が“Ｌ”レベルから“Ｈ”レベルになるとステータスデ
ータが出力される。ステータスが”書き込み終了”にな
るまで書き込み動作を続ける。メモリセルアレイ中の欠
陥メモリセルの位置あるいは領域を示すデータは、図１
１および図１２に示されたようにして書き込まれる。な
お、信号ＣＥＢ、ＡＬＥ、ＣＬＥ、ＷＥＢ、およびＲＥ
はそれぞれ、制御信号入力端子１０の信号である。

【００４９】図１３は、上述したフラッシュメモリ１１
を複数個搭載した、フラッシュメモリカード１５のシス
テムを示すものである。複数のフラッシュメモリ１１−
１，１１−２，…に対して、フラッシュメモリカード１
５に入力される命令を受け、これらフラッシュメモリ１
１−１，１１−２，…を制御するためのカード制御回路
１３が設けられる。カード制御回路１３は、配線１４で
各フラッシュメモリ１１−１，１１−２，…と接続され
る。また、このカード制御回路１３は、フラッシュメモ
リカード１５に命令をあたえるユニット（ここでは中央
演算ユニットＣＰＵ１７）と、配線１６で接続される。
フラッシュメモリカード１５には、電源線１８から電源
電圧Ｖｃｃが与えられる。この電源電圧Ｖｃｃは、カー
ド制御回路１３と各フラッシュメモリ１１−１，１１−
２，…に供給される。

【００５０】図１３のように、複数のフラッシュメモリ
１１−１，１１−２，…を含むシステムの場合、各フラ
ッシュメモリ１１−１，１１−２，…に、個々のフラッ
シュメモリのメモリセルアレイ１中の欠陥メモリセルの
位置あるいは領域を示すデータを記憶させても良いが、
ある所定の１つのフラッシュメモリ１１−ｆ（ｆ＝１，
２，…）の所定の領域に、欠陥メモリセルを含むフラッ
シュメモリの位置と、そのメモリセルアレイ中の欠陥メ
モリセルの位置あるいは領域を示すデータを記憶させて
も良い。

【００５１】ここで、欠陥メモリセルというのは、メモ
リセルそのものに欠陥がある場合はもちろん、回路的な
要因で、正常なメモリセルが欠陥メモリセルのように観
測される場合も含む。つまり、欠陥メモリセルとは、フ
ラッシュメモリの外部から観測して、正常にデータの書
き込み、消去、および読み出しが行えないメモリセルで
ある。

【００５２】さらに、このようなフラッシュメモリカー
ド１５などのメモリシステムにおいては、電源電圧の投
入あるいは所定のコマンドの入力に応じフラッシュメモ
リ１１内の一部のメモリセルから読み出した欠陥メモリ
セルに関する情報を直接利用しても良いが、読み出され
た欠陥メモリセルに関する情報を、例えばカード制御回
路１３に設けられた図示しないキャッシュメモリなどの
記憶部に記憶させておき、こうした記憶部のデータに基
づきフラッシュメモリ１１に対する書き込みや読み出し
が行われても良い。すなわち、こうしてカード制御回路
１３側のＲＡＭなどを用いることで、フラッシュメモリ
１１への書き込み、読み出し動作の高速化を図ることが
できる。

【００５３】図１４は、図１３に示したメモリシステム
におけるカード制御回路１３が、フラッシュメモリ１１
−ｆのある行に、列ブロック番地ｓからｍ個の列ブロッ
ク分のデータを連続的に書き込む手順を示している。こ
こでは、１つの列ブロックに書き込まれるデータは同時
に入力するものとしている。

【００５４】書き込みが開始されると、図８あるいは図
９に示されたようにして読み出されたメモリセルアレイ
中の欠陥メモリセルの位置あるいは領域を示すデータか
ら、書き込む行の欠陥列ブロック番地ｋ１、ｋ２、…ｋ
ｎとその個数ｎを検索する。列ブロック番地ｓ（入力開
始列ブロック番地）から列ブロック番地ｅまでの列ブロ
ックに、欠陥列ブロックの個数ｎを差し引いてｍ個の列
ブロックが残るようにｅを求める。ｅは入力する最終列
ブロック番地となる（Ｓ１）。

【００５５】次に、今からデータを入力するという意味
のコマンド（データロードコマンド）を入力する（Ｓ
２）。データを書き込む行の行番地と列ブロック番地の
最初の番地ｓを入力する（Ｓ３）。

【００５６】変数columnをｓに、変数dno を１にセット
する（Ｓ４）。変数columnが欠陥列ブロック番地である
か否か判定する（Ｓ５）。そして、変数columnが欠陥列
ブロック番地なら、その列ブロックのデータとして全て
“１”のデータを入力する（Ｓ６）。

【００５７】変数columnが欠陥列ブロック番地でなけれ
ば、その列ブロックのデータとしてdno 番目の列ブロッ
クのデータを入力する。このとき、変数dno を１だけ増
加させる（Ｓ７）。

【００５８】次に、変数columnが最終入力番地ｅである
か否か判定する（Ｓ８）。変数columnが最終入力番地ｅ
と違えば、変数columnを１だけ増加させて、Ｓ５に還っ
て、順次データを入力する（Ｓ９）。

【００５９】変数columnが最終入力番地ｅと同じなら、
入力したデータに基づいてメモリセルに書き込みを開始
せよという書き込みコマンドを入力する（Ｓ１０）。４
０マイクロ秒待って（Ｓ１１）、フラッシュメモリ内部
の状況（ステータス）を知らせよというステータス読み
出しコマンドを投入し（Ｓ１２）、ステータスが書き込
み終了を示しているか否か判定する（Ｓ１３）。書き込
み終了を示していれば書き込みを終了し、書き込み終了
を示していなければＳ１１に戻って再度４０マイクロ秒
待ち、ステータスが書き込み終了を示すまでＳ１１から
Ｓ１３の動作を繰り返す。

【００６０】図１５は、図１３に示したメモリシステム
におけるカード制御回路１３が、フラッシュメモリ１１
のある行の、列ブロック番地ｓからｍ個の列ブロック分
のデータを連続的に読み出す手順を示している。ここで
は、１つの列ブロックから読み出されるデータは同時に
出力されるものとしている。

【００６１】読み出しが開始されると、図８あるいは図
９に示されたようにして読み出されたメモリセルアレイ
中の欠陥メモリセルの位置あるいは領域を示すデータか
ら、読み出す行の欠陥列ブロック番地ｋ１、ｋ２、…ｋ
ｎとその個数ｎを検索する。列ブロック番地ｓから列ブ
ロック番地ｅまでの列ブロックに、欠陥列ブロックの個
数ｎを差し引いてｍ個の列ブロックが残るようにｅを求
める。ｅは読み出す最終列ブロック番地となる（Ｓ１
４）。

【００６２】次に、メモリセルからデータをビット線制
御回路３に読み出せという意味の読み出しコマンドを入
力する（Ｓ１５）。データを読み出す行の行番地と列ブ
ロック番地の最初の番地を入力する（Ｓ１６）。

【００６３】変数columnをｓに、変数rno を１にセット
する（Ｓ１７）。５マイクロ秒待機する（Ｓ１８）。変
数columnが欠陥列ブロック番地であるか否か判定し（Ｓ
１９）、欠陥列ブロック番地で変数columnがｅなら、読
み出したｍ個の列ブロック分のデータからエラー検出・
訂正を行って、読み出し終了とする（Ｓ１９、Ｓ２１と
Ｓ２３）。

【００６４】変数columnが欠陥列ブロック番地で、変数
columnがｅでなければ、変数columnを１だけ増加させ
て、Ｓ１９に戻る（Ｓ１９、Ｓ２１とＳ２２）。変数co
lumnが欠陥列ブロック番地でなければ、rno 番目の列ブ
ロックのデータを読み出して変数rno を１だけ増加さ
せ、columnがｅなら、読み出したｍ個の列ブロック分の
データからエラー検出・訂正を行って、読み出し終了と
する（Ｓ１９、Ｓ２０、Ｓ２１とＳ２３）。

【００６５】変数columnが欠陥列ブロック番地でなけれ
ば、rno 番目の列ブロックのデータを読み出して変数rn
o を１だけ増加させ、columnがｅでなければ、columnを
１だけ増加させて、Ｓ１９に戻る（Ｓ１９、Ｓ２０、Ｓ
２１とＳ２２）。

【００６６】図１６は、フラッシュメモリ１１のある行
の論理列番地と物理列番地の関係を説明するための図で
ある。論理列番地は、例えば、フラッシュメモリカード
１５の外部からみた、データが格納されている論理的な
列番地である。物理列番地とは、図７などに見られるメ
モリセルアレイ１を物理的に構成する列の位置を示す番
地である。ここでは、物理列番地の（０、１）、（２、
３）、（４、５）…と２つの列で列ブロックを構成して
いると仮定している。また、物理列番地の２か３のうち
少なくとも１つ、物理列番地の１４か１５のうち少なく
とも１つに欠陥メモリセルが含まれるとしている。

【００６７】論理列番地の０、１のデータは物理列番地
の０、１にそれぞれ記憶されている。論理列番地の２、
３のデータは物理列番地の４、５に記憶される。物理列
番地の２、３に記憶されるデータは不明であるが、入力
時にデータ“１”が入力されるので便宜上物理列番地の
２、３のデータはデータ“１”とする。このようにし
て、欠陥列ブロックの物理列番地には入力データは記憶
されず、代わりの列番地に記憶される。

【００６８】図１７は、本発明の第２の実施の形態に係
る不揮発性半導体記憶装置について説明するためのもの
で、図１に示されたフラッシュメモリ１１の変型例であ
る。図１７に示されたフラッシュメモリ１１では、列ブ
ロックを冗長列ブロックに置き換えるための冗長部選択
回路１９と、メモリセルアレイ１中に図１８に示される
ような冗長列ブロック（spare0とspare1）とをさらに備
える。また、欠陥ブロック番地を記憶する専用のブロッ
クを設けてある。すなわち、ブロック番地“０”がそれ
であり、欠陥ブロック番地を記憶する。その他の基本的
な構成や機能は図１に示したフラッシュメモリと同様で
ある。

【００６９】図１９は、図１７に示されたフラッシュメ
モリ１１を用いて図１３に示したフラッシュメモリカー
ド１５のシステムを構成した場合に、カード制御回路１
３が図１７に示されたフラッシュメモリ１１のある行
に、列ブロック番地ｓから列ブロック番地ｅまでｍ個の
列ブロック分のデータを連続的に書き込む手順を示して
いる。ここでは、１つの列ブロックに書き込まれるデー
タは同時に入力するものとしている。

【００７０】書き込み開始後、データ入力する最終列ブ
ロック番地ｅを求める。ｅはｓ＋ｍ−１である（Ｓ
１）。次に、今からデータを入力するという意味のコマ
ンドを入力する（Ｓ２）。

【００７１】データを書き込む行の行番地と列ブロック
番地の最初の番地を入力する（Ｓ３）。変数columnをｓ
に、変数dno を１にセットする（Ｓ４）。

【００７２】その列ブロックのデータとしてdno 番目の
列ブロックのデータを入力する。このとき、変数dno を
１だけ増加させる（Ｓ７）。変数columnが最終入力番地
ｅと違えば、columnを１だけ増加させて、Ｓ７に還っ
て、順次データを入力する（Ｓ８とＳ９）。

【００７３】変数columnが最終入力番地ｅと同じなら、
入力したデータに基づいてメモリセルに書き込みを開始
せよという書き込みコマンドを入力する（Ｓ８とＳ１
０）。４０マイクロ秒待って（Ｓ１１）、フラッシュメ
モリ内部の状況（ステータス）知らせよというステータ
ス読み出しコマンドを投入し（Ｓ１２）、ステータスが
書き込み終了を示せば書き込み終了（Ｓ１３）、ステー
タスが書き込み終了を示していなければ再度４０マイク
ロ秒待つ（Ｓ１３とＳ１１）。

【００７４】図２０は、上記フラッシュメモリカード１
５のシステムにおけるカード制御回路１３が、図１７に
示されたフラッシュメモリ１１のある行の、列ブロック
番地ｓからｍ個の列ブロック分のデータを連続的に読み
出す手順を示している。ここでは、１つの列ブロックか
ら読み出されるデータは同時に出力されるものとしてい
る。

【００７５】読み出し開始後、データを読み出す列ブロ
ックの最終番地ｅを求める。ｅはｓ＋ｍ−１である（Ｓ
１４）。次に、メモリセルからデータをビット線制御回
路３に読み出せという意味の読み出しコマンドを入力す
る（Ｓ１５）。

【００７６】データを読み出す行の行番地と列ブロック
番地の最初の番地を入力する（Ｓ１６）。変数columnを
ｓに、変数rno を１にセットする（Ｓ１７）。

【００７７】５マイクロ秒待機する（Ｓ１８）。rno 番
目の列ブロックのデータを読み出して変数rno を１だけ
増加させ、columnがｅなら、読み出したｍ個の列ブロッ
ク分のデータからエラー検出・訂正を行って、読み出し
終了とする（Ｓ２０、Ｓ２１とＳ２３）。

【００７８】rno 番目の列ブロックのデータを読み出し
て変数rno を１だけ増加させ、変数columnがｅでなけれ
ば、columnを１だけ増加させて、Ｓ２０に戻る（Ｓ２
０、Ｓ２１とＳ２２）。

【００７９】図２１は、図１７に示されたフラッシュメ
モリ１１のある行の論理列番地と物理列番地の関係を示
す図である。論理列番地は、例えば、フラッシュメモリ
カード１５の外部からみた、データが格納されている論
理的な列番地である。物理列番地とは、図１８などに見
られるメモリセルアレイ１を物理的に構成する列の位置
を示す番地である。ここでは、物理列番地の（０、
１）、（２、３）、（４、５）…と２つの列で列ブロッ
クを構成していると仮定している。また、物理列番地の
４か５のうち少なくとも１つ、物理列番地の１０か１１
のうち少なくとも１つに欠陥メモリセルが含まれるとし
ている。

【００８０】論理列番地の０、１のデータは物理列番地
の０、１にそれぞれ記憶されている。論理列番地の２、
３のデータは物理列番地の２、３に記憶される。論理列
番地の４、５のデータは物理列番地のspare0、spare1に
記憶される。物理列番地の４、５に記憶されるデータは
不明だが、欠陥列ブロックには自動的にデータ“１”書
き込みが行われ、便宜上物理列番地の４、５のデータは
データ“１”とする。このようにして、欠陥列ブロック
の物理列番地には入力データは記憶されず、代わりの列
番地に記憶される。

【００８１】このように、本実施例による不揮発性半導
体記憶装置においては、電気的にデータの書き換えが可
能な複数のメモリセルＭＣが複数の行および複数の列を
形成しマトリクス状に配列されたメモリセルアレイ１
と、前記複数のメモリセルＭＣのうち一部のメモリセル
ＭＣに、前記複数のメモリセルＭＣの中の欠陥メモリセ
ルの位置あるいは領域を記憶させる手段２、３、４、
５、６、７、８、１０と、電源電圧が投入されたことを
検出してパワーオン信号ＰＯＮを出力するパワーオン検
出回路９と、前記複数のメモリセルＭＣの中の前記欠陥
メモリセルの位置あるいは領域が記憶されている前記一
部のメモリセルＭＣのデータを、前記パワーオン信号Ｐ
ＯＮに応答して読み出す手段２、３、４、８とを備えて
いる。

【００８２】また、本実施例による不揮発性半導体記憶
装置においては、電気的にデータの書き換えが可能な複
数のメモリセルＭＣが複数の行および複数の列を形成し
マトリクス状に配列されたメモリセルアレイ１と、前記
複数のメモリセルＭＣのうち一部のメモリセルＭＣに、
前記複数のメモリセルＭＣの中の欠陥メモリセルの位置
あるいは領域を記憶させる手段２、３、４、５、６、
７、８、１０と、少なくとも１つのコマンドデータ入力
端子７と、前記複数のメモリセルＭＣの中の前記欠陥メ
モリセルの位置あるいは領域が記憶されている前記一部
のメモリセルＭＣのデータを、前記コマンドデータ入力
端子７に入力される所定のコマンドデータに応答して読
み出す手段２、３、４、６、８、１０とを備えている。

【００８３】また前記一部のメモリセルＭＣは、欠陥メ
モリセルの行を含む少なくとも１つの行で形成されるブ
ロックの位置を記憶する。あるいは、前記一部のメモリ
セルは、欠陥メモリセルの列を含む少なくとも１つの列
で形成される列ブロックの位置を記憶する。

【００８４】本実施例によるメモリシステムにおいて
は、電気的にデータの書き換えが可能な複数のメモリセ
ルＭＣが複数の行および複数の列を形成しマトリクス状
に配列されたメモリセルアレイ１と、前記複数のメモリ
セルＭＣへのデータ書き込み、前記複数のメモリセルＭ
Ｃのデータの消去、および前記複数のメモリセルＭＣか
らのデータ読み出しを制御する制御回路２、３、４、
５、６、７、８、１０とを備えた複数の不揮発性半導体
記憶装置１１−１，１１−２，…と、前記複数の不揮発
性半導体記憶装置１１−１，１１−２，…のうちの１つ
の不揮発性半導体記憶装置１１−ｆ（ｆ＝１，２，…）
における前記メモリセルアレイ中の一部のメモリセルＭ
Ｃに、前記複数の不揮発性半導体記憶装置１１−１，１
１−２，…における前記メモリセルアレイ中の欠陥メモ
リセルの位置あるいは領域を記憶させる手段２、３、
４、５、６、７、８、１０と、前記１つの不揮発性半導
体記憶装置における前記一部のメモリセルのデータに基
づいて、前記複数の不揮発性半導体記憶装置の中の前記
欠陥メモリセルを非選択にする制御装置１３とを備えた
ことを特徴とする。

【００８５】また、前記一部のメモリセルＭＣは、欠陥
メモリセルを含む不揮発性半導体記憶装置を指示する情
報と、その欠陥メモリセルの行を含む少なくとも１つの
行で形成されるブロックの位置を記憶する。

【００８６】あるいは、前記一部のメモリセルＭＣは、
欠陥メモリセルを含む不揮発性半導体記憶装置を指示す
る情報と、その欠陥メモリセルの列を含む少なくとも１
つの列で形成される列ブロックの位置を記憶する。

【００８７】また、本実施例によるメモリシステムにお
いては、電気的にデータの書き換えが可能な複数のメモ
リセルＭＣが複数の行および複数の列を形成しマトリク
ス状に配列された少なくとも１つのメモリセルアレイ１
と、前記メモリセルアレイ中の欠陥メモリセルの位置あ
るいは領域を記憶する記憶部１と、前記記憶部１のデー
タに基づいて、前記メモリセルアレイ中の前記欠陥メモ
リセルを使用しないように、欠陥メモリセルを飛ばして
前記メモリセルアレイに連続的にデータを書き込み、欠
陥メモリセルを飛ばして前記メモリセルアレイから連続
的にデータを読み出す制御を行う制御装置１３とを備え
ている。

【００８８】従って、上記のような構成によれば、冗長
行や冗長列に欠陥メモリセルを置き換えるための回路を
必要とせず、製造工程の短い、不揮発性半導体記憶装置
およびメモリシステムが実現される。

【００８９】さらに、本実施例による不揮発性半導体記
憶装置のリダンダンシ方法においては、電気的にデータ
の書き換えが可能な複数のメモリセルＭＣが複数の行お
よび複数の列を形成しマトリクス状に配列されたメモリ
セルアレイ１の中の欠陥メモリセルを検出するステップ
と、前記メモリセルアレイ１における一部のメモリセル
に、検出した欠陥メモリセルの位置あるいは領域を記憶
させるステップとを具備し、電源電圧の投入に応じて、
前記複数のメモリセルＭＣの中の前記欠陥メモリセルの
位置あるいは領域が記憶されている前記一部のメモリセ
ルのデータを読み出させる。

【００９０】また、本実施例による不揮発性半導体記憶
装置のリダンダンシ方法においては、電気的にデータの
書き換えが可能な複数のメモリセルＭＣが複数の行およ
び複数の列を形成しマトリクス状に配列されたメモリセ
ルアレイ１の中の欠陥メモリセルを検出するステップ
と、前記メモリセルアレイ１における一部のメモリセル
に、検出した欠陥メモリセルの位置あるいは領域を記憶
させるステップとを具備し、所定のコマンドデータの入
力に応じて、前記複数のメモリセルＭＣの中の前記欠陥
メモリセルの位置あるいは領域が記憶されている前記一
部のメモリセルのデータを読み出させる。

【００９１】本実施例によるメモリシステムの制御方法
においては、電気的にデータの書き換えが可能な複数の
メモリセルＭＣが複数の行および複数の列を形成しマト
リクス状に配列されたメモリセルアレイ１と、前記複数
のメモリセルＭＣへのデータ書き込み、前記複数のメモ
リセルＭＣのデータの消去、および前記複数のメモリセ
ルＭＣからのデータ読み出しを制御する制御回路とを有
する複数の不揮発性半導体記憶装置１１−１，１１−
２，…を備えたメモリシステムにおいて、前記複数の不
揮発性半導体記憶装置１１−１，１１−２，…のうちの
１つの不揮発性半導体記憶装置１１−ｆ（ｆ＝１，２，
…）の前記メモリセルアレイ中に、前記複数の不揮発性
半導体記憶装置における各メモリセルアレイ中の欠陥メ
モリセルの位置あるいは領域を記憶させた一部のメモリ
セルのデータを読み出すステップと、前記１つの不揮発
性半導体記憶装置１１−ｆ（ｆ＝１，２，…）の前記一
部のメモリセルのデータに基づいて、前記複数の不揮発
性半導体記憶装置の中の前記欠陥メモリセルを非選択に
するステップとを備えている。

【００９２】また、本実施例によるメモリシステムの制
御方法においては、電気的にデータの書き換えが可能な
複数のメモリセルＭＣが複数の行および複数の列を形成
しマトリクス状に配列された少なくとも１つのメモリセ
ルアレイ１の中の欠陥メモリセルを検出するステップ
と、前記少なくとも１つのメモリセルアレイ中の欠陥メ
モリセルの位置あるいは領域を記憶部１に記憶するステ
ップと、前記記憶部１のデータに基づいて、前記メモリ
セルアレイ中の前記欠陥メモリセルを使用しないよう
に、制御装置１３の制御により欠陥メモリセルを飛ばし
て前記メモリセルアレイに連続的にデータを書き込むス
テップと、前記記憶部１のデータに基づいて、前記メモ
リセルアレイ中の前記欠陥メモリセルを使用しないよう
に、制御装置１３の制御により欠陥メモリセルを飛ばし
て前記メモリセルアレイから連続的にデータを読み出す
ステップとを備えている。

【００９３】従って、上記のようなリダンダンシ方法に
よれば、冗長行や冗長列に欠陥メモリセルを置き換える
ための回路を必要とせず、製造工程の短い、不揮発性半
導体記憶装置のリダンダンシ方法およびメモリシステム
の制御方法が実現される。

【００９４】なお、本発明は上述した第１，第２の実施
の形態に限定されるものではない。例えば多値記憶不揮
発性半導体記憶装置であっても同様に実施できる。その
他、本発明の要旨を逸脱しない範囲で、種々変型して実
施することができる。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
冗長行や冗長列に欠陥メモリセルを置き換えるための回
路を必要とせず、製造工程の短い、不揮発性半導体記憶
装置およびメモリシステムを実現することが可能とな
る。

【００９６】また、本発明によれば、冗長行や冗長列に
欠陥メモリセルを置き換えるための回路を必要とせず、
製造工程の短い、不揮発性半導体記憶装置のリダンダン
シ方法およびメモリシステムの制御方法を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係わる電気的に書
き換え消去可能な不揮発性半導体記憶装置を示すブロッ
ク図。

【図２】図１に示した不揮発性半導体記憶装置における
メモリセルアレイの具体的な構成例を示す回路図。

【図３】図１に示した不揮発性半導体記憶装置における
メモリセルアレイの具体的な他の構成例を示す回路図。

【図４】図３に示したメモリセルと選択トランジスタの
構造を示す断面図。

【図５】図３に示したあるブロックの１つの列を構成す
るメモリセル群の構造を示す断面図。

【図６】図５に示したメモリセル群の各部の、書き込
み、消去、読み出し時の電圧について説明するための
図。

【図７】図１および図３に示した不揮発性半導体記憶装
置におけるメモリセルアレイの構造を模式的に示す図。

【図８】メモリセルアレイ中の欠陥メモリセルの位置あ
るいは領域を示すデータをフラッシュメモリから読み出
す場合のタイミング図。

【図９】コマンドによってメモリセルアレイ中の欠陥メ
モリセルの位置あるいは領域を示すデータをフラッシュ
メモリから読み出す場合のタイミング図。

【図１０】本発明の第１の実施の形態に係わる不揮発性
半導体記憶装置の読み出し動作について説明するための
タイミング図。

【図１１】本発明の第１の実施の形態に係わる不揮発性
半導体記憶装置の書き込みデータ入力動作について説明
するためのタイミング図。

【図１２】本発明の第１の実施の形態に係わる不揮発性
半導体記憶装置の書き込み動作について説明するための
タイミング図。

【図１３】図１に示したフラッシュメモリを複数個搭載
したフラッシュメモリカードのシステムを示すブロック
図。

【図１４】図１３に示したシステムにおけるカード制御
回路がフラッシュメモリのある行に書き込みを行うとき
のアルゴリズムを示すフローチャート。

【図１５】図１３に示したシステムにおけるカード制御
回路がフラッシュメモリのある行から読み出しを行うと
きのアルゴリズムを示すフローチャート。

【図１６】フラッシュメモリのある行の論理列番地と物
理列番地の関係を説明するための図。

【図１７】本発明の第２の実施の形態に係る不揮発性半
導体記憶装置について説明するためのもので、図１に示
されたフラッシュメモリの変型例を示すブロック図。

【図１８】図１７に示したフラッシュメモリにおけるメ
モリセルアレイの構造を模式的に示す図。

【図１９】図１７に示されたフラッシュメモリを用いて
図１３に示したフラッシュメモリカードのシステムを構
成した場合に、カード制御回路がフラッシュメモリへ書
き込みを行うときのアルゴリズムを示すフローチャー
ト。

【図２０】図１７に示されたフラッシュメモリを用いて
図１３に示したフラッシュメモリカードのシステムを構
成した場合に、カード制御回路がフラッシュメモリから
読み出しを行うときのアルゴリズムを示すフローチャー
ト。

【図２１】図１７に示されたフラッシュメモリのある行
の論理列番地と物理列番地の関係を説明するための図。

【符号の説明】

１…メモリセルアレイ、２…ワード線ドライバ、３…ビ
ット線制御回路、４…アドレスバッファ、５…データ入
出力バッファ、６…コマンドバッファ、７…データ入出
力端子、８…制御信号発生回路および内部電圧発生回
路、９…パワーオン検出回路、１０…制御信号入力端
子、１１，１１−１，１１−２…フラッシュメモリ、１
２…データ回路、１３…カード制御回路、１４…カード
制御回路とフラッシュメモリ間の配線、１５…フラッシ
ュメモリカード、１６…カード制御回路とＣＰＵ間の配
線、１７…ＣＰＵ、１８…電源線、１９…冗長部選択回
路、２０…半導体基板、２１…拡散層、２２…絶縁膜、
２３…浮遊ゲート、２４…絶縁膜、２５…制御ゲート、
２６…絶縁膜、２７…選択ゲート、ＭＣ…メモリセル、
ＷＬ…ワード線、ＢＬ…ビット線、Ｓ…選択トランジス
タ、ＳＧ…選択ゲート線、ＳＲＣ…ソース線、Ｖｃｃ…
電源電圧、Ｑ…ＭＯＳトランジスタ。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 電気的にデータの書き換えが可能な複数
   のメモリセルが複数の行および複数の列を形成しマトリ
   クス状に配列されたメモリセルアレイと、 前記複数のメモリセルのうち一部のメモリセルに、前記
   複数のメモリセルの中の欠陥メモリセルの位置あるいは
   領域を記憶させる手段と、 電源電圧が投入されたことを検出してパワーオン信号を
   出力するパワーオン検出回路と、 前記複数のメモリセルの中の前記欠陥メモリセルの位置
   あるいは領域が記憶されている前記一部のメモリセルの
   データを、前記パワーオン信号に応答して読み出す手段
   とを具備したことを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 電気的にデータの書き換えが可能な複数
   のメモリセルが複数の行および複数の列を形成しマトリ
   クス状に配列されたメモリセルアレイと、 前記複数のメモリセルのうち一部のメモリセルに、前記
   複数のメモリセルの中の欠陥メモリセルの位置あるいは
   領域を記憶させる手段と、 少なくとも１つのコマンドデータ入力端子と、 前記複数のメモリセルの中の前記欠陥メモリセルの位置
   あるいは領域が記憶されている前記一部のメモリセルの
   データを、前記コマンドデータ入力端子に入力される所
   定のコマンドデータに応答して読み出す手段とを具備し
   たことを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 前記一部のメモリセルは、欠陥メモリセ
   ルの行を含む少なくとも１つの行で形成されるブロック
   の位置を記憶することを特徴とする請求項１または２に
   記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記一部のメモリセルは、欠陥メモリセ
   ルの列を含む少なくとも１つの列で形成される列ブロッ
   クの位置を記憶することを特徴とする請求項１または２
   に記載の不揮発性半導体記憶装置。
5. 【請求項５】 電気的にデータの書き換えが可能な複数
   のメモリセルが複数の行および複数の列を形成しマトリ
   クス状に配列されたメモリセルアレイと、前記複数のメ
   モリセルへのデータ書き込み、前記複数のメモリセルの
   データの消去、および前記複数のメモリセルからのデー
   タ読み出しを制御する制御回路とを備えた複数の不揮発
   性半導体記憶装置と、 前記複数の不揮発性半導体記憶装置のうちの１つの不揮
   発性半導体記憶装置における前記メモリセルアレイ中の
   一部のメモリセルに、前記複数の不揮発性半導体記憶装
   置における前記メモリセルアレイ中の欠陥メモリセルの
   位置あるいは領域を記憶させる手段と、 前記１つの不揮発性半導体記憶装置における前記一部の
   メモリセルのデータに基づいて、前記複数の不揮発性半
   導体記憶装置の中の前記欠陥メモリセルを非選択にする
   制御装置とを具備したことを特徴とするメモリシステ
   ム。
6. 【請求項６】 前記一部のメモリセルは、欠陥メモリセ
   ルを含む不揮発性半導体記憶装置を指示する情報と、そ
   の欠陥メモリセルの行を含む少なくとも１つの行で形成
   されるブロックの位置を記憶することを特徴とする請求
   項５に記載のメモリシステム。
7. 【請求項７】 前記一部のメモリセルは、欠陥メモリセ
   ルを含む不揮発性半導体記憶装置を指示する情報と、そ
   の欠陥メモリセルの列を含む少なくとも１つの列で形成
   される列ブロックの位置を記憶することを特徴とする請
   求項５に記載のメモリシステム。
8. 【請求項８】 電気的にデータの書き換えが可能な複数
   のメモリセルが複数の行および複数の列を形成しマトリ
   クス状に配列された少なくとも１つのメモリセルアレイ
   と、 前記メモリセルアレイ中の欠陥メモリセルの位置あるい
   は領域を記憶する記憶部と、 前記記憶部のデータに基づいて、前記メモリセルアレイ
   中の前記欠陥メモリセルを使用しないように、欠陥メモ
   リセルを飛ばして前記メモリセルアレイに連続的にデー
   タを書き込み、欠陥メモリセルを飛ばして前記メモリセ
   ルアレイから連続的にデータを読み出す制御を行う制御
   装置とを備えたことを特徴とするメモリシステム。
9. 【請求項９】 電気的にデータの書き換えが可能な複数
   のメモリセルが複数の行および複数の列を形成しマトリ
   クス状に配列されたメモリセルアレイの中の欠陥メモリ
   セルを検出するステップと、 前記メモリセルアレイにおける一部のメモリセルに、検
   出した欠陥メモリセルの位置あるいは領域を記憶させる
   ステップとを具備し、 電源電圧の投入に応じて、前記複数のメモリセルの中の
   前記欠陥メモリセルの位置あるいは領域が記憶されてい
   る前記一部のメモリセルのデータを読み出させることを
   特徴とする不揮発性半導体記憶装置のリダンダンシ方
   法。
10. 【請求項１０】 電気的にデータの書き換えが可能な複
    数のメモリセルが複数の行および複数の列を形成しマト
    リクス状に配列されたメモリセルアレイの中の欠陥メモ
    リセルを検出するステップと、 前記メモリセルアレイにおける一部のメモリセルに、検
    出した欠陥メモリセルの位置あるいは領域を記憶させる
    ステップとを具備し、 所定のコマンドデータの入力に応じて、前記複数のメモ
    リセルの中の前記欠陥メモリセルの位置あるいは領域が
    記憶されている前記一部のメモリセルのデータを読み出
    させることを特徴とする不揮発性半導体記憶装置のリダ
    ンダンシ方法。
11. 【請求項１１】 電気的にデータの書き換えが可能な複
    数のメモリセルが複数の行および複数の列を形成しマト
    リクス状に配列されたメモリセルアレイと、前記複数の
    メモリセルへのデータ書き込み、前記複数のメモリセル
    のデータの消去、および前記複数のメモリセルからのデ
    ータ読み出しを制御する制御回路とを有する複数の不揮
    発性半導体記憶装置を備えたメモリシステムにおいて、 前記複数の不揮発性半導体記憶装置のうちの１つの不揮
    発性半導体記憶装置の前記メモリセルアレイ中に、前記
    複数の不揮発性半導体記憶装置における各メモリセルア
    レイ中の欠陥メモリセルの位置あるいは領域を記憶させ
    た一部のメモリセルのデータを読み出すステップと、 前記１つの不揮発性半導体記憶装置の前記一部のメモリ
    セルのデータに基づいて、前記複数の不揮発性半導体記
    憶装置の中の前記欠陥メモリセルを非選択にするステッ
    プとを具備したことを特徴とするメモリシステムの制御
    方法。
12. 【請求項１２】 電気的にデータの書き換えが可能な複
    数のメモリセルが複数の行および複数の列を形成しマト
    リクス状に配列された少なくとも１つのメモリセルアレ
    イの中の欠陥メモリセルを検出するステップと、 前記少なくとも１つのメモリセルアレイ中の欠陥メモリ
    セルの位置あるいは領域を記憶部に記憶するステップ
    と、 前記記憶部のデータに基づいて、前記メモリセルアレイ
    中の前記欠陥メモリセルを使用しないように、制御装置
    の制御により欠陥メモリセルを飛ばして前記メモリセル
    アレイに連続的にデータを書き込むステップと、 前記記憶部のデータに基づいて、前記メモリセルアレイ
    中の前記欠陥メモリセルを使用しないように、制御装置
    の制御により欠陥メモリセルを飛ばして前記メモリセル
    アレイから連続的にデータを読み出すステップとを具備
    したことを特徴とするメモリシステムの制御方法。