KR102019567B1 - 반도체 기억장치 및 이의 동작 설정 방법 - Google Patents

반도체 기억장치 및 이의 동작 설정 방법 Download PDF

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Abstract

[과제] ROM의 옵션 데이터 리소스를 가능한 한 적게 하면서, 동작의 유연성을 유지할 수 있는 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 NAND형 플래시 메모리는, 최적인 옵션 데이터를 기억하는 메모리 셀 어레이(110)와, CPU(140), RAM(150), ROM(160)을 포함한다. CPU(140)는, 요구되는 동작에 따라서 메모리 셀 어레이(110)의 옵션 데이터 기억부(210)로부터 최적인 옵션 데이터를 RAM(150)에 독출하고, 독출된 최적인 옵션 데이터를 이용해서 반도체 기억장치의 동작을 제어한다.

Description

반도체 기억장치 및 이의 동작 설정 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION SETTING METHOD THEREOF}
본 발명은, 반도체 기억장치에 관한 것으로, 특히 반도체 기억장치의 동작 조건을 실시간으로 설정 가능한 반도체 기억장치에 관한 것이다.
NAND형 플래시 메모리 등의 반도체 기억장치에서는, 동작 제어의 고도화에 따라서, 독출, 프로그램 및 소거 시의 오퍼레이션이 복잡화되고 있다. 출하 전에, 이들의 최적인 오퍼레이션을 결정하는 것은 어렵기 때문에, 반도체 칩에, 복수의 오퍼레이션 중에서 최적인 오퍼레이션을 선택할 수 있는 것과 같은 옵션이 탑재되어 있다.
예를 들면, 특허문헌 1의 메모리 장치는, 퓨즈 장치와 퓨즈 제어 회로를 포함하고, 퓨즈 장치가, 퓨즈 제어 회로의 동작에 관련되는 제1 데이터를 격납하는 제1 퓨즈 서브어레이와, 메모리 장치의 동작에 관련되는 제2 데이터를 격납하는 제2 퓨즈 서브어레이를 포함하고, 퓨즈 제어 회로가, 제1 및 제2 퓨즈 서브어레이로부터 제1 및 제2 데이터를 각각 독출하도록 구성된다.
종래의 반도체 기억장치에서는, 메모리 동작에 관한 모든 오퍼레이션을 실행 가능하게 하기 위해서, 모든 오퍼레이션에 대응하는 데이터를 퓨즈 어레이 등에 격납하고, 제품 출하 전의 평가 테스트에 의해 모든 오퍼레이션 중에서 최적인 오퍼레이션을 선택하고 있다. 도 1에 NAND형 플래시 메모리에 있어서의 선택 가능한 복수의 오퍼레이션의 데이터(이하, 옵션 데이터라고 칭함)를 예시한다. 도면의 예는, 소거나 프로그램의 동작 조건을 결정하는 옵션 데이터가 3개 있을 경우(a, b, c는 각각 옵션 데이터)를 나타내고 있다. 소거 바이어스는, 선택 블록의 P웰에 인가하는 소거 펄스의 파고값의 초기값이나 스텝폭 등을 결정하기 위한 데이터를 포함할 수 있다. 소거 베리파이(verify)는, 워드선에 인가하는 베리파이 전압이나 패스/페일의 조건 등을 결정하기 위한 데이터를 포함할 수 있다. 프로그램 바이어스는, 선택 워드선에 인가하는 프로그램 펄스의 파고값의 초기값이나 스텝폭 등을 결정하는 데이터를 포함할 수 있다. 프로그램 베리파이는, 워드선에 인가하는 베리파이 전압이나 패스/페일의 조건 등을 결정하기 위한 데이터를 포함할 수 있다. 이들 옵션 데이터 중에서 최적인 옵션 데이터의 선택은, 제품 출하 전의 평가 테스트 시에, 예를 들면, 퓨즈 ROM 등을 프로그램하는 것에 의해 행해진다. 제품 출하 후, 반도체 기억장치는, 선택된 최적인 옵션 데이터에 따라 동작 조건을 결정해서 그 동작을 제어한다.
그러나, 이러한 종래의 반도체 기억장치에는 다음과 같은 과제가 있다. 특허문헌 1에 나타낸 퓨즈 어레이는, 메모리 셀 어레이와 마찬가지로 구성되는 판독/기입(read/write)이 가능한 기억 영역이며, 여기에 격납된 데이터는, 파워 업(power up) 시퀸스로 최초로 판독된다. 퓨즈 어레이로부터 판독된 옵션 데이터에 의거해서 동작 조건이 결정되기 때문에, 퓨즈 어레이의 데이터에는, 신뢰성이 요구된다. 하나의 방법에서는, 퓨즈 어레이에 격납된 데이터는, 다수결(majority) 방식에 의해 보증되어, 1비트의 독출 데이터가 「0」 또는 「1」인지를 결정하기 위하여, n비트의 독출 데이터의 「0」 또는 「1」의 다수결을 이용한다. 예를 들면, n=16일 때, 16비트의 독출 데이터 중 과반수를 초과하는 값이 그 독출 데이터의 값으로 결정된다. 이러한 다수결 방식은, 데이터를 보증할 수 있는 반면, 실제로 점유하는 데이터 사이즈가 커져 버린다고 하는 문제가 있다.
퓨즈 어레이 대신에, 다른 기억 매체에 옵션 데이터를 격납하는 방법도 있다. 반도체 기억장치가 스테이트 머신에 의해 동작을 제어하는 것이 아니라, 온-칩(on-chip)의 마이크로컨트롤러(CPU, ROM, RAM을 포함함)에 의해 동작을 제어할 경우, ROM에는, 동작을 제어하기 위한 프로그램 데이터 또는 코드 데이터에 부가해서, 모든 오퍼레이션을 실행 가능하게 하기 위한 옵션 데이터가 기억된다. 반도체 기억장치의 동작의 복잡화, 고도화에 의해 옵션 데이터의 사이즈가 커지면, ROM의 용량이 커져 버린다고 하는 문제가 있다. 다른 한편, 옵션 데이터의 사이즈를 제한하는 것은, 반도체 기억장치의 유연성(flexibility)을 저하시켜, 최적인 동작 조건에서 동작시킬 수 없게 될 가능성이 있다. 게다가, 테스트 결과에 걸맞는 동작 조건에서 반도체 기억장치를 동작시킬 수 없으면, 반도체 기억장치를 불량이라고 하지 않으면 안 되어, 수율이 저하되어 버린다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 동작 조건에 관한 데이터를 기억하기 위한 ROM의 리소스를 가능한 한 적게 하면서, 동작의 유연성을 유지할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치는, 반도체 기억장치의 동작 조건에 관한 데이터를 기억하는 메모리 셀 어레이와, 반도체 기억장치의 동작을 제어하기 위한 데이터를 기억하는 ROM과, 상기 ROM으로부터 독출된 데이터에 의거해서 반도체 기억장치의 동작을 제어하는 중앙처리장치와, RAM을 포함하되, 상기 중앙처리장치는, 요구되는 동작에 따라서 상기 메모리 셀 어레이로부터 상기 동작 조건에 관한 데이터를 RAM에 독출하고, 독출된 동작 조건에 관한 데이터를 이용해서 반도체 기억장치의 동작을 제어한다.
바람직하게는 상기 동작 조건에 관한 데이터는, 프로그램의 동작 조건에 관한 데이터 및 소거의 동작 조건에 관한 데이터 중 적어도 한쪽을 포함한다. 바람직하게는 상기 프로그램의 동작 조건에 관한 데이터는, 프로그램할 때에 그리고 프로그램 베리파이할 때에 메모리 셀 어레이에 인가되는 전압을 포함한다. 바람직하게는 상기 소거의 동작 조건에 관한 데이터는, 소거할 때에 그리고 소거 베리파이할 때에 메모리 셀 어레이에 인가되는 전압을 포함한다. 바람직하게는 상기 중앙처리장치는, 상기 동작 조건에 관한 데이터에 의거해서 메모리 셀 어레이에 인가하는 전압을 제어한다. 바람직하게는 상기 메모리 셀 어레이는 NAND 스트링으로 구성되는 어레이이다. 바람직하게는 상기 ROM은, 상기 메모리 셀 어레이로부터 상기 동작 조건에 관한 데이터를 독출하기 위한 독출용 데이터를 기억하고, 상기 중앙처리장치는, 요구되는 동작에 따른 상기 독출용 데이터를 상기 ROM으로부터 독출한다. 바람직하게는 반도체장치는 외부와의 사이에서 데이터의 송수(送受)를 가능하게 하는 외부단자를 더 포함하고, 상기 중앙처리장치는, 테스트 동작 시에, 상기 외부단자로부터 공급된 동작 조건에 관한 데이터를 상기 RAM에 기입하는 것을 가능하게 한다. 바람직하게는 상기 동작 조건에 관한 데이터는, 반도체 기억장치의 최적인 동작 조건을 결정하는 옵션 데이터이다. 바람직하게는 상기 ROM은 마스크 ROM이다. 바람직하게는 반도체 기억장치는 NAND형 플래시 메모리이다.
본 발명에 따른 동작 설정 방법은, 반도체 기억장치의 동작을 제어하기 위한 데이터를 기억하는 ROM과, 상기 ROM으로부터 독출된 데이터에 의거해서 반도체 기억장치의 동작을 제어하는 중앙처리장치를 포함하는 반도체 기억장치로서, 동작 조건에 관한 데이터를 메모리 셀 어레이에 기억하는 단계와, 상기 메모리 셀 어레이로부터 상기 동작 조건에 관한 데이터를 RAM에 독출하는 단계와, 상기 RAM에 독출된 상기 동작 조건에 관한 데이터에 의거해서 상기 중앙처리장치를 동작시키는 단계를 포함한다.
바람직하게는 동작 설정 방법은, 출하 전에 반도체 기억장치의 테스트를 행하는 단계를 더 포함하되, 상기 기억하는 단계는, 상기 테스트의 결과에 의거해서 결정된 동작 조건에 관한 데이터를 상기 메모리 셀 어레이에 기억한다. 바람직하게는 동작 설정 방법은, 외부단자에 공급되는 동작 조건에 관한 데이터를 상기 RAM에 기입하는 단계를 더 포함하고, 상기 테스트하는 단계는, 상기 RAM에 기입된 동작 조건에 관한 데이터에 의거해서 테스트를 행한다. 바람직하게는 상기 기억하는 단계는, 상기 메모리 셀 어레이의 선택 페이지에 동작 조건에 관한 데이터를 프로그램한다. 바람직하게는 상기 독출하는 단계는, 상기 메모리 셀 어레이의 선택 페이지로부터 동작 조건에 관한 데이터를 독출한다.
본 발명에 따르면, 메모리 셀 어레이에 반도체 기억장치의 동작 조건에 관한 데이터를 기억하고, 요구되는 동작에 따라서 메모리 셀 어레이로부터 동작 조건에 관한 데이터를 독출하도록 했으므로, ROM에 기억하는 동작 조건에 관한 데이터 리소스를 적게 할 수 있다. 또 메모리 셀 어레이에 최적인 동작 조건에 관한 데이터를 기억함으로써, 혹은 메모리 셀 어레이의 동작 조건에 관한 데이터를 변경 가능하게 함으로써, 반도체 기억장치의 동작 조건의 유연성을 유지할 수 있다.
도 1은 종래의 NAND형 플래시 메모리에 격납되는 옵션 데이터의 일례를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타낸 블록도이다.
도 3은 ROM에 전체 옵션 데이터를 기억했을 때의 동작을 설명하는 도면이다.
도 4는 출하 전에 기억되는 옵션 데이터와, 출하 후의 옵션 데이터에 의해 제어되는 동작을 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 옵션 데이터의 기억 방법을 설명하는 도면이며, 도 5(A)는 ROM에 기억되는 옵션 데이터의 예를 나타내고, 도 5(B)는 옵션 데이터 기억부에 기억되는 옵션 데이터의 예를 나타낸다.
도 6은 본 발명의 실시예에 의한 옵션 데이터의 RAM에의 로드를 설명하는 도면이다.
도 7은 본 발명의 실시예에 의한 CPU에 의한 옵션 데이터의 독출 동작을 설명하는 흐름도이다.
도 8은 본 실시예에 의한 출하 전의 옵션 데이터의 기억과, 출하 후의 옵션 데이터에 의해 제어되는 동작을 설명하는 도면이다.
도 9는 본 발명의 실시예에 의한 테스트 동작시의 옵션 데이터의 RAM에의 기입하는 방법을 설명하는 도면이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 반도체 기억장치는, 특별히 한정되는 것은 아니지만, 바람직하게는, NAND형 플래시 메모리 또는 NAND형 플래시 메모리를 내장하는 반도체장치이다.
[ 실시예 ]
도 2는 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타낸 도면이다. 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 셀 어레이(110)와, 외부단자에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 받는 어드레스 레지스터(130)와, CPU(중앙처리장치)(140)와, RAM(150)과, ROM(160)과, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)의 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 행 선택회로(170)와, 행 선택회로(170)에 의해서 선택된 페이지로부터 독출된 데이터를 보유하거나, 선택된 페이지에의 기입 데이터를 보유하는 페이지 버퍼/센스 회로(180)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)의 디코딩 결과에 의거해서 페이지 버퍼/센스 회로(180) 내의 데이터의 선택 등을 행하는 열 선택회로(190)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(200)를 포함해서 구성된다.
메모리 셀 어레이(110)는, 열방향에 배치된 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 구비한다. 1개의 메모리 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링이 복수 형성된다. 또한 메모리 셀 어레이(110)는, 메모리의 동작 조건에 관한 옵션 데이터를 기억하는 옵션 데이터 기억부(210)를 구비하고 있다. 옵션 데이터 기억부(210)는, 다른 블록과 마찬가지로 NAND 스트링으로 구성되고, 따라서, 행 선택회로(170), 페이지 버퍼 센스 회로(180), 열 선택회로(190) 등을 개재해서, 옵션 데이터 기억부(210)의 선택 페이지로부터 데이터의 독출, 또는 선택 페이지에의 프로그램, 또한 선택 블록의 소거가 가능하다.
ROM(160)은 플래시 메모리(100)의 동작(독출, 프로그램, 소거, 테스트 등)을 제어하기 위한 프로그램이나 데이터가 항구적으로 기억된다. ROM(160)은, 특별히 한정되는 것은 아니지만, 예를 들면, 마스크 ROM, 퓨즈 ROM, 원 타임(one time) PROM 등으로 구성된다. RAM(150)은, ROM(160)로부터 로드된 데이터를 일시적으로 기억하거나, 혹은 후술하는 바와 같이 옵션 데이터 기억부(210)로부터 독출된 데이터를 일시적으로 기억하거나, 또한 외부단자 또는 입출력 버퍼(120)에 공급된 데이터를 일시적으로 기억한다. RAM(150)은, 특별히 한정되는 것은 아니지만, 예를 들면, 독출/기입의 속도가 빠른 SRAM 또는 DRAM 등으로 구성된다.
CPU(140)는, RAM(150)이나 ROM(160)으로부터 독출된 프로그램이나 데이터에 따라서 플래시 메모리(100)의 동작을 제어한다. 또한 CPU(140)는, 입출력 버퍼(120)로부터 입력된 커맨드나 외부제어 신호에 응답해서 플래시 메모리(100)의 동작을 제어한다.
플래시 메모리(100)의 독출 동작에서는, 비트선에 어떤 정의 전압을 인가하고, 선택 페이지에 어떤 전압(예를 들면 0V)을 인가하고, 비선택 페이지에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 페이지의 데이터가 페이지 버퍼/센스 회로(180)에 판독된다. 프로그램 동작에서는, 선택 페이지에 고전압의 프로그램 전압(Vpgm)(15 내지 25V)을 인가하고, 비선택 페이지에 중간전위(예를 들면 10V)를 인가하고, 페이지 버퍼/센스 회로(180)에 프로그램 데이터에 보유하고, 선택 페이지의 프로그램이 행해진다. 프로그램 베리파이에서는, 프로그램 베리파이 전압을 선택 페이지에 인가하고, 선택 페이지를 독출함으로써 베리파이가 행해지고, 바람직하게는, ISPP에 의해 프로그램 펄스가 인가된다. 소거 동작에서는, 블록 내의 선택 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 블록 단위로 데이터를 소거한다. 소거 베리파이에서는, 소거 베리파이 전압을 선택 페이지에 인가하고, 선택 페이지를 독출함으로써 베리파이가 행해지고, 바람직하게는, ISPE에 의해 소거 펄스가 인가된다.
일반적인 수법에 따르면, 플래시 메모리의 동작 조건에 관한 모든 옵션 데이터가 ROM(160)에 격납된다. 이 경우의 상세를 도 3을 이용해서 설명한다. ROM(160)에는, 소거의 동작 조건에 관한 데이터로서, HV 셋업, 소거 바이어스 A, B, C, 소거 베리파이 A, B, C, HV 리셋이 기억되고, 프로그램의 동작 조건에 관한 데이터로서, HV 셋업, 프로그램 바이어스 A, B, C, 프로그램 베리파이 A, B, C, HV 리셋이 기억된다. 여기에서, HV 셋업은, 내부전압 발생회로(200)의 차지 펌프 회로(charge pump circuit) 등의 동작 조건에 관한 데이터이며, 예를 들면, 차지 펌프 회로의 동작 순서 등을 결정하는 데이터가 포함된다. HV 리셋은, 차지 펌프 회로에 의한 고전압을 강하시킬 때의 동작 조건에 관한 데이터이다.
소거 바이어스 A, B, C는, 선택 블록의 P웰에 인가하는 소거 펄스의 파고값이나 스텝폭, 인가시간, 그 밖의 소거 동작에 관한 모든 데이터나 소거의 동작 순서(오퍼레이션의 순번 등)에 관한 데이터를 포함할 수 있다. 예를 들면, 소거 바이어스 A는, 소거 펄스의 초기값이 19V이고, 스텝폭이 1V이며, 소거 바이어스 B는, 소거 펄스의 초기값이 20V이고, 스텝폭이 0.8V이다. 소거 베리파이 A, B, C는, 소거된 선택 블록을 베리파이할 때에 워드선에 인가하는 전압, 인가시간, 그 밖의 소거 베리파이에 관한 모든 데이터나 소거 베리파이의 동작 순서(오퍼레이션의 순번 등)에 관한 데이터를 포함할 수 있다. 예를 들면, 소거 베리파이 A는, 워드선에 인가하는 전압이 0V이며, 소거 베리파이 B는 워드선에 인가하는 전압이 0.1V이다.
프로그램 바이어스 A, B, C는, 선택 페이지의 워드선에 인가하는 프로그램 펄스의 파고값이나 스텝폭, 인가시간, 그 밖의 프로그램 동작에 관한 모든 데이터나 프로그램의 동작 순서(오퍼레이션의 순번 등)에 관한 데이터를 포함할 수 있다. 예를 들면, 프로그램 바이어스 A는, 프로그램 펄스의 초기값이 15V이고, 스텝폭이 1V이며, 프로그램 바이어스 B는, 프로그램 펄스의 초기값이 16V이고, 스텝폭이 0.8V이다. 프로그램 베리파이 A, B, C는, 선택 페이지의 워드선에 인가하는 전압, 인가시간, 그 밖의 프로그램 베리파이에 관한 모든 데이터나 프로그램 베리파이의 동작 순서(오퍼레이션의 순번 등)에 관한 데이터를 포함한다. 이들 모두의 옵션 데이터 중에서 최적인 옵션 데이터를 선택하기 위한 선택 코드는, 예를 들면, 평가 테스트에 의거해서 출하 전에 퓨즈 ROM 등을 트리밍함으로써 프로그램된다.
도 4는 제품 출하 전에 기억되는 옵션 데이터와, 제품 출하 후에 옵션 데이터를 이용한 동작을 설명하는 도면이다. 제품 출하 전, ROM(160)에는, HV 셋업/리셋, 독출에 관한 데이터, 프로그램 바이어스 A, B, C, 프로그램 베리파이 A, B, C, 소거 바이어스 A, B, C, 소거 베리파이 A, B, C 등이 기억된 상태에 있다(스텝 S100). ROM(160)이 마스크 ROM일 때, 칩의 제조 공정에 있어서, 마스크에 의해 웨이퍼에 데이터의 굽기가 행해진다.
메모리 셀이 주변회로 등을 구성하는 트랜지스터나 배선 등에는, 제조 공정에 있어서 편차나 변동이 있으므로, 플래시 메모리의 최적인 동작 조건은, 각각 칩마다 다른 경우가 있다. 그 때문에, 칩에 있어서의 최적인 동작 조건을 제조 전에 결정하는 것은 어렵고, ROM(160)에는, 다수의 선택 가능한 옵션 데이터가 미리 기억된다. 제조 후의 평가 테스트에 의해, 플래시 메모리(100)를 동작시킴으로써, 프로그램 바이어스, 프로그램 베리파이, 소거 바이어스, 소거 베리파이 등의 동작 조건의 최적인 옵션을 결정할 수 있고, 그 최적인 옵션 데이터를 선택하기 위한 선택 코드가 퓨즈 ROM 등의 트리밍(trimming)에 의해 프로그램된다.
제품 출하 후, CPU(140)는, 외부로부터 입력된 커맨드에 따라서 독출하고, 소거, 프로그램 등의 동작을 실행한다. CPU(140)는, 요구된 동작에 대응하는 ROM(160)의 프로그램을 실행한다. 또한, ROM(160)에는, 도 3에 나타낸 바와 같이, 복수의 옵션 데이터가 포함되지만, 이들 중에서 선택 코드에 의해 선택된 최적인 옵션 데이터가 CPU(140)에 의해 독출되고, CPU(140)는, 최적인 옵션 데이터에 의거해서 내부전압 발생회로(200), 행 선택회로(170), 페이지 버퍼/센스 회로(180) 및 열 선택회로(190)를 제어하고, 메모리 셀 어레이(110)의 P웰에 인가되는 소거 펄스나 소거 베리파이 전압을 제어한다. 예를 들면, 상기 도면에 나타낸 바와 같이, 소거 동작이 행하여질 때, CPU(140)는 ROM(160)로부터 독출된 HV 셋업에 관한 데이터에 의해 내부전압 발생회로(200)의 동작 조건을 결정하고, 고전압의 발생을 제어한다(S110). 또한, 선택 코드에 의해, ROM(160)의 전체 옵션 데이터 중에서 최적인 옵션 데이터가 선택되고, 즉, 소거 바이어스 A, B, C 중에서 1개의 소거 바이어스가 선택되고, 소거 베리파이 A, B, C 중에서 1개의 소거 베리파이가 선택되고(S120), 그 최적인 조합에 따라, 소거가 실행된다. 소거가 종료하면, CPU(140)는, HV 리셋에 관한 데이터에 의해 차지 펌프 회로를 리셋한다(S130).
이러한 방법에서는, ROM(160)이 전체 옵션 데이터를 기억하기 때문에, ROM(160) 내의 옵션 데이터에 할당하는 리소스가 커져 버린다. 또, 마스크 ROM에 의해 전체 옵션 데이터를 기억했을 경우에, 옵션 데이터를 변경하는 것은 대단히 번잡하다. 그래서, 본 실시예에서는, 메모리 셀 어레이(110) 내에 옵션 데이터를 기억하는 옵션 데이터 기억부(210)를 설치하고, 동작 시에, 옵션 데이터 기억부(210)로부터 옵션 데이터를 실시간으로 RAM(150)에 로드하고, RAM(150)에 로드된 옵션 데이터를 이용해서 CPU(140)가 동작 조건을 제어할 수 있게 한다.
도 5는 본 실시예에 의한 옵션 데이터의 기억예를 설명하는 도면이며, 여기에 예시된 옵션 데이터는, 도 3의 옵션 데이터에 대응한다. ROM(160)에는, 도 5(A)에 나타낸 바와 같이, 필요 최소한의 옵션 데이터가 기억된다. 구체적으로는, 소거 시퀸스의 옵션 데이터로서, 고전압(HV)의 셋업 및 리셋에 관한 데이터가 기억된다. 또한, 소거 시퀸스는, 이 옵션 데이터와 함께, 옵션 데이터 기억부(210)로부터 소거 시퀸스의 다른 최적인 옵션 데이터를 독출하기 위한 독출용 데이터(Read1)가 기억된다. 독출용 데이터(Read1)는, CPU(140)가 소거 동작을 실행할 때, 옵션 데이터 기억부(210)로부터 최적인 옵션 데이터를 독출하기 위한 독출 커맨드 및 어드레스를 포함한다.
프로그램 시퀸스의 옵션 데이터로서, 고전압(HV)의 셋업 및 리셋에 관한 정보가 기억된다. 또, 이 옵션 데이터와 함께, 옵션 데이터 기억부(210)로부터 프로그램 시퀸스의 다른 최적인 옵션 데이터를 독출하기 위한 독출용 데이터(Read2)가 기억된다. 독출용 데이터(Read2)는, CPU(140)가 프로그램 동작을 실행할 때, 옵션 데이터 기억부(210)로부터 최적인 옵션 데이터를 독출하기 위한 독출 커맨드 및 어드레스 정보를 포함한다. 또한, 독출 시퀸스에 관해서는, 도 3의 경우와 마찬가지로, 다른 옵션을 가지지 않는 예를 나타내고 있다.
한편, 메모리 셀 어레이(110)의 옵션 데이터 기억부(210)에는, 최적인 옵션 데이터가 프로그램된다. 구체적으로는, 도 5(B)에 나타낸 바와 같이, 옵션 데이터 기억부(210)의 제1 기억 영역에는, 소거 시퀸스에 관해서, 소거 바이어스 A, B, C 중 어느 하나의 최적인 옵션 데이터가 기억되고, 소거 베리파이 A, B, C 중 어느 하나의 최적인 옵션 데이터가 기억된다. 제1의 기억 영역에 기억된 옵션 데이터는, 독출용 데이터(Read1)에 의거해서 CPU(140)에 의해 RAM(150)에 판독된다. 또한, 옵션 데이터 기억부(210)의 제2 기억 영역에는, 프로그램 시퀸스에 관해서, 프로그램 바이어스 A, B, C 중 어느 하나의 최적인 옵션 데이터가 기억되고, 프로그램 베리파이 A, B, C 중 어느 하나의 최적인 옵션 데이터가 기억된다. 제2 기억 영역에 기억된 데이터는, 독출용 데이터(Read2)에 의거해서 CPU(140)에 의해 판독된다. 옵션 데이터 기억부(210)에 기억되는 최적인 옵션 데이터는, 출하 전의 평가 테스트에 의해 결정된다.
도 6은, 옵션 데이터 기억부(210)로부터 독출된 옵션 데이터가 RAM에 로드될 때의 데이터의 흐름을 나타내는 도면, 도 7은 그 때의 동작 흐름도이다. CPU(140)는, 외부에서 커맨드가 입력되면(S200), 그 커맨드에 의거해서 요구되는 동작을 판별한다(S210). 다음에, CPU(140)는, 요구되는 동작에 따른 옵션 데이터를 ROM(160)로부터 독출한다(S220). 예를 들면, 소거 커맨드가 입력되었을 때, CPU(140)는, ROM(160)로부터 소거 시퀸스에 관한 옵션 데이터를 독출한다. 도 5를 예로 들면, CPU(140)는, HV 셋업, 독출용 데이터(Read1), HV 리셋의 데이터를 ROM(160)로부터 독출한다. CPU(140)는, 독출용 데이터(Read1)에 의거해서, 통상의 메모리 셀 어레이의 독출 동작과 마찬가지로, 행 선택회로(170), 페이지 버퍼/센스 회로(180), 열 선택회로(190) 등을 개재해서 옵션 데이터 기억부(210)를 액세스하고(S230), 옵션 데이터 기억부(210)로부터 소거 시퀸스에 관한 최적인 옵션 데이터를 독출하고, 독출된 데이터를 RAM(150)에 로드한다(S240). CPU(140)는, 최적인 옵션 데이터의 독출과 병행하여, ROM(160)로부터 독출된 HV 셋업에 따라 내부전압 발생회로(200)에 의한 고전압의 생성을 제어할 수 있다. 다음에, CPU(140)는, RAM(150)에 보유된 최적인 옵션 데이터에 따라 P웰에 소거 펄스를 인가하고, 그 후, 선택 블록의 소거 베리파이를 실행한다(S250). 소거 동작이 종료되었을 때, CPU(140)는, HV 리셋에 따라 내부전압 발생회로(200)에 의한 고전압의 방전을 제어한다.
프로그램 동작 때도 마찬가지이며, 외부로부터 프로그램 동작에 해당하는 커맨드가 입력되면, CPU(140)는, ROM(160)로부터 프로그램 시퀸스에 관한 옵션 데이터를 독출하고, HV 셋업에 따라 내부전압 발생회로(200)에 의한 고전압의 생성을 제어하고, 독출용 데이터(Read2)에 의거해서 행/열 선택회로(170), (190) 등을 개재해서 옵션 데이터 기억부(210)로부터 프로그램 시퀸스의 최적인 옵션 데이터를 독출하고, 이것을 RAM(150)에 로드한다. 다음에, CPU(140)는, RAM(150)에 보유된 최적인 프로그램 바이어스에 따라 프로그램 펄스를 선택 워드선에 인가하고, 그 후, 선택 페이지의 프로그램 베리파이를 실행한다. 프로그램 동작이 종료되었을 때, CPU(140)는, HV 리셋에 따라 내부전압 발생회로(200)에 의한 고전압의 방전을 제어한다.
독출 커맨드가 입력되었을 경우에는, 본 예에서는 특히 최적인 옵션 데이터가 옵션 데이터 기억부(210)에 기억되지 않고 있으므로, CPU(140)는, ROM(160)에 격납된 독출 바이어스에 따라서, 선택 페이지의 독출을 행한다.
도 8은, 본 실시예를 이용했을 때의 제품 출하 전에 기억되는 옵션 데이터와, 제품 출하 후에 옵션 데이터를 이용한 동작 제어를 설명하는 도면이다. ROM(160)이 마스크 ROM으로 구성될 때, 플래시 메모리의 제조 공정 중에, 도 5에 나타낸 바와 같은 필요 최소한의 옵션 데이터 및 독출용 데이터(Read1, Read2)가 실리콘 웨이퍼에 구위진다(S300).
제조 후, 웨이퍼 수준 또는 칩 수준에서, 플래시 메모리(100)의 평가 테스트가 실행되고(S310), 그 테스트 결과에 의거해서, 최적인 옵션 데이터가 결정되고, 옵션 데이터 기억부(210)에는 최적인 옵션 데이터가 프로그램된다(S320). 이 프로그램은, 다른 메모리 셀 어레이(110)에의 프로그램과 마찬가지 방법에 의해 행해진다. 최적인 옵션 데이터 프로그램이 종료된 후, 플래시 메모리(100)가 출하된다.
출하 후, 플래시 메모리(100)는, 요구되는 동작에 따라서, 실시간으로 옵션 데이터 기억부(210)로부터 최적인 옵션 데이터를 RAM(150)에 로드하고, CPU(140)는, RAM(150)에 로드된 최적인 옵션 데이터에 이용해서 동작을 제어한다. 도시한 예는, 소거 동작의 예를 나타내고 있다. CPU(140)는, 외부로부터 소거 커맨드가 입력되면, ROM(160)으로부터 소거 시퀸스 데이터를 독출하고, 거기에 포함되는 HV 세트에 의해 고전압의 생성을 제어하고(S330), 또한 독출용 데이터(Read1)에 따라 옵션 데이터 기억부(210)로부터 최적인 옵션 데이터를 독출하고, 이것을 RAM(150)에 일시적으로 보유시킨다. CPU(140)는, 최적인 소거 바이어스에 따라 생성된 소거 펄스를 P웰에 인가시킨다(S340). 최적인 소거 바이어스는, A, B 또는 C 중 어느 하나이다. 다음에, CPU(140)는, 최적인 소거 베리파이의 조건에 따라 선택 블록의 전체 페이지의 소거 베리파이를 행한다(S350). 최적인 소거 베리파이는, A, B 또는 C 중 어느 하나이다. 소거 동작이 종료되면, CPU(140)는 HV 리셋에 따라 내부전압 발생회로(200)를 리셋한다(S360).
이와 같이 본 실시예에 따르면, 옵션 데이터 기억부(210)에 최적인 옵션 데이터를 기억하고, 플래시 메모리의 동작 시에, 옵션 데이터 기억부(210)로부터 최적인 옵션 데이터를 실시간으로 RAM(150)에 독출하도록 했으므로, ROM(160)에 할당하는 옵션 데이터 리소스를 삭감할 수 있다.
상기 실시예에서는, 제품 출하 전에 최적인 옵션 데이터를 옵션 데이터 기억부(210)에 프로그램하도록 했지만, 이것으로 한정하지 않고, 제품 출하 후에 최적인 옵션 데이터를 옵션 데이터 기억부(210)에 프로그램하도록 해도 된다. 이 경우, 호스트 장치로부터 플래시 메모리(100)에 최적인 옵션 데이터가 제공되고, 그것이 옵션 데이터 기억부(210)에 프로그램된다. 이것에 의해, 제품 출하 후이더라도, 플래시 메모리의 최적인 옵션 데이터를 변경할 수 있고, 플래시 메모리의 동작 조건이 경년 변화나 사용 사이클 등에 의해 변화되어도, 이것에 유연하게 대응할 수 있다. 특히, ROM(160)이 마스크 ROM인 경우, 마스크의 개변을 행하는 것은 시간적 및 비용적으로 부하가 크지만, 본 실시예와 같이 통상의 NAND 스트링의 메모리 셀 어레이에의 데이터의 개서이면, 그 작업은 용이하다.
상기 실시예에서는, 소거 바이어스, 소거 베리파이, 프로그램 바이어스 및 프로그램 베리파이를 옵션 데이터의 일례로서 옵션 데이터 기억부(210)에 격납하는 예를 나타냈지만, 옵션 데이터는, 상기 이외의 플래시 메모리(100)의 동작 조건을 결정할 수 있는 모든 데이터일 수 있다. 또한, 어떤 옵션 데이터를 ROM(160)에 격납하고, 어떤 옵션 데이터를 옵션 데이터 기억부(210)에 격납할지는, 상기의 예로 한정되는 일 없이, 임의로 설정하는 것이 가능하다.
다음에, 본 실시예의 플래시 메모리에 있어서, 제품 출하 전에 옵션 데이터의 프로그램하는 방법에 대해서 설명한다. 칩이 제조된 단계에서는, 옵션 데이터 기억부(210) 및 RAM(150)에는 데이터가 격납되어 있지 않다(데이터가 비어 있다). 따라서, 이 상태에서는, RAM(150)의 데이터에 따라 플래시 메모리(100)의 동작 조건을 결정할 수 없으므로, 평가 테스트에 있어서, 최적인 옵션 데이터를 결정할 수 없다.
그래서, 본 실시예의 플래시 메모리는, 제품 출하 전의 평가 테스트를 행할 때, RAM(150)에 필요한 데이터를 외부에서 직접 기입할 수 있도록 한다. 평가 테스트를 행할 때, 플래시 메모리(100)는, 도 9에 나타낸 바와 같이, 테스트 포트(TP)를 개재해서 테스트 장치(300)에 전기적으로 접속된다. 평가 테스트는, 웨이퍼 수준, 또는 칩 수준의 어느 것이어도 되고, 테스트 포트(TP)는, 예를 들면, 데이터를 입출력하기 위한 외부 단자 또는 그 패드, 혹은 테스트 전용의 단자 또는 그 패드일 수 있다.
하나의 바람직한 예에서는, 테스트 장치(300)는, 테스트를 개시하기 위한 테스트 개시 신호를 테스트 포트(TP)에 출력한다. 테스트 포트(TP)에 인가된 테스트 시작 신호는 테스트 검출부(310)에 의해 검출되고, 이 검출 신호가 CPU(140)에 공급된다. CPU(140)는, 검출 신호를 받으면, ROM(160)에 격납된 테스트용 프로그램을 실행하고, 테스트 시퀸스를 개시한다. 혹은, 다른 바람직한 예에서는, 플래시 메모리는, CPU(140) 이외에, 내장 자기 테스트 회로(BIST 회로(Built-In Self Test))를 포함하고, BIST 회로가 테스트 검출부(310)의 검출 신호에 응답해서 테스트를 실행하는 것이어도 된다.
CPU(140)는, 테스트 시퀸스를 개시하면, 테스트 포트(TP)(또는 입출력 버퍼(120))와 RAM(150) 사이에 데이터 패스를 형성하고, 테스트 장치(300)로부터 테스트 포트(TP)에 공급되는 데이터를 RAM(150)의 소정의 기억 영역에 기입하는 것을 가능하게 한다. RAM(150)에 기입되는 데이터는, 플래시 메모리의 동작 조건에 관한 데이터이며, 바꿔 말하면, 옵션 데이터 기억부(210)에 기억되는 옵션 데이터와 등가인 것이다. CPU(140)는 테스트 시퀸스에 따라서, 혹은 테스트 장치(300)로부터의 커맨드에 의거해서, 소거나 프로그램을 행하지만, 이때, RAM(150)에 격납된 테스트 장치(300)로부터의 데이터를 이용해서 소거나 프로그램 등의 동작 조건을 결정하고, 테스트를 행한다.
테스트 장치(300)에 의해 최적인 옵션 데이터가 결정되면, 테스트 장치(300)는, 플래시 메모리(100)의 옵션 데이터 기억부(210)에 최적인 옵션 데이터를 프로그램한다. 즉, 테스트 장치(300)는, 플래시 메모리(100)에 대해서, 프로그램 커맨드, 및 옵션 데이터 기억부(210)에 프로그램하기 위한 어드레스(이 어드레스는, 독출용 데이터(Read1, Read2)가 최적인 옵션 데이터를 독출할 때의 어드레스와 일치함)를 출력한다. 이것에 의해, 옵션 데이터 기억부(210)에 최적인 옵션 데이터가 프로그램된다.
이상과 같이 본 발명의 바람직한 실시형태에 대해서 상세히 기술했지만, 본 발명은, 특정한 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다. 예를 들면, 상기 실시예는, NAND형 플래시 메모리를 예시했지만, 본 발명은 그것 이외의 반도체 기억장치에 적용하는 것이어도 된다.
100: 플래시 메모리 110: 메모리 셀 어레이
120: 입출력 버퍼 130: 어드레스 버퍼
140: CPU 150: RAM
160: ROM 170: 워드선 선택회로
180: 페이지 버퍼/센스 회로 190: 열 선택회로
200: 내부전압 발생회로 210: 옵션 데이터 기억부
BLK(0) , BLK(1), …, BLK(m-1): 메모리 블록
Ax: 행 어드레스 정보 Ay: 열 어드레스 정보
TP: 테스트 포트 300: 테스트 장치

Claims (16)

  1. 반도체 기억장치로서,
    반도체 기억장치의 동작 조건에 관한 데이터를 기억하는 메모리 셀 어레이;
    반도체 기억장치의 동작을 제어하기 위한 데이터와 상기 동작 조건에 관한 데이터를 독출하기 위한 독출 커맨드를 기억하는 ROM;
    상기 ROM으로부터 독출된 데이터에 의거해서 반도체 기억장치의 동작을 제어하는 중앙처리장치; 및
    RAM을 포함하되,
    상기 중앙처리장치는, 요구되는 동작에 따라서, 상기 ROM으로부터 독출된 독출 커맨드에 따라 상기 동작 조건에 관한 데이터를 상기 메모리 셀 어레이로부터 독출하고, 상기 독출된 동작 조건에 관한 데이터를 상기 RAM에 저장하며, 상기 RAM으로부터 독출된 동작 조건에 관한 데이터를 이용해서 반도체 기억장치의 동작을 더 제어하는, 반도체 기억장치.
  2. 제1항에 있어서, 상기 동작 조건에 관한 데이터는, 프로그램의 동작 조건에 관한 데이터 및 소거의 동작 조건에 관한 데이터 중 적어도 한쪽을 포함하는, 반도체 기억장치.
  3. 제2항에 있어서, 상기 프로그램의 동작 조건에 관한 데이터는, 프로그램할 때에 그리고 프로그램 베리파이할 때에 상기 메모리 셀 어레이에 인가되는 전압을 포함하는, 반도체 기억장치.
  4. 제2항에 있어서, 상기 소거의 동작 조건에 관한 데이터는, 소거할 때에 그리고 소거 베리파이할 때에 상기 메모리 셀 어레이에 인가되는 전압을 포함하는, 반도체 기억장치.
  5. 제3항 또는 제4항에 있어서, 상기 중앙처리장치는, 상기 동작 조건에 관한 데이터에 의거해서 상기 메모리 셀 어레이에 인가하는 전압을 제어하는, 반도체 기억장치.
  6. 제1항에 있어서, 상기 메모리 셀 어레이는 NAND 스트링으로 구성되는 어레이인, 반도체 기억장치.
  7. 제1항에 있어서, 상기 ROM은 상기 메모리 셀 어레이로부터 상기 동작 조건에 관한 데이터를 독출하기 위한 독출 어드레스를 더 기억하고,
    상기 중앙처리장치는, 상기 요구되는 동작에 따라서, 상기 독출 커맨드 및 상기 독출 어드레스를 상기 ROM으로부터 독출하고, 상기 ROM으로부터 독출된 독출 커맨드 및 독출 어드레스에 따라 상기 동작 조건에 관한 데이터를 상기 메모리 셀 어레이로부터 독출하는, 반도체 기억장치.
  8. 제1항에 있어서, 상기 반도체 기억장치는 외부와의 사이에서 데이터의 송수(送受)를 가능하게 하는 외부단자를 더 포함하고,
    상기 중앙처리장치는, 테스트 동작 시에, 상기 외부단자에서 공급된 동작 조건에 관한 데이터를 상기 RAM에 기입하는 것을 가능하게 하는, 반도체 기억장치.
  9. 제1항에 있어서, 상기 동작 조건에 관한 데이터는, 반도체 기억장치의 최적인 동작 조건을 결정하는 옵션 데이터인, 반도체 기억장치.
  10. 제1항에 있어서, 상기 ROM은 마스크 ROM인, 반도체 기억장치.
  11. 반도체 기억장치의 동작을 제어하기 위한 데이터를 기억하는 ROM과, 상기 ROM으로부터 독출된 데이터에 의거해서 반도체 기억장치의 동작을 제어하는 중앙처리장치를 포함하는 반도체 기억장치의 동작 설정 방법으로서,
    RAM을 마련하는 단계;
    동작 조건에 관한 데이터를 메모리 셀 어레이에 기억하는 단계;
    상기 동작 조건에 관한 데이터를 독출하기 위한 독출 커맨드를 상기 ROM에 기억하는 단계;
    요구되는 동작에 따라서, 상기 ROM으로부터 독출된 독출 커맨드에 따라 상기 동작 조건에 관한 데이터를 상기 메모리 셀 어레이로부터 독출하고, 상기 독출된 동작 조건에 관한 데이터를 상기 RAM에 일시적으로 저장하는 단계; 및
    상기 RAM으로부터 독출된 상기 동작 조건에 관한 데이터에 의거해서 상기 중앙처리장치를 동작시키는 단계를 포함하는, 반도체 기억장치의 동작 설정 방법.
  12. 제11항에 있어서, 상기 동작 설정 방법은, 출하 전에 반도체 기억장치의 테스트를 행하는 단계를 더 포함하고,
    상기 메모리 셀 어레이에 기억하는 단계는, 상기 테스트의 결과에 의거해서 결정된 동작 조건에 관한 데이터를 상기 메모리 셀 어레이에 기억하는, 반도체 기억장치의 동작 설정 방법.
  13. 제12항에 있어서, 상기 동작 설정 방법은, 외부단자에 공급되는 동작 조건에 관한 데이터를 상기 RAM에 기입하는 단계를 더 포함하고,
    상기 출하 전에 반도체 기억장치의 테스트를 행하는 테스트하는 단계는, 상기 RAM에 기입된 동작 조건에 관한 데이터에 의거해서 테스트를 행하는, 반도체 기억장치의 동작 설정 방법.
  14. 제11항에 있어서, 상기 메모리 셀 어레이에 기억하는 단계는, 상기 메모리 셀 어레이의 선택 페이지에 동작 조건에 관한 데이터를 프로그램하는, 반도체 기억장치의 동작 설정 방법.
  15. 제11항에 있어서, 상기 저장하는 단계는, 상기 메모리 셀 어레이의 선택 페이지로부터 동작 조건에 관한 데이터를 독출하는, 반도체 기억장치의 동작 설정 방법.
  16. 제11항에 있어서,
    상기 동작 설정 방법은,
    독출 어드레스를 상기 ROM에 기억하는 단계; 및
    상기 요구되는 동작에 따라서, 상기 독출 커맨드 및 상기 독출 어드레스를 상기 ROM으로부터 독출하는 단계를 더 포함하고,
    상기 저장하는 단계는, 상기 ROM으로부터 독출된 독출 커맨드 및 독출 어드레스에 따라 상기 동작 조건에 관한 데이터를 상기 메모리 셀 어레이로부터 독출하는, 반도체 기억장치의 동작 설정 방법.
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