JP2001176290A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な回路構成で検証や修正が容易な初期設
定データ記憶を可能とした不揮発性半導体記憶装置を提
供する。 【解決手段】 電気的書き換え可能な不揮発性メモリセ
ルが配列されたメモリセルアレイ１、メモリセルアレイ
１のメモリセル選択を行うデコード回路４，７と、メモ
リセルアレイ１のデータを検知増幅するセンスアンプ回
路５、メモリセルアレイ１のデータ書き込み、消去の動
作を制御する制御回路１１を有し、メモリセルアレイ１
には、初期設定データが書き込まれる初期設定データ領
域３が設定されている。この初期設定データ領域３から
読み出された初期設定データが転送保持される初期設定
データラッチ回路１３，１５が設けられ、制御回路１１
は、モリセルアレイ１の初期設定データを読み出して期
設定データラッチ回路１３，１５に転送して保持させる
初期設定動作を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関する。

【０００２】

【従来の技術】大規模化した半導体メモリでは、不良救
済のための冗長回路を設けることが行われる。電気的書
き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に
おいても同様である。通常の冗長回路方式では、メモリ
セルアレイに冗長ロウセルアレイ、冗長カラムセルアレ
イが設けられ、また不良アドレスを記憶するためにフュ
ーズ回路が設けられる。フューズ回路は代表的にはレー
ザ溶断型のフューズにより構成される。

【０００３】ウェハテストにおいて不良セルが見つかる
と、その不良アドレスをフューズ回路にプログラミング
する。フューズ回路がプログラミングされると、その後
不良アドレスが入力された時には、フューズ回路が記憶
する不良アドレスとの一致検出により、デコード回路を
制御して、不良セルに代わって冗長セルを選択するとい
う、置換制御がなされる。

【０００４】フューズ回路は、上述した不良救済のため
のアドレスデータの他、メモリの動作条件を決定するた
めに各種の初期設定データを書き込む用途にも用いられ
る。この様な初期設定データとしては例えば、チップ
間、ウェハ間のプロセスばらつきに応じたチップ内部発
生電圧の調整データ、書き込み電圧の設定データ、書き
込みや消去の制御ループ回数の制御パラメータ等があ
る。

【０００５】しかし、フューズ回路は、一旦プログラミ
ングするとやり直しがきかない。またウェハテストの段
階でのテスタ装置による不良個所抽出と、レーザによる
溶断とは別工程となり、これらを一連の工程として実施
することができない。そこで、フューズ素子に代わる初
期設定データ記憶回路として、ＥＥＰＲＯＭのメモリセ
ルと同じ電気的書き換え可能な不揮発性メモリセルを用
いる方式も提案されている。不揮発性メモリセルを用い
れば、フューズ溶断に比べてデータ書き込みは容易であ
り、またこのデータの書き換えも可能である。

【０００６】

【発明が解決しようとする課題】しかし、従来提案され
ているのは、初期設定データを記憶するための不揮発性
メモリセルのセルアレイを、メモリセルアレイ本体と別
の領域に配置する方式である。この方式では、初期設定
データ記憶のためのメモリセルアレイに対して読み出
し、書き込み、消去のためにメモリセルアレイ本体とは
別の回路を必要とする。従って回路構成が複雑になり、
チップ面積が増大するだけでなく、書き込み後の検証や
修正まで考慮すると、動作制御も容易ではない。

【０００７】この発明は、上記事情を考慮してなされた
もので、簡単な回路構成で検証や修正が容易な初期設定
データ記憶を可能とした不揮発性半導体記憶装置を提供
することを目的としている。

【０００８】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、電気的書き換え可能な不揮発性メモ
リセルが配列され、メモリ動作条件を決定する初期設定
データが書き込まれる初期設定データ領域が設定された
メモリセルアレイと、アドレス信号により前記メモリセ
ルアレイのメモリセル選択を行うデコード回路と、前記
メモリセルアレイのデータを検知増幅するセンスアンプ
回路と、前記メモリセルアレイの初期設定データが読み
出されて転送保持される初期設定データラッチ回路と、
前記メモリセルアレイのデータ書き込み及び消去の動作
を制御すると共に、前記メモリセルアレイの初期設定デ
ータを読み出して前初期設定データラッチ回路に転送し
て保持させる初期設定動作を制御する制御回路と、を備
えたことを特徴とする。

【０００９】この発明においては、初期設定データがメ
モリセルアレイに設定された初期設定データ領域に書き
込まれる。この初期設定データは、通常のデータ読み出
しと同じデコード回路とセンスアンプ回路により読み出
すことができる。そして書き込み、消去の動作制御を行
う制御回路は、例えば電源投入を検知してメモリセルア
レイの初期設定データ領域に書き込まれた初期設定デー
タを読み出してこれを初期設定データラッチ回路に転送
して保持させる初期設定動作を自動的に制御するよう
に、予めプログラミングされる。従ってこの発明による
と、初期設定データの記憶のための回路をメモリセルア
レイ本体とは別の領域に設ける必要がなく、デコード回
路やセンスアンプもメモリセルアレイ本体と共有できる
から、回路構成は簡単でチップ面積も小さくできる。ま
た初期設定データの検証や修正も容易である。

【００１０】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１はこの発明の実施の形態によるＥ
ＥＰＲＯＭの構成を示す。メモリセルアレイ１は、電気
的書き換え可能な不揮発性メモリセルをマトリクス配列
して構成される。不揮発性メモリセルは浮遊ゲートと制
御ゲートが積層されたスタックト・ゲート型のＭＯＳト
ランジスタ構造を有するものである。メモリセルアレイ
１には不良セルを置き換えるための冗長ロウセルアレイ
２ａと冗長カラムセルアレイ２ｂが設けられている。ま
たメモリセルアレイ１の初期設定データ領域３は、メモ
リの動作条件を決定するための初期設定データを書き込
む領域として予め定められている。

【００１１】図２は、メモリセルアレイ１の具体的な構
成例を示す。この例では、１６個のメモリセルが直列接
続されたＮＡＮＤセルユニットを構成している。ワード
線ＷＬが共通に配設された複数のＮＡＮＤセルユニット
は、データ消去の最小単位となるセルブロックを構成し
ており、複数のセルブロックＢ０，Ｂ１，〜，Ｂｎがビ
ット線ＢＬを共通にして配置される。この様なメモリセ
ルアレイ１のうち、例えば図に破線で示したセルブロッ
クＢｎが、初期設定データを記憶するための初期設定デ
ータ領域３として定められる。

【００１２】初期設定データ領域３は、ビット線ＢＬ及
びワード線ＷＬの選択駆動により、データの書き込み、
消去及び読み出しが可能ではあるが、後に説明するよう
に、ＥＥＰＲＯＭの通常の動作においては外部からはア
クセスされない。従ってまた、データの一括消去或いは
ブロック単位の消去の際にも、この初期設定データ領域
３は消去条件に設定されない。

【００１３】初期設定データ領域３の最小単位は、ＮＡ
ＮＤ型ＥＥＰＲＯＭにおいては、消去最小単位であるＮ
ＡＮＤセルブロックである。これは本体セルと同じ構成
であるため、レイアウトや回路動作については通常ＮＡ
ＮＤセルブロックと同様であり、設計が容易である。こ
れに対して、初期設定データ領域に記憶されるデータの
サイズが小さい場合等は、通常のＮＡＮＤセルブロック
に比べてワード線が少ないセルブロック構成としてもよ
い。この場合は、本体セルブロックと同じサイズとする
よりも、占有面積を小さくすることができる。

【００１４】メモリセルアレイ１のビット線ＢＬは、セ
ンスアンプ回路５を介してデータレジスタ６に接続され
る。メモリセルアレイ１のビット線ＢＬおよびワード線
ＷＬを選択するために、カラムデコーダ７及びロウデコ
ーダ４が設けられている。アドレスＡＤ、データＤＡ及
びコマンドＣＭＤはＩ／Ｏバッファ９に入力され、アド
レスはアドレスレジスタ１２に、コマンドはコマンドレ
ジスタ１２に取り込まれ、書き込みデータはデータレジ
スタ６に取り込まれる。

【００１５】アドレスレジスタ１２から発生されるロウ
アドレス、カラムアドレスはそれぞれロウデコーダ４、
カラムデコーダ７でデコードされて、メモリセル選択が
なされる。データ書き込み、消去に用いられる各種高電
圧は、昇圧回路により構成された高電圧発生回路８によ
り発生される。コマンドレジスタ１０に取り込まれたコ
マンドは例えば制御回路１１でデコードされ、この制御
回路１１によりデータ書き込み、消去のシーケンス制御
がなされる。

【００１６】データ書き込み時には、選択されたメモリ
セルでの書き込み動作、書き込み状態を確認するための
ベリファイ動作を行い、書き込み不十分のメモリセルに
は再度書き込みを行うという制御がなされる。データ消
去時にも同様に、選択されたブロックでの消去動作、消
去状態を確認するためのベリファイ動作を行い、消去不
十分の場合には再度消去を行うという制御がなされる。
書き込みモード又は消去モードの設定により、上述した
一連の書き込み又は消去の制御を行うのが、制御回路１
１である。

【００１７】メモリセルアレイ１の初期設定データ領域
３に書き込まれる初期設定データは、具体的には、ウェ
ハテストの結果明らかになった、不良アドレスデー
タ、データ書き込み及び消去の各種制御データ（電圧
値データ、書き込み、消去の制御ループ数等）、メモ
リ容量や仕様に関するコード、メーカコード等のチップ
情報（ＩＤコード）である。この初期設定データの初期
設定データ領域３への書き込みは、チップをパッケージ
ングした後、製品出荷の前に例えば、特定のコマンド入
力により行うものとする。

【００１８】即ち、ロウデコーダ４及びカラムデコーダ
７は、初期設定データ領域３を含めてメモリセルアレイ
１の全体をアクセス可能に構成されてはいるが、通常の
データ書き込み、読み出し動作では、初期設定データ領
域３にはアドレスが割り当てられておらず、外部アドレ
スにより初期設定データ領域３を指定することはできな
い。特定のコマンドを入力したときにのみ、制御回路１
１はアドレスレジスタを制御して初期設定データ領域３
をアクセスするに必要な内部アドレスを発生させ、これ
により初期設定データ領域３に初期設定データを書き込
みできるようになっている。

【００１９】この様に初期設定データがメモリセルアレ
イ１の初期設定データ領域３に記憶されたＥＥＰＲＯＭ
では、電源投入時、初期設定データ領域３に書き込まれ
た初期設定データを読み出して動作条件の初期化が行わ
れる。図１の場合、不良アドレスを記憶するための初期
設定データラッチ回路１３と、高電圧発生回路８を制御
する制御データを記憶するための初期設定データラッチ
回路１５、及びチップ情報を記憶するためのチップ情報
データラッチ回路１８を示している。この初期設定デー
タ領域３のデータ読み出しと、その読み出しデータの初
期設定データラッチ回路１３、１５及びチップ情報デー
タラッチ回路１８への転送制御は、制御回路１１により
自動的になされる。

【００２０】即ち電源を投入すると、パワーオンリセッ
ト回路１７が動作する。制御回路１１はこの電源投入を
検出して、電源安定化のための一定の待ち時間の後、読
み出しモードに設定され、引き続き初期設定データ領域
３をスキャンするための、順次インクリメントされる内
部アドレスをアドレスレジスタ１２から発生させる。こ
の初期設定データ領域３をアクセスする内部アドレスは
前述のように通常の動作では割り当てられていない。そ
して、ロウデコーダ４及びカラムデコーダ７により選択
された初期設定データ領域３のデータは、センスアンプ
回路５により読み出されてデータレジスタ６に転送保持
され、更にデータバスＢＵＳを介して、初期設定データ
ラッチ回路１３、１５及びチップ情報データラッチ回路
１８に転送されて保持される。以上の初期化動作の間、
制御回路１１は、レディ／ビジーバッファ１６を介して
外部にアクセス禁止を知らせるレディー／ビジー信号
（Ｒ／Ｂ）＝Ｌ（ビジー状態）を出す。

【００２１】図９は、上述した初期設定動作の制御フロ
ーの例を示している。電源投入を検出すると、パワーオ
ンリセットがかかり（Ｓ１）、一定時間の待機（Ｓ２）
の後、Ｒ／ＢをＢｕｓｙ状態にセットする（Ｓ３）。そ
して、不良アドレスデータを読み出してセットする初期
設定データリードを行い（Ｓ４）、続いて制御電圧値デ
ータを読み出してセットする初期設定データリードを行
い（Ｓ５）、以下順次その他初期設定データリードの動
作を行う（Ｓ６）。全ての初期設定データリードが終了
したら、Ｒ／ＢをＲｅａｄｙ状態（スタンバイ状態）に
セットする（Ｓ７）。

【００２２】不良アドレスの初期設定データリード（Ｓ
４）は、この例では初期設定データ領域として不良アド
レス記憶領域として予め定められたページのページ読み
出しを行い、１ページ内でカラム毎のデータ判定を行
う。即ち、図１０に示すように、ロウアドレスを初期設
定データの中の不良アドレス設定領域にセットし、カラ
ムアドレスはリセット、初期化して（Ｓ１１）、ページ
読み出しを行い、読み出したデータをデータレジスタ６
に転送して格納する（Ｓ１２）。データレジスタ６に格
納された１ページ分のデータのうち、最初の１バイトの
データＤ０〜Ｄ７を取り出して（Ｓ１３）、データ終了
判定を行う（Ｓ１４）。

【００２３】初期設定データ領域には例えば、１バイト
毎にデータが有効か否かを判定するデータと初期設定デ
ータとが交互に記憶される。ステップＳ１４の判定は、
このデータが有効か否かを判定するデータにより、次の
１バイトのデータが有効か否かを判定するものである。
判定の結果有効でないとされた場合は、次の初期設定デ
ータリードのステップに移る。有効なデータがあると判
定された場合は、カラムアドレスをインクリメントし
て、次の１バイト分のデータＤ０〜Ｄ７を初期設定デー
タラッチ回路１３に格納する（Ｓ１５，Ｓ１６）。そし
てカラムアドレスをインクリメントして（Ｓ１７）、以
下同様の動作を有効データがなくなるまで繰り返す。

【００２４】以下の初期設定データリード（Ｓ５）〜
（Ｓ６）の動作も同様であり、それぞれのデータが書か
れているロウアドレスを自動設定して、１ページ分のデ
ータ読み出しと、その中の１バイトずつのデータ判定及
び、データラッチ回路への格納の動作を行う。なお上述
の初期化動作は、電源投入により自動的に制御回路１１
が実行する方式の他、例えば特定のコマンドを入力する
ことにより、制御回路１１がこれをデコードして初期化
動作を開始するようにしてもよい。

【００２５】初期設定データラッチ回路１３は例えば、
図３に示すように、冗長ロウセルアレイ２ａおよび冗長
カラムセルアレイ２ｂの大きさに応じて決定される不良
アドレスの記憶に必要な個数のラッチ回路ＬＡ１〜ＬＡ
ｍにより構成される。各ラッチ回路ＬＡは、ラッチ本体
３２と、データを取り込むためのクロックト・インバー
タ３１、及び保持されているデータを、入力側のデータ
バスＢＵＳに取り出すためのクロックト・インバータ３
３を有する。このデータラッチ回路１３は、電源投入時
やテストモード等に発生されるリセット信号ＲＳＴによ
りリセットされる他、通常のメモリ動作ではリセットさ
れない。制御電圧を保持する初期設定データラッチ回路
１５及びチップ情報データラッチ回路１８も同様に構成
される。

【００２６】初期化動作が終了すると、Ｒ／Ｂ＝Ｈ（レ
ディ状態）となり、通常の読み出し、書き込み及び消去
が可能になる。この通常動作モードでは、アドレスが入
力されると、アドレスレジスタ１２に取り込まれたアド
レスと、初期設定データラッチ回路１３に保持されてい
る不良アドレスとの一致が、一致検出回路１４により検
出される。一致検出されると、置換制御信号ａ，ｂが出
力される。この置換制御信号ａ，ｂによりロウデコーダ
４，カラムデコーダ７が制御されて、不良セルの冗長セ
ルアレイによる置換が行われる。また、書き込み、消
去、読み出しの各モードに応じて、初期設定データラッ
チ回路１５に保持された制御データにより高電圧発生回
路８が制御されて、必要な電圧が発生される。

【００２７】この実施の形態において、好ましくは、メ
モリセルアレイ１の初期設定データ領域３に記憶されて
いる初期設定データをチェックし、或いは書き換えがで
きるテストモードを設定できるようにする。具体的にテ
ストモードは、予め定められたコマンドの入力により設
定できるようにしておく。例えば、あるコマンドを入力
することにより、初期設定データのチェックテストを行
うテストモードが設定される。制御回路１１はこのコマ
ンドをデコードすると、前述の初期化動作と同様に順次
インクリメントされる内部アドレスを発生させ、初期設
定データ領域３の初期設定データをセンスアンプ回路５
により読み出す。そして制御回路１１は、センスアンプ
回路５からデータレジスタ６に取り込まれる初期設定デ
ータを、Ｉ／Ｏバッファ９を介して外部に取り出すよう
に制御する。

【００２８】別のコマンドを入力すると、初期設定デー
タ領域３のデータ書き換えを行うテストモードが設定さ
れる。この場合制御回路１１は、データ書き換えを行う
データ領域３全体或いはその一部のセルブロックに対し
て消去を行う。続いて、書き込みモードに設定されると
共に、先の初期化動作の場合と同様に初期設定データ領
域３を順次アクセスする内部アドレスを発生する。外部
から与えられる初期設定データはデータレジスタ６に一
旦保持され、制御回路１１からの書き込み制御信号によ
り、初期設定データ領域３に書き込まれる。

【００２９】更に別のコマンドが入力されると、初期設
定データラッチ回路１３、１５或いはチップ情報データ
ラッチ回路１８に保持されたデータを読み出してチェッ
クするテストモードが設定される。初期設定データラッ
チ回路１３，１５又はチップ情報データラッチ回路１８
には、図３に示すようにその保持データを入力側のデー
タバスＢＵＳに取り出すクロックト・インバータ３３が
設けられている。従って特定のコマンド入力により、制
御回路１１がこの初期設定データラッチ回路１３，１５
又はチップ情報データラッチ回路１８に読み出しクロッ
クφ２＝Ｈを出力し、保持されたデータをデータバスＢ
ＵＳに読み出し、Ｉ／Ｏバッファ９を介して外部に取り
出すようにする。これにより、初期設定データラッチ回
路１３，１５又はチップ情報データラッチ回路１８のデ
ータをチェックすることができる。

【００３０】また、別のコマンドでデータ領域３の書き
換えを行わずに、それらのデータが読み出され保持され
ている初期設定データラッチ回路１３，１５やチップ情
報データラッチ回路１８に対して、チップ外部からデー
タバスを介してデータを書き込むことができる。これに
より、一度電源を投入した後、連続的に初期設定データ
を変更してテストすることができる。

【００３１】以上のようにこの実施の形態によると、メ
モリセルアレイ本体内に初期設定データ領域を設定して
おり、メモリセルアレイ本体のデコード回路やセンスア
ンプ回路をそのまま用いて初期設定データの読み出しを
行うようにしている。従って不良救済のための不良アド
レス記憶その他の初期設定データの記憶と、その制御の
ために大きなチップ面積を必要としないし、複雑な回路
も必要としない。またコマンド入力により、初期設定デ
ータの検証や修正も容易である。

【００３２】［実施の形態２］図４は、別の実施の形態
によるＥＥＰＲＯＭの構成を示す。図１の実施の形態と
対応する部分には図１と同じ符号を付して詳細な説明は
省く。この実施の形態では、メモリの初期化時、メモリ
セルアレイ１の初期設定データ領域３から読み出されて
初期設定データラッチ回路１３に転送するアドレスデー
タを、アドレス変換するためのアドレス変換回路４１を
備えている。

【００３３】このアドレス変換回路４１の機能は次の通
りである。ＮＡＮＤ型ＥＥＰＲＯＭでは通常、１バイト
＝８ビット単位で読み出される。一方、カラムアドレス
が９ビットで０番地から５１１番地のメモリ空間がある
とすると、初期設定データラッチ回路１３に保持される
不良アドレスは、Ａ０〜Ａ８の９ビットであることが必
要である。メモリセルアレイ１の初期設定データ領域３
から一度に８ビットずつしか読み出すことができないと
すると、初期化動作において不良カラムアドレスの読み
出しに２回の読み出し動作が必要になる。そして初期設
定データ領域３からの２回の読み出しデータに基づい
て、アドレス変換回路４１で、Ａ０〜Ａ８の９ビットの
アドレスデータとして合成する。合成された不良アドレ
スデータは初期設定データラッチ回路１３に保持され
る。

【００３４】ロウアドレスについては、例えば２５６Ｍ
ビットＮＡＮＤ型ＥＥＰＲＯＭで、１６ビットであり、
やはり初期設定データ領域３からの不良ロウアドレスの
読み出しに２回の読み出し動作が必要である。この２回
の読み出しデータをアドレス変換回路４１で１６ビット
のロウアドレスとして合成して、初期設定データラッチ
回路１３に転送保持する。２５６Ｍビット以上の容量で
あれば、３回の読み出し動作が必要になる。制御電圧設
定のための初期設定データラッチ回路１５やチップ情報
データラッチ回路１８については、個々のデータは１バ
イトのデータで十分であり、データ合成は必要がない。

【００３５】この実施の形態の場合の初期設定動作の制
御フローも、基本的には先の実施の形態と同様であり、
図９のようになる。その中の不良アドレスデータリード
のステップＳ４について、この実施の形態での制御フロ
ーを示すと、図１１のようになる。アドレスをセットし
て（Ｓ２１）、ページ読み出しを行い（Ｓ２２）、その
１カラムのデータを取り出して（Ｓ２３）、データ終了
判定を行う（Ｓ２４）までは、先の実施の形態の図１０
と同様である。

【００３６】データが終了でなければ、アドレスレジス
タ１２のカラムアドレスをインクリメントして（Ｓ２
５）、１バイト分のデータＤ０〜Ｄ７を取り出し、これ
をアドレス変換回路４１にてアドレスデータＡ０〜Ａ７
に変換する（Ｓ２７）。そして再度カラムアドレスをイ
ンクリメントし（Ｓ２８）、次の１バイト分のデータＤ
０〜Ｄ７を取り出し（Ｓ２９）、そのうちの１ビットデ
ータＤ０をアドレス変換回路４１に転送して、アドレス
データＡ８に変換する（Ｓ３０）。そして、アドレス変
換回路４１により得られたアドレスデータＡ０〜Ａ８を
初期設定データラッチ回路１３に転送保持する（Ｓ３
１）。以下、カラムアドレスをインクリメントして（Ｓ
３２）、同様の動作を繰り返す。この様にして、Ｄ０〜
Ｄ７の１バイトずつ取り出されるデータから、Ａ０〜Ａ
８の９ビットアドレスデータを合成して、初期設定デー
タラッチ回路１３に保持する。

【００３７】［実施の形態３］図５は、更に別の実施の
形態によるＥＥＰＲＯＭの構成である。ここでも先の実
施の形態と対応する部分には先の実施の形態と同一符号
を付して詳細な説明は省く。この実施の形態では、ロウ
デコーダ４及びカラムデコーダ７に付随させる形で、フ
ューズデータラッチ回路５１，５２が設けられている。

【００３８】これらのフューズデータラッチ回路５１，
５２は、次のようなもである。データ書き込みサイクル
では、書き込み動作毎にベリファイ動作が行われる。Ｎ
ＡＮＤ型ＥＥＰＲＯＭでは通常、１ページ分（１ワード
線分）の書き込みデータがシリアルにデータレジスタ６
に取り込まれ、１ページ分が一括して書き込まれるが、
ベリファイ動作では、１ページ分のセンスアンプのノー
ドをワイヤド・オア接続して書き込み終了を検出してい
る。この場合、不良ビット線につながるセンスアンプノ
ードを含めてワイヤド・オア接続すると、書き込み終了
のチェックができなくなる。

【００３９】そこで通常は、フューズ素子を介して全セ
ンスアンプのノードをワイヤド・オア接続し、不良カラ
ムのフューズは切断するようにしている。具体的には図
６のように構成される。センスアンプＳ／Ａのノードｎ
１，ｎ２，…には、Ｖｅｒｉｆｙ信号により活性化され
るオープンドレイン構造の初段検知回路６１が設けられ
る。更に検知回路６１の出力遷移によりゲートが放電さ
れるＰＭＯＳトランジスタを用いた２段目検知回路６２
の出力端子がフューズ素子Ｆを用いたフューズ回路６３
を介して検知信号線６４に共通接続される。

【００４０】図７は、図６の動作タイミング図である。
時刻ｔ０までにベリファイ動作が行われ、センスアンプ
Ｓ／Ａのノードが確定する。それまで、Ｐｒｅｖｆｙ＝
Ｈ，Ｖｅｒｉｆｙ＝Ｌであり、検知回路６１及び６２は
非活性に保たれる。時刻ｔ１で、Ｐｒｅｖｆｙ＝Ｌにな
り、検知回路６２はＮＭＯＳトランジスタのゲートがプ
リチャージされたフローティング状態に設定される。続
いて、Ｖｅｒｉｆｙ＝Ｈになり、検知回路６１が活性化
される。これにより、全てのセンスアンプＳ／Ａのノー
ドｎ１，ｎ２，…がＬであると、検知回路６２に入る信
号ｆ１，ｆ２，…がＨに保持され、信号検出線６４に
は、Ｌｖｆｙ＝Ｌが得られる。図７に示すように、セン
スアンプＳ／Ａのノードに一つでもＨがあると、Ｌｖｆ
ｙ＝Ｈとなる。即ち、正常に書き込みが行われてベリフ
ァイＯＫになると、Ｌｖｆｙ＝Ｌとなる。

【００４１】ところが、図７に示したＨを保持するセン
スノードｎ２が、ビット線不良に起因するものであると
すると、書き込みとベリファイを繰り返しても、Ｌｖｆ
ｙ＝Ｌになることなく、書き込み終了の検知ができなく
なる。そこで、不良カラムアドレスについては、フュー
ズ回路６３のフューズを切断する。これにより、書き込
み終了を検知できることになる。

【００４２】ロウデコード側については、通常の書き込
み動作では不良ブロックは冗長セルアレイに置換されて
おり、活性化されることはないので問題はない。かし、
ロウデコーダを強制的に全選択して一括にデータ書き込
み、消去等のテストを行うモードでは、不良ブロックも
活性化されてしまい、問題になる。そのため、ロウデコ
ーダ側にも同様に、不良のロウを切り離すためのフュー
ズ回路を設けることが行われる。

【００４３】図５の実施の形態に示したフューズデータ
ラッチ回路５１，５２は、上述した不良ロウ、不良カラ
ムを切り離すためのフューズ回路に対応する機能を、フ
ューズ素子を用いずにラッチ回路を用いて実現したもの
である。図８は、図５におけるカラム側のフューズデー
タラッチ回路５２の具体的構成をその周辺部を含めて示
している。

【００４４】図８においては、デコード部７２とカラム
ゲート７１とが、図５のカラムデコーダ７に対応する。
前述のようにセンスアンプ回路５の各センスアンプノー
ドを、書き込みベリファイ時に検出信号線８５にワイヤ
ド・オア接続するために、オープンドレイン構造のＮＭ
ＯＳトランジスタＱＮ１とその活性化ＮＭＯＳトランジ
スタＱＮ２を持つ検出回路８１が設けられ、更にトラン
ジスタＱＮ１のドレインがゲートに接続されたＰＭＯＳ
トランジスタＱＰ１とそのゲートのプリチャージ用ＰＭ
ＯＳトランジスタＱＰ３を持つ２段目検出回路８２が設
けられている。

【００４５】この検出回路８２のＰＭＯＳトランジスタ
ＱＰ１のドレインが、更にＰＭＯＳトランジスタＱＰ２
を介して検出信号線８５に共通接続される。ＰＭＯＳト
ランジスタＱＰ２が、先に図６で説明したフューズ素子
Ｆに相当する。そして不良カラムについてＰＭＯＳトラ
ンジスタＱＰ２をオフにするために、ラッチ回路８３が
設けられている。ラッチ回路８３のノードは、転送ゲー
ト８４を介して、図５に示すフューズデータバッファ５
３の出力ＦＩＯ，ＦＩＯｂが供給される信号線に共通接
続されている。フューズデータバッファ５３は、前述し
た初期化データを読み出してセットするメモリの初期化
動作の間、一定の出力、ＦＩＯ＝Ｌ，ＦＩＯｂ＝Ｈを出
力するものとする。

【００４６】転送ゲート８４のゲートには、カラムデコ
ード部７２から、不良カラムについてＨとなるカラムフ
ューズ選択信号ＦＣＳＬが送られる。このためにカラム
デコード部７２では、制御回路１１から発生されるフュ
ーズセット信号Ｆｓｅｔ，Ｆｓｅｔｂとカラムデコード
信号ＣＡ１〜８、ＣＢ１〜８、ＣＣ１〜８により、通常
動作で活性化されるＮＯＲゲートＧ１と、初期化動作の
間活性化されるＮＯＲゲートＧ２が出力部に設けられて
いる。即ち、初期化動作の間、Ｆｓｅｔ＝Ｈ，Ｆｓｅｔ
ｂ＝Ｌであり、この間、カラム選択信号ＣＳＬｉは非活
性になり、カラムゲート７１が駆動されない。そして、
不良カラムについて、例えばＦＣＳＬ１がＨとなり、そ
のカラムのラッチ８４に、ＰＭＯＳトランジスタＱＰ２
をオフとするデータがラッチされる。

【００４７】なお上記動作でこのフューズデータラッチ
回路５２にデータがセットされるメモリ空間上の場所
は、メモリセルアレイ１の初期設定データ領域３からセ
ンスアンプ回路５により読み出された不良カラムアドレ
スによってデコードされる場所である。従って、この読
み出された不良アドレスを一時保持するために、図５に
示すように、アドレスレジスタ１２とは別にアドレスレ
ジスタ５４が必要になる。このアドレスレジスタ５４も
制御回路１１により、不良アドレスの保持と、フューズ
データラッチ回路５１，５２への転送が制御される。

【００４８】ロウ側のフューズデータラッチ回路５１に
ついては、詳細は示さないが、同様にアドレスレジスタ
５４に取り込んだ不良ロウアドレスに基づいて、不良の
ロウブロックに対するロウデコーダ出力を非活性とする
データをラッチするラッチ回路を用いればよい。

【００４９】カラム側のフューズデータラッチ回路５２
は、制御回路１１の制御によりフューズセット信号をＦ
ｓｅｔｂ＝Ｈとしてアクセスすることができる。またフ
ューズデータラッチ回路５２はフューズデータバッファ
５３に接続され、フューズデータバッファ５３はデータ
バスＢＵＳに接続されている。従って、所定のコマンド
を入力して、フューズデータラッチ回路５２のデータ内
容をチェックするテストモードを設定することができ
る。更に、フューズデータラッチ回路５２に、チップ外
部から、フューズデータバッファ５３を介してフューズ
データを直接書き込むということもできる。

【００５０】この実施例での初期設定データリードの制
御フローも、基本的には図９のように示される。図１２
は、その制御フローの中の、不良アドレスの初期設定デ
ータリードのステップＳ４を示している。ステップＳ２
１〜Ｓ３１までは、先の実施の形態の図１１におけると
基本的に同様である。ただ、先の実施の形態でのアドレ
ス変換回路４１に相当する部分がこの実施の形態では、
カラム切り離しの制御を行うためのアドレスレジスタ５
４となっている。

【００５１】先の実施の形態と同様に、２カラム分のデ
ータ読み出しと合成により得られたアドレスデータをデ
ータラッチ回路１３に格納した後（Ｓ３１）、この実施
例では更に、不良カラム切り離しの制御を行う。即ち、
アドレスレジスタ５４からの不良カラムアドレスＡ０〜
Ａ８によりカラムデコードを行い（Ｓ４１）、フューズ
データラッチ回路５２にフューズデータバッファ５３の
データを書き込む（Ｓ４２）。以下、カラムアドレスを
インクリメントし（Ｓ４３）、同様の動作を繰り返す。

【００５２】以上の各実施の形態において、初期設定デ
ータ記憶領域３の不良アドレス記憶部に書き込みや消去
ができない不良セルがあった場合に、これを無視して不
良アドレスデータを書き込んだとすると、所望の初期設
定動作、即ち不良アドレスデータを読み出してこれを初
期設定データラッチ回路１３に転送することができな
い。従ってウェハテストの結果明らかになった、初期設
定データ記憶領域３の不良セル領域には、不良アドレス
データを書き込まない（通常は書き込めない）。一方こ
の場合、初期設定データ記憶領域３の読み出しを行う初
期設定動作では、不良アドレスに対する考慮はなされな
いから、読み出しデータが有効な不良アドレスデータで
あるか否かの確認が必要になる。そこで、初期設定デー
タ記憶領域３の不良アドレス記憶部に不良がある場合
に、有効な不良アドレス記憶を行い、冗長セルアレイに
よる置換を可能とする実施の形態を次に説明する。

【００５３】［実施の形態４］図１３はその様な実施の
形態４の不良アドレス記憶法を示している。ここでは、
アドレスデータが４ビットで表され、３つの不良アドレ
スデータ１〜３を初期設定データ記憶領域３の各列（こ
こでは、１列＝１ワード線）に書き込む場合を例として
いる。最初の不良アドレスデータ１が“０１０１”であ
るとすると、これを第０列に書き込む。そして、第１列
には、不良アドレスデータ１と相補関係にある“１０１
０”なるデータを参照データとして、不良アドレスデー
タ１と対にして記憶する。同様に、次の不良アドレスデ
ータが“１１００”であれば、これを第２列に記憶し、
これと相補関係にある参照データ“００１１”を第３列
に記憶する。

【００５４】初期設定データ領域３の第４列は不良であ
り、“１”状態しかとれないものとする。この場合第５
列には、参照データとして、第４列のデータと相補関係
が崩れた“１１１１”が記憶されることになる。更に正
常な第６列には不良アドレスデータ３を記憶し、第７列
にはこれと相補関係にある参照データを記憶する。

【００５５】この様な不良アドレス記憶を行い、制御回
路１１による初期設定動作においては、初期設定データ
記憶領域３の不良アドレスデータの有効性を参照データ
に基づいて確認して、初期データラッチ回路１３に転送
記憶するようにする。この転送制御は、機能的には図１
４のようになる。即ち読み出される不良アドレスデータ
とこれと対をなす参照データとを、不良アドレスデータ
を反転して一致検出回路１４１に入力して一致検出を行
う。相補関係が検知された場合に、一致検出回路１４１
の出力により、不良アドレスデータを初期設定データラ
ッチ回路１３に転送するための転送ゲート１４２をオン
にする。この様にして初期設定データ領域３に不良セル
部が存在した場合にも、正確な不良アドレス記憶とその
不良アドレスデータの初期設定データラッチ回路への転
送制御が可能になる。

【００５６】［実施の形態５］上記実施の形態４では、
不良アドレスデータと対応する参照データを初期設定デ
ータ記憶領域３の別の列に記憶したが、これらを同じ列
に記憶することができる。その例を図１５に示す。即ち
図１５では、初期設定データ記憶領域３の第０列の上位
４ビットを不良アドレスデータ１とし、下位４ビットを
これと相補関係にある参照データとして記憶する。第１
列、第３列も同様である。第２列は、先の実施の形態４
と同様に不良であって、“１”状態しかとれないものと
すると、下位４ビットの参照データも“１１１１”とな
る。

【００５７】この実施の形態の場合も、制御回路１１に
よる初期設定動作において、初期設定データ記憶領域３
から１列ずつ読み出されるデータの上位４ビット（不良
アドレスデータ）と引き続く下位４ビット（参照デー
タ）の比較を先の実施の形態と同様に行う。これによ
り、有効な不良アドレスデータのみを初期設定データラ
ッチ回路１３に転送することができる。この場合、カラ
ムデコーダ７により同時に読み出される１列のデータの
ビット幅が８ビット（或いはそれ以上）であるとすれ
ば、１回のカラム読み出しのみで、不良アドレスの有
効、無効を確認することができる。

【００５８】なお実施の形態４，５においては、不良ア
ドレスデータの有効性を確認するための参照データとし
て、不良アドレスデータと１ビットずつ相補関係にある
データを用いたが、これは不良セルが通常列単位或いは
行単位で連続することが多く、相補関係のデータとする
ことにより、確実に且つ簡単に有効性の判別ができるた
めである。しかし、１ビットずつ相補関係にあるデータ
以外にも、他の適当な参照データを用いることができ
る。

【００５９】［実施の形態６］図１６は、実施の形態６
による不良アドレスデータの記憶法である。この例で
も、図１３の例と同様に、初期設定データ記憶領域３に
４ビットからなる不良アドレスデータを記憶する場合で
あり、且つ、第２列は“１”状態しかとれない場合を示
している。このとき、特定の１行を、列が有効か否かを
識別する識別ビットの記憶領域とする。図１６の例で
は、第２列が“１”状態以外とれないことから、不良ア
ドレスデータを記憶した列には識別ビットデータとして
“０”を書き込む。

【００６０】これにより、識別ビットデータと共に不良
アドレスデータを読み出して、図１６の場合であれば、
第０列、第２列、第３列の不良アドレスデータを正しい
不良アドレスデータとして識別確認して、初期設定デー
タラッチ回路１３に転送することができる。識別ビット
を２ビット以上とすれば、より確実な不良アドレスデー
タの確認が可能である。なお以上の各実施の形態４〜６
において、行と列の関係は置換可能である。

【００６１】以上の各実施の形態において、初期設定デ
ータ記憶領域３に書き込まれる不良アドレスデータは、
他の通常のデータと比べて、“０”，“１”の違いが明
確であることが望ましい。この点を考慮した不良アドレ
スデータ記憶の好ましい実施の形態を次に説明する。

【００６２】［実施の形態７］図１７は、ＮＯＲ型ＥＥ
ＰＲＯＭの場合のメモリセルデータのしきい値分布を示
している。通常のメモリセルでは実線で示すように、
“１”（消去状態）、“０”（書き込み状態）共にしき
い値電圧は正であり、選択ワード線に与えられる読み出
し電圧Ｖｒｅａｄに対して、低しきい値電圧、高しきい
値電圧とされる。これに対して、不良アドレス記憶セル
のデータ“１”は、破線で示すように、通常セルの
“１”に比べてよりしきい値電圧の低い過消去状態に設
定する。同様に不良アドレス記憶セルのデータ“０”
は、破線で示すように、通常セルの“０”に比べてより
しきい値電圧が高い過書き込み状態に設定する。

【００６３】この様な不良アドレスデータ記憶を行うこ
とにより、確実な不良セル置換を行うことができる。な
お、不良アドレスの“１”については、過消去状態であ
っても、しきい値電圧が負になることは避けることが好
ましい。ＮＯＲ型ＥＥＰＲＯＭの場合、通常非選択ワー
ド線を０Ｖとするため、しきい値電圧が過消去状態のメ
モリセルがあると、そのリーク電流が他のメモリセルの
正常動作を妨げるからである。

【００６４】［実施の形態８］図１８（ａ）（ｂ）は、
ＮＡＮＤ型ＥＥＰＲＯＭの場合のメモリセルデータのし
きい値分布を示している。通常のメモリセルでは実線で
示すように、“１”（消去状態）はしきい値電圧が負、
“０”（書き込み状態）ではしきい値電圧が正になり、
読み出し時選択ワード線には０Ｖが、非選択ワード線に
はパス電圧Ｖｐａｓｓが与えられる。これに対して、不
良アドレス記憶セルのデータ“１”は、破線で示すよう
に、通常セルの“１”に比べてよりしきい値電圧の低い
過消去状態に設定する。同様に不良アドレス記憶セルの
データ“０”は、破線で示すように、通常セルの“０”
に比べてよりしきい値電圧が高い過書き込み状態に設定
する。

【００６５】この場合、図１８（ａ）のように、不良ア
ドレス記憶セルの“０”データのしきい値をパス電圧Ｖ
ｐａｓｓより高い状態にすれば、信頼性は高いものとな
る。但しこのような“０”データ書き込みは、ＮＡＮＤ
セルユニットの中の一つのワード線に沿ったセルにしか
適用できない。その他のワード線では、Ｖｐａｓｓの印
加で導通させなければならないからである。従って、不
良アドレス記憶領域の無駄が多くなる。これに対して、
図１８（ｂ）のように、不良アドレス記憶セルの“０”
データのしきい値をＶｐａｓｓ以下の範囲で通常セルよ
り高くすれば、特に問題はなく、信頼性の高い確実な不
良セル置換の制御動作が可能になる。

【００６６】なお以上の実施の形態７，８は、メモリセ
ルアレイに書き込まれる不良アドレスデータの“０”，
“１”の判別を確実にする趣旨である。従って、“０”
の書き込み状態を過書き込み状態にするか、“１”の消
去状態を過消去状態にするか、いずれか一方のみを選択
しても有効である。これによっても、“０”，“１”デ
ータのしきい値電圧の差が通常のセルに比べて大きくな
るから、不良アドレスデータ読み出しの信頼性が高いも
のとなる。

【００６７】

【発明の効果】以上述べたようにこの発明によれば、メ
モリセルアレイ本体内に初期設定データ領域を設定して
おり、メモリセルアレイ本体のデコード回路やセンスア
ンプ回路をそのまま用いて初期設定データの読み出しを
行うようにしている。従って不良救済のための不良アド
レス記憶その他の初期設定データの記憶と、その制御の
ために大きなチップ面積を必要としないし、複雑な回路
も必要としない。またコマンド入力により、初期設定デ
ータの検証や修正も容易である。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＥＥＰＲＯＭの
構成を示す図である。

【図２】同実施の形態１のメモリセルアレイの構成を示
す図である。

【図３】同実施の形態１の初期設定データラッチ回路の
構成を示す図である。

【図４】別の実施の形態２によるＥＥＰＲＯＭの構成を
示す図である。

【図５】別の実施の形態３によるＥＥＰＲＯＭの構成を
示す図である。

【図６】ベリファイチェックのためのフューズ回路を示
す図である。

【図７】図６の動作タイミング図である。

【図８】図５のフューズデータラッチ回路の構成を示す
図である。

【図９】この発明による初期設定データリードの制御フ
ロー例を示す。

【図１０】実施の形態１の場合ものステップＳ４の制御
フローを示す。

【図１１】実施の形態２の場合のステップＳ４の制御フ
ローを示す。

【図１２】実施の形態３の場合のステップＳ４の制御フ
ローを示す。

【図１３】実施の形態４による不良アドレス記憶法を説
明するための図である。

【図１４】同実施の形態４における不良アドレスデータ
確認のための回路構成例を示す図である。

【図１５】実施の形態５による不良アドレス記憶法を説
明するための図である。

【図１６】実施の形態６による不良アドレス記憶法を説
明するための図である。

【図１７】実施の形態７による不良アドレス記憶法を説
明するためのしきい値分布を示す図である。

【図１８】実施の形態８による不良アドレス記憶法を説
明するためのしきい値分布を示す図である。

【符号の説明】 １…メモリセルアレイ、２ａ，２ｂ…冗長セルアレイ、
３…初期設定データ領域、４…ロウデコーダ、５…セン
スアンプ回路、６…データレジスタ、７…カラムデコー
ダ、８…高電圧発生回路、９…Ｉ／Ｏバッファ、１０…
コマンドレジスタ、１１…制御回路、１２…アドレスレ
ジスタ、１３，１５…初期設定データラッチ回路、１４
…一致検出回路、１６…レディ／ビジーバッファ、１７
…パワーオンリセット回路。

フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 中村 寛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD04 AD06 AD08 AD13 AD16 AE00 AE09 5L106 AA10 CC09 CC17 CC22 DD12 GG01 GG07

Claims (13)

【特許請求の範囲】
1. 【請求項１】 電気的書き換え可能な不揮発性メモリセ
   ルが配列され、メモリ動作条件を決定する初期設定デー
   タが書き込まれる初期設定データ領域が設定されたメモ
   リセルアレイと、 アドレス信号により前記メモリセルアレイのメモリセル
   選択を行うデコード回路と、 前記メモリセルアレイのデータを検知増幅するセンスア
   ンプ回路と、 前記メモリセルアレイの初期設定データが読み出されて
   転送保持される初期設定データラッチ回路と、 前記メモリセルアレイのデータ書き込み及び消去の動作
   を制御すると共に、前記メモリセルアレイの初期設定デ
   ータを読み出して前初期設定データラッチ回路に転送し
   て保持させる初期設定動作を制御する制御回路と、を備
   えたことを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記メモリセルアレイは、不良セルを置
   換するための冗長セルアレイを有し、 前記初期設定データは、不良セルを前記冗長セルアレイ
   により置換するためのデータを含むことを特徴とする請
   求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記初期設定データは、データ書き込
   み、消去及び読み出し動作の制御データを含むことを特
   徴とする請求項１記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記制御回路は、電源投入を検出して前
   記初期設定動作を自動的に行うことを特徴とする請求項
   １記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記制御回路は、電源投入後、前記初期
   設定動作が終了するまでの間、外部にビジー信号を出力
   することを特徴とする請求項１記載の不揮発性半導体記
   憶装置。
6. 【請求項６】 コマンド入力により設定されて、前記メ
   モリセルアレイの初期設定データを外部に読み出すテス
   トモードを有することを特徴とする請求項１記載の不揮
   発性半導体記憶装置。
7. 【請求項７】 コマンド入力により設定されて、前記初
   期設定データラッチ回路に保持された初期設定データを
   外部に読み出すテストモードを有することを特徴とする
   請求項１記載の不揮発性半導体記憶装置。
8. 【請求項８】 コマンド入力により設定されて、前記メ
   モリセルアレイの初期設定データ領域及び、前記初期設
   定データラッチ回路の少なくとも一方のデータを書き込
   むテストモードを有することを特徴とする請求項１記載
   の不揮発性半導体記憶装置。
9. 【請求項９】 前記メモリセルアレイの初期設定データ
   領域には、不良アドレスデータと共にその不良アドレス
   データの有効性を確認するための参照データが書き込ま
   れ、且つ前記制御回路による初期設定動作において、前
   記不良アドレスデータは前記参照データに基づいて有効
   性が確認されたものだけが前記初期設定データラッチ回
   路に転送されることを特徴とする請求項１記載の不揮発
   性半導体記憶装置。
10. 【請求項１０】 前記参照データは、前記不良アドレス
    データに対してその各ビット毎に相補関係にあるデータ
    であることを特徴とする請求項９記載の不揮発性半導体
    記憶装置。
11. 【請求項１１】 前記参照データは、前記不良アドレス
    データが記憶される行又は列の有効性を示す識別ビット
    データであることを特徴とする請求項９記載の不揮発性
    半導体記憶装置。
12. 【請求項１２】 前記メモリセルアレイの初期設定デー
    タ領域に書き込まれる不良アドレスデータは、“０”デ
    ータと“１”データのしきい値電圧の差が他のデータ記
    憶領域に比べて大きく設定されることを特徴とする請求
    項１記載の不揮発性半導体記憶装置。
13. 【請求項１３】 前記メモリセルアレイの初期設定デー
    タ領域に、初期設定データと共にチップ情報が書き込ま
    れることを特徴とする請求項１記載の不揮発性半導体記
    憶装置。