TW201833926A - 半導體記憶裝置及其操作設定方法 - Google Patents

半導體記憶裝置及其操作設定方法 Download PDF

Info

Publication number
TW201833926A
TW201833926A TW106141150A TW106141150A TW201833926A TW 201833926 A TW201833926 A TW 201833926A TW 106141150 A TW106141150 A TW 106141150A TW 106141150 A TW106141150 A TW 106141150A TW 201833926 A TW201833926 A TW 201833926A
Authority
TW
Taiwan
Prior art keywords
data
memory device
semiconductor memory
operating conditions
rom
Prior art date
Application number
TW106141150A
Other languages
English (en)
Other versions
TWI651722B (zh
Inventor
村上洋樹
妹尾真言
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW201833926A publication Critical patent/TW201833926A/zh
Application granted granted Critical
Publication of TWI651722B publication Critical patent/TWI651722B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0403—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals during or with feedback to manufacture
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本發明提供一種半導體記憶裝置及其操作設定方法，能夠減少ROM的選項資料資源，並且能夠維持操作的彈性。本發明的半導體記憶裝置包含儲存最適合選項資料的記憶體單元陣列、CPU、RAM和ROM。CPU對應於所需要的操作，從記憶體單元陣列的選項資料記憶部讀取最適合選項資料並暫存在RAM，且利用從RAM讀取的最適合選項資料，控制半導體記憶裝置的操作。

Description

半導體記憶裝置及其操作設定方法
本發明是有關於一種半導體記憶裝置及其操作設定方法，特別是有關於一種操作條件可被即時地設定的半導體記憶裝置及其操作設定方法。
在NAND型快閃記憶體等等的半導體記憶裝置中，隨著操作控制的精密度提昇，讀取、編程和抹除時的操作也越來越複雜。由於很難在出貨前從複數個操作條件中決定出最適合的操作條件，所以通常在半導體晶片上會搭載一些選項，以便從複數個操作條件中選擇出最適合的操作條件。
例如，美國專利公開號2013/0322149 A1公開了一種具有熔絲裝置和熔絲控制電路的記憶體裝置。熔絲裝置包括第一熔絲次陣列以及第二熔絲次陣列。第一熔絲次陣列用來存放與熔絲控制電路之操作相關的第一資料；第二熔絲次陣列用來存放與記憶體裝置操作相關的第二資料。熔絲控制電路則被配置為分別從第一和第二熔絲次陣列讀取第一和第二資料。
在習知的半導體記憶裝置中，為了能夠執行與記憶體操作相關的全部操作，會將對應於全部操作的資料，存放 在熔絲陣列等等中，再藉由產品出貨前的評價測試，從全部操作中選擇出最適合的操作。第1圖中例示了在NAND型快閃記憶體中能夠選擇的複數個操作之資料(以下稱為選項資料)。圖中的例子是指用來決定抹除和編程操作條件的選項資料為3個的情況(A、B、C分別是選項資料)。其中，抹除偏壓所包含的資料，可用來決定在所選擇區塊的P井區上所施加之抹除脈衝的脈衝高度初始值和步階幅度等等；抹除驗證所包含的資料，可用來決定施加到字元線的驗證電壓和通過/不通過(pass/fail)測試的條件等等。編程偏壓所包含的資料，可用來決定在所選擇字元線上所施加之編程脈衝的脈衝高度初始值和步階幅度等等；編程驗證所包含的資料，可用來決定施加到字元線的驗證電壓和通過/不通過測試的條件等等。在這些選項資料中選擇出最適合選項資料的方式，則是在產品出貨前的評價測試時，藉由例如編程寫入熔絲ROM(Read Only Memory，唯讀記憶體)等的方式來執行。在產品出貨後，半導體記憶裝置可根據所選擇的最適合選項資料，決定操作條件並且控制其操作。
然而，上述習知半導體記憶裝置會出現以下所述的問題。例如，在美國專利公開號2013/0322149 A1中所示的熔絲陣列，是以與記憶體單元陣列相同的方式被配置為可讀取/寫入的記憶區域，且儲存在此處的資料是在啟動程序(power-up sequence)中最早被讀出的。因為是基於從熔絲陣列所讀取的選項資料來決定操作條件，所以需要對熔絲陣列的資料要求可靠性。其中一種方案是利用多數決的方式來保證熔絲陣列所存放的資料，即藉由n位元讀出資料中「0」或「1」的 多數決，來決定1位元讀出資料是「0」或「1」。舉例來說，當n=16時，16位元讀出資料中過半數的值，即決定其讀出資料的值。雖然這樣的多數決方式可以確保資料，但從另一個角度來看，卻也造成實際佔用資料量變大的問題。
在某些儲存媒體上也有採用其他儲存選項資料的方法，來取代熔絲陣列。在半導體記憶裝置不是利用狀態機(state machine)控制操作，而是採用晶載(on-chip)的微控制器(包含CPU、ROM、RAM)來控制操作的情況下，在ROM中可以增加用來控制操作的程式資料或者碼資料，以便用以儲存可以實現全部操作的選項資料。隨著半導體記憶裝置操作的複雜化和精密化而選項資料量變大，則會造成ROM容量變大的問題。另一方面，限制選項資料的容量則可能降低半導體記憶裝置的彈性，便有可能無法以最適合的操作條件進行操作。進一步來說，若不能以配合測試結果的操作條件來操作半導體記憶裝置，就不得不將半導體記憶裝置做為不良品，導致良率變低。
本發明的目的是提供一種半導體記憶裝置，用以解決如上所述的習知技術問題，能夠儘可能減少用來儲存與操作條件相關資料之ROM資源，同時能夠保持操作的彈性。
本發明之半導體記憶裝置包括：記憶體單元陣列，用以儲存與半導體記憶裝置的操作條件有關之資料；唯讀記憶體(ROM)，用以儲存用來控制半導體記憶裝置的操作之資料；中央處理裝置，其基於從上述ROM所讀取的資料，控制半導體記憶裝置的操作；以及隨機存取記憶體(RAM)。其中上述 中央處理裝置係對應於所要求的操作，從上述記憶體單元陣列讀取上述與操作條件有關之資料並暫存至RAM，並從上述RAM讀取之上述與操作條件有關之資料，以控制半導體記憶裝置的操作。
在較佳實施例中，上述與操作條件有關之資料包含與編程操作條件有關之資料和與抹除操作條件有關之資料中之至少一者。在較佳實施例中，上述與編程操作條件有關之資料包含在編程時以及在編程驗證時施加於上述記憶體單元陣列之電壓。在較佳實施例中，上述與抹除操作條件有關之資料包含在抹除時以及在抹除驗證時施加於上述記憶體單元陣列之電壓。在較佳實施例中，上述中央處理裝置係基於上述與操作條件有關之資料，控制施加於上述記憶體單元陣列之電壓。在較佳實施例中，上述記憶體單元陣列是由NAND串所構成之陣列。在較佳實施例中，上述ROM中儲存讀取用資料，用以從上述記憶體單元陣列讀取上述與操作條件有關之資料；且上述中央處理裝置係對應於所要求的操作，從上述ROM讀取上述讀取用資料。在較佳實施例中，半導體記憶裝置更包括用來與外部間接收和傳送資料的外部端子；其中，於測試操作時，外部端子接收上述與操作條件有關之資料，且上述中央處理裝置接收從上述外部端子所提供的上述與操作條件有關之資料，並寫入至上述RAM。在較佳實施例中，上述與操作條件有關之資料係為用以決定上述半導體記憶裝置之最適合操作條件的選項資料。在較佳實施例中，上述ROM係為光罩式ROM。
本發明的操作設定方法，適用於一半導體記憶裝 置，其包括記憶體單元陣列、儲存用以控制半導體記憶裝置操作之資料的ROM，以及基於上述ROM所讀取的資料，用以控制半導體記憶裝置操作的中央處理裝置。本發明的操作設定方法包括下列步驟：提供RAM；儲存與操作條件有關之資料於記憶體單元陣列；從上述記憶體單元陣列，讀取上述與操作條件有關之資料並暫存至RAM；以及基於讀取自RAM的與操作條件有關之資料，使上述中央處理裝置進行操作。
在較佳實施例中，操作設定方法更包括在出貨前進行上述半導體記憶裝置之測試；其中，基於上述測試結果決定上述與操作條件有關之資料。在較佳實施例中，操作設定方法更包括儲存讀取用資料於ROM；其中，基於讀取用資料儲存與操作條件有關之資料於記憶體單元陣列，且從上述記憶體單元陣列讀取上述與操作條件有關之資料。
依據本發明，與半導體記憶裝置之操作條件有關的資料是儲存在記憶體單元陣列中，對應所要求的操作而從記憶體單元陣列中讀取與操作條件有關的資料，所以能夠減少在ROM中儲存與操作條件有關的資料所佔的資源。其次，在記憶體單元陣列中儲存最適合操作條件有關的資料，或者能夠變更記憶體單元陣列之操作條件有關的資料，便能夠維持半導體記憶裝置操作條件的彈性。
100‧‧‧快閃記憶體
110‧‧‧記憶體單元陣列
120‧‧‧輸出入緩衝器
130‧‧‧位址暫存器
140‧‧‧中央處理器(CPU)
150‧‧‧隨機存取記憶體
160‧‧‧唯讀記憶體(ROM)
170‧‧‧列選擇電路
180‧‧‧頁緩衝/感測電路
190‧‧‧行選擇電路
200‧‧‧內部電壓產生電路
210‧‧‧選項資料記憶部
300‧‧‧測試裝置
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLK(0)、BLK(1)、…、BLK(m-1)‧‧‧記憶體區塊
S110-S130、S200-S250、S300-S360‧‧‧步驟
TP‧‧‧測試埠
第1圖表示習知NAND型快閃記憶體所儲存的選項資料的 範例示意圖。
第2圖表示本發明實施例中NAND型快閃記憶體的方塊圖。
第3圖表示在ROM內儲存全部選項資料時之操作的示意圖。
第4圖表示在出貨前所儲存之選項資料以及出貨後利用選項資料控制操作的示意圖。
第5(A)圖表示在本發明的一實施例中ROM所儲存之選項資料的示意圖，第5(B)圖表示在本發明的一實施例中選項資料記憶部所儲存之選項資料的示意圖。
第6圖表示本發明的一實施例中將選項資料載入至RAM的示意圖。
第7圖表示本發明的一實施例中利用CPU讀取選項資料以進行操作的流程圖。
第8圖是用以說明本發明的一實施例中出貨前選項資料的儲存以及出貨後利用選項資料所控制之操作的示意圖。
第9圖是用以說明本發明的一實施例中在測試操作時將選項資料寫入至RAM之方法的示意圖。
以下，參照圖式詳細說明本發明的實施樣態。本發明之半導體記憶裝置，雖然並不特別限定為何種類型，但是較適合於NAND型快閃記憶體或者嵌入NAND型快閃記憶體的半導體裝置。
第2圖表示本發明實施例中NAND型快閃記憶體結構的方塊圖。快閃記憶體100是由包括記憶體單元陣列110、輸 出入緩衝器120、位址暫存器130、中央處理裝置(Central Processing Unit，以下稱CPU)140、隨機存取記憶體(Random Access Memory，以下稱RAM)150、ROM 160、列選擇電路170、頁緩衝/感測電路180、行選擇電路190、內部電壓產生電路200所構成。記憶體單元陣列110包括排列成矩陣的複數個記憶體單元。連接到外部端子的輸出入緩衝器120是用來保持輸出入資料。位址暫存器130則接收來自輸出入緩衝器120的位址資料。列選擇電路170則接收來自位址暫存器130的列位址資訊Ax，並且根據列位址資訊Ax的解碼結果進行區塊的選擇以及字元線的選擇等等操作。頁緩衝/感測電路180是用來保持從列選擇電路170選擇的頁所讀取的資料，並且保持欲寫入至所選擇頁的資料。行選擇電路190則接收來自位址暫存器130的行位址資訊Ay，並且根據行位址資訊Ay的解碼結果進行頁緩衝/感測電路180內資料的選擇等等。內部電壓產生電路200則產生在資料讀取、編程和抹除等等操作所需要的各種電壓(寫入電壓Vpgm、通過(pass)電壓Vpass、讀取通過電壓Vread、抹除電壓Vers等)。
記憶體單元陣列110具有配置於行方向上的m個記憶體區塊BLK(0)、BLK(1)、…、BLK(m-1)。各記憶體區塊包括複數個NAND串，且各NAND串包括串聯連接的複數個記憶體單元。記憶體單元陣列110更包括選項資料記憶部210，用來儲存與記憶體操作條件有關的選項資料。選項資料記憶部210與其他區塊一樣，是由NAND串所構成，因此透過列選擇電路170、頁緩衝/感測電路180和行選擇電路190等等，可以從選項 資料記憶部210的選擇頁來讀取資料，或者向選擇頁進行編程寫入，更可以對選擇區塊進行抹除處理。
ROM 160是用以永久性儲存用來控制快閃記憶體100操作(讀取、編程、抹除、測試等)的程式和資料。ROM 160並不特別限定為何種類型，例如可以由光罩式(mask)ROM、熔絲ROM、或一次性可程化ROM(one-time programmable ROM)所構成。RAM 150是用以暫時性儲存從ROM 160所載入的資料，或者如後所述般暫時性儲存從選項資料記憶部210所讀取的資料，更可用來暫時性儲存由外部端子或輸出入緩衝器120所提供的資料。RAM 150並不特別限定為何種類型，例如可以由讀取/寫入速度較快的SRAM或DRAM等構成。
CPU 140根據從RAM 150和ROM 160所讀取的程式和資料，控制快閃記憶體100的操作。CPU 140更可以對於從輸出入緩衝器120所輸入的指令和外部控制信號作出回應，控制快閃記憶體100的操作。
於快閃記憶體100的讀取操作中，通過在位元線上施加某個正電壓，在選擇頁上施加某電壓(例如0V)，在非選擇頁上施加通過電壓Vpass(例如4.5V)，將選擇頁的資料讀取到頁緩衝/感測電路180。在編程操作中，通過在選擇頁上施加高電壓的編程電壓Vpgm(15~25V)，在非選擇頁上施加中間電位(例如10V)，在頁緩衝/感測電路180上則維持編程的資料，以便進行選擇頁的編程操作。在編程驗證操作中，通過將編程驗證電壓施加於選擇頁上，來讀取選擇頁以便進行驗證，較佳方式則是利用增量階躍脈衝編程(Incremental Step Pulse Program， ISPP)施加編程脈波。在抹除操作中，通過對區塊內的選擇字元線施加0V，對P井區施加高電壓(例如20V)，從而以區塊為單位執行資料的抹除。在抹除驗證操作中，將抹除驗證電壓施加於選擇頁上，讀取選擇頁以便進行驗證，較佳方式則是利用增量階躍脈衝抹除(Incremental Step Pulse Erase，ISPE)施加抹除脈波。
在現有的技術方案中，如第3圖所示，與快閃記憶體之操作條件有關的全部選項資料是存放在ROM 160中。例如，高電壓(High Voltage，以下稱HV)設定值，抹除偏壓A、B、C，抹除驗證A、B、C和HV重置值是作為與抹除操作條件相關的資料儲存於ROM 160中。且，HV設定值，編程偏壓A、B、C編程驗證A、B、C和HV重置值是作為與編程操作條件相關的資料儲存於ROM 160中。在此，HV設定值是與內部電壓產生電路200的電荷泵電路等之操作條件有關的資料，舉例來說，包含決定電荷泵電路之操作順序等等的資料。HV重置值是與降低電荷泵電路中高電壓時之操作條件有關的資料。
抹除偏壓A、B、C包含與在選擇區塊之P型井區上所施加的抹除脈衝的脈衝高度值、步階幅度及其施加時間有關的資料，以及其他與抹除操作有關的所有資料和與抹除操作次序(操作順序等)有關的資料。例如，抹除偏壓A的脈衝高度初始值是19V，步階幅度為1V；抹除偏壓B的脈衝高度初始值是20V，步階幅度是0.8V。抹除驗證A、B、C包含有關於當驗證被抹除的選擇區塊時，施加在字元線上的電壓，施加時間，以及其他與抹除驗證有關的所有資料和與抹除驗證操作次序(操 作順序等)有關的資料。例如在抹除驗證A中，施加在字元線上的電壓是0V；在抹除驗證B中，施加在字元線上的電壓是0.1V。
編程偏壓A、B、C包含有關於施加在選擇頁的字元線上的編程脈衝的脈衝高度值、步階幅度及其施加時間，以及其他與編程操作有關的所有資料和與編程操作次序(操作順序等)有關的資料。例如，編程偏壓A的脈衝高度初始值是15V，步階幅度為1V；編程偏壓B的脈衝高度初始值是16V，步階幅度是0.8V。編程驗證A、B、C包含有關於施加在選擇頁的字元線上的電壓，施加時間，以及其他與編程驗證有關的所有資料和與編程驗證操作次序(操作順序等)有關的資料。在出貨前，根據例如評估測試的結果，藉由調校(trimming)熔絲ROM等等方式將用以從這些全部選項資料中選擇出最適合之選項資料的選擇碼編程至熔絲ROM中。
第4圖是用來說明產品出貨前所儲存之選項資料以及產品出貨後利用選項資料之操作的示意圖。在產品出貨前，ROM 160儲存著HV設定值/重置值、讀取操作相關的資料、編程偏壓A、B、C、編程驗證A、B、C、抹除偏壓A、B、C、抹除驗證A、B、C等等(步驟S100)。當ROM 160是光罩式ROM時，是在晶片製程中利用光罩在晶圓上進行資料的燒錄。
由於構成記憶體單元和週邊電路等等的電晶體和配線等容易在製程中受到偏差值和變動的影響，因此快閃記憶體的最適合操作條件在一些情況下可能因晶片而異。如此，很難在製造前，從ROM 160所預先儲存的大量的可選擇的選項資料中決定出晶片的最適合操作條件。於一般的技術方案中，藉 由在製造後的評價測試，讓快閃記憶體100進行操作，便能夠決定出編程偏壓、編程驗證、抹除偏壓、抹除驗證等等操作條件的最適合選項，再將用來選擇最適合選項資料的選擇碼，藉由熔絲ROM等的調校方式進行編程。
產品出貨後，CPU 140是對應於外部輸入的指令，實行讀取、抹除、編程等的操作。CPU 140執行在ROM 160中對應於所要求的操作的程式。另外，如第3圖所示，雖然ROM 160中包含複數個選項資料，但藉由選擇碼可從其中選擇出最適合選項資料，由CPU 140讀取出來，CPU 140再根據最適合選項資料，控制內部電壓產生電路200、列選擇電路170、頁緩衝/感測電路180以及行選擇電路190，以控制對記憶體單元陣列110的P型井區所施加的偏壓和驗證電壓。例如，如第4圖所示，當執行抹除操作時，CPU 140利用從ROM 160讀取之HV設定值相關的資料，決定內部電壓產生電路200的操作條件，控制高電壓的產生(S110)。另外，利用選擇碼，會從ROM 160的全部選項資料中選擇出最適合選項資料，也就是從抹除偏壓A、B、C中選擇一個抹除偏壓，從抹除驗證A、B、C中選擇一個抹除驗證(S120)，根據此最適合的組合，執行抹除操作。當抹除操作結束時，CPU 140則利用HV重置值相關的資料，重置充電泵電路(S130)。
在習知的方案中，由於ROM 160需要儲存全部的選項資料，所以會增加ROM 160內配置給選項資料的資源。另外，在利用光罩式ROM來儲存全部選項資料的場合中，變更選項資料的操作會變得非常複雜。在本實施例中，記憶體單元陣 列110內則設有選項資料記憶部210，用來儲存選項資料，在操作時，則從選項資料記憶部210即時載入選項資料至RAM 150，利用在RAM 150所載入的選項資料，便能夠控制CPU 140的操作條件。
第5圖是用以說明本實施例之選項資料儲存範例的示意圖。如第5(A)圖所示，相較於第3圖的ROM 160中所儲存的大量選項資料，本實施例的ROM 160中僅儲存必要最低限度的選項資料。具體來說，本實施例的ROM 160中儲存的選項資料關聯於抹除程序、編程程序與讀取程序。其中，關聯於抹除程序的選項資料為有關於高電壓(HV)的設定值和重置值之資訊，及讀取用資料Read1。讀取用資料Read1包含讀取指令和位址，用以在CPU 140執行抹除操作時，從選項資料記憶部210讀取抹除程序的最適合選項資料。
關聯於編程程序的選項資料為有關於HV設定值和重置值之資訊，及讀取用資料Read2。讀取用資料Read2包含讀取指令和位址，用以在CPU 140執行編程操作時，從選項資料記憶部210讀取編程程序的最適合選項資料。另外，與第3圖的情況一樣，關聯於讀取程序的選項資料則為讀取偏壓。於本實施例中，除了所示的選項資料外，ROM 160不具有其他選項資料。
另一方面，最適合選項資料則是被編程寫入至記憶體單元陣列110的選項資料記憶部210中。具體來說，如第5(B)圖所示，在選項資料記憶部210的第1儲存區域中，儲存著有關於抹除程序的最適合選項資料。舉例而言，選項資料記憶部210 的第1儲存區域可儲存抹除偏壓A、B、C中的任一者，以及抹除驗證A、B、C中的任一者。根據ROM 160中所儲存的讀取用資料Read1，CPU 140將第1儲存區域中所儲存的選項資料讀出並暫存在RAM 150中。另外，在選項資料記憶部210的第2儲存區域中，儲存著有關於編程程序的最適合選項資料。例如，選項資料記憶部210的第2儲存區域儲存編程偏壓A、B、C中的任一者，以及編程驗證A、B、C中的任一者。根據ROM 160中所儲存的讀取用資料Read2，CPU 140將第2儲存區域中所儲存的選項資料讀出並暫存在RAM 150中。
第6圖表示從選項資料記憶部210所讀取的最適合選項資料載入至RAM時的資料流示意圖。第7圖則是此時的操作流程圖。如第7圖所示，CPU 140從外部接收指令(S200)，並根據此指令判斷所要求的操作(S210)。接著，CPU 140從ROM 160讀取對應於所要求操作的選項資料(S220)。例如，當接收到抹除指令時，CPU 140從ROM 160讀取與抹除程序相關的選項資料。就第5圖的範例來說，CPU 140從ROM 160讀取HV設定值、讀取用資料Read1、HV重置值的資料。與一般記憶體單元陣列的讀取操作一樣，CPU 140是透過列選擇電路170、頁緩衝/感測電路180、行選擇電路190等，存取選項資料記憶部210(S230)，並根據根據讀取用資料Read1從選項資料記憶部210讀取與抹除程序有關的最適合選項資料，再將所讀取的資料載入至RAM 150(S240)。CPU 140可以在讀取最適合選項資料的同時，根據ROM 160所讀取的HV設定值，控制內部電壓產生電路200產生高電壓。接著，CPU 140根據RAM 150所保持的 最適合選項資料，對P型井區施加抹除偏壓，之後再對選擇區塊實施抹除驗證(S250)。當結束抹除操作時，CPU 140則根據HV重置值，控制內部電壓產生電路200的高電壓放電。
類似地，當從外部接收編程操作所對應的指令，CPU 140將從ROM 160讀取與編程程序有關的選項資料，並根據選項資料控制相關的操作。其中，根據HV設定值，CPU 140控制內部電壓產生電路200產生高電壓；根據讀取用資料Read2，CPU 140藉由列/行選擇電路170、190等從選項資料記憶部210讀取與編程程序有關的最適合選項資料，並將最適合選項資料載入至RAM 150。接著，CPU 140根據RAM 150所保持的最適合選項資料，將編程偏壓施加在選擇字元線上，之後對選擇頁實施編程驗證。當結束編程操作時，CPU 140根據HV重置值，控制內部電壓產生電路200的高電壓放電。
在接收到讀取指令的情況下，由於本實施例的選項資料記憶部210中沒有儲存有關讀取操作的最適合選項資料，因此CPU 140根據ROM 160所儲存的讀取偏壓，對選擇頁執行讀取操作。
第8圖是用來說明在使用本實施例的情況下，產品出貨前所儲存的選項資料以及產品出貨後利用選項資料控制操作的示意圖。當ROM 160是由光罩式ROM所構成時，在快閃記憶體的製程中，是將如第5圖所示之必要最低限度的選項資料以及讀取用資料Read1、Read2燒錄至矽晶圓上(S300)。
製造後，在晶圓層級或晶片層級，實施快閃記憶體100的評價測試(S310)，基於此測試結果，決定出最適合選 項資料，並將最適合選項資料編程寫入至選項資料記憶部210(S320)。此編程操作與其他記憶體單元陣列110的編程操作一樣，採用相同方式來實施。在最適合選項資料的編程操作結束後，快閃記憶體100則可以出貨。
出貨後，快閃記憶體100根據所要求的操作，即時地從選項資料記憶部210將對應的最適合選項資料載入至RAM 150中，CPU 140則利用載入至RAM 150的最適合選項資料來控制操作。第8圖所示的步驟S330至S360是表示抹除操作的例子。當CPU 140接收到外部的抹除指令，將從ROM 160讀取有關抹除操作的選項資料，並利用其中所含的HV設定值來控制高電壓的產生(S330)，更根據讀取用資料Read1從選項資料記憶部210讀取最適合選項資料，並將最適合選項資料暫時保持在RAM 150中。例如，CPU 140將根據最適合的抹除偏壓(例如抹除偏壓A、B、C的其中一者)而產生的抹除脈衝，施加於P型井區(S340)。接著，CPU 140根據最適合的抹除驗證條件(例如抹除驗證A、B、C的其中一者)，對選擇區塊之全部頁進行抹除驗證(S350)。當抹除操作結束後，CPU 140根據HV重置值，將內部電壓產生電路200進行重置(S360)。
上述實施例中，是在選項資料記憶部210中儲存最適合選項資料，當快閃記憶體進行操作時，則從選項資料記憶部210將最適合選項資料即時地讀出到RAM 150，從而能夠減少在ROM 160中配置給選項資料的資源。
在上述實施例中，雖然是在產品出貨前將最適合選項資料編程寫入至選項資料記憶部210，但是並非用以限定 本發明。於其他實施例中，也可在產品出貨後才將最適合選項資料編程寫入至選項資料記憶部210。在此情況下，是由主機(host)裝置提供最適合選項資料到快閃記憶體100，再將其編程寫入至選項資料記憶部210。藉此，即使產品出貨後，也能夠變更快閃記憶體的最適合選項資料。因此，即便快閃記憶體的操作條件受到經年累月變化和使用頻率等等而需要改變時，也能夠彈性地應對。特別在ROM 160是光罩式ROM的情況下，若如同習知技術以光罩式ROM儲存最合適選項資料，則往後欲改變最合適選項資料時需進行光罩的改變，如此在時間上和成本上的負擔都很大。然而如本實施例所示，是對記憶體單元陣列(例如NAND串)重寫最合適選項資料，作業上就變得容易。
在上述實施例中，雖然是將抹除偏壓、抹除驗證、編程偏壓和編程驗證做為選項資料之一例，存放在選項資料記部210，但是選項資料可以是上述以外可決定快閃記憶體100操作條件的全部資料。另外，在ROM 160存放何種選項資料以及在選項資料記憶部210存放何種選項資料，上述範例並非用以限定本發明，可以自由地進行設定。
接著說明本實施例的快閃記憶體在產品出貨前的選項資料編程方法。在製造晶片的階段，選項資料記憶部210和RAM 150中並未存放資料(資料是空白的)，因此在此狀態下，根據RAM 150的資料而決定快閃記憶體100的操作條件是無法做到的，因此在評價測試中無法決定最適合選項資料。
本實施例的快閃記憶體在進行產品出貨前的評價測試時，可以從外部直接將必要資料寫入到RAM 150。當進行 評價測試時，如第9圖所示，快閃記憶體100經由測試埠TP電性連接至測試裝置300。評價測試可以在晶圓層級或者晶片層級的任一者實施，測試埠TP例如可以是用來輸出入資料的外部端子或其接墊，或者是測試專用的端子或其接墊。
在一較佳範例中，測試裝置300輸出一測試開始信號到測試埠TP。測試檢測部310檢測出施加於測試埠TP的測試開始信號，並將此檢出信號提供到CPU 140。當CPU 140接收到此檢出信號時，執行存放在ROM 160的測試用程式，開始測試程序。或者在另一較佳範例中，快閃記憶體除了CPU 140以外，尚包含內建的自我測試電路(即BIST(Built-In-Self-Test)電路)，BIST電路則回應測試檢出部310的檢出信號，執行測試。
在測試程序開始時，CPU 140會在測試埠TP(或者輸出入緩衝器120)和RAM 150間建立一資料通道，從測試裝置300提供到測試埠TP的資料便可以寫入到RAM 150的既定儲存區域。寫入至RAM 150的資料是指與快閃記憶體的操作條件有關的資料，換言之，即與選項資料記憶部210所儲存的選項資料等效的資料。CPU 140根據測試程序，或者說是基於測試裝置300的指令，進行抹除和編程操作，此時即利用來自測試裝置300並且存放在RAM 150的選項資料，決定抹除和編程等的操作條件，執行測試。
當藉由測試裝置300決定最適合選項資料時，測試裝置300會將最適合選項資料編程寫入至快閃記憶體100的選項資料記憶部210。也就是，測試裝置300對於快閃記憶體100輸出編程指令以及用來編程寫入選項資料記憶部210的位址 (此位址是與讀取用資料Read1、Read2讀取最適合選項資料時的位址是一致的)。藉此，對選項資料記憶部210編程寫入最適合選項資料。
雖然以上已詳細說明本發明之較佳實施形態，然而並非用來限定本發明為特定的實施形態，在申請專利範圍內所記載的本發明意旨範圍內，仍可以包含各種變形和變更的情況。舉例來說，上述實施例中雖然例示NAND型快閃記憶體，然而本發明亦可以適用於其他種類的半導體記憶裝置上。

Claims (14)

  1. 一種半導體記憶裝置，其包括：記憶體單元陣列，用以儲存與上述半導體記憶裝置的操作條件有關之資料；唯讀記憶體(ROM)，用以儲存用來控制上述半導體記憶裝置的操作之資料；中央處理裝置，其基於從上述ROM所讀取的資料，控制上述半導體記憶裝置的操作；以及隨機存取記憶體(RAM)；其中上述中央處理裝置係對應於所要求的操作，從上述記憶體單元陣列讀取上述與操作條件有關之資料並暫存至上述RAM，並從上述RAM讀取之上述與操作條件有關之資料，以控制上述半導體記憶裝置的操作。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述與操作條件有關之資料，包含與編程操作條件有關之資料和與抹除操作條件有關之資料中之至少一者。
  3. 如申請專利範圍第2項所述的半導體記憶裝置，其中上述與編程操作條件有關之資料，包含在編程時以及在編程驗證時施加於上述記憶體單元陣列之電壓。
  4. 如申請專利範圍第2項所述的半導體記憶裝置，其中上述與抹除操作條件有關之資料，包含在抹除時以及在抹除驗證時施加於上述記憶體單元陣列之電壓。
  5. 如申請專利範圍第3項或第4項所述的半導體記憶裝置，其中上述中央處理裝置，係基於上述與操作條件有關之資 料，控制施加於上述記憶體單元陣列之上述電壓。
  6. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述記憶體單元陣列是由NAND串所構成之陣列。
  7. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述ROM中儲存讀取用資料，用以從上述記憶體單元陣列讀取上述與操作條件有關之資料；以及上述中央處理裝置係對應於所要求的操作，從上述ROM讀取上述讀取用資料。
  8. 如申請專利範圍第1項所述的半導體記憶裝置，更包括用來與外部間接收和傳送資料的外部端子；其中，於測試操作時，上述外部端子接收上述與操作條件有關之資料，且上述中央處理裝置接收從上述外部端子所提供的上述與操作條件有關之資料，並寫入至上述RAM。
  9. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述與操作條件有關之資料係為用以決定上述半導體記憶裝置之最適合操作條件的選項資料。
  10. 如申請專利範圍第9項所述的半導體記憶裝置，其中上述ROM係為光罩式ROM。
  11. 一種半導體記憶裝置的操作設定方法，上述半導體記憶裝置包括記憶體單元陣列、儲存用以控制半導體記憶裝置操作之資料的唯讀記憶體(ROM)，以及基於上述ROM所讀取的資料，用以控制半導體記憶裝置操作的中央處理裝置，其包括下列步驟：提供隨機存取記憶體(RAM)； 儲存與操作條件有關之資料於上述記憶體單元陣列；從上述記憶體單元陣列，讀取上述與操作條件有關之資料並暫存至上述RAM；以及基於讀取自上述RAM的上述與操作條件有關之資料，使上述中央處理裝置進行操作。
  12. 如申請專利範圍第11項所述的操作設定方法，更包括在出貨前進行上述半導體記憶裝置之測試；其中，基於上述測試結果決定上述與操作條件有關之資料。
  13. 如申請專利範圍第12項所述的操作設定方法，更包括從外部端子接收上述與操作條件有關之資料，並寫入至上述RAM；其中，在上述在出貨前進行上述半導體記憶裝置之測試的步驟中，係基於寫入至上述RAM的上述與操作條件有關之資料，進行測試。
  14. 如申請專利範圍第11項所述的操作設定方法，更包括儲存讀取用資料於上述ROM；其中，基於上述讀取用資料儲存上述與操作條件有關之資料於上述記憶體單元陣列，且從上述記憶體單元陣列讀取上述與操作條件有關之資料。
TW106141150A 2016-12-13 2017-11-27 半導體記憶裝置及其操作設定方法 TWI651722B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-241216 2016-12-13
JP2016241216A JP6473733B2 (ja) 2016-12-13 2016-12-13 半導体記憶装置およびその動作設定方法

Publications (2)

Publication Number Publication Date
TW201833926A true TW201833926A (zh) 2018-09-16
TWI651722B TWI651722B (zh) 2019-02-21

Family

ID=62489304

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106141150A TWI651722B (zh) 2016-12-13 2017-11-27 半導體記憶裝置及其操作設定方法

Country Status (5)

Country Link
US (1) US10817189B2 (zh)
JP (1) JP6473733B2 (zh)
KR (1) KR102019567B1 (zh)
CN (1) CN108231121B (zh)
TW (1) TWI651722B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10908824B2 (en) * 2018-11-08 2021-02-02 Winbond Electronics Corp. Flash memory storage device and method thereof
KR20210066551A (ko) 2019-11-28 2021-06-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10334073A (ja) * 1997-05-29 1998-12-18 Sanyo Electric Co Ltd １チップマイクロコンピュータ
US6462985B2 (en) * 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
JP2001176290A (ja) * 1999-12-10 2001-06-29 Toshiba Corp 不揮発性半導体記憶装置
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
JP2002318265A (ja) * 2001-04-24 2002-10-31 Hitachi Ltd 半導体集積回路及び半導体集積回路のテスト方法
JP3875621B2 (ja) * 2002-10-30 2007-01-31 株式会社東芝 不揮発性半導体記憶装置
GB2436272B (en) * 2005-01-27 2011-01-19 Spansion Llc Semiconductor device, address assignment method, and verify method
US7702935B2 (en) * 2006-01-25 2010-04-20 Apple Inc. Reporting flash memory operating voltages
JP2009187049A (ja) * 2008-02-01 2009-08-20 Fujitsu Ltd 装置
CN102969025A (zh) * 2011-09-01 2013-03-13 成都海存艾匹科技有限公司 混合型内容发行系统和方法
US8456917B1 (en) * 2011-11-29 2013-06-04 Elpida Memory, Inc. Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
KR102017724B1 (ko) 2012-05-31 2019-09-03 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
TWI594254B (zh) 2012-07-17 2017-08-01 慧榮科技股份有限公司 讀取快閃記憶體中區塊之資料的方法及相關的記憶裝置
US9268667B2 (en) * 2012-12-19 2016-02-23 Dell Products, Lp System and method to create a non-volatile bootable RAM disk
KR102239356B1 (ko) * 2015-02-17 2021-04-13 삼성전자주식회사 클록 제어 유닛 또는 전원 제어 유닛을 포함하는 저장 장치와 메모리 시스템, 그리고 그것의 동작 방법

Also Published As

Publication number Publication date
CN108231121B (zh) 2021-04-27
JP2018097904A (ja) 2018-06-21
CN108231121A (zh) 2018-06-29
TWI651722B (zh) 2019-02-21
US20180165025A1 (en) 2018-06-14
KR20180068319A (ko) 2018-06-21
JP6473733B2 (ja) 2019-02-20
US10817189B2 (en) 2020-10-27
KR102019567B1 (ko) 2019-09-06

Similar Documents

Publication Publication Date Title
JP4686350B2 (ja) 不揮発性半導体記憶装置及びその自己テスト方法
US7289363B2 (en) Memory cell repair using fuse programming method in a flash memory device
US8050101B2 (en) Nonvolatile memory devices having erased-state verify capability and methods of operating same
JP2009146474A (ja) 不揮発性半導体記憶装置
JP2009301616A (ja) 不揮発性半導体記憶装置
JP6391172B2 (ja) メモリシステム
US9875802B2 (en) Access line management in a memory device
JP2007242221A (ja) プログラム速度を向上させることができる不揮発性メモリ装置及びそれのプログラム方法
JP4315767B2 (ja) 不揮発性半導体記憶装置
US20060245290A1 (en) Memory block reallocation in a flash memory device
US20090010071A1 (en) Nonvolatile memory device and erasing method
JP2006294143A (ja) 不揮発性半導体記憶装置
TWI651722B (zh) 半導體記憶裝置及其操作設定方法
JP2008016112A (ja) 半導体記憶装置
US9036418B2 (en) Read voltage generation circuit, memory and memory system including the same
JP4439539B2 (ja) 不揮発性半導体メモリ及びそのテスト方法
JP4209219B2 (ja) 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
JP5745136B1 (ja) 不揮発性半導体記憶装置とその書き込み方法
US11705213B2 (en) Semiconductor memory device capable of re-reading the setting information after power-on operation and operation method thereof
US10216570B2 (en) Memory device and control method thereof
US7069377B2 (en) Scratch control memory array in a flash memory device
JP2022048671A (ja) 半導体記憶装置
KR100715151B1 (ko) 메모리 섹터별로 소거 패스 전압을 가지는 불휘발성 반도체메모리 장치 및 이에 대한 소거 방법
JP2009032313A (ja) 不揮発性半導体記憶装置及び不揮発性半導体記憶装置のテスト方法
JP2006065973A (ja) 不揮発性半導体記憶装置