KR20210066551A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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박용순
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Abstract

반도체 메모리 장치는 읽기 전용 메모리(Read-Only Memory; ROM), 캐시 버퍼 및 제어 로직을 포함한다. 상기 읽기 전용 메모리는 제1 알고리즘 데이터를 저장한다. 상기 캐시 버퍼는 상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 저장한다. 상기 제어 로직은 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터를 선택적으로 수신하도록 구성된다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 동작 유연성이 향상된 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 저장부, 버퍼 및 제어 로직을 포함한다. 상기 저장부는 제1 알고리즘 데이터를 저장한다. 상기 버퍼는 상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 저장한다. 상기 제어 로직은 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터를 선택적으로 수신하도록 구성된다.
일 실시 예에서, 상기 제어 로직은 컨트롤러, 디멀티플렉서 및 멀티플렉서를 포함할 수 있다. 상기 컨트롤러는 수행할 알고리즘 데이터가 저장되어 있는 위치를 나타내는 어드레스 데이터를 출력할 수 있다. 상기 디멀티플렉서는 상기 컨트롤러의 제어에 기초하여, 상기 어드레스 데이터를 상기 저장부 및 버퍼 중 어느 하나에 선택적으로 전달할 수 있다. 상기 멀티플렉서는 상기 컨트롤러의 제어에 기초하여, 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 컨트롤러로 전달할 수 있다.
일 실시 예에서, 상기 컨트롤러는 제1 상태의 디먹스 제어 신호를 상기 디멀티플렉서로 전달하고, 상기 디멀티플렉서는 상기 제1 상태의 디먹스 제어 신호에 기초하여, 상기 어드레스 데이터를 상기 저장부로 전달할 수 있다.
일 실시 예에서, 상기 저장부는 상기 어드레스 데이터의 수신에 응답하여 상기 제1 알고리즘 데이터를 출력할 수 있다.
일 실시 예에서, 상기 컨트롤러는 제1 상태의 먹스 제어 신호를 상기 멀티플렉서로 전달하고, 상기 멀티플렉서는 상기 제1 상태의 먹스 제어 신호에 기초하여, 상기 제1 알고리즘 데이터를 상기 컨트롤러로 전달할 수 있다.
일 실시 예에서, 상기 컨트롤러는 제2 상태의 디먹스 제어 신호를 상기 디멀티플렉서로 전달하고, 상기 디멀티플렉서는 상기 제2 상태의 디먹스 제어 신호에 기초하여, 상기 어드레스 데이터를 상기 버퍼로 전달할 수 있다.
일 실시 예에서, 상기 버퍼는 상기 어드레스 데이터의 수신에 응답하여 상기 제2 알고리즘 데이터를 출력할 수 있다.
일 실시 예에서, 상기 컨트롤러는 제2 상태의 먹스 제어 신호를 상기 멀티플렉서로 전달하고, 상기 멀티 플렉서는 상기 제2 상태의 먹스 제어 신호에 기초하여, 상기 제2 알고리즘 데이터를 상기 컨트롤러로 전달할 수 있다.
일 실시 예에서, 상기 저장부는 읽기 전용 메모리(Read Only Memory; ROM)로 구성될 수 있다.
일 실시 예에서, 상기 버퍼는 캐시 버퍼일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 읽기 및 쓰기 회로, 버퍼, 저장부 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 읽기 및 쓰기 회로는 상기 메모리 셀 어레이에 대한 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나를 수행한다. 상기 버퍼는 상기 읽기 및 쓰기 회로로 입력될 데이터 및 상기 읽기 및 쓰기 회로로부터 출력된 데이터 중 적어도 하나를 저장한다. 상기 저장부는 제1 알고리즘 데이터를 저장한다. 상기 제어 로직은 상기 읽기 및 쓰기 회로 및 상기 버퍼의 동작을 제어한다. 상기 버퍼는 상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 저장한다. 상기 제어 로직은 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터를 선택적으로 수신한다.
일 실시 예에서, 상기 제어 로직은 컨트롤러, 디멀티플렉서 및 멀티플렉서를 포함할 수 있다. 상기 컨트롤러는 수행할 알고리즘 데이터가 저장되어 있는 위치를 나타내는 어드레스 데이터를 출력할 수 있다. 상기 디멀티플렉서는 상기 컨트롤러의 제어에 기초하여, 상기 어드레스 데이터를 상기 저장부 및 버퍼 중 어느 하나에 선택적으로 전달할 수 있다. 상기 멀티플렉서는 상기 컨트롤러의 제어에 기초하여, 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 컨트롤러로 전달할 수 있다.
일 실시 예에서, 상기 저장부는 읽기 전용 메모리(Read Only Memory; ROM)로 구성될 수 있다.
일 실시 예에서, 상기 버퍼는 캐시 버퍼일 수 있다.
본 발명의 또 다른 실시 예에 따라, 제1 알고리즘 데이터를 저장하는 저장부, 버퍼 및 제어 로직을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 버퍼에 상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 입력하는 단계 및 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 제어 로직에 로딩하고, 상기 로딩된 알고리즘 데이터에 기초한 동작을 수행하는 단계를 포함한다.
일 실시 예에서, 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 제어 로직에 로딩하고, 상기 로딩된 알고리즘 데이터에 기초한 동작을 수행하는 단계는, 수행될 알고리즘 데이터가 상기 저장부에 저장되어 있는지, 또는 상기 버퍼에 저장되어 있는지를 판단하는 단계, 상기 판단 결과에 기초하여 상기 제어 로직으로부터 어드레스 데이터를 출력하는 단계, 상기 출력된 어드레스 데이터에 기초한 알고리즘 데이터를 상기 제어 로직에 로딩하는 단계 및 상기 로딩된 알고리즘 데이터에 대응하는 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 수행될 알고리즘 데이터가 상기 저장부에 저장되어 있는 경우, 상기 판단 결과에 기초하여 상기 제어 로직으로부터 어드레스 데이터를 출력하는 단계는, 상기 어드레스 데이터를 디멀티플렉싱하여 상기 저장부로 전달하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 출력된 어드레스 데이터에 기초한 알고리즘 데이터를 상기 제어 로직에 로딩하는 단계는, 상기 어드레스 데이터에 응답하여, 상기 제1 알고리즘 데이터를 멀티플렉싱하여 상기 제어 로직으로 전달하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 수행될 알고리즘 데이터가 상기 버퍼에 저장되어 있는 경우, 상기 판단 결과에 기초하여 상기 제어 로직으로부터 어드레스 데이터를 출력하는 단계는, 상기 어드레스 데이터를 디멀티플렉싱하여 상기 버퍼로 전달하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 출력된 어드레스 데이터에 기초한 알고리즘 데이터를 상기 제어 로직에 로딩하는 단계는, 상기 어드레스 데이터에 응답하여, 상기 제2 알고리즘 데이터를 멀티플렉싱하여 상기 제어 로직으로 전달하는 단계를 포함할 수 있다.
본 기술은 동작 유연성이 향상된 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
도 6a는 예시적인 반도체 메모리 장치에서 알고리즘 데이터가 전달되는 구성을 나타내는 도면이다.
도 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 알고리즘 데이터가 전달되는 구성을 나타내는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 제어 로직의 예시적인 실시 예를 나타내는 블록도이다.
도 8은 도 7에 도시된 제어 로직의 캐시 버퍼에 알고리즘 데이터를 저장하는 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 7에 도시된 제어 로직의 제1 동작을 설명하기 위한 도면이다.
도 10a 및 도 10b는 도 7에 도시된 제어 로직의 제2 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 12는 도 11의 단계(S200)의 예시적인 실시 예를 나타내는 순서도이다.
도 13은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 14는 도 13의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 전압 생성부(150), 캐시 버퍼(160) 및 읽기 전용 메모리(Read-Only Memory; ROM)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)에 포함되는 다수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록들을 포함할 수 있다. 예를 들어, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 두 개의 서브 블록들을 포함할 수 있다. 다른 예에서, 상기 다수의 메모리 블록들(BLK1~BLKz) 각각은 네 개의 서브 블록들을 포함할 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 메모리 블록들에 포함되는 서브 블록은 이에 제한되지 않으며, 다양한 개수의 서브 블록들이 메모리 블록들 각각에 포함될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1 비트의 데이터를 저장할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작 시에는 “읽기 회로(read circuit)”로 동작하고, 쓰기 동작 시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작 시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 캐시 버퍼(160)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 캐시 버퍼(160) 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 한편, 제어 로직(140)은 읽기 및 쓰기 회로(130)와 캐시 버퍼(160) 사이의 데이터 전달을 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 전압 생성부 제어 신호에 응답하여 읽기 동작 시 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
캐시 버퍼(160)는 반도체 메모리 장치(100) 외부로부터 데이터(DATA)를 수신하여 임시 저장한 뒤, 이를 읽기 및 쓰기 회로(130)로 전달할 수 있다. 일 실시 예에서, 캐시 버퍼(160)는 반도체 메모리 장치(100) 외부의 컨트롤러로부터 프로그램 동작을 위한 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 읽기 및 쓰기 회로(130)로 전달할 수 있다. 읽기 및 쓰기 회로(130)는 캐시 버퍼(160)로부터 수신한 데이터(DATA)를 메모리 셀 어레이(110)의 선택된 메모리 셀들에 프로그램할 것이다.
한편, 캐시 버퍼(160)는 읽기 및 쓰기 회로(130)로부터 전달받은 데이터(DATA)를 임시 저장한 뒤, 이를 반도체 메모리 장치(100) 외부로 전달할 수 있다. 일 실시 예에서, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 선택된 메모리 셀들에 저장된 데이터(DATA)를 리드할 수 있다. 읽기 및 쓰기 회로(130)로부터 리드된 데이터(DATA)는 캐시 버퍼(160)에 임시 저장될 수 있다. 캐시 버퍼(160)는 읽기 및 쓰기 회로(130)로부터 전달받은 리드 데이터를 컨트롤러로 전달할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 캐시 버퍼(160)는 제어 로직(140)으로 로딩될 알고리즘 데이터를 저장할 수 있다. 이 경우, 상기 알고리즘 데이터는 반도체 메모리 장치(100)의 외부로부터 캐시 버퍼(160)로 전달될 수 있다. 예를 들어, 반도체 메모리 장치(100)의 테스트 장비(미도시)가 테스트 동작 시 사용되는 알고리즘 데이터 중 적어도 일부를 캐시 버퍼(160)로 전달할 수 있다. 캐시 버퍼(160)는 전달받은 알고리즘 데이터를 저장할 수 있다. 한편, 캐시 버퍼(160)는 제어 로직(140)으로부터의 제어 신호에 기초하여, 저장하고 있는 알고리즘 데이터를 제어 로직(140)으로 전달할 수 있다.
읽기 전용 메모리(170), 즉 롬(170)은 메모리의 종류 중 하나로서, 저장된 데이터를 읽을 수는 있어도 바꿀 수는 없는 메모리를 의미한다. 롬(170)은 반도체 메모리 장치(100)의 전원이 끊어져도 그 내용이 변함없이 유지될 수 있다. 롬(170)은 반도체 메모리 장치(100)의 제반 동작 수행을 위한 알고리즘 데이터를 저장할 수 있다. 알고리즘 데이터는 반도체 메모리 장치(100)의 제어 로직(140)에 의해 수행되는 코드를 포함할 수 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 롬(170)은 마스크 롬(Mask ROM), 피롬(PROM; Programmable ROM), 이피롬(EPROM; Erasable PROM), 이이피롬(EEPROM; Electrically Erasable PROM) 중 어느 하나로 구현될 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 롬(170) 및 캐시 버퍼(160)에 저장된 알고리즘 데이터를 선택적으로 로딩하여, 로딩된 알고리즘 데이터에 기초한 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치(100)의 동작 유연성을 향상시킬 수 있다.
도 1에 도시된 실시 예에서, 알고리즘 데이터가 롬(170)에 저장되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 다양한 형태의 저장 수단이 알고리즘 데이터를 저장하는 저장부로서 롬을 대체하여 반도체 메모리 장치에 포함될 수 있다.
한편, 도 1에 도시된 실시 예에서, 롬 외에 알고리즘 데이터를 저장하는 구성 요소로서 캐시 버퍼(160)가 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 버퍼가 알고리즘 데이터를 저장할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.
도 5는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
본 발명의 기술적 사상은 메모리 셀들이 2차원으로 배열된 경우에도 적용될 수 있다. 도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 플래너(planar) 메모리 블록들(PBLK1~PBLKz)을 포함한다. 복수의 플래너 메모리 블록들(PBLK1~PBLKz) 각각은 제1 내지 제m 셀 스트링들(CS1~CSm)을 포함한다. 제1 내지 제m 셀 스트링들(CS1~CSm)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제1 내지 제n 메모리 셀들(M1~Mn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.
실시 예로서, 각 메모리 셀들은 불휘발성 메모리 셀들이다.
도 6a는 예시적인 반도체 메모리 장치에서 알고리즘 데이터가 전달되는 구성을 나타내는 도면이다.
전술한 바와 같이, 롬은 반도체 메모리 장치(100)의 제반 동작 수행을 위한 알고리즘 데이터를 저장할 수 있다. 알고리즘 데이터는 반도체 메모리 장치(100)의 제어 로직(140)에 의해 수행되는 코드를 포함할 수 있다.
이와 같은 알고리즘 데이터(DATA)는 제어 로직으로 전달될 수 있다. 제어 로직은 수신한 알고리즘 데이터에 대응하는 동작을 수행하도록 반도체 메모리 장치(100)를 전반적으로 제어할 수 있다.
도 6a에 의하면 롬에 저장되어 있는 알고리즘 데이터(DATA)를 제어 로직이 수신하는 구조의 예시를 도시하고 있다. 이 경우 제어 로직은 마이크로 컨트롤러로서 구성될 수 있다.
다른 예시에서, 반도체 메모리 장치는 제어 로직을 구성하는 요소로서 마이크로 컨트롤러 및 롬을 사용하지 않을 수 있다. 이 경우 알고리즘 데이터가 롬에 저장되는 것이 아니라 유한 상태 머신(finite state machine)의 형태로 제어 로직에 결합되어 구성될 수 있다.
한편, 도 6a에 도시된 예시적인 구성에 의하면, 알고리즘 데이터(DATA)는 롬에만 저장될 수 있다. 이에 따라, 롬은 모든 알고리즘 데이터를 저장할 공간을 갖추어야 한다. 이 경우 반도체 메모리 장치는 보다 큰 용량의 롬을 갖출 것을 필요로 하며, 이는 반도체 메모리 장치의 제작 비용을 상승하게 하는 원인이 된다.
한편, 전술한 바와 같이 롬은 저장된 데이터를 읽을 수 있을 뿐 바꿀 수는 없는 메모리일 수 있다. 따라서, 롬에 저장된 알고리즘 데이터의 수정이 필요한 경우, 롬 자체를 교체하여야 한다. 이는 빈번한 알고리즘 데이터의 수정을 어렵게 만든다. 반도체 메모리 장치(100)의 테스트 동작에 있어서, 알고리즘 데이터를 수정하여 적용할 필요가 있다. 모든 알고리즘 데이터를 롬에 저장하는 경우, 테스트 동작 시 다양한 알고리즘 데이터를 적용하기 어렵다.
도 6b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 알고리즘 데이터가 전달되는 구성을 나타내는 도면이다.
도 6b를 참조하면, 제어 로직(140)은 롬(170) 뿐만 아니라 캐시 버퍼(160)로부터도 알고리즘 데이터를 수신할 수 있다. 즉, 롬(170)은 알고리즘 데이터 중 제1 알고리즘 데이터(DATA1)를 제어 로직(140)에 제공할 수 있다. 또한, 캐시 버퍼(160)는 알고리즘 데이터 중 제2 알고리즘 데이터(DATA2)를 제어 로직에 제공할 수 있다.
캐시 버퍼(160)는 각 비트 라인에 대응하는 적어도 하나의 캐시 래치들을 포함할 수 있다. 즉, 캐시 버퍼(160)는 특정 데이터의 저장 공간으로 사용될 수 있다. 다만, 캐시 버퍼(160)는 휘발성 메모리이므로, 비휘발성 메모리인 롬(170)과 동일한 방식으로 사용되기는 어렵다. 즉, 캐시 버퍼(160)가 알고리즘 데이터를 영구적으로 적용할 수는 없다. 그러나, 몇몇 경우에 캐시 버퍼(160)에 알고리즘 데이터를 일시적으로 저장하고, 제어 로직(140)이 캐시 버퍼(160)에 저장된 알고리즘 데이터를 이용하도록 할 수 있다.
예를 들어, 반도체 메모리 장치(100)의 테스트 동작 동안, 테스트에만 사용되는 알고리즘 데이터의 적어도 일부가 제2 알고리즘 데이터(DATA2)로서 캐시 버퍼(160)에 저장될 수 있다. 제2 알고리즘 데이터(DATA2)는 테스트 장비에 의해 반도체 메모리 장치(100)의 외부로부터 캐시 버퍼(160)로 제공될 수 있다. 반도체 메모리 장치(100)의 테스트 동작 동안, 제어 로직(140)은 롬(170)으로부터 제1 알고리즘 데이터(DATA1)를 수신하고, 캐시 버퍼(160)로부터 제2 알고리즘 데이터(DATA2)를 수신할 수 있다. 이 경우, 테스트 동작 동안 캐시 버퍼(160)에 저장된 제2 알고리즘 데이터는 용이하게 수정될 수 있다. 수정된 제2 알고리즘 데이터를 반도체 메모리 장치(100) 외부로부터 캐시 버퍼(160)에 저장하기만 하면 된다. 한편, 반도체 메모리 장치(100)의 테스트 동작이 아닌 사용자 동작 동안, 테스트 동작에 이용되는 제2 알고리즘 데이터(DATA2)는 캐시 버퍼(160)에 저장될 필요가 없다.
즉, 본 발명의 일 실시 예에 따른 제어 로직(140)은 캐시 버퍼(160) 및 롬(170)에 저장되어 있는 알고리즘 데이터를 선택적으로 로딩하고, 로딩된 알고리즘 데이터에 기초하는 동작을 수행할 수 있다. 따라서, 알고리즘 데이터를 저장하기 위해 롬(170)이 필요로 하는 크기를 줄일 수 있다. 또한, 캐시 버퍼(160)에 저장되어 있는 알고리즘 데이터를 용이하게 수정할 수 있다. 따라서, 반도체 메모리 장치(100)의 동작 유연성을 향상시킬 수 있다.
도 6b에 도시된 실시 예에서, 제1 알고리즘 데이터(DATA1)가 롬에 저장되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 다양한 형태의 저장 수단이 제1 알고리즘 데이터(DATA1)를 저장하는 저장부로서 본 발명에 따른 반도체 메모리 장치에 포함될 수 있다. 한편, 도 6b에 도시된 실시 예에서, 제2 알고리즘 데이터(DATA2)가 캐시 버퍼에 저장되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 다양한 형태의 버퍼가 알고리즘 데이터(DATA2)를 저장하는 구성 요소로서 반도체 메모리 장치에 포함될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 제어 로직의 예시적인 실시 예를 나타내는 블록도이다. 도 7에는 제어 로직(140), 캐시 버퍼(160) 및 롬(170)이 도시되어 있다.
도 7을 참조하면, 제어 로직(140)은 마이크로 컨트롤러(141), 디멀티플렉서(143) 및 멀티플렉서(145)를 포함한다. 마이크로 컨트롤러(141)는 집적 회로 내에 프로세서, 메모리, 입출력 버스 등의 요소를 내장한 컨트롤러일 수 있다. 마이크로 컨트롤러(141)는 멀티플렉서(145)를 통해 알고리즘 데이터(DATA)를 수신하여, 수신된 알고리즘 데이터에 대응하는 동작을 수행하도록 반도체 메모리 장치(100) 전반을 제어할 수 있다. 마이크로 컨트롤러(141)는 수행될 알고리즘 데이터가 저장되어 있는 위치를 나타내는 어드레스 데이터(AX)를 출력할 수 있다. 출력된 어드레스 데이터(AX)는 디멀티플렉서(143)로 전달될 수 있다. 또한, 마이크로 컨트롤러(141)는 출력한 어드레스 데이터(AX)에 대응하는 알고리즘 데이터(DATA)를 수신할 수 있다. 한편, 마이크로 컨트롤러(141)는 디멀티플렉서(143)를 제어하는 디먹스 제어 신호(DMXCTR)를 출력하고, 멀티플렉서(145)를 제어하는 먹스 제어 신호(MXCTR)를 출력할 수 있다.
디멀티플렉서(143)는 디먹스 제어 신호(DMXCTR)에 기초하여, 마이크로 컨트롤러(141)로부터 수신된 어드레스 데이터(AX)를 롬(170) 또는 캐시 버퍼(160) 중 어느 하나로 전달할 수 있다. 어드레스 데이터(AX)가 롬(170)으로부터 알고리즘 데이터(DATA)를 수신하기 위한 어드레스 데이터인 경우, 마이크로 컨트롤러(141)는 어드레스 데이터(AX)를 롬(170)으로 전달하도록 디멀티플렉서(143)를 제어하기 위한 디먹스 제어 신호(DMXCTR)를 출력할 것이다. 어드레스 데이터(AX)가 캐시 버퍼(160)으로부터 알고리즘 데이터(DATA)를 수신하기 위한 어드레스 데이터인 경우, 마이크로 컨트롤러(141)는 어드레스 데이터(AX)를 캐시 버퍼(160)로 전달하도록 디멀티플렉서(143)를 제어하기 위한 디먹스 제어 신호(DMXCTR)를 출력할 것이다.
어드레스 데이터(AX)가 롬(170)으로부터 알고리즘 데이터(DATA)를 수신하기 위한 어드레스 데이터인 경우, 디멀티플렉서(143)는 어드레스 데이터(AX)를 롬 어드레스 데이터(RAX)로서 롬(170)에 전달할 것이다. 어드레스 데이터(AX)가 캐시 버퍼(160)로부터 알고리즘 데이터(DATA)를 수신하기 위한 어드레스 데이터인 경우, 디멀티플렉서(143)는 어드레스 데이터(AX)를 캐시 어드레스 데이터(CAX)로서 캐시 버퍼(170)에 전달할 것이다.
멀티플렉서(145)는 먹스 제어 신호(MXCTR)에 기초하여, 롬(170)으로부터 수신되는 제1 알고리즘 데이터(DATA1) 및 캐시 버퍼(160)로부터 수신되는 제2 알고리즘 데이터(DATA2) 중 어느 하나를 선택하여, 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 전달할 수 있다. 어드레스 데이터(AX)가 롬(170)으로부터 알고리즘 데이터(DATA)를 수신하기 위한 어드레스 데이터인 경우, 마이크로 컨트롤러(141)는 제1 알고리즘 데이터(DATA1)를 출력하도록 멀티플렉서(145)를 제어하기 위한 먹스 제어 신호(MXCTR)를 출력할 것이다. 어드레스 데이터(AX)가 캐시 버퍼(160)로부터 알고리즘 데이터(DATA)를 수신하기 위한 어드레스 데이터인 경우, 마이크로 컨트롤러(141)는 제2 알고리즘 데이터(DATA2)를 출력하도록 멀티플렉서(145)를 제어하기 위한 먹스 제어 신호(MXCTR)를 출력할 것이다.
어드레스 데이터(AX)가 롬 어드레스 데이터(RAX)로서 롬(170)에 전달된 경우, 롬(170)은 제1 알고리즘 데이터(DATA1)를 멀티플렉서(145)로 전달할 것이다. 이 경우, 멀티플렉서(145)는 먹스 제어 신호(MXCTR)에 기초하여 제1 알고리즘 데이터(DATA1)를 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 전달할 것이다. 어드레스 데이터(AX)가 캐시 어드레스 데이터(CAX)로서 캐시 버퍼(160)에 전달된 경우, 캐시 버퍼(160)는 제2 알고리즘 데이터(DATA2)를 멀티플렉서(145)로 전달할 것이다. 이 경우, 멀티플렉서(145)는 먹스 제어 신호(MXCTR)에 기초하여 제2 알고리즘 데이터(DATA2)를 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 전달할 것이다.
도 7에 도시된 실시 예에서, 제1 알고리즘 데이터(DATA1)가 롬에 저장되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 다양한 형태의 저장 수단이 제1 알고리즘 데이터(DATA1)를 저장하는 저장부로서 본 발명에 따른 반도체 메모리 장치에 포함될 수 있다. 한편, 도 6b에 도시된 실시 예에서, 제2 알고리즘 데이터(DATA2)가 캐시 버퍼에 저장되는 것으로 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 다양한 형태의 버퍼가 제2 알고리즘 데이터(DATA2)를 저장하는 구성 요소로서 반도체 메모리 장치에 포함될 수 있다.
한편, 도 7에 도시된 실시 예에서, 멀티플렉서(145)를 통해 알고리즘 데이터를 수신하여, 수신된 알고리즘 데이터에 대응하는 동작을 수행하도록 반도체 메모리 장치(100) 전반을 제어하는 구성 요소로서 마이크로 컨트롤러(141)가 도시되어 있다. 그러나 본 발명은 이에 한정되지 않으며, 마이크로 컨트롤러 이외에 다양한 형태의 컨트롤러가 알고리즘 데이터(DATA)를 수신하여, 수신된 알고리즘 데이터에 대응하는 동작을 수행하도록 반도체 메모리 장치(100) 전반을 제어하도록 구성될 수 있다.
도 8은 도 7에 도시된 제어 로직의 캐시 버퍼에 알고리즘 데이터를 저장하는 동작을 설명하기 위한 도면이다.
캐시 버퍼(160)가 제2 알고리즘 데이터(DATA2)를 마이크로 컨트롤러(141)로 전달하기 위해서, 캐시 버퍼(160)는 먼저 제2 알고리즘 데이터(DATA2)를 저장하고 있어야 한다. 제2 알고리즘 데이터(DATA2)는 테스트 장치와 같은 외부 장치로부터 캐시 버퍼(160)에 입력될 수 있다. 다른 실시 예에서, 메모리 컨트롤러에 의해 제2 알고리즘 데이터(DATA2)가 캐시 버퍼(160)에 입력될 수도 있다. 또 다른 실시 예에서, 제2 알고리즘 데이터(DATA2)는 메모리 셀 어레이(110)의 특정 영역에 저장되어 있다가, 읽기 및 쓰기 회로(130)에 의해 리드 되어 캐시 버퍼(160)에 입력될 수도 있다. 캐시 버퍼(160)는 제2 알고리즘 데이터(DATA2)를 마이크로 컨트롤러(141)로 전달할 수 있다.
도 9a 및 도 9b는 도 7에 도시된 제어 로직의 제1 동작을 설명하기 위한 도면이다. 보다 구체적으로, 도 9a 및 도 9b는 롬(170)으로부터 제1 알고리즘 데이터(DATA1)를 마이크로 컨트롤러(141)로 전달하는 과정을 나타내는 도면이다.
먼저 도 9a를 참조하면, 마이크로 컨트롤러(141)는 동작 중 알고리즘 데이터를 로딩하여야 하는 경우, 해당 알고리즘 데이터가 롬(170)에 저장되어 있는지, 또는 캐시 버퍼(160)에 저장되어 있는지를 판단할 수 있다. 알고리즘 데이터가 롬(170)에 저장되어 있는 경우, 마이크로 컨트롤러(141)는 해당 알고리즘 데이터의 저장 위치를 나타내는 어드레스 데이터(AX)를 출력한다. 또한, 마이크로 컨트롤러(141)는 하이 레벨의 디먹스 제어 신호(DMXCTR)를 출력할 수 있다. 하이 레벨의 디먹스 제어 신호(DMXCTR2)는, 입력되는 데이터를 롬(170)으로 전달하도록 디멀티플렉서(143)를 제어하는 신호일 수 있다. 따라서, 하이 레벨의 디먹스 제어 신호(DMXCTR)에 기초하여, 디멀티플렉서(143)는 어드레스 데이터(AX)를 롬(170)으로 출력한다. 이 경우, 디멀티플렉서(143)로부터 출력되는 어드레스 데이터는 롬 어드레스 데이터(RAX)로 기능할 수 있다.
도 9b를 참조하면, 롬 어드레스 데이터(RAX)에 응답하여 롬(170)은 제1 알고리즘 데이터(DATA1)를 출력할 수 있다. 마이크로 컨트롤러(141)는 하이 레벨의 먹스 제어 신호(MXCTR)를 출력할 수 있다. 하이 레벨의 먹스 제어 신호(MXCTR2)는, 롬(170)으로부터 수신되는 데이터를 선택하여 마이크로 컨트롤러(141)로 출력하도록 멀티플렉서(145)를 제어하는 신호일 수 있다. 따라서, 하이 레벨의 먹스 제어 신호(MXCTR)에 기초하여, 멀티플렉서(145)는 롬(170)으로부터 수신되는 제1 알고리즘 데이터(DATA1)를 선택하여, 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 출력한다.
도 10a 및 도 10b는 도 7에 도시된 제어 로직의 제2 동작을 설명하기 위한 도면이다. 보다 구체적으로, 도 10a 및 도 10b는 캐시 버퍼(160)로부터 제2 알고리즘 데이터(DATA2)를 마이크로 컨트롤러(141)로 전달하는 과정을 나타내는 도면이다.
먼저 도 10a를 참조하면, 마이크로 컨트롤러(141)는 동작 중 알고리즘 데이터를 로딩하여야 하는 경우, 해당 알고리즘 데이터가 롬(170)에 저장되어 있는지, 또는 캐시 버퍼(160)에 저장되어 있는지를 판단할 수 있다. 알고리즘 데이터가 캐시 버퍼(160)에 저장되어 있는 경우, 마이크로 컨트롤러(141)는 해당 알고리즘 데이터의 저장 위치를 나타내는 어드레스 데이터(AX)를 출력한다. 또한, 마이크로 컨트롤러(141)는 로우 레벨의 디먹스 제어 신호(DMXCTR)를 출력할 수 있다. 로우 레벨의 디먹스 제어 신호(DMXCTR2)는, 입력되는 데이터를 캐시 버퍼(160)로 전달하도록 디멀티플렉서(143)를 제어하는 신호일 수 있다. 따라서, 로우 레벨의 디먹스 제어 신호(DMXCTR)에 기초하여, 디멀티플렉서(143)는 어드레스 데이터(AX)를 캐시 버퍼(160)으로 출력한다. 이 경우, 디멀티플렉서(143)로부터 출력되는 어드레스 데이터는 캐시 어드레스 데이터(CAX)로 기능할 수 있다.
도 10b를 참조하면, 롬 어드레스 데이터(RAX)에 응답하여 캐시 버퍼(160)는 제2 알고리즘 데이터(DATA2)를 출력할 수 있다. 마이크로 컨트롤러(141)는 로우 레벨의 먹스 제어 신호(MXCTR)를 출력할 수 있다. 로우 레벨의 먹스 제어 신호(MXCTR2)는, 캐시 버퍼(160)로부터 수신되는 데이터를 선택하여 마이크로 컨트롤러(141)로 출력하도록 멀티플렉서(145)를 제어하는 신호일 수 있다. 따라서, 로우 레벨의 먹스 제어 신호(MXCTR)에 기초하여, 멀티플렉서(145)는 캐시 버퍼(160)로부터 수신되는 제2 알고리즘 데이터(DATA2)를 선택하여, 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 출력한다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 먼저 반도체 메모리 장치(100)의 캐시 버퍼(160)에 알고리즘 데이터가 입력된다(S100). 도 8에 도시된 바와 같이, 단계(S100)에서 캐시 버퍼(160)에 입력되는 알고리즘 데이터는 제2 알고리즘 데이터(DATA2)로서, 롬(170)에 저장된 제1 알고리즘 데이터(DATA1)와는 상이한 데이터일 수 있다.
이후 캐시 버퍼(160) 및 롬(170)에 저장된 알고리즘 데이터를 선택적으로 로딩하고, 로딩된 알고리즘 데이터에 기초한 동작을 수행한다(S200). 단계(S200)에서, 마이크로 컨트롤러(141)는 수신될 알고리즘 데이터가 저장되어 있는 위치를 나타내는 어드레스 데이터를 캐시 버퍼(160) 및 롬(170) 중 어느 하나에 출력하고, 이에 대응하여 캐시 버퍼(160) 및 롬(170) 중 어느 하나로부터 출력되는 알고리즘 데이터를 로딩한다. 알고리즘 데이터의 로딩은, 마이크로 컨트롤러(141)의 내부 메모리에 알고리즘 데이터를 저장하는 것을 의미할 수 있다. 마이크로 컨트롤러(141)는 로딩된 알고리즘 데이터에 기초하여, 해당 알고리즘 데이터에 대응하는 동작을 수행할 수 있다.
단계(S200)의 보다 자세한 실시 예에 대해서는 도 12를 참조하여 후술하기로 한다.
도 12는 도 11의 단계(S200)의 예시적인 실시 예를 나타내는 순서도이다.
도 12를 참조하면, 먼저 단계(S210)에서 마이크로 컨트롤러(141)에 의해 수행될 다음 알고리즘 데이터가 롬에 저장되어 있는지 여부를 판단한다(S210). 수행될 알고리즘 데이터가 롬(170)에 저장되어 있는 경우(S210: 예), 제1 상태의 디먹스 제어 신호(DMXCTR)를 디멀티플렉서(143)로 인가하여, 어드레스 데이터(AX)를 롬(170)으로 전달한다(S220). 단계(S220)는 도 9a를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다. 이 경우, 제1 상태의 디먹스 제어 신호(DMXCTR)는 하이 레벨의 디먹스 제어 신호(DMXCTR)를 의미할 수 있다. 단계(S220)에 따라, 마이크로 컨트롤러(141)로부터 출력되는 어드레스 데이터(AX)는 롬 어드레스 데이터(RAX)로서 롬(170)에 전달된다.
이후, 제1 상태의 먹스 제어 신호(MXCTR)를 멀티플렉서(145)로 인가하여, 롬(170)으로부터 수신되는 알고리즘 데이터를 마이크로 컨트롤러(141)로 로딩한다(S240). 단계(S240)는 도 9b를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다. 이 경우, 제1 상태의 먹스 제어 신호(MXCTR)는 하이 레벨의 먹스 제어 신호(MXCTR)를 의미할 수 있다. 단계(S240)에 따라, 롬(170)으로부터 출력되는 제1 알고리즘 데이터(DATA1)는 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 전달된다.
수행될 알고리즘 데이터가 캐시 버퍼(160)에 저장되어 있는 경우(S210: 아니오), 제2 상태의 디먹스 제어 신호(DMXCTR)를 디멀티플렉서(143)로 인가하여, 어드레스 데이터(AX)를 캐시 버퍼(160)로 전달한다(S230). 단계(S230)는 도 10a를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다. 이 경우, 제2 상태의 디먹스 제어 신호(DMXCTR)는 로우 레벨의 디먹스 제어 신호(DMXCTR)를 의미할 수 있다. 단계(S230)에 따라, 마이크로 컨트롤러(141)로부터 출력되는 어드레스 데이터(AX)는 캐시 어드레스 데이터(CAX)로서 캐시 버퍼(160)에 전달된다.
이후, 제2 상태의 먹스 제어 신호(MXCTR)를 멀티플렉서(145)로 인가하여, 캐시 버퍼(160)로부터 수신되는 알고리즘 데이터를 마이크로 컨트롤러(141)로 로딩한다(S250). 단계(S250)는 도 10b를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다. 이 경우, 제2 상태의 먹스 제어 신호(MXCTR)는 로우 레벨의 먹스 제어 신호(MXCTR)를 의미할 수 있다. 단계(S250)에 따라, 캐시 버퍼(160)로부터 출력되는 제2 알고리즘 데이터(DATA2)는 알고리즘 데이터(DATA)로서 마이크로 컨트롤러(141)로 전달된다.
단계(S240) 또는 단계(S250)가 수행된 이후, 마이크로 컨트롤러(141)는, 마이크로 컨트롤러(141)에 로딩된 알고리즘 데이터(DATA)에 대응하는 동작을 수행한다(S260). 이후 수행된 알고리즘 데이터가 마지막 알고리즘 데이터인지 판단한다(S270). 마지막 알고리즘 데이터인 경우(S270: 예), 단계(S200)를 종료한다. 마지막 알고리즘 데이터가 아닌 경우(S270: 아니오), 단계(S210)로 다시 되돌아가 상술한 동작을 반복하여 수행한다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면 롬(170) 및 캐시 버퍼(160)에 저장된 알고리즘 데이터를 선택적으로 로딩하여, 로딩된 알고리즘 데이터에 기초한 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치(100)의 동작 유연성을 향상시킬 수 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법에 의하면, 반도체 메모리 장치의 생산 후 출하 전에 불량 분석을 하기 위한 알고리즘 데이터를 캐시 버퍼에 저장하여 사용함으로써 불량 분석을 보다 효율적으로 수행할 수 있다. 또한, 반도체 메모리 장치의 생산 및 판매 후 사용자가 사용하는 동안에, 메모리 컨트롤러의 새로운 기능을 펌웨어 업데이트 형태로 제공하기가 용이하다. 예를 들어, 메모리 컨트롤러의 펌웨어 업데이트를 통해 새롭게 적용되는 방어 코드 등을 적용하는 경우에, 이에 사용되는 알고리즘 데이터를 캐시 버퍼에 저장하여 사용할 수 있다.
도 13은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1 내지 도 12를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 리드, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 14에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 13을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 14에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 141: 마이크로 컨트롤러
143: 디멀티플렉서 145: 멀티플렉서
150: 전압 생성부 160: 캐시 버퍼
170: 읽기 전용 메모리(ROM)

Claims (20)

  1. 제1 알고리즘 데이터를 저장하는 저장부;
    상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 저장하는 버퍼; 및
    상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터를 선택적으로 수신하도록 구성되는 제어 로직을 포함하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은:
    수행할 알고리즘 데이터가 저장되어 있는 위치를 나타내는 어드레스 데이터를 출력하는 컨트롤러;
    상기 컨트롤러의 제어에 기초하여, 상기 어드레스 데이터를 상기 저장부 및 버퍼 중 어느 하나에 선택적으로 전달하도록 구성되는 디멀티플렉서; 및
    상기 컨트롤러의 제어에 기초하여, 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 컨트롤러로 전달하도록 구성되는 멀티플렉서를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 컨트롤러는 제1 상태의 디먹스 제어 신호를 상기 디멀티플렉서로 전달하고, 상기 디멀티플렉서는 상기 제1 상태의 디먹스 제어 신호에 기초하여, 상기 어드레스 데이터를 상기 저장부로 전달하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 저장부는 상기 어드레스 데이터의 수신에 응답하여 상기 제1 알고리즘 데이터를 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 컨트롤러는 제1 상태의 먹스 제어 신호를 상기 멀티플렉서로 전달하고, 상기 멀티플렉서는 상기 제1 상태의 먹스 제어 신호에 기초하여, 상기 제1 알고리즘 데이터를 상기 컨트롤러로 전달하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제2 항에 있어서, 상기 컨트롤러는 제2 상태의 디먹스 제어 신호를 상기 디멀티플렉서로 전달하고, 상기 디멀티 플렉서는 상기 제2 상태의 디먹스 제어 신호에 기초하여, 상기 어드레스 데이터를 상기 버퍼로 전달하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 버퍼는 상기 어드레스 데이터의 수신에 응답하여 상기 제2 알고리즘 데이터를 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 컨트롤러는 제2 상태의 먹스 제어 신호를 상기 멀티플렉서로 전달하고, 상기 멀티 플렉서는 상기 제2 상태의 먹스 제어 신호에 기초하여, 상기 제2 알고리즘 데이터를 상기 컨트롤러로 전달하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 저장부는 읽기 전용 메모리(Read Only Memory; ROM)로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 버퍼는 캐시 버퍼인 것을 특징으로 하는, 반도체 메모리 장치.
  11. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작, 리드 동작 및 소거 동작 중 어느 하나를 수행하도록 구성되는 읽기 및 쓰기 회로;
    상기 읽기 및 쓰기 회로로 입력될 데이터 및 상기 읽기 및 쓰기 회로로부터 출력된 데이터 중 적어도 하나를 저장하는 버퍼;
    제1 알고리즘 데이터를 저장하는 저장부; 및
    상기 읽기 및 쓰기 회로 및 상기 버퍼의 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 버퍼는 상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 저장하고,
    상기 제어 로직은 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터를 선택적으로 수신하도록 구성되는, 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제어 로직은:
    수행할 알고리즘 데이터가 저장되어 있는 위치를 나타내는 어드레스 데이터를 출력하는 컨트롤러;
    상기 컨트롤러의 제어에 기초하여, 상기 어드레스 데이터를 상기 저장부 및 버퍼 중 어느 하나에 선택적으로 전달하도록 구성되는 디멀티플렉서; 및
    상기 컨트롤러의 제어에 기초하여, 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 컨트롤러로 전달하도록 구성되는 멀티플렉서를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 저장부는 읽기 전용 메모리(Read Only Memory; ROM)로 구성되는 것을 특징으로 하는, 반도체 메모리 장치.
  14. 제11 항에 있어서, 상기 버퍼는 캐시 버퍼인 것을 특징으로 하는, 반도체 메모리 장치.
  15. 제1 알고리즘 데이터를 저장하는 저장부, 버퍼 및 제어 로직을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 버퍼에 상기 제1 알고리즘 데이터와 적어도 부분적으로 상이한 제2 알고리즘 데이터를 입력하는 단계; 및
    상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 제어 로직에 로딩하고, 상기 로딩된 알고리즘 데이터에 기초한 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 제1 알고리즘 데이터 및 상기 제2 알고리즘 데이터 중 어느 하나를 선택적으로 상기 제어 로직에 로딩하고, 상기 로딩된 알고리즘 데이터에 기초한 동작을 수행하는 단계는:
    수행될 알고리즘 데이터가 상기 저장부에 저장되어 있는지, 또는 상기 버퍼에 저장되어 있는지를 판단하는 단계;
    상기 판단 결과에 기초하여 상기 제어 로직으로부터 어드레스 데이터를 출력하는 단계;
    상기 출력된 어드레스 데이터에 기초한 알고리즘 데이터를 상기 제어 로직에 로딩하는 단계; 및
    상기 로딩된 알고리즘 데이터에 대응하는 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 수행될 알고리즘 데이터가 상기 저장부에 저장되어 있는 경우, 상기 판단 결과에 기초하여 상기 제어 로직으로부터 어드레스 데이터를 출력하는 단계는,
    상기 어드레스 데이터를 디멀티플렉싱하여 상기 저장부로 전달하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제17 항에 있어서, 상기 출력된 어드레스 데이터에 기초한 알고리즘 데이터를 상기 제어 로직에 로딩하는 단계는,
    상기 어드레스 데이터에 응답하여, 상기 제1 알고리즘 데이터를 멀티플렉싱하여 상기 제어 로직으로 전달하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제16 항에 있어서, 상기 수행될 알고리즘 데이터가 상기 버퍼에 저장되어 있는 경우, 상기 판단 결과에 기초하여 상기 제어 로직으로부터 어드레스 데이터를 출력하는 단계는,
    상기 어드레스 데이터를 디멀티플렉싱하여 상기 버퍼로 전달하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 제19 항에 있어서, 상기 출력된 어드레스 데이터에 기초한 알고리즘 데이터를 상기 제어 로직에 로딩하는 단계는,
    상기 어드레스 데이터에 응답하여, 상기 제2 알고리즘 데이터를 멀티플렉싱하여 상기 제어 로직으로 전달하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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