KR101692432B1 - 불 휘발성 메모리 장치 - Google Patents
불 휘발성 메모리 장치 Download PDFInfo
- Publication number
- KR101692432B1 KR101692432B1 KR1020100133498A KR20100133498A KR101692432B1 KR 101692432 B1 KR101692432 B1 KR 101692432B1 KR 1020100133498 A KR1020100133498 A KR 1020100133498A KR 20100133498 A KR20100133498 A KR 20100133498A KR 101692432 B1 KR101692432 B1 KR 101692432B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- word lines
- strings
- rom data
- memory device
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
여기에 제공되는 불 휘발성 메모리 장치는 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 그리고 상기 메모리 셀 어레이에 배열된 복수의 비트 라인들을 포함하며, 상기 복수의 메모리 블록들 각각은 행들과 열들로 배열되고 기판에 대해 수직하게 형성된 복수의 스트링들을 가지며; 상기 각 메모리 블록에 속한 각 행의 스트링들은 상기 비트 라인들에 각각 연결되고, 상기 각 메모리 블록에 속한 각 열의 스트링들은 상기 비트 라인들 중 대응하는 비트 라인에 공통으로 연결되며; 그리고 상기 복수의 메모리 블록들 중 하나의 메모리 블록은 롬 데이터를 저장하기 위한 제 1 영역과 상기 롬 데이터를 구제하기 위한 복사된 롬 데이터를 저장하기 위한 제 2 영역을 포함한다.
Description
본 발명은 불 휘발성 반도체 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, 플래시 메모리 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 플래시 메모리는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, 플래시 메모리 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 플래시 메모리는 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 신뢰성 데이터의 효율적인 저장을 가능하게 하는 불 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 일 특징은 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 그리고 상기 메모리 셀 어레이에 배열된 복수의 비트 라인들을 포함하는 불 휘발성 메모리 장치를 제공하는 것이며, 상기 복수의 메모리 블록들 각각은 행들과 열들로 배열되고 기판에 대해 수직하게 형성된 복수의 스트링들을 가지며; 상기 각 메모리 블록에 속한 각 행의 스트링들은 상기 비트 라인들에 각각 연결되고, 상기 각 메모리 블록에 속한 각 열의 스트링들은 상기 비트 라인들 중 대응하는 비트 라인에 공통으로 연결되며; 그리고 상기 복수의 메모리 블록들 중 하나의 메모리 블록은 롬 데이터를 저장하기 위한 제 1 영역과 상기 롬 데이터를 구제하기 위한 복사된 롬 데이터를 저장하기 위한 제 2 영역을 포함한다.
예시적인 실시예에 있어서, 상기 제 1 영역은 상기 하나의 메모리 블록에 속한 행들 중 어느 하나의 행의 스트링들로 구성되고, 상기 제 2 영역은 상기 하나의 메모리 블록에 속한 나머지 행들 중 어느 하나의 행의 스트링들로 구성된다.
예시적인 실시예에 있어서, 상기 제 1 영역의 스트링들에 대한 읽기 및 프로그램 동작들은 상기 제 2 영역의 스트링들과 독립적으로 행해진다.
예시적인 실시예에 있어서, 상기 제 1 영역에 속한 스트링들 각각은 워드 라인들에 각각 연결된 메모리 셀들을 포함하며, 상기 워드 라인들 중 2개의 워드 라인들의 메모리 셀들은 상기 롬 데이터를 저장하며, 나머지 워드 라인들의 메모리 셀들은 소거 상태를 갖는다.
예시적인 실시예에 있어서, 상기 나머지 워드 라인들 중 적어도 하나는 상기 2개의 워드 라인들 사이에 배열된다.
예시적인 실시예에 있어서, 읽기 동작시, 상기 2개의 워드 라인들은 접지 전압으로 구동되고, 상기 2개의 워드 라인들을 제외한 나머지 워드 라인들은 읽기 전압으로 구동된다.
예시적인 실시예에 있어서, 읽기 동작시, 상기 2개의 워드 라인들은 접지 전압으로 구동되고, 상기 2개의 워드 라인들에 인접한 워드 라인들은 읽기 전압보다 높은 전압으로 구동되며, 나머지 워드 라인들은 상기 읽기 전압으로 구동된다.
본 발명의 다른 특징은 불 휘발성 메모리 장치와; 그리고 상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하는 데이터 저장 장치를 제공하는 것이다. 상기 불 휘발성 메모리 장치는 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 그리고 상기 메모리 셀 어레이에 배열된 복수의 비트 라인들을 포함하며, 상기 복수의 메모리 블록들 각각은 행들과 열들로 배열되고 기판에 대해 수직하게 형성된 복수의 스트링들을 가지며; 상기 복수의 메모리 블록들 중 하나의 메모리 블록은 롬 데이터를 저장하기 위한 제 1 영역과 상기 롬 데이터를 구제하기 위한 복사된 롬 데이터를 저장하기 위한 제 2 영역을 포함한다.
예시적인 실시예에 있어서, 상기 각 메모리 블록에 속한 각 행의 스트링들은 상기 비트 라인들에 각각 연결되고, 상기 각 메모리 블록에 속한 각 열의 스트링들은 상기 비트 라인들 중 대응하는 비트 라인에 공통으로 연결된다.
예시적인 실시예에 있어서, 상기 제 1 영역은 상기 하나의 메모리 블록에 속한 행들 중 어느 하나의 행의 스트링들로 구성되고, 상기 제 2 영역은 상기 하나의 메모리 블록에 속한 나머지 행들 중 어느 하나의 행의 스트링들로 구성된다.
예시적인 실시예에 있어서, 상기 제 1 영역은 상기 하나의 메모리 블록에 속한 행들 중 어느 하나의 행의 스트링들로 구성되고, 상기 제 2 영역은 상기 하나의 메모리 블록에 속한 나머지 행들 중 어느 하나의 행의 스트링들로 구성된다.
예시적인 실시예에 있어서, 상기 제 1 영역의 스트링들에 대한 읽기 및 프로그램 동작들은 상기 제 2 영역의 스트링들과 독립적으로 행해진다.
예시적인 실시예에 있어서, 상기 제 1 영역에 속한 스트링들 각각은 워드 라인들에 각각 연결된 메모리 셀들을 포함하며, 상기 워드 라인들 중 2개의 워드 라인들의 메모리 셀들은 상기 롬 데이터를 저장하며, 나머지 워드 라인들의 메모리 셀들은 소거 상태를 갖는다.
예시적인 실시예에 있어서, 상기 나머지 워드 라인들 중 적어도 하나는 상기 2개의 워드 라인들 사이에 배열된다.
예시적인 실시예에 있어서, 읽기 동작시, 상기 2개의 워드 라인들은 접지 전압으로 구동되고, 상기 2개의 워드 라인들을 제외한 나머지 워드 라인들은 읽기 전압으로 구동된다.
예시적인 실시예에 있어서, 읽기 동작시, 상기 2개의 워드 라인들은 접지 전압으로 구동되고, 상기 2개의 워드 라인들에 인접한 워드 라인들은 읽기 전압보다 높은 전압으로 구동되며, 나머지 워드 라인들은 상기 읽기 전압으로 구동된다.
본 발명의 다른 특징은 불 휘발성 메모리 장치와; 그리고 상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하는 데이터 저장 장치를 제공하는 것이다. 상기 불 휘발성 메모리 장치는 복수의 메모리 블록들을 갖는 메모리 셀 어레이와; 그리고 상기 메모리 셀 어레이에 배열된 복수의 비트 라인들을 포함하며, 상기 복수의 메모리 블록들 각각은 행들과 열들로 배열되고 기판에 대해 수직하게 형성된 복수의 스트링들을 가지며; 상기 복수의 메모리 블록들 중 하나의 메모리 블록은 롬 데이터를 저장하기 위한 제 1 영역과 상기 롬 데이터를 구제하기 위한 복사된 롬 데이터를 저장하기 위한 제 2 영역을 포함한다.
예시적인 실시예에 있어서, 상기 각 메모리 블록에 속한 각 행의 스트링들은 상기 비트 라인들에 각각 연결되고, 상기 각 메모리 블록에 속한 각 열의 스트링들은 상기 비트 라인들 중 대응하는 비트 라인에 공통으로 연결된다.
예시적인 실시예에 있어서, 상기 제 1 영역은 상기 하나의 메모리 블록에 속한 행들 중 어느 하나의 행의 스트링들로 구성되고, 상기 제 2 영역은 상기 하나의 메모리 블록에 속한 나머지 행들 중 어느 하나의 행의 스트링들로 구성된다.
본 발명의 예시적인 실시예들에 의하면, 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 3은 도 2에 도시된 롬 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다.
도 4는 본 발명의 다른 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 도 4에 도시된 메모리 블록들 중 하나의 일부를 보여주는 사시도이다.
도 6은 도 5에 도시된 메모리 블록의 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 8은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 9는 도 8에 도시된 메모리 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다.
도 10 내지 도 13은 본 발명의 다른 예시적인 실시예들에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도들이다.
도 14는 본 발명의 다른 실시예에 따른 도 4에 도시된 메모리 블록들 중 하나의 일부를 보여주는 사시도이다.
도 15는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 16은 본 발명의 예시적인 실시예에 따른 도 15에 도시된 제어기를 개략적으로 보여주는 블록도이다.
도 17은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 18은 도 17에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 19는 도 17에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 20 내지 도 22는 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 23 내지 도 27은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 2는 본 발명의 일 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 3은 도 2에 도시된 롬 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다.
도 4는 본 발명의 다른 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다.
도 5는 본 발명의 일 실시예에 따른 도 4에 도시된 메모리 블록들 중 하나의 일부를 보여주는 사시도이다.
도 6은 도 5에 도시된 메모리 블록의 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 8은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 9는 도 8에 도시된 메모리 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다.
도 10 내지 도 13은 본 발명의 다른 예시적인 실시예들에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도들이다.
도 14는 본 발명의 다른 실시예에 따른 도 4에 도시된 메모리 블록들 중 하나의 일부를 보여주는 사시도이다.
도 15는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 16은 본 발명의 예시적인 실시예에 따른 도 15에 도시된 제어기를 개략적으로 보여주는 블록도이다.
도 17은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 18은 도 17에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 19는 도 17에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 20 내지 도 22는 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 23 내지 도 27은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 데이터를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 평면 구조(planar structure)와 수직 구조(vertical structure) 중 어느 하나를 갖도록 구성될 것이다. 메모리 셀 어레이(110)는 롬 데이터를 저장하는 영역(111)을 포함한다. 그러한 영역(111)은 트림 데이터 영역(trim data region), OTP 영역, E-퓨즈 영역, 정보 영역(information region), 등으로 불린다. 이하, 그러한 영역(111)은 롬 데이터 영역이라 칭한다. 롬 데이터 영역(111)은 한번 프로그램되며, 롬 데이터 영역(111)에 저장된 롬 데이터는 필요시 읽혀질 것이다. '롬 데이터'라는 용어는 단지 읽기-전용 데이터(read-only data)라는 의미로 해설되어야 할 것이다. 롬 데이터 영역(111)에 저장되는 롬 데이터(또는, 신뢰성 데이터)는, 예를 들면, 불 휘발성 메모리 장치의 동작 옵션 정보, 전압 조정 정보, 리페어 정보, 등을 포함할 것이다. 하지만, 롬 데이터 영역(111)에 저장되는 롬 데이터가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 행 선택 회로(120), 전압 발생 회로(130), 페이지 버퍼 회로(140), 입출력 회로(150), 그리고 제어 로직(160)을 더 포함할 것이다.
행 선택 회로(120)는 제어 로직(160)의 제어에 응답하여 메모리 셀 어레이(110)의 행들에 대한 선택 및 구동을 행할 것이다. 전압 발생 회로(130)는 제어 로직(160)의 제어에 응답하여 각 동작(예를 들면, 읽기, 프로그램, 그리고 소거 동작들)에 필요한 전압들(예를 들면, 워드 라인 전압, 벌크 전압, 등)을 발생할 것이다. 전압 발생 회로(130)에 의해서 생성된 전압은 행 선택 회로(120)를 통해 또는 직접 메모리 셀 어레이(110)로 공급될 것이다. 페이지 버퍼 회로(140)는 제어 로직(160)의 제어에 응답하여 동작하며, 읽기 동작시 메모리 셀 어레이(110)로부터 데이터를 읽도록 그리고 프로그램 동작시 메모리 셀 어레이(110)로 데이터를 프로그램하도록 구성될 것이다. 입출력 회로(150)는 불 휘발성 메모리 장치(1000)의 내부와 외부 장치(예를 들면, 메모리 제어기) 사이의 인터페이스를 제공할 것이다. 비록 도면에는 도시되지 않았지만, 입출력 회로(150)는 열 선택 회로, 입력 버퍼 회로, 출력 버퍼 회로, 등을 포함할 것이다.
제어 로직(160)은 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 제어 로직(160)은 페이지 버퍼 회로(140)를 통해 롬 데이터 영역(111)으로부터 읽혀진 롬 데이터 모두 또는 일부를 저장하는 레지스터(161)를 포함할 것이다. 레지스터(161)로의 롬 데이터 로딩은 파워-업시 행해질 것이다. 제어 로직(160)은 레지스터(161)에 저장된 롬 데이터에 의해서 정의되는 동작 옵션에 따라 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어할 것이다. 레지스터(161)에 리페어 정보가 저장된 경우, 제어 로직(160)은 결함 데이터 대신 대체된 데이터가 전송되도록 입출력 회로(150)를 제어할 것이다. 레지스터(161)에 전압 조정 정보가 저장되는 경우, 제어 로직(160)은 전압 조정 정보에 의거하여 전압 발생 회로(130)를 제어할 것이다.
도 2는 본 발명의 일 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 일 실시예에 따른 메모리 셀 어레이는 평면 구조를 갖도록 구성될 것이다. 평면 구조는 기판에 대해 스트링이 평행하게 형성되는 구조를 의미한다.
도 2를 참조하면, 메모리 셀 어레이(110)는 롬 데이터 영역(111)을 포함할 것이다. 롬 데이터 영역(111)은 롬 데이터를 저장하기 위한 롬 블록(111a)과 롬 블록(111a)에 저장된 롬 데이터와 동일한 데이터를 저장하기 위한 복사 블록(replica block)(111b)을 포함할 것이다. 롬 데이터의 양에 따라 2개 또는 그 보다 많은 롬 블록들이 사용됨은 잘 이해될 것이다. 마찬가지로, 복사 블록들의 수는 역시 롬 블록들의 수에 따라 결정될 것이다. 또한, 빈번한 읽기 실패를 대비하기 위해서 보다 많은 복사 블록들이 준비될 수 있다. 복사 블록(111b)은 롬 블록(111a)에 저장된 롬 데이터에 대한 읽기 실패가 생길 때 읽기 실패를 구제하기 위해서 사용될 것이다. 그러한 이유로, 복사 블록(111b)에는 롬 블록(111a)에 저장된 롬 데이터와 동일한 데이터가 저장될 것이다.
롬 블록(111a)은, 예를 들면, 복수의 비트 라인들(BL1∼BLm)에 각각 대응하는 스트링들(STR)을 포함하며, 각 스트링(STR)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC1∼MCn)을 포함할 것이다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC1∼MCn)은 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 워드 라인들(WL1∼WLn)에 각각 연결될 것이다. 비록 도면에는 도시되지 않았지만, 복사 블록(111b) 역시 롬 블록(111a)과 동일하게 구성될 것이다.
롬 데이터를 저장하기 위해서 롬 블록(111a)의 워드 라인들(WL1∼WLi-2, WLi+2∼WLn) 중 2개의 워드 라인들(예를 들면, WLi-1, WLi)이 사용될 것이다. 즉, 워드 라인들(WLi-1, WLi)에 연결된 메모리 셀들이 롬 데이터에 의거하여 프로그램될 것이다. 나머지 워드 라인들에 연결된 메모리 셀들은 소거 상태로 유지될 것이다. 각 열에 속한 그리고 워드 라인들(WLi-1, WLi)에 연결된 메모리 셀들(예를 들면, MCi-1, MCi)은 동일한 데이터 비트(예를 들면, 데이터 '1' 또는 '0')를 갖도록 프로그램될 것이다. 이는 전하 손실로 인한 데이터 페일을 대비하기 위한 것이다.
도 3은 도 2에 도시된 롬 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다.
롬 블록(111a)에 저장된 롬 데이터는, 예를 들면, 파워-업시 제어 로직(160)의 제어하에 페이지 버퍼 회로(140)에 의해서 읽혀질 것이다. 도 3에 도시된 바와 같이, 롬 데이터는 워드 라인들(WLi-1, WLi)으로 0V의 전압을 그리고 나머지 워드 라인들(WL1∼WLi-2, WLi+2∼WLn)로 읽기 전압(Vread)을 인가함으로써 읽혀질 것이다. 임의의 열(예를 들면, BL1)에 속한 그리고 워드 라인들(WLi-1, WLi)에 연결된 메모리 셀들(MCi-1, MCi) 중 어느 하나가 전하 손실로 인해 데이터 페일을 유발하더라도, 나머지 메모리 셀에 저장된 롬 데이터는 정상적으로 읽혀질 것이다. 읽혀진 롬 데이터는 입출력 인터페이스(150)를 통해 제어 로직(160)의 레지스터(161)에 저장될 것이다.
도 4는 본 발명의 다른 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 다른 실시예에 따른 메모리 셀 어레이는 수직 구조를 갖도록 구성될 것이다. 수직 구조는 기판에 대해 스트링이 수직하게 형성된 구조를 의미한다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 2 방향을 따라 신장된 복수의 스트링들(또는, 낸드 스트링들)을 포함한다. 다른 예로서, 제 1 또는 제 3 방향을 따라 복수의 낸드 스트링들이 제공될 수 있다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 행 선택 회로(120)에 의해서 선택될 것이다.
본 발명의 예시적인 실시예에 있어서, 복수의 메모리 블록들(BLK1~BLKz) 중 하나(이하, 롬 및 복사 블록이라 칭함)는 롬 데이터를 저장하는 데 사용될 것이다. 롬 및 복사 블록은 롬 데이터를 저장하기 위한 영역, 롬 데이터의 읽기 실패를 구제하기 위한 하나 또는 그 보다 많은 영역들, 등을 포함할 것이다. 여기서, 롬 및 복사 블록의 영역들에 대한 읽기 및 프로그램 동작들은 서로 독립적으로 제어될 것이다. 도 2에서 설명된 것과 달리, 롬 및 복사 블록의 그러한 영역들은 물리적으로 하나의 블록 내에 정의될 것이다. 다시 말해서, 하나의 및 복사 블록 내에 롬 데이터와 롬 데이터의 읽기 실패를 구제하기 위한 데이터(이하, 복사된 롬 데이터라 칭함)가 저장될 것이다. 여기서, 하나의 메모리 블록은 소거 동작시 동시에 소거되는 메모리 셀들로 구성될 것이다. 결과적으로, 하나의 및 복사 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장하는 것이 가능하다. 또한, 읽기 실패가 빈번한 경우에도 롬 데이터의 구제는 추가적인 메모리 블록(즉, 복사 블록)의 필요없이 하나의 롬 블록 내에서 행해질 것이다. 이는 이후 상세히 설명될 것이다.
도 5는 본 발명의 일 실시예에 따른 도 4에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 6은 도 5에 도시된 메모리 블록의 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다. 도 5 및 도 6을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입을 갖는 웰(well)일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p웰일 것이다. 예를 들면, 기판(111)은 n웰 내에 제공되는 포켓 p 웰일 것이다. 이하에서, 기판(111)이 p 웰이라고 가정할 것이다. 그러나, 기판(111)이 p웰로 한정되지 않음은 잘 이해될 것이다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 도시의 편의상, 도 5에는 단지 4개의 도핑 영역들(311~314)이 도시되어 있다. 하지만, 제 3 방향을 따라 더 많은 도핑 영역들이 제공됨은 잘 이해될 것이다. 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 도핑 영역들(311~314)이 n-타입을 갖는다고 가정할 것이다. 그러나, 도핑 영역들(311~314)이 n-타입으로 제한되지 않음은 잘 이해될 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 소정 거리만큼 이격되도록 제 2 방향을 따라 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 다른 예로서, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)이 p-타입 실리콘을 포함한다고 가정하자. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 또는, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 도핑 영역들 사이에 배치된 각 구조물을 참조하면, 절연 물질들(112), 필라(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다. 절연막(116)은 하나 또는 그 보다 많은 물질층들로 구성될 수 있다. 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 다른 예로서, 제 1 도전 물질들(211~291)은 폴리 실리콘과 같은 도전 물질일 것이다.
도핑 영역들(312, 313) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다. 마찬가지로, 도핑 영역들(313, 314) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다.
복수의 필라들(113) 상에 플러그들(320)이 각각 제공된다. 예시적으로, 플러그들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 플러그들(320)은 n-타입으로 도핑된 실리콘 물질일 것이다. 이하에서, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 플러그(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 플러그(320)는 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 플러그들(320)와 전기적으로 연결되도록 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질일 것이다. 다른 예로서, 제 2 도전 물질들(331~333)은 폴리 실리콘과 같은 도전 물질일 것이다.
도 5에서 있어서, 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 배치된 구조물은 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)을 포함한다. 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)은 하나의 플랜을 구성할 것이다. 이는 하나의 메모리 블록이 복수의 플랜들로 구성됨을 의미한다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 5 내지 도 7을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다. 필라(113)의 p-타입 실리콘을 포함하는 표면층(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다. 제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예시적으로, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p- 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
메모리 블록(BLKa)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKa)은 복수의 낸드 스트링들을 포함한다. 더 상세하게는, 메모리 블록(BLKa)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들을 포함한다. 각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들을 포함한다. 각 낸드 스트링에 속한 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링에 속한 나머지 트랜지스터 구조들 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들의 일단들에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다. 제 1 방향으로 신장된 도핑 영역들(311~314)이 낸드 스트링들의 타단들에 제공된다. 제 1 방향으로 신장된 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKa)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 8은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 8을 참조하면, 비트 라인들과 및 공통 소스 라인(CSL) 사이에 낸드 스트링들이 제공된다. 예를 들면, 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되며, 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)(도 5 참조)에 각각 대응할 것이다.
각 낸드 스트링의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인과 연결된다. 각 낸드 스트링의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 열을 형성한다. 예를 들면, 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열을 형성할 것이다. 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열을 형성할 것이다. 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열을 형성할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들은 하나의 행을 형성한다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
도 8에 도시된 바와 같이, 행들과 열들로 배열된 낸드 스트링들은 접지 선택 라인(GSL)을 공유한다. 각 행(또는, 각 플랜)에 속한 메모리 셀들은 다른 층들에 각각 배열된 워드 라인들(WL1~WL7)을 공유한다. 예를 들면, 플랜(PL1)에 속한 그리고 접지 선택 트랜지스터들(GST)에 인접한 메모리 셀들(MC1)은 워드 라인(WL1)을 공유하고, 플랜(PL1)에 속한 그리고 스트링 선택 트랜지스터들(SST)에 인접한 메모리 셀들(MC7)은 워드 라인(WL7)을 공유한다.
동일한 행/플랜에 속한 낸드 스트링들은 스트링 선택 라인을 공유한다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 스트링 선택 라인(SSL1)을 공유하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 스트링 선택 라인(SSL2)을 공유하며, 플랜(PL3)에 속한 낸드 스트링들(NS31, NS32, NS33)은 스트링 선택 라인(SSL3)을 공유한다. 스트링 선택 라인들(SSL1, SSL2, SSL3)은 독립적으로 제어되며, 그 결과 임의의 플랜/행(예를 들면, PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)이 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 연결될 것이다. 나머지 플랜들(예를 들면, PL2, PL3)에 속한 낸드 스트링들(NS21, NS22, NS23, NS31, NS32, NS33)은 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 분리될 것이다.
예시적인 실시예에 있어서, 프로그램 및 읽기 동작시, 스트링 선택 라인들(SSL1~SSL3) 중 어느 하나가 행 디코더 회로(120, 도 1 참조)에 의해서 선택될 것이다. 즉, 프로그램 및 읽기 동작들은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위(또는, 플랜 단위)로 수행될 것이다.
제 1 방향과 제 2 방향으로 정의되는 평면 즉, 각 행에 속한 낸드 스트링들의 집합은, 앞서 설명된 바와 같이, 행 또는 플랜을 구성할 것이다. 메모리 블록에 속한 플랜들 중 적어도 하나는 롬 데이터를 저장하기 위한 영역으로 사용되고, 나머지 플랜들 중 적어도 하나는 롬 데이터의 읽기 실패를 구제하기 위한 영역으로 사용될 것이다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 롬 데이터를 저장하기 위한 영역을 구성하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 롬 데이터의 읽기 실패를 구제하기 위한 복사된 롬 데이터를 저장하기 위한 영역을 구성할 것이다.
비록 도 8에는 3개의 플랜들(PL1, PL2, PL3)이 도시되어 있지만, 보다 많은 플랜들이 제공됨은 잘 이해될 것이다. 롬 데이터를 저장하기 위한 영역으로 사용되는 플랜들의 수는 롬 데이터의 양에 따라 결정되며, 롬 데이터를 저장하기 위한 영역으로 사용되는 플랜들의 수에 따라 롬 데이터의 읽기 실패를 구제하기 위한 영역으로 사용되는 플랜들의 수가 결정될 것이다.
앞서의 설명으로부터 이해되는 바와 같이, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 그러한 메모리 블록은 롬 및 복사 블록(ROM and replica block)이라 칭한다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 이는 불 휘발성 메모리 장치의 유저 데이터 용량이 증가됨을 의미한다.
도 9는 도 8에 도시된 메모리 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다. 롬 및 복사 블록에 속한 하나의 플랜(예를 들면, PL1)에 롬 데이터가 저장되고, 롬 및 복사 블록에 속한 하나의 플랜(예를 들면, PL2)에 복사된 롬 데이터가 저장된다고 가정하자.
롬 데이터를 저장하기 위해서 워드 라인들(WL1∼WL7) 중 2개의 워드 라인들(예를 들면, WL2, WL4)이 사용될 것이다. 즉, 워드 라인들(WL2, WL4)에 연결된 메모리 셀들이 롬 데이터에 의거하여 프로그램될 것이다. 나머지 워드 라인들에 연결된 메모리 셀들은 소거 상태로 유지될 것이다. 각 열에 속한 그리고 워드 라인들(WL2, WL4)에 연결된 메모리 셀들은 동일한 데이터 비트(예를 들면, 데이터 '1' 또는 '0')를 갖도록 프로그램될 것이다. 이는 전하 손실로 인한 데이터 페일을 대비하기 위한 것이다.
롬 및 복사 블록에 속한 플랜(PL1)에 저장된 롬 데이터는, 예를 들면, 파워-업시 제어 로직(160)의 제어하에 페이지 버퍼 회로(140)에 의해서 읽혀질 것이다. 도 9에 도시된 바와 같이, 롬 데이터는 워드 라인들(WL2, WL4)으로 0V의 전압을 그리고 나머지 워드 라인들(WL1, WL3, WL5∼WL7)로 읽기 전압(Vread)을 인가함으로써 읽혀질 것이다. 임의의 열(예를 들면, BL1)에 속한 그리고 워드 라인들(WL2, WL4)에 연결된 메모리 셀들 중 어느 하나가 전하 손실로 인해 데이터 페일을 유발하더라도, 나머지 메모리 셀에 저장된 롬 데이터는 정상적으로 읽혀질 것이다. 읽혀진 롬 데이터는 입출력 인터페이스(150)를 통해 제어 로직(160)의 레지스터(161)에 저장될 것이다.
예시적인 실시예에 있어서, 롬 및 복사 블록에 대한 읽기 동작시, 롬 데이터와 관련된 워드 라인들(WL2, WL4)에 인접한 워드 라인들(WL1, WL3, WL5)은 읽기 전압(Vread)보다 높은 전압으로 구동될 수 있다. 또는, 롬 및 복사 블록에 대한 읽기 동작시, 롬 데이터와 관련된 워드 라인들(WL2, WL4)을 제외한 나머지 워드 라인들(WL1, WL3, WL5∼WL7)은 읽기 전압(Vread)보다 높은 전압으로 구동될 수 있다.
도 10 내지 도 13은 본 발명의 다른 예시적인 실시예들에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도들이다.
먼저 도 10을 참조하면, 메모리 블록(BLKb)의 각 낸드 스트링에 측면 트랜지스터(LTR)가 추가적으로 제공된다. 각 낸드 스트링에서, 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다. 도 10에 도시된 메모리 블록(BLKb)은 상술한 차이점을 제외하면 도 8에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11에 도시된 바와 같이, 각 낸드 스트링에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 하나의 접지 선택 라인(GSL)에 연결된다. 도 11에 도시된 메모리 블록(BLKc)은 상술한 차이점을 제외하면 도 8에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11에 도시된 메모리 블록(BLKc)과 비교하여 볼 때, 도 12에 도시된 메모리 블록(BLKd)의 각 낸드 스트링은 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 배열된 두 개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 것이다. 각 낸드 스트링에 포함된 스트링 선택 트랜지스터들(SST1, SST2)은 대응하는 스트링 선택 라인들(SSL, SSL2)에 의해서 개별적으로 제어될 것이다. 도 12에 도시된 메모리 블록(BLKd)은 상술한 차이점을 제외하면 도 11에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 12에 도시된 것과 달리, 도 13에 도시된 메모리 블록(BLKe)의 각 낸드 스트링에 포함된 스트링 선택 트랜지스터들(SST1, SST2)은 전기적으로 연결된 스트링 선택 라인들(SSL, SSL2)에 의해서 제어될 것이다. 도 13에 도시된 메모리 블록(BLKe)은 상술한 차이점을 제외하면 도 12에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명의 기술적 특징이 도 10 내지 도 13에서 설명된 다양한 회로 구성들에 제한되지 않음은 잘 이해될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다.
도 14는 본 발명의 다른 실시예에 따른 도 4에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 14에서, 도 5에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 14에 도시된 메모리 블록(2000)은 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 위치한 구조물(또는, 플랜)에 속한 스트링들(또는, 필라들)이 2열로 배열된다는 점을 제외하면 도 5에 도시된 것과 유사하다.
도 15는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 15를 참조하면, 데이터 저장 장치(3000)는 저장 매체(3100)와 제어기(3200)를 포함할 것이다. 저장 매체(3100)는 텍스트, 그래픽, 소프트웨어 코드, 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장하는 데 사용될 것이다. 저장 매체(3100)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 제어기(3200)는 외부 요청에 응답하여 저장 매체(3100)를 제어하도록 구성될 것이다.
도 16은 본 발명의 예시적인 실시예에 따른 도 15에 도시된 제어기를 개략적으로 보여주는 블록도이다. 도 16을 참조하면, 본 발명의 예시적인 실시예에 따른 제어기(3200)는 제 1 인터페이스(3210), 제 2 인터페이스(3220), 처리 유니트(3230), 버퍼(3240), ECC 유니트(3250), 그리고 롬(3260)을 포함할 것이다.
제 1 인터페이스(3210)는 외부(또는, 호스트)와 인터페이스하도록 구성될 것이다. 제 2 인터페이스(3220)는 도 15에 도시된 저장 매체(3100)와 인터페이스하도록 구성될 것이다. 처리 유니트(3230)는 제어기(3200)의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, CPU(3230)는 롬(3260)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성될 것이다. 버퍼(3240)는 제 1 인터페이스(3210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용될 것이다. 버퍼(3240)는 제 2 인터페이스(3220)를 통해 저장 매체(3100)로부터 전달되는 데이터를 임시 저장하는 데 사용될 것이다. ECC 유니트(3250)는 저장 매체(3100)에 저장될 데이터를 부호화하도록 그리고 저장 매체(3100)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
도 17은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 17을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 제어기(4200)는 저장 매체(4100)를 제어하도록 구성될 것이다.
도 18은 도 17에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 19는 도 17에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 18에 도시된 바와 같이, 스토리지는 도 17에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 19에 도시된 바와 같이, 스토리지 서버는 도 17에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)과 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 20 내지 도 22는 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 20에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 21에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 22에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 23 내지 도 27은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 23은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 불 휘발성 메모리 장치(9207)로서, 예를 들어, 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)가 사용될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 24는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 24를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 본 발명의 실시예에 따른 불 휘발성 메모리 장치(9207)을 적어도 하나 포함할 수 있다. 불 휘발성 메모리 장치(9207)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 컨트롤러(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링되어 있다.
도 25는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 25를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치(9207)를 적어도 하나 포함할 수 있다. 불 휘발성 메모리 장치(9207)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 26은 도 25의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 26을 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 27은 본 발명의 예시적인 실시예에 따른 불휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 27을 참조하면, 이미지 센서 시스템은 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(9354) 등을 포함할 수 있다. 불 휘발성 메모리 장치(9354)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 각 구성요소, 즉, 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 불 휘발성 메모리 장치(9354)는 버스(9352)를 통해서 서로 통신한다. 이미지 센서(9332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치 그리고/또는 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 데이터를 저장하기 위한 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는 평면 구조(planar structure)와 수직 구조(vertical structure) 중 어느 하나를 갖도록 구성될 것이다. 메모리 셀 어레이(110)는 롬 데이터를 저장하는 영역(111)을 포함한다. 그러한 영역(111)은 트림 데이터 영역(trim data region), OTP 영역, E-퓨즈 영역, 정보 영역(information region), 등으로 불린다. 이하, 그러한 영역(111)은 롬 데이터 영역이라 칭한다. 롬 데이터 영역(111)은 한번 프로그램되며, 롬 데이터 영역(111)에 저장된 롬 데이터는 필요시 읽혀질 것이다. '롬 데이터'라는 용어는 단지 읽기-전용 데이터(read-only data)라는 의미로 해설되어야 할 것이다. 롬 데이터 영역(111)에 저장되는 롬 데이터(또는, 신뢰성 데이터)는, 예를 들면, 불 휘발성 메모리 장치의 동작 옵션 정보, 전압 조정 정보, 리페어 정보, 등을 포함할 것이다. 하지만, 롬 데이터 영역(111)에 저장되는 롬 데이터가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 행 선택 회로(120), 전압 발생 회로(130), 페이지 버퍼 회로(140), 입출력 회로(150), 그리고 제어 로직(160)을 더 포함할 것이다.
행 선택 회로(120)는 제어 로직(160)의 제어에 응답하여 메모리 셀 어레이(110)의 행들에 대한 선택 및 구동을 행할 것이다. 전압 발생 회로(130)는 제어 로직(160)의 제어에 응답하여 각 동작(예를 들면, 읽기, 프로그램, 그리고 소거 동작들)에 필요한 전압들(예를 들면, 워드 라인 전압, 벌크 전압, 등)을 발생할 것이다. 전압 발생 회로(130)에 의해서 생성된 전압은 행 선택 회로(120)를 통해 또는 직접 메모리 셀 어레이(110)로 공급될 것이다. 페이지 버퍼 회로(140)는 제어 로직(160)의 제어에 응답하여 동작하며, 읽기 동작시 메모리 셀 어레이(110)로부터 데이터를 읽도록 그리고 프로그램 동작시 메모리 셀 어레이(110)로 데이터를 프로그램하도록 구성될 것이다. 입출력 회로(150)는 불 휘발성 메모리 장치(1000)의 내부와 외부 장치(예를 들면, 메모리 제어기) 사이의 인터페이스를 제공할 것이다. 비록 도면에는 도시되지 않았지만, 입출력 회로(150)는 열 선택 회로, 입력 버퍼 회로, 출력 버퍼 회로, 등을 포함할 것이다.
제어 로직(160)은 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 제어 로직(160)은 페이지 버퍼 회로(140)를 통해 롬 데이터 영역(111)으로부터 읽혀진 롬 데이터 모두 또는 일부를 저장하는 레지스터(161)를 포함할 것이다. 레지스터(161)로의 롬 데이터 로딩은 파워-업시 행해질 것이다. 제어 로직(160)은 레지스터(161)에 저장된 롬 데이터에 의해서 정의되는 동작 옵션에 따라 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어할 것이다. 레지스터(161)에 리페어 정보가 저장된 경우, 제어 로직(160)은 결함 데이터 대신 대체된 데이터가 전송되도록 입출력 회로(150)를 제어할 것이다. 레지스터(161)에 전압 조정 정보가 저장되는 경우, 제어 로직(160)은 전압 조정 정보에 의거하여 전압 발생 회로(130)를 제어할 것이다.
도 2는 본 발명의 일 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 일 실시예에 따른 메모리 셀 어레이는 평면 구조를 갖도록 구성될 것이다. 평면 구조는 기판에 대해 스트링이 평행하게 형성되는 구조를 의미한다.
도 2를 참조하면, 메모리 셀 어레이(110)는 롬 데이터 영역(111)을 포함할 것이다. 롬 데이터 영역(111)은 롬 데이터를 저장하기 위한 롬 블록(111a)과 롬 블록(111a)에 저장된 롬 데이터와 동일한 데이터를 저장하기 위한 복사 블록(replica block)(111b)을 포함할 것이다. 롬 데이터의 양에 따라 2개 또는 그 보다 많은 롬 블록들이 사용됨은 잘 이해될 것이다. 마찬가지로, 복사 블록들의 수는 역시 롬 블록들의 수에 따라 결정될 것이다. 또한, 빈번한 읽기 실패를 대비하기 위해서 보다 많은 복사 블록들이 준비될 수 있다. 복사 블록(111b)은 롬 블록(111a)에 저장된 롬 데이터에 대한 읽기 실패가 생길 때 읽기 실패를 구제하기 위해서 사용될 것이다. 그러한 이유로, 복사 블록(111b)에는 롬 블록(111a)에 저장된 롬 데이터와 동일한 데이터가 저장될 것이다.
롬 블록(111a)은, 예를 들면, 복수의 비트 라인들(BL1∼BLm)에 각각 대응하는 스트링들(STR)을 포함하며, 각 스트링(STR)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC1∼MCn)을 포함할 것이다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 메모리 셀들(MC1∼MCn)은 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 그리고 워드 라인들(WL1∼WLn)에 각각 연결될 것이다. 비록 도면에는 도시되지 않았지만, 복사 블록(111b) 역시 롬 블록(111a)과 동일하게 구성될 것이다.
롬 데이터를 저장하기 위해서 롬 블록(111a)의 워드 라인들(WL1∼WLi-2, WLi+2∼WLn) 중 2개의 워드 라인들(예를 들면, WLi-1, WLi)이 사용될 것이다. 즉, 워드 라인들(WLi-1, WLi)에 연결된 메모리 셀들이 롬 데이터에 의거하여 프로그램될 것이다. 나머지 워드 라인들에 연결된 메모리 셀들은 소거 상태로 유지될 것이다. 각 열에 속한 그리고 워드 라인들(WLi-1, WLi)에 연결된 메모리 셀들(예를 들면, MCi-1, MCi)은 동일한 데이터 비트(예를 들면, 데이터 '1' 또는 '0')를 갖도록 프로그램될 것이다. 이는 전하 손실로 인한 데이터 페일을 대비하기 위한 것이다.
도 3은 도 2에 도시된 롬 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다.
롬 블록(111a)에 저장된 롬 데이터는, 예를 들면, 파워-업시 제어 로직(160)의 제어하에 페이지 버퍼 회로(140)에 의해서 읽혀질 것이다. 도 3에 도시된 바와 같이, 롬 데이터는 워드 라인들(WLi-1, WLi)으로 0V의 전압을 그리고 나머지 워드 라인들(WL1∼WLi-2, WLi+2∼WLn)로 읽기 전압(Vread)을 인가함으로써 읽혀질 것이다. 임의의 열(예를 들면, BL1)에 속한 그리고 워드 라인들(WLi-1, WLi)에 연결된 메모리 셀들(MCi-1, MCi) 중 어느 하나가 전하 손실로 인해 데이터 페일을 유발하더라도, 나머지 메모리 셀에 저장된 롬 데이터는 정상적으로 읽혀질 것이다. 읽혀진 롬 데이터는 입출력 인터페이스(150)를 통해 제어 로직(160)의 레지스터(161)에 저장될 것이다.
도 4는 본 발명의 다른 실시에에 따른 메모리 셀 어레이를 보여주는 도면이다. 본 발명의 다른 실시예에 따른 메모리 셀 어레이는 수직 구조를 갖도록 구성될 것이다. 수직 구조는 기판에 대해 스트링이 수직하게 형성된 구조를 의미한다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 메모리 블록들(BLK1~BLKz)각각은 제 2 방향을 따라 신장된 복수의 스트링들(또는, 낸드 스트링들)을 포함한다. 다른 예로서, 제 1 또는 제 3 방향을 따라 복수의 낸드 스트링들이 제공될 수 있다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 행 선택 회로(120)에 의해서 선택될 것이다.
본 발명의 예시적인 실시예에 있어서, 복수의 메모리 블록들(BLK1~BLKz) 중 하나(이하, 롬 및 복사 블록이라 칭함)는 롬 데이터를 저장하는 데 사용될 것이다. 롬 및 복사 블록은 롬 데이터를 저장하기 위한 영역, 롬 데이터의 읽기 실패를 구제하기 위한 하나 또는 그 보다 많은 영역들, 등을 포함할 것이다. 여기서, 롬 및 복사 블록의 영역들에 대한 읽기 및 프로그램 동작들은 서로 독립적으로 제어될 것이다. 도 2에서 설명된 것과 달리, 롬 및 복사 블록의 그러한 영역들은 물리적으로 하나의 블록 내에 정의될 것이다. 다시 말해서, 하나의 및 복사 블록 내에 롬 데이터와 롬 데이터의 읽기 실패를 구제하기 위한 데이터(이하, 복사된 롬 데이터라 칭함)가 저장될 것이다. 여기서, 하나의 메모리 블록은 소거 동작시 동시에 소거되는 메모리 셀들로 구성될 것이다. 결과적으로, 하나의 및 복사 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장하는 것이 가능하다. 또한, 읽기 실패가 빈번한 경우에도 롬 데이터의 구제는 추가적인 메모리 블록(즉, 복사 블록)의 필요없이 하나의 롬 블록 내에서 행해질 것이다. 이는 이후 상세히 설명될 것이다.
도 5는 본 발명의 일 실시예에 따른 도 4에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 6은 도 5에 도시된 메모리 블록의 Ⅰ-Ⅰ' 선을 따라 절단된 단면을 보여주는 도면이다. 도 5 및 도 6을 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입을 갖는 웰(well)일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p웰일 것이다. 예를 들면, 기판(111)은 n웰 내에 제공되는 포켓 p 웰일 것이다. 이하에서, 기판(111)이 p 웰이라고 가정할 것이다. 그러나, 기판(111)이 p웰로 한정되지 않음은 잘 이해될 것이다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 도시의 편의상, 도 5에는 단지 4개의 도핑 영역들(311~314)이 도시되어 있다. 하지만, 제 3 방향을 따라 더 많은 도핑 영역들이 제공됨은 잘 이해될 것이다. 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 도핑 영역들(311~314)이 n-타입을 갖는다고 가정할 것이다. 그러나, 도핑 영역들(311~314)이 n-타입으로 제한되지 않음은 잘 이해될 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 소정 거리만큼 이격되도록 제 2 방향을 따라 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 다른 예로서, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)이 p-타입 실리콘을 포함한다고 가정하자. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다. 각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 또는, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 도핑 영역들 사이에 배치된 각 구조물을 참조하면, 절연 물질들(112), 필라(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 제공되는 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다. 절연막(116)은 하나 또는 그 보다 많은 물질층들로 구성될 수 있다. 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 다른 예로서, 제 1 도전 물질들(211~291)은 폴리 실리콘과 같은 도전 물질일 것이다.
도핑 영역들(312, 313) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다. 마찬가지로, 도핑 영역들(313, 314) 사이에 배치된 구조물은 도핑 영역들(311, 312) 사이에 배치된 구조물과 동일하게 구성될 것이다.
복수의 필라들(113) 상에 플러그들(320)이 각각 제공된다. 예시적으로, 플러그들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 플러그들(320)은 n-타입으로 도핑된 실리콘 물질일 것이다. 이하에서, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 플러그들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 플러그(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 플러그(320)는 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 플러그들(320)와 전기적으로 연결되도록 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질일 것이다. 다른 예로서, 제 2 도전 물질들(331~333)은 폴리 실리콘과 같은 도전 물질일 것이다.
도 5에서 있어서, 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 배치된 구조물은 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)을 포함한다. 비트 라인들으로 작용하는 도전 물질들(예를 들면, 331, 332, 333)에 각각 전기적으로 연결되는 필라들(113)은 하나의 플랜을 구성할 것이다. 이는 하나의 메모리 블록이 복수의 플랜들로 구성됨을 의미한다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 5 내지 도 7을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다. 필라(113)의 p-타입 실리콘을 포함하는 표면층(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다. 제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예시적으로, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p- 타입 실리콘을 포함하는 표면층(114)은 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘을 포함하는 표면층(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
메모리 블록(BLKa)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKa)은 복수의 낸드 스트링들을 포함한다. 더 상세하게는, 메모리 블록(BLKa)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들을 포함한다. 각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들을 포함한다. 각 낸드 스트링에 속한 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링에 속한 나머지 트랜지스터 구조들 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다. 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들의 일단들에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKa)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다. 제 1 방향으로 신장된 도핑 영역들(311~314)이 낸드 스트링들의 타단들에 제공된다. 제 1 방향으로 신장된 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKa)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 8은 본 발명의 예시적인 실시예에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 8을 참조하면, 비트 라인들과 및 공통 소스 라인(CSL) 사이에 낸드 스트링들이 제공된다. 예를 들면, 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되며, 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)(도 5 참조)에 각각 대응할 것이다.
각 낸드 스트링의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인과 연결된다. 각 낸드 스트링의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
하나의 비트 라인에 공통으로 연결된 낸드 스트링들은 하나의 열을 형성한다. 예를 들면, 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열을 형성할 것이다. 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열을 형성할 것이다. 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열을 형성할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들은 하나의 행을 형성한다. 예를 들면, 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
도 8에 도시된 바와 같이, 행들과 열들로 배열된 낸드 스트링들은 접지 선택 라인(GSL)을 공유한다. 각 행(또는, 각 플랜)에 속한 메모리 셀들은 다른 층들에 각각 배열된 워드 라인들(WL1~WL7)을 공유한다. 예를 들면, 플랜(PL1)에 속한 그리고 접지 선택 트랜지스터들(GST)에 인접한 메모리 셀들(MC1)은 워드 라인(WL1)을 공유하고, 플랜(PL1)에 속한 그리고 스트링 선택 트랜지스터들(SST)에 인접한 메모리 셀들(MC7)은 워드 라인(WL7)을 공유한다.
동일한 행/플랜에 속한 낸드 스트링들은 스트링 선택 라인을 공유한다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 스트링 선택 라인(SSL1)을 공유하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 스트링 선택 라인(SSL2)을 공유하며, 플랜(PL3)에 속한 낸드 스트링들(NS31, NS32, NS33)은 스트링 선택 라인(SSL3)을 공유한다. 스트링 선택 라인들(SSL1, SSL2, SSL3)은 독립적으로 제어되며, 그 결과 임의의 플랜/행(예를 들면, PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)이 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 연결될 것이다. 나머지 플랜들(예를 들면, PL2, PL3)에 속한 낸드 스트링들(NS21, NS22, NS23, NS31, NS32, NS33)은 비트 라인들(BL1, BL2, BL3)과 전기적으로 각각 분리될 것이다.
예시적인 실시예에 있어서, 프로그램 및 읽기 동작시, 스트링 선택 라인들(SSL1~SSL3) 중 어느 하나가 행 디코더 회로(120, 도 1 참조)에 의해서 선택될 것이다. 즉, 프로그램 및 읽기 동작들은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위(또는, 플랜 단위)로 수행될 것이다.
제 1 방향과 제 2 방향으로 정의되는 평면 즉, 각 행에 속한 낸드 스트링들의 집합은, 앞서 설명된 바와 같이, 행 또는 플랜을 구성할 것이다. 메모리 블록에 속한 플랜들 중 적어도 하나는 롬 데이터를 저장하기 위한 영역으로 사용되고, 나머지 플랜들 중 적어도 하나는 롬 데이터의 읽기 실패를 구제하기 위한 영역으로 사용될 것이다. 예를 들면, 플랜(PL1)에 속한 낸드 스트링들(NS11, NS12, NS13)은 롬 데이터를 저장하기 위한 영역을 구성하고, 플랜(PL2)에 속한 낸드 스트링들(NS21, NS22, NS23)은 롬 데이터의 읽기 실패를 구제하기 위한 복사된 롬 데이터를 저장하기 위한 영역을 구성할 것이다.
비록 도 8에는 3개의 플랜들(PL1, PL2, PL3)이 도시되어 있지만, 보다 많은 플랜들이 제공됨은 잘 이해될 것이다. 롬 데이터를 저장하기 위한 영역으로 사용되는 플랜들의 수는 롬 데이터의 양에 따라 결정되며, 롬 데이터를 저장하기 위한 영역으로 사용되는 플랜들의 수에 따라 롬 데이터의 읽기 실패를 구제하기 위한 영역으로 사용되는 플랜들의 수가 결정될 것이다.
앞서의 설명으로부터 이해되는 바와 같이, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 그러한 메모리 블록은 롬 및 복사 블록(ROM and replica block)이라 칭한다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 이는 불 휘발성 메모리 장치의 유저 데이터 용량이 증가됨을 의미한다.
도 9는 도 8에 도시된 메모리 블록에 저장된 롬 데이터를 읽기 위한 바이어스 조건을 보여주는 도면이다. 롬 및 복사 블록에 속한 하나의 플랜(예를 들면, PL1)에 롬 데이터가 저장되고, 롬 및 복사 블록에 속한 하나의 플랜(예를 들면, PL2)에 복사된 롬 데이터가 저장된다고 가정하자.
롬 데이터를 저장하기 위해서 워드 라인들(WL1∼WL7) 중 2개의 워드 라인들(예를 들면, WL2, WL4)이 사용될 것이다. 즉, 워드 라인들(WL2, WL4)에 연결된 메모리 셀들이 롬 데이터에 의거하여 프로그램될 것이다. 나머지 워드 라인들에 연결된 메모리 셀들은 소거 상태로 유지될 것이다. 각 열에 속한 그리고 워드 라인들(WL2, WL4)에 연결된 메모리 셀들은 동일한 데이터 비트(예를 들면, 데이터 '1' 또는 '0')를 갖도록 프로그램될 것이다. 이는 전하 손실로 인한 데이터 페일을 대비하기 위한 것이다.
롬 및 복사 블록에 속한 플랜(PL1)에 저장된 롬 데이터는, 예를 들면, 파워-업시 제어 로직(160)의 제어하에 페이지 버퍼 회로(140)에 의해서 읽혀질 것이다. 도 9에 도시된 바와 같이, 롬 데이터는 워드 라인들(WL2, WL4)으로 0V의 전압을 그리고 나머지 워드 라인들(WL1, WL3, WL5∼WL7)로 읽기 전압(Vread)을 인가함으로써 읽혀질 것이다. 임의의 열(예를 들면, BL1)에 속한 그리고 워드 라인들(WL2, WL4)에 연결된 메모리 셀들 중 어느 하나가 전하 손실로 인해 데이터 페일을 유발하더라도, 나머지 메모리 셀에 저장된 롬 데이터는 정상적으로 읽혀질 것이다. 읽혀진 롬 데이터는 입출력 인터페이스(150)를 통해 제어 로직(160)의 레지스터(161)에 저장될 것이다.
예시적인 실시예에 있어서, 롬 및 복사 블록에 대한 읽기 동작시, 롬 데이터와 관련된 워드 라인들(WL2, WL4)에 인접한 워드 라인들(WL1, WL3, WL5)은 읽기 전압(Vread)보다 높은 전압으로 구동될 수 있다. 또는, 롬 및 복사 블록에 대한 읽기 동작시, 롬 데이터와 관련된 워드 라인들(WL2, WL4)을 제외한 나머지 워드 라인들(WL1, WL3, WL5∼WL7)은 읽기 전압(Vread)보다 높은 전압으로 구동될 수 있다.
도 10 내지 도 13은 본 발명의 다른 예시적인 실시예들에 따른 도 5에 도시된 메모리 블록의 등가 회로를 보여주는 회로도들이다.
먼저 도 10을 참조하면, 메모리 블록(BLKb)의 각 낸드 스트링에 측면 트랜지스터(LTR)가 추가적으로 제공된다. 각 낸드 스트링에서, 측면 트랜지스터(LTR)는 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터(LTR)의 게이트(또는 제어 게이트)는 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다. 도 10에 도시된 메모리 블록(BLKb)은 상술한 차이점을 제외하면 도 8에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11에 도시된 바와 같이, 각 낸드 스트링에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GST1, GST2)이 제공될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 하나의 접지 선택 라인(GSL)에 연결된다. 도 11에 도시된 메모리 블록(BLKc)은 상술한 차이점을 제외하면 도 8에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 11에 도시된 메모리 블록(BLKc)과 비교하여 볼 때, 도 12에 도시된 메모리 블록(BLKd)의 각 낸드 스트링은 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 배열된 두 개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 것이다. 각 낸드 스트링에 포함된 스트링 선택 트랜지스터들(SST1, SST2)은 대응하는 스트링 선택 라인들(SSL, SSL2)에 의해서 개별적으로 제어될 것이다. 도 12에 도시된 메모리 블록(BLKd)은 상술한 차이점을 제외하면 도 11에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 12에 도시된 것과 달리, 도 13에 도시된 메모리 블록(BLKe)의 각 낸드 스트링에 포함된 스트링 선택 트랜지스터들(SST1, SST2)은 전기적으로 연결된 스트링 선택 라인들(SSL, SSL2)에 의해서 제어될 것이다. 도 13에 도시된 메모리 블록(BLKe)은 상술한 차이점을 제외하면 도 12에서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
본 발명의 기술적 특징이 도 10 내지 도 13에서 설명된 다양한 회로 구성들에 제한되지 않음은 잘 이해될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다.
도 14는 본 발명의 다른 실시예에 따른 도 4에 도시된 메모리 블록들(BLK1~BLKz) 중 하나의 일부를 보여주는 사시도이다. 도 14에서, 도 5에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략될 것이다. 도 14에 도시된 메모리 블록(2000)은 인접한 도핑 영역들(예를 들면, 311, 312) 사이에 위치한 구조물(또는, 플랜)에 속한 스트링들(또는, 필라들)이 2열로 배열된다는 점을 제외하면 도 5에 도시된 것과 유사하다.
도 15는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 15를 참조하면, 데이터 저장 장치(3000)는 저장 매체(3100)와 제어기(3200)를 포함할 것이다. 저장 매체(3100)는 텍스트, 그래픽, 소프트웨어 코드, 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장하는 데 사용될 것이다. 저장 매체(3100)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 제어기(3200)는 외부 요청에 응답하여 저장 매체(3100)를 제어하도록 구성될 것이다.
도 16은 본 발명의 예시적인 실시예에 따른 도 15에 도시된 제어기를 개략적으로 보여주는 블록도이다. 도 16을 참조하면, 본 발명의 예시적인 실시예에 따른 제어기(3200)는 제 1 인터페이스(3210), 제 2 인터페이스(3220), 처리 유니트(3230), 버퍼(3240), ECC 유니트(3250), 그리고 롬(3260)을 포함할 것이다.
제 1 인터페이스(3210)는 외부(또는, 호스트)와 인터페이스하도록 구성될 것이다. 제 2 인터페이스(3220)는 도 15에 도시된 저장 매체(3100)와 인터페이스하도록 구성될 것이다. 처리 유니트(3230)는 제어기(3200)의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, CPU(3230)는 롬(3260)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성될 것이다. 버퍼(3240)는 제 1 인터페이스(3210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용될 것이다. 버퍼(3240)는 제 2 인터페이스(3220)를 통해 저장 매체(3100)로부터 전달되는 데이터를 임시 저장하는 데 사용될 것이다. ECC 유니트(3250)는 저장 매체(3100)에 저장될 데이터를 부호화하도록 그리고 저장 매체(3100)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
도 17은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 17을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 제어기(4200)는 저장 매체(4100)를 제어하도록 구성될 것이다.
도 18은 도 17에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 19는 도 17에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 18에 도시된 바와 같이, 스토리지는 도 17에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 19에 도시된 바와 같이, 스토리지 서버는 도 17에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)과 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 20 내지 도 22는 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 20에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 21에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 22에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 23 내지 도 27은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 23은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 블록도이다.
도 23을 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 불 휘발성 메모리 장치(9207)로서, 예를 들어, 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)가 사용될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 24는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 24를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 본 발명의 실시예에 따른 불 휘발성 메모리 장치(9207)을 적어도 하나 포함할 수 있다. 불 휘발성 메모리 장치(9207)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 컨트롤러(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링되어 있다.
도 25는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 25를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치(9207)를 적어도 하나 포함할 수 있다. 불 휘발성 메모리 장치(9207)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 26은 도 25의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 26을 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 27은 본 발명의 예시적인 실시예에 따른 불휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 27을 참조하면, 이미지 센서 시스템은 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(9354) 등을 포함할 수 있다. 불 휘발성 메모리 장치(9354)는 롬 데이터 및 복사된 롬 데이터를 저장하는 메모리 블록을 갖는 불 휘발성 메모리 장치(1000)로 구성될 것이다. 즉, 하나의 메모리 블록은 롬 데이터 및 복사된 롬 데이터를 저장하는 데 사용될 것이다. 단지 하나의 메모리 블록을 이용하여 롬 데이터 및 복사된 롬 데이터를 저장함으로써 롬 데이터와 관련된 메모리 블록들의 수를 줄이는 것이 가능하다. 각 구성요소, 즉, 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 불 휘발성 메모리 장치(9354)는 버스(9352)를 통해서 서로 통신한다. 이미지 센서(9332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치 그리고/또는 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치 그리고/또는 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
110: 메모리 셀 어레이
120: 행 선택 회로
130: 전압 발생 회로
140: 페이지 버퍼 회로
150: 입출력 회로
160: 제어 로직
120: 행 선택 회로
130: 전압 발생 회로
140: 페이지 버퍼 회로
150: 입출력 회로
160: 제어 로직
Claims (10)
- 불휘발성 메모리 장치에 있어서:
기판 상의 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 그리고
상기 메모리 셀 어레이에 연결되는 복수의 비트 라인들을 포함하되,
상기 복수의 메모리 블록들 각각은 행들과 열들로 배열된 스트링들을 포함하고,
상기 스트링들은 상기 기판 상에 수직으로 형성되는 복수의 메모리 셀들을 포함하고,
적어도 하나의 메모리 블록을 포함하는 상기 복수의 메모리 블록들은 롬 데이터 영역과 복사 롬 데이터 영역을 포함하고,
상기 롬 데이터 영역은 상기 적어도 하나의 메모리 블록의 상기 행들의 제 1 행의 제 1 스트링들을 포함하고,
상기 복사 롬 데이터 영역은 상기 적어도 하나의 메모리 블록의 상기 행들의 제 2 행의 제 2 스트링들을 포함하고,
상기 제 1 행은 상기 제 2 행과 다르고,
상기 제 1 스트링들 각각의 상기 복수의 메모리 셀들은 워드 라인들에 연결되고,
상기 워드 라인들은 두 개의 제 1 워드 라인들과 복수의 제 2 워드 라인들을 포함하고,
상기 행들 각각의 스트링들은 상기 비트 라인들에 연결되고, 상기 열들 각각의 스트링들은 상기 비트 라인들 중 대응하는 하나의 비트 라인에 공통으로 연결되고,
상기 불휘발성 메모리 장치는 상기 두 개의 제 1 워드 라인들에 연결된 메모리 셀들에 롬 데이터를 저장하고, 소거 상태에 있는 상기 제 2 워드 라인들에 연결된 메모리 셀들을 유지하도록 구성되고,
상기 불휘발성 메모리 장치는, 읽기 동작시, 접지 전압을 이용하여 상기 두 개의 제 1 워드 라인들을 구동하고, 읽기 전압보다 높은 전압을 이용하여 상기 두 개의 제 1 워드 라인들에 인접한 상기 제 2 워드 라인들을 워드 라인들을 구동하고, 상기 읽기 전압을 이용하여 상기 인접한 제 2 워드 라인들과는 다른 상기 제 2 워드 라인들을 구동하는 불휘발성 메모리 장치. - 삭제
- 제 1 항에 있어서,
상기 제 1 스트링들에 대한 읽기 및 프로그램 동작들은 상기 제 2 스트링들과 독립적으로 행해지는 불휘발성 메모리 장치. - 삭제
- 제 1 항에 있어서,
상기 제 2 워드 라인들 중 적어도 하나는 상기 두 개의 제 1 워드 라인들 사이에 배열되는 불휘발성 메모리 장치. - 삭제
- 삭제
- 기판 상의 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함하되, 상기 복수의 메모리 블록들 각각은 행들과 열들로 배열되는 복수의 스트링들을 포함하는 불휘발성 메모리 장치;
상기 메모리 셀 어레이에 연결되는 복수의 비트 라인들; 그리고
상기 불휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하되,
상기 스트링들은 상기 기판 상에 수직으로 형성되는 복수의 메모리 셀들을 포함하고,
적어도 하나의 메모리 블록을 포함하는 상기 복수의 메모리 블록들은 롬 데이터 영역과 복사 롬 데이터 영역을 포함하고,
상기 롬 데이터 영역은 상기 적어도 하나의 메모리 블록의 상기 행들의 제 1 행의 제 1 스트링들을 포함하고,
상기 복사 롬 데이터 영역은 상기 적어도 하나의 메모리 블록의 상기 행들의 제 2 행의 제 2 스트링들을 포함하고,
상기 제 1 행은 상기 제 2 행과 다르고,
상기 제 1 스트링들 각각의 상기 복수의 메모리 셀들은 워드 라인들에 연결되고,
상기 워드 라인들은 두 개의 제 1 워드 라인들과 복수의 제 2 워드 라인들을 포함하고,
상기 행들 각각의 스트링들은 상기 비트 라인들에 연결되고, 상기 열들 각각의 스트링들은 상기 비트 라인들 중 대응하는 하나의 비트 라인에 공통으로 연결되고,
상기 불휘발성 메모리 장치는 상기 두 개의 제 1 워드 라인들에 연결된 메모리 셀들에 롬 데이터를 저장하고, 소거 상태에 있는 상기 제 2 워드 라인들에 연결된 메모리 셀들을 유지하도록 구성되고,
상기 불휘발성 메모리 장치는, 읽기 동작시, 접지 전압을 이용하여 상기 두 개의 제 1 워드 라인들을 구동하고, 읽기 전압보다 높은 전압을 이용하여 상기 두 개의 제 1 워드 라인들에 인접한 상기 제 2 워드 라인들을 워드 라인들을 구동하고, 상기 읽기 전압을 이용하여 상기 인접한 제 2 워드 라인들과는 다른 상기 제 2 워드 라인들을 구동하는 데이터 저장 장치. - 제 8 항에 있어서,
상기 행들 각각의 스트링들은 상기 비트 라인들에 연결되고,
상기 열들 각각의 스트링들은 상기 비트 라인들 중 대응하는 비트 라인에 공통으로 연결되는 데이터 저장 장치. - 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100133498A KR101692432B1 (ko) | 2010-12-23 | 2010-12-23 | 불 휘발성 메모리 장치 |
| US13/290,687 US8625351B2 (en) | 2010-12-23 | 2011-11-07 | Nonvolatile memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100133498A KR101692432B1 (ko) | 2010-12-23 | 2010-12-23 | 불 휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120071805A KR20120071805A (ko) | 2012-07-03 |
| KR101692432B1 true KR101692432B1 (ko) | 2017-01-17 |
Family
ID=46316602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100133498A KR101692432B1 (ko) | 2010-12-23 | 2010-12-23 | 불 휘발성 메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8625351B2 (ko) |
| KR (1) | KR101692432B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11145338B2 (en) | 2019-11-28 | 2021-10-12 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
| US11550499B2 (en) | 2019-07-30 | 2023-01-10 | SK Hynix Inc. | Storage device for error detection and correction of ROM data |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9430735B1 (en) | 2012-02-23 | 2016-08-30 | Micron Technology, Inc. | Neural network in a memory device |
| KR20140026148A (ko) * | 2012-08-24 | 2014-03-05 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법 |
| KR102005533B1 (ko) * | 2012-10-22 | 2019-07-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR102067755B1 (ko) * | 2013-02-12 | 2020-01-17 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 제어 방법 |
| KR102116674B1 (ko) * | 2014-03-21 | 2020-06-08 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 및 그것의 동작 방법 |
| KR102171025B1 (ko) * | 2014-04-30 | 2020-10-29 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR20160075195A (ko) * | 2014-12-19 | 2016-06-29 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6538496B2 (ja) * | 2015-09-11 | 2019-07-03 | 東芝メモリ株式会社 | メモリシステム |
| US11144228B2 (en) * | 2019-07-11 | 2021-10-12 | Micron Technology, Inc. | Circuit partitioning for a memory device |
| KR20220067386A (ko) * | 2020-11-17 | 2022-05-24 | 에스케이하이닉스 주식회사 | 스토리지 장치 및 그 동작 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040257874A1 (en) | 2003-04-18 | 2004-12-23 | Tomoharu Tanaka | Non-volatile semiconductor memory device, electronic card using the same and electronic apparatus |
| KR100625811B1 (ko) | 2005-12-09 | 2006-09-18 | 엠텍비젼 주식회사 | 코드 데이터 에러 정정 방법 및 장치 |
| US20070252201A1 (en) | 2006-03-27 | 2007-11-01 | Masaru Kito | Nonvolatile semiconductor memory device and manufacturing method thereof |
| US20090135658A1 (en) | 2007-11-26 | 2009-05-28 | Dae-Sik Park | Flash memory device and read method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4135049B2 (ja) * | 1999-03-25 | 2008-08-20 | ソニー株式会社 | 不揮発性メモリ |
| US6687154B2 (en) * | 2002-02-25 | 2004-02-03 | Aplus Flash Technology, Inc. | Highly-integrated flash memory and mask ROM array architecture |
| KR100674952B1 (ko) * | 2005-02-05 | 2007-01-26 | 삼성전자주식회사 | 3차원 플래쉬 메모리 소자 및 그 제조방법 |
| JP4664804B2 (ja) * | 2005-04-28 | 2011-04-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4761959B2 (ja) * | 2005-12-26 | 2011-08-31 | 株式会社東芝 | 半導体集積回路装置 |
| KR100865824B1 (ko) | 2006-10-31 | 2008-10-28 | 주식회사 하이닉스반도체 | 메모리 소자 및 리페어 방법 |
| KR20090007859A (ko) | 2007-07-16 | 2009-01-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그의 리페어 방법 |
| KR101226685B1 (ko) * | 2007-11-08 | 2013-01-25 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법. |
| JP5175561B2 (ja) | 2008-01-28 | 2013-04-03 | 力晶科技股▲ふん▼有限公司 | 不揮発性半導体記憶装置 |
| KR101539697B1 (ko) * | 2008-06-11 | 2015-07-27 | 삼성전자주식회사 | 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법 |
-
2010
- 2010-12-23 KR KR1020100133498A patent/KR101692432B1/ko active IP Right Grant
-
2011
- 2011-11-07 US US13/290,687 patent/US8625351B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040257874A1 (en) | 2003-04-18 | 2004-12-23 | Tomoharu Tanaka | Non-volatile semiconductor memory device, electronic card using the same and electronic apparatus |
| KR100625811B1 (ko) | 2005-12-09 | 2006-09-18 | 엠텍비젼 주식회사 | 코드 데이터 에러 정정 방법 및 장치 |
| US20070252201A1 (en) | 2006-03-27 | 2007-11-01 | Masaru Kito | Nonvolatile semiconductor memory device and manufacturing method thereof |
| US20090135658A1 (en) | 2007-11-26 | 2009-05-28 | Dae-Sik Park | Flash memory device and read method thereof |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550499B2 (en) | 2019-07-30 | 2023-01-10 | SK Hynix Inc. | Storage device for error detection and correction of ROM data |
| US11145338B2 (en) | 2019-11-28 | 2021-10-12 | SK Hynix Inc. | Semiconductor memory device and method of operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120071805A (ko) | 2012-07-03 |
| US8625351B2 (en) | 2014-01-07 |
| US20120163081A1 (en) | 2012-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101692432B1 (ko) | 불 휘발성 메모리 장치 | |
| US10061647B2 (en) | Nonvolatile memory devices, methods of operating the same and solid state drives including the same | |
| KR101844963B1 (ko) | 불 휘발성 메모리 장치 및 그것의 동작 방법 | |
| KR102324797B1 (ko) | 비휘발성 메모리 장치 및 이의 동작 방법 | |
| US9183939B2 (en) | Nonvolatile memory device, a memory system having the same, and a read method thereof, the read method applying a read pass voltage to a selected wordline after a sensing | |
| JP4686161B2 (ja) | 集積回路デバイス、集積回路デバイスの製造方法および単一の集積回路にデータとコードとを保存するための方法 | |
| JP5705561B2 (ja) | 不揮発性メモリ装置およびその動作方法と、それを含むメモリシステム | |
| KR101682660B1 (ko) | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 | |
| KR101692520B1 (ko) | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 | |
| US8942042B2 (en) | Nonvolatile memory device and a method of adjusting a threshold voltage of a ground selection transistor thereof | |
| KR102396053B1 (ko) | 비휘발성 메모리 장치 및 그것의 동작 방법 | |
| KR101916718B1 (ko) | 불휘발성 메모리 장치 및 그것의 메모리 관리 방법 | |
| KR101434401B1 (ko) | 집적 회로 메모리 장치 | |
| KR102243497B1 (ko) | 불 휘발성 메모리 장치 및 그것의 프로그램 방법 | |
| CN106558343B (zh) | 操作非易失性存储装置的方法和非易失性存储装置 | |
| CN108345808B (zh) | 非易失性存储器件和包括非易失性存储器件的固态驱动器 | |
| KR20120062506A (ko) | 불휘발성 메모리 장치 | |
| KR20130037555A (ko) | 불휘발성 메모리 장치의 제어 방법 | |
| US10216932B2 (en) | Nonvolatile memory devices and solid state drives including the same | |
| CN106997778B (zh) | 非易失性存储器设备和操作其的方法 | |
| KR101739059B1 (ko) | 불휘발성 메모리 장치 | |
| KR20190050610A (ko) | 불량 스트링을 리페어하는 방법 및 불휘발성 메모리 장치 | |
| KR20170036583A (ko) | 비휘발성 메모리 장치의 동작 방법, 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 | |
| US20240321361A1 (en) | Memory device with improved program performance and method of operating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20191129 Year of fee payment: 4 |