JP5705561B2 - 不揮発性メモリ装置およびその動作方法と、それを含むメモリシステム - Google Patents

不揮発性メモリ装置およびその動作方法と、それを含むメモリシステム Download PDF

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Description

本発明は半導体メモリに関し、さらに詳しくは、不揮発性メモリ装置およびその動作方法と、それを含むメモリシステムに関する。
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに分けられる。
揮発性メモリ装置は電源供給が遮断されると貯蔵しているデータが消去されるメモリ装置である。揮発性メモリ装置はＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても貯蔵しているデータを保持するメモリ装置である。不揮発性メモリ装置はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は概ねＮＯＲ型とＮＡＮＤ型とに分けられる。
特開２００７−２００５４０号公報
本発明の目的は少ない消去単位を有する不揮発性メモリ装置およびその動作方法と、それを含むメモリシステムを提供することにある。
本発明の実施形態による不揮発性メモリ装置の動作方法は、ビットラインに接続された第１ストリングの接地選択ラインをフローティングし、前記ビットラインに接続された第２ストリングの接地選択ラインに消去禁止電圧を印加し、前記第１及び第２ストリングに消去動作電圧を印加することを含む。
実施形態において、前記消去禁止電圧は、前記第２ストリングの接地選択ラインに接続された接地選択トランジスタのしきい値電圧より高い。
実施形態において、前記消去動作電圧を印加することは、前記第１及び第２ストリングに接続されたワードラインに接地電圧を印加し、前記第１及び第２ストリングに接続された共通ソースラインに消去電圧を印加することを含む。
実施形態において、前記消去動作電圧を印加することは、前記第１及び第２ストリングに接続されたワードラインをフローティングし、前記第１及び第２ストリングに接続された共通ソースラインにプリ電圧を印加し、前記共通ソースラインに消去電圧を印加し、前記ワードラインに接地電圧を印加することを含む。
実施形態において、前記第２ストリングの第２接地選択ラインに第２消去禁止電圧を印加することをさらに含む。
実施形態において、前記第２消去禁止電圧は、前記消去禁止電圧より低いレベルを有する。
実施形態において、前記第２消去禁止電圧は、前記第２ストリングの第２接地選択ラインに接続された第２接地選択トランジスタのしきい値電圧より高いレベルを有する。
実施形態において、前記第２ストリングのストリング選択ラインに第３消去禁止電圧を印加することをさらに含む。
本発明の実施形態による不揮発性メモリ装置は、ビットライン及び共通ソースライン間に接続される第１及び第２ストリングを含むメモリセルアレイと、前記第１及び第２ストリングに接続されたワードラインと選択ライン、そして前記共通ソースラインに電圧を印加する駆動機と、そして前記第１及び第２ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、消去動作の際に、前記駆動機は前記第１ストリングの第１ワードライン及び前記第２ストリングの第２ワードラインに同じ電圧を印加し、そして前記第１ストリングの接地選択ライン及び前記第２ストリングの接地選択ラインに異なる電圧を印加するように構成される。
本発明の実施形態によるメモリシステムは、不揮発性メモリ装置と、そして不揮発性メモリ装置を制御するコントローラを含み、前記不揮発性メモリ装置はビットライン及び共通ソースライン間に接続される第１及び第２ストリングを含むメモリセルアレイと、前記第１及び第２ストリングに接続されたワードラインと選択ライン、そして前記共通ソースラインに電圧を印加する駆動機と、そして前記第１及び第２ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、消去動作の際に、前記駆動機は、前記第１ストリングの第１ワードライン及び前記第２ストリングの第２ワードラインに同じ電圧を印加し、そして前記第１ストリングの接地選択ライン及び前記第２ストリングの接地選択ラインに異なる電圧を印加するように構成される。
本発明による不揮発性メモリ装置において、一つのビットラインに接続されたストリングの接地選択ラインに異なる電圧が印加される。本発明によると、選択ストリングが消去され、非選択ストリングは消去禁止される。従って、不揮発性メモリ装置の消去単位が減少されるので不揮発性メモリ装置の動作速度が向上される。
本発明の実施形態による不揮発性メモリ装置を示すブロック図。 図１のメモリセルアレイを示すブロック図。 図２のメモリブロックの第１実施形態を示す斜視図。 図３のメモリブロックのＩ−Ｉ′線による断面図。 図４のトランジスタの構造を示す断面図。 図３乃至図５を参照して説明するメモリブロックの等価回路を示す回路図。 図３乃至図６を参照して説明するメモリブロックの一つのＮＡＮＤストリングを示す断面図。 図６のメモリブロックの消去単位を示す回路図。 図８のメモリブロックの消去動作の際の電圧条件を示す表。 図９の電圧条件による選択ストリングの電圧変化を示すタイミング図。 図１０の電圧変化による選択ストリングの状態例を示す断面図。 図９の電圧条件による非選択ストリングの電圧変化を示すタイミング図。 図１１の電圧変化による非選択ストリングの状態例を示す断面図。 図６のメモリブロックの他の実施形態を示す回路図。 消去動作の際、図１４の非選択ストリングの電圧変化を示すタイミング図。 図６のメモリブロックの他の実施形態を示す回路図。 図６のメモリブロックの他の実施形態を示す回路図。 図３のメモリブロックの他の実施形態を示すブロック図。 図２のメモリブロックの第２実施形態を示す斜視図。 図１８のメモリブロックのＸＸ−ＸＸ′線による断面図。 図１９及び図２０のメモリブロックの消去動作の際の電圧条件を示す表。 図２１の電圧条件による選択ストリングの電圧変化を示すタイミング図。 図２２の電圧変化による選択ストリングの状態例を示す断面図。 図２２の電圧条件による非選択ストリングの電圧変化を示すタイミング図。 図２４の電圧変化による非選択ストリングの状態例を示す断面図。 図２のメモリブロックの第３実施形態を示す斜視図。 図２６のメモリブロックのＸＸＶII−ＸＸＶII′線による断面図。 図１の不揮発性メモリ装置を含むメモリシステムを示すブロック図。 図２８のメモリシステムの応用例を示すブロック図。 図２９のメモリシステムを含むコンピューティングシステムを示すブロック図。
以下に、本発明が属する技術分野から通常の知識を有する者が本発明を容易に実施できるように、本発明の実施形態を添付図面を参照して詳細に説明する。同じ構成要素には同じ参照番号を付与して説明する。
図１は本発明の実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すると、本発明の実施形態による不揮発性メモリ装置１００はメモリセルアレイ１１０、駆動機１２０、読み込み及び書き込み回路１３０、そして制御ロジック１４０を含む。
メモリセルアレイ１１０はワードラインＷＬを通じて駆動機１２０に接続され、ビットラインＢＬを通じて読み込み及び書き込み回路１３０に接続される。メモリセルアレイ１１０は複数のメモリセルを含む。行方向に配列されるメモリセルはワードラインＷＬに接続される。列方向に配列されるメモリセルはビットラインＢＬに接続される。例示的に、メモリセルアレイ１１０はセル当たり一つ以上のビットを貯蔵することができるように構成される。
メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは複数のメモリセルを含む。各メモリブロックＢＬＫに複数のワードラインＷＬ、複数の選択ラインＳＬ、そして少なくとも一つの共通ソースラインＣＳＬが構成される。
駆動機１２０はワードラインＷＬを通じてメモリセルアレイ１１０に接続される。駆動機１２０は制御ロジック１４０の制御に応じて動作するように構成される。駆動機１２０は外部からアドレスＡＤＤＲを受信する。
駆動機１２０は受信されるアドレスＡＤＤＲをデコードする。デコードされたアドレスを利用して、駆動機１２０はワードラインＷＬを選択する。駆動機１２０は選択及び非選択されたワードラインＷＬに電圧を印加するように構成される。例えば、プログラム動作、読み込み動作、又は消去動作の際に、駆動機１２０はプログラム動作と関連するプログラム動作電圧、読み込み動作と関連する読み込み動作電圧、又は消去動作と関連する消去動作電圧をワードラインＷＬに印加する。例えば、駆動機１２０はワードラインを選択及び駆動するワードライン駆動機１２１を含む。
例示的に、駆動機１２０は選択ラインＳＬを選択及び駆動する。例えば、駆動機１２０はストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬをさらに選択及び駆動する。例えば、駆動機１２０は選択ラインを選択及び駆動する選択ライン駆動機１２３を備える。
例示的に、駆動機１２０は共通ソースラインＣＳＬを駆動する。例えば、駆動機１２０は共通ソースラインＣＳＬを駆動する共通ソースライン駆動機１２５を備える。
読み込み及び書き込み回路１３０はビットラインＢＬを通じてメモリセルアレイ１１０に接続される。読み込み及び書き込み回路１３０は制御ロジック１４０の制御に応じて動作する。読み込み及び書き込み回路１３０はビットラインＢＬを選択するように構成される。
例示的に、読み込み及び書き込み回路１３０は外部からデータＤＡＴＡを受信し、受信されたデータＤＡＴＡをメモリセルアレイ１１０に書き込む。読み込み及び書き込み回路１３０はメモリセルアレイ１１０からデータＤＡＴＡを読み込み、読み込まれたデータＤＡＴＡを外部に伝送する。読み込み及び書き込み回路１３０はメモリセルアレイ１１０の第１貯蔵領域からデータを読み込み、読み込まれたデータをメモリセルアレイ１１０の第２貯蔵領域に書き込む。例えば、読み込み及び書き込み回路１３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を行う。
例示的に、読み込み及び書き込み回路１３０はページバッファ（又はページレジスタ）、列選択回路、データバッファ等の構成要素を含む。他の例として、読み込み及び書き込み回路１３０は感知増幅器、書き込みドライバ、列選択回路、データバッファ等の構成要素を含む。
制御ロジック１４０は駆動機１２０、そして読み込み及び書き込み回路１３０に接続される。制御ロジック１４０は不揮発性メモリ装置１００の全般的な動作を制御する。制御ロジック１４０は外部から伝送される制御信号ＣＴＲＬに応じて動作する。
図２は図１のメモリセルアレイ１１０を示すブロック図である。図２を参照すると、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１から第３方向に沿って延長される構造物を含む。例えば、各メモリブロックＢＬＫは第２方向に沿って延長される複数のＮＡＮＤストリングＮＳを含む。例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが構成される。
各ＮＡＮＤストリングＮＳはビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、ワードラインＷＬ、そして共通ソースラインＣＳＬに接続される。即ち、各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び複数の共通ソースラインＣＳＬに接続される。メモリブロックＢＬＫ１〜ＢＬＫｚは図３を参照してさらに詳しく説明する。
図３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚ中の一つであるＢＬＫｉの第１実施形態を示す斜視図である。図４は図３のメモリブロックＢＬＫｉのＩ−Ｉ′線による断面図である。図３及び図４を参照すると、メモリブロックＢＬＫｉは第１から第３方向に沿って延長される構造物を含む。
先ず、基板１１１が構成される。例示的に、基板１１１は第１型不純物がドープされたシリコン物質を含む。例えば、基板１１１はｐ型不純物がドープされたシリコン物質を含む。例えば、基板１１１はｐ型ウェル（例えば、ポケットｐウェル）である。ここでは基板１１１はｐ型シリコンであるものと仮定するが、基板１１１はｐ型シリコンに限定されない。
基板１１１上に、第１方向に沿って延長された複数のドップ領域３１１〜３１４が構成される。例えば、複数のドップ領域３１１〜３１４は基板１１１と異なる第２型を有する。例えば、複数のドップ領域３１１〜３１４はｎ型である。ここでは第１から第４ドップ領域３１１〜３１４はｎ型であるものと仮定するが、第１から第４ドップ領域３１１〜３１４はｎ型に限定されない。
第１及び第２ドップ領域３１１、３１２間に対応する基板１１１上の領域において、第１方向に沿って延長される複数の絶縁物質層１１２が第２方向に沿って順に構成される。例えば、複数の絶縁物質層１１２及び基板１１１は第２方向に沿って予め設定された距離だけ離隔されて構成される。例えば、複数の絶縁物質層１１２はそれぞれ第２方向に沿って予め設定された距離だけ離隔されて構成される。例示的に、絶縁物質層１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）からなる。
第１及び第２ドップ領域３１１、３１２間に対応する基板１１１上の領域において、第１方向に沿って順に配置され、第２方向に沿って絶縁物質層１１２を貫通する複数のピラー１１３が構成される。例示的に、複数のピラー１１３はそれぞれ絶縁物質層１１２を貫通して基板１１１と接続される。
例示的に、各ピラー１１３は複数の物質から構成される。例えば、各ピラー１１３の表面層１１４は第１型にドープされたシリコン物質を含む。例えば、各ピラー１１３の表面層１１４は基板１１１と同じ型にドープされたシリコン物質を含む。ここでは各ピラー１１３の表面層１１４はｐ型シリコンを含むものと仮定するが、各ピラー１１３の表面層１１４はｐ型シリコンに限定されない。
各ピラー１１３の内部層１１５は絶縁物質から構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）からなる。
第１及び第２ドップ領域３１１、３１２間の領域において、絶縁物質層１１２、ピラー１１３、そして基板１１１の露出された表面に沿って絶縁膜１１６が形成される。例示的に、絶縁膜１１６の厚さは絶縁物質層１１２間の距離の１／２より小さい。即ち、絶縁物質層１１２中の第１絶縁物質の下面に構成される絶縁膜１１６、そして第１絶縁物質下部の第２絶縁物質の上面に構成される絶縁膜１１６間に、絶縁物質層１１２及び絶縁膜１１６以外の物質が配置される領域が構成される。
第１及び第２ドップ領域３１１、３１２間の領域において、絶縁膜１１６の露出された表面上に導電物質層２１１、２２１、２３１、２４１、２５１、２６１、２７１、２８１、２９１（以下、２１１〜２９１）が構成される。例えば、基板１１１に隣接する絶縁物質層１１２及び基板１１１間に第１方向に沿って延長される導電物質層２１１が構成される。さらに詳しくは、基板１１１に隣接する絶縁物質層１１２の下面の絶縁膜１１６及び基板１１１間に、第１方向に延長される導電物質層２１１が構成される。
絶縁物質層１１２中の特定絶縁物質層の上面の絶縁膜１１６及び特定絶縁物質層の上部に配置された絶縁物質層の下面の絶縁膜１１６間に、第１方向に沿って延長される導電物質層が構成される。例示的に、絶縁物質層１１２間に、第１方向に延長される複数の導電物質層２２１〜２８１が構成される。また、絶縁物質層１１２上の領域に第１方向に沿って延長される導電物質層２９１が構成される。例示的に、第１方向に延長された導電物質層２１１〜２９１は金属物質からなる。例示的に、第１方向に延長された導電物質層２１１〜２９１はポリシリコン等のような導電物質からなる。
第２及び第３ドップ領域３１２、３１３間の領域には、第１及び第２ドップ領域３１１、３１２上の構造物と同じ構造物が構成される。例示的に、第２及び第３ドップ領域３１２、３１３間の領域には、第１方向に延長される複数の絶縁物質層１１２、第１方向に沿って順に配置され、第２方向に沿って複数の絶縁物質層１１２を貫通する複数のピラー１１３、複数の絶縁物質層１１２及び複数のピラー１１３の露出された表面に構成される絶縁膜１１６、そして第１方向に沿って延長される複数の導電物質層２１２、２２２、２３２、２４２、２５２、２６２、２７２、２８２、２９２（以下、２１２〜２９２）が構成される。
第３及び第４ドップ領域３１３、３１４間の領域には、第１及び第２ドップ領域３１１、３１２上の構造物と同じ構造物が構成される。例示的に、第３及び第４ドップ領域３１２、３１３間の領域には、第１方向に延長される複数の絶縁物質層１１２、第１方向に沿って順に配置され、第２方向に沿って複数の絶縁物質層１１２を貫通する複数のピラー１１３、複数の絶縁物質層１１２及び複数のピラー１１３の露出された表面に構成される絶縁膜１１６、そして第１方向に沿って延長される複数の導電物質層２１３、２２３、２３３、２４３、２５３、２６３、２７３、２８３、２９３（以下、２１３〜２９３）が構成される。
複数のピラー１１３上にドレイン３２０がそれぞれ構成される。例示的に、ドレイン３２０は第２型にドープされたシリコン物質からなる。例えば、ドレイン３２０はｎ型にドープされたシリコン物質からなる。ここではドレイン３２０はｎ型シリコンを含むものと仮定するが、ドレイン３２０はｎ型シリコンに限定されない。例示的に、各ドレイン３２０の幅は対応するピラー１１３の幅より大きい。例えば、各ドレイン３２０は対応するピラー１１３の上面にパッド形態に構成される。
ドレイン３２０上に、第３方向に延長される導電物質層３３１〜３３３が構成される。導電物質層３３１〜３３３は第１方向に沿って順に配置される。導電物質層３３１〜３３３はそれぞれ対応する領域のドレイン３２０と接続される。ドレイン３２０及び第３方向に延長された導電物質層３３３はそれぞれコンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて接続される。例示的に、第３方向に延長される導電物質層３３１〜３３３は金属物質からなる。例えば、第３方向に延長される導電物質層３３１〜３３３はポリシリコン等のような導電物質からなる。
図３及び図４において、各ピラー１１３は絶縁膜１１６に隣接した領域及び第１方向に沿って延長される複数の導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中に隣接した領域とともにストリングを形成する。例えば、各ピラー１１３は絶縁膜１１６に隣接した領域及び第１方向に沿って延長される複数の導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中に隣接した領域とともにＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスタの構造ＴＳを含む。トランジスタの構造ＴＳは図５を参照してさらに詳しく説明する。
図５は図４のトランジスタの構造ＴＳを示す断面図である。図３乃至図５を参照すると、絶縁膜１１６は少なくとも三つのサブ絶縁膜１１７、１１８、１１９を含む。例示的に、第１方向に延長された導電物質層２３３と隣接するサブ絶縁膜１１９とはシリコン酸化膜からなる。ピラー１１３に隣接するサブ絶縁膜１１７はシリコン酸化膜からなる。そして、シリコン酸化膜１１７、１１９間のサブ絶縁膜１１８はシリコン窒化膜からなる。即ち、絶縁膜１１６はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）からなる。
導電物質層２３３はゲート（又は制御ゲート）として動作する。導電物質層２３３に隣接するシリコン酸化膜１１９はブロッキング絶縁膜として動作する。シリコン窒化膜１１８は電荷貯蔵膜として動作する。例えば、シリコン窒化膜１１８は電荷捕獲層として動作する。ピラー１１３に隣接するシリコン酸化膜１１７はトンネリング絶縁膜として動作する。ピラー１１３のｐ型シリコン１１４はボディ（ｂｏｄｙ）として動作する。即ち、ゲート（又は制御ゲート）２３３、ブロッキング絶縁膜１１９、電荷貯蔵膜１１８、トンネリング絶縁膜１１７、及びボディ１１４はトランジスタ（又はメモリセルトランジスタの構造）を形成する。前記ピラー１１３のｐ型シリコン１１４は第２方向のボディと称する。
メモリブロックＢＬＫｉは複数のピラー１１３を含む。即ち、メモリブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。さらに詳しくは、メモリブロックＢＬＫｉは第２方向（又は基板と垂直方向）に延長される複数のＮＡＮＤストリングＮＳを含む。
各ＮＡＮＤストリングＮＳは第２方向に沿って配置される複数のトランジスタの構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスタの構造ＴＳの中の少なくとも一つはストリング選択トランジスタＳＳＴとして動作する。各ＮＡＮＤストリングＮＳの複数のトランジスタの構造ＴＳの中の少なくとも一つは接地選択トランジスタＧＳＴとして動作する。
ゲート等（又は制御ゲート等）は第１方向に延長された導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。即ち、ゲート等（又は制御ゲート等）は第１方向に延長されてワードライン、そして少なくとも二つの選択ライン（例えば、少なくとも一つのストリング選択ラインＳＳＬ及び少なくとも一つの接地選択ラインＧＳＬ）を形成する。
第３方向に延長される導電物質層３３１〜３３３はＮＡＮＤストリングＮＳの一端に接続される。例示的に、第３方向に延長される導電物質層３３１〜３３３はビットラインＢＬとして動作する。即ち、一つのメモリブロックＢＬＫｉにおいて、一つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが接続される。
第１方向に延長された第２型ドップ領域３１１〜３１４がＮＡＮＤストリングの他端に構成される。第１方向に延長された第２型ドップ領域３１１〜３１４は共通ソースラインＣＳＬとして動作する。
即ち、メモリブロックＢＬＫｉは基板１１１に垂直方向（第２方向）に延長された複数のＮＡＮＤストリングＮＳを含み、一つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが接続されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲型）として動作する。
図３乃至図５において、第１方向に延長される導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３はそれぞれ９個の層に構成されているが、これらは９個の層に限定されない。例えば、第１方向に延長される導体ラインは８個の層、１６個の層等に構成しても良い。即ち、一つのＮＡＮＤストリングにおいて、トランジスタは８個、１６個等、複数個からなる。
図３乃至図５において、一つのビットラインＢＬに三つのＮＡＮＤストリングＮＳが接続されているが、これに限定されない。例示的に、メモリブロックＢＬＫｉにおいて、一つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳが接続される。このとき、一つのビットラインＢＬに接続されるＮＡＮＤストリングＮＳの数だけ、第１方向に延長される導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースライン３１１〜３１４の数も調整される。
図３乃至図５において、第１方向に延長された一つの導電物質層に三つのＮＡＮＤストリングＮＳが接続されているが、第１方向に延長された一つの導電物質層に接続されるＮＡＮＤストリングＮＳの数はこれに限定されない。例えば、第１方向に延長された一つの導電物質層に、ｎ個のＮＡＮＤストリングＮＳが接続される。このとき、第１方向に延長された一つの導電物質に接続されるＮＡＮＤストリングＮＳの数だけ、ビットライン３３１〜３３３の数も調整される。
図６は図３乃至図５を参照して説明するメモリブロックＢＬＫｉの等価回路を示す回路図である。図３乃至図６を参照すると、第１ビットラインＢＬ１及び共通ソースラインＣＳＬ間にＮＡＮＤストリングＮＳ１１、ＮＳ２１、ＮＳ３１が構成される。第１ビットラインＢＬ１は第３方向に延長された導電物質層３３１に対応する。第２ビットラインＢＬ２及び共通ソースラインＣＳＬ間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が構成される。第２ビットラインＢＬ２は第３方向に延長された導電物質層３３２に対応する。第３ビットラインＢＬ３及び共通ソースラインＣＳＬ間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が構成される。第３ビットラインＢＬ３は第３方向に延長された導電物質層３３３に対応する。
各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴは対応するビットラインＢＬと接続される。各ＮＡＮＤストリングＮＳの接地選択トランジスタＧＳＴは共通ソースラインＣＳＬと接続される。各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴ間にメモリセルＭＣが構成される。
以下に、行及び列単位でＮＡＮＤストリングＮＳを定義する。一つのビットラインに共通に接続されたＮＡＮＤストリングＮＳは一つの列を形成する。例えば、第１ビットラインＢＬ１に接続されたＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ３１は第１列に対応する。第２ビットラインＢＬ２に接続されたＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２は第２列に対応する。第３ビットラインＢＬ３に接続されたＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３は第３列に対応する。
一つのストリング選択ラインＳＳＬに接続されるＮＡＮＤストリングＮＳは一つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に接続されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に接続されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に接続されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
各ＮＡＮＤストリングＮＳにおいて、高さを定義する。例示的に、各ＮＡＮＤストリングＮＳにおいて、接地選択トランジスタＧＳＴに隣接するメモリセルＭＣ１の高さは１である。各ＮＡＮＤストリングＮＳにおいて、ストリング選択トランジスタＳＳＴに隣接するほどメモリセルの高さは増加する。各ＮＡＮＤストリングＮＳにおいて、ストリング選択トランジスタＳＳＴに隣接するメモリセルＭＣ７の高さは７である。
同じ行のＮＡＮＤストリングＮＳはストリング選択ラインＳＳＬを共有する。異なる行のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬに接続される。同じ行のＮＡＮＤストリングＮＳの同じ高さのメモリセルはワードラインを共有する。同じ高さで、異なる行のＮＡＮＤストリングＮＳのワードラインＷＬは共通に接続される。例示的に、ワードラインＷＬは第１方向に延長される導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３が構成される層と共通に接続される。例示的に、第１方向に延長される導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３はコンタクトを通じて上部層と接続される。上部層から第１方向に延長される導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３が共通に接続される。
同じ行のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。異なる行のＮＡＮＤストリングＮＳは異なる接地選択ラインＧＳＬに接続される。
共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通に接続される。例えば、基板１１１上の活性領域で、第１から第４ドップ領域３１１〜３１４が接続される。例えば、第１から第４ドップ領域３１１〜３１４はコンタクトを通じて上部層と接続される。上部層で第１から第４ドップ領域３１１〜３１４が共通に接続される。
図６に図示されているように、同じ深さのワードラインＷＬは共通に接続される。従って、特定ワードラインＷＬが選択されるとき、特定ワードラインＷＬに接続された全てのＮＡＮＤストリングＮＳが選択される。異なる行のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬに接続されている。従って、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、同じワードラインＷＬに接続されたＮＡＮＤストリングＮＳの中の非選択行のＮＡＮＤストリングＮＳがビットラインＢＬ１〜ＢＬ３から分離される。即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、ＮＡＮＤストリングＮＳの行が選択される。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択行のＮＡＮＤストリングＮＳが列単位に選択される。
図７は図３乃至図６を参照して説明するメモリブロックＢＬＫｉの一つのＮＡＮＤストリングＮＳを示す断面図である。例示的に、第１行第２列のストリングＮＳ１２が図示されている。図６及び図７を参照して、ＮＡＮＤストリングＮＳ１２からチャンネルが形成される過程を説明する。
例示的に、第１ワードラインＷＬ１（２２１）、第２ワードラインＷＬ２（２３１）、第３ワードラインＷＬ３（２４１）、第６ワードラインＷＬ６（２７１）、そして第７ワードラインＷＬ７（２８１）に接地電圧Ｖｓｓが印加される。このとき、第１乃至第３メモリセルＭＣ１〜ＭＣ３、そして第６及び第７メモリセルＭＣ６、ＭＣ７に対応する第２型ボディ１１４の領域は第１型（例えば、ｐ型）を維持する。
例示的に、接地選択ラインＧＳＬ１（２１１）に第１電圧Ｖ１が印加される。第１電圧Ｖ１は接地選択トランジスタＧＳＴのしきい値電圧より高いレベルの正電圧である。第１電圧Ｖ１によって、接地選択トランジスタＧＳＴに対応する第２方向のボディ１１４の領域が第２型（例えば、ｎ型）に反転される（Ｎ１参照）。即ち、接地選択トランジスタＧＳＴに対応する第２方向のボディ１１４にチャンネルＮ１が形成される。
第１電圧Ｖ１のフリンジング電界（ｆｒｉｎｇｉｎｇ ｆｉｅｌｄ）の影響によって、接地選択トランジスタＧＳＴのチャンネルＮ１は第２方向に沿って拡張される。例示的に、第１電圧Ｖ１のフリンジング電界の影響によって、接地選択トランジスタＧＳＴのチャンネルＮ１は第１及び第２ドップ領域３１１、３１２と接続される。即ち、第１及び第２ドップ領域３１１、３１２及び接地選択トランジスタＧＳＴのチャンネルＮ１は同じ型（例えば、ｎ型）になる。従って、共通ソースラインＣＳＬ及び接地選択トランジスタＧＳＴのチャンネルＮ１は電気的に接続される。
例示的に、第４ワードラインＷＬ４（２５１）に第２電圧Ｖ２が印加され、第５ワードラインＷＬ５（２６１）に第３電圧Ｖ３が印加される。第２及び第３電圧Ｖ２、Ｖ３はそれぞれメモリセルＭＣ４、ＭＣ５のしきい値電圧より高いレベルの正電圧である。第２及び第３電圧Ｖ２、Ｖ３によって、第４及び第５メモリセルＭＣ４、ＭＣ５の第２方向のボディ１１４が反転される。即ち、第４及び第５メモリセルＭＣ４、ＭＣ５にチャンネル等がそれぞれ形成される。第２及び第３電圧Ｖ２、Ｖ３のフリンジング電界等の影響によって、第４及び第５メモリセルＭＣ４、ＭＣ５のチャンネル等は一つのチャンネルＮ２に接続される。
例示的に、ストリング選択ラインＳＳＬ１（２９１）に第４電圧Ｖ４が印加される。第４電圧Ｖ４は正電圧である。第４電圧Ｖ４によって、ストリング選択トランジスタＳＳＴの第２方向のボディ１１４が反転される。即ち、ストリング選択トランジスタＳＳＴにチャンネルＮ３が形成される。第４電圧Ｖ４のフリンジング電界の影響によって、ストリング選択トランジスタＳＳＴのチャンネルＮ３はドレイン３２０と接続される。従って、ストリング選択トランジスタＳＳＴのチャンネルＮ３及びドレイン３２０は電気的に接続される。
上述したように、接地選択ラインＧＳＬ（２１１）に接地選択トランジスタＧＳＴのしきい値電圧より高いレベルの正電圧が印加されると、接地選択トランジスタＧＳＴのチャンネルは共通ソースラインＣＳＬ（３１１）、（３１２）と電気的に接続される。ストリング選択ラインＳＳＬ（２９１）にストリング選択トランジスタＧＳＴのしきい値電圧より高いレベルの正電圧が印加されると、ストリング選択トランジスタＳＳＴのチャンネルはドレイン３２０と接続される。隣接するワードラインＷＬにメモリセルＭＣ１〜ＭＣ７のしきい値電圧より高いレベルの正電圧がそれぞれ印加されると、対応するメモリセルＭＣのチャンネルが電気的に接続される。
また、接地選択トランジスタＧＳＴのチャンネル及びメモリセルＭＣ１〜ＭＣ７のチャンネルがフリンジング電界の影響によって連結される。ストリング選択トランジスタＳＳＴのチャンネル及びメモリセルＭＣ１〜ＭＣ７のチャンネルがフリンジング電界の影響によって連結される。
従って、接地選択ラインＧＳＬ（２１１）、第１乃至第７ワードラインＷＬ１〜ＷＬ７（２２１〜２８１）、及びストリング選択ラインＳＳＬ（２９１）にそれぞれ正電圧（しきい値電圧より高いレベルの電圧）が印加されると、ドレイン３２０、ストリング選択トランジスタＳＳＴのチャンネル、メモリセルＭＣ１〜ＭＣ７のチャンネル、接地選択トランジスタＧＳＴのチャンネル、及び共通ソースラインＣＳＬ（３１１、３１２）は電気的に接続される。即ち、ＮＡＮＤストリングＮＳ１２が選択される。
例示的に、ストリング選択ラインＳＳＬ１（２９１）に接地電圧Ｖｓｓ又はストリング選択トランジスタＳＳＴのしきい値電圧より低い電圧が印加されるとき、ストリング選択トランジスタＳＳＴのチャンネル領域は反転されない。従って、ワードラインＷＬ１〜ＷＬ７（２２１〜２８１）及び接地選択ラインＧＳＬ（２１１）に正電圧が印加されても、ＮＡＮＤストリングＮＳ１２はビットラインＢＬ２、３３２と電気的に分離される。従って、ＮＡＮＤストリングＮＳ１２が非選択される。
図８は図６のメモリブロックＢＬＫｉの消去単位ＥＵを示す回路図である。図８を参照すると、メモリブロックＢＬＫｉのＮＡＮＤストリングＮＳの行単位又は接地選択ラインＧＳＬ単位に消去動作が行われる。
図９は図８のメモリブロックＢＬＫｉの消去動作の際の電圧条件を示す表である。図８及び図９を参照すると、消去動作の際にＮＡＮＤストリングＮＳは選択ストリング等及び非選択ストリング等に分類される。選択ストリングは消去されるべきＮＡＮＤストリングを示す。非選択ストリングは消去禁止されたＮＡＮＤストリングを示す。例示的に、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３が選択され、第２及び第３行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３が非選択されるものと仮定する。
選択ストリングＮＳ１１〜ＮＳ１３のストリング選択ラインＳＳＬ１はフローティングされる。非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３のストリング選択ラインＳＳＬ２、ＳＳＬ３の電圧は接地電圧Ｖｓｓから第２消去禁止電圧Ｖｍ２に制御される。
選択及び非選択ストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３のワードラインＷＬ１〜ＷＬ７に接地電圧Ｖｓｓが印加される。
選択ストリングＮＳ１１〜ＮＳ１３の接地選択ラインＧＳＬ１はフローティングされる。非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の接地選択ラインＧＳＬ２、ＧＳＬ３の電圧は接地電圧Ｖｓｓから第１消去禁止電圧Ｖｍ１に制御される。
共通ソースラインＣＳＬはフローティングされ、基板１１１に消去電圧Ｖｅｒｓが印加される。
図１０は図９の電圧条件による選択ストリングＮＳ１１〜ＮＳ１３の電圧変化を示すタイミング図である。図１１は選択ストリングＮＳ１１〜ＮＳ１３の中のＮＳ１２の電圧変化による状態を示す断面図である。図１０及び図１１を参照すると、第１時間ｔ１で、基板１１１に消去電圧Ｖｅｒｓが印加される。基板１１１及び第２方向のボディ１１４は同じ型（例えば、ｐ型）にドープされたシリコン物質からなる。従って、消去電圧Ｖｅｒｓは第２方向のボディ１１４に印加される。
ワードラインＷＬ１〜ＷＬ７（２２１〜２８１）に接地電圧Ｖｓｓが印加される。即ち、メモリセルＭＣ１〜ＭＣ７のゲート（又は制御ゲート）に接地電圧Ｖｓｓが印加され、第２方向のボディ１１４に消去電圧Ｖｅｒｓが印加される。従って、Ｆｏｗｌｅｒ−ＮｏｒｄｈｅｉmトンネリングによってメモリセルＭＣ１〜ＭＣ７が消去される。
接地選択ラインＧＳＬ１（２１１）はフローティングされている。第２方向のボディ１１４の電圧が消去電圧Ｖｅｒｓに変化するとき、カップリングによって接地選択ラインＧＳＬ１（２１１）の電圧も変化する。例えば、接地選択ラインＧＳＬ１（２１１）の電圧は第１カップリング電圧Ｖｃ１に変化する。
例示的に、第１カップリング電圧Ｖｃ１及び消去電圧Ｖｅｒｓ間の電圧の差は接地電圧Ｖｓｓ及び消去電圧Ｖｅｒｓ間の電圧の差より小さい。従って、接地選択トランジスタＧＳＴからＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉmトンネリングが発生されない。即ち、接地選択トランジスタＧＳＴからは消去禁止される。同様に、ストリング選択ラインＳＳＬ１（２９１）の電圧は第２カップリング電圧Ｖｃ２に変化する。従って、ストリング選択トランジスタＳＳＴからは消去禁止される。
例示的に、第２方向のボディ１１４は第１型（例えば、ｐ型）のシリコン物質からなり、ドレイン３２０は第２型（例えば、ｎ型）のシリコン物質からなる。即ち、第２方向のボディ１１４及びドレイン３２０はＰＮ接合を形成する。従って、第２方向のボディ１１４に印加された消去電圧Ｖｅｒｓはドレイン３２０を通じてビットラインＢＬ２、３３２に印加される。
図１２は図９の電圧条件による非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の電圧変化を示すタイミング図である。図１３は非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の中のＮＳ２２の電圧変化による状態を示す断面図である。図１２及び図１３を参照すると、第２時間ｔ２で、接地選択ラインＧＳＬ２（２１２）に第１消去禁止電圧Ｖｍ１が印加される。例示的に、第１消去禁止電圧Ｖｍ１は接地選択トランジスタＧＳＴのチャンネルを生成するように設定される。接地選択トランジスタＧＳＴのチャンネルＩＮＶは第２方向のボディ１１４及び基板１１１を電気的に分離する。従って、第１時間ｔ１で基板１１１に消去電圧Ｖｅｒｓが印加されても、消去電圧Ｖｅｒｓは第２方向のボディ１１４に印加されない。従って、ワードラインＷＬ１〜ＷＬ７に接地電圧Ｖｓｓが印加されても、メモリセルＭＣ１〜ＭＣ７は消去されない。
図１０及び図１１から分かるように、ビットラインＢＬ２（３３２）に消去電圧Ｖｅｒｓが印加される。即ち、ビットラインＢＬ２（３３２）に高電圧が印加される。ビットラインＢＬ２（３３２）の高電圧はドレイン３２０に印加される。ストリング選択ラインＳＳＬ２（２９２）の電圧レベルが低いと、ストリング選択ラインＳＳＬ２（２９２）及びドレイン３２０間にゲート誘導ドレインリーク電流（ＧＩＤＬ：Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）が発生する。ＧＩＤＬが発生されると、ホットホール（ｈｏｔ ｈｏｌｅｓ）が発生される。発生されたホットホールは第２方向のボディ１１４に注入される。即ち、ドレイン３２０及び第２方向のボディ１１４間に電流の流れが発生するので、ドレイン３２０の高電圧が第２方向のボディ１１４に印加される。第２方向のボディ１１４の電圧が上昇すると、メモリセルＭＣ１〜ＭＣ７が消去される。
このような問題を防止するために、ストリング選択ラインＳＳＬ２（２９２）に第２消去禁止電圧Ｖｍ２が印加される。第２消去禁止電圧Ｖｍ２は正電圧である。第２消去禁止電圧Ｖｍ２はドレイン３２０及びストリング選択ラインＳＳＬ２（２９２）間のＧＩＤＬを防止することができるように設定される。例示的に、第２消去禁止電圧Ｖｍ２はストリング選択トランジスタＳＳＴのしきい値電圧より低いレベルを有する。例示的に、第２消去禁止電圧Ｖｍ２はストリング選択トランジスタＳＳＴのしきい値電圧より高いレベルを有する。例示的に、第２消去禁止電圧Ｖｍ２は第２時間ｔ２でストリング選択ラインＳＳＬ１（２９２）に印加される。例示的に、第２消去禁止電圧Ｖｍ２は第１時間ｔ１の前にストリング選択ラインＳＳＬ１（２９２）に印加される。
図１４は図６のメモリブロックＢＬＫｉの他の実施形態を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ＿１の各ＮＡＮＤストリングＮＳにおいて、ワードラインＷＬ１〜ＷＬ６及び共通ソースラインＣＳＬ間に二つの接地選択ラインが構成される。例えば、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３は接地選択ラインＧＳＬ１１、ＧＳＬ２１に接続される。第２行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３は接地選択ラインＧＳＬ２１、ＧＳＬ２２に接続される。第３行のＮＡＮＤストリングＮＳ３１〜ＮＳ３３は接地選択ラインＧＳＬ３１、ＧＳＬ３２に接続される。
消去動作の際に、接地選択ラインＧＳＬ１１、ＧＳＬ２１がフローティングされることを除けば、選択ストリングＮＳ１１〜ＮＳ１３の電圧条件は図９乃至図１３を参照して説明した内容と同じである。
図１５は消去動作の際に、図１４の非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の電圧変化を示すタイミング図である。図１４及び図１５を参照すると、接地選択ラインＧＳＬ１２、ＧＳＬ２２、ＧＳＬ１３、ＧＳＬ２３の電圧変化を除けば、非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の電圧変化は図９乃至図１３を参照して説明した内容と同じである。
消去動作の際に、共通ソースラインＣＳＬに隣接する接地選択ラインＧＳＬ１２、ＧＳＬ１３に第３消去禁止電圧Ｖｍ３が印加され、ワードラインＷＬ１〜ＷＬ６に隣接する接地選択ラインＧＳＬ２２、ＧＳＬ２３に第４消去電圧Ｖｍ４が印加される。例示的に、第３消去電圧Ｖｍ３は第４消去電圧Ｖｍ４より高いレベルを有する。例示的に、第３消去電圧Ｖｍ３は図９乃至図１３を参照して説明した第１消去電圧Ｖｍ１より高いレベルを有する。即ち、図９乃至図１３を参照して説明した基板１１１及び接地選択ラインＧＳＬの電圧の差より、共通ソースラインＣＳＬに隣接する接地選択ラインＧＳＬ１２、ＧＳＬ１３及び基板１１１間の電圧の差が小さい。従って、共通ソースラインＣＳＬに隣接する接地選択ラインＧＳＬ１２、ＧＳＬ１３及び基板１１１間の電圧の差によるＧＩＤＬが減少する。
図１４及び図１５において、各ＮＡＮＤストリングＮＳは二つの接地選択ラインＧＳＬが構成されている。しかし、実際には各ＮＡＮＤストリングＮＳにおいて、共通ソースラインＣＳＬに隣接する一つの接地選択ラインＧＳＬ、そして接地選択ラインＧＳＬに隣接する一つのダミーワードラインが構成される。
図１６は図６のメモリブロックＢＬＫｉの他の実施形態を示す回路図である。図１４のメモリブロックＢＬＫｉ＿１と比較すると、図１６のメモリブロックＢＬＫｉ＿２の各ＮＡＮＤストリングＮＳにおいて、ワードラインＷＬ１〜ＷＬ６及びビットラインＢＬ間に二つのストリング選択ラインが構成される。図１４及び図１５の非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の接地選択ラインＧＳＬ１２、ＧＳＬ２２、ＧＳＬ１３、ＧＳＬ２３を参照して説明したように、非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３のストリング選択ラインＳＳＬ１２、ＳＳＬ２２、ＳＳＬ１３、ＳＳＬ２３に異なる電圧が供給されても良い。
例えば、各非選択ＮＡＮＤストリングＮＳから、ビットラインＢＬに隣接するストリング選択ラインＳＳＬ１２、ＳＳＬ１３に第１ストリング電圧が印加され、ワードラインＷＬに隣接するストリング選択ラインＳＳＬ２２、ＳＳＬ２３に第１ストリング電圧より低いレベルの電圧が印加される。例示的に、第１及び第２ストリング電圧のレベルはビットラインＢＬ又はドレイン３２０と第２方向のボディ１１４との間のＧＩＤＬを防止するように設定される。
図１４及び図１５を参照して説明したように、各ＮＡＮＤストリングＮＳに一つのストリング選択ラインＳＳＬ及びストリング選択ラインＳＳＬに隣接するダミーワードラインが構成される。
図１７は図６のメモリブロックＢＬＫｉの他の実施形態を示す回路図である。図１６のメモリブロックＢＬＫｉ＿２と比較すると、メモリブロックＢＬＫｉ＿３の各ＮＡＮＤストリングＮＳにおいて、ストリング選択ラインＳＳＬは電気的に接続される。
図９乃至図１７には、各ＮＡＮＤストリングに一つ又は二つのストリング選択ラインＳＳＬと一つ又は二つの接地選択ラインＧＳＬが構成されるメモリブロックＢＬＫｉ、ＢＬＫｉ＿１〜ＢＬＫｉ＿３が図示されている。しかし、各ＮＡＮＤストリングＮＳに三つ以上のストリング選択ライン又は接地選択ラインが構成されても良い。また、各ＮＡＮＤストリングＮＳにおいて、少なくとも二つのストリング選択ラインＳＳＬが電気的に接続されるものと同様に、各ＮＡＮＤストリングＮＳにおいて、少なくとも二つの接地選択ラインＧＳＬが電気的に接続されるように構成してもよい。
例示的に、各ＮＡＮＤストリングＮＳに少なくとも二つの接地選択ラインＧＳＬが構成される。各ＮＡＮＤストリングＮＳに一つの接地選択ラインＧＳＬ及び接地選択ラインＧＳＬに隣接する少なくとも一つのダミーワードラインが構成される。各ＮＡＮＤストリングＮＳに少なくとも一つの接地選択ラインＧＳＬ及び少なくとも一つのダミーワードラインが構成される。少なくとも二つのストリング選択ラインＳＳＬ又は少なくとも二つのダミーワードラインは互いに電気的に接続される。また、各ＮＡＮＤストリングＮＳに少なくとも二つのストリング選択ラインＳＳＬが構成される。各ＮＡＮＤストリングＮＳに一つのストリング選択ラインＳＳＬ及び少なくとも一つのダミーワードラインが構成される。各ＮＡＮＤストリングＮＳに少なくとも一つのストリング選択ラインＳＳＬ及び少なくとも一つのダミーワードラインが構成される。少なくとも二つの接地選択ラインＧＳＬ及び少なくとも二つのダミーワードラインは電気的に接続される。
図１８は図３のメモリブロックＢＬＫｉの他の実施形態を示すブロック図である。図３のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ′において、ピラー１１３′は四角柱の形態からなる。また、第１方向に沿って配置されたピラー１１３′間に、絶縁物質１２０が構成される。
例示的に、絶縁物質１２０は第２方向に沿って延長されて基板１１１に連結される。また、絶縁物質１２０はピラー１１３′が形成される領域を除いた領域から第１方向に沿って延長される。即ち、図３を参照して説明した第１方向に沿って延長される導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３は絶縁物質１２０によってそれぞれ二つの部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂ、２１２ａ〜２９２ａ、２１２ｂ〜２９２ｂ、２１３ａ〜２９３ａ、２１３ｂ〜２９３ｂに分離される。即ち、分離された導電物質の部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂ、２１２ａ〜２９２ａ、２１２ｂ〜２９２ｂ、２１３ａ〜２９３ａ、２１３ｂ〜２９３ｂは電気的に絶縁される。
第１及び第２ドップ領域３１１、３１２上の領域から、各ピラー１１３′は第１方向に延長される導電物質の一部分２１１ａ〜２９１ａ及び絶縁膜１１６によって一つのＮＡＮＤストリングＮＳを形成して、第１方向に延長される導電物質の一部分２１１ｂ〜２９１ｂ及び絶縁膜１１６によって異なる一つのＮＡＮＤストリングＮＳを形成する。
第２及び第３ドップ領域３１２、３１３上の領域から、各ピラー１１３′は第１方向に延長される導電物質の一部分２１２ａ〜２９２ａ及び絶縁膜１１６によって一つのＮＡＮＤストリングＮＳを形成して、第１方向に延長される導電物質の他の部分２１２ｂ〜２９２ｂ及び絶縁膜１１６によって異なる一つのＮＡＮＤストリングＮＳを形成する。
第３及び第４ドップ領域３１３、３１４上の領域から、各ピラー１１３′は第１方向に延長される導電物質の一部分２１３ａ〜２９３ａ及び絶縁膜１１６によって一つのＮＡＮＤストリングＮＳを形成して、第１方向に延長される導電物質の他の部分２１３ｂ〜２９３ｂ及び絶縁膜１１６によって異なる一つのＮＡＮＤストリングＮＳを形成する。
即ち、絶縁膜１２０を利用して各ピラー１１３′の両側面に構成される第１方向に延長される導電物質層２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂを電気的に絶縁することによって、各ピラー１１３′は二つのＮＡＮＤストリングＮＳを形成する。
図５乃至図１７を参照して説明したように、消去動作の際に、非選択ＮＡＮＤストリングＮＳの接地選択ラインＧＳＬに供給される電圧を制御することによって、メモリブロックＢＬＫｉ′からＮＡＮＤストリングＮＳの行単位に消去動作が行われる。また、図５乃至図７を参照して説明したように、消去動作の際、非選択ＮＡＮＤストリングＮＳのストリング選択ラインＳＳＬに供給される電圧を制御することによって、ビットラインＢＬ又はドレイン３２０とストリング選択トランジスタＳＳＴとの間のＧＩＤＬが防止される。
図５乃至図１７を参照して説明したように、各ＮＡＮＤストリングＮＳに少なくとも一つのストリング選択ラインＳＳＬ、少なくとも一つの接地選択ラインＧＳＬが構成される。また、図５乃至図１７を参照して説明したように、各ＮＡＮＤストリングＮＳに二つ以上の選択ラインが構成されると、選択ラインに供給される電圧のレベルは異なるように制御することができる。
図１９は図２のメモリブロックＢＬＫ１〜ＢＬＫｚ中の一つであるＢＬＫｊの第２実施形態を示す斜視図である。図２０は図１９のメモリブロックのＸＸ−ＸＸ′線による断面図である。図１９及び図２０を参照すると、基板１１１上の第２型ウェル３１５がピラー１１３の下部にプレートの形態に構成されることを除けば、メモリブロックＢＬＫｊは図４乃至図１７を参照して説明したものと同様に構成される。従って、メモリブロックＢＬＫｊの等価回路も図４乃至図１７を参照して説明したものと同様に示される。続いて、図８の回路図を参照して、図１９及び図２０のメモリブロックＢＬＫｊの消去動作を説明する。
図２１は図１９及び図２０のメモリブロックＢＬＫｊの消去動作の際の電圧条件を示す表である。図８及び図１９乃至図２１を参照すると、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３が選択され、第２及び第３行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３が非選択されるものと仮定する。
選択ストリングＮＳ１１〜ＮＳ１３のストリング選択ラインＳＳＬ１はフローティングされる。非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３のストリング選択ラインＳＳＬ２、ＳＳＬ３の電圧は接地電圧Ｖｓｓから第６消去禁止電圧Ｖｍ６に制御される。
選択及び非選択ストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３のワードラインＷＬ１〜ＷＬ７はフローティング状態から接地電圧Ｖｓｓに制御される。
選択ストリングＮＳ１１〜ＮＳ１３の接地選択ラインＧＳＬ１は接地電圧Ｖｓｓからフローティング状態に制御される。非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の接地選択ラインＧＳＬ２、ＧＳＬ３は接地電圧Ｖｓｓから第５消去禁止電圧Ｖｍ５に制御される。
共通ソースラインＣＳＬはフローティングされる。基板１１１の電圧はプリ電圧Ｖｐｒｅから消去電圧Ｖｅｒｓに制御される。
図２２は図２１の電圧条件による選択ストリングＮＳ１１〜ＮＳ１３の電圧変化を示すタイミング図である。図２３は選択ストリングＮＳ１１〜ＮＳ１３の中のＮＳ１２の電圧変化による状態を示す断面図である。図２１及び図２２を参照すると、第３時間ｔ３で、基板１１１にプリ電圧Ｖｐｒｅが印加される。基板１１１は第１型（例えば、ｐ型）にドープされ、共通ソースラインＣＳＬ（３１５）は第２型（例えば、ｎ型）にドープされている。即ち、基板１１１及び共通ソースラインＣＳＬ（３１５）はＰＮ接合を形成する。従って、基板１１１に印加されるプリ電圧Ｖｐｒｅは共通ソースラインＣＳＬ（３１５）に供給される。
共通ソースラインＣＳＬ（３１５）にプリ電圧Ｖｐｒｅが印加され、接地選択ラインＧＳＬ１（２１１）に接地電圧Ｖｓｓが印加される。共通ソースラインＣＳＬ（３１５）及び接地選択ラインＧＳＬ１（２１１）間の電圧の差によって、ホットホール（ｈｏｔ ｈｏｌｅｓ）が発生する。発生されたホットホールはチャンネル領域１１４に伝達される。即ち、共通ソースラインＣＳＬからチャンネル領域１１４に電流の流れが発生する。従って、チャンネル領域１１４の電圧は上昇する。チャンネル領域１１４の電圧が上昇することによって、カップリングが発生する。カップリングの影響によって、フローティング状態であるワードラインＷＬ１〜ＷＬ７（２２１〜２８１）及びストリング選択ラインＳＳＬ１（２９１）の電圧が上昇する。
第４時間ｔ４で、接地選択ラインＧＳＬ１（２１１）がフローティングされ、基板１１１に消去電圧Ｖｅｒｓが印加される。基板１１１に印加される消去電圧Ｖｅｒｓは共通ソースラインＣＳＬ（３１５）に印加される。
共通ソースラインＣＳＬ（３１５）の電圧が上昇するので、共通ソースラインＣＳＬ（３１５）及び接地選択ラインＧＳＬ１（２１１）間の電圧の差は増加する。従って、共通ソースラインＣＳＬ（３１５）及び接地選択ラインＧＳＬ１（２１１）間にホットホールが持続的に生成される。生成されたホットホールはチャンネル領域１１４に流入される。従って、チャンネル領域１１４の電圧が上昇する。
接地選択ラインＧＳＬ１（２１１）がフローティングされているので、接地選択ラインＧＳＬ１（２１１）もカップリングの影響を受ける。例示的に、接地選択ラインＧＳＬ１は共通ソースラインＣＳＬ（３１５）及びチャンネル領域１１４からカップリングの影響を受ける。従って、接地選択ラインＧＳＬ１（２１１）の電圧が上昇する。
第５時間ｔ５で、ワードラインＷＬ１〜ＷＬ７（２２１〜２８１）に接地電圧Ｖｓｓが印加される。このとき、チャンネル領域１１４の電圧は第４電圧Ｖ４に上昇される。ワードラインＷＬ１〜ＷＬ７（２２１〜２８１）及びチャンネル領域１１４の電圧の差によって、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉmトンネリングが発生する。即ち、メモリセルＭＣ１〜ＭＣ７が消去される。
カップリングによって、接地選択ラインＧＳＬ１（２１１）の電圧は第３カップリング電圧Ｖｃ３に上昇される。例示的に、第３カップリング電圧Ｖｃ３及び第４電圧Ｖ４の電圧の差はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉmトンネリングを誘発しない。従って、接地選択トランジスタＧＳＴからは消去禁止される。
カップリングによって、ストリング選択ラインＳＳＬ１（２９１）の電圧は第４カップリング電圧Ｖｃ４に上昇される。例示的に、第４カップリング電圧Ｖｃ４及び第４電圧Ｖ４の電圧の差はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉmトンネリングを誘発しない。従って、ストリング選択トランジスタＳＳＴからは消去禁止される。
図２４は図２１の電圧条件による非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の電圧変化を示すタイミング図である。図２５は非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の中のＮＳ２２の電圧変化による状態を示す断面図である。図８、図２４及び図２５を参照すると、第４時間ｔ４で接地選択ラインＧＳＬ２（２１２）に第５消去禁止電圧Ｖｍ５が印加される。例示的に、第５消去禁止電圧Ｖｍ５は共通ソースラインＣＳＬ及び接地選択ラインＧＳＬ２（２１２）間の電圧の差によるホットホールの生成を防止するように設定される。ホットホールの生成が防止されると、チャンネル領域１１４の電圧は変わらない。例えば、チャンネル領域１１４の電圧は接地電圧Ｖｓｓを維持する。
また、図４乃至図１７を参照して説明したように、ドレイン３２０及びストリング選択ラインＳＳＬ２（２９２）間の電圧の差によるＧＩＤＬを防止するために、ストリング選択ラインＳＳＬ（２９２）に第６消去禁止電圧Ｖｍ６が印加される。例示的に、第６消去禁止電圧Ｖｍ６は第４時間ｔ４で、第５時間ｔ５の前、又は第６時間ｔ６の前に印加される。
図１９乃至図２４において、非選択ストリングＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の接地選択ラインＧＳＬ２、ＧＳＬ３に第５消去禁止電圧Ｖｍ５が印加される。しかし、接地選択ラインＧＳＬ２、ＧＳＬ３に印加される第５消去禁止電圧Ｖｍ５のレベルは変化することもできる。例えば、共通ソースラインＣＳＬのプリ電圧Ｖｐｒｅに対応して、第５消去禁止電圧Ｖｍ５は第１レベルを有する。第５消去禁止電圧Ｖｍ５の第１レベルはプリ電圧Ｖｐｒｅ及び第５消去禁止電圧Ｖｍ５の第１レベルの差によってホットホールが生成されることを防止するように設定される。例えば、共通ソースラインＣＳＬに消去電圧Ｖｅｒｓに対応して、第５消去禁止電圧Ｖｍ５は第２レベルを有する。第５消去禁止電圧Ｖｍ５の第２レベルは消去電圧Ｖｅｒｓ及び第５消去禁止電圧Ｖｍ５の第２レベルの差によってホットホールが生成されることを防止するように設定される。
図４乃至図１７を参照して説明したように、各ＮＡＮＤストリングＮＳに少なくとも二つの接地選択ラインＧＳＬが構成される。各ＮＡＮＤストリングＮＳに一つの接地選択ラインＧＳＬ及び接地選択ラインＧＳＬに隣接する少なくとも一つのダミーワードラインが構成される。各ＮＡＮＤストリングＮＳに少なくとも一つの接地選択ラインＧＳＬ及び少なくとも一つのダミーワードラインが構成される。少なくとも二つのストリング選択ラインＳＳＬ又は少なくとも二つのダミーワードラインは電気的に接続される。
また、各ＮＡＮＤストリングＮＳに少なくとも二つのストリング選択ラインＳＳＬが構成される。各ＮＡＮＤストリングＮＳに一つのストリング選択ラインＳＳＬ及び少なくとも一つのダミーワードラインが構成される。各ＮＡＮＤストリングＮＳに少なくとも一つのストリング選択ラインＳＳＬ及び少なくとも一つのダミーワードラインが構成される。少なくとも二つの接地選択ラインＧＳＬ及び少なくとも二つのダミーワードラインは電気的に接続される。
各ＮＡＮＤストリングＮＳに二つ以上のストリング選択ラインＳＳＬが構成されると、ストリング選択ラインＳＳＬに印加される電圧のレベルは異なるように調整される。また、各ＮＡＮＤストリングＮＳに二つ以上の接地選択ラインＧＳＬが構成されると、接地選択ラインＧＳＬに印加される電圧のレベルは異なるように調整される。
図２６は図２のメモリブロックＢＬＫ１〜ＢＬＫｉの中の一つであるＢＬＫｐの第３実施形態を示す斜視図である。図２７は図２６のメモリブロックＢＬＫｐのＸＸＶII−ＸＸＶII′線による断面図である。図２６及び図２７を参照すると、ワードライン２２１′〜２８１′はプレートの形態で構成される。そして、絶縁膜１１６′はピラー１１３′の表面層１１６′に構成される。ピラー１１３′の中間層１１４′はｐ型シリコンを含む。ピラー１１３′の中間層１１４′は第２方向のボディ１１４′として動作する。ピラー１１３′の内部層１１５′は絶縁物質を含む。メモリブロックＢＬＫｐの消去動作は図１９乃至図２４を参照して説明したメモリブロックＢＬＫｊの消去動作と同様に行なわれる。従って、メモリブロックＢＬＫｐの詳細な説明は省略する。
上述したように、一つのビットラインＢＬに接続された複数のＮＡＮＤストリングＮＳの接地選択ラインをそれぞれ異なるようにバイアスすることによって、一つのビットラインＢＬに接続された複数のＮＡＮＤストリングＮＳが独自に消去される。従って、不揮発性メモリ装置１００の消去動作の単位が減少する。不揮発性メモリ装置１００の消去動作の単位が減少すると、マージ（ｍｅｒｇｅ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）等のようなバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作の実行時間が節約される。従って、不揮発性メモリ装置１００の動作速度が向上される。
また、消去動作の単位が減少すると、特定消去単位が無効化処理されるとき、無効化される貯蔵容量が減少される。従って、不揮発性メモリ装置１００の貯蔵容量の活用度が向上される。
図２８は図１の不揮発性メモリ装置１００を含むメモリシステム１０００を示すブロック図である。図２８を参照すると、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
不揮発性メモリ装置１１００は図１乃至図２７を参照して説明したものと同様に構成され、動作する。
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に接続される。ホストからの要求に応じて、コントローラ１２００は不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読み込み、書き込み、消去、そしてバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間にインタフェースを提供するように構成される。コントローラ１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
図１のように、コントローラ１２００は不揮発性メモリ装置１１００に制御信号ＣＴＲＬ及びアドレスＡＤＤＲを提供するように構成される。そして、コントローラ１２００は不揮発性メモリ装置１１００とデータＤＡＴＡをやりとりするように構成される。
例えば、コントローラ１２００はＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインタフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、そしてメモリインタフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような構成要素等をさらに含む。ＲＡＭはプロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置１１００及びホストの間のバッファメモリとして利用される。プロセシングユニットはコントローラ１２００の全般的な動作を制御する。
ホストインタフェースはホスト及びコントローラ１２００の間のデータ交換を行なうためのプロトコルを含む。コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のようなさまざまなインタフェースプロトコルを通じて外部（ホスト）と通信できるように構成される。メモリインタフェースは不揮発性メモリ装置１１００とインタフェースする。例えば、メモリインタフェースはＮＡＮＤインタフェース又はＮＯＲインタフェースを含む。
メモリシステム１０００は誤り訂正ブロックをさらに構成しても良い。誤り訂正ブロックは誤り訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み込まれたデータの誤りを検出し、訂正する。例えば、誤り訂正ブロックはコントローラ１２００の構成要素として提供される。また、誤り訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供される。
コントローラ１２００及び不揮発性メモリ装置１１００は一つの半導体装置に集積される。例えば、コントローラ１２００及び不揮発性メモリ装置１１００は一つの半導体装置に集積されて、メモリカードを構成する。また、コントローラ１２００及び不揮発性メモリ装置１１００は一つの半導体装置に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ ｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉ ＳＤ、ｍｉｃｒｏ ＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成する。
コントローラ１２００及び不揮発性メモリ装置１１００は一つの半導体装置に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成する。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを貯蔵する貯蔵装置を含む。メモリシステム１０００が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に接続されるホスト（Ｈｏｓｔ）の動作速度は画期的に改善される。
他の例として、メモリシステム１０００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉ ｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境から送受信できる装置、ホームネットワークを構成する様々な電子装置、コンピュータネットワークを構成する様々な電子装置、テレマティクスネットワークを構成する様々な電子装置、ＲＦＩＤ装置、又はコンピューティングシステムを構成する様々な電子装置に提供される。
不揮発性メモリ装置１１００又はメモリシステム１０００は様々な形態のパッケージとして実装される。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装される。
図２９は図２８のメモリシステム１０００の応用例を示すブロック図である。図２９を参照すると、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは一つの共通チャンネルを通じてコントローラ２２００と通信できるように構成される。図２９において、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信できる。各不揮発性メモリチップは図１乃至図２７を参照して説明した不揮発性メモリ装置１００と同様に構成される。
図２９において、一つのチャンネルには複数の不揮発性メモリチップが接続されている。しかし、一つのチャンネルには一つの不揮発性メモリチップが接続されるようにメモリシステム２０００が構成されても良い。
図３０は図２９のメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。図３０を参照すると、コンピューティングシステム３０００は中央処理装置（ＣＰＵ）３１００、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３２００、ユーザーインタフェース３３００、電源３４００、そしてメモリシステム２０００を含む。
メモリシステム２０００はシステムバス３５００を通じて、中央処理装置３１００、ＲＡＭ３２００、ユーザーインタフェース３３００、そして電源３４００に電気的に接続される。ユーザーインタフェース３３００を通じて伝送され、中央処理装置３１００によって処理されたデータは、メモリシステム２０００に貯蔵される。
図３０において、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に接続されている。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接接続されても良い。
また、図３０に図示されているメモリシステム２０００は図２８のメモリシステム１０００に構成しても良い。
例示的に、コンピューティングシステム３０００は図２８及び図２９のメモリシステム１０００、２０００を含むように構成しても良い。
上述した本発明の実施形態は、本発明の範囲と技術的思想から外れない限度内で様々に変形可能である。従って、本発明の範囲は実施形態に限らず、後述する特許請求範囲及び均等技術によって決められるべきである。
１００ 不揮発性メモリ装置
１１０ メモリセルアレイ
１２０ 駆動機
１２１ ワードライン駆動機
１２３ 選択ライン駆動機
１２５ 共通ソースライン駆動機
１３０ 読み込み及び書き込み回路
１４０ 制御ロジック
ＢＬＫｉ メモリブロック
ＮＳ ＮＡＮＤストリング
ＥＵ 消去単位

Claims (9)

  1. 不揮発性メモリ装置の動作方法において、
    ビットラインに接続された第１ストリングの接地選択ラインをフローティングし、
    前記ビットラインに接続された第２ストリングの接地選択ラインに消去禁止電圧を印加し、
    前記第１及び第２ストリングに接続されたワードラインに接地電圧を印加し、
    前記第１及び第２ストリングに接続された共通ソースラインに消去電圧を印加することを特徴とする動作方法。
  2. 不揮発性メモリ装置の動作方法において、
    ビットラインに接続された第１ストリングの接地選択ラインをフローティングし、
    前記ビットラインに接続された第２ストリングの接地選択ラインに消去禁止電圧を印加し、
    前記第１及び第２ストリングに接続されたワードラインをフローティングし、
    前記第１及び第２ストリングに接続された共通ソースラインにプリ電圧を印加した後、前記共通ソースラインに消去電圧を印加し、
    その後、前記ワードラインに接地電圧を印加することを特徴とする動作方法。
  3. 前記消去禁止電圧は、前記第２ストリングの接地選択ラインに接続された接地選択トランジスタのしきい値電圧より高いことを特徴とする請求項１又は２に記載の動作方法。
  4. 前記第２ストリングの第２接地選択ラインに第２消去禁止電圧を印加することを特徴とする請求項１又は２に記載の動作方法。
  5. 前記第２消去禁止電圧は、前記消去禁止電圧より低いレベルを有することを特徴とする請求項４に記載の動作方法。
  6. 前記第２消去禁止電圧は、前記第２ストリングの第２接地選択ラインに接続された第２接地選択トランジスタのしきい値電圧より高いレベルを有することを特徴とする請求項４に記載の動作方法。
  7. 前記第２ストリングのストリング選択ラインに第３消去禁止電圧を印加することを特徴とする請求項１又は２に記載の動作方法。
  8. ビットライン及び共通ソースライン間に接続される第１及び第２ストリングを含むメモリセルアレイと、
    前記第１及び第２ストリングに接続されたワードライン、選択ライン、及び前記共通ソースラインに電圧を印加する駆動機と、
    前記第１及び第２ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、
    消去動作の際に、前記駆動機は前記第１ストリングの第１ワードライン及び前記第２ストリングの第２ワードラインに同じ電圧を印加し、前記第１ストリングの接地選択ライン及び前記第２ストリングの接地選択ラインに異なる電圧を印加するように構成されることを特徴とする不揮発性メモリ装置。
  9. 不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御するコントローラを含み、
    前記不揮発性メモリ装置は、
    ビットライン及び共通ソースライン間に接続される第１及び第２ストリングを含むメモリセルアレイと、
    前記第１及び第２ストリングに接続されたワードライン、選択ライン、及び前記共通ソースラインに電圧を印加する駆動機と、
    前記第１及び第２ストリングのメモリセルにデータを書き込み及び読み出すように構成される読み込み及び書き込み回路を含み、
    消去動作の際に、前記駆動機は前記第１ストリングの第１ワードライン及び前記第２ストリングの第２ワードラインに同じ電圧を印加し、前記第１ストリングの接地選択ライン及び前記第２ストリングの接地選択ラインに異なる電圧を印加するように構成されることを特徴とするメモリシステム。
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