CN102148059B - 非易失性存储器件、其操作方法和包括其的存储系统 - Google Patents

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Abstract

提供了非易失性存储器件、其操作方法以及包括该非易失性存储器件的存储系统。在所述操作方法中，可以被浮置连接到位线的第一串的地选择线。可以向连接到所述位线的第二串的地选择线施加擦除禁止电压。可以向所述第一串和第二串施加擦除操作电压。

Description

非易失性存储器件、其操作方法和包括其的存储系统
相关申请的交叉引用
本美国非临时专利申请要求于2010年2月9日向韩国知识产权局(KIPO)提交的韩国专利申请第10-2010-0011989号的优先权以及于2010年6月21日提交的美国临时申请第61/356,712号的权益，它们的全部内容通过引用合并于此。
技术领域
本发明构思的示例实施例涉及半导体存储器件，更具体地，涉及非易失性存储器件、其操作方法以及包括该非易失性存储器件的存储系统。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料实现的存储器件。
半导体存储器件一般来说被分类为易失性存储器件和非易失性存储器件。易失性存储器件是其中存储的数据在电源切断时被擦除的存储器件。易失性存储器件的例子包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。相反，非易失性存储器件是即使电源被切断也保持存储的数据的存储器件。非易失性存储器件的例子包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(phase-change random access memory，PRAM)、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、阻变式随机存取存储器(Resistive Random Access Memory，RRAM)和铁电随机存取存储器(Ferroelectric Random Access Memory，FRAM)。闪速存储器器件基本上被分类成NOR(或非)型和NAND(与非)型。
发明内容
本发明构思的示例实施例涉及半导体存储器件，更具体地，涉及具有减少的擦除单元的非易失性存储器件、其操作方法以及包括该非易失性存储器件的存储系统。
本发明构思的示例实施例可以提供操作方法，该操作方法包括：浮置连接到位线的第一串的地选择线，向连接到该位线的第二串的地选择线施加擦除禁止电压，并向该第一串和第二串施加擦除操作电压。
根据一些示例实施例，该第一串和第二串可以分别包括在垂直于衬底的方向上顺序地设置的存储单元。在其他示例实施例中，擦除禁止电压可以高于连接到所述第二串的地选择线的地选择晶体管的阈值电压。在其他示例实施例中，所述施加擦除操作电压可以包括：向连接到所述第一串和第二串的字线施加地电压，以及向连接到所述第一串和第二串的共源线施加擦除电压。
在其他示例实施例中，施加擦除操作电压可以包括：浮置连接到第一串和第二串的字线，向连接到第一串和第二串的共源线施加预电压(pre-voltage)，向该共源线施加擦除电压，以及向所述字线施加地电压。在其他示例实施例中，所述方法还可以包括向所述第二串的第二地选择线施加第二擦除禁止电压。在另外的示例实施例中，所述第二擦除禁止电压可以低于所述擦除禁止电压。
在更进一步的示例实施例中，所述第二擦除禁止电压可以高于连接到所述第二串的第二地选择线的第二地选择晶体管的阈值电压。在更进一步的示例实施例中，所述方法还可以包括向所述第二串的串选择线施加第三擦除禁止电压。
在其他本发明构思的示例实施例中，非易失性存储器件可以包括：存储单元阵列，其包括连接在位线和共源线之间的第一串和第二串；驱动器，其被配置为向连接到所述第一串和第二串的字线、选择线和共源线传送电压；以及读写电路，其被配置为向所述第一串和第二串的存储单元中写入数据或从所述第一串和第二串的存储单元读出数据。其中，在擦除操作期间，所述驱动器被配置为向所述第一串的第一字线和第二串的第二字线施加相同的电压，并且向所述第一串的地选择线和所述第二串的地选择线施加不同的电压。
在一些示例实施例中，在擦除操作期间，所述驱动器可以被配置为浮置所述第一串的地选择线，向所述第二串的地选择线传送擦除禁止电压，以及向所述第一字线和第二字线以及所述共源线施加擦除操作电压。在其他示例实施例中，在擦除操作期间，所述驱动器可以被配置为向所述第一字线和第二字线施加地电压，以及向所述共源线施加擦除电压。在其他示例实施例中，在擦除操作期间，所述驱动器可以被配置为控制所述第一字线和第二字线的电压从浮置状态到地电压，以及控制所述共源线的电压从预电压到擦除电压。
在其他的示例实施例中，在擦除操作期间，所述驱动器可以被配置为向连接到所述的第二串的第二地选择线施加第二擦除禁止电压。在其他示例实施例中，所述第二串的地选择线可以被设置在所述第二地选择线和所述共源线之间，并且所述第二擦除禁止电压可以具有低于所述擦除禁止电压的电平。在进一步的示例实施例中，所述第一串和第二串可以分别包括在垂直于衬底的方向上提供的存储单元。在更进一步的示例实施例中，所述第一和第二字线可以被电连接。
在本发明构思的其他示例实施例中，一种存储系统可以包括：非易失性存储器件；和控制器，其被配置为控制所述非易失性存储器件。所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括：连接在位线和共源线之间的第一串和第二串；驱动器，其被配置为向连接到所述第一串和第二串的字线、选择线和共源线传送电压；以及读写电路，其被配置为向所述第一串和第二串的存储单元中写入数据或从所述第一串和第二串的存储单元读出数据。并且，在擦除操作期间，所述驱动器被配置为向所述第一串的第一字线和所述第二串的第二字线施加相同的电压，并且向所述第一串的地选择线和所述第二串的地选择线施加不同的电压。
在一些示例实施例中，所述非易失性存储器件和所述控制器可以构成半导体驱动器(固态驱动器)。在其他示例实施例中，所述非易失性存储器件和所述控制器可以构成存储卡。
根据示例实施例，一种非易失性存储器可以包括：存储单元阵列，该存储单元阵列包括连接在位线和共源线之间的第一串和第二串存储单元，所述串各自连接到至少一条字线、至少一条选择线和至少一条地选择线；驱动器，其被配置为向所述字线、选择线、地选择线和共源线施加电压，该驱动器被配置为，在擦除操作期间，向所述第一串的第一字线和所述第二串的第二字线施加相同的电压，并且向所述第一串的第一地选择线和所述第二串的第二地选择线施加不同的电压；以及读写电路，其被配置为向所述第一串和第二串的存储单元写入数据或从所述第一串和第二串的存储单元读出数据。
根据示例实施例，一种存储系统可以包括：非易失性存储器件，该非易失性存储器件包括具有连接在位线和共源线之间的第一串和第二串存储单元的存储单元阵列，所述串各自连接到至少一条字线、至少一条选择线和至少一条地选择线；驱动器，其被配置为向所述字线、选择线、地选择线和共源线施加电压，该驱动器被配置为，在擦除操作期间，向所述第一串的第一字线和所述第二串的第二字线施加相同的电压，并且向所述第一串的第一地选择线和所述第二串的第二地选择线施加不同的电压；以及读写电路，其被配置为向所述第一串和第二串的存储单元写入数据或从所述第一串和第二串的存储单元读出数据；以及控制器，其被配置为控制该非易失性存储器件。
附图说明
从以下结合附图的简要说明，将能更清楚地理解示例实施例。图1-30代表这里所描述的非限制性的示例实施例。
图1是示出根据本发明构思的示例实施例的非易失性存储器件的框图；
图2是示出图1的存储单元阵列的框图；
图3是示出根据本发明构思的示例实施例的图2的存储块之一的透视图；
图4是沿图3的存储块的IV-IV′线截取的截面图；
图5是示出图4的晶体管的结构的截面图；
图6是示出参照图3-图5描述的存储块的等效电路的电路图；
图7是示出参照图3-6描述的存储块的一个NAND(与非)串的截面图；
图8是示出图6的存储块的擦除单元的电路图；
图9是示出图8的擦除单元的擦除操作电压条件的表；
图10是示出根据图9的电压条件的被选择的串的电压变化的时序图
图11是示出根据图10的电压变化的被选择的串的状态的截面图；
图12是示出根据图9的电压条件的未被选择的串的电压变化的时序图；
图13是示出根据图12的电压变化的未被选择的串的状态的截面图；
图14是示出根据本发明构思的示例实施例的图2的存储块的电路图；
图15是示出在擦除操作期间图14的未被选择的串的电压变化的时序图；
图16是示出根据本发明构思的示例实施例的图2的存储块的电路图；
图17是示出根据本发明构思的示例实施例的图2的存储块的电路图；
图18是示出根据本发明构思的示例实施例的图3的存储块的透视图；
图19是示出根据示例实施例的图2的存储块之一的透视图；
图20是沿图19的存储块的XX-XX′线截取的截面图；
图21是示出图19和图20的存储块的擦除操作电压条件的表；
图22是示出根据图21的电压条件的被选择的串的电压变化的时序图；
图23是示出根据图22的电压变化的被选择的串的状态的截面图；
图24是示出根据图22的电压条件的未被选择的串的电压变化的时序图；
图25是示出根据图24的电压变化的未被选择的串的状态的截面图；
图26是示出根据示例实施例的图2的存储块之一的透视图；
图27是沿图26的存储块的XXVII-XXVII′线截取的截面图；
图28是示出包括图1的非易失性存储器件的存储系统的框图；
图29是示出图28的存储系统的示例应用的框图；
图30是示出包括参照图29描述的存储系统的计算系统的示图。
应注意，这些附图是用来示出在本发明构思的特定示例实施例中使用的方法、结构和/或材料的一般特性并补充下面提供的书面描述。然而，这些附图不是按比例的，并且可能未精确地反映任何给定实施例的确切结构或性能特征，并且不应被解释为定义或者限制示例实施例所包含的值或属性的范围。例如，可能为了清楚起见而缩小或放大分子、层、区域和/或结构元件的相对厚度和放置。在不同的附图中相似或相同的参考数字的使用是用来指示存在相似或相同的元件或特征。
具体实施方式
现在将参照附图更充分地描述本发明构思的示例实施例，附图中示出了示例实施例。然而，本发明构思的示例实施例可以用许多不同的形式来实现，并且不应被理解为局限于此处阐述的实施例；相反地，提供这些实施例是为了使本公开全面和完整，并且向本领域普通技术人员充分地传达示例实施例的构思。在附图中，为了清楚起见，层和区域的厚度是放大的。附图中相同的参考数字代表相同的元件，因此将省略对它们的描述。
将会理解到，当一元件被称为“连接”或“耦接”到另一元件时，该元件可以直接连接或耦接到所述另一个元件，或者可以存在居间的元件。相反，当一元件被称为“直接连接”或“直接耦接”到另一个元件时，没有居间的元件存在。相同的数字始终指代相同的元件。此处使用的词语“和/或”包括相关的所列项目中的任何一个或其中的一个或多个的全部组合。用于描述元件或层之间的关系的其他词汇也应当以类似方式解释(例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”、“在...之上”与“直接在...之上”)。
将理解到，尽管此处可能使用词语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因而，下面讨论的第一元件、组件、区域、层或部分也可以被称为第二元件、组件、区域、层或部分，而不会脱离本发明构思的示例实施例的教导。
此处可能使用诸如“在...下面”、“之下”、“低于”、“之上”、“上层”等等的空间关系术语，以便于描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系术语旨在包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“之下”或“下面”的元件的方向将定位为在其他元件或特征“之上”。因而，示范性的术语“下面”能够包含上面和下面两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。
此处使用的术语仅仅是为了描述特定实施例，并非旨在限定本发明构思的示例实施例。此处使用的单数形式“一”、“该”旨在也包括复数形式，除非上下文明确给出相反指示。将进一步理解到，如果此处使用术语“包括”、“包含”，则其表明存在所述的特征、整体、步骤、操作、元件和/或组件，但是并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
此处参照截面图描述了本发明构思的示例实施例，所述截面图是示例实施例的理想化实施例(和中间结构)的示意图。因此，可能发生由于制造技术和/或容差所致与图示的形状有所偏差。因而，示例实施例不应该被理解为局限于此处示出的区域的具体形状，而是应包括例如由于制造所致的形状上的偏差。例如，被图示为矩形的注入区可以具有圆形的或弯曲的特征，和/或在其边缘可以具有渐变的注入浓度(a gradient of implant concentration)，而非从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区(buriedregion)可能导致在掩埋区与通过其进行注入的表面之间的一些注入。因而，附图中示出的区域本质上是示意性的，区域的形状并非旨在示出器件的区域的实际形状，并且并非旨在限制示例实施例的范围。
除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思的示例实施例所属的技术领域内的普通技术人员之一所通常理解的含义相同。还将理解，诸如通常使用的词典中定义的那些术语应该被解释为所具有的含义与它们在相关领域的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。
图1是示出根据本发明构思的示例实施例的非易失性存储器件100的框图。参照图1，非易失性存储器件100可以包括存储单元阵列110、驱动器120、读写电路130和控制逻辑140。存储单元阵列110可以通过字线WL连接到驱动器120，并且可以通过位线BL连接到读写电路30。存储单元阵列110可以包括多个存储单元。例如，在行方向上排列的存储单元可以连接到字线WL，并且在列方向上排列的存储单元可以连接到位线BL。例如，存储单元阵列110可以被配置为每单元存储一个或多个比特。
存储单元阵列110可以包括多个存储块BLK1到BLKz。每个存储块BLK可以包括多个存储单元。可以为每个存储块BLK提供多条字线WL、多条选择线SL以及至少一条共源线CSL。驱动器120可以通过字线WL连接到存储单元阵列110。驱动器120可以被配置为响应于控制逻辑140的控制而操作。驱动器120可以从外部接收地址ADDR。
驱动器120可以被配置为解码所接收的地址ADDR。驱动器120可以使用解码的地址选择字线WL。驱动器120可以被配置为向被选择的字线WL和未被选择的字线WL施加电压。例如，驱动器120可以被配置为在编程操作、读操作或擦除操作时分别向字线施加与编程操作相关联的编程操作电压、与读操作相关联的读操作电压和/或与擦除操作相关联的擦除操作电压。例如，驱动器120可以包括选择和驱动字线的字线驱动器121。
例如，驱动器120可以被配置为选择和驱动选择线SL。例如，驱动器120可以被配置为进一步选择和驱动串选择线SSL和地选择线GSL。例如，驱动器120可以包括选择线驱动器123，其被配置为选择和驱动选择线SL。例如，驱动器120可以被配置为驱动共源线CSL(common source line，CSL)。例如，驱动器120可以包括共源线驱动器125，其被配置为驱动共源线CSL。读写电路130可以通过位线BL连接到存储单元阵列110。读写电路130可以响应于控制逻辑140的控制而操作。读写电路130可以被配置为选择位线BL。
例如，读写电路130可以从外部接收数据DATA，并且将接收的数据写入存储单元阵列110。读写电路130可以从存储单元阵列110读出数据DATA，并且将读出的数据传送到外部。读写电路130可以从存储单元阵列110的第一存储区读出数据，并且将读出的数据写入存储单元阵列110的第二存储区。例如，读写电路130可以被配置为执行回写(copy-back)操作。例如，读写电路130可以包括诸如页缓冲区(或页寄存器)、列选择电路和/或数据缓冲区的公知的组件(未示出)。再例如，读写电路130可以包括诸如感测放大器、写驱动器、列选择电路和/或数据缓冲区的公知的组件(未示出)。
控制逻辑140可以连接到驱动器120和读写电路130。控制逻辑140可以被配置为控制非易失性存储器件100的总体操作。控制逻辑140可以响应于来自外部的控制信号CTRL而操作。
图2是示出图1的存储单元阵列110的框图。参照图2，存储单元阵列110可以包括多个存储块BLK1-BLKz。每个存储块BLK可以具有三维结构(或垂直结构)。例如，每个存储块BLK可以包括在第一到第三方向上延伸的结构。每个存储块BLK可以包括在第二方向上延伸的多个NAND(与非)串(未示出)。可以在第一方向上和第三方向上提供多个NAND串。
每个NAND串可以连接到位线BL、串选择线SSL、地选择线GSL、字线WL和共源线CSL。每个存储块可以连接到多条位线BL、多条串选择线SSL、多条地选择线GSL、多条字线WL和多条共源线CSL。存储块BLK1-BLKz将参照图3详细描述。
图3是示出根据本发明构思的示例实施例的图2的存储块BLK1-BLKz中的一个存储块BLKi的透视图。图4是沿图3的存储块BLKi的IV-IV′线截取的截面图。参照图3和图4，存储块BLKi可以包括在第一方向上和第三方向上延伸的结构。可以提供衬底111。例如，衬底111可以包括掺杂有第一类型杂质(例如，P型杂质)的硅材料。例如，衬底111可以是P型阱(p typewell)(例如，口袋型p阱(pocket p-well))。在下文中，衬底111将被描述为包括P型硅，但是示例实施例不局限于此。
在第一方向上延伸的多个掺杂区311-314可以在衬底111之上。例如，多个掺杂区311-314可以是不同于衬底111的第二类型。例如，多个掺杂区311-314可以是N型。在下文中，第一到第四掺杂区311-314被描述为N型，但是示例实施例不局限于此。在第一方向上延伸的多个绝缘材料112可以在衬底111上方、沿着第二方向位于(例如顺序地提供在)第一掺杂区311和第二掺杂区312之间。例如，多个绝缘材料112和衬底111可以沿第二方向相互间隔一定距离。例如，多个绝缘材料112可以沿第二方向相互间隔一定距离。绝缘材料112可以包括硅氧化物。
多个柱(pillar)113可以(例如，顺序地)在衬底111上方、在第一掺杂区311和第二掺杂区312之间，并且在第二方向上贯穿绝缘材料112。例如，多个柱113可以通过绝缘材料112连接到衬底111。每一个柱113可以由多种材料形成。例如，柱113的表层114可以包括以例如第一类型掺杂的硅材料。例如，表层114可以包括用与衬底111相同类型掺杂的硅材料。在下文中，柱113的表层114将被描述为包括P型硅，但是实施例不局限于此。
柱113的内层115可以由绝缘材料形成。例如，内层115可以包括硅氧化物。绝缘层116可以沿着绝缘材料112、柱113和在第一掺杂区311和第二掺杂区312之间的衬底111的暴露表面。例如，绝缘层116的厚的可以小于绝缘材料112之间的距离的一半。在绝缘材料112的第一绝缘材料的底面上的绝缘层116的部分与低于该第一绝缘材料的第二绝缘材料的顶面上的绝缘层116的部分之间可以是接收除了绝缘材料112和绝缘层116之外的材料的区域。
导电材料211-291可以在第一掺杂区311和第二掺杂区312之间的绝缘层116的暴露表面上。例如，导电材料211可以在衬底111与邻近衬底111的绝缘材料112之间、在第一方向上延伸。导电材料211可以在衬底111与邻近衬底111的绝缘材料112底面上的绝缘层116之间、在第一方向上延伸。
导电材料可以在绝缘材料顶面上的绝缘层116与设置在该绝缘材料上方的绝缘材料底面上的绝缘层116之间、在第一方向延伸。例如，多个导电材料221-281可以在绝缘材料112之间、在第一方向上延伸。导电材料291可以在绝缘材料112上方、在第一方向上延伸。例如，在第一方向上延伸的导电材料211-291可以包括金属材料。例如，在第一方向上延伸的导电材料211-291可以包括导电材料(例如，多晶硅)。
与第一掺杂区311和第二掺杂区312上方的结构类似的结构可以位于第二掺杂区312和第三掺杂区313之间。例如，在第一方向上延伸的多个绝缘材料112，在第二方向上贯穿多个绝缘材料112的、在第一方向上的(例如，在第一方向上顺序地设置的)多个柱113，在多个柱113和多个绝缘材料112的暴露表面上的绝缘层116，以及多个导电材料212-292可以位于第二掺杂区312和第三掺杂区313之间。
与第一掺杂区311和第二掺杂区312上方的结构类似的结构可以位于第三掺杂区313和第四掺杂区314之间。例如，在第一方向上延伸的多个绝缘材料112，在第二方向上贯穿多个绝缘材料112的、在第一方向上的(例如，在第一方向上顺序地设置的)多个柱113，在多个柱113和多个绝缘材料112的暴露表面上的绝缘层116，以及多个导电材料213-293可以位于第三掺杂区313和第四掺杂区314之间。
漏极320可以位于多个柱113上方。例如，漏极320可以包括以第二类型掺杂的硅材料。漏极320可以包括以例如N型杂质掺杂的硅材料。在下文中，漏极320将被描述为包括N型硅，但是实施例不局限于此。每个漏极320的宽度可以例如大于相应的柱113的宽度。例如，漏极320可以是位于柱113的顶面上的垫(pad)型结构。
在第三方向上延伸的导电材料331-333可以位于漏极320之上。导电材料331-333可以在第一方向上(例如，顺序地位于第一方向上)。各个导电材料331-333可以连接到相应的漏极320。例如，漏极320以及在第三方向上延伸的导电材料333可以通过接触插塞(contact plug)相互连接。在第三方向上延伸的导电材料331-333可以包括金属材料。在第三方向上延伸的导电材料331-333可以包括导电材料(例如，多晶硅)。
在图3和图4中，柱113连同绝缘层116的相邻区域以及在第一方向上延伸的多条导电线211-291、212-292和213-293的相邻区域一起，可以形成串。例如，柱113连同绝缘层116的相邻区域以及多条导电线211-291、212-292和213-293的相邻区域一起，可以形成NAND串。NAND串可以包括多个晶体管TS。
图5是示出图4的晶体管TS的结构的截面图。参照图1-5，绝缘层116可以包括至少3个子绝缘层117、118和119。例如，在第一方向上延伸的导电材料233可以邻近子绝缘层119，子绝缘层119例如可以是硅氧化物层。邻近柱113的子绝缘层117可以是例如硅氧化物层。在硅氧化物层117和119之间的子绝缘层118可以是例如硅氮化物层。绝缘层116可以包括氧化层-氮化层-氧化层(Oxide-Nitride-Oxide，ONO)。
导电材料233可以用作栅极(例如，控制栅极)。硅氧化物层119可以是阻挡(blocking)绝缘层。硅氮化物层118可以是电荷存储层。例如，硅氮化物层118可以用作电荷俘获层。邻近柱113的硅氧化物层117可以是例如隧穿(tunneling)绝缘层。柱113的P型硅层114可以用作主体。栅极(例如，控制栅极)233、阻挡绝缘层119、电荷存储层118、隧穿绝缘层117和主体114可以形成晶体管(例如，存储单元晶体管结构)。在下文中，柱113的P型硅114将被称为第二方向主体。
存储块BLKi可以包括多个柱113。存储块BLKi可以包括多个NAND串。存储块BLKi可以包括在第二方向上(例如，垂直于衬底的方向)延伸的多个NAND串。每个NAND串可以包括沿着第二方向的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作串选择晶体管SST。每个NAND串的多个晶体管结构TS中的至少一个可以用作地选择晶体管GST。
栅极(例如，控制栅极)可以对应于在第一方向上延伸的导电材料211-291、212-292和213-293。栅极(例如，控制栅极)可以形成在第一方向上延伸的字线和至少两条选择线(例如，至少一条串选择线SSL和至少一条地选择线GSL)。在第三方向上延伸的导电材料331-333可以连接到NAND串的一端。例如，在第三方向上延伸的导电材料331-333可以用作位线BL。一个存储块BLKi中多个NAND串可以连接到一条位线BL。
可以向NAND串的与位线导电材料331-333相反的一端提供在第一方向上延伸的第二类型掺杂区311-314。在第一方向上延伸的第二类型掺杂区311-314可以用作共源线CSL。存储块BLKi可以包括多个在衬底111的法线方向(第二方向)上延伸的多个NAND串，并且存储块BLKi可以是其中多个NAND串连接到一条位线BL的NAND闪速存储块(例如，电荷俘获型)。
尽管在图3-图5中描述了在第一方向上延伸的导电材料211-291、212-292以及213-293为9层，但是实施例不局限于此。例如，在第一方向上延伸的导电材料211-291、212-292和213-293可以是8层或16层，或更多层。可以在一个NAND串中提供8个、16个或更多晶体管。尽管在图1-图5中的描述了3个NAND串连接到一条位线BL，但实施例不局限于此。例如，在存储块BLKi中“m”个NAND串可以连接到一条位线BL。在第一方向上延伸的导电材料211-291、212-292和213-293的数目以及共源线311-314的数目可以由连接到一条位线BL的NAND串的数目来确定。
尽管在图3-5中描述了3个NAND串连接到在第一方向上延伸的一个导电材料，但实施例不局限于此。例如，“n”个NAND串可以连接到在第一方向上延伸的一个导电材料。在这种情况下，位线331-333的数目可以由连接到在第一方向上延伸的一个导电材料的NAND串的数目确定。
图6是示出参照图3-5描述的存储块BLKi的等效电路的电路图。参照图3-6，NAND串NS11-NS31可以在第一位线BL1与共源线CSL之间。第一位线BL1可以对应于在第三方向上延伸的导电材料331。NAND串NS12-NS32可以在第二位线BL2与共源线CSL之间。第二位线BL2可以对应于在第三方向上延伸的导电材料332。NAND串NS13-NS33可以在第三位线BL3与共源线CSL之间。第三位线BL3可以对应于在第三方向上延伸的导电材料333。
每个NAND串NS的串选择晶体管SST可以连接到相应的位线BL。每个NAND串NS的地选择晶体管GST可以连接到共源线CSL。存储单元MC(例如，MC1-MC7)可以在每个NAND串NS的串选择晶体管SST与地选择晶体管GST之间。
在下文中，以行和列为单元来描述NAND串NS。共同连接到一条位线BL的NAND串NS11-NS31可以形成一列。例如，连接到第一位线BL1的NAND串NS11-NS31可以是第一列。连接到第二位线BL2的NAND串NS12-NS32可以是第二列。连接到第三位线BL3的NAND串NS13-NS33可以是第三列。连接到一条串选择线SSL的NAND串NS可以形成一行。例如，连接到第一串选择线SSL1的NAND串NS11-NS31可以是第一行。连接到第二串选择线SSL2的NAND串NS21-NS23可以是第二行。连接到第三串选择线SSL3的NAND串NS31-NS33可以是第三行。
在每个NAND串NS中可以定义高度。例如，在每个NAND串NS中，邻近地选择晶体管GST的存储单元MC1的高度可以是1。在每个NAND串NS中，随着存储单元变得更靠近串选择晶体管SST，该存储单元的高度可以增加。在每个NAND串NS中，邻近串选择晶体管SST的存储单元MC7的高度可以是7。尽管相对于高度描述了示例实施例，但是这样的描述仅仅为了清楚的说明，示例实施例不局限于具体的方向。
在同一行中的NAND串NS可以共用串选择线SSL。在不同行中的NAND串NS可以连接到不同的串选择线SSL。NAND串NS中的在同一行中具有相同高度的存储单元可以共用字线。在相同高度的、不同行中的NAND串NS的字线WL可以共同连接在一起(connected in common)。例如，在其中导电材料211-291、212-292和213-293在第一方向上延伸的层中，字线WL可以共同连接在一起。例如，在第一方向上延伸的导电材料211-291、212-292和213-293可以通过触点(contact)连接到上层。在第一方向上延伸的导电材料211-291、212-292和213-293可以在上层共同连接在一起。
在同一行中的NAND串NS可以共用地选择线GSL。在不同行中的NAND串NS可以连接到不同的地选择线GSL。共源线CSL可以公共连接到NAND串NS。例如，第一到第四掺杂区311-314可以在衬底111上的有源区(active region)中连接。例如，第一到第四掺杂区311-314可以通过触点连接到上层。第一到第四掺杂区311-314可以在上层共同连接在一起。
如图6所示，相同高度的字线WL可以共同连接在一起。当选择了特定字线WL时，连接到该特定字线WL的所有NAND串NS都可以被选择。在不同行中的NAND串NS可以连接到不同的串选择线SSL。通过选择串选择线SSL1-SSL3，连接到同一字线WL的NAND串NS中的未被选择的行的NAND串NS可以与位线BL1-BL3分开。通过选择串选择线SSL1-SSL3之一可以选择一行NAND串NS。通过选择位线BL1-BL3可以以列为单元选择被选择的行的NAND串NS。
图7是示出参照图3-6描述的存储块BLKi的一个NAND串NS的横断面图。例如，示出了第一行和第二列的NAND串NS12。参照图6和图7，地电压Vss可以被施加到第一字线(WL1)221、第二字线(WL2)231、第三字线(WL3)241、第六字线(WL6)271和第七字线(WL7)281。相应于第一到第三存储单元MC1-MC3以及第六存储单元MC6和第七存储单元MC7的第二类型的主体114的区域可以保持第一类型(例如，P型)。
例如，第一电压V1可以被施加到地选择线(GSL1)211。第一电压V1可以是电平高于地选择晶体管GST的阈值电压的正电压。通过第一电压V1，与地选择晶体管GST相对应的第二方向的主体114的区域可以被反转成第二类型(例如，N型)(参照N1)。在与地选择晶体管GST相对应的第二方向的主体114中可以形成沟道N1。
由于第一电压V1的边缘场(fringing field)的影响，地选择晶体管GST的沟道N1可以沿着第二方向延伸。例如，由于第一电压V1的边缘场的影响，地选择晶体管GST的沟道N1可以连接到第一掺杂区311和第二掺杂区312。第一掺杂区311和第二掺杂区312、以及地选择晶体管GST的沟道N1可以被控制为具有相同的类型(例如，N型)。地选择晶体管GST的共源线CSL和沟道N1可以相互电连接。
例如，可以向第四字线WL4)251施加第二电压V2，并且可以向第五字线(WL5)261施加第三电压V3。第二电压V2和第三电压V3分别可以是电平高于存储单元MC4和存储单元MC5的阈值电压的正电压。通过第二电压V2和第三电压V3可以反转第四存储单元MC4和第五存储单元MC5的第二方向的主体114。可以在第四存储单元MC4和第五存储单元MC5中形成沟道。由于第二电压V2和第三电压V3的边缘场的影响，第四存储单元MC4和第五存储单元MC5的沟道可以连接到一个沟道N2。
例如，第四电压V4可以被施加到串选择线(SSL1)291。第四电压V4可以是正电压。串选择晶体管SST的第二方向的主体114可以被反转。可以在串选择晶体管SST中形成沟道N3。由于第四电压V4的边缘场的影响，串选择晶体管SST的沟道N3可以连接到漏极320。串选择晶体管SST的沟道N3和漏极320可以相互电连接。
当电平高于地选择晶体管GST的阈值电压的正电压被施加到地选择线(GSL1)211时，地选择晶体管GST的沟道可以被电连接到包括掺杂区311和312的共源线(CSL)。当电平高于串选择晶体管SST的阈值电压的正电压时，串选择晶体管SST的沟道可以连接到漏极320。当电平高于存储单元MC1-MC7的阈值电压的正电压被施加到相邻的字线WL时，相应存储单元MC的沟道可以被电连接。
由于边缘场的影响，地选择晶体管GST的沟道和存储单元MC1-MC7的沟道可以被连接。由于边缘场的影响，串选择晶体管SST的沟道和存储单元MC1-MC7的沟道可以被连接。当正电压(电平高于阈值电压的电压)被施加到地选择线(GSL1)211时，第一到第七字线(WL1-WL7)221-281、以及串选择线(SSL)291时，漏极320、串选择晶体管SST的沟道、存储单元MC1-MC7的沟道、地选择晶体管GST的沟道以及共源线(CSL)掺杂区域311-312可以被电连接。NAND串NS12可以被选择。
例如，当向串选择线(SSL1)291施加低于串选择晶体管SST的阈值电压的电压或地电压Vss时，串选择晶体管SST的沟道区可以不被反转。尽管向字线(WL1-WL7)211-281以及地选择线(GSL)211施加了正电压，NAND串NS12仍然可以与位线(BL2)332电绝缘。NAND串NS12可以未被选择。
图8是示出图6的存储块BLKi的擦除单元EU的电路图。参照图8，可以以存储块BLKi的一行NAND串NS为单位，例如以地选择线GSL为单位，执行擦除操作。图9是示出图8的擦除单元EU的擦除操作电压条件的表。参照图8和图9，在擦除操作期间，NAND串NS可以被分成被选择的串和未被选择的串。被选择的串可以表示将要擦除的NAND串。未被选择的串可以表示禁止擦除的NAND串。例如，将会描述第一行中的NAND串NS11-NS13被选择，并且第二行的NAND串NS21-NS23和第三行的NAND串NS31-NS33未被选择。
被选择的NAND串NS11-NS13的串选择线SSL1可以被浮置。可以控制未被选择的NAND串NS21-NS23和NS31-NS33的串选择线SSL2和SSL3的电压，使其从地电压Vss到第二擦除禁止电压Vm2。可以向被选择的和未被选择的串NS11-NS13、NS21-NS23以及NS31-NS33的字线WL1-WL7施加地电压Vss。可以浮置被选择的串NS11-NS13的地选择线GSL1。可以控制未被选择的串NS21-NS23和NS31-NS33的地选择线GSL2-GSL3的电压，使其从地电压Vss到第一擦除禁止电压Vm1。可以浮置共源线CSL，并且可以向衬底111施加擦除电压Vers。
图10是示出根据图9的电压条件的被选择的串NS11-NS13的电压变化的时序图。图11是示出根据图10的电压变化的被选择的串NS12的状态的截面图。参照图10和图11，在第一时间t1，可以向衬底111施加擦除电压Vers。衬底111和第二方向的主体114可以是以相同类型(例如，P型)掺杂的硅材料。擦除电压Vers可以被传送给第二方向的主体114。可以向字线(WL1-WL7)221-281施加地电压Vss。可以向存储单元MC1-MC7的栅极(例如，控制栅极)施加地电压Vss，并且可以向第二方向的主体114施加擦除电压Vers。可以根据Fowler-Nordheim隧穿偏置存储单元MC1-MC7。
地选择线(GSL1)211可以被浮置。当第二方向的主体114的电压变成擦除电压Vers时，通过耦合(coupling)地选择线(GSL1)211的电压也可以发生改变。例如，地选择线(GSL1)211的电压可以变成第一耦合电压Vc1。第一耦合电压Vc1和擦除电压Vers之间的电压差可以小于地电压Vss和擦除电压Vers之间的电压差。可能不产生Fowler-Nordheim隧穿。地选择晶体管GST可以被禁止擦除。类似地，串选择线(SSL1)291的电压可以变成第二耦合电压Vc2。串选择晶体管SST可以被禁止擦除。
例如，第二方向的主体114可以是第一类型(例如，P型)的硅材料，并且漏极320可以是第二类型(例如，N型)的硅材料。第二方向的主体114和漏极320可以形成PN结。因此，施加到第二方向的主体114的擦除电压Vers可以通过漏极320传送给位线(BL2)332。
图12是示出根据图9的电压条件的未被选择的串NS21-NS23和NS31-NS33的电压变化的时序图。图13是示出根据图12的电压变化的未被选择的串NS22的状态的截面图。参照图12和图13，可以在第二时间t2向地选择线(GSL2)212施加第一擦除禁止电压Vm1。例如，可以设定第一擦除禁止电压Vm1以产生地选择晶体管GST的沟道INV。地选择晶体管GST的沟道INV可以将第二方向的主体114与衬底111电隔离。尽管在第一时间t1向衬底111施加了擦除电压Vers，该擦除电压Vers也可以不被传送到第二方向的主体114。尽管向字线WL1-WL7施加了地电压Vss，存储单元MC1-MC7也可以不被擦除。
如参照图10和图11所述，擦除电压Vers可以被传送到位线(BL2)332。高电压可以被传送到位线(BL2)332。位线(BL2)332的高电压可以被传送到漏极320。当串选择线(SSL2)292的电压电平为低时，在串选择线(SSL2)292和漏极320之间可以产生栅致漏极泄漏(GIDL)。当产生GIDL时，可以产生热空穴。产生的热空穴可以被注入到第二方向的主体114。由于在漏极320和第二方向的主体114之间产生电流，所以高电压可以被传送到第二方向的主体114。当第二方向的主体114的电压上升时，存储单元MC1到MC7可以被擦除。
为了避免上述局限性，可以向串选择线(SSL2)292施加第二擦除禁止电压Vm2。第二擦除禁止电压Vm2可以是正电压。可以设定第二擦除禁止电压Vm2以防止漏极320和串选择线(SSL2)292之间的GIDL。例如，第二擦除禁止电压Vm2可以具有低于串选择晶体管SST的阈值电压的电平。第二擦除禁止电压Vm2可以具有高于串选择晶体管SST的阈值电压的电平。可以在第二时间t2向串选择线(SSL1)292施加第二擦除禁止电压Vm2。可以在第一时间t1之前向串选择线(SSL1)292施加第二擦除禁止电压Vm2。
图14是示出根据本发明构思的示例实施例的图6的存储块BLKi的电路图。与图6的存储块BLKi相比，在存储块BLKi-1的每个NAND串NS中的字线WL1-WL6与共源线CSL之间有两条地选择线。例如，第一行的NAND串NS11-NS13可以连接到地选择线GSL11和GSL21。第二行的NAND串NS21-NS23可以连接到地选择线GSL12和GSL22。第三行的NAND串NS31-NS33可以连接到地选择线GSL13和GSL23。在擦除操作期间，除了地选择线GSL11和GSL21被浮置之外，被选择的串NS11-NS13的电压条件可以类似于参照图9-13描述的电压条件。
图15是示出在擦除操作期间图14的未被选择的串NS21-NS23和NS31-NS33的电压变化的时序图。参照图14和图15，除了地选择线GSL12、GSL22、GSL13和GSL23的电压变化之外，未被选择的串NS21-NS23和NS31-NS33的电压变化可以类似于参照图9-13描述的电压变化。在擦除操作时，可以向邻近共源线的地选择线GSL12和GSL13施加第三擦除禁止电压Vm3，并且可以向邻近字线WL1-WL6的地选择线GSL22和GSL23施加第四擦除禁止电压Vm4。
例如，第三擦除禁止电压Vm3可以具有高于第四擦除禁止电压Vm4的电平。第三擦除禁止电压Vm3的电平可以高于参照图9-13描述的第一擦除电压Vm1的电平。邻近共源线CSL的地选择线GSL12和GSL13与衬底111之间的电压差可以小于参照图9-13的衬底111与地选择线GSL之间的电压差。由于邻近共源线CSL的地选择线GSL12和GSL13与衬底111之间的电压差所致的GIDL可以被减少。
尽管在图14和图15中描述了在每个NAND串NS中有两条地选择线GSL，但是也可以在每个NAND串NS中有一条邻近共源线CSL的地选择线GSL和一条邻近地选择线GSL的伪字线。
图16是示出根据示例实施例的图6的存储块BLKi的电路图。与存储块BLKi-1相比，在图16的存储块BLKi-2的每个NAND串NS中的字线WL1-WL5与位线BL之间可以有两条串选择线。类似于参照图14和图15的未被选择的串NS21-NS23和NS31-NS33的地选择线GSL12、GSL22、GSL13和GSL23所描述的，可以向未被选择的串NS21-NS23和NS31-NS33的串选择线SSL12、SSL22、SSL13和SSL23提供不同的电压。
例如，在每个未被选择的NAND串NS中，可以向邻近位线BL的串选择线施加第一串电压，并且可以向邻近字线WL的串选择线施加电平比第一串电压低的电压。例如，可以设定第一和第二串电压的电平以避免位线BL和/或漏极320与第二方向的主体114之间的GIDL。类似于参照图14和图15所描述的，在每个NAND串NS中可以有一条串选择线SSL和邻近该串选择线SSL的伪字线。
图17是示出根据本发明构思的示例实施例的图6的存储块BLKi的电路图。与存储块BLKi-2相比，在存储块BLKi-3的每个NAND串NS中串选择线SSL可以电连接。已经参照图9-17描述了存储块BLKi和存储块BLKi-1到BLKi-3，在存储块BLKi-1到BLKi-3中，在每个NAND串中有一条或两条串选择线SSL和/或一条或两条地选择线GSL。将理解到，在每个NAND串中也可以有三条或更多条串选择线或地选择线。由于根据相对于图17描述的示例实施例，在每个NAND串NS中至少两条串选择线SSL可以相互电连接，因此在每个NAND串NS中至少两个可以相互电连接。
例如，在每个NAND串NS中可以有至少两条地选择线GSL。可以为每个NAND串NS提供一条地选择线GSL和至少一条邻近该地选择线GSL的伪字线。可以为每个NAND串NS提供至少一条地选择线GSL和至少一条伪字线。至少两条串选择线SSL和/或至少两条伪字线可以电连接。可以为每个NAND串NS提供至少两条串选择线SSL。可以为每个NAND串NS提供至少一条串选择线SSL和至少一条伪字线。可以为每个NAND串NS提供至少一条串选择线SSL和至少一条伪字线。至少两条地选择线GSL和至少两条伪字线可以电连接。
图18是示出根据本发明构思的示例实施例的图3的存储块BLKi’的透视图。与图3的存储块BLKi相比，柱113’可以具有方柱形状。在沿第一方向设置的柱113’之间可以是绝缘材料101。例如，绝缘材料101可以在第二方向上延伸以连接到衬底111。绝缘材料101可以在除了其中提供有柱113’的区域之外的区域、在第一方向上延伸。参照图3描述的在第一方向上延伸的导电材料211-291、212-292和213-293可以被绝缘材料101分隔成两个部分211a-291a和211b-291b、212a-292a和212b-292b、以及213a-293a和213b-293b。导电材料的被分隔的部分211a-291a和211b-291b、212a-292a和212b-292b、以及213a-293a和213b-293b可以电绝缘。
在第一掺杂区311和第二掺杂区312中，每个柱113’连同在第一方向上延伸的导电材料的部分211a-291a以及绝缘层116一起可以是一个NAND串NS，并且每个柱113’连同在第一方向上延伸的导电材料的部分211b-291b以及绝缘层116一起可以是另一个NAND串NS。在第二掺杂区312和第三掺杂区313中，每个柱113’连同在第一方向上延伸的导电材料的部分212a-292a以及绝缘层116一起可以是一个NAND串NS，并且每个柱113’连同在第一方向上延伸的导电材料的部分212b-292b以及绝缘层116一起可以是另一个NAND串NS。
在第三掺杂区313和第四掺杂区314中，每个柱113’连同在第一方向上延伸的导电材料的部分213a-293a以及绝缘层116一起可以是一个NAND串NS，并且每个柱113’连同在第一方向上延伸的导电材料的另一部分213b-293b以及绝缘层116一起可以是另一个NAND串NS。通过将在第一方向上延伸的导电材料211a-291a与导电材料211b-291b电绝缘，每个柱113’可以形成两个NAND串NS，从而利用绝缘层101，在每个柱113’的两侧各有一个NAND串。
类似于参照图5-17描述的示例实施例，在擦除操作期间，通过控制提供给未被选择的NAND串NS的地选择线GSL的电压，在存储块BLKi’中，可以以一行NAND串NS为单位执行擦除操作。类似于参照图5-17描述的示例实施例，在擦除操作期间，通过控制未被选择的NAND串NS的串选择线SSL的电压，可以避免在位线BL和/或漏极320与串选择晶体管SST之间的GIDL。类似于参照图5-17描述的示例实施例，可以为每个NAND串NS提供至少一条串选择线SSL和至少一条地选择线GSL。类似于参照图5-17描述的示例实施例，当为每个NAND串提供两条或更多选择线时，提供给所述选择线的电压的电平可以是不同的。
图19是示出根据第二实施的图2的存储块BLK1-BLKz中的一个存储块BLKj的透视图。图20是沿图19的线XX-XX′截取的截面图。参照图19和图20，除了衬底111的第二类型阱315为在柱113下面的板式(plate type)导体之外，存储块BLKj可以被配置为类似于参照图4-17描述的存储块。图21是示出图19和图20的存储块BLKj的擦除操作电压的表。参照图8和图19-21，第一行的NAND串NS11-NS13将被描述为被选择，第二行的NAND串NS21-NS23和第三行的NS31-NS33将被描述为未被选择。
被选择的串NS11-NS13的串选择线SSL1可以被浮置。可以控制未被选择的串NS21-NS23和NS31-NS33的串选择线SSL2和SSL3的电压，使其从地电压Vss到第六擦除禁止电压Vm6。可以控制所述被选择的和未被选择的串NS11-NS13、NS21-NS23和NS31-NS33的字线WL1-WL7，使其从浮置状态到地电压Vss。可以控制被选择的串NS11-NS13的地选择线GSL1，使其从地电压Vss到浮置状态。可以控制未被选择的串NS21-NS23和NS31-NS33的地选择线GSL2和GSL3，使其从地电压Vss到第五擦除禁止电压Vm5。共源线CSL可以被浮置。可以控制衬底111的电压，使其从预电压Vpre到擦除电压Vers。
图22是示出根据图21的电压条件的被选择的串NS11-NS13的电压变化的时序图。图23是示出根据图22的电压变化的被选择的串NS11-NS13中的一个被选择的串NS12的状态的截面图。参照图21和图22，可以在第三时间t3向衬底111施加预电压Vpre。衬底111可以被以第一类型(例如，P型)掺杂，并且共源线(CSL)315可以被以第二类型(例如，N型)掺杂。衬底111和共源线(CSL)315可以形成PN结。施加到衬底111的预电压(Vpre)可以被传送到共源线(CSL)315。
预电压Vpre可以被传送到共源线(CSL)315，并且地电压Vss可以被施加到地选择线(GSL1)211。共源线(CSL)315与地选择线(GSL1)211之间的电压差可以产生热空穴。产生的热空穴可以被传送到沟道区114。可以产生从共源线CSL到沟道区114的电流。沟道区114的电压可以上升。随着沟道区114的电压上升，可以产生耦合。通过耦合的影响，字线(WL1-WL7)221-281以及串选择线(SSL1)291的电压可以升高。
在第四时间t4可以浮置地选择线(GSL1)211，并且可以向衬底111施加擦除电压Vers。施加到衬底111的擦除电压Vers可以被传送到共源线(CSL)315。由于共源线(CSL)315的电压上升，共源线(CSL)315与地选择线(GSL1)211之间的电压差可以增大。在共源线(CSL)315与地选择线(GSL1)211之间可以不断地产生热空穴。产生的热空穴可以进入沟道区114。沟道区114的电压可以上升。
由于地选择线(GSL1)211被浮置，所以地选择线(GSL1)211也可以受耦合的影响。例如，地选择线(GSL1)211可以受到来自共源线(CSL)315和沟道区114的耦合的影响。地选择线(GSL1)211的电压可以上升。可以在第五时间t5向字线(WL1-WL7)221-281施加地电压Vss。沟道区114的电压可以上升到第四电压V4。字线(WL1-WL7)221-281与沟道区114之间的电压差可以产生Fowler-Nordheim隧穿。存储单元MC1-MC7可以被擦除。
由于耦合地选择线(GSL1)211的电压可以上升到第三耦合电压Vc3。例如，第三耦合电压Vc3与第四电压V4之间的电压差可以不导致Fowler-Nordheim隧穿。地选择晶体管GST可以避免被擦除。由于耦合串选择线(SSL1)291的电压可以上升到第四耦合电压Vc4。例如，第四耦合电压Vc4与第四电压V4之间的电压差可以不导致Fowler-Nordheim隧穿。串选择晶体管SST可以避免被擦除。
图24是示出根据图22的电压条件的未被选择的串NS21-NS23和NS31-NS33的电压变化的时序图。图25是示出根据图24的电压变化的未被选择的串NS21-NS23和NS31-NS33中的一个未被选择的串NS22的状态的截面图。参照图8、图24和图25，可以在第四时间t4向地选择线(GSL2)212施加第一擦除禁止电压Vm5。例如，可以设定第五擦除禁止电压Vm5以避免由于共源线(CSL)与地选择线(GSL2)212之间的电压差产生热空穴。当热空穴的产生被避免和/或减少时，沟道区114的电压可以不发生变化。例如，沟道区114的电压可以保持在地电压Vss。
类似于参照图4-17所描述的，可以向串选择线(SSL)292施加第六擦除禁止电压Vm6以避免由漏极320与串选择线(SSL2)292之间的电压差所引起的GIDL。例如，可以在第四时间t4，在第五时间t5之前，和/或在第六时间t6之前施加第六擦除禁止电压Vm6。尽管在图19-24中描述了向未被选择的串NS21-NS23和NS31-NS33的地选择线GSL2和GSL3施加第五擦除禁止电压Vm5，但是施加到地选择线GSL2和GSL3的第五擦除禁止电压Vm5的电平可以改变。
例如，第五擦除禁止电压Vm5可以具有与共源线CSL的预电压Vpre相对应的第一电平。可以设定第五擦除禁止电压Vm5的第一电平以避免由于预电压Vpre与第五擦除禁止电压Vm5的第一电平之间的差所致产生热空穴。例如，第五擦除禁止电压Vm5可以具有与共源线CSL的擦除电压Vers相对应的第二电平。可以设定第五擦除禁止电压Vm5的第二电平以避免由于擦除电压Vers与第五擦除禁止电压Vm5的第二电平之间的差所致产生热空穴。
类似于参照图4-17描述的，在每个NAND串中可以包括至少两条地选择线GSL。在每个NAND串NS中可以包括一条地选择线GSL和至少一条邻近该地选择线GSL的伪字线。在每个NAND串NS中可以包括至少一条地选择线GSL和至少一条伪字线。至少两条串选择线SSL和/或至少两条伪字线可以电连接。在每个NAND串NS中可以包括至少两条串选择线SSL。在每个NAND串NS中可以包括至少一条串选择线SSL和至少一条伪字线。在每个NAND串NS中可以包括至少一条串选择线SSL和至少一条伪字线。至少两条地选择线GSL和至少两条伪字线可以电连接。
当为每个NAND串NS提供两条或更多串选择线SSL时，施加到串选择线SSL的电压的电平可以有所不同。当为每个NAND串NS提供两条或更多地选择线GSL时，施加到地选择线GSL的电压的电平可以有所不同。
图26是示出根据本发明构思的示例实施例的图2的存储块BLK1-BLKi中的一个存储块BLKp的透视图。图27是沿图26的线XXVII-XXVII’截取的截面图。参照图26和图27，字线221’-281’可以是板式导体。绝缘层116’可以是柱113’上的表层116’。柱113’的中间层114’可以包括例如P型硅。柱113’的中间层114’可以用作第二方向的主体114’。柱113’的内层115’可以包括绝缘材料。存储块BLKp的擦除操作可以与参照图19-24描述的存储块BLKj的擦除操作类似地执行。因此，此处将省略对其的详细说明。
如上所述，通过偏置连接到一条位线BL的多个NAND串NS的地选择线，可以独立地擦除连接到所述位线BL的多个NAND串NS。非易失性存储器件100的擦除操作的单元可以减小。当非易失性存储器件100的擦除操作的单元减小时，可以减少执行诸如合并(merge)和碎片收集(garbagecollection)之类的后台操作所需的时间。可以提高非易失性存储器件100的操作速度。当擦除操作的单元减小时，可以降低在特定擦除单元被作为损坏处理时被无效的存储容量。因此，可以提高非易失性存储器件100的存储容量的利用率。
图28是示出包括图1的非易失性存储器件100的存储系统1000的框图。参照图28，存储系统1000可以包括非易失性存储器件1100和控制器1200。非易失性存储器件1100可以如参照图1-27所描述的那样配置和操作。控制器1200可以连接到主机和非易失性存储器件1100。响应于来自主机的请求，控制器1200可以被被配置为存取非易失性存储器件1100。例如，控制器1200可以被配置为控制非易失性存储器件1100的读操作、写操作、擦除操作和/或后台操作。控制器1200可以被配置为提供在非易失性存储器件1100和主机之间的接口。控制器1200可以被配置为驱动用于控制非易失性存储器件1100的固件。
例如，如参照图1所述，控制器1200可以被配置为向非易失性存储器件1100提供控制信号CTRL和地址ADDR。控制器1200可以被配置为与非易失性存储器件1100交换数据。例如，控制器1200还可以包括公知的组件，诸如随机存取存储器(RAM)、处理单元、主机接口和/或存储接口。RAM可以被用作处理单元的操作存储器、非易失性存储器件1100与主机之间的高速缓冲存储器、以及非易失性存储器件1100与主机之间的缓冲存储器。处理单元可以控制控制器1200的总体操作。
主机接口可以包括用于在主机与控制器1200之间执行数据交换的协议。例如，控制器1200可以被配置为通过多种接口协议中的至少一个与外部设备(主机)通信，所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议和集成驱动电子(IDE)协议。存储接口可以与非易失性存储器件1100接口。例如，存储接口可以包括NAND(与非)和/或NOR(或非)接口。
存储系统1000可以被配置为包括纠错块。纠错块可以被配置为使用纠错码ECC检测和纠正从非易失性存储器件1100读出的数据的错误。例如，纠错块可以是控制器1200的组件。纠错块可以是非易失性存储器件1100的组件。
控制器1200和非易失性存储器件1100可以集成到一个半导体器件中。例如，控制器1200和非易失性存储器件1100可以集成到一个半导体器件中，成为存储卡。例如，控制器1200和非易失性存储器件1100可以集成到一个半导体器件中，成为诸如PC卡(个人计算机存储卡国际协会(PersonalComputer Memory Card International Association，PCMCIA))、紧凑闪速(Compact Flash，CF)卡，智能媒体(Smart Media，SM和SMC)卡、记忆棒、多媒体卡(MMC、RS-MMC和MMCmicro)、SD卡(SD、miniSD、microSD和SDHC)和/或通用闪速存储器(Universal Flash Storage，UFS)的存储卡。
控制器1200和非易失性存储器件1100可以集成到一个半导体器件中，以形成半导体驱动器(固态驱动器(Solid State Drive，SSD))。半导体驱动器(SSD)可以包括被配置为在半导体存储器中存储数据的存储设备。当存储系统1000被用作半导体驱动器(SSD)时，可以提高连接到存储系统1000的主机的操作速度。
再例如，存储系统1000可以是多种电子设备的组件之一，所述电子设备诸如超移动PC(Ultra Mobile PC，UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网桌、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航设备、黑匣子、数码相机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下发送/接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成车联网(telematics network)的各种电子设备之一、RFID器件和/或构成计算系统的各种组件之一。
例如，非易失性存储器件1100和/或存储系统1000可以以各种类型的封装来安装。非易失性存储器件1100和/或存储系统1000可以使用多种方法封装，诸如层叠封装(Package on Package，PoP)、球栅阵列(Ball grid array，BGA)、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic LeadedChip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In-Line Package，PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶圆内裸片形式(Die in Wafer Form)、板上芯片(Chip On Board，COB)、陶瓷双列直插封装(Ceramic Dual In-LinePackage，CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flat Pack，TQFP)、小外型集成电路(SmallOutline Integrated Circuit，SOIC)、缩小外型封装(Shrink Small OutlinePackage，SSOP)、薄型小外形封装(Thin Small Outline Package，TSOP)、系统级封装(System In Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶圆级结构封装(Wafer-level Fabricated Package，WFP)和/或晶圆级处理堆叠封装(Wafer-Level Processed Stack Package，WSP).
图29是示出图28的存储系统1000的示例应用的示图。参照图29，存储系统2000可以包括非易失性存储器件2100和控制器2200。非易失性存储器件2100可以包括多个非易失性存储器芯片。多个非易失性存储器芯片可以被分成多个组。多个非易失性存储器芯片的每组可以被配置为通过一个公共通道与控制器2200通信。在图29中，多个非易失性存储器芯片被显示为通过第一通道CH1到第k通道CHk与控制器2200通信。每个非易失性存储器芯片可以与参照图1-27所描述的非易失性存储器件100类似地配置。在图29中，多个非易失性存储器芯片被显示为连接到一个通道。然而，也可以修改存储系统2000以使得一个非易失性存储器芯片可以连接到一个通道。
图30是示出包括参照图29描述的存储系统2000的计算系统3000的示图。参照图30，计算系统3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400和/或存储系统2000。存储系统2000可以电连接到CPU 3100、RAM 3200、用户接口3300和/或电源3400。由CPU 3100通过用户接口3300提供的或处理的数据可以存储在存储系统2000中。
在图30中，非易失性存储器件2100被显示为通过控制器2200连接到系统总线3500。然而，非易失性存储器件2100可以被配置为直接连接到系统总线3500。在图30中，示出了参照图29描述的存储系统2000。然而，也可以将存储系统2000替换为参照图28描述的存储系统1000。例如，计算系统3000可以被配置为包括参照图28和29描述的存储系统1000和2000的全部。
虽然已经详细地示出和描述了示例实施例，但本领域普通技术人员将理解，可以在其中做出形式和细节上的各种变化而不会偏离权利要求的精神和范围。

Claims (15)

1.一种操作方法，包括：
浮置连接到位线的第一串的地选择线；
向连接到所述位线的第二串的地选择线施加擦除禁止电压；以及
向所述第一串和第二串施加擦除操作电压，
其中，施加擦除操作电压包括：
向连接到所述第一串和第二串的多条字线施加地电压，以及
向连接到所述第一串和第二串的共源线施加擦除电压。
2.如权利要求1所述的操作方法，其中，所述第一串和第二串包括在垂直于衬底的方向上堆叠的多个存储单元。
3.如权利要求1所述的操作方法，其中，所述擦除禁止电压大于连接到所述第二串的地选择线的地选择晶体管的阈值电压。
4.如权利要求1所述的操作方法，还包括：
向所述第二串的第二地选择线施加第二擦除禁止电压。
5.如权利要求4所述的操作方法，其中，所述第二擦除禁止电压小于所述擦除禁止电压。
6.如权利要求4所述的操作方法，其中，所述第二擦除禁止电压大于连接到所述第二串的第二地选择线的第二地选择晶体管的阈值电压。
7.如权利要求4所述的操作方法，还包括：
向所述第二串的串选择线施加第三擦除禁止电压。
8.一种非易失性存储器件，包括：
存储单元阵列，其包括连接在位线和共源线之间的第一串和第二串存储单元，所述串各自连接到至少一条字线、至少一条选择线以及至少一条地选择线；
驱动器，其被配置为向所述字线、选择线、地选择线和所述共源线施加电压，该驱动器被配置为在擦除操作期间，向所述第一串的第一字线和所述第二串的第二字线施加相同的电压，并且浮置所述第一串的第一地选择线和向所述第二串的第二地选择线施加擦除禁止电压；以及
读写电路，其被配置为向所述第一串和第二串的存储单元写入数据以及从所述第一串和第二串的存储单元读出数据，
其中，所述驱动器被配置为，在擦除操作期间，向所述第一字线和第二字线施加地电压，以及向所述共源线施加擦除电压。
9.如权利要求8所述的非易失性存储器件，其中，所述驱动器被配置为，在擦除操作期间，向连接到所述第二串的第三地选择线施加第二擦除禁止电压。
10.如权利要求9所述的非易失性存储器件，其中，所述第二地选择线在所述第三地选择线与所述共源线之间，并且
所述第二擦除禁止电压小于所述擦除禁止电压。
11.如权利要求8所述的非易失性存储器件，其中，所述第一串和第二串的存储单元在垂直于衬底的方向上堆叠。
12.如权利要求8所述的非易失性存储器件，其中所述第一字线和第二字线被电连接。
13.一种存储系统，包括：
非易失性存储器件，包括，
存储单元阵列，其具有连接在位线和共源线之间的第一串和第二串存储单元，所述串各自连接到至少一条字线、至少一条选择线以及至少一条地选择线；
驱动器，其被配置为向所述字线、选择线、地选择线和所述共源线施加电压，该驱动器被配置为，在擦除操作期间，向所述第一串的第一字线和所述第二串的第二字线施加相同的电压，并且向所述第一串的第一地选择线和所述第二串的第二地选择线施加不同的电压；以及
读写电路，其被配置为向所述第一串和第二串的存储单元写入数据以及从所述第一串和第二串的存储单元读出数据；以及，
控制器，其被配置为控制所述非易失性存储器件，
其中，所述驱动器被配置为，在擦除操作期间，向所述第一字线和第二字线施加地电压，以及向所述共源线施加擦除电压。
14.一种半导体驱动器(固态驱动器)，包括如权利要求13所述的存储系统。
15.一种存储卡，包括如权利要求13所述的存储系统。
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