JP2010040125A - 不揮発性半導体記憶装置の消去方法 - Google Patents

Abstract

【課題】消去単位が大容量化しても、製造工程の変更が不要で、消去Ｖｔ分布および消去時間を従来と同等にできる不揮発性半導体記憶装置の消去方法を提供すること。
【解決手段】不揮発性半導体記憶装置として規定されている消去単位を、それより小さい複数の内部消去ユニットで構成した不揮発性半導体記憶装置とし、消去ベリファイ時に或る内部消去ユニットでフェイルを検出したとき、そのフェイル情報を記憶してその内部消去ユニットから次の内部消去ユニットへ移行して消去ベリファイを行い、この動作を消去単位内の全ての内部消去ユニットで行った後、前記フェイル情報を基に、消去ベリファイがフェイルした内部消去ユニットにのみ消去電圧を印加し、これらの動作を消去単位内の内部消去ユニットが全て消去ベリファイをパスするまで繰り返し、このとき、消去ベリファイがパスした内部消去ユニットに対しては消去ベリファイを行わないものとする。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置の消去方法に係り、より詳しくは、ＮＯＲフラッシュメモリの消去方法に関する。

ＮＯＲフラッシュメモリは電気的に消去／プログラム可能な不揮発性の半導体メモリである。その消去モードには、特許文献１および２に開示されるように、ブロック消去、マルチブロック消去、チップ消去が存在する。

ところで、近年、ＮＯＲフラッシュメモリでは、消去単位の大容量化が進んでいる。以前は消去単位は０．５メガビットであったが、今は２メガビットの容量のものが増えている。これは、ＭＬＣ（マルチレベルセル）の適用される装置が増えてきたことと、チップサイズの縮小化を追求することによる。

これを実現させるためには、単純に消去単位内に含まれる物理的なメモリセル数を増やさなければならない。例えば、ＭＬＣ技術を用いて２メガビットの消去単位を実現する場合は、その内部の物理的なメモリセルは１メガ個となり、いままでの倍のメモリセル数が必要となる。
特開２０００−３４８４９２号公報 特開平８−７７７８２号公報

しかし、上記のような方法をとる場合、問題点が発生する。この問題点を、物理メモリセル数が１メガ個の場合を想定して説明すれば、まず、物理メモリセル数が倍になるので、消去終了時のメモリセルの閾値分布（Ｖｔ分布）が０．５メガの場合に比較して広くなる可能性が高い。図５に、予想される消去Ｖｔ分布の特性図を示す。これは、消去直後で、消去後のトリートメント前である。実線で示す１メガのメモリセルの消去Ｖｔ分布が、点線で示す０．５メガの消去Ｖｔ分布より広がっている。

ＮＯＲフラッシュメモリの場合、過消去が発生しないように管理する必要があるので、Ｖｔ分布が広がるならば消去ベリファイのレベルを高くして過消去の発生率を抑える必要があるが、一方でこれは消去メモリセルのＶｔの上限があがることを意味するので、読出しマージンの悪化等の問題が発生する。

１メガメモリセルで０．５メガメモリセルと同等の消去Ｖｔ分布を実現させるためには、製造工程の変更も視野に入れて評価、調整を行う必要があると考えられ、製品への速やかな適用は難しい。

では、実際には０．５メガメモリセルの消去ユニットを構成し、この消去ユニットを２個使用して実際の消去単位を構成し、この消去ユニットをシリアルに消去するようにすればどうか。これならば、従来の０．５メガメモリセルの消去Ｖｔ分布幅に抑えることが可能となる。しかも、従来の消去と同様なので、製造工程の見直しや評価も必要ない。

しかし、この方法では、消去時間が問題となる。2つの消去ユニットをシリアルに消去するため、消去に必要な時間は当然従来の０．５メガメモリセルの消去のときの約２倍となる。これでは製品性能を満たせない可能性がある。

本発明は上記の点に鑑みなされたもので、製品消去単位が大容量化しても、消去Ｖｔ分布が０．５メガメモリセル消去のときと同等で、また消去時間も遜色無いレベルを実現できる不揮発性半導体記憶装置の消去方法を提供することを目的とする。

本発明の不揮発性半導体記憶装置の消去方法は、不揮発性半導体記憶装置として規定されている消去単位を、それより小さい複数の内部消去ユニットで構成した不揮発性半導体記憶装置とし、消去ベリファイ時に或る内部消去ユニットでフェイルを検出したとき、そのフェイル情報を記憶してその内部消去ユニットから次の内部消去ユニットへ移行して消去ベリファイを行い、この動作を消去単位内の全ての内部消去ユニットで行った後、前記フェイル情報を基に、消去ベリファイがフェイルした内部消去ユニットにのみ消去電圧を印加し、これらの動作を消去単位内の内部消去ユニットが全て消去ベリファイをパスするまで繰り返し、このとき、消去ベリファイがパスした内部消去ユニットに対しては消去ベリファイを行わない、ことを特徴とする。

このような消去方法において、消去単位を内部消去ユニット毎に分離する方法は、メモリセルアレイが構成されるウェルを内部消去ユニット毎に分離し、別制御とする方法とする。あるいは、メモリセルアレイが構成されるウェルは共有するが、ワード線を内部消去ユニット毎に別制御とする方法とする。あるいは、メモリセルアレイが構成されるウェルを内部消去ユニット毎に分離し、別制御とし、かつワード線も内部消去ユニット毎に別制御とする方法とする。

このような本発明の不揮発性半導体記憶装置の消去方法によれば、上記のような消去単位構造および消去アルゴリズムを採用することで、製品消去単位が大容量化しても、製造工程の変更なしに製品適用でき、消去Ｖｔ分布を従来と同等にでき、消去時間も従来と遜色なくし得る。

以下、図面を参照して本発明による不揮発性半導体記憶装置の消去方法の実施の形態を詳細に説明する。

図２は、フラッシュメモリセルの簡単な断面構造と消去動作時における電位状態を示す図である。このフラッシュメモリセルは、Ｐ型基板１１にＮウェル１２とＰウェル１３が形成され、Ｐウェル１３内にメモリセルのソース・ドレイン領域１４が形成される。さらに、このソース・ドレイン領域１４間でＰウェル１３上にフローティングゲート１５とコントロールゲート１６が積層して形成される。コントロールゲート１６はワード線ＷＬに接続される。

このようなフラッシュメモリセルを有する現在のＮＯＲフラッシュメモリでは、データ消去に際してワード線ＷＬにチャージポンプから大きな負電圧Vneg（〜−９Ｖ）を印加し、ウェル１２，１３側には別のチャージポンプから大きな正電圧Vpm（〜９Ｖ）を印加する。すると、フローティングゲート１５に存在する電子がＦＮトンネル現象によりウェル１３，１２側に引き抜かれ、データが消去される。また、消去ベリファイは、消去セルのスレッショルド電圧よりも大きい基準電圧をワード線ＷＬに印加して読出しを行い、読出しがされれば消去が行われていると判断し、読出しがされない場合には、消去が不完全と判断して、再度の消去処理を行う。

図３は、上記のようなフラッシュメモリセルを有するＮＯＲフラッシュメモリのメモリセルアレイ構造を示す平面図である。このメモリセルアレイは、複数のワード線と、複数のビット線と、それらに接続された複数のメモリセルからなる、消去単位としてのブロックＢＬＫを例えば２５６ブロック備える。

本発明の一実施形態では、ＮＯＲフラッシュメモリとして規定されている消去単位（ブロック）を、図３に示すように、それより小さい複数の内部消去ユニットで構成する。いま、１メガメモリセルの消去単位（ブロック）を考え、これが内部的には０．５メガメモリセルの消去ユニット２個（ユニットＡ、ユニットＢ）で構成されているものとする。

そして、本発明の一実施形態では、上記のような消去単位構造に対して次のような消去アルゴリズムで消去動作を実施する。
・初めは、内部消去ユニット全てに同時に消去電圧を印加する。
・消去ベリファイは各消去ユニット毎にシリアルに行う。
・最初のユニットＡで消去ベリファイのフェイルを検出したら、そこでそのユニットＡの消去ベリファイを中止し、消去ベリファイフェイルのフラグを記憶部に記憶してユニットＢに移行する。
・次にユニットＢの消去ベリファイを行い、ここでも消去ベリファイのフェイルを検出したら、そこでユニットＢの消去ベリファイを中止し、消去ベリファイフェイルのフラグを記憶部に記憶する。
・両消去ユニットの消去ベリファイがフェイルしたので、記憶したフラグに基づき、両消去ユニットに対して消去電圧を印加する。
・この動作を繰り返す。
・その繰り返しの中で、或る時点でユニットＡの消去ベリファイがフェイルし、その後のユニットＢの消去ベリファイがパスした場合は、次の消去電圧はユニットＡにのみ印加する。
・或いは、その繰り返しの中で、或る時点でユニットＡの消去ベリファイがパスし、その後のユニットＢの消去ベリファイがフェイルした場合は、次の消去電圧はユニットＢにのみ印加する。
・このようにして、両消去ユニットの消去ベリファイがパスするまで上記動作を繰り返す。
・そのとき、消去ベリファイがパスした消去ユニットに対しては消去ベリファイを行わない。

図１は、上記のような消去アルゴリズムをより具体的に示すフローチャートである。このフローチャートに従って上記の消去アルゴリズムをより具体的に説明すると、消去動作が開始され、ステップＳ１で消去前トリートメントが行われると、次にステップＳ２でＡ＝１，Ｂ＝１のフラグが図示しない記憶部に記憶される。ここで、フラグＡは図３のユニットＡのためのフラグであり、フラグＢはユニットＢのためのフラグである。

次に、ステップＳ３で、Ａ＝１およびＢ＝１であるから、ユニットＡおよびＢの両方に対して消去電圧が印加され、消去動作が実施される。次に、ステップＳ４でＡ＝１であることを検出した上で、ステップＳ５で、Ａ＝０に記憶部をリセットすると同時に、ユニットＡの消去ベリファイを実施し、ユニットＡの消去ベリファイがパスしたことがステップＳ６で検出されれば、ステップＳ７でＢ＝１を検出した上で、ステップＳ８で、Ｂ＝０に記憶部をリセットすると同時に、ユニットＢの消去ベリファイを実施する。そして、ステップＳ９で、ユニットＢの消去ベリファイがパスしたことが検出され、さらにＡ＝０およびＢ＝０すなわち、ユニットＡ，Ｂが共に消去ベリファイがパスしたことがステップＳ１０で検出されれば、ステップＳ１１の消去後トリートメントを行った後、“終了”となる。

このような消去アルゴリズムにおいて、いま、ステップＳ６でユニットＡの消去ベリファイのフェイルを検出したら、そこでこのユニットＡの消去ベリファイを中止し、消去ベリファイフェイルのフラグすなわちＡ＝１をステップＳ１２で記憶部に記憶して、ステップＳ８のユニットＢの消去ベリファイに移行する。

また、ユニットＢの消去ベリファイにおいて、消去ベリファイフェイルをステップＳ９で検出したら、そこでこのユニットＢの消去ベリファイを中止して、同時にステップＳ１３でユニットＢの消去ベリファイフェイルのフラグすなわちＢ＝１を記憶部に記憶する。

そして、この場合は、Ａ，Ｂのフラグが“０”でないことをステップＳ１０で検出するのでステップＳ３に戻って、フラグ“１”のユニットすなわちユニットＡ，Ｂに対して再度消去電圧が印加される。

このとき、前回の消去電圧印加および消去ベリファイでユニットＡの消去ベリファイがパスしていればフラグＡがステップＳ１２で“１”にセットされておらず、Ａ＝０であるので、ユニットＡに対する消去電圧の印加は行われず、Ｂ＝１のユニットＢのみに消去電圧が印加される。また、前回の消去電圧印加および消去ベリファイでユニットＢの消去ベリファイがパスしていればフラグＢがステップＳ１３で“１”にセットされておらず、Ｂ＝０であるので、ユニットＢに対する消去電圧の印加は行われず、Ａ＝１のユニットＡのみに消去電圧が印加される。

そして、消去電圧が印加された後、ユニットに対する消去ベリファイが最初と同様に実施される。このとき、例えばユニットＡの消去ベリファイが既にパスしていれば、ＡがステップＳ５で“０”にリセットされており、かつステップＳ１２で“１”にセットされておらず、Ａ＝０であるから、ステップＳ４からステップＳ７にジャンプし、ユニットＡの消去ベリファイは省略される。また、ユニットＢの消去ベリファイが既にパスしていれば、ＢがステップＳ８で“０”にリセットされており、かつステップＳ１３で“１”にセットされておらず、Ｂ＝０であるから、ステップＳ７からステップＳ１０にジャンプし、ユニットＢの消去ベリファイは省略される。

そして、このように動作してユニットＡ，Ｂの消去ベリファイが両方ともパスし、フラグＡ，Ｂが両方とも“０”になれば、ステップＳ１０，Ｓ１１を介して“終了”となる。

このような本発明の一実施形態によれば、以下の効果を期待できる。
１．個々の消去ユニット毎に消去ベリファイを行い、その結果にしたがって各消去ユニットへの次の消去電圧印加の可否を判断しているので、実際には０．５メガメモリセルの消去動作と同等となり、従来の０．５メガメモリセルの消去Ｖｔ分布と同等の分布を期待できる
２．消去電圧は各消去ユニットに同時に印加されるので、従来の０．５メガメモリセルの消去時間と同等の消去時間を期待できる
３．従来の０．５メガメモリセル消去と同等なので、現行の製造工程を変更することなく適用可能である。

なお、消去単位を内部消去ユニット毎に分離して内部消去ユニット毎に消去電圧印加の可否を制御可能とする方法は、以下の方法が考えられる。
１．消去ユニット毎にメモリセルアレイが構成されているウエルを分離、別制御とする。
２．メモリセルアレイが構成されているウェルは共有するが、ワード線を消去ユニット毎に別制御とする。
３．消去ユニット毎にメモリセルアレイが構成されているウェルを分離し別制御とし、かつワード線も消去ユニット毎に別制御とする。

図４は、上記２の場合の消去単位および消去ユニットの構成例を示す平面図で、これは１メガメモリセルの消去単位の場合である。この構成例について説明すれば、２１は消去ユニットで共有する消去単位としてのＰウェル領域であり、このＰウェル領域２１のｘ方向中央部には４本のダミーワード線Ｄ１〜Ｄ４が配置される。このダミーワード線Ｄ１〜Ｄ４を境としてＰウェル領域２１の一方側の領域にはユニットＡ用の２５６本のワード線ＷＬ１が配置される。他方、Ｐウェル領域２１の他方側の領域にはユニットＢ用の２５６本のワード線ＷＬ２が配置される。また、ダミーワード線Ｄ１〜Ｄ４部分で分断して、Ｐウェル領域２１の一方側の領域にはユニットＡのための２０４８本のビット線ＢＬ１が配置され、Ｐウェル領域２１の他方側の領域にはユニットＢのための２０４８本のビット線ＢＬ２が配置される。

以上、本発明の実施の形態について説明した。本発明の実施の形態は、本発明をＮＯＲフラッシュメモリに適用した場合であるが、本発明はＮＡＮＤ型のフラッシュメモリにも適用できる。

本発明の不揮発性半導体記憶装置の消去方法の一実施形態を示すフローチャート。 フラッシュメモリセルの簡単な断面構造と消去動作時における電位状態を示す図。 図２のフラッシュメモリセルを有するＮＯＲフラッシュメモリのメモリセルアレイ構造を示す平面図。 消去単位を内部消去ユニット毎に分離する方法の一具体例を示す平面図。 消去単位が大容量化した場合の予想されるＶｔ分布を示す特性図。

Claims (4)

1. 不揮発性半導体記憶装置として規定されている消去単位を、それより小さい複数の内部消去ユニットで構成した不揮発性半導体記憶装置とし、
   消去ベリファイ時に或る内部消去ユニットでフェイルを検出したとき、そのフェイル情報を記憶してその内部消去ユニットから次の内部消去ユニットへ移行して消去ベリファイを行い、
   この動作を消去単位内の全ての内部消去ユニットで行った後、前記フェイル情報を基に、消去ベリファイがフェイルした内部消去ユニットにのみ消去電圧を印加し、
   これらの動作を消去単位内の内部消去ユニットが全て消去ベリファイをパスするまで繰り返し、
   このとき、消去ベリファイがパスした内部消去ユニットに対しては消去ベリファイを行わない、
   ことを特徴とする不揮発性半導体記憶装置の消去方法。
2. 消去単位を内部消去ユニット毎に分離する方法は、メモリセルアレイが構成されるウェルを内部消去ユニット毎に分離し、別制御とする方法であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の消去方法。
3. 消去単位を内部消去ユニット毎に分離する方法は、メモリセルアレイが構成されるウェルは共有するが、ワード線を内部消去ユニット毎に別制御とする方法であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の消去方法。
4. 消去単位を内部消去ユニット毎に分離する方法は、メモリセルアレイが構成されるウェルを内部消去ユニット毎に分離し、別制御とし、かつワード線も内部消去ユニット毎に別制御とする方法であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の消去方法。

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