JP2009104729A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】記憶容量を増大しつつ、記憶されたデータの信頼性を向上する。
【解決手段】複数ビット単位でデータを記憶する第１の領域１１Ａと、１ビット単位でデータを記憶する第２の領域１１Ｂとを有し、第１の領域１１Ａ及び第２の領域１１Ｂはそれぞれ、複数ビットのデータを閾値電圧に基づいて記憶可能な複数のメモリセルから構成された、不揮発性メモリ１１と、第１の領域１１Ａに含まれる第１のメモリセルに複数ビットのデータを書き込む場合に、複数ビットに応じた複数の閾値電圧を設定し、第２の領域１１Ｂに含まれる第２のメモリセルに１ビットのデータを書き込む場合に、複数ビットのデータ書き込みを実行するコントローラ１２とを具備する。
【選択図】図６

Description

本発明は、不揮発性半導体記憶装置に係り、例えば、複数ビットを記憶可能なメモリセルを備えた不揮発性半導体記憶装置に関する。

近年、デジタルカメラや携帯型オーディオプレーヤ等の急速な普及により、大容量の不揮発性半導体メモリの需要が拡大している。そして、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリが広く使用されている。さらには、大容量のＮＡＮＤ型フラッシュメモリを実現するために、１つのメモリセルトランジスタに複数のデータを記憶する多値ＮＡＮＤ型フラッシュメモリが提案されている。

ＮＡＮＤ型フラッシュメモリでは、データは、メモリセルトランジスタの閾値電圧により規定される。よって、多値記憶を行う場合には、複数の閾値電圧が用いられる。近年、素子の微細化が進み、メモリセルトランジスタ間の距離が短くなっている。このため、隣接するメモリセルトランジスタ間の浮遊ゲート容量の影響が大きくなっている。具体的には、メモリセルトランジスタの閾値電圧が、このメモリセルトランジスタと隣接し、後にデータが書き込まれるメモリセルトランジスタの閾値電圧によって変動するという問題が生じている。

特に、１つのセルに２ビット以上の複数のデータを記憶する多値ＮＡＮＤ型フラッシュメモリは、１つのデータに対応する閾値電圧の分布を非常に狭く制御する必要がある。従って、閾値電圧の変動により、メモリセルトランジスタに記録されたデータの信頼性が低下してしまう。

また、この種の関連技術として、多値ＮＡＮＤ型フラッシュメモリにおいてデータの更新を高速化する技術が開示されている（特許文献１参照）。
特願２００６−１８２２５４

本発明は、記憶容量を増大しつつ、記憶されたデータの信頼性を向上することが可能な不揮発性半導体記憶装置を提供する。

本発明の第１の視点に係る不揮発性半導体記憶装置は、複数ビット単位でデータを記憶する第１の領域と、１ビット単位でデータを記憶する第２の領域とを有し、前記第１の領域及び前記第２の領域はそれぞれ、複数ビットのデータを閾値電圧に基づいて記憶可能な複数のメモリセルから構成された、不揮発性メモリと、前記第１の領域に含まれる第１のメモリセルに複数ビットのデータを書き込む場合に、複数ビットに応じた複数の閾値電圧を設定し、前記第２の領域に含まれる第２のメモリセルに１ビットのデータを書き込む場合に、前記複数ビットのデータ書き込みを実行するコントローラとを具備する。

本発明によれば、記憶容量を増大しつつ、記憶されたデータの信頼性を向上することが可能な不揮発性半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
本実施形態では、記憶装置としてメモリカードを一例に説明する。メモリカードは、例えば、ホスト装置に対して着脱可能なように構成される。しかし、これに限定されず、記憶装置及びホスト装置を１つのＬＳＩ（Large-Scale Integrated Circuit）として構成してもよい。すなわち、ホスト装置が実装されたプリント基板上に、記憶装置を構成するコントローラ及び不揮発性半導体メモリが実装されるようにしてもよい。

図１は、本発明の第１の実施形態に係るメモリシステムの構成を示すブロック図である。メモリシステムは、メモリカード１及びホスト装置２を備えている。ホスト装置２は、バスインターフェース１４を介して接続されるメモリカード１に対しアクセスを行うためのハードウェア及びソフトウェアを備えている。メモリカード１は、ホスト装置２に接続された時に電源供給を受けて動作し、ホスト装置２からのアクセスに応じた処理を行う。

メモリカード１は、ホスト装置２との間でバスインターフェース１４を介して情報の授受を行う。メモリカード１は、ＮＡＮＤ型フラッシュメモリ１１、ＮＡＮＤ型フラッシュメモリ１１を制御するカードコントローラ１２、及び複数の信号ピン（第１ピン乃至第９ピン）１３を備えている。

複数の信号ピン１３は、カードコントローラ１２と電気的に接続されている。複数の信号ピン１３における第１ピン乃至第９ピンに対する信号の割り当ては、例えば図２に示すようになっている。図２は、信号ピン１３に含まれる第１ピン乃至第９ピンと、それらに割り当てられた信号とを示す図である。

データ０乃至データ３は、第７ピン、第８ピン、第９ピン、及び第１ピンにそれぞれ割り当てられている。第１ピンは、また、カード検出信号に対しても割り当てられている。第２ピンはコマンドに割り当てられ、第３ピン及び第６ピンは接地電圧Ｖｓｓに、第４ピンは電源電圧Ｖｄｄに、第５ピンはクロック信号に割り当てられている。

また、メモリカード１は、ホスト装置２に設けられたスロットに対して挿抜可能なように構成されている。ホスト装置２に設けられたホストコントローラ（図示せず）は、これら第１ピン乃至第９ピンを介してメモリカード１内のカードコントローラ１２と各種信号及びデータを通信する。

例えば、メモリカード１にデータが書き込まれる際には、ホストコントローラは、書き込みコマンドを、第２ピンを介してカードコントローラ１２にシリアルな信号として送出する。このとき、カードコントローラ１２は、第５ピンに供給されているクロック信号を用いて、第２ピンに与えられる書き込みコマンドを取り込む。複数の信号ピン１３とそれに対するバスインターフェース１４とは、ホスト装置２内のホストコントローラとメモリカード１とが通信するのに使用される。

これに対し、フラッシュメモリ１１とカードコントローラ１２との間の通信は、ＮＡＮＤ型フラッシュメモリ用のインターフェースによって行われる。従って、ここでは図示しないが、フラッシュメモリ１１とカードコントローラ１２とは例えば８ビットの入出力（Ｉ／Ｏ）線により接続されている。

例えば、カードコントローラ１２がフラッシュメモリ１１にデータを書き込む際には、カードコントローラ１２は、これらＩ／Ｏ線を介してデータ入力コマンド８０Ｈ、カラムアドレス、ページアドレス、データ、及びプログラムコマンド１０Ｈをフラッシュメモリ１１に順次入力する。ここで、コマンド８０Ｈの“Ｈ”は１６進数を示すものであり、実際には“１０００００００”という８ビットの信号が、８ビットのＩ／Ｏ線にパラレルに与えられる。つまり、このＮＡＮＤ型フラッシュメモリ用のインターフェースでは、複数ビットのコマンドがパラレルに与えられる。

また、ＮＡＮＤ型フラッシュメモリ用のインターフェースでは、フラッシュメモリ１１に対するコマンドとデータとが同じＩ／Ｏ線を共用して通信されている。このように、ホスト装置２内のホストコントローラとメモリカード１とが通信するインターフェースと、フラッシュメモリ１１とカードコントローラ１２とが通信するインターフェースとは異なる。

次に、図１に示すメモリカード１が備えるカードコントローラ１２の内部構成について説明する。図３は、カードコントローラ１２の構成を示すブロック図である。

カードコントローラ１２は、フラッシュメモリ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか）を管理する。カードコントローラ１２は、ホストインターフェース回路２１、メモリインターフェース回路２２、ＭＰＵ（Micro processing unit）２３、ＲＯＭ（Read-only memory）２４、ＲＡＭ（Random access memory）２５、データバッファ２６、及びバス２７を備えている。

ホストインターフェース回路２１は、カードコントローラ１２とホスト装置２との間のインターフェース処理を行う。

ＭＰＵ２３は、メモリカード１全体の動作を制御する。ＭＰＵ２３は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２５上に作成する。また、ＭＰＵ２３は、ホスト装置２から書き込みコマンド、読み出しコマンド、消去コマンド等を受け取り、フラッシュメモリ１１に対して所定の処理を実行したり、データバッファ２６を通じたデータ転送処理を制御したりする。

ＲＯＭ２４は、ＭＰＵ２３により制御される制御プログラム等を格納する。ＲＡＭ２５は、ＭＰＵ２３の作業エリアとして使用され、制御プログラムや各種のテーブル（表）を記憶する。メモリインターフェース回路２２は、カードコントローラ１２とフラッシュメモリ１１との間のインターフェース処理を行う。

データバッファ２６は、ホスト装置２から送られてくるデータをフラッシュメモリ１１に書き込む際に、一定量のデータ（例えば、１ページ分）を一時的に記憶したり、フラッシュメモリ１１から読み出されるデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。

ＮＡＮＤ型フラッシュメモリ１１は、データ消去の単位である複数のメモリブロックから構成されている。メモリブロックの詳細な構成について図４を用いて説明する。図４は、いずれかのメモリブロックＢＬＫの構成を示す等価回路図である。

メモリブロックＢＬＫは、Ｘ方向に沿って配置された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。各ＮＡＮＤストリングは、選択トランジスタＳＴ１、ＳＴ２、及び複数のメモリセルトランジスタＭＴ（本実施形態では、一例として３２個のメモリセルトランジスタＭＴを示している）を備えている。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された積層ゲートを備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。積層ゲートは、ゲート絶縁膜上に形成された電荷蓄積層（浮遊ゲート電極）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを含んでいる。各ＮＡＮＤストリングにおいて、３２個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴを、隣接するもの同士でソース領域若しくはドレイン領域を共有するような形でＹ方向に直列接続する。

そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬ３１にそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬ３１は、メモリブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、メモリブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される複数のメモリセルは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｍは、メモリブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のメモリブロックＢＬＫ内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

ところで、本実施形態に係るＮＡＮＤ型フラッシュメモリ１１（具体的には、メモリセルトランジスタＭＴ）は、多値データ（２ビット以上のデータ）を保持する。なお、本実施形態では、２値データとは１ビットのデータを意味し、多値データとは２ビット以上のデータを意味するものとする。本実施形態では、ＮＡＮＤ型フラッシュメモリ１１が保持可能な多値データとして４値データ（２ビットのデータ）を一例として説明するが、勿論、８値、１６値、或いはそれ以上のデータを保持するＮＡＮＤ型フラッシュメモリに適用することも可能である。

図３に示すように、ＮＡＮＤ型フラッシュメモリ１１は、それぞれが複数のメモリブロックＢＬＫから構成される４値データ領域１１Ａ、及び２値データ領域１１Ｂを備えている。４値データ領域１１Ａは、４値データ（２ビットのデータ）単位でデータを格納する領域であり、それに含まれる各メモリセルトランジスタＭＴが４値データ（２ビットのデータ）を記憶する。２値データ領域１１Ｂは、２値データ（１ビットのデータ）単位でデータを格納する領域であり、それに含まれる各メモリセルトランジスタＭＴが２値データ（１ビットのデータ）を記憶する。なお、４値データ領域１１Ａに含まれるメモリセルトランジスタＭＴと、２値データ領域１１Ｂに含まれるメモリセルトランジスタＭＴとは、同じ構成である。

例えば、２値データ領域１１Ｂは、ファームウェア等の１度書き込んだ後は書き換えがあまり行われないデータ、或いは、データが破壊されては困るようなシステム或いはユーザにとって重要なデータを記憶する領域として用いられる。一方、４値データ領域１１Ａは、書き換えが頻繁に行われるユーザデータ等が格納される。これにより、メモリカード１は、多値記憶を行うことで大きな記憶容量を実現しつつ、データの信頼性が高い記憶領域を備えることができる。

以下に、データ書き込み動作について説明する。まず、４値データの書き込み動作について説明する。４値データ領域１１Ａに含まれる複数のメモリセルトランジスタＭＴにはそれぞれ、４値データが書き込まれる。図５は、４値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図である。図５において、横軸が閾値電圧Ｖｔｈを示し、縦軸がセル数を示す。

図５に示すように、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に、“１１”、“０１”、“１０”、“００”の４つのデータを保持することができる。“１１”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ＜Ｖｔｈ１に設定される。“０１”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ１＜Ｖｔｈ＜Ｖｔｈ２に設定される。“１０”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３に設定される。“００”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ３＜Ｖｔｈ＜Ｖｔｈ４に設定される。

メモリセルトランジスタＭＴが保持可能な２ビットのデータには、２つの異なるページアドレスが割り当てられている。下位ビットに割り当てられたページは下位ページ（lower page）と呼ばれ、上位ビットに割り当てられたページは上位ページ（upper page）と呼ばれる。従って、１つのメモリセルトランジスタＭＴに２ビットのデータを書き込む場合、２回の書き込みが行なわれる。すなわち、下位ページアドレスに相当するデータの書き込みと、上位ページアドレスに相当するデータの書き込みが行なわれる。

データの書き込みは、まず下位ビット（下位ページデータ）から行われる。消去状態を“１１”（“−−”、−は不定を意味する）とすると、まず下位ビットが書き込まれることにより、メモリセルトランジスタＭＴは、データ“１”及び“０”に応じて、それぞれ“１１”（“−１”）及び“１０”（“−０”）を保持する。次に、上位ビット（上位ページデータ）が書き込まれる。その結果、“１１”（“−１”）を保持するメモリセルトランジスタＭＴは、データ“１”及び“０”に応じて、それぞれ“１１”及び“０１”を保持する。“１０”（“−０”）を保持するメモリセルトランジスタＭＴは、データ“１”及び“０”に応じて、それぞれ“１０”及び“００”を保持する。

次に、読み出し動作について説明する。下位ビットの読み出しは、データ“０１”及び“１０”の閾値電圧分布の間に設定された閾値電圧Ｖｔｈ２を読み出し電圧として用いた、１回の読み出し動作により行われる。下位ビットが“１”であるデータ“１１”及び“０１”は、データ“１”として読み出される。下位ビットが“０”であるデータ“１０”及び“００”はデータ“０”として読み出される。

上位ビットの読み出しは、前述した下位ビットの読み出しを前提とし、さらに、２回の読み出しが行われる。下位ビットの読み出し動作に続いて、データ“１０”及び“００”の閾値電圧分布の間に設定された閾値電圧Ｖｔｈ３を読み出し電圧として用いた第１の上位ページ読み出しと、データ“１１”及び“０１”の閾値電圧分布の間に設定された閾値電圧Ｖｔｈ１を読み出し電圧として用いた第２の上位ページ読み出しを順次行う。これにより、データ“１０”、“００”の判別と、データ“１１”、“０１”の判別とが可能になる。

データ読み出しに用いられる上述の読み出し電圧は、選択ワード線に与えられる電圧である。選択メモリブロック内の非選択ワード線、選択ゲート線には、全データ閾値電圧分布の上限値より高い閾値電圧Ｖｔｈ４に対応する読み出しパス電圧Ｖr-passが与えられる。これにより、非選択セルをデータによらずオンさせることができるので、選択ワード線のデータによりビット線電流が流れるか否かを検知して、データを判定することができる。

メモリブロックＢＬＫは、書き込みに先立って一括消去される。消去動作は、選択メモリブロック内の全ワード線を接地電圧Ｖｓｓに設定した状態で、メモリセルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを与えることにより行われる。これにより、選択メモリブロック内の全メモリセルトランジスタＭＴは、浮遊ゲート電極の電子が放出され、閾値電圧の低い消去状態になる。この消去状態をデータ“１１”とする。データ消去は、消去電圧印加と、消去状態を確認するベリファイの繰り返しにより行われる。

データ書き込みは、メモリセルトランジスタＭＴの浮遊ゲート電極に電子を注入し、その閾値電圧を上昇させる“０”書き込み動作により行われる。書き込みデータ“１”は、その様な電子注入を行わない書き込み禁止動作として扱われる。

本実施形態のＮＡＮＤ型フラッシュメモリ１１の場合、書き込み時、ビット線を介して選択セルのチャネルを書き込みデータ“１”、“０”に応じて、Ｖｄｄ−Ｖｔ（Ｖｔは、選択トランジスタの閾値電圧）、Ｖｓｓに設定した状態で、選択ワード線に２０Ｖ程度の書き込み電圧Ｖｐｇｍを与える。これにより、“０”書き込みセルではチャネルから浮遊ゲート電極に電子が注入されて、閾値電圧が上昇する。

書き込み時、非選択ワード線には、１０Ｖ程度の書き込みパス電圧Ｖw-passが与えられる。これにより、非選択セルではチャネルが容量結合により昇圧されて、電子注入が生じないようにされる。

データ書き込みは、実際には、書き込みデータを所定の閾値電圧分布に設定するために、上述した書き込み電圧印加と、書き込み状態を確認する書き込みベリファイ読み出しとを繰り返すことにより行われる。書き込みベリファイは、選択ワード線に書き込みデータの閾値電圧分布の下限値に等しいベリファイ読み出し電圧を与える他、後述する読み出し動作と同様である。書き込みベリファイの結果、書き込みが不十分なセルがあれば、再度書き込み電圧印加を行う。

データ読み出しは、選択ワード線に読み出し電圧を与え、残りの非選択ワード線にはセルデータによらずセルがオンする読み出しパス電圧Ｖr-passを与えて、選択セルのオン又はオフを、ビット線を介して検出することにより行われる。このために、予め、ビット線を所定電圧にプリチャージしておく。

これにより、メモリセルトランジスタの閾値電圧が読み出し電圧より低い場合（データ“１”の場合）、ビット線が放電され、閾値電圧が読み出し電圧より高い場合（データ“０”の場合）、ビット線は放電されない。このビット線放電動作後のビット線電位の差を、センスアンプ等により検出する。

以上説明した、ＮＡＮＤ型フラッシュメモリ１１へのデータ書き込み、及びデータ読み出し動作は、カードコントローラ１２によって行われる。

次に、２値データの書き込み動作について説明する。２値データ領域１１Ｂに含まれる複数のメモリセルトランジスタＭＴにはそれぞれ、２値データ（１ビットのデータ）が書き込まれる。本実施形態では、２値データの書き込みにおいても、４値データと同様に、下位ページ及び上位ページの書き込みを行う。図６は、２値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図である。図７は、２値データの書き込み動作を示すフローチャートである。

まず、カードコントローラ１２は、論理アドレス、及びこの論理アドレスに対応するデータをホスト装置２から受ける（ステップＳ１０１）。続いて、カードコントローラ１２は、この論理アドレスが指定する領域が、２値データ領域１１Ｂであるか否かを判定する（ステップＳ１０２）。

ステップＳ１０２による判定の結果、２値データ領域１１Ｂである場合、カードコントローラ１２は、データに応じた２値データの書き込み動作を実行する。すなわち、書き込みデータが“０”である場合、カードコントローラ１２は、データ“０”の下位ページ書き込みを行う（ステップＳ１０３）。この下位ページ書き込み動作は、前述した４値データ書き込み動作と同じである。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、図６に示すデータ“−０”の閾値電圧分布に設定される。続いて、カードコントローラ１２は、ダミーデータを用いた上位ページ書き込みを行う（ステップＳ１０４）。ダミーデータは、書き込みデータ“０”と同じデータが用いられる。この上位ページ書き込み動作は、前述した４値データ書き込み動作と同じである。

このように、カードコントローラ１２は、書き込みデータが“０”である場合、下位ビット及び上位ビットともに、データ“０”を書き込む。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ３＜Ｖｔｈ＜Ｖｔｈ４に設定される。すなわち、メモリセルトランジスタＭＴは、“００”データと同じ閾値電圧に設定される。

書き込みデータが“１”である場合、カードコントローラ１２は、データ“１”の下位ページ書き込みを行う（ステップＳ１０３）。この下位ページ書き込み動作は、前述した４値データ書き込み動作と同じである。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、図６に示すデータ“−１”の閾値電圧分布に設定される。続いて、カードコントローラ１２は、ダミーデータを用いた上位ページ書き込みを行う（ステップＳ１０３）。ダミーデータは、書き込みデータ“１”と同じデータが用いられる。この上位ページ書き込み動作は、前述した４値データ書き込み動作と同じである。

このように、カードコントローラ１２は、書き込みデータが“１”である場合、下位ビット及び上位ビットともに、データ“１”を書き込む。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ＜Ｖｔｈ１に設定される。すなわち、メモリセルトランジスタＭＴは、“１１”データと同じ閾値電圧に設定される。

一方、ステップＳ１０２による判定の結果、２値データ領域１１Ｂでない場合（すなわち、４値データ領域１１Ａである場合）、カードコントローラ１２は、前述した４値データ書き込み動作を実行する。

２値データ領域１１Ｂのデータ読み出しは、例えば、閾値電圧Ｖｔｈ１を読み出し電圧として用いた、前述した下位ビット読み出しと同じである。或いは、読み出し電圧としては、閾値電圧Ｖｔｈ２を用いてもよい。読み出し電圧として閾値電圧Ｖｔｈ１を用いた場合は、データ“０”が格納されたメモリセルトランジスタＭＴの閾値電圧が低下する場合に、十分なマージンを確保することができる。

以上詳述したように本実施形態によれば、４値データ領域１１Ａでは、各メモリセルトランジスタＭＴに２ビットのデータを格納しているため、ＮＡＮＤ型フラッシュメモリ１１の記憶容量を大きくすることができる。

一方で、２値データ領域１１Ｂでは、各メモリセルトランジスタＭＴに１ビットのデータを格納している。この際、１ビットのデータ書き込みにも関わらず、２ビットのデータ書き込みと同様に、下位ページ書き込み及び上位ページ書き込みを実行する。これにより、データ“０”と“１”との閾値電圧の差を、下位ページ書き込みのみにより得られる閾値電圧の差に比べて、大きくすることができる。この結果、閾値電圧が低下した場合でも、十分な読み出しマージンがあるため、誤読み出しを防ぐことができる。

従って、本実施形態のメモリカード１は、多値記憶を用いた大きな記憶容量を実現しつつ、データの信頼性が高い記憶領域を備えることが可能となる。

また、２値データ領域１１Ｂのデータ読み出しは、１個の閾値電圧を用いた通常の２値データ読み出し動作と同じである。これにより、特別なデータ読み出し制御は必要なく、従来の読み出し動作をそのまま使用することが可能である。

（第２の実施形態）
第２の実施形態は、メモリセルトランジスタＭＴの閾値電圧分布の他の例について示している。ＮＡＮＤ型フラッシュメモリ１１、及びカードコントローラ１２の構成は、第１の実施形態と同じである。図８は、第２の実施形態に係る４値データ領域１１Ａに含まれる、４値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図である。

４値データ領域１１Ａに含まれる複数のメモリセルトランジスタＭＴにはそれぞれ、４値データ（２ビットのデータ）が書き込まれる。図８に示すように、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に、“１１”、“１０”、“００”、“０１”の４つのデータを保持することができる。“１１”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ＜Ｖｔｈ１に設定される。“１０”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ１＜Ｖｔｈ＜Ｖｔｈ２に設定される。“００”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３に設定される。“０１”データを保持するメモリセルトランジスタの閾値電圧Ｖｔｈは、Ｖｔｈ３＜Ｖｔｈ＜Ｖｔｈ４に設定される。

データの書き込みは、下位ページ書き込み、上位ページ書き込みの順に行われる。２ビットのデータにおける下位ページ書き込み動作、及び上位ページ書き込み動作は、第１の実施形態と同じである。

次に、読み出し動作について説明する。下位ビットの読み出しは、２つの閾値電圧を用いた２回の読み出しが行われる。まず、データ“００”及び“０１”の閾値電圧分布の間に設定された閾値電圧Ｖｔｈ３を読み出し電圧として用いた１回目の下位ページ読み出しと、データ“１１”及び“１０”の閾値電圧分布の間に設定された閾値電圧Ｖｔｈ１を読み出し電圧として用いた２回目の下位ページ読み出しを順次行う。これにより、データ“００”、“０１”の判別と、データ“１１”、“１０”の判別とが可能になる。下位ビットが“１”であるデータ“１１”及び“０１”は、データ“１”として読み出される。下位ビットが“０”であるデータ“００”及び“１０”はデータ“０”として読み出される。

上位ビットの読み出しは、データ“１０”及び“００”の閾値電圧分布の間に設定された閾値電圧Ｖｔｈ２を読み出し電圧として用いた、１回の読み出し動作により行われる。上位ビットが“１”であるデータ“１１”及び“１０”は、データ“１”として読み出される。上位ビットが“０”であるデータ“００”及び“０１”はデータ“０”として読み出される。

次に、２値データの書き込み動作について説明する。２値データ領域１１Ｂに含まれる複数のメモリセルトランジスタＭＴにはそれぞれ、２値データ（１ビットのデータ）が書き込まれる。本実施形態では、２値データの書き込みにおいても、４値データと同様に、下位ページ及び上位ページの書き込みを行う。図９は、２値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図である。

まず、カードコントローラ１２は、論理アドレス、及びこの論理アドレスに対応するデータをホスト装置２から受ける。続いて、カードコントローラ１２は、この論理アドレスが指定する領域が、２値データ領域１１Ｂであるか否かを判定する。

この判定の結果、２値データ領域１１Ｂである場合、カードコントローラ１２は、データに応じた２値データの書き込み動作を実行する。すなわち、書き込みデータが“０”である場合、カードコントローラ１２は、データ“０”の下位ページ書き込みを行う。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、図９に示すデータ“−０”の閾値電圧分布に設定される。続いて、カードコントローラ１２は、ダミーデータを用いた上位ページ書き込みを行う。ダミーデータは、書き込みデータ“０”と同じデータが用いられる。

このように、カードコントローラ１２は、書き込みデータが“０”である場合、下位ビット及び上位ビットともに、データ“０”を書き込む。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３に設定される。すなわち、メモリセルトランジスタＭＴは、“００”データと同じ閾値電圧に設定される。

書き込みデータが“１”である場合、カードコントローラ１２は、データ“１”の下位ページ書き込みを行う。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、図９に示すデータ“−１”の閾値電圧分布に設定される。続いて、カードコントローラ１２は、ダミーデータを用いた上位ページ書き込みを行う。ダミーデータは、書き込みデータ“１”と同じデータが用いられる。

このように、カードコントローラ１２は、書き込みデータが“１”である場合、下位ビット及び上位ビットともに、データ“１”を書き込む。これにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは、Ｖｔｈ＜Ｖｔｈ１に設定される。すなわち、メモリセルトランジスタＭＴは、“１１”データと同じ閾値電圧に設定される。

一方、論理アドレスが指定する領域が２値データ領域１１Ｂでない場合（すなわち、４値データ領域１１Ａである場合）、カードコントローラ１２は、前述した４値データ書き込み動作を実行する。

２値データ領域１１Ｂのデータ読み出しは、例えば、閾値電圧Ｖｔｈ１を読み出し電圧として用いた、１回の下位ビット読み出しにより行われる。すなわち、特別なデータ読み出し制御は必要なく、従来の読み出し動作をそのまま使用することが可能である。この場合は、データ“０”が格納されたメモリセルトランジスタＭＴの閾値電圧が低下する場合に、十分なマージンを確保することができる。

或いは、読み出し電圧としては、閾値電圧Ｖｔｈ２を用いてもよい。読み出し電圧として閾値電圧Ｖｔｈ２を用いた場合は、データ“１”が格納されたメモリセルトランジスタＭＴの閾値電圧が上昇する場合に、十分なマージンを確保することができる。どちらの閾値電圧を選択するかは、メモリセルトランジスタＭＴの特性等に基づいて決定される。

このように構成されたメモリカード１は、第１の実施形態と同様に、大きな記憶容量を実現しつつ、データの信頼性が高い記憶領域を備えることが可能となる。

なお、上記第１及び第２の実施形態では、記憶装置としてメモリカードを一例として説明したが、勿論これに限定されるものではなく、多値記憶が可能な不揮発性半導体メモリとこれを制御する制御部とを備えたメモリシステムであればどのようなものであってもよい。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るメモリシステムの構成を示すブロック図。 信号ピン１３に含まれる第１ピン乃至第９ピンと、それらに割り当てられた信号とを示す図。 カードコントローラ１２の構成を示すブロック図。 ＮＡＮＤ型フラッシュメモリ１１に含まれるメモリブロックＢＬＫの構成を示す等価回路図。 第１の実施形態に係る４値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図。 第１の実施形態に係る２値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図。 ２値データの書き込み動作を示すフローチャート。 第２の実施形態に係る４値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図。 第２の実施形態に係る２値データを保持するメモリセルトランジスタＭＴの閾値電圧分布を示す図。

符号の説明

ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＷＬ…ワード線、ＢＬ…ビット線、１…メモリカード、２…ホスト装置、１１…ＮＡＮＤ型フラッシュメモリ、１１Ａ…４値データ領域、１１Ｂ…２値データ領域、１２…カードコントローラ、１３…信号ピン、１４…バスインターフェース、２１…ホストインターフェース回路、２２…メモリインターフェース回路、２３…ＭＰＵ、２４…ＲＯＭ、２５…ＲＡＭ、２６…データバッファ、２７…バス。

Claims (5)

1. 複数ビット単位でデータを記憶する第１の領域と、１ビット単位でデータを記憶する第２の領域とを有し、前記第１の領域及び前記第２の領域はそれぞれ、複数ビットのデータを閾値電圧に基づいて記憶可能な複数のメモリセルから構成された、不揮発性メモリと、
   前記第１の領域に含まれる第１のメモリセルに複数ビットのデータを書き込む場合に、複数ビットに応じた複数の閾値電圧を設定し、前記第２の領域に含まれる第２のメモリセルに１ビットのデータを書き込む場合に、前記複数ビットのデータ書き込みを実行するコントローラと、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記コントローラは、前記第２のメモリセルに１ビットのデータを書き込む場合に、前記複数の閾値電圧のうち２個の閾値電圧を用いることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記２個の閾値電圧は、それらの差が最も大きいことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記コントローラは、前記第１のメモリセルには複数ビットに対応した複数のページデータを順に書き込み、かつ、前記第２のメモリセルには第１のページデータとして１ビットのデータと同じデータ書き込むとともに、残りのページデータとしてダミーデータを書き込むことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記ダミーデータは、前記１ビットのデータと同じであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。

Images