JP2007507055A5

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Publication number: JP2007507055A5
Application number: JP2006528138A
Authority: JP
Filing date: 2004-09-21
Publication date: 2007-10-11

Description

不揮発性メモリにおける消去禁止

本発明は、概して、不揮発性メモリおよびその動作に関し、特に、消去状態の制御を保
証する技術に関する。

本発明の原理は、既存する不揮発性メモリおよび開発されている新たな技術の使用が考
慮された不揮発性メモリである様々な種類の不揮発性メモリに適用される。しかし、記憶
素子がフローティングゲートであるフラッシュ形の電気的に消去可能でプログラム可能な
読み出し専用メモリ（ＥＥＰＲＯＭ）について本発明の実装例を説明する。

不揮発性メモリの動作中、１つの記憶ユニットにおけるデータの読み出し、書き込みお
よび消去は、このメモリの他の記憶ユニット内に記憶されるデータの妨げになることがし
ばしばある。これら妨げの１つの原因は、ジアン・チェンおよびユーピン・フォングによ
る米国特許第５，８６７，４２９号（特許文献１）に記載されているように、隣接するフ
ローティングゲート間の電界効果結合である。この米国特許は、本願明細書においてその
全体が参照により援用されている。このような妨げを減少させる追加の技術が、米国特許
第６，５２２，５８０号（特許文献２）に記載されている。この米国特許は、本願明細書
においてその全体が参照により援用されている。

前述したような影響と、読み出しおよび書き込みの妨げになるその他の原因とが、様々
な種類のフラッシュＥＥＰＲＯＭセルアレイ内に存在する。ある設計のＮＯＲアレイは、
隣接するビット（列）ラインと、ワード（行）ラインに接続されるコントロールゲートと
の間に接続されるメモリセルを有する。個々のセルは、直列に形成される選択トランジス
タを備える１つのフローティングゲートトランジスタまたは直列に形成される選択トラン
ジスタを備えない１つのフローティングゲートトランジスタ、或いは１つの選択トランジ
スタにより分離される２つのフローティングゲートトランジスタのいずれかを含む。この
ようなアレイおよび記憶システムでのこれらアレイの使用の例が、サンディスクコーポレ
イションによる米国特許第５，０９５，３４４号（特許文献３）、第５，１７２，３３８
号（特許文献４）、第５，６０２，９８７号（特許文献５）、第５，６６３，９０１号（
特許文献６）、第５，４３０，８５９号（特許文献７）、第５，６５７，３３２号（特許
文献８）、第５，７１２，１８０号（特許文献９）、第５，８９０，１９２号（特許文献
１０）、第６，１５１，２４８号（特許文献１１）、第６，４２６，８９３号（特許文献
１２）および第６，５１２，２６３号（特許文献１３）に示されている。これら特許は、
本願明細書においてその全体が参照により援用されている。

ある設計のＮＡＮＤアレイは、ビットラインと基準電位との間で両側の選択トランジス
タを介して直列ストリングに接続される８、１６または３２などの多数のメモリセルを有
する。ワードラインは、異なる直列ストリングのセルのコントロールゲートと接続される
。このようなアレイおよびそれらの動作に関連する例は、前に参照により援用されている
米国特許第６，５２２，５８０号（特許文献２）に示されている。その他の例が、ラウル
−エイドリアン・セルニアによる「非常にコンパクトな不揮発性メモリおよびその方法」
（特許文献１４）と、ラウル−エイドリアン・セルニアおよびヤン・リーによる「ソース
ラインバイアスエラーが低減された不揮発性メモリおよび方法」（特許文献１５）という
双方とも２００２年９月２４日に出願された米国特許出願と、米国特許第５，５４６，３
４１号（特許文献１６）、第５，４７３，５６３号（特許文献１７）および第６，３７３
，７４６号（特許文献１８）に示されている。これら特許および特許出願のすべては、本
願明細書において参照により援用されている。

フローティングゲートトランジスタの２つだけの範囲のしきい値レベルが記憶レベルと
して規定される二進モードの動作により各フローティングゲートが単一ビットのデータを
記憶することは、現在市販されている製品において依然として最も一般的である。フロー
ティングゲートトランジスタのしきい値レベルは、フローティングゲートに記憶される充
電レベルの範囲に対応する。メモリアレイの寸法を縮めることに加えて、各フローティン
グゲートトランジスタにおいて２ビット以上のデータを記憶することにより、このような
メモリアレイのデータ記憶密度をさらに増大させる傾向にある。このことは、３つ以上の
しきい値レベルを各フローティングゲートトランジスタの記憶状態として規定することに
より達成される。現在、４つの記憶状態（１フローティングゲート当たり２ビットのデー
タ）が、市販の製品に含まれている。１記憶素子当たり１６状態などの多くの記憶状態が
検討されている。各フローティングゲートトランジスタは特定の全範囲（ウィンドウ）の
しきい値電圧を有することにより、各フローティングゲートトランジスタを実質的に動作
することができ、この全範囲は、互いにはっきりと区別することができるように状態の間
にマージンを加えて規定された状態の数に分割される。多状態の不揮発性メモリでは、し
きい値電圧範囲が、多状態およびマージンのすべてを収容するために、単一ビットのメモ
リと比べて増大することがしばしばある。従って、これに対応して、読み出しおよびプロ
グラミング中にコントロールゲートに印加される電圧が増大し、その結果、消去、プログ
ラミングおよび読み出しの多くの妨げを発生させる。その上、装置が低電力設計に移行す
るにつれて、これら多状態に適合する利用可能なウィンドウも縮まり、問題をさらに悪化
させている。

これらの種類の不揮発性メモリの一般的な動作は、メモリセルを再プログラムする前に
これらメモリセルのブロックを消去することにある。次に、消去から記憶されるために入
ってくるデータにより表される状態へブロック内のセルを個々にプログラムする。典型的
なプログラミングには、電圧パルスのプログラミングと、個々のセルが所定のレベルに到
達したかを決定する個々の状態の読み出しとを並列に多数のメモリセルに交互に印加する
ことが含まれる。所定のしきい値レベルに到達したと検証されるセルについてプログラミ
ングを停止する間、並列にプログラミングされるその他のセルのプログラミングが、すべ
てのセルをプログラムするまで継続される。個々の状態の電圧範囲が狭くなる程、より高
いプログラミング精度が要求されるので、１記憶素子当たりの記憶状態の数が増大すると
、プログラミングを実行する時間は通常増大される。このことは、メモリシステムの性能
に著しい悪影響を及ぼすおそれがある。

多状態の動作から生じる規定のフローティングゲート記憶レベルの狭まった範囲は、隣
接する記憶素子の第２のグループに実行される動作まで第１のグループの記憶素子の感度
レベルを増大させる。消去動作では、記憶素子は、フローティングゲートから電荷を取り
除くために、大きな電圧差を典型的に受ける。選択されていない記憶素子も、共有のワー
ドライン、ビットライン、ウェル構造体、容量結合またはその他の機構を介して高電圧値
を受けることがしばしばあるので、このことは、選択されていない記憶素子の妨げにつな
がるおそれがある。例えば、前に参照により援用されている米国特許第６，５２２，５８
０号（特許文献２）に記載されているようなＮＡＮＤ構造体では、消去ゲートを接地し、
アレイのウェル構造体を高消去電圧まで上昇させることにより、高電圧差が、選択された
記憶素子にまたがって生成される。選択されていない記憶素子も、このウェル構造体上に
ある場合がある。（例えば、前に援用されている米国特許第５，５４６，３４１号（特許
文献１６）に記載されているように、）選択されていない消去ゲートをウェルから容量結
合により充電させることは従来技術において一般的であるが、記憶素子にわたって位置し
、妨げにつながるおそれがある電位は、依然として存在する。誤ったビットの数が誤り訂
正符号（ＥＣＣ）の能力内に維持されるならば、誤りは訂正されるが、誤りの数がこの能
力よりも概して大きければ、他の何らかの（複数の）構造および／または動作技術を用い
る必要がある。不揮発性メモリにおける消去の妨げを減少させて性能をさらに増大させる
技術を提供することが望ましい。
米国特許第５，８６７，４２９号米国特許第６，５２２，５８０号米国特許第５，０９５，３４４号米国特許第５，１７２，３３８号米国特許第５，６０２，９８７号米国特許第５，６６３，９０１号米国特許第５，４３０，８５９号米国特許第５，６５７，３３２号米国特許第５，７１２，１８０号米国特許第５，８９０，１９２号米国特許第６，１５１，２４８号米国特許第６，４２６，８９３号米国特許第６，５１２，２６３号ラウル−エイドリアン・セルニアによる「非常にコンパクトな不揮発性メモリおよびその方法」という２００２年９月２４日に出願された米国特許出願ラウル−エイドリアン・セルニアおよびヤン・リーによる「ソースラインバイアスエラーが低減された不揮発性メモリおよび方法」という２００２年９月２４日に出願された米国特許出願米国特許第５，５４６，３４１号米国特許第５，４７３，５６３号米国特許第６，３７３，７４６号米国特許出願第１０／０８６，４９５号米国特許第６，２８２，１３０号米国特許出願第０９／９５６，２０１号

本発明は、消去処理中、選択されていないセルにおいて妨げの量を減少することができ
る不揮発性メモリおよびその動作方法を提供する。共通のウェル構造体上に形成される一
連の記憶素子に対して、ウェルとワードラインとの間に正味の電圧差が存在しないことを
確実にするようにウェルを充電する同一の高電圧消去信号で最初にすべてのワードライン
を充電する。次に、選択されたワードラインを接地電位まで放電しながら、選択されてい
ないワードラインとウェルとを高電圧に維持する。１つの選択肢として、消去周期中、禁
止された記憶素子をウェル電位（高電圧）に周期的にリフレッシュすることができ、且つ
／または選択されたワードラインを浮動状態にし、且つ／または周期的に接地電位にリフ
レッシュすることができる。

例示的な実施形態では、ＮＡＮＤ構造を有するフラッシュメモリを用いる。多数のブロ
ック、すなわち消去の単位を１つのウェル構造体上に形成する。各ブロックは、メモリユ
ニットのコントロールゲートが接続される多数のワードラインを有する。ウェル自体と、
ウェル上のメモリユニットのコントロールゲートとを同時に消去電圧に充電する。次に、
消去処理中、選択されていないブロックのワードラインに電荷を捕捉し、これによりコン
トロールゲートおよびウェルの双方で同一の電圧レベルを設定するので、いかなる電位も
、電荷蓄積素子にわたって配置されない。選択されたブロックでは、ワードラインを放電
して、フローティングゲートにわたって電位差を形成し、消去を生じさせる。

本発明の別の態様によれば、回路のピッチ領域を増大させることなく、或いは新たな配
線をメモリアレイに追加することなく、また最小限の追加の周辺領域においてこのことを
達成することができる。メモリ装置上で復号化に適切に変化することにより、メモリ装置
のアレイ部分の構造を維持することができる一方、選択されていないワードラインを基板
だけとの容量結合により得られる電圧よりも高い電圧に維持することができる。利点とし
て、選択されていない記憶素子において可能性がある消去の妨げを減少させ、選択された
素子の消去分布を密接にすることが挙げられる。

本発明の追加の態様、特徴および利点は、添付図面と一緒に理解されるべきである以下
の例示的な実施形態の説明に含まれる。

不揮発性メモリシステムの例
具体例を提供するために、図１〜７を参照して、本発明の様々な態様が実施される具体
的な不揮発性メモリシステムを説明する。消去処理における妨げの量を減少させるため、
本発明は、選択されていない記憶素子のコントロールゲートを、それらの下側のウェル構
造体と同じ電圧レベルに維持する。例示的な実施形態では、記憶素子は、ウェル構造体上
に形成される。消去処理中、ウェルにおいてこの電圧レベルを達成しながら、ウェル上の
選択された記憶素子および選択されていない記憶素子の双方を消去電圧まで上昇させる。
次に、この電圧をウェルおよび選択されていない記憶素子について維持し、これにより選
択された記憶素子を放電させて、必要とされる消去状態を発生させる間、消去に関連する
何らかの妨げの可能性を減少させる。さらに、このことは、いかなる回路のピッチ領域を
も増大させることなく、或いはメモリアレイに新たな配線を追加することなしに実現され
、その結果、回路に加えられる追加の周辺領域を最小限にする。

一般化をずっと後で説明するが、特定の目的のために、ＮＡＮＤ形ＥＥＰＲＯＭフラッ
シュメモリに関して本発明を説明する。特に、本発明の開示は、米国特許第６，５２２，
５８０号（特許文献２）に記載されているようなシステムと、前に参照により援用されて
いるＮＡＮＤシステムに関する他の出願とを用いる。以下において具体的な電圧が必要と
される場合、設計に応じてその他の値を用いることができるが、消去電圧Ｖ_erase は１５
〜２０ボルトの範囲内にあり、ロー論理レベルは接地電位としてあり、ハイ論理レベルＶ
_ddは１．５〜３ボルトの範囲内にある。

図１は、フラッシュメモリシステムのブロック図である。マトリクス状に配置される複
数の記憶ユニットＭを含むメモリセルアレイ１は、列制御回路２、行制御回路３、ｃソー
ス制御回路４およびｃ−ｐウェル制御回路５により制御される。列制御回路２は、メモリ
セルアレイ１のビットライン（ＢＬ）に接続されて、メモリセル（Ｍ）に記憶されるデー
タを読み出し、プログラミング動作中、メモリセル（Ｍ）の状態を決定し、またプログラ
ミングを促進するか、或いはプログラミングを禁止するようにビットライン（ＢＬ）の電
位レベルを制御する。行制御回路３は、ワードライン（ＷＬ）に接続されて、ワードライ
ン（ＷＬ）の１つを選択し、読み出し電圧を印加し、列制御回路２により制御されるビッ
トライン電位レベルと結合されるプログラミング電圧を印加し、またメモリセル（Ｍ）が
形成される（図３に「ｃ−ｐウェル」１１と記された）ｐ形領域の電圧と結合される消去
電圧を印加する。ｃソース制御回路４は、メモリセル（Ｍ）に接続される（図２に「ｃソ
ース」と記された）共通ソースラインを制御する。ｃ−ｐウェル制御回路５は、ｃ−ｐウ
ェルの電圧を制御する。

メモリセル（Ｍ）に記憶されるデータは、列制御回路２により読み出され、Ｉ／Ｏライ
ンおよびデータ入出力バッファ６を介して外部Ｉ／Ｏラインに出力される。メモリセルに
記憶すべきプログラミングデータは外部Ｉ／Ｏラインを介してデータ入出力バッファ６に
入力され、列制御回路２に転送される。外部Ｉ／Ｏラインはコントローラ２０に接続され
る。フラッシュメモリ装置を制御するコマンドデータは、コントローラ２０に接続される
外部コントロールラインに接続されるコマンドインターフェイスに入力される。コマンド
データは、要求される動作をフラッシュメモリに知らせる。入力コマンドは、列制御回路
２、行制御回路３、ｃソース制御回路４、ｃ−ｐウェル制御回路５およびデータ入出力バ
ッファ６を制御する状態マシン８に転送される。状態マシン８は、レディー／ビジー（Ｒ
ＥＡＤＹ／ＢＵＳＹ）またはパス／フェイル（ＰＡＳＳ／ＦＡＩＬ）などのフラッシュメ
モリの状態データを出力することができる。

コントローラ２０は、パーソナルコンピュータ、デジタルカメラまたはパーソナルデジ
タルアシスタントなどのホストシステムと接続されるか、或いは接続可能である。ホスト
は、例えば、メモリアレイ１にデータを記憶するか、或いはメモリアレイ１からデータを
読み出すようにコマンドを開始して、このようなデータをそれぞれ供給または受信する。
コントローラは、このようなコマンドをコマンド回路７が解釈または実行することができ
るコマンド信号に変換する。また、コントローラは、メモリアレイに書き込まれるか、或
いはメモリアレイから読み出されるユーザデータ用のバッファメモリを典型的に含む。典
型的なメモリシステムは、コントローラ２０を含む１つの集積回路チップ２１と、メモリ
アレイおよび関連する制御回路、入出力回路並びに状態マシン回路を各々含む１つ以上の
集積回路チップ２２とを有する。システムのメモリアレイおよびコントローラ回路を１つ
以上の集積回路チップ上に一体化する傾向にもちろんある。ホストシステムの一部分とし
てメモリシステムを埋め込むことができ、或いはメモリシステムをホストシステムの嵌め
合いソケットへ取り外し可能に挿入することができるメモリカードに備えることもできる
。このようなカードはメモリシステム全体を備えることができ、或いはコントローラおよ
びメモリアレイを関連する周辺回路と共に別々のカードに備えることもできる。

図２を参照して、メモリセルアレイ１の例示的な構造を説明する。一例として、ＮＡＮ
Ｄ形フラッシュＥＥＰＲＯＭを説明する。メモリセル（Ｍ）は多数のブロックに分割され
、具体的な例では１０２４個に分割されている。各ブロックに記憶されるデータは同時に
消去される。従って、ブロックは、同時に消去可能な多数のセルの最小単位である。各ブ
ロックには、米国特許第６，５２２，５８０号（特許文献２）にさらに記載されているよ
うに、左側の列および右側の列に分割されるＮ個の列があり、この例ではＮ＝８，５１２
個である。ビットラインも、左側のビットライン（ＢＬＬ）および右側のビットライン（
ＢＬＲ）に分割される。各ゲート電極においてワードライン（ＷＬ０〜ＷＬ３）に接続さ
れる４個のメモリセルは直列に接続されてＮＡＮＤセルユニットを形成する。ＮＡＮＤセ
ルユニットの一方の端子は、ゲート電極が第１の（ドレイン）選択ゲートライン（ＳＧＤ
）に結合される第１の選択トランジスタ（Ｓ）を介して対応するビットライン（ＢＬ）に
接続され、他方の端子は、ゲート電極が第２の選択ゲートライン（ＳＧＳ）に結合される
第２の（ソース）選択トランジスタ（Ｓ）を介してｃソースに接続される。図を簡略化す
るために、４個のフローティングゲートトランジスタを各セルユニットが備えるように示
されているが、８、１６または３２などの他の数のトランジスタも用いられる。図２には
、ウェル電圧を供給する連結部分、すなわちｃ−ｐウェルも含まれる。

各ブロックにおいて、この例では、８，５１２個の列は、偶数番号の列および奇数番号
の列に分割される。ビットラインも、偶数番号のビットライン（ＢＬｅ）および奇数番号
のビットライン（ＢＬｏ）に分割される。各ゲート電極においてワードライン（ＷＬ０〜
ＷＬ３）に接続される４個のメモリセルは、直列に接続されてＮＡＮＤセルユニットを形
成する。ＮＡＮＤセルユニットの一方の端子は、ゲート電極が第１の選択ゲートライン（
ＳＧＤ）に結合される第１の選択トランジスタ（Ｓ）を介して対応するビットライン（Ｂ
Ｌ）に接続され、他方の端子は、ゲート電極が第２の選択ゲートライン（ＳＧＳ）に結合
される第２の選択トランジスタ（Ｓ）を介してｃソースに接続される。図を簡略化するた
めに、４個のフローティングゲートトランジスタを各セルユニットが備えるように示され
ているが、８、１６または３２などの高い数のトランジスタも用いられる。

本願明細書において参照により援用されている２００２年２月２７日に出願された米国
特許出願第１０／０８６，４９５号（特許文献１９）に記載されているような他の一連の
実施形態では、偶数番号／奇数番号の配列の代わりに右側部分および左側部分にアレイを
分割することができる。右側および左側は、独立したウェル構造体をさらに有することが
でき、このような分離されているウェル構造体上には、アレイの右側および左側がそれぞ
れ形成され、これにより図１のｃ−ｐウェル制御回路５が電圧レベルを独立して設定する
ことができる。さらなる変形例では、ブロックの区分のすべてに満たないサブブロックの
消去も可能になる。本発明と互換性があるさらなる変形例は、米国特許出願第１０／０８
６，４９５号（特許文献１９）にも記載されている。

例示的な実施形態では、ページサイズは、同一のワードライン上のセルの数よりも少な
い５１２バイトである。このページサイズは、ユーザの好みおよび規約に基づいている。
異なるページ分のデータが復号器を共有することができるので、ワードラインの寸法を２
ページ以上分のセルに対応させることはＸ復号器（行制御回路３）の空間を節約する。こ
の例では、ユーザデータの読み出しおよびプログラミング動作中、Ｎ＝４，２５６個のセ
ル（Ｍ）が同時に選択される。選択されたセル（Ｍ）は、同一のワードライン（ＷＬ）、
例えばＷＬ２と同種のビットライン（ＢＬ）とを有する。従って、５３２バイトのデータ
を同時に読み出すか、或いはプログラムすることができる。同時に読み出され、或いはプ
ログラムされるこの５３２バイトのデータは、論理的に「ページ」を形成する。従って、
１つのブロックは、少なくとも８ページを記憶することができる。各メモリセル（Ｍ）が
２ビットのデータを記憶すれば、すなわちマルチレベルセルであれば、１セル記憶装置当
たり２ビットの場合、１つのブロックは１６ページを記憶する。この実施形態では、各メ
モリセルの記憶素子、この場合には各メモリセルのフローティングゲートは、２ビットの
ユーザデータを記憶する。

図３は、図２に線図的に示されている種類のＮＡＮＤセルユニットのビットライン（Ｂ
Ｌ）方向の断面図を示す。ｐ形半導体基板９の表面には、ｐ形領域のｃ−ｐウェル１１が
形成され、左右のｃ−ｐウェルの各々は、ｐ形基板からｃ−ｐ形ウェルを電気的に絶縁す
るようにｎ形領域１０により囲まれている。ｎ形領域１０は、第１の接触孔（ＣＢ）およ
びｎ形拡散層１２を介して第１の金属Ｍ０でできているｃ−ｐウェルラインに接続される
。ｐ形領域のｃ−ｐウェル１１も、第１の接触孔（ＣＢ）およびｐ形拡散層１３を介して
ｃ−ｐウェルラインに接続される。ｃ−ｐウェルラインは、ｃ−ｐウェル制御回路５（図
１）に接続される。

例示的な実施形態は、各メモリセルが、セル内に記憶されるデータに対応する電荷量を
蓄積するフローティングゲート（ＦＧ）、ゲート電極を形成するワードライン（ＷＬ）並
びにｎ形拡散層１２でできているドレインおよびソース電極を有するフラッシュＥＥＰＲ
ＯＭ記憶ユニットを用いる。フローティングゲート（ＦＧ）は、トンネル酸化膜（１４）
を介してｃ−ｐウェルの表面上に形成される。ワードライン（ＷＬ）は絶縁体膜（１５）
を介してフローティングゲート（ＦＧ）上に堆積される。ソース電極は、第２の選択トラ
ンジスタ（Ｓ）および第１の接触孔（ＣＢ）を介して第１の金属（Ｍ０）でできている共
通ソースライン（ｃソース）に接続される。共通ソースラインは、ｃソース制御回路（４
）に接続される。ドレイン電極は、第１の選択トランジスタ（Ｓ）、第１の接触孔（ＣＢ
）、第１の金属（Ｍ０）の中間配線および第２の接触孔（Ｖ１）を介して第２の金属（Ｍ
１）でできているビットライン（ＢＬ）に接続される。ビットラインは、列制御回路（２
）に接続される。

図４および５は、メモリセル（図３の断面４−４）および選択トランジスタ（図３の断
面５−５）についてのワードライン（ＷＬ２）方向の断面図をそれぞれ示す。浅いトレン
チ絶縁（ＳＴＩ）として知られている基板に形成されると共に絶縁材料で充填されるトレ
ンチにより各列は隣の列から絶縁される。フローティングゲート（ＦＧ）は、ＳＴＩ、絶
縁体膜１５およびワードライン（ＷＬ）により互いに絶縁される。選択トランジスタ（Ｓ
）のゲート電極（ＳＧ）が、フローティングゲート（ＦＧ）およびワードライン（ＷＬ）
と同じ形成処理ステップで形成されるので、堆積形ゲート構造を呈する。これら２つの選
択ゲートライン（ＳＧ）はラインの終わりでシャントされる。

前に本願明細書において参照により援用されている米国特許第６，５２２，５８０号（
特許文献２）には、メモリセルアレイ１を動作するために印加される様々な電圧が記載さ
れている。具体的な例では、各メモリセルのフローティングゲートは２ビットを記憶し、
状態「１１」、「１０」、「０１」および「００」のうちの１つを有する。ワードライン
「ＷＬ２」および「ＢＬｅ」のビットラインが消去、読み出しまたはプログラミングのた
めに選択される場合について、ここで簡単にもう一度検討する。ｃ−ｐウェルをＶ_erase
＝１５〜２０Ｖの消去電圧まで上昇させ、選択されたブロックのワードライン（ＷＬ）を
接地することにより、選択されたブロックのデータを消去する。選択されていないブロッ
クのワードライン（ＷＬ）、ビットライン（ＢＬ）、選択ライン（ＳＧ）およびｃソース
のすべてが浮動状態に置かれるので、これらもほぼＶ_erase までｃ−ｐウェルとの容量結
合に起因して上昇させる。従って、強い電界を選択されたメモリセル（Ｍ）のトンネル酸
化膜１４（図４および５）だけに加え、トンネル電流がトンネル酸化膜１４にわたって流
れるので、選択されたメモリセルのデータを消去する。この例では、消去されたセルは、
４つの可能なプログラミング状態のうちの１つ、すなわち「１１」である。

消去およびプログラミング値に用いられる高電圧値を（図１には示されていない）電荷
ポンプを用いることにより、低い供給値から発生させることができる。これら高電圧値を
メモリチップ２２自体に発生させるか、或いは別のチップからメモリシステムへ供給する
ことができる。高電圧源の使用および配置は、米国特許第６，２８２，１３０号（特許文
献２０）でさらに詳細に記載されている。この米国特許は、本願明細書において参照によ
り援用され、さらなる参考文献に言及している。

図６は、このような従来技術の回路を線図的に示す。３つの代表的なワードラインＷＬ
_a 、ＷＬ_b およびＷＬ_c が、トランジスタ１０１、１０３および１０５をそれぞれ介して
様々な電圧レベルを供給するライン１０７に接続されている。ライン１０７と共にトラン
ジスタ１０１、１０３および１０５は、図１の行制御回路３の一部分である。図１のｃ−
ｐウェル制御回路５は、電圧をウェル構造体のｃ−ｐウェル１１に供給する。この場合、
これらワードラインは、図２に示されているメモリ１の異なるブロックの様々なワードラ
インのいずれかまでウェル構造体１１上に延びている。ワードラインＷＬ_c が選択された
ワードラインに対応し、ＷＬ_a およびＷＬ_b の双方が選択されていない場合、消去処理で
は、ｃ−ｐウェルの電圧を、例えば１７Ｖの消去電圧まで上昇させ、ライン１０７を接地
電位に設定する。Ｖ_ddの高レベルにトランジスタ１０５のゲートを設定してワードライン
ＷＬ_c を接地電位に持っていくのに対して、ゲートを接地電位に設定してＷＬ_a およびＷ
Ｌ_b を浮動状態のままにしておくことによりトランジスタ１０１および１０３の双方をオ
フに転換する。この結果、選択されていない消去ゲートを（例えば、前に援用されている
米国特許第５，５４６，３４１号（特許文献１６）に記載されているように、）ウェルか
ら容量結合により充電し、選択された消去ゲートを強制的に接地する前述した消去状態を
生じさせる。消去処理の他の態様は、２００１年９月１７日に出願された米国特許出願第
０９／９５６，２０１号（特許文献２１）に記載されている。この米国特許出願は、本願
明細書において参照により援用されている。特に、米国特許出願第０９／９５６，２０１
号（特許文献２１）には、選択されていないワードラインを浮動化することができる処理
や、本発明の様々な態様の他の実施形態にも組み込むことができる処理が記載されている
。

プログラミング動作中、フローティングゲート（ＦＧ）に電子を蓄積するために、選択
されたワードラインＷＬ２をプログラミングパルスＶ_pgm に接続し、選択されたビットラ
インＢＬｅを接地する。他方では、プログラミングを行わないメモリセル（Ｍ）へのプロ
グラミングを禁止するために、選択されていないビットラインＢＬｏと同様に、対応する
ビットラインＢＬｅも電源のＶ_dd、例えば３Ｖに接続される。選択されていないワードラ
インＷＬ０、ＷＬ１およびＷＬ３を１０Ｖに接続し、第１の選択ゲート（ＳＧＤ）をＶ_dd
に接続し、第２の選択ゲート（ＳＧＳ）を接地する。その結果、プログラミングされるメ
モリセル（Ｍ）のチャネル電位は０Ｖに設定される。ワードライン（ＷＬ）と容量結合す
ることによりチャネル電位を引き上げる結果として、プログラミング禁止のチャネル電位
は約６Ｖまで上昇される。前に説明したように、プログラミング中、強い電界をメモリセ
ル（Ｍ）のトンネル酸化膜１４だけに加え、トンネル電流がトンネル酸化膜１４にわたっ
て、消去と比べて反対の方向へ流れ、「１１」からその他の状態「１０」、「０１」また
は「００」のいずれか１つに論理状態を変化させる。

読み出しおよび検証動作では、選択ゲート（ＳＧＤおよびＳＧＳ）および選択されてい
ないワードライン（ＷＬ０，ＷＬ１およびＷＬ３）を４．５Ｖの読み出しパス電圧まで上
昇させて、これらをパスゲートとして構成する。選択されたワードライン（ＷＬ２）を、
各読み出しおよび検証動作について規定された電圧レベルに接続して、関連するメモリセ
ルのしきい値電圧がこのようなレベルに達しているかを決定する。例えば、読み出し１０
の動作では、選択されたワードラインＷＬ２を接地して、しきい値電圧が０Ｖよりも高い
かを検出することができるようにする。この読み出しの場合、読み出しレベルは０Ｖであ
ると言える。検証０１の動作では、選択されたワードラインＷＬ２を２．４Ｖに結合して
、しきい値電圧が２．４Ｖに達しているかを検証することができるようにする。この検証
の場合、検証レベルは２．４Ｖであると言える。この場合も、記載されている処理のすべ
てに対して、列挙した電圧レベルは、単に例示的な値でしかない。

選択されたビットライン（ＢＬｅ）を高レベル、例えば０．７Ｖにプリチャージする。
しきい値電圧が読み出しまたは検証レベルよりも高ければ、非導通のメモリセル（Ｍ）の
ために、関連するビットライン（ＢＬｅ）の電位レベルは高レベルを維持する。他方で、
しきい値電圧が読み出しまたは検証レベルよりも低ければ、導通のメモリセル（Ｍ）のた
めに、関連するビットライン（ＢＬｅ）の電位レベルは低レベル、例えば０．５Ｖ未満に
減少する。読み出しおよび検証動作のさらなる詳細を以下に説明する。

新規の消去技術の例
前述した消去動作では、選択されたワードラインを接地電位に維持して、セルのコント
ロールゲートとウェル構造体の消去電圧との間に所望の電位差を発生させる。選択されて
いないセルはコントロールゲートとウェルとの間の容量結合に依存して、これらセルが消
去されない程度に充分高い値までコントロールゲートを上昇させる。容量結合が、図６の
ＷＬ_a およびＷＬ_b などの選択されていないワードラインをウェルレベル付近まで上昇さ
せるが、接続されているセルにわたって電位差を設定させる充分な値まで上昇させない。
このことは、特に低電圧の多状態装置において、蓄積される電荷の一部がフローティング
ゲートから失われる結果になるおそれがあり、最終的には、起こりうる妨げを引き起こす
ことになる。主な態様では、本発明は、選択されていないワードライン上の電圧レベルを
、容量結合のみにより生じるレベルを超えて上昇させ、これにより選択されていないコン
トロールゲートとの間の電位差を減少または削減する。

図７Ａは図６に類似し、ほとんど同じ素子を示す。様々なワードライン電圧Ｖ_E をライ
ン１０７に沿って供給する。トランジスタ１０１、１０３および１０５を介してワードラ
イン電圧Ｖ_E を代表的なワードラインＷＬ_a 、ＷＬ_b およびＷＬ_c がそれぞれ受信し、こ
れらトランジスタ１０１、１０３および１０５を、ライン１１１、１１３および１１５に
沿ってそれぞれの電圧Ｖ_A 、Ｖ_B およびＶ_C により制御する。図６および図７Ａにおいて
ワードラインをＷＬ_a 、ＷＬ_b およびＷＬ_c と記してある。これらワードラインは、ＷＬ
０＿ｉ、ＷＬ１＿ｉおよびＷＬ２＿ｉなどの図２での同一ブロックのワードラインに対応
することができ、ここでＷＬ２＿ｉのみが消去のために選択されるか、或いはＷＬ２＿ｉ
を別のブロックからのものにすることができ、この場合、ＷＬ_c を含むブロックが消去の
ために選択され、ＷＬ_a およびＷＬ_b を含むブロックの双方は選択されない。図７Ａには
、電圧Ｖ_E をライン１０７から受信するため、ダイオード１２１を介してライン１０７に
接続されるウェル構造体１１も示す。この特定の回路は、ウェルとワードラインの一部と
の双方に同時に供給される電圧にレベルＶ_E が対応するという本発明の特定の実施形態に
多少特有である。より一般的には、この特定の接続は、この条件を満たす場合にのみ用い
られ、これらの状況であっても、援用されている様々な参考文献に記載されているような
ｃ−ｐウェル制御回路５（図１）によりウェル電圧を供給することができる。いずれにせ
よ、本発明の例示的な実施形態に対して、図７Ａは、行制御回路３（図１）からの素子の
一部と、図７Ｂに示されている電圧を適切な素子に供給することができるｃ−ｐウェル制
御回路５とを線図的に表す。

図７Ｂは、本発明の例示的な実施形態の図７Ａに適用される様々な電圧についての一連
の波形である。この例では、ワードラインＷＬ_c は、選択されたワードラインに対応し、
ワードラインＷＬ_a およびＷＬ_b は、選択されていないワードラインに対応する。波形１
３１は、ライン１０７と選択されていないワードラインとの接続を制御する電圧レベルで
あり、波形１３５は、選択されたワードラインの接続を制御する電圧レベルであり、１３
７は、ライン１０７自体のレベルである。

図７Ｂのｔ₀ 〜ｔ₁ までの第１の段階では、トランジスタ１０１、１０３および１０５
のすべてが、Ｖ_PPをライン１１１、１１３および１１５に供給することによりオンに転換
され、同時に消去電圧Ｖ_erase はＶ_E で供給される。この消去初期化段階の結果、ウェル
と、このウェルにわたって延在し、選択されたものでもあり選択されていないものでもあ
る複数のワードラインとをＶ_erase に設定する。この段階（ｔ₀ 〜ｔ₁ ）の継続期間をシ
ステムに固有のものとするか、または、好ましくは、テスト時間に調節することができ、
或いは動作条件もしくは装置特性に応答して動的に調節することができる。例えば、装置
が初期のテストを受ける場合、パラメータに基づく実装例をパラメータのセットと一緒に
用いることができる。

初期化段階の継続期間と同様に継続期間を決定することができる消去段階（または、初
期消去段階）を時間ｔ₁ とｔ₂ との間で行う。さらに、消去検証の失敗またはその他の消
去に関する誤りに基づいて、対応するパラメータを動的に変更することができる。この段
階では、Ｖ_A およびＶ_B を低く取り、トランジスタ１０１および１０３を遮断し、選択さ
れていないワードラインＷＬ_a およびＷＬ_b 上の消去電圧を捕捉する。この例示的な実施
形態では、ダイオード１２１により、より一般的にはｃ−ｐウェル制御回路５により消去
電圧をウェルでも保持する。消去処理中、図６を参照して前に説明したように、メモリの
他の端子を処理することができる。すなわち、ビットライン（ＢＬ）、選択ライン（ＳＧ
）およびｃソースを浮動状態に置くことができ、ここでこれらをｃ−ｐウェルと選択され
ていないワードラインとの容量結合に起因してほぼＶ_erase まで上昇させる。様々な本発
明では、これらのいずれかを、選択されていないワードラインについて説明したような類
似の方法によりＶ_erase で直接供給することもできる。

本発明の別の態様では、ウェルと選択されていないワードラインとの双方またはどちら
か一方の消去電圧をリフレッシュすることができる。このことが時間ｔ₂ の後で生じるこ
とを図７Ｂに示す。電圧Ｖ_E を再びＶ_erase にして、選択されたワードラインが充電を繰
り返さないようにし、Ｖ_C を低く設定してトランジスタ１０５をオフに転換する。選択さ
れていないワードラインを再充電するため、Ｖ_A およびＶ_B を高くして、それぞれのトラ
ンジスタ１０１および１０３を介してＷＬ_a およびＷＬ_b 上にＶ_erase を戻す。同時にｃ
−ｐウェル１１も、ダイオード１２１を介して再充電する。その後、Ｖ_A 、Ｖ_B およびＶ
_E のすべてを低くし、Ｖ_C を高くし、選択された記憶素子の消去が継続する。必要に応じ
て、このリフレッシュ処理を１度またはそれ以上繰り返すこともできる。

図７Ｂには、ウェル１１と選択されていないワードラインＷＬ_a およびＷＬ_b とを示し
、これらがリフレッシュ処理に含まれるが、幾つかの装置では、これらを含めることは必
ずしも必要ではない。例えば、Ｖ_A およびＶ_B を低く保つことができ、ウェルだけをリフ
レッシュするか、或いは代わりにウェルではなく、選択されていないワードラインをリフ
レッシュすることができる（この最後の変形例は、ｃ−ｐウェル制御回路５でダイオード
１２１をトランジスタまたはその他のスイッチに置き換える必要がある）。また、例示的
な目的のため、波形１３１、１３５、１３７は、その後の消去間隔（ｔ₂ 後、１３７が低
いとき）並びに初期化段階（ｔ₁ 〜ｔ₀ ）とほぼ同じ継続期間であるようにリフレッシュ
間隔の継続期間（ｔ₂ 後、１３７が高いとき）を示す。実際には、電圧レベルが「高レベ
ルに達せられた」ばかりなので、リフレッシュ間隔は初期化段階よりも短く、その後の消
去段階よりも短い可能性が高く、その消去段階は継続期間の点において初期消去段階（ｔ
₂ 〜ｔ₁ ）に近い場合がある。その他のタイミング値と同様に、これら様々な継続期間の
大きさをハードウェア、ソフトウェアまたはファームウェアで設定することができ、この
大きさは、テスト時間に設定することができるか、或いは動作条件もしくは装置特性に応
答して動的に変化することができるパラメータに基づく実装例を用いるのが好ましい。そ
の上、消去検証の失敗またはその他の消去に関する誤りに基づいて、対応するパラメータ
を動的に変更することもできる。

前述したように、代表的なワードラインＷＬ_a 、ＷＬ_b およびＷＬ_c は、図２の同一ブ
ロックのワードラインに対応することができるか、或いは異なるブロックからのものとす
ることができる。図２でＷＬ２＿ｉのみが消去のために選択される図２のＷＬ０＿ｉ、Ｗ
Ｌ１＿ｉおよびＷＬ２＿ｉなどの１つのブロック内の個々のワードラインに対して、図７
Ａおよび７Ｂを参照して説明されている技術の利用を有利に用いることができるが、これ
ら技術の利用は、ＷＬ_a 、ＷＬ_b およびＷＬ_c が異なるブロックからのワードラインに対
応する場合、より一般的に用いられる。

図１〜５を参照して前に説明し、前に援用されている米国特許第６，５２２，５８０号
（特許文献２）および米国特許第６，３７３，７４６号（特許文献１８）でさらに明らか
になる例示的な実施形態に戻れば、ブロックは消去のメモリ単位に対応する。典型的には
、（数百までの）多くのブロックを１つのウェルに形成することができ、各ブロックは多
数のワードラインを有する。一般に、消去の単位またはブロックは、書き込みの単位、ま
たはページ、並びに読み出しの単位とは異なり、１ブロックは典型的に多数のページを含
む（これらは、１つ以上のセクタ、すなわちデータ転送の従来単位を含む）。従って、消
去処理は典型的に、１ページの消去から成るのではなく、（物理的）ブロック内のすべて
のページの消去から成る。この構造では、ワードラインＷＬ_a 、ＷＬ_b およびＷＬ_c の各
々は、特定のブロック内にワードラインの集合的なセットを表す。列挙した参考文献に記
載されているように、例示的な実施形態に対して、コントロールゲート用の入力ラインを
メモリ内のすべてのブロックに適用することができ、ブロック選択信号は、どのワードラ
インでブロックが実際に信号を受信するかを決定する。

例えば、図１〜３を参照して、（状態マシン８およびコマンド回路７と共に）行制御回
路３は、メモリ装置２２上の入力ラインを復号化し、これら入力ラインをメモリアレイ１
のすべてのブロックに適用する。例えば、読み出し処理では、これら入力ラインの１つだ
けを読み出し電圧に維持し、選択されていない入力ラインを完全にオンに転換する。同様
に、プログラミングのときに、入力ラインの１つだけをプログラミング電圧に維持し、残
りをパス電圧に維持する。読み出しまたは書き込み動作を特定のブロックに限定するため
、この場合では１０２４個のブロックのうちこの１つだけのブロックを選択し、これによ
り入力電圧が実際にワードラインを通過することができる。

本発明に適応することができる適切な回路についての詳細は、援用されている米国特許
第６，３７３，７４６号（特許文献１８）に示され、１ブロック当たり１６のワードライ
ンの場合であるこの米国特許では、信号ＣＧ１〜ＣＧ１６が入力電圧である。米国特許第
６，３７３，７４６号（特許文献１８）の図１７には、所定のブロックに対して信号転送
Ｇ１が本願明細書の図７のＶ_A 、Ｖ_B およびＶ_C に対応するブロック復号化回路が示され
ている。本願明細書の図６に示されているように、従来では、特定のブロックｉが消去に
選択される場合、この信号は、選択されたブロックに対して高く、選択されていないブロ
ックに対して低い。ワードラインＷＬ１＿ｉ〜ＷＬ１６＿ｉはすべて接地され、このブロ
ックのメモリ装置は消去される。その他のブロックは浮動状態のままであり、容量結合に
起因して基板電圧に向かって上がるので、比較的わずかな電圧差が、選択されていないメ
モリセルにわたって配置される。（ワードラインへのＣＧ１〜ＣＧ１６の通過または不通
過は、米国特許第６，３７３，７４６号（特許文献１８）の図１６から導かれるようなＲ
ＤＥＣＡＤの極性を介して生じる。選択されたブロックに対して、この信号は高く、選択
されていないブロックのすべてに対して、この信号は低い。次に、ＶＲＤＥＣをＶＰＰに
し、転送Ｇ１を（メモリ装置自体にあるか、或いは別の装置から読み込まれた）ＶＰＰよ
りも高く上昇させ、これら値を本願明細書における従来技術に関する図６と、本発明に関
する図７Ａおよび７Ｂとに示すように適用する。）

前述したように、本発明の主な態様は、メモリ装置またはダイ自体の寸法を増大するこ
となく、消去のために選択されていないすべてのブロックのワードラインを浮動状態にし
、結果として生じた残留電位がメモリユニットにわたって残されるという代替案を見つけ
ることである。本発明は、ワードラインのレイアウトの「ピッチ」部分に全く新しい回路
を必要とせず、メモリ装置上のある場所に発生される制御信号を単に変えることにより、
援用されている参考文献に記載されているような従来技術のメモリ構造体を充分に維持さ
せる。米国特許第６，３７３，７４６号（特許文献１８）の図１６および１７を再び参照
して、先ずＣＧ１〜ＣＧ１６のすべてをＶ_PPまで上昇させ、ＶＲＤＥＣをＶ_PPにし、転送
Ｇ１をＶ_PPよりも高く上昇させると同時に、メモリアレイのｐウェルをＶ_PPまで持ってい
くことによりこのことを実施することができる。次に、（図１６に投入される）復号化を
（米国特許第６，３７３，７４６号（特許文献１８）に関して）修正して、すべてのワー
ドラインにＶ_PPを加える効果を有するブロックを選択解除する必要がある。（Ｖ_PPにプリ
チャージされているが、）すべてのワードラインが浮動状態になるように転送Ｇ１を選択
解除し、次にＣＧ１〜ＣＧ１６のすべてを接地電位に移しながら適切な復号化信号を加え
る。このことは、選択されたブロックだけの１６すべてのワードラインを接地する効果を
有し、これによりこのブロックを消去させる。本願明細書の図７Ｂに示されているように
、Ｖ_PPに維持された浮動化されているワードラインをリフレッシュすることが望ましけれ
ば、この周期を何度も繰り返すことができる。

本発明は、従来よりも優れた多数の利点を有し、これら利点のいくつかは、既に前に説
明した。これら利点は、選択されていない記憶素子において消去により引き起こされる可
能性がある妨げを減少させ、選択された素子の消去分布を密接にすることを含む。多状態
の不揮発性メモリ装置の大きさが減少し続けるにつれて、これらの特徴はますます重要に
なっている。というのは、消去禁止電圧が結合比の忠実な追跡に著しく依存する製品を、
結果的にこの縮小が典型的にもたらすためである。本発明の別の態様は、回路のピッチ領
域を増大することなく、或いは新たな配線をメモリアレイに追加することなく、このこと
を達成することができるということである。前述したように、追加の周辺領域を最小限に
導入することにより本発明の様々な態様を実施することができる。

前述したように、本発明を例示的な実施形態のＮＡＮＤ形フラッシュメモリにだけ適用
することができるのではなく、記憶素子がウェル構造体に形成され、処理が、選択された
素子にわたって配置されるべき高電位差を必要とする他の場合にも適用することができる
。特に、他のＥＥＰＲＯＭまたは電荷蓄積セルが利益を得ることができ、例えば、ＮＯＲ
形フラッシュメモリを良好に消去する。これと同様に、フローティングゲートトランジス
タでない記憶素子、例えば、「誘電体格納エレメントを用いる多状態不揮発性ＩＣメモリ
システム」というエリヤホウ・ハラリ、ジョージ・サマチサ、ジャック・エイチ・ユアン
およびダニエル・シー・グッターマンにより２００２年１０月２５日に出願された米国特
許出願に記載されている類の誘電体記憶素子まで拡張することができる。この特許出願は
、本願明細書において参照により援用されている。

本発明の様々な態様を具体的な実施形態に関して説明してきたが、本発明が、添付の特
許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解されよう。

本発明の様々な態様を実施するために説明する不揮発性メモリシステムのブロック図である。ＮＡＮＤ形である場合の図１のメモリアレイの既存の回路および編成を示す。半導体基板上に形成されるＮＡＮＤ形メモリアレイを列に沿って示す断面図である。図３のメモリアレイの断面４−４に沿った断面図である。図３のメモリアレイの断面５−５に沿った断面図である。従来技術の消去回路の配置を示す線図である。本発明の例示的な実施形態の態様を示す。本発明の例示的な実施形態の態様を示す。