TWI248618B - Erase inhibit in non-volatile memories - Google Patents

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1248618 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於一種不變性記憶體及其操作，更明確 5之’係關於用於確保受控抹除條件的技術。 【先前技術】 本發明的原理可應用於各種類型的不變性記憶體，包括 現有的*、變性記憶體以及預計使用正在開發的新技術之不 蜒性記憶體。然而，將關於一快閃電可抹除可程式化唯讀 記憶體（EEPROM)來說明本發明之實施方案，其中的儲存元 件係浮動閘極。 不變性記憶體的操作期間，一儲存單元中資料的讀取、 寫入與抹除將經常會干擾儲存於該記憶體之其他儲存單元 中的貢料。itb等干#的H原係鄰近浮動閉極之間的場 效應耦合，如Jian Chen與Yupin F〇ng之第5,867,429號美國 專利所述，該專利係以引用方式全文併入本文中。美國專 利第6,522,580號說明了用於減少此類干擾的額外技術，該 專利係以引用方式全文併入本文中。 讀取與寫入干擾的此效果與其他來源存在於其他類型的 快閃EEPROM單it陣列中。—種N〇R陣列之設計使其記憶 單7L連接在相鄰位7L (行）線之間，並使控制閘極連接至字元 (列）線。個別單元包含一個浮動閘極電晶體（可能有，也可 能沒有一選擇電晶體形成為與該浮動閘極電晶體串連）或 藉由-單-選擇電晶體分隔之兩個浮動閘極電晶體。在下 列SanD1Sk公司之美國專利中給出該等陣列及其在儲存系 96349.doc 1248618 統中之使用之範例，該等美國專利係以引用方式全文併入 本文中：專利案號 5,095,344、5，172,338、5,602,987、 5,663,901、5,430,859、5,657,332、5,712，180、5,890，192、 6，151，248、6,426,893與 6,512,263。 種NAND陣列之設計具有 至32個記憶單元，該等記憶單元以串連串之形式經由兩端 之選擇電晶體連接在一位元線與一參考電位之間。字元線 與不同串連串中之單元之控制閘極連接。上文以引用方式 併入的美國專利第6,522,580號給出此類陣列及其操作的相 關範例。在標題為「高度小型化之不變性記憶體及其方法」 (Raul-Addan Cernea申請）與「具有減小之源極線偏壓誤差 之不變性記憶體與方法」（Raul_Addan Cern_ b u申請） 之美國專射請案中給出其他範例，以上兩專财請案都 申請於2〇02年9月24日，美國專利案號為5,546,341\

5,473,563與6,373,746，該#全部專财請案在此皆 方式併入本文。 W 々•丨j '丨工柯比f M二進 操作來儲存單-位元資料的做法仍非常常見，其中 義洋動閘極電晶體之臨界位準之兩 浮動閘極電晶體之哆I^ w 7 # 乍為储存位準 上之電準對應•存於其浮動閑; 上之電何位準之範圍。除了減小 」 趨勢係藉由在每—浮動閘極電晶體中料多Γ個 資料來進-步增加記憶陣列之資料儲二…個位元3 義多於兩個臨界位準作為每 X此係猎“ 子動間極電晶體之儲存狀態 96349.doc 1248618 來貫現，目前在商業產品中包括四個該等狀態（每個浮動閘 極兩位元資料）。預計以後會實現更多儲存狀態，例如每個 儲存兀件16個狀態。每一浮動閘極電晶體具有臨界電壓之 特疋〜、範圍（窗框），可能在臨界電壓之該總範圍内實際地操 作該浮動閘極電晶體，將該範圍劃分為該範圍定義的一定 數目之狀怨以及在該等狀態之間之餘量，以便允許清晰地 區分該等狀態。在一多狀態不變性記憶體中，與單一位元 $憶體相比，通常會增加臨界電壓範圍，以便容納所有該 等多狀態及其餘量。因此，在讀取與程式化期間施加於該 等控制閘極的電壓會對應地增加，從而導致更多的抹除、 程式化與讀取干擾。除此之外，t裝置傾向發展較低功率 叹汁日守，適合此等多狀態的可用窗框亦會進一步縮小，從 而使問題加重。 此等類型之不變性記憶體的共同操作係要在重新程式化 ^變性記憶體之前抹除記憶單元的區塊。然後將區塊内的 單凡個別地程式化（不被抹除）為要儲存的進入資料所表示 的狀態。程式化通常包括和程式化電壓脈衝以及其個別狀 態之一讀取相並列地，交替地應用大量記憶單元，以決定 該等個別單元是否⑽達其敎的位準。對於經確認已到 達其預定臨界位準的任何單元，停止程式化，而對於其他 單凡，則繼續並列地程式化，直至所有此等單元皆已得到 程式化。當增加每個儲存元件之儲存狀態的數目時，執行 程式化的時間通常會增加，因為個別狀態之較小的電壓範 圍需要更大的程式化精確度 此會對記憶系統的性能造成 96349.doc 1248618 重大的不利影響。 =多狀_作的預定㈣閘極料位準之 ==元件對於在㈡ 大的電屢差動1Γ在抹除操作中，健存元件通常受到 儲存元件亦經常透過丑享……7因為未違疋的 六人、 、予的予兀線、位元線、井結構、電 U:或其他機制而接收高電塵值，故此可引起未選定 以引Γ上的干擾。例如，在一NAND結構中（例如在上文 選定儲ί式t入的第6,522,5δ()號美國專利所述者），藉由將 禮括4子的抹除間極置於接地電位並將該陣列的井社 差動^跨選定的料元件產生-高㈣ 2未1儲存元件亦可位於此井結構上。雖然在先前 極進由來自井的電容㈣合對未較抹除閘 =充電(如上所述’例如，在上文併入的美國專利第 ，，1破中）’但橫跨儲存元件會有—電位可引起干擾。 字錯决位70的數目保持於錯誤校正碼（Ecc)的能力之 内，則可校正錯誤，但如果錯誤的數目通常大於該數目， 難要㈣某些其他的結構及/或操作技術。需要提供用於 :少不變性記憶體中的抹除干擾以進一步增加其性能的技 術0 【發明内容】 本發明揭示—種不變性記憶體及其操作方法，1可減少 在抹除程序期間未選定單元中的干擾數量。對於形成於一 共同井結構上的-組儲存元件’戶斤有的字元線最初都充以 96349.doc ^48618 ▲ 口 、冋。塾抹除信號，該信號對該井進行充電，以確裔 該井與字元線之間無#電塵i。然後將該等選定的字元絲 放f至接地電位’而將該等未選定的字元線與該井保持於 该面電屡。視需要，在抹除循環期間，可將被禁制的館存 70件週期性地更新至井電位(_)及/或可使選定的字元 線浮動y或將選定的字元線週期性地更新至接地電位。 在示乾性具體實施例中，使 憶體。在單井結構上形:大量 塊包含若干丰-綠a 的£塊（抹除的單位）。每個區 一 70、、’，4等§己憶單元的控制閘極連接至該等 子元線。同時將井上的士柊g _ μ等 5 4±队+ 的圮隐早兀的控制閘極與井本身充雷 =除^。在抹除程序期間，將電荷 ： Γ 從而將相同的電塵位準設定於控制二井 二=有電位橫跨電荷儲存元件。在 中、 對子π線放電，橫跨浮動閉 光中 區塊抹除。 電位差，從而引起該 根據本發明之另一方面，完成此兴 何間距區域或在該記憶陣列中添加：的導Γ1Τ的任 周邊區域最小。藉由適當改變記憶裝置上的解巧外的 &己憶裝置之陣列部分内的結構，同時使未、…可保持 持於一電遷，該電塵大於透過僅“疋予元線可保 侍的電遷。優點包括，該等未選定 而獲 抹除干擾以及料較元件 7"件巾較少的電位 本發明之其他方面、特徵與I:抹除分佈： 體實施例之說明中，且_ 於以下對範例性具 月中且應結合附圖進行說明。 96349.doc 1248618 【實施方式】 範例性不變性記憶系統 為提供料|請，參相⑴ 憶系統，在該不變性記特疋不變性記 減少姑A„ 己隐系統中實施本發明之各方面。為 as序巾的干擾數量，本發明 的 控制閘極保持於與苴 、疋儲存7C件的 、方井、、，°構相同的電壓位準。在一干 乾性具體實施例中，在_并钍 在不 除程序期門，將… 存元件。在-抹 —抹=1將井之上的選定與未選定儲存元件都提升至 ^:厂堅’同時在井中建立此„位準。然後將此電厂堅 =與未選定儲存元件上，從而減小任何抹除相關干 除2 使敎儲存元件可放電，從而產生所需的抹 掷' &外’元成此舉不必增加電路的任何間距區域或 曰加記憶陣列中新的導線，從而使添加至電 區域最小。 只| η迻 …本發明已特別地針對NAND型EEPR〇M型快閃記憶體予 、、。兒明，但下文將進一步論述一般化情況。特定言之，本 說明書使用美國專利第6,522,58()號以及與Nand系統相關 的其他申請案所述之系統類型，該專利與該等其他申請案 在上文以引用方式併入本文。當以下需要特定的電壓時， 可將抹除電壓Verase的範圍取為15至20伏特，將低邏輯位準 取作接地，以及將高邏輯位準Vdd的範圍取為1.5至3伏特， 不過可使用其他的值，視設計而定。 圖1係一快閃記憶系統之方塊圖。記憶單元陣列1包括配 置於一矩陣中之複數個儲存單元Μ，該記憶單元陣列丨由行 96349.doc 1248618 控制電路2、列控制電路3、c_源極控制電路4及c_p_井控制 電路5控制。行控制電路2係連接至記憶單元陣列1之位元線 (BL)，以讀取儲存於記憶單元（M)中之資料，在程式操作期 間決定單兀（M)之狀態，以及控制位元線（BL)之電位位準， 以促進私式化或禁制程式化。列控制電路3係連接至字元線 (WL)’以選擇該等字元線（WL)中的—字元線，進而施加讀 取電壓、施加與位元線電位位準（由行控制電路2控制）組合 之程式化電屡、及進而施加與p形區域（在圖3中標記為「吵 井」11)之電壓耦合之抹除電麼，其中記憶單元（M)在該等p 形區域上形成。c_源極控制電路4控制連接至記憶單元㈤ 的共用源極線（在圖2中標記為「C-源極」）。4-井控制電路 5控制c-p-井的電壓。 藉由行控制電路2讀取儲存於記憶單元（M)中之資料，並 藉由1/〇線與資料輸入/輸出緩衝器6輸出該資料至外部1/〇 線。藉由外部1/〇線輸入要儲存於記憶單元中之程式資料至 資料輸入/輸出緩衝器6,並傳送至行控制電路2。外部1/〇 線係連接至控制器20。用於控制快閃記憶裝置之命令資料 係輸入至連接至外部控制線之命令介面，#中該等外部控 ^線係連接至控制器2〇。命令資料通知快閃 麼操作。傳送輸人命令至狀態機8，該狀 二 電路2、肋峨3、嚷控_ m 與資料輸入，輸出緩衝器6。狀態 井上㈣5 肽能杳村加L M %出快閃記憶體之 狀貝枓，例如就緒/忙（ready/bus (PASS/FAIL：)。 或成功/失敗 96349.doc 1248618 控制器20係與或可盥 個人電腦m 機系統可以係 “、數位相機或個人數位助理等。 命令(例如儲存資料至記憶陣列】或從記 :出 以及提供或接收該資料。該控㈣將該等命令轉;;貝料） 缓種-〜 ”執订之中令信號。該控制器通常也包含 、、，u錢體’該緩衝器記憶體係詩將使 :轉列或從記憶陣列讀取使用者資料。典型記憶1: 固積體電路晶>1 21 (其包括控制器 每-積體電路一含一記憶= 4輸入/輸出及狀態機電路。當然，目前之趨 ==憶陣列與控制器電路一起整合在—或多個積體 曰曰片上。可能將記憶系統喪入主機系統，作為主機系 。4刀’或可旎在記憶卡中包括記憶系統，該記憶： 可以可拆卸方式插入主機系統之連接插座。該卡可能包括 t個记隱系統’或僅包括控制器與記憶陣列，而可能在單 獨的卡中提供相關周邊電路。 多考圖八中σ兒明石己憶單元陣列工的一範例性結構。將 NAND型决閃EEPR〇M作為範例說明。將記憶單元（μ)分割 f若干區塊，在一特定範例中為1顧個。同時抹除儲存在 每區塊中之貝料。因此，區塊係可同時抹除之多個單元 之最J單位纟每個區塊中，有崎，在此範例中N二心川， 將違寺订分割成左行與右行，如美國專利第6,522,58〇號中 所述。位元線也分成左位元線（BLL)及右位元、線（BLR)。串 連連接四個5己憶單兀（其每—問極電極連接至字元線（肌〇 96349.doc 1248618 至WL3))以形成一編〇單元單元。藉由一第一選擇電晶體 ⑻連接該NAND單元單元的—端至對應位元線（bl)，該第 -選擇電晶體⑻的閘極電極係耦合至第一(汲極)選擇閉極 ，(S’並精由一第二（源極）選擇電晶體⑻連接該NAND °σ 一印—另螭至c-源極，該第二（源極）選擇電晶體（S) $閘桎f極係_合至第二選擇閘極線（⑽）。雖然為簡化起 見在圖中顯示在备_ ^ ^ > 早7L早兀中包括四個浮動閘極電晶 體’然而可以使用其他數目之電晶體，例如8、16甚至32 =2亦包括連接’即c_p_井，用於供應井電壓。 ——_區塊中 > 本例’將8,5 12行分為偶數行及奇數 灯、。位7G線也分成偶數位元線（心）及奇數位元線（心）。 串連連接四個5己憶單凡(其每_閘極電極連接至字元線 (wu^WL3))以形成_财膽單元單元。藉由一第一選擇電 晶體⑻連接該NAND單元單元的一端至對應位元線㈣， 该弟-選擇電晶體⑻的閘極電極係耦合至第一選擇間極 線（SGD)’並藉由一第二選擇電晶體⑻連接制伽單元單 兀之另-端至c-源極’該第二選擇電晶體⑻的間極電極係 二選擇閘極線(SGS)。雖然為簡化起見在圖中顯示 母-早疋單元中包括四個浮動閉極電晶體，然而可以使 用更多數目之電晶體，例如8、16甚至32個。 在一組替代性具體實施例中，如·日申請並以 引用方式併入本文的美國專利申請案序號10/086495甲所 述’可將該陣列分為左部與右部’而非奇偶配置。左側與 ,可另外/、有獨立的井結構，並且該陣列的右側與左側 96349.doc -14- 1248618 各形成於此類獨立的井結構 再上以便此夠藉由圖1之c-p_# 控制電路5來獨立設定電壓位準。 一 子在另一交化中，此亦可技 除由少於一區塊之所有分區的分區所組成的子區塊。在申 請案第Η)·6495號中亦說明與本發明相符的進—步變化。 在示範性具體實施例中，百士 中頁大小為5丨2位元組，其係小於 相同字元線上的單元數目。此 、 習慣。使字元線大小對應於多個 /τ:ϊα 夕1U貝之早兀可郎省X解碼器 (列控制電路3)空間，因為γ g胃 + U貝的貝枓可共享解碼器。在 本範例中，在讀取使用去咨刺^ 用者貝枓與程式化操作期間，同時選 擇N=4,256個單元（M)。所馮宁夕抑一 / )所4疋之早兀（M)具有同一字元绩 (WL)，例如WL2，並呈有 插相七7 裏 一 I”有冋一種類之位元線（BL)。所以， 532位元組的資料可同時讀 门士士 男取次矛王式化。同時讀取或程式化 之該测資料邏輯上形成—「頁」。所以，—區塊可儲存至 少八頁。每-記憶單元(M)儲存兩位元之資料時，即多 兀之情況’-個區塊在每單元儲存兩位元之情況下儲存w 頁。在本具體實施例中，該等記憶單元之每一記 儲存元件（在本情況下係每一 心 母°己^早兀之汙動閘極）儲存兩 位元之使用者資料。 圖3顯示圖2中示意性顯示之nand型單元單元在位元線 (BL)方向之斷面圖。在—p型半導體基板9的—表面上，开， 成一 P型區域吵井11，並藉由—η型區域_閉左與右4 井之每一個，以使該c_p_井與該ρ型基板電絕緣。藉由一第 -接觸孔（CB)與-η型擴散層12連接該η型區域1〇至由第— 金屬Μ0形成的一c-p_井線。藉由該第—接觸孔（cb)與—ρ 96349.doc -15 - 1248618 型擴散層13將該p型區域c-p-井11也連接至該c-p-井線。連 接該c-p-井線至c-p-井線控制電路5(圖1)。 • ·· · / 示範性具體實施例使用快閃EEPROM儲存單元，其中每 一記憶單元具有一浮動閘極（FG)，該浮動閘極（FG)儲存對 應於儲存在該單元中之資料之電荷量，字元線（WL)形成閘 極電極，沒極與源極電極由p型擴散層12形成。藉由一穿隧 氧化膜（14)在c-p-井之表面上形成浮動閘極（FG)。藉由絕緣 膜（15)在浮動閘極（FG)上堆疊字元線（WL)。藉由第二選擇 電曰曰體（S)與弟一接觸孔（cb)連接源極電極至共用源極線 (c-源極），該共用源極線係由第一金屬（M〇)形成。連接共用 源極線至c-源極控制電路（4)。經由第一選擇電晶體（s)、第 一接觸孔（CB)、及第一金屬（M〇)與第二接觸孔（V1)之間之 中間線連接汲極電極至由第二金屬（M1)形成之位元線 (BL·) 〇連接位元線至行控制電路（？）。 圖4與5分別顯示記憶單元（圖3之斷面4_4)與選擇電晶體 (圖3之斷面5-5)沿字元線（WL2)方向之斷面圖。每行係藉由 形成於該基板中的溝渠與相鄰的行隔離，並以隔離材ς予 以填充，此舉稱為淺溝渠隔離（STI)。藉由STI與絕緣膜η 與字元線（WL)使浮動閘極（FG)彼此隔離。因為選擇電曰體 ⑻之閑極t極（SG)係在與浮動間極（FG)及字元線相 同的形成程序步驟中形成，故其顯示一堆疊的閑極結構。 此等兩個選擇閘極線（SG)在線端部處分流。 在一特定範例中，每一記_ ^ p ^ 一 C G早兀之汙動閘極儲存兩位 兀’即每-記憶單元之浮動閘極具有該等狀g「u」、「i〇、 96349.doc 1248618 〇ι」及「〇〇」中的一狀態，上文以引用方式併入的美國 專利第6,522,580號說明各種所施加之用以操作記憶單元陣 列1之電壓。此處針對選擇字元線「WL2」與位元線「」 用於抹除、讀取或程式化之情況，簡要地說明此點。藉由 升同c-p-井至verase等於15至2〇v之抹除電壓，並將選定區塊 之字元線（WL)接地，可抹除選定區塊之資料。由於將未選 疋區塊之字元線（WL)、位元線（BL)、選擇線^⑺與^源極 王口卩置為浮動狀恶，其也升高至接近Verase，此係由於與 井之電容耦合。因此，僅向選定記憶單元（M)之穿隧氧化膜 (14)(圖4與5)施加一強電場，並在穿隧電流流過穿隧氧彳匕膜 (14)時抹除選定記憶單元之資料。在本範例中，該經受抹除 之單元係四個可能程式化狀態中的一狀態，即「11」狀態。 可使用電荷幫浦（圖未顯示）從較低供應值產生抹除 /、私式化值中所用的尚電壓值。此等較高的電壓值可產生 於記憶晶片22本身，或從記憶系統中的另—晶片供應。美 國專利第6,282，13G號中更全面地論述高電壓源之使用與定 位，該t以引用方式併入本文並且在該帛中引述額外的參 考内容。 、，， 圖6不意性說明此一先前技術配置。將三個代表性字元線 WLA WLB與WLC連接至一線1〇7，該線1〇7分別透過電晶體 1〇1、103與1〇5供應各種電壓位準。電晶體1〇1、工们與丨^ 連同線107為圖i之列控制電路3的一部分。圖κ c个井控制 電路5為井結構井⑽供電壓。該等字元線接著在井結 構11上繼續至圖2所示記憶單元陣列丨之不同區塊之各種字 96349.doc -17- 1248618 2線之任m在—抹除模式中，字元線wlc：對應於 的字元線，而WLa與WLb皆未被選定，將c_p_井中的 胃θ升至例如，1 7伏特之抹除電壓，並將線丨〇7設定為 接地。將電晶體105的閉極設定為高位準〜，將字元線％ 妾也@日寸藉由將電晶體i 0 i與i 〇3的閘極設定為接地 而關閉電晶體101與103,使WLa與WLb浮動。此可得到如 切述之抹除條件，其中藉由來自井的電容性麵合對未選 定的抹除閘極充電(例如’在上文所併入的美國專利第 5’546,341號中所述），並將選定的抹除祕強制為接地。美 國專利中請案第〇9/956,201號說明了抹除程序的其他方 面，該案申請於2_年9月17日，並以引用方式併入本文 中。特定言之，美國專射請案物/956,2()1號說明一直中 可使未選定字元線浮動的程序，此係可併入本發明各方面 之替代性具體實施例的程序。 為了在程式化操作期間在浮動閘極（FG)中儲存電子，連 接選定字元線WL2至程式脈衝Vpgm，並將選定之位元線 BLe接地。另一方面，為了禁制在不進行程式化之記憶單元 (M)上之程式化，連接對應之位元線Bu與未選定之位元線 BLo至電源供應之Vdd，例如3V。連接未選定之字元線侧、 如與脱3至1(^，連接第一選擇閉極至Vdd，並將赛 二選擇閘極（SGS)接地。因此，將正在程式化之記憶單元（m) 之通道電位設定為ον。由於與字元線（WL)之電容性耦合， 將程式禁制中之通道電位拉高，因而程式禁制中之通道電 位升至大約6V。如以上所說明，在程式化期間僅向記憶單 96349.doc 1248618 元（Μ)之穿隧氧化膜14施加強電場，且㈣電流以與抹除時 之方向相反之方向流過穿隧氧化膜〇4)，然後邏輯狀態從 「11」變為「10」、「01」或「〇〇」三個狀態中的一狀態。 為了在程式化刼作期間在浮動閘極（FG)中儲存電子，連 接選定字元線WL2至程式脈衝Vpgm，並將敎之位元線 BLe接地。另一方面，為了禁制在不進行程式化之記憶單元 (M)上之程式化，連接對應之位元線BLe與未選定之位元線 BLo至電源供應之Vdd，例如3 v。連接未選定之字元線乳〇、 WL1與WL3S1GV，連接第—選擇閘極（沾^至〜，並將第 二選擇閘極（SGS)接地。因此，將正在程式化之記憶單元㈤ 之通道電位設定為〇V。由於與字元線（WL)之電容性搞合， 將程式禁制中之通道電位拉高，因而程式禁制中之通道電 位升至大約6V。如以上所說明，在程式化期間僅向記憶單 兀（M)之穿隧氧化膜14施加強電場，且穿隧電流以與抹除時 之方向相反之方向流過穿隧氧化膜14，然後邏輯狀態從 「11」變為「10」、「01」或「00」三個狀態中的一狀態。 在讀取與確認操作期間，選擇閘極（SGD與SGS)與未選定 之字元線（WL0、WL1及WL3)升高至讀取通過電壓（45v)， 以使该等選擇閑極與未選定之字元線成為通閘。連接所選 疋之予兀線（WL2)至一針對每一讀取與確認操作指定的電 壓位準，以便決定所關心之記憶單元之臨界電壓是否達到 該位準。例如，在讀取1〇操作中，將所選定之字元線WL2 接地，所以要偵測臨界電壓是否高於〇v。在該讀取之情況 下，可以說讀取位準係〇v。在確認〇1操作中，連接所選定 96349.doc 1248618 H:!WL2至2.4V，所以確認臨界電壓是否達到2.4V。 以石涊之情況下，可以說確認位準係2·4ν 所今明沾Μ + Π樣^ ’對於 D 所有程序，所述的電壓位準僅係範例性值 戶:選定之位元線(BLe)至高位準，例如。-。如果 ⑽，，所Γ於讀取或確認位準，由於係不變性記憶單元 — “之位讀（BLe)之電位位準保持該高位準。另 :二：如果臨界電壓低於讀取或確認位準，由於係導通 =所關心之位元線（BLe)之電位位準減少至—

他二內例如’小於〇.5V。下面說明讀取與確認操作之立 他砰細内容。 ^ 新抹除技術之範例

_t上述抹除操作中’將較字元線保持於接地，以在單 :技：閘：與：結構中的抹除電壓之間提供所需的電位 、疋的早^取決於其控制閘極與井之間的電容性耦 :，以將控制閉極提升至-足夠高的值，以使此等單二 =抹除。雖然電容'_合將提升未選定字元線，例如圖6 :的1與1，至接近井位準，但其將不會被提升至全 值，從而橫跨所連接的單元建立一電位差。此可導 :儲存的電荷從浮動間極去失，最終導致可能的干擾 多狀態裝置中。在原理方面’本發明將未選 疋字元線上的電壓位準趄4^ 仕 旱獒升至向於僅源自電容性耦合的位 準’從而降H肖除未選定控制閘極之㈣電位差。 圖乃係類似於圖6並顯示大多數相同的元件。沿線107供 應各種字兀線電麼VE。此係由代表性字元線WLb與 96349.doc -20- 1248618 WLC分別透過電晶體101、i〇3與1〇5所接收’此等電晶紐則 由沿線m、m與115的個別電壓Va、v_Vc所控制/圖6 與7a中的字元線標有WLa、WLb與WLc。此等字元線可對應 於圖2中相同區塊之字元線，例如Wl〇」、wli i與卜 其中僅WL2」已被選擇用於抹除，或者可能來自/不同的1區 塊’其中包含WLC的區塊已被選擇用於抹除，而包含I 與WLb的區塊皆未被選擇用於抹除。圖〜亦顯示透過二極八 體121連接至線1〇7的井結構11，則妾收來自線107的電厂f VE。此特定配置在-定程度上係本發明之特定具體實施例 特有的，其中位準％對應於同時供應至井與某些字元線的 電壓。更-般而言，僅在滿足此條件時才使用此特定連接， 並且即使在該等情況下，亦藉由各種所併入的參考文獻中 所述的井控制電路來供應井電塵。在任何情来 下，對於本發明的示範性具體實施例，圖^示意性表㈣ 控制電路3(圖丨）的某些元件以 、、， 』1、應圖7b所表示的覃壓 至適當的元件之c-p-井控制電路5。 〜 圖7M系於本發明-示範性具體實施例中施加至圖Μ的各 種電壓之一組波形。在此範例 軍巳例中，子7〇線WLc對應於一選 Μ字元線’而字元線WLa與WLb則對應於未選定字元 線。波形1 3 1係控制未選定字元 、、泉至線107之連接的電壓位 準，波形U5係控制任何較字元線之連接的錢 且波形137係線107本身上的位準。 比在f ^又’如圖7b ’從【。至’電晶體1〇1、103與105 皆係藉由供應Vpp至線U1、113盥 ^ 一 11 5而開啟，並且於VE同 96349.doc 21 1248618 τ i、應抹除電壓verase。此抹除初始化階段的結果係要將井 =橫跨井的字元線（選定與未選定）設定為％腺。可將此 階段的持續時間（tl_t。）以固定式的方式連結到系統中，或者 較佳地，可調整該時間，或於測試時間調整，或根據操作 狀況或裝置特性而動態地調整。例如，可使用一基於參數 的實施方案，其中可於該裝置進行其初始測試時設定參數。 抹除階段（或初始抹除階段）發生於時間t如之間，其中 此處持續時間的決定可類似於初始化階段。除此之外了可 X據抹除確㈣的失敗或其他與抹除相關的錯誤來動態地更 改對應的數。方卜μ U比' 在此匕奴中，可取vA與vB為低，關閉電晶 _ 101與1G3 ’並且將抹除電壓截留於未選定的字元線wLA 與肌B。亦將抹除電壓保持於井上，在此示範性具體實施 例中係精由二極體121以及更一般地係藉由井控制電路 5。在抹除程序中’可與以上關於圖6所述—樣處理記憶體 的^端子亦即’可將位元線（bl)、選擇線州與c源極 置於汗動狀態’其中由於與e_p_井及未選定字元線之電容性 耦合而將位元線(BL)、選擇線(SG)與c源極提升至接近

Ve⑽。在本發明之各種具體實施例中，可以類似於針對未 選定字元線的方式直接向此等之任-者供應Ve⑽。 在本么明的另一方面中，井上的抹除電壓、未選定字元 線，或兩者皆可得到更新。圖7b將此更新說明為發生於時 間t2之後。再次將電壓VE取為Ve⑽，並且為防止選定的字 兀線彺回充電’將Vc設定為低位準，以關閉電晶體105 了對未選定字元線重新充電，將v^Vb取為高位準，使 96349.doc •22- 1248618

Ve⑽透過個別的電晶體1 〇 1與103返回至WLa與WLb。透過 電匕晶體121同時對W井η重新充電。隨後，將vA、V4VE 白取為低’將Vg取為高，並且繼續抹除選定的儲存元件。 可視需要將此更新程序重複一或多次。 、圖7b.兒明井u與未選定字元線wLa與WLb皆係包括 於更新私序中’但在某些裝置中不-^要更新兩者。例如， 可將V^VB保持為⑻，並且僅更新井，或者替代地，可更 "斤未k疋的字兀線，而非井。（此最後的變化將需要以吵 井電路5中的電晶體或其他開關取代二極體121。）而 且，基於示範性的目的，波形13卜135與137將更新間隔（當 t2後波形137為高時）的持續時間顯示為與後續的抹除間隔 (田2後波形137為低時）以及初始化階段⑴士）大致相同的 持、只日守間。貝務上，更新間隔可能短於初始化階段，因為 電壓位準剛好被「重新補充（_ped off)」，並且短於隨後的 抹除階段’該等抹除階段的持續時間可能更接近於初始抹 除&奴（h-t!)。與其他時序值一樣，此等各種持續時間的大 小可以硬體、軟體或動體來設定，較佳係使用一基於參數 的貫施方案，該方案可於測試時間加以設定或根據操作狀 況或裝置特性來動態地變化。除此之外，可根據抹除確認 的失敗或其他與抹除相關的錯誤來動態地更改對應的參 數0 如上所述，代表性字元線WLA、WLB與WLC可對應於圖2 之相同區塊的字元線或可來自不同的區塊。儘管關於圖7a 與7b所述的技術之用途可有利地用於單一區塊内的個押字 96349.doc -23- 1248618 元線，例如圖2中之WLO—i、WL1—i與WL2_i，其中僅WL2 i 已被選擇用於圖2的抹除，但其更常用於WLA、WLB與WLC 對應於來自不同區塊的字元線之情形。 回到以上關於圖1至5所述以及在先前併入的美國專利第 6,522,5 80與6,3 73,746號進一步發展的示範性具體實施例， 一區塊相當於抹除的記憶單位。一般而言，許多（最多數百 個）區塊可形成於單一結構上，並且每個區塊將具有若干字 元線。一般而言，抹除的單位，或區塊將不同於寫入單位 或頁以及讀取單位，其中一區塊通常包括若干頁（而頁則包 括一或多個扇區，扇區為資料傳送的傳統單位）。因此，抹 除程序通常非由單一頁的抹除所組成，而是由一（實體）區塊 内的所有頁所組成。在此結構内，每條字元線WLa、w“ 與WLC將表不一特定區塊内一組共同的字元線。如所引用 的筝考文獻中所述，對於一示範性具體實施例，將控制閘 極的輸入線施加至記憶體中的所有區塊，其中一區塊選擇 信號決定哪些區塊中的哪些字元線實際接收信號。 例如，參考圖1至3，列控制電路3(以及狀態機8與命令電 路7)解碼記憶裝置22上的輸人線並將此等輸人線施加給記 隐陣列1的所有區塊。例如，在一讀取程序中，僅將此等輸 入線中的一條輸入線保持於讀取電壓，而未選定的輸入線 則被完全開啟；同#，當㈣化時，僅程式㈣持於程式 化電壓的輸入線之一，而其餘輸入線則處於一通過電壓。 為將讀取或寫人操作限制為—特定區塊，此處的刪個區 塊中’僅選擇該一區塊，從而使輸入電壓可實際地傳遞至 96349.doc 1248618 字元線。 在所併入的美國專利第6,373,746號中，針對每區塊有16 條字元線並且信號CG1至CG1 6係輸入電壓的情形，給出有 關適用於本發明之適當電路的更多細節。專利第6 373 746 號的圖17說明一區塊解碼電路，其中對於一給定的區塊， 信號傳送G1對應於此處圖7之Va、Vb、Vc。在先前技術中， 此處如圖6所示’當選擇一特定的區塊丨用於抹除時，此信 號對於選定的區塊為高位準，並且對於未選定的區塊則為 低位準。將字元線评以」至WL16_i全部接地，並且抹除該 區塊中的記憶裝置。當其他區塊保持為浮動，並且由於電 容性耗合，減升至基板電壓_，橫肖未選定的記憶單元 設置較小的電'壓差。（CG1CG16是否傳遞至字元線經由從 專利第6,373,746號之圖16導出的RDECAD之極性而發生。 對於選定的區塊，此信號為高，對於所有未選定的區塊， 此=號為低。然後，將VRDEC置於Vpp，並將傳送⑴驅動 至咼於Vpp(在記憶裝置本身上或從另一裝置彙入广對於先 前技術，以及在本發明之圖7_财，此處如圖6所示施加 此等值。） 如上所述，本發明的主要方面係要找到一種使未選擇用 於抹除之所有區塊的字元線浮動的替代方#，使所得到的 殘留電位留在記憶單元上，W會增加記憶裝置或晶粒本 身的大小。本發明可基本上保持先前技術之記憶結構（如所 併入的參考文獻中所述），而在字元線佈局的「間距」部分 無而全新的電路，只需要改變在記憶裝置某一處所產生的 96349.doc -25- 1248618 控制信號即可。再次參考美國專利第6,373,746號之圖16與 17，此可藉由首先在將記憶陣列的p井取為的同時，將 CGmCG16全部提升至VppiVRDEc提升至vpp，將傳送 G1驅動至Vpp以上而予以實施。接著需要更改解碼（圖_ 輸入）（關於專利6,373,746)，以取消選擇任何區塊，此舉具

有將vPP置於所有字元線上的效果。取消選擇傳送〇1，使 所有字元線浮動（但預先充電至Vpp)，接著施加正確的解碼 信號，同時將咖至仰6全部移動至接地。此具有將接地 電位置於僅選定區塊之所有16條字元線上的效果，並使該 區塊得以抹除。&圖7 b所*，如果需要更新保持於v卯的浮 動字元線，則將此循環重複多次。

本發明相對於先前技術具有若干優點，其中一部分❹ 已如上所述。此等優點包括’該等未敎儲存元件中較4 的電位抹除引起的干擾以及該等選定㈣之較緊湊的抹時 分佈。當多狀態不變性記憶裝置的尺度繼續縮小時，此筹 特徵越來越重要，因為此種尺度縮小通常會得到其中㈣ 禁制電壓強烈取決於耗合比率之緊密追蹤的產品。本發明 的另一方面為’完成此舉無需增加電路的間距區域或於記 憶陣列中添加新的導線。如上所述，可藉由以最小的額 外周邊區域來實施本發明的各方面。 如上所述，本發明不僅適用於示範性具體實施例的 NAND型快閃記憶體，而且適用於儲存元件係形成於一井結 構上的其他情形，並且一程序需要橫跨選定的元件嗖置一 南電位差。料言之，其他EEp職或電荷儲存單元可受 96349.doc -26- 1248618 现例如具有井抹除的N0R型快閃記憶體。本發明可簡單 地，伸至儲存元件非為浮動間極電晶體的情形，例如標題 為、，抓用”電儲存凡件之多狀態不變性積體電路記憶系統」 的美國專利申請案中所述種類的介電儲存元件’該案係由 yahou Harari、George Samachisa、Jack Η. Yuan與 Daniel C.㈣咖⑽於2002年10月25日申言青並且以引用方式併入本 文中。 雖然結合特定具體實施例說明本發明之各方面，但應瞭 解，係在所附申請專利範圍之範圍内保護本發明。 【圖式簡單說明】 圖1係一說明要實施之本發明各方面之不變性記憶系統 之方塊圖； 圖2顯示圖丨之記憶陣列係NAND型時之現有電路與組 織； 圖3顯不形成於半導體基板上之n and型記憶陣列沿一 行之斷面圖； 圖4係圖3之記憶陣列於其斷面4_4所取的斷面圖； 圖5係圖3之記憶陣列於其斷面5_5所取的斷面圖； 圖6示意性說明一先前技術抹除配置；以及 圖7a與7b說明本發明之示範性具體實施例的各方面。 【主要元件符號說明】 1 記憶單元陣列 2 行控制電路 3 列控制電路 96349.doc π 1248618 4 c -源極控制電路 5 c-p-井控制電路 6 資料輸入/輸出緩衝器 7 命令電路 8 狀態機 20 控制器 21 積體電路晶片 22 積體電路晶片 9 P型半導體基板 10 η型區域 11 ρ型區域c - ρ -井 12 η型擴散層 13 ρ型擴散層 14 穿隧氧化膜 15 絕緣膜 101 電晶體 103 電晶體 105 電晶體 107 線 111 線 113 線 115 線 121 二極體 131 波形

96349.doc -28- 1248618 135 波形 137 波形 Μ 記憶單元 BL 位元線 BLe 偶數位元線 BLo 奇數位元線 CB 第一接觸孔 SG 閘極電極 FG 浮動閘極 MO 第一金屬 Ml 第二金屬 S 選擇電晶體 SGD 第一選擇閘極線 SGD _i 第一選擇閘極線 SGD _0 第一選擇閘極線 SGD_ _1 第一選擇閘極線 SGS 第二選擇閘極線 SGS_ .0 第二選擇閘極線 SGS 一 i 第二選擇閘極線 SGS 一 _1 第二選擇閘極線 WLO 字元線 WL1 字元線 WL2 字元線 WL3 字元線

96349.doc -29- 1248618 WL0_ —i 字元線 WL1_ —i 字元線 WL2_ _i 字元線 WL3. _i 字元線 WL0_ _1 字元線 WL1_ 一 1 字元線 WL2. 一 1 字元線 WL3_ 一 1 字元線 WL0_ 一 0 字元線 WL1_ 一 0 字元線 WL2. -〇 字元線 WL3_ 一 0 字元線 WLa 、WLB與 WLC 字元線 96349.doc -30-

Claims (1)

1248618 申請專利範圍： •種於包含複數個形成於一井結構上之儲存元件的不變 =記憶體巾，抹除該㈣存元件之—敎儲存 法’該方法包含： 同時將該井結構與該等餘存元件的一控制閘極 一抹除電壓；以及 ::使該選定儲存元件的該控制問極放電 2 Γ結構與該等非敎控制閑極上的該抹除錢。 構㈣等…， 保持包含將電荷截留於該井結 該控制閑極可放電。 π-使。…儲“件的 3. 如請求項2之方法’其中 上所截留的電荷位準。 $八己更新该井結構 4. 如請求項3之方法，其中該保持進一步包含在更新 構上所截留的電荷位準的同時， 〜μ井… 極上所截留的電荷位準。 控制閉 5. 2清求項2之方法，其中該保持進一步包含更新該 疋控制閘極上所截留的電荷位準。 Λ 4 6. ^請求項丨之方法，其中該等複數個儲存 陣列的此嶋元❹，並且其中該陣 =- 控制閉極係連接至字元線，藉此設定 ：的 壓位準。 T仅利閑極的電 晶片的一部分 如咕求項6之方法，其中該陣列係一第 其進一步包含： 96349.doc 1248618 味 — gw* 弟一日日片上之該抹除電壓；以及 &二抹：電壓傳运至該第-晶片，以用於對該井結構 8 ^ —該#館存元件的—控制閘極進行之該同時充電。 :用於不變性記憶體之方法，該不變性記憶體包含複 ，形成於—井結構上並與其電容性耦合的儲存元件， 邊方法包含： 將兮A ^夕個但》於全部之該等儲存元件用於抹除； ： 、、、"構保持於一抹除電壓； ^該井結構保持於該抹除電壓的同時，將該等未選 傅？存7C件的—i允也丨日日 與該井結構的電上的電Μ位準提升至高於源自 妁電合性耦合之電壓位準；以及 儲ΐ將ί井結構保持於該抹除電㈣同時，將該等選定 之的—控制閉極上的電麼位準降低至該抹除電壓 9·如請求項8之方、土 上的電壓位準提=1 等未選定儲存元件的一控制間極 之電壓位準包含： 源自與該井結構的電容性麵合 對井結構進行充電的料，將每-該等未選定儲存 保持於該等未雜除電壓，隨後將該抹除電麼 寺未邊疋控制閘極上。 10 ·如請求項8之方 n ^ ' 一中降低該等選定儲存元件之該控制 閘極上的電壓位準包含： 使該等選定鍅左〜 n.-種不變性記憶體，其包含: 省存7L件的該控制閘極可放電。 種不#祕t ^ _ 96349.doc 1248618 複數個形成於一基板上的儲存單元； 該基板中的一井結構，於 以及

__ 形成該等儲存單 ί暴 控制電路，其可連接至該基板及每一該等複數個儲存 皁元的-控卿極，藉此可同時將該井結構與該等 閘極的電職準収為-抹除電麼，並且進-步藉I使 該等儲存元件之選定儲存元件之控制間極可放 電壓’同時保持該井結構與該等儲存元件之未選定儲存 元件上的該抹除電塵。 12. 13. 14. 15. 16. :請：項U之不變性記憶體，其中該等儲存單元係配置 成複數列，該不變性記憶體進一步包含·· 複數條字元線，每一字元線連接一個別列之該等儲存 r牛’藉此可將該控制電路連接至每-該等複數個儲存 早70之該控制閘極。 t :請：項12之不變性記憶體，其中該等儲存單元形成且 有一NAND結構的一陣列之一部分。 一 如請求項1 2之不變性#愔駚 廿丄 ^ 己隐體，其中該控制電路使該等撰 疋的控制閘極可藉由將該個 電。 ⑺予70線連接至接地而放 如呑月未項14之不變性記憶體， φ # " ，、中该控制電路可藉由 電何截留於該等個別字元魂 ^ 一 ㈣持該等未選定儲存 件上的該抹除電壓。 廿 中該控制電路藉由更新 將該抹除電壓保持於該 如請求項14之不變性記憶體，其 截留於該井結構上的電荷位準而 96349.doc 1248618 升結構上。 17·如請求項16之不變性記憶體，其中該控制電路藉由在更 新截留於該井結構上的電荷位準的同時更新截留於對應 字元線的電荷位準’而保持該等未選定控制 抹 除電壓。 7琢 18.如請求項14之不變性記憶體，其中該控制電路可夢由更 新截留於對應字元線上的電荷位準而保持該等未選定控 制閘極上的抹除電壓。 M·如請求項12之不變性記 /、甲將5亥不變性記憶體實 體f組織成複數個抹除單元，每個抹除單Μ由複數個 二！：70線所組成，並且其中該控制電路選擇-給定抹 除早70之字元線以用於作為一群組而抹除。 2〇_如請求項η之不變性記憶 態儲存單元。 /、中4核存Μ係多狀 21.如請求項20之不變性記憶 憶體。 ，、Τ°己隐體係一快閃記 2 2 ·如睛求項11之不變性 ^ 情μ㈣μ 抹除電㈣從該記 L體的外。卩供應至該控制電路。 23. —種系統，其包含： 一記憶體，其包含： 複數個不變性儲存單元，其係形^ 置成複數個列並形成一或多行； 、’ 该基板中的一井結構， • 万、3基板上形成該等儲存單元 96349.doc !248618 複數條字元線，每條字元線均連接一個別列之每一儲 存元件之一個別控制閘極；以及 控制電路，其可連接至該基板以及該等字元線，藉此 可同時將該井結構與該等控制閘極的電壓位準設定為一 抹除電壓，並且進一步藉此使該等儲存元件之選定儲存 兀件之控制閘極可放電該抹除電壓，同時保持該井結構 與料儲存元件之未選定儲#元件上的該抹除電壓； 電[源其可連接至該記憶體，於該記憶體中產生 該抹除電壓；以及 一控制器 憶單元。 其係連接至該記憶體以選擇用於抹除之記 24·如請求項23之系統 同的晶片上。 25·如請求項23之系統 同的晶片上。 其中該電壓源係位於與該記憶體相 其中該電壓源係位於與該記憶體不 26. •禋不變性記憶體，其包含·· 複數個形成於一基板上的儲存單元· =板中的—井結構’於該基板上形成該等儲存單 保持構件，在選定儲存元件的 持構件用於將該井結構與該等儲存元件的該保 件保持於-抹除電屢，同時使該 μ儲存X 控制閘極放電。 辟存兀件的該等 96349.doc