JP4709523B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。

従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。

近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献参照、以下２Ｔｒフラッシュメモリと呼ぶ）。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能する。そして、コントロールゲートとフローティングゲートとを備え、ビット線に接続されている。他方のＭＯＳトランジスタはソース線に接続され、メモリセルの選択用として用いられる。

しかしながら、上記従来の２Ｔｒフラッシュメモリは正電圧と共に負電圧を用いて動作する。従って、特に消去時において、選択用のＭＯＳトランジスタのゲート絶縁膜に高電圧が印加され、メモリセルの信頼性が悪化するという問題があった。
Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年

この発明は、メモリセルの信頼性を向上できる不揮発性半導体記憶装置を提供する。

この発明の一態様に係る不揮発性半導体記憶装置は、半導体基板の表面内に形成され、互いに離隔された第１ウェル領域及び第２ウェル領域と、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含むトランジスタの組を複数備え、前記第１ウェル領域上に形成されたメモリセルアレイと、前記第１ＭＯＳトランジスタの前記制御ゲートに接続されたワード線と、前記第２ＭＯＳトランジスタのゲートに接続されたセレクトゲート線と、複数の前記トランジスタの組が並列に接続されたビット線と、データの消去動作時において、前記メモリセルアレイが形成される前記第１ウェル領域と、前記セレクトゲート線とを電気的に接続するスイッチ素子と、前記ワード線、セレクトゲート線、及び第１ウェル領域に電圧を印加可能なデコーダとを具備し、前記第１ＭＯＳトランジスタは、ドレインに達するコンタクトホールを備え、且つ該コンタクトホールを介して前記ビット線に接続され、データの書き込み時において、前記ワード線には正電圧が印加され、前記セレクトゲート線及び前記第１ウェル領域には負電圧が印加され、前記データの消去時において、前記ワード線には負電圧が印加され、前記第１ウェル領域には正電圧が印加され、前記データの消去時において前記デコーダは、前記第１ウェル領域に前記正電圧を印加する前に、前記セレクトゲート線の電荷を電源電圧ノードにディスチャージさせ、前記第１ウェル領域に前記正電圧を印加することによって前記電荷蓄積層から電荷を放出させた後、前記セレクトゲート線の電荷を前記第２ウェル領域にディスチャージさせる。

本発明によれば、メモリセルの信頼性を向上できる不揮発性半導体記憶装置を提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、読み出し回路６０、ソース線ドライバ７０、スイッチ群８０、入力バッファ９０、アドレスバッファ１００、ライトステートマシーン１１０、及び電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（１．２５〜１．６５Ｖ）が与えられている。

メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。

図示するように、メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、ダイオードＤ０〜Ｄ（４ｍ−１）、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。

各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。そして、メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。

また、メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続される。セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の一端は書き込み用デコーダ２０に接続され、他端はセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ７０に接続されている。

次に書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１と１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３と１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１と１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３と１４の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１、１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２、１４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。

書き込み用カラムセレクタＷＣＳ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み用セレクタ４０に接続されている。

次に読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ１５〜１８のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ４０によって選択される。

読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し回路６０に接続されている。

次に書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用セレクタＩＣＳの各々は、４つのＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ４１〜４４の電流経路の他端には書き込み禁止電圧ＶＰＩが共通に印加される。書き込み禁止電圧ＶＰＩは電圧発生回路１２０によって生成される。ＭＯＳトランジスタ４１〜４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４１、４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４２、４４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。

ダイオードＤ０〜Ｄ（４ｍ−１）は、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、ダイオードＤ０〜Ｄ（４ｍ−１）のカソードがセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、アノードは、メモリセルアレイが形成される半導体基板（ｐ型ウェル領域）に接続されている。

本実施形態に係るメモリセルアレイ１０の構成は、次のようにも説明できる。すなわち、メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ１１、１２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ１３、１４を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ１５〜１８を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。更に、ローカルビット線ＬＢＬ０〜ＬＢＬ３の各々は、ＭＯＳトランジスタ４１〜４４を介して書き込み禁止電圧ノードに接続される。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。

図１に戻って説明を続ける。書き込み回路５０は、書き込みデータをラッチすると共に、書き込み用グローバルビット線ＷＧＢＬをリセットする。

入力バッファ９０は、ＣＰＵ２から与えられる書き込みデータを保持する。

スイッチ群８０は、入力バッファ９０で保持された書き込みデータを書き込み回路５０に転送する。

書き込み回路５０、スイッチ群８０、及び入力バッファ９０の構成について図３を用いて説明する。図３は、書き込み回路５０、スイッチ群８０、及び入力バッファ９０の回路図である。

まず書き込み回路５０について説明する。書き込み回路５０はラッチ回路群５１及びリセット回路５２を備えている。ラッチ回路群５１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路５３を備えている。ラッチ回路５３の各々は、２つのインバータ５４、５５を備えている。インバータ５４の入力端は、インバータ５５の出力端に接続され、インバータ５４の出力端は、インバータ５５の入力端に接続されている。そして、インバータ５４の入力端とインバータ５５の出力端との接続ノードがラッチ回路５３の出力ノードとなり、対応する書き込み用グローバルビット線に接続されている。インバータ５４、５５はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ５６及びｐチャネルＭＯＳトランジスタ５７を備えている。ｎチャネルＭＯＳトランジスタ５６のソースはＶＢＬＰＷノードに接続され、ｐチャネルＭＯＳトランジスタ５７のソースは書き込み禁止電圧ノードＶＰＩに接続されている。ｎチャネルＭＯＳトランジスタ５６のゲートとｐチャネルＭＯＳトランジスタ５７のゲートとは共通接続されている。そして、インバータ５５のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５４のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、更に書き込み用グローバルビット線に接続されている。また、インバータ５４のｐチャネルＭＯＳトランジスタ５７のドレインとｎチャネルＭＯＳトランジスタ５６のドレインとの接続ノードが、インバータ５５のｐチャネルＭＯＳトランジスタ５７のゲートとｎチャネルＭＯＳトランジスタ５６のゲートとの接続ノードに接続され、この接続ノードがラッチ回路５３の入力ノードとなる。

リセット回路５２は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたｎチャネルＭＯＳトランジスタ５８を備えている。各ｎチャネルＭＯＳトランジスタ５８のドレインは対応する書き込み用グローバルビット線に接続され、ソースはＶＢＬＰＷノードに共通接続され、ゲートはＷＧＢＬＲＳＴノードに共通接続されている。

スイッチ群８０は、ラッチ回路５３毎に設けられたｎチャネルＭＯＳトランジスタ８１、及びｎチャネルＭＯＳトランジスタ８２を備えている。ＭＯＳトランジスタ８１の電流経路の一端は、対応するラッチ回路５３の入力ノードに接続されている。そして、隣接するラッチ回路にそれぞれ接続された２つのＭＯＳトランジスタ８１の電流経路の他端は共通接続されている。すなわち、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士が、その電流経路の他端を共通としている。書き込み用グローバルビット線ＷＧＢＬ２、ＷＧＢＬ３にそれぞれ対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１同士もまた同じである。そして、書き込み用グローバルビット線ＷＧＢＬ（ｉ−１）（ｉ＝１、３、５、…）に対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１のゲートは、ＷＤＨ０ノードに共通接続され、書き込み用グローバルビット線ＷＧＢＬｉに対応するラッチ回路５３に接続されたＭＯＳトランジスタ８１のゲートはＷＤＨ１ノードに共通接続されている。そして、互いに共通接続されたＭＯＳトランジスタ８１の電流経路の他端は、ＭＯＳトランジスタ８２の電流経路の一端に接続されている。ＭＯＳトランジスタ８２のゲートには、一括して正電圧Ｖcc２（≒３Ｖ）が印加される。正電圧Ｖcc２は、例えば電圧発生回路１２０によって生成される。なお以下では、ＭＯＳトランジスタ８１とラッチ回路５３の入力ノードとの接続ノードを、それぞれノードＡ０〜Ａ（２ｎ−１）と呼ぶことにする。

次に入力バッファ９０について説明する。入力バッファ９０は、スイッチ群８０内のＭＯＳトランジスタ８２毎に設けられたインバータ９１を備えている。インバータ９１の入力ノードには、ＣＰＵ２から与えられる書き込みデータが入力され、出力ノードはＭＯＳトランジスタ８２の電流経路の他端に接続されている。インバータ９１は、その高電圧側電源電位をＶcc２、低電圧電源電位を０Ｖとして動作する。以下では、インバータ９１の出力ノードとＭＯＳトランジスタ８２との接続ノードをそれぞれノードＴＯＷＤＩ０〜ＴＯＷＤＩ（（２ｎ−１）／２）と呼ぶことにする。

再び図１に戻ってＬＳＩ１の説明を続ける。
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬ、ＩＣＳＬの選択動作が行われる。

読み出し回路６０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出したデータを増幅する。読み出し回路６０の構成について、図４を用いて説明する。図４は読み出し回路６０の回路図である。

読み出し回路６０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）毎に設けられた読み出しユニット６１を備えている。それぞれの読み出しユニット６１は、分離用ＭＯＳトランジスタ６２、プリチャージ回路６３、及びセンスアンプ６４を備えている。

プリチャージ回路６３は、読み出し時において、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。プリチャージ回路６３は、ｐチャネルＭＯＳトランジスタ６５及びｎチャネルＭＯＳトランジスタ６６を備えている。ｐチャネルＭＯＳトランジスタ６５は、ソースが電源電圧ＶＤＤ（例えば１．３Ｖ）に接続され、ゲートにプリチャージ信号／ＰＲＥが入力される。ｎチャネルＭＯＳトランジスタ６６は、ドレインがＭＯＳトランジスタ６５のドレインに接続され、ゲートにバイアス信号ＢＩＡＳが入力される。

センスアンプ６４は、読み出し時において、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出した読み出しデータを増幅する。センスアンプ６４は、インバータ６７及びフリップフロップ６８を備えている。インバータ６７の入力ノードはＭＯＳトランジスタ６６のソースに接続され、出力ノードがフリップフロップ６８の入力ノードに接続されている。そして、フリップフロップ６８の出力ノードＯＵＴ０〜ＯＵＴ（ｎ−１）から、増幅された読み出しデータが出力される。

分離用ＭＯＳトランジスタ６２は、電流経路の一端が、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続され、電流経路の他端が、ＭＯＳトランジスタ６６のソース及びインバータ６７の入力ノードに接続されたｎチャネルＭＯＳトランジスタである。すなわち、プリチャージ回路６３及びセンスアンプ６４は、分離用ＭＯＳトランジスタ６２を介在して、対応する読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続されている。そして、全てのＭＯＳトランジスタ６２のゲートは共通接続され、信号ＩＳＯが入力されている。

再び図１に戻って説明を続ける。
ソース線ドライバ７０は、ソース線ＳＬに電圧を供給する。

アドレスバッファ１００は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０及びセレクトゲートデコーダ３０に供給する。

ライトステートマシーン１１０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。

電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−７Ｖ）、ＶＢＢ２（＝−８Ｖ）、正電圧ＶＰＰ（＝１２Ｖ）、Ｖcc２（＝３Ｖ）を生成する。

書き込み用デコーダ２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ（１２Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域及び全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）を印加する。また消去時において、全ワード線に負電位ＶＢＢ２（−８Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域に正電圧ＶＰＰを印加する。

セレクトゲートデコーダ３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位Ｖcc２を印加する。また、信号ＩＳＯを制御して分離用ＭＯＳトランジスタ６２の動作を制御する。

上記書き込み用デコーダ２０及びセレクトゲートデコーダ３０の構成について、図５を用いて説明する。まず、セレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１、及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３１は、電源電圧Ｖcc２で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。

スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５を有している。ｎチャネルＭＯＳトランジスタ３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作及び消去動作時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し動作時にはオン状態とされる。

次に、書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１及びスイッチ素子群２２を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路２３及びインバータ２４を有している。ＮＡＮＤ回路２３及びインバータ２４は、高電圧側電源電圧ノードがＶＣＧＮＷノードに接続され、低電圧側電源電圧ノードがＶＣＧＰＷノードに接続されている。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、Ｖcc１、０Ｖ、電圧発生回路１２０の発生する正電圧ＶＰＰ、負電圧ＶＢＢ１、ＶＢＢ２のいずれかが与えられる。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。

また書き込み用デコーダ２０は、マルチプレクサ２６及びレベルシフト回路２７を備えている。マルチプレクサ２６及びレベルシフト回路２７は、メモリセルアレイ１０が形成されるｐ型ウェル領域毎に設けられ、このｐ型ウェル領域に電圧ＶＰＷを印加する。マルチプレクサ２６は、ロウアドレス信号Ｒ０〜ＲＡｉと消去信号ＥＲＡＳＥとをマルチプレクスする。そしてその結果をレベルシフト回路２７がレベルシフトして、電圧ＶＰＷとしてｐ型ウェルに与える。レベルシフト回路２７は、高電圧側電源電圧ノードがＶＰＷ＿Ｅノードに接続され、低電圧側電源電圧ノードがＶＰＷ＿ＲＷに接続されている。マルチプレクサ２６及びレベルシフト回路２７は、消去動作時にはＶＰＷ＿Ｅノードから正電圧ＶＰＰをＶＰＷノードに与え、書き込み動作時にはＶＰＷ＿ＲＷノードから負電圧ＶＢＢ１をＶＰＷノードに与え、読み出し動作時にはＶＰＷ＿ＲＷノードから０Ｖを与える。

スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２５を有している。ＭＯＳトランジスタ２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。ＭＯＳトランジスタ２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端はＶＳＧＰＷノードに接続されている。ＶＳＧＰＷノードには、電圧発生回路１２０の発生するＶＢＢ１、ＶＰＰ、または０Ｖが印加され、ゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ２５は、書き込み時にオン状態とされ、消去動作時及び読み出し動作時にはオフ状態とされる。なお、メモリセルアレイ１０中のダイオードＤ０〜Ｄ（４ｍ−１）のアノードにも電圧ＶＰＷが印加される。

次に、２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の平面構造について、図６乃至図１０を用いて説明する。図６はメモリセルアレイ１０の一部領域の平面図である。また図７乃至図１０は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第４層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図６に対応している。

図６乃至図１０に示すように、半導体基板（ｐ型ウェル領域）２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）が形成されている。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成されている。他方、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。

メモリセルトランジスタＭＴは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域に形成され、且つメモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）を有している。また、選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、選択トランジスタＳＴのフローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。なお、隣接するメモリセル同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。

以降、メモリセルアレイ１０内において、４列の素子領域ＡＡ群を、第１素子領域群ＡＡＧ１と呼ぶことにする。そして、隣接する第１素子領域群ＡＡＧ１間において、１列の素子領域ＡＡが形成されている領域をソースコンタクト領域ＳＣＡと呼ぶことにする。第１素子領域群ＡＡＧ１内に形成されるメモリセルＭＣは、データの記憶用として用いられる。しかし、ソースコンタクト領域ＳＣＡ内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、２列の第１素子領域群ＡＡＧ１毎に、スティッチ領域ＳＡ１が形成されている。本実施例ではスティッチ領域ＳＡ１内には素子領域ＡＡは形成されない。またスティッチ領域ＳＡ１の幅は、１本の素子領域ＡＡと、各素子領域ＡＡ間に形成された素子分離領域ＳＴＩとを加えた幅に略等しい。なおスティッチ領域ＳＡ１上にも、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は形成されている。しかし、スティッチ領域ＳＡ１内に存在するワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、実質的にメモリセルを構成するものではない。また、スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、その一部が幅広に形成されている。このセレクトゲート線について幅広に形成された領域をシャント領域ＳＡ２と呼ぶことにする。シャント領域ＳＡ２は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に対して、第２方向に沿って交互に設けられている。すなわち、あるスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４…についてそれぞれシャント領域ＳＡ２が形成され、当該スティッチ領域に隣接する別のスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…についてシャント領域ＳＡ２が形成されている。そして、シャント領域ＳＡ２が形成されないセレクトゲート線は、当該スティッチ領域ＳＡ１において、その一部が除去されている。また、シャント領域ＳＡ２は隣接するセレクトゲート線側に凸となるように形成されている。なお、以下では第１素子領域群ＡＡＧ１とソースコンタクト領域ＳＣＡとを合わせた領域を第２素子領域群ＡＡＧ２と呼ぶことにする。

次に、図６及び図７を用いて、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の上に存在する１層目の金属配線層のパターンについて説明する。なお図７においては斜線を付した領域が、１層目の金属配線層である。

図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０はソース線ＳＬの一部となるものである。金属配線層２１０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２１０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。本実施形態では、ソースコンタクト領域ＳＣＡ内ではコンタクトプラグＣＰ１は形成されておらず、金属配線層２１０とソースコンタクト領域ＳＣＡにおけるメモリセルのソース領域とは電気的に接続されない。また、第１素子領域群ＡＡＧ１内のメモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層２２０が形成されている。各金属配線層２２０は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２２０群と、第２方向に沿ったストライプ形状の金属配線層２１０とが、第１方向に沿って交互に配置された格好となっている。更に、シャント領域ＳＡ２上には、島状のパターンの金属配線層２３０が形成されている。そして、対応するセレクトゲート線ＳＧのシャント領域ＳＡ２と、コンタクトプラグＣＰ３により接続されている。金属配線層２３０は、第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から、隣接するセレクトゲート線ＳＧの除去された領域の上部にかけて延設されている。

次に、図６及び図８を用いて、１層目の金属配線層２１０〜２３０の上に存在する２層目の金属配線層のパターンについて説明する。なお図８においては斜線を付した領域が、２層目の金属配線層である。

図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２４０が形成されている。金属配線層２４０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３として機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層２２０と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２４０と同様のパターンの金属配線層２５０が形成されている。従って、金属配線層２５０の線幅は、金属配線層２４０と同一である。そして金属配線層２５０は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２１０と接続されている。すなわち、第１方向で分離されている複数の金属配線層２１０が、金属配線層２５０によって共通接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２６０が形成されている。金属配線層２６０は、第１層目の金属配線層２３０に対応して形成されている。そして、その形状は、金属配線層２３０よりも、隣接するワード線側に延設され、一部領域はワード線上に存在している。また、金属配線層２６０は、コンタクトプラグＣＰ６によって、金属配線層２３０と接続されている。なお図６及び図８では、コンタクトプラグＣＰ６はシャント領域ＳＡ２の直上に位置しているが、金属配線層２３０と２６０とを接続できる位置で有れば限定されるものではない。

次に、図６及び図９を用いて、２層目の金属配線層２４０〜２６０の上に存在する３層目の金属配線層のパターンについて説明する。なお図９においては斜線を付した領域が３層目の金属配線層である。

図示するように、第２方向に沿ったストライプ形状の金属配線層２７０が形成されている。金属配線層２７０は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２６０と、コンタクトプラグＣＰ７によって接続されている。すなわち、各金属配線層２７０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線として機能する。また、金属配線層２７０は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２７０は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層２７０は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。金属配線層２７０の一端はセレクトゲートデコーダ３０に接続され、他端は書き込み用デコーダ２０に接続されている。

次に、図６及び図１０を用いて、３層目の金属配線層２７０の上に存在する４層目の金属配線層のパターンについて説明する。なお図１０においては斜線を付した領域が４層目の金属配線層である。

図示するように、第１方向に沿ったストライプ形状の金属配線層２８０、２９０が形成されている。金属配線層２８０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）として機能する。また金属配線層２９０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）として機能する。そして、２本の金属配線層２８０と１本の金属配線層２９０で一組を為している。金属配線層２８０は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１の一組、または２本のローカルビット線ＬＢＬ２、ＬＢＬ３の一組に対応して設けられ、金属配線層２９０は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３の一組に対応して設けられている。

次に、上記構成のフラッシュメモリの断面構造について説明する。まず、第２素子領域群ＡＡＧ２の断面構造について、図１１乃至図１６を用いて説明する。図１１乃至図１４はそれぞれ、図６におけるＸ１−Ｘ１’線方向、Ｘ２−Ｘ２’線方向、Ｘ３−Ｘ３’線方向、及びＸ４−Ｘ４’線方向に沿った断面図であり、図１５、図１６はそれぞれ、図６におけるＹ１−Ｙ１’線、Ｙ２−Ｙ２’線に沿った断面図である。

図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。ｐ型ウェル領域２０２の素子領域ＡＡ上には、ゲート絶縁膜４００が形成され、ゲート絶縁膜４００上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜４００上に形成された多結晶シリコン層４１０、多結晶シリコン層４１０上に形成されたゲート間絶縁膜４２０、及びゲート間絶縁膜４２０上に形成された多結晶シリコン層４３０を有している。ゲート間絶縁膜４２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、図１１に示すように、多結晶シリコン層４１０は隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層４３０は、隣接する素子領域ＡＡ間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、図１２、図１３に示すように、多結晶シリコン層４１０、４３０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層４１０、４３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層４１０のみである（詳細は後述する）。

そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層４０１が形成されている（図１５、図１６参照）。不純物拡散層４０１は、隣接するトランジスタ同士で共用されている。

前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層４０１を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）４０１を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）４０１を中心にして、対称に配置されている。

そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜４５０が形成されている。層間絶縁膜４５０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）４０１に達するコンタクトプラグＣＰ１が形成されている（図１４、図１５参照）。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜４５０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）４０１に達するコンタクトプラグＣＰ２が形成されている（図１５参照）。

層間絶縁膜４５０上には、金属配線層２１０、２２０、２３０を被覆するようにして、層間絶縁膜４６０が形成されている。そして、層間絶縁膜４６０中には、金属配線層２２０に達するコンタクトプラグＣＰ４が形成されている（図１５参照）。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２４０が形成されている。金属配線層２４０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また層間絶縁膜４６０内には金属配線層２１０に達するコンタクトプラグＣＰ５が形成されている（図１４参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ５をビット線方向で共通接続する金属配線層２５０が形成されている（図１４、図１６参照、ソースコンタクト領域ＳＣＡ）。金属配線層２５０は、ソース線ＳＬの一部として機能する。

層間絶縁膜４６０上には、金属配線層２４０、２５０を被覆するようにして、層間絶縁膜４７０が形成されている。そして、層間絶縁膜４７０上には金属配線層２７０が形成されている。金属配線層２７０は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜４７０上には、金属配線層２７０を被覆するようにして、層間絶縁膜４８０が形成されている。

層間絶縁膜４８０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層２８０、２９０が形成され、更に層間絶縁膜４９０が形成されている。

次に、スティッチ領域ＳＡ１の断面構造について、図１２、図１４及び図１７を用いて説明する。図１７は図６におけるＹ３−Ｙ３’線に沿った断面図である。

図示するように、ｐ型ウェル領域２０２中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート４１０及びコントロールゲート４３０が形成されている。また、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ２を有しないセレクトゲート線は、多結晶シリコン層４１０、４３０が除去されている（図１２、図１７参照）。すなわち、スティッチ領域ＳＡ１を挟んで、セレクトゲート線が分割されている。シャント領域ＳＡ２を有するセレクトゲート線は、当該スティッチ領域内においても、多結晶シリコン層４１０、４３０を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている（図１７参照）。

図１４及び図１７に示すように、シャント領域ＳＡ２においては、多結晶シリコン層４３０及びゲート間絶縁膜４２０が除去されて、多結晶シリコン層４１０が露出されている。そして、当該領域における多結晶シリコン層４１０上に接するようにして、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３と多結晶シリコン層４３０との間は、絶縁膜４３１によって電気的に分離されている。コンタクトプラグＣＰ３は、層間絶縁膜４５０表面から、多結晶シリコン層４１０に達するようにして形成される。

層間絶縁膜４５０上には金属配線層２３０が形成されている。金属配線層２３０は、コンタクトプラグＣＰ３によって、対応するセレクトゲート線（多結晶シリコン層４１０）に接続されている。層間絶縁膜４５０上には、金属配線層２３０を被覆するようにして層間絶縁膜４６０が形成されている。層間絶縁膜４６０中には、金属配線層２３０に達するコンタクトプラグＣＰ６が形成され、層間絶縁膜４６０上にはコンタクトプラグＣＰ６と接続される金属配線層２６０が形成されている。金属配線層２６０は、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図１７参照）。層間絶縁膜４６０上には層間絶縁膜４７０が形成され、層間絶縁膜４７０中には金属配線層２６０に達するコンタクトプラグＣＰ７が形成されている。図１７に示すように、コンタクトプラグＣＰ７は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜４７０上には、コンタクトプラグＣＰ７と接続された金属配線層２７０が形成されている。図１７に示されるように、複数の金属配線層２７０は、層間絶縁膜４７０上に等間隔に配置されている。そして、層間絶縁膜４７０上に、金属配線層２７０を被覆するようにして層間絶縁膜４８０、４９０が形成されている。

図２０は、シャント領域ＳＡ２の斜視図である。図示するように、セレクトゲート線を形成する積層ゲート構造が、一部幅広に形成されている。そして、シャント領域ＳＡ２では、幅広に形成された領域の一部における多結晶シリコン層４３０及びゲート間絶縁膜４２０が除去されて、多結晶シリコン層４１０が露出されている。この露出された多結晶シリコン層４１０に接触するようにして、コンタクトプラグＣＰ３が形成されている。更に、コンタクトプラグＣＰ３は、多結晶シリコン層４３０と電気的に分離されている。すなわち、多結晶シリコン層４３０は、シャント配線２７０とは電気的に分離されている。

次に、メモリセルアレイ１０内に形成されたダイオードＤ０〜Ｄ（４ｍ−１）の構成について図１９乃至図２１を用いて説明する。図１９はメモリセルアレイ１０内においてダイオードが形成された領域の平面図であり、図２０及び図２１は図１９におけるＸ５−Ｘ５’線及びＹ４−Ｙ４’線方向に沿った断面図である。

図示するように、例えばメモリセルアレイ１０の端部に、第１方向に沿った一列の素子領域ＡＡが形成されている。素子領域ＡＡにおいて、ｐ型ウェル領域２０２の表面領域内には、ワード線及びセレクトゲート線の組毎に、ｎ^＋型不純物拡散層５２０が形成されている。このｎ^＋型拡散層５２０がカソード、ｐ型ウェル領域２０２がアノードとして機能することにより、ダイオードＤ０〜Ｄ（４ｍ−１）が形成されている。そして、上記ダイオードを被覆するようにして層間絶縁膜４５０が形成され、層間絶縁膜４５０内には、各ｎ^＋型拡散層５２０に達するコンタクトプラグＣＰ８が形成され、層間絶縁膜４５０上にはコンタクトプラグＣＰ８に接続された金属配線層５００が形成されている。

更に層間絶縁膜４５０上に金属配線層５００を被覆する層間絶縁膜４６０が形成され、層間絶縁膜４６０内には金属配線層５００に達するコンタクトプラグＣＰ９が形成されている。層間絶縁膜４６０上にはコンタクトプラグＣＰ９に接続された金属配線層５１０が形成され、更に層間絶縁膜４７０が形成されている。そして層間絶縁膜４７０内に金属配線層５１０と接続されるようにしてコンタクトプラグＣＰ１０が形成されている。コンタクトプラグＣＰ１０は、金属配線層２７０に接続されている。

すなわち、ｐ型ウェル領域２０２内に形成されたダイオードＤ０〜Ｄ（４ｍ−１）のカソードは、コンタクトプラグＣＰ８〜ＣＰ１０及び金属配線層５００、５１０を介在して、対応するセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線２７０に接続されている。

次に、上記構成の２Ｔｒフラッシュメモリ３の動作について、図２２を用いて以下説明する。図２２は、各種信号及び各ノードの電圧のタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。また説明の簡単化の為に、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び１本の読み出し用グローバルビット線ＲＧＢＬ０を有するメモリセルアレイ１０の場合を例に説明する。

＜初期動作＞
まず、初期動作について図２３を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図２２において、時刻ｔ０〜ｔ１の期間に行われる。図２３は、初期動作時における、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に対応した入力バッファ９０、スイッチ群８０、及び書き込み回路５０の回路図である。

まず初期動作にあたっては、信号ＷＤＨ０、ＷＤＨ１が共に“Ｌ”レベル（０Ｖ）とされる。これによりスイッチ群８０内のＭＯＳトランジスタ８１がオフ状態となり、書き込み回路５０と入力バッファ９０とは電気的に分離される。また、ラッチ回路５３の高電圧電源電圧として与えられる書き込み禁止電圧ＶＰＩがＶcc２とされ、ＶＢＬＰＷが０Ｖとされる。そして、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされ、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１がリセットされる。すなわち、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態とされ、ＶＢＬＰＷノードから０Ｖが書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に与えられる。この結果、全てのラッチ回路５３の出力ノードは“Ｌ”レベル（０Ｖ）となり、入力ノード（ノードＡ０、Ａ１）は“Ｈ”レベル（Ｖcc２）となる。

以上のように、初期動作において、書き込み用グローバルビット線が０Ｖにされると共に、ノードＡ０、Ａ１にＶcc２が与えられる。

＜データラッチ動作＞
次に、データラッチ動作について図２４及び図２５を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路５３に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図２２において、時刻ｔ１〜ｔ２の間に行われる。図２４、図２５はデータラッチ動作時における、入力バッファ９０、スイッチ群８０、及び書き込み回路５０の回路図であり、図２４は“０”データが入力された場合、図２５は“１”データが入力された場合について示している。以下では、書き込み用グローバルビット線ＷＧＢＬ０に接続されたメモリセルに“０”データを書き込み（ＷＧＢＬ０が選択状態）、ＷＧＢＬ１に接続されたメモリセルに“１”データを書き込む（ＷＧＢＬ１が非選択状態）場合を例に挙げて説明する。

まず図２４を用いて“０”データが入力された際について説明する。データラッチ動作にあたっては、信号ＷＧＢＬＲＳＴが０Ｖとされ、ＭＯＳトランジスタ５８はオフ状態とされる。これにより、各書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１はＶＢＬＰＷノードと電気的に分離される。更に、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３にデータをラッチさせる為に、信号ＷＤＨ０が“Ｈ”レベル（Ｖcc２）とされ、書き込み用グローバルビット線ＷＧＢＬ０に対応するＭＯＳトランジスタ８１がオン状態となる。他方、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１はオフ状態となる。従って、入力バッファ９０と、書き込み用グローバルビット線ＷＧＢＬ０に対応するラッチ回路５３とが電気的に接続される。

そして、ＣＰＵ２から入力バッファ９０のインバータに“０”データが入力される。“０”データが入力される際には、インバータ９１の入力ノードに０Ｖが印加される。“０”データはインバータ９１で反転される。その結果、ＴＯＷＤＩ０ノードの電位はＶcc２となる。すると、ＭＯＳトランジスタ８２のゲートにはＶcc２が印加されているので、ＭＯＳトランジスタ８２はカットオフの状態となる。従って、ラッチ回路５３は時刻ｔ０〜ｔ１で与えられたデータを保持し続ける。すなわち、ノードＡ０はＶcc２のままであり、書き込み用グローバルビット線ＷＧＢＬ０は０Ｖのままである。

次に図２５を用いて“１”データを入力する場合について説明する。“０”データを入力する場合と異なるのは、ＷＤＨ０＝０Ｖ、ＷＤＨ１＝Ｖcc２とされることにより、書き込み用グローバルビット線ＷＧＢＬ１に対応するＭＯＳトランジスタ８１がオン状態とされる点である。

そしてＣＰＵ２から入力バッファに“１”データが入力される。“１”データが入力される際には、インバータ９１の入力ノードにＶcc２が印加される。従って、ＴＯＷＤＩ０ノードの電位は０Ｖとなる。このＴＯＷＤＩ０ノードの電位は、ＭＯＳトランジスタ８１の電流経路を介してラッチ回路５３に入力される。その結果、ノードＡ１の電位はＶcc２から０Ｖに反転し、書き込み用グローバルビット線ＷＧＢＬ１の電位は０ＶからＶcc２に反転する。

以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。

＜書き込み動作＞
次に書き込み動作について図２６を用いて説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。

書き込み動作は、図２２において、時刻ｔ２〜ｔ３の期間に行われる。また図２６は、書き込み動作時におけるメモリセルアレイ１０及び書き込み回路５０の回路図である。図２６において、ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。

まず書き込み動作にあたって、信号ＷＧＢＬＲＳＴは依然として０Ｖである。そして、時刻ｔ２において書き込み禁止電圧ＶＰＩがＶcc２から０Ｖに変化し、ＶＢＬＰＷノードの電位が０ＶからＶＢＢ１（−７Ｖ）に変化する。負電位ＶＢＢ１は、ライトステートマシーン１１０の命令によって電圧発生回路１２０が出力する。なお、ＶＰＩの電位は、−７Ｖではなく、その他の負電位であっても良い。

すると、ラッチ回路５３内のインバータ５４、５５の低電圧側の電源電圧が０ＶからＶＢＢ１に変化し、高電圧側の電源電圧がＶcc２から０Ｖに変化するから、ノードＡ０、Ａ１の電位はそれぞれ０Ｖ、ＶＢＢ１に変化する。また書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の電位もそれぞれＶＢＢ１、０Ｖに変化する。

そして、書き込み用デコーダ２０が、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ（１２Ｖ）を印加する。また分離用ＭＯＳトランジスタ２５がオン状態とされることによって、ＶＳＧＰＷノードから、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−７Ｖ）が印加される。更に、レベルシフト回路２７の出力が“Ｌ”レベルとなり、ＶＰＷ＿ＲＷノードが０ＶからＶＢＢ１に変化するから、メモリセルが形成されている基板（ｐ型ウェル領域２０２）には負電位ＶＢＢ１が印加される。なお、書き込み時においては、信号ＺＩＳＯＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０のロウアドレスデコード回路３１は、セレクトゲート線から電気的に分離されている。

また、カラムデコーダ４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

またカラムデコーダ４０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。

更にカラムデコーダ４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

更にカラムデコーダ４０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ４２、４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１を“Ｈ”レベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ４１、４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０は“Ｌ”レベルとされ、ＭＯＳトランジスタ４１、４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ＝０Ｖが印加される。

上記の結果、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。更に、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。

その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではない（ＶＰＰ−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されない。すなわち、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１９Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。

以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜読み出し動作＞
次に読み出し動作について図２７を用いて説明する。図２２においては時刻ｔ３〜ｔ４の期間が読み出し動作を示す。図２７は、２Ｔｒフラッシュメモリ３のメモリセルアレイ１０、書き込み回路５０、及び読み出しユニット６１の回路図である。図２７は、ローカルビット線ＬＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。

図２７に示すように、まずカラムデコーダ４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された、４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。

またカラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

また、信号ＷＧＢＬＲＳＴが“Ｈ”レベル（Ｖcc２）とされることにより、書き込み回路５０内のＭＯＳトランジスタ５８がオン状態となる。またＶＢＬＰＷノードには０Ｖが与えられている。従って、読み出し動作時において全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は０Ｖとされる。

更に、信号ＢＩＡＳが“Ｈ”レベル、／ＰＲＥが“Ｌ”レベルとされ、信号ＩＳＯが“Ｈ”レベルとされる。これにより、読み出しユニット６１内のＭＯＳトランジスタ６２がオン状態とされ、読み出し用グローバルビット線ＲＧＢＬ０がプリチャージ回路６３によってプリチャージされる。

読み出し用グローバルビット線の電位が所定のプリチャージ電位に達した後、信号ＺＩＳＯＧが“Ｈ”レベルとされ、分離用ＭＯＳトランジスタ３５がオン状態とされる。そしてセレクトゲートデコーダ３０はセレクトゲート線ＳＧ０を選択（“Ｈ”レベル：Ｖcc２＝３Ｖ）する。また、書き込み用デコーダ２０は全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電位ＶＰＷを０Ｖとする。更に、ソース線ドライバ７０は、ソース線の電位を０Ｖとする。なお、読み出し時においては信号ＷＳＧは“Ｌ”レベルとされ、書き込み用デコーダ２０のロウアドレスデコード回路２１とセレクトゲート線とは電気的に分離されている。また、レベルシフト回路２７の出力は“Ｌ”レベルであり、ＶＰＷ＿ＲＷノードが０Ｖとなるので、ｐ型ウェル領域２０２には０Ｖが印加される。

すると、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。

そして、メモリセルＭＣに電流が流れることによる読み出し用グローバルビット線の電位変化を、センスアンプ６４が増幅する。

以上のようにして、データの読み出し動作が行われる。

＜消去動作＞
次に消去動作について、図２８を用いて説明する。消去動作は、図２２における時刻ｔ４以降に行われる。図２８は、消去動作時におけるメモリセルアレイ１０の回路図である。データの消去は、ｐ型ウェル領域２０２を共通とする全てのメモリセルＭＣから一括して行われる。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。

消去動作にあたっては、ＭＯＳトランジスタ１１〜１６の全てがオフ状態とされる。従って、全書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、ラッチ回路５１及びＶＢＬＰＷノード並びにＶＰＩノードと電気的に分離されて、フローティングの状態となる。

そして書き込み用デコーダ２０は、選択ブロック内における全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電圧ＶＢＢ２を印加する。更に、消去動作時には消去信号ＥＲＡＳＥがマルチプレクサ２６に入力されるため、レベルシフト回路２７の出力が“Ｈ”レベルとなる。また、ＶＰＷ＿ＥノードがＶcc２からＶＰＰに変化するから、メモリセルが形成されている基板（ｐ型ウェル領域２０２）には正電位ＶＰＰが印加される。なお、消去時においては、信号ＺＩＳＯＧ、ＷＳＧは“Ｌ”レベルとされており、セレクトゲートデコーダ３０及び書き込み用デコーダ２０のロウアドレスデコード回路３１、２１は、セレクトゲート線から電気的に分離されている。

その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。これにより、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に接続された全てのメモリセルＭＣのデータが消去され、閾値電圧が負となる。

なお、ｐ型ウェル領域２０２に正電圧ＶＰＰが印加されることによって、ダイオードＤ０〜Ｄ（４ｍ−１）には順方向バイアスが印加される。従って、ダイオードＤ０〜Ｄ（４ｍ−１）における電圧降下をＶｆ（例えば０．７Ｖ）とすると、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位は（ＶＰＰ−Ｖｆ）まで上昇する。

以上のようにして、一括してデータが消去される。

上記のように、この発明の第１の実施形態に係るフラッシュメモリによれば、上記（１）乃至（５）の効果を得ることが出来る。
（１）メモリセルの信頼性を向上出来る。
本実施形態に係るフラッシュメモリであると、メモリセルＭＣが形成されるｐ型ウェル領域２０２とセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）との間にそれぞれダイオードＤ０〜Ｄ（４ｍ−１）を設けている。このダイオードにより、消去時において選択トランジスタＳＴのゲート絶縁膜に過大な電圧ストレスが印加されることを防止出来る。この点につき、以下説明する。

図２９は、メモリセルＭＣと分離用トランジスタ２５、３５との接続関係を示した回路図であり、ダイオードを設けていない回路構成における消去時の様子について示している。消去時において、分離用トランジスタ２５、３５はオフ状態とされる。従って、セレクトゲート線ＳＧは電気的にフローティングの状態となる。そしてｐ型ウェル領域２０２には正電圧ＶＰＷ＝ＶＰＰ（１２Ｖ）が印加される。従って、セレクトゲート線はｐ型ウェル領域２０２とのカップリングによって約ＶＰＰまで上昇する。

しかし、分離用トランジスタ２５、３５はオフ状態とされていても必ずリーク電流が存在する。このリーク電流は分離用トランジスタのドレインからソースに流れる電流であったり、または不純物拡散層から半導体基板に抜けるジャンクションリーク電流であったりする。

例えば、カップリングによってＶＰＰに上昇したセレクトゲート線の電位が、リーク電流によって消去動作開始から時刻ｔ(VPP)で０Ｖまで低下したとする。すると、時刻ｔ１０においては、選択トランジスタＳＴのゲート絶縁膜４００にはＶＰＰの電位差がかかることになる。しかし選択トランジスタの膜厚をメモリセルトランジスタＭＴと同じとすれば、通常、ゲート絶縁膜４００はＶＰＰに耐えられず、その限界電圧（耐えうる上限電圧）はＶbreak（＜ＶＰＰ）である。

限界電圧Ｖbreakに達する時刻をｔ(break)とする。すると、消去動作を開始してからｔ(break)以内の時間内に消去動作が終了すれば、選択トランジスタＳＴのゲート絶縁膜４００に限界電圧Ｖbreak以上の電圧が印加されることはない。しかし、システムＬＳＩに混載される２Ｔｒフラッシュメモリは、メモリ単体チップとして使用されるＮＡＮＤ型フラッシュメモリ等と比べてそのメモリ容量は格段に小さい。従ってこれらのメモリに比して、２Ｔｒフラッシュメモリではメモリセルアレイ１０よりもその他の周辺回路が占める面積が大きくなる。そのため、チップサイズ削減の観点から、周辺回路面積を小さくすることが２Ｔｒフラッシュメモリでは重要となる。そこで２Ｔｒフラッシュメモリでは、周辺回路面積を削減するため（回路構成を簡略化するため）に、消去ベリファイを行わないことが考え得る。すると、１度の消去動作で全てのメモリセルを完全に消去しなければならず、消去時間が単体メモリに比べて長くなる。

すると、上記の通り消去動作を開始してからｔ(break)以内で消去を終了させることは困難となり、消去終了時には既に選択トランジスタＳＴのゲート絶縁膜４００には限界電圧以上の高電圧が印加されていることとなり、ゲート絶縁膜４００が致命的なダメージを受けるおそれがある。

しかし本実施形態に係る２Ｔｒフラッシュメモリであると、メモリセルＭＣが形成されるｐ型ウェル領域２０２とセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）との間にそれぞれダイオードＤ０〜Ｄ（４ｍ−１）を設けている。図３０は、メモリセルＭＣ、ダイオード、及び分離用トランジスタ２５、３５との接続関係を示した回路図であり、消去時の様子について示している。消去時において、分離用トランジスタ２５、３５はオフ状態とされる。従って、セレクトゲート線ＳＧは電気的にフローティングの状態となる。そしてｐ型ウェル領域２０２、すなわちダイオードＤ０〜Ｄ（４ｍ−１）のアノードには正電圧ＶＰＷ＝ＶＰＰ（１２Ｖ）が印加される。従って、ダイオードＤ０〜Ｄ０（４ｍ−１）には順方向バイアスが印加される。その結果、図２９の場合のようなカップリングによってではなく、ダイオードＤ０〜Ｄ（４ｍ−１）のｐｎ接合を介してセレクトゲート線ＳＧに電位が与えられる。従って、セレクトゲート線ＳＧの電位を確実に（ＶＰＰ−Ｖｆ）にすることが出来、更に分離用トランジスタ２５、３５によるセレクトゲート線の電位低下を防止できる。その結果、選択トランジスタＳＴのゲート絶縁膜４００に限界電圧以上の高電圧が印加されることを防止でき、メモリセルの信頼性を向上できる。

また、本実施形態に係るダイオードＤ０〜Ｄ（４ｍ−１）を形成するには、図３１に示すように、ｐ型ウェル領域２０２内にｎ^＋型不純物拡散層５２０を形成するだけで良い。従って、製造プロセスの複雑化を招くことなく、且つダイオードによる面積増加は非常に小さく済む。

更に、本実施形態で説明したように、デコーダ回路が書き込み用と読み出し用とに分割している場合には、図２９に示すようにリーク電流の経路がＭＯＳトランジスタ２５に流れる経路とＭＯＳトランジスタ３５に流れる経路と２つある。従ってデコーダ回路が１つの場合に比べてよりリーク電流が大きくなるので、本実施形態の効果がより顕著に得られる。

なお上記では、選択トランジスタのゲート絶縁膜に印加される電圧が、消去完了までに限界電圧以上に達する場合を例に挙げて説明した。しかし、カップリングによってセレクトゲート線の電圧を上昇させる場合には、いかに消去時間が短くても必ずリーク電流によるセレクトゲート線の電圧低下の影響を受ける。従って、限界電圧に達しないような２Ｔｒフラッシュメモリの場合であっても、選択トランジスタＳＴのゲート絶縁膜にかかる電圧を小さく出来るため、ゲート絶縁膜がダメージを受けることを効果的に防止できる。

（２）フラッシュメモリの動作速度を向上出来る。
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図２の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、書き込み用カラムセレクタＷＣＳを介して２（ｍ−１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そしてローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには、読み出し用カラムセレクタＲＣＳを介して４（ｍ−１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、ローカルビット線の各々に、４つのメモリセルが接続されている。

書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、書き込み用カラムセレクタＷＣＳによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。よって、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。読み出し時おいても同様である。

上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。

（３）読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、ＶＰＰ、ＶＢＢ１等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。

この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路５０に接続され、読み出し用グローバルビット線を介して読み出し回路６０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する読み出し用カラムセレクタＲＣＳ以外の回路を、全てゲート絶縁膜の薄いトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。

（４）書き込み動作の信頼性を向上できる。
上記（２）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。

また図２６に示すように、書き込み禁止用カラムセレクタＩＣＳによって、非選択ローカルビット線に対して書き込み禁止電圧ＶＰＩを印加している。これによっても非選択メモリセルへの誤書き込みを防止出来る。

次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した２Ｔｒフラッシュメモリにおいて、消去動作の際にセレクトゲート線のチャージをデコーダ回路にディスチャージするものである。なお本実施形態に係る２Ｔｒフラッシュメモリの構成は、セレクトゲートデコーダ３０以外は上記第１の実施形態と同様であるので説明は省略する。図３２は、本実施形態に係るメモリセルアレイ１０、書き込み用デコーダ２０、及びセレクトゲートデコーダ３０の回路図である。

図示するように、本実施形態に係るセレクトゲートデコーダ３０の備えるロウアドレスデコード回路３１のＮＡＮＤゲート３３は、ロウアドレス信号ＲＡ０〜ＲＡｉと、消去セット信号／ＥＲＳＳＥＴとのＮＡＮＤ演算を行う。そしてＮＡＮＤゲート３３における演算結果がインバータ３４で反転されて、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお消去セット信号／ＥＲＳＳＥＴは、消去動作の始めに“Ｌ”レベルとされる。

なお、分離用ＭＯＳトランジスタ２５、３５及びロウアドレスデコード回路２１は、ゲート絶縁膜の厚いＭＯＳトランジスタ（以下ＦＨＶトランジスタと呼ぶ）で形成されており、その膜厚は例えば１８ｎｍである。他方、ロウアドレスデコード回路３１は、ＦＨＶトランジスタよりもゲート絶縁膜の薄いＭＯＳトランジスタ（以下ＦＬＶトランジスタと呼ぶ）で形成されており、その膜厚は例えば８ｎｍである。これは、分離用ＭＯＳトランジスタ２５、３５及びロウアドレスデコード回路２１がＶＰＰやＶＢＢ１、ＶＢＢ２などの高電圧を取り扱うのに対して、ロウアドレスデコード回路３１はＶcc２及び０Ｖを電源電圧として動作するためである。

次に本実施形態に係る２Ｔｒフラッシュメモリの動作について説明する。書き込み動作及び読み出し動作は上記第１の実施形態と同様であるので、以下では消去動作についてのみ説明する。図３３は消去動作時の各種信号のタイミングチャートである。本実施形態に係る２Ｔｒフラッシュメモリの消去動作は、セレクトゲート線の読み出し用デコーダ３０への放電ステップ、データ消去ステップ、及びセレクトゲート線の書き込み用デコーダ２０への放電ステップの３つステップを含む。以下詳細に説明する。

＜読み出し用デコーダへの放電ステップ＞
消去動作が開始されると、まずセレクトゲート線に存在する電荷の読み出し用デコーダ３０への放電ステップが行われる。このステップは図３３における時刻ｔ０から時刻ｔ１までの期間に行われる。この際のメモリセルアレイ１０、書き込み用デコーダ２０、及びセレクトゲートデコーダ３０の回路図を図３４に示す。

まず図３３に示すように、ＺＩＳＯＧが“Ｈ”レベル（Ｖcc２）とされる。ＷＳＧは“Ｌ”レベルのままである。これにより、セレクトゲートデコーダ３０内の分離用トランジスタ３５がオン状態となり、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はロウアドレスデコード回路３１に電気的に接続される。書き込み用デコーダ２０内の分離用ＭＯＳトランジスタ２５はオフ状態である。

また、消去セット信号／ＥＲＳＳＥＴが“Ｌ”レベル（０Ｖ）とされる。その結果、セレクトゲートデコーダ３０内のインバータ３４の出力は“Ｌ”レベルとなる。従って、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、ロウアドレスデコード回路３１が形成される半導体基板２００に接続される。この半導体基板２００の電位は０Ｖである。よって、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に電荷が存在した場合、電荷は半導体基板２００にディスチャージされ、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は０Ｖに固定される。

＜データ消去＞
次に時刻ｔ１から時刻ｔ２において、データの消去が行われる。すなわち、メモリセルＭＣのフローティングゲートＦＧから電子がｐ型ウェル領域２０２へディスチャージされる。この様子を示しているのが図３５である。

本動作にあたって、ＺＩＳＯＧは“Ｌ”レベルに変化してＭＯＳトランジスタ３５はオフ状態となる。またＷＳＧも“Ｌ”レベルであり、ＭＯＳトランジスタ２５はオフ状態のままである。従って、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は電気的にフローティングの状態となる。この時刻ｔ１のタイミングで消去信号ＥＲＡＳＥが入力されてｐ型ウェル領域２０２に正電位ＶＰＰが印加されると共に、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に負電位ＶＢＢ２（−８Ｖ）が印加される。

以上の結果、メモリセルＭＣのフローティングゲートＦＧからｐ型ウェル領域２０２に電子が引き抜かれて、データが消去される。なおこの際、ダイオードＤ０〜Ｄ（４ｍ−１）には順方向バイアスが印加されるので、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の電位は略（ＶＰＰ−Ｖｆ）となる。

＜書き込み用デコーダへの放電ステップ＞
フローティングゲートからの電子のディスチャージが完了すると、次にセレクトゲート線に存在する電荷の書き込み用デコーダ２０への放電ステップが行われる。このステップは図３３における時刻ｔ２から時刻ｔ３までの期間に行われる。この際のメモリセルアレイ１０、書き込み用デコーダ２０、及びセレクトゲートデコーダ３０の回路図を図３６に示す。

図３３、図３６に示すように、ＷＳＧが“Ｈ”レベル（Ｖcc２）とされる。ＺＩＳＯＧは“Ｌ”レベルのままである。これにより、書き込み用デコーダ２０内の分離用トランジスタ２５がオン状態となり、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はＶＳＧＰＷノードに接続される。読み出し用デコーダ３０内の分離用ＭＯＳトランジスタ３５はオフ状態である。

またＶＰＷが０Ｖとされ、また、ＶＳＧＰＷノードの電位が０Ｖとされる。従って、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に存在する電荷はＶＳＧＰＷノードにディスチャージされ、その電位は（ＶＰＰ−Ｖｆ）から０Ｖに低下する。

以上のように、本実施形態に係る２Ｔｒフラッシュメモリによれば、上記第１の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果を得ることが出来る。

（５）メモリセルの信頼性を更に向上出来る。
本実施形態に係る２Ｔｒフラッシュメモリによれば、フローティングゲートＦＧから電子をディスチャージさせる前に、セレクトゲート線の電圧を０Ｖにセットしている。より具体的には、／ＥＲＳＳＥＴ信号によってロウアドレスデコード回路３１の出力ノードを０Ｖに固定された半導体基板２００に電気的に接続し、更に分離用トランジスタ３５をオン状態にすることによりセレクトゲート線を半導体基板に電気的に接続している。このように、セレクトゲート線の電圧を０Ｖにした後、ｐ型ウェル領域２０２に正電圧ＶＰＰを印加し、ワード線に負電圧ＶＢＢ２を印加することで、フローティングゲートから電子をｐ型ウェル領域２０２にディスチャージさせている。

以上のように、ｐ型ウェル領域２０２に正電圧ＶＰＰを印加する前にセレクトゲート線の電位を０Ｖにすることにより、セレクトゲート線の電位が余計に上昇することを防止できる。例えばセレクトゲート線の電位が０Ｖより高い状態でｐ型ウェル領域２０２にＶＰＰを印加したとすると、セレクトゲート線の電位はその分だけ余計に上昇するおそれがある。しかし本実施形態であれば、セレクトゲート線を０Ｖに設定しておくことで、セレクトゲート線の電位を（ＶＰＰ−Ｖｆ）にすることができ、選択トランジスタＳＴのゲート絶縁膜４００に電圧ダメージが加わることを防止できる。

また本実施形態に係る２Ｔｒフラッシュメモリによれば、フローティングゲートＦＧから電子をディスチャージした後、セレクトゲート線の電荷をＶＳＧＰＷノードにディスチャージさせることにより、セレクトゲート線の電位を０Ｖにしている。従って、消去動作後の２Ｔｒフラッシュメモリの動作信頼性を向上できる。なおこのステップにおいて電荷を書き込み用デコーダ２０にディスチャージさせるのは、セレクトゲート線の電位が（ＶＰＰ−Ｖｆ）という比較的高い電圧だからである。

なお、上記実施形態ではデータ消去の前後において、それぞれ読み出し用デコーダ３０及び書き込み用デコーダ２０に電子をディスチャージさせる場合を例に挙げて説明した。しかし、データ消去の前後いずれの場合についても書き込み用デコーダ２０に電子をディスチャージさせても良い。また、上記第１、第２実施形態ではロウアドレスのデコード回路を書き込み系（書き込み用デコーダ２０）と読み出し系（読み出し用デコーダ３０）とに分離する場合について説明した。しかし、これらのデコーダ２０、３０を１つのデコーダで形成しても良い。しかし、デコード回路書き込み系と読み出し系とで分離することで、下記（６）の効果を得ることが出来る。

（６）ロウデコーダの小型化及び動作速度の向上を図ることが出来る。

上記第１、第２の実施形態に係るフラッシュメモリであると、書き込み及び消去時には正負の高電圧ＶＰＰ（１２Ｖ）、ＶＢＢ１（−７Ｖ）、ＶＢＢ２（−８Ｖ）を用い、読み出し時には比較的低電圧のＶcc２（３Ｖ）を用いている。この場合、ロウデコーダが書き込み及び消去、並びに読み出しの両方に対応するためには、高電圧ＶＰＰ、ＶＢＢ１、ＶＢＢ２に耐えうる高耐圧のＭＯＳトランジスタでロウデコーダを形成する必要がある。しかし、このような高耐圧ＭＯＳトランジスタは、読み出し時に限って見れば無駄に耐圧が高いだけであり、読み出し速度を低下させる原因となる。

この点、ロウデコーダを書き込み用デコーダ２０と、読み出し用デコーダ３０とに分離している。そして、分離用トランジスタ２５、３５によって、書き込み動作時にはセレクトゲート線とロウアドレスデコード回路３１とを分離し、セレクトゲート線とＶＳＧＰＷノードを接続し、読み出し動作時にはセレクトゲート線とロウアドレスデコード回路３１とを接続し、ＶＳＧＰＷノードとを分離している。

その結果、低電圧を用いる読み出し系のデコード回路３１を、ＶＰＰやＶＢＢ１、ＶＢＢ２といった高電圧が印加されることから防止出来る。従って、ロウアドレスデコード回路３１を低耐圧ＭＯＳトランジスタで形成することが出来る。よって、読み出し動作を高速化出来る。また、高耐圧ＭＯＳトランジスタは書き込み系のロウアドレスデコード回路２１と分離用ＭＯＳトランジスタ２５、３５にのみ使用すれば良く、その数を必要最小限にすることが出来る。そのため、ロウデコーダのサイズを小型化出来る。

次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態におけるダイオードを、ダミーセルを用いて実現するためのものである。本実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ１０について図３７を用いて説明する。図３７はメモリセルアレイの平面図である。なお、メモリセルアレイ１０以外の構成及び動作は上記第１、第２の実施形態と同様であるので説明は省略する。

図示するように、メモリセルアレイ１０は、上記第１の実施形態において図２を用いて説明した構成において、更にダミーセルアレイＤＣＡを有している。ダミーセルアレイＤＣＡは、メモリセルアレイ１０内における端部に設けられている。図３７ではダミーセルアレイＤＣＡがセレクトゲートデコーダ３０側に設けられている例を示しているが、勿論書き込み用デコーダ２０側に隣接して配置されていても良い。

ダミーセルアレイＤＣＡは、少なくとも２列のダミーセル列を含んでいる。１列のダミーセル列は、メモリセルブロックＢＬＫ内のいずれかのローカルビット線に接続された１列のメモリセル列と同様の構成を有している。すなわち、１列のダミーセル列内には複数個のダミーセルＤＭＣが設けられている。ダミーセルＤＭＣの各々は、メモリセルＭＣのメモリセルトランジスタＭＴと同様の構造を有するダミーメモリセルトランジスタＤＭＴと、メモリセルＭＣの選択トランジスタＳＴと同様の構造を有するダミー選択トランジスタＤＳＴとを備えている。そして、ダミーメモリセルトランジスタＤＭＴのソースがダミー選択トランジスタＤＳＴのドレインに接続されて、ダミーセルＤＭＣが形成されている。隣接するダミーセルＤＭＣ同士は、メモリセルＭＣの場合と同じように、ダミーメモリセルトランジスタＤＭＴのドレイン同士、またはダミー選択トランジスタＤＳＴのソース同士を共用するようにして配置されている。ダミー選択トランジスタＤＳＴのソースはソース線ＳＬに接続されている。また、ローカルビット線と同様に、ダミーセル列毎にダミービット線ＤＢＬが形成されていても良い。但し、この場合でもダミービット線ＤＢＬとダミーメモリセルトランジスタＤＭＴのドレインとは接続されない。そして、各ダミーメモリセルトランジスタＤＭＴのドレインが、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。すなわち、２列に並んだ複数のダミーセルＤＭＣは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに対応付けられ、それぞれに対応付けられたダミーセルＤＭＣのドレインとｐ型ウェル領域とのｐｎ接合が、ダイオードＤ０〜Ｄ（４ｍ−１）として機能する。

図３８は、ダミーセルアレイＤＣＡのビット線方向に沿った断面図である。図示するように、メモリセルブロックＢＬＫと同じく半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２は、メモリセルブロックＢＬＫが形成されるｐ型ウェル領域２０２と共用される。ｐ型ウェル領域２０２上にはゲート絶縁膜４００を介在して、ダミーメモリセルトランジスタＤＭＴ及びダミー選択トランジスタＤＳＴの積層ゲートが形成されている。積層ゲートは、ゲート絶縁膜４００上に形成された多結晶シリコン層４１０、及び多結晶シリコン層４１０上にゲート間絶縁膜４２０を介在して形成された多結晶シリコン層４３０を備えている。ｐ型ウェル領域２０２の表面領域内には、ダミーメモリセルトランジスタＤＭＴ及びダミー選択トランジスタＤＳＴのソース及びドレインとして機能するｎ^＋型不純物拡散層４０１が形成されている。そして前述の通り、各ダミーメモリセルトランジスタＤＭＴのドレイン（Ｄ）４０１がカソードとなり、ｐ型ウェル領域２０２がアノードとして機能することにより、ダイオードＤ０〜Ｄ（４ｍ−１）が形成されている。

ｐ型ウェル領域２０２上には、ダミーメモリセルトランジスタＤＭＴ及びダミー選択トランジスタＤＳＴを被覆するようにして層間絶縁膜４５０が形成されている。層間絶縁膜中には、ダミー選択トランジスタＤＳＴのソース（Ｓ）４０１に達するコンタクトプラグＣＰ１１と、ダミーメモリセルトランジスタＤＭＴのドレイン（Ｄ）、すなわちダイオードＤ０〜Ｄ（４ｍ−１）のカソードに達するコンタクトプラグＣＰ１３とが形成されている。

層間絶縁膜４５０上には、それぞれコンタクトプラグＣＰ１１、ＣＰ１３に接続された金属配線層２１０、５５０が形成されている。金属配線層２１０はソース線の一部として機能する。そして層間絶縁膜４６０が金属配線層２０１、５５０を被覆するようにして形成されている。層間絶縁膜４６０中には、金属配線層５５０に達するコンタクトプラグＣＰ１４が形成されている。また金属配線層２１０に達するコンタクトプラグＣＰ１２が形成されても良い。

層間絶縁膜４６０上には、コンタクトプラグＣＰ１４に接続された金属配線層５６０が形成されている。なお、層間絶縁膜４６０上には金属配線層２５０が形成されても良い。金属配線層２５０はソース線の一部として機能し、複数のコンタクトプラグＣＰ１２をビット線方向で共通接続する。そして、層間絶縁膜４７０が金属配線層５６０、２５０を被覆するようにして層間絶縁膜４６０上に形成されている。

層間絶縁膜４７０上には、セレクトゲート線のシャント配線として機能する金属配線層２７０が形成されている。そして、層間絶縁膜４７０中に形成されたコンタクトプラグＣＰ１５によって、それぞれダイオードＤ０〜Ｄ（４ｍ−１）に電気的に接続された金属配線層５６０と、対応するセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線２７０とが接続されている。

上記のように、本実施形態に係る２Ｔｒフラッシュメモリであると、上記第１、第２の実施形態で説明した（１）乃至（６）の効果に加えて、下記（７）の効果を得ることが出来る。
（７）面積増加を招くことなく上記（１）の効果を得ることが出来る。

上記本実施形態に係る２Ｔｒフラッシュメモリであると、ダイオードＤ０〜Ｄ（４ｍ−１）を、ｐ型ウェル領域２０２とダミーメモリセルトランジスタＤＭＴのドレイン領域とのｐｎ接合によって形成している。ダミーセルＤＭＣは半導体メモリの製造に際して必ず形成されるものである。そしてダミーセルＤＭＣは、製造過程における例えばリソグラフィの合わせずれ制御や、または繰り返しパターンの端部でリソグラフィの信頼性マージン確保の為に使用されるに過ぎず、製品出荷後には何ら動作しない素子である。このように、ダミーセルＤＭＣを用いてダイオードＤ０〜Ｄ（４ｍ−１）を形成することで、半導体チップ内にダイオードＤ０〜Ｄ（４ｍ−１）を設けるための領域を新たに設ける必要がない。従って、ダイオードＤ０〜Ｄ（４ｍ−１）を形成したことによる面積増加を最小限にすることが出来る。

また、ダミーセルＤＭＣは製品出荷後には全く動作しない。より具体的には、例えばゲートは接地電位に接続されているのでロウデコーダによって選択されることは無い。従って、ダミーセルＤＭＣを用いてダイオードＤ０〜Ｄ（４ｍ−１）を形成したとしても、その他の回路動作に影響を与えることはない。

なお、上記実施形態ではダミーセルアレイＤＣＡは２列のダミーセル列を含む場合を例に挙げて説明した。しかし、ダミーセル列は２列以上あれば良く、３列以上ある場合には、そのうちの２列をダイオードの形成用として使用すればよい。

図３９は、本実施形態の変形例に係る２Ｔｒフラッシュメモリのメモリセルアレイ１０の回路図である。本変形例は、１列ダミーセル列のみを用いて全てのダイオードＤ０〜Ｄ（４ｍ−１）を形成するものである。図４０はダミーセルアレイＤＣＡのビット線方向に沿った断面図である。

図３９及び図４０に示すように、本変形例が上記第３の実施形態と異なる点は、ダミー選択トランジスタＤＳＴのソース４０１（Ｓ）をソース線に接続せず、ｐ型ウェル領域２０２とダミー選択トランジスタＤＳＴのソース４０１（Ｓ）とのｐｎ接合をダイオードとして使用する点にある。そのために、図４０に示すように、ダミー選択トランジスタＤＳＴのソース４０１も、コンタクトプラグＣＰ１３、ＣＰ１４、ＣＰ１５、及び金属配線層５５０、５６０を介して、セレクトゲート線のシャント配線２７０に接続されている。

上記のように、ｐ型ウェル領域２０２とダミーメモリセルトランジスタＤＭＴのドレインとのｐｎ接合だけでなく、ｐ型ウェル領域とダミー選択トランジスタＤＳＴのソースとのｐｎ接合をダイオードとして使用することで、少なくとも１列のダミーセル列によって、全てのダイオードＤ０〜Ｄ（４ｍ−１）を形成することが出来る。

次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１、第２の実施形態を３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用したものである。以下では、上記第２の実施形態と異なる点についてのみ説明する。

図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、メモリセルアレイ１０を図４１に示す構成に置き換えたものである。図４１は、本実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１０及び書き込み回路１０の回路図である。また、書き込み用デコーダ２０及びセレクトゲートデコーダ３０は、１つのロウデコーダで代用して良い。

図４１に示すように、メモリセルアレイ１０はマトリクス状に配置された（（ｍ＋１）×（ｎ＋１））個のメモリセルＭＣを備えている。

メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。

同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続される。また、同一行にあるメモリセルＭＣの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、それぞれ対応するラッチ回路５３に接続されている。ラッチ回路５３は、Ｖcc２（３Ｖ）と０Ｖとを電源電圧として動作する。そしてメモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ７０に接続されている。

そして、各セレクトゲート線ＳＧＤ０〜ＳＧＤｍと、メモリセルＭＣが形成されるｐ型ウェル領域との間には、それぞれダイオードＤＤ０〜ＤＤｍが形成されている。ダイオードＤＤ０〜ＤＤｍ、ＤＳ０〜ＤＳｍは、カソードがそれぞれセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍに接続され、アノードがｐ型ウェル領域に接続される。ダイオードＤＤ０〜ＤＤｍ、ＤＳ０〜ＤＳｍの構成は、第１の実施形態で説明したダイオードＤ０〜Ｄ（４ｍ−１）と同様である。

ロウデコーダは、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。

次に、上記構成のメモリセルアレイ１０の断面構造について図４１を用いて説明する。図４１はメモリセルアレイ１０のビット線方向に沿った断面図である。図示するように、ｐ型半導体基板２００の表面領域内にはｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にはｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上にはゲート絶縁膜２０４を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第１の実施形態で説明したように、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有している。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層２３０はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。

選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２１０、２３０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層２１０、２３０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。但し、第１の実施形態で説明したように、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２３０は例えば電気的にフローティングな状態とされている。従って、実質的にセレクトゲート線ＳＧＳ、ＳＧＤとして機能するのは、多結晶シリコン層２１０のみである。

そして隣接するゲート電極間に位置する半導体基板２００表面内には、不純物拡散層４０１が形成されている。不純物拡散層４０１は、隣接するトランジスタ同士で共用されている。

前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層４０１を共有している。

そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜４５０が形成されている。層間絶縁膜４５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ソース領域）４０１に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜４５０中には、２つの選択トランジスタＳＴ１、ＳＴ１が共有する不純物拡散層（ドレイン領域）４０１に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。

層間絶縁膜４５０上には、金属配線層２１０、２２０を被覆するようにして、層間絶縁膜４６０が形成されている。層間絶縁膜４６０中には、金属配線層２２０に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２４０が形成されている。金属配線層２４０は、ビット線ＢＬ０〜ＢＬｎとして機能する。

層間絶縁膜４６０上には、金属配線層２４０を被覆するようにして、層間絶縁膜４７０が形成されている。そして、層間絶縁膜４７０上には金属配線層２７０、２７１が形成されている。金属配線層２７０、２７１はそれぞれセレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。金属配線層２７０、２７１はその配線間隔が等しくなるようにされている。そして、層間絶縁膜４７０上には、金属配線層２７０、２７１を被覆するようにして、層間絶縁膜４８０が形成されている。

次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作について説明する。
＜書き込み動作＞
まず書き込み動作について、図４３を用いて説明する。図４３は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセルＭＣ数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図４３において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。

まず、ＣＰＵ２から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路５０内のラッチ回路５１が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、ラッチ回路５３はビット線にＶcc２（例えば３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図４３に示されるように、ラッチ回路５３は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶcc２を印加し、ビット線ＢＬ１に０Ｖを印加する。

そして、ロウデコーダが、いずれかのセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶcc２を印加し、非選択セレクトゲート線ＳＧＤ及び全てのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、図４３に示されるように、ロウデコーダはセレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶcc２を印加する。またその他のセレクトゲート線ＳＧＳ０、ＳＧＤ１、ＳＧＳ１、ＳＧＤ２、ＳＧＳ２、ＳＧＤ３、ＳＧＳ３に０Ｖを印加する。

すると、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうち、Ｖcc２が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。

更にロウデコーダはいずれかのワード線を選択し、選択ワード線にＶＰＰ２（１８Ｖ）を印加する。また非選択ワード線の全てに０Ｖを印加する。なお、ここで選択されるワード線ＷＬは、選択セレクトゲート線ＳＧＤを含むメモリセルＭＣに接続されるものである。これにより、選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶcc２が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、略１８Ｖまで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ１はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。

すなわち、図４３に示されるように、ロウデコーダはワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶＰＰ２を印加すると共に、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。従って、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶcc２が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０とのカップリングにより、略１８Ｖに上昇する。

またロウデコーダは、メモリセルが形成されているｐ型ウェル領域２０２に０Ｖを与える。

上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、Ｖcc２が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図４３の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。

他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図４３の例であると、ワード線ＷＬ０にＶＰＰ２が印加される結果、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのゲート・チャネル間の電位差は１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。

以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。

＜消去動作＞
次に、消去動作について、図４４を用いて説明する。図４４は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図４４は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。

消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダは、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダは、いずれかのワード線を選択し、選択ワード線ＷＬに０Ｖを与えると共に、非選択ワード線ＷＬをフローティングにする。更にロウデコーダは、メモリセルが形成されているｐ型ウェル領域２０２にＶＰＰ２（１８Ｖ）を印加する。すなわち図４４に示すように、選択ワード線ＷＬ０には０Ｖが印加され、非選択ワード線ＷＬ１〜ＷＬ３はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３はフローティングとされる。そしてｐ型ウェル領域２０２にＶＰＰ２が印加されることで、ダイオードＤＤ０〜ＤＤ３、ＤＳ０〜ＤＳ３には順方向バイアスが印加される。従って、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０〜ＳＧＳ３は、フローティングから（ＶＰＰ２−Ｖｆ）まで上昇する。

すると、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴとウェル領域２００との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板２００に引き抜かれる。その結果、選択ワード線に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図４４に示すように、ワード線ＷＬ０に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。

非選択ワード線に接続されているメモリセルトランジスタＭＴにおいては、半導体基板とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図４４に示すように、ワード線ＷＬ１〜ＷＬ３の電位はカップリングによって上昇する。その結果、ワード線ＷＬ１〜ＷＬ３に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。また、セレクトゲート線はダイオードによって（１８Ｖ−Ｖｆ）程度まで電位が上昇する。従って、選択トランジスタＳＴ１、ＳＴ２のゲート絶縁膜には電圧ストレスがかからない。

以上のようにして、選択されたページから一括してデータが消去される。なお、図４４の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダが複数のワード線に０Ｖを印加すれば良い。

＜読み出し動作＞
次に読み出し動作について図４５を用いて説明する。図４５は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。図４５では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。なおリダンダンシセルＲＣからデータを読み出す方法もメモリセルＭＣと同様である。

まずロウデコーダは、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳにＶＰＰ３（例えば４．５Ｖ）を印加する。その他のセレクトゲート線ＳＧＤ、ＳＧＳが非選択とされ、非選択セレクトゲート線ＳＧＤ、ＳＧＳには０Ｖを印加される。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダは、全てのワード線ＷＬに０Ｖを印加する。すなわち、図４５に示すように、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ３が印加され、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤ３、ＳＧＳ１〜ＳＧＳ３に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また全てのワード線ＷＬ０〜ＷＬ３には０Ｖが印加される。

すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。

更に、選択ビット線ＢＬが、プリチャージ回路６３によって、例えば２．０Ｖにプリチャージされる。すると、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図４５の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、ワード線ＷＬ０と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。

以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ６４が増幅することによって、データの読み出しが行われる。なお図４５の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。

上記のような３Ｔｒ−ＮＡＮＤ型フラッシュメモリであっても、上記第１の実施形態で説明した（１）の効果を得ることが出来る。なお、第２の実施形態で説明したように、消去動作時において、電子をフローティングから引き抜く前後で、セレクトゲート線の電位を０Ｖに設定しても良い。この場合には第２の実施形態で説明した（５）の効果が得られる。更に第３の実施形態及びその変形例で説明したように、ダイオードＤＤ０〜ＤＤｍ、ＤＳ０〜ＤＳｍを、ダミーセルを用いて形成しても良い。この場合には第３の実施形態で説明した（７）の効果が得られる。

次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態をＮＡＮＤ型フラッシュメモリに適用したものである。従って、本実施形態に係る構成は、上記第４の実施形態におけるメモリセルを、図４６に示すＮＡＮＤセルに置き換えたものである。図４６はメモリセルアレイ１０の回路図である。

図示するように、メモリセルアレイは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。すなわち、ＮＡＮＤセルは、３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルにおいて、メモリセルトランジスタＭＴの数を複数にしたものである。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダに接続される。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎのいずれかに共通接続される。そしてビット線は書き込み回路５０及び読み出し回路６０に接続される。更に選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ７０に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

そして、各セレクトゲート線ＳＧＤ、ＳＧＤと、メモリセルＭＣが形成されるｐ型ウェル領域との間には、それぞれダイオードＤＤ０、ＤＳ０が形成されている。ダイオードＤＤ０、ＤＳ０は、カソードがそれぞれセレクトゲート線ＳＧＤ０、ＳＧＳ０に接続され、アノードがｐ型ウェル領域に接続される。ダイオードＤＤ０、ＤＳ０の構成は、第１の実施形態で説明したダイオードＤ０〜Ｄ（４ｍ−１）と同様である。

図４７は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２上にはゲート絶縁膜４１０が形成され、ゲート絶縁膜４１０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜４１０上に形成された多結晶シリコン層４１０、多結晶シリコン層４１０上に形成されたゲート間絶縁膜４２０、及びゲート間絶縁膜４２０上に形成された多結晶シリコン層４３０を有している。ゲート間絶縁膜４２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層４１０はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層４３０コントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層４３０は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜４３０の一部が除去されており、多結晶シリコン層４１０、４３０は電気的に接続されている。そして、多結晶シリコン層４１０、４３０がセレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層４１０及び多結晶シリコン層４３０は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。

そして隣接するゲート電極間に位置するｐ型ウェル領域２０２表面内には、ソース・ドレイン領域として機能する不純物拡散層４０１が形成されている。不純物拡散層４０１は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層４０１は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層４０１は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層４０１は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層４０１は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層４０１は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。

そして、ｐ型ウェル領域２０２上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜４５０が形成されている。層間絶縁膜４５０中には、選択トランジスタＳＴ２のソース領域４０１に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜４５０中には、選択トランジスタＳＴ１のドレイン領域４０１に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜４５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。

層間絶縁膜４５０上には、金属配線層２１０、２２０を被覆するようにして、層間絶縁膜４６０が形成されている。そして、層間絶縁膜４６０中には、金属配線層２２０に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜４６０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２４０が形成されている。金属配線層２４０はビット線として機能する。

層間絶縁膜４６０上には、金属配線層２４０を被覆するようにして、層間絶縁膜４７０が形成されている。そして、層間絶縁膜４７０上には金属配線層２７０、２７１が形成されている。金属配線層２７０、２７１はそれぞれ、図示せぬ領域において、選択トランジスタＳＴ２、ＳＴ１の多結晶シリコン層２１０に接続されており、セレクトゲート線ＳＧＳ、ＳＧＤのシャント配線として機能する。そして、層間絶縁膜４７０上には、金属配線層２７０、２７１を被覆するようにして層間絶縁膜４８０が形成されている。

上記のようなＮＡＮＤ型フラッシュメモリであっても、上記第１の実施形態で説明した（１）の効果を得ることが出来る。なお、第２の実施形態で説明したように、消去動作時において、電子をフローティングから引き抜く前後で、セレクトゲート線の電位を０Ｖに設定しても良い。この場合には第２の実施形態で説明した（５）の効果が得られる。更に第３の実施形態及びその変形例で説明したように、ダイオードＤＤ０、ＤＳ０ｍを、ダミーセルを用いて形成しても良い。この場合には第３の実施形態で説明した（７）の効果が得られる。

次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第５の実施形態で説明したフラッシュメモリを同一のチップ上に混載したＬＳＩに係るものである。図４８は、本実施形態に係るシステムＬＳＩのブロック図である。

図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ６００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０、２Ｔｒフラッシュメモリ６２０、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。

ＮＡＮＤ型フラッシュメモリ６００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。ＮＡＮＤ型フラッシュメモリの構成は上記第５の実施形態で説明したとおりである。

３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０の構成は、上記第４の実施形態で説明したとおりである。

２Ｔｒフラッシュメモリ６２０は、ＭＣＵ７００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリ６２０の構成は上記第１乃至第３の実施形態で説明した通りである。

ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ６２０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ６２０にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ６００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ６００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ６００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ６００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ６００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ６００へトリガをかけ、データの読み出し（書き込み）を行う。

Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。

図３２乃至図３４は、上記ＬＳＩ１に含まれる３つの半導体メモリ６００、６１０、６２０の備えるメモリセルアレイの構成について示しており、ビット線方向に沿った断面図である。

＜ＮＡＮＤ型フラッシュメモリ＞
ＮＡＮＤフラッシュメモリ６００のメモリセルアレイ１０の断面構造は、基本的には上記第５の実施形態で説明した通りである。但し、図４９に示すように、多結晶シリコン層４３０上及び不純物拡散層４０１の表面内に、それぞれシリサイド層４０２、４０３を形成し、積層ゲートの側壁に側壁絶縁膜４０４を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層４３０及びシリサイド層４０２はコントロールゲート（ワード線ＷＬ）として機能する。

シリサイド層４０３は、選択トランジスタＳＴ１のドレイン領域４０１表面内、及び選択トランジスタＳＴ２のソース領域４０１表面内に形成されている。メモリセルトランジスタＭＴのソース領域４０１及びドレイン領域４０１、選択トランジスタＳＴ１のソース領域４０１、及び選択トランジスタＳＴ２のドレイン領域４０１内には、シリサイド層は形成されない。また、隣接するメモリセルトランジスタＭＴの積層ゲート間、及びメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜４０４によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜４０４によって被覆されている。

＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
３Ｔｒフラッシュメモリ６１０の構成も、上記第４の実施形態で説明した通りである。但し、図５０に示すように、多結晶シリコン層４３０上及び不純物拡散層４０１の表面内に、それぞれシリサイド層４０２、４０３を形成し、積層ゲートの側壁に側壁絶縁膜４０４を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層４３０及びシリサイド層４０２はコントロールゲート（ワード線ＷＬ）として機能する。

シリサイド層４０３は、選択トランジスタＳＴ１のドレイン領域４０１表面内、及び選択トランジスタＳＴ２のソース領域４０１表面内に形成されている。メモリセルトランジスタＭＴのソース領域４０１及びドレイン領域４０１、選択トランジスタＳＴ１のソース領域４０１、及び選択トランジスタＳＴ２のドレイン領域４０１内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜４０４によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及びドレイン領域、並びに選択トランジスタＳＴ１のソース領域及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜４０４によって被覆されている。

＜２Ｔｒフラッシュメモリ＞
２Ｔｒフラッシュメモリ６２０の構成は、上記第１乃至第３の実施形態で説明した通りである。但し、図５０に示すように、多結晶シリコン層４３０上及び不純物拡散層４０１の表面内に、それぞれシリサイド層４０２、４０３を形成し、積層ゲートの側壁に側壁絶縁膜４０４を形成しても良い。メモリセルトランジスタＭＴにおいて、多結晶シリコン層４３０及びシリサイド層４０２はコントロールゲート（ワード線ＷＬ）として機能する。

シリサイド層４０３は、メモリセルトランジスタＭＴのドレイン領域４０１表面内、及び選択トランジスタＳＴのソース領域４０１表面内に形成されている。メモリセルトランジスタＭＴのソース領域４０１、及び選択トランジスタＳＴのドレイン領域４０１内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜４０４によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜４０４によって被覆されている。

上記のように、本実施形態に係るシステムＬＳＩによれば、第１乃至第５の実施形態で説明した（１）乃至（７）の効果に加えて、更に以下の効果が得られる。
（８）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ６００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０、及び２Ｔｒフラッシュメモリ６２０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜、ゲート間絶縁膜、メモリセルトランジスタＭＴのフローティングゲート及びコントロールゲート、並びに選択トランジスタのセレクトゲートは、３つのフラッシュメモリ６００、６１０、６２０間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。

（９）システムＬＳＩを高性能化出来る。
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ６００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０、及び２Ｔｒフラッシュメモリ６２０を有している。

２Ｔｒフラッシュメモリ６２０は、ＮＡＮＤ型フラッシュメモリ６００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０と異なり、書き込み及び消去時に正電圧（ＶＰＰ＝１２Ｖ）と負電圧（ＶＢＢ１＝−７Ｖ、ＶＢＢ２＝−８Ｖ）を用いている。すなわち、ロウデコーダに用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は１２Ｖ若しくは−７Ｖ、−８Ｖとなる。従って、２Ｔｒフラッシュメモリ６２０が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ６００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリのロウデコーダを小型化出来ると共に、動作速度をＮＡＮＤ型フラッシュメモリ６００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０に比べて高速化出来る。

また本実施形態では、上記２Ｔｒフラッシュメモリ６２０に、ＭＣＵ７００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ７００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ６２０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。

また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０は、消去単位がＮＡＮＤ型フラッシュメモリ６００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ６１０は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。

また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ６００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ６２０に保持させ、ＭＣＵ７００によって上記制御を行わせれば良いからである。ＭＣＵ７００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ６００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ７００の能力と、本来ＭＣＵ７００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ６００の制御を行っても良い。

上記のように、この発明の第１乃至第６の実施形態に係るフラッシュメモリによれば、セレクトゲート線と、メモリセルが形成される半導体基板（ｐ型ウェル領域）との間にダイオードを設けている。ダイオードは、アノードが半導体基板に接続され、カソードがセレクトゲート線に接続される。従って、消去動作時にセレクトゲート線をフローティングにするフラッシュメモリにおいて、半導体基板に消去電圧を印加した際、ダイオードには順方向バイアスが印加されることになり、セレクトゲート線電位はほぼ消去電圧に等しい電位となる。従って、選択トランジスタのゲート絶縁膜に過大な電圧が印加されることを防止し、メモリセルの信頼性を向上出来る。

また、ダイオードのアノードをｐ型ウェル領域とし、カソードをｐ型ウェル領域内のｎ型領域とすることで、容易に上記構成が実現できる。また、ダミーセルが備えるいずれかのｐｎ接合をダイオードとして用いることで、面積増加をほぼゼロにすることが出来る。

なお、上記第１乃至第６の実施形態では、ダイオードのアノードとして、メモリセルが形成されるｐ型ウェル領域２０２を用いる場合について説明した。しかし、図５２の断面図に示すように、アノードはｐ型ウェル領域２０２でなくても良い。すなわち、ｐ型ウェル領域２０２と分離され、且つ消去時にｐ型ウェル領域２０２と同電位とされる新たなｐ型ウェル領域２０３を設け、これをアノードとして用い、ｐ型ウェル領域２０３内に形成されたｎ^＋型拡散層２０４をカソードとして用いても良い。

またダイオードは、図５３に示すように、ＭＯＳトランジスタを用いて形成しても良い。すなわち、ＭＯＳトランジスタの電流経路の一端をセレクトゲート線に接続し、電流経路の他端とゲートとを共通接続してＶＰＷノードに接続しても良い。また上記実施形態では、ダイオードのカソードをセレクトゲート線のシャント配線に接続する場合を例に挙げて説明したが、選択トランジスタＳＴの多結晶シリコン層４１０に直接接続しても良いのは勿論である。

更に図５４に示すように、ダイオードの代わりに他のスイッチング素子ＳＷを用いても良い。すなわち、消去動作時において、メモリセルＭＣが形成されるｐ型ウェル領域と同電位の領域をセレクトゲート線に接続できれば、その構成は限定されるものではない。しかし上記実施形態で説明したように、ｐ型ウェル領域２０２をアノードとするダイオードを用いれば、ダイオードに順方向バイアスが印加されることにより、特に外部からの制御を必要とすることなくセレクトゲート線の電位を略ＶＰＷに設定することが出来る。

また上記実施形態では、消去動作時にメモリセルが形成される半導体基板（ｐ型ウェル領域）を正電位、ワード線を負電位にする場合について説明した。しかし図５５に示すように、消去動作時にＶＰＷ＝０Ｖ、ＷＬ＝負電位とする場合にも上記実施形態は適用出来る。例えばワード線に負電位ＶＢＢ２を印加し、ＶＰＷを０Ｖとすることによって消去動作を行う場合を考える。すると図５６に示すように、ワード線との間に存在する寄生容量Ｃparasによるカップリングによって、フローティング状態のセレクトゲート線の電位は約ＶＢＢ２に達する。すると、アノードがＶＰＷノードに接続されているダイオードＤ０〜Ｄ（４ｍ−１）には順方向バイアスが印加されることになる。従って、セレクトゲート線ＳＧの電位はＶＢＢ２からＶＰＷ≒（０Ｖ−Ｖｆ）となり、上記説明した効果を得ることが出来る。またこの場合には、分離用トランジスタ２５、３５としてｐチャネルＭＯＳトランジスタを使用することが出来る。

更に上記実施形態ではメモリセルアレイのセレクトゲート線にダイオードを設ける場合について説明した。しかし、メモリセルアレイ以外で、メモリセルと同様の構成を有する例えばフューズ素子等についても同様にダイオードを設けることが出来る。また、上記実施形態に係る２Ｔｒフラッシュメモリでは、ビット線が階層化されている場合について説明したが、この場合に限られることはない。

次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図５７にメモリカードの例を示した。図５７に示した様に、メモリカード９００は、上記実施形態で説明したフラッシュメモリ３（２Ｔｒフラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたはＮＡＮＤ型フラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。

メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。

図５８に別のメモリカードの例を示した。図５７に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。

コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。

なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。

図５９は、別のアプリケーションを示す。図４０に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。

図６０に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２９０を介してボード１２９０に接続される。ボード１２９０にはＣＰＵ１４００やバス１２９０が搭載される。

図６１に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。

別のアプリケーションを図６２、図６３に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２２９０、ＲＡＭ２４００、及びＣＰＵ２４００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２５００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２４００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２２９０及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２５００は他方の面に設けられている。

すなわち、この発明の第１乃至第６の実施形態に係る不揮発性半導体記憶装置は、
１．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含む複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、
同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線と、
消去動作時において、前記メモリセルアレイが形成される半導体基板と、前記セレクトゲート線とを電気的に接続するスイッチ素子とを具備する。

２．電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含み、ＦＮトンネリングにより前記電荷蓄積層へ電子を注入されることによりデータが書き込まれ、電子を放出されることによりデータが消去されるメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行にある前記メモリセルを共通接続し、前記メモリセルアレイのロウ方向を選択するためのロウ選択信号線と、
消去動作時において、非選択とされる前記ロウ選択信号線と、前記メモリセルアレイが形成される半導体基板とを電気的に接続するスイッチ素子とを具備する。

３．上記１または２において、前記スイッチ素子は、アノードが前記半導体基板に接続されたダイオードであり、前記消去動作時において、前記半導体基板には消去電圧が印加され、前記ダイオードのカソードよりも高電位の状態とされる。

４．上記３において、前記ダイオードは、前記メモリセルアレイ端部に配置され、且つ第１ゲート電極と該第１ゲート電極上にゲート間絶縁膜を介在して形成された第２ゲート電極とを備える第３ＭＯＳトランジスタを含み、前記第２ゲート電極が前記半導体基板に接続されたダミーセルの一部であり、
前記ダイオードのアノードは前記半導体基板であり、カソードは前記半導体基板中に形成され、前記ダミーセルのソース領域またはドレイン領域として機能する不純物拡散層を含んで形成される。

５．上記１乃至４いずれかにおいて、前記消去動作時において、同時に消去される前記メモリセルは、前記半導体基板中の同一ウェル領域上に形成される。

６．上記１において、同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記第２ＭＯＳトランジスタのソースを共通接続するソース線とを更に備える。

７．上記２において、前記メモリセルは、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタを更に備え、
前記ロウ選択信号線は、同一行にある前記第１ＭＯＳトランジスタの前記制御ゲートを共通接続するワード線と、同一行にある前記第２ＭＯＳトランジスタのゲートを共通接続するセレクトゲート線とを含み、
前記不揮発性半導体記憶装置は、同一列にある前記第１ＭＯＳトランジスタのドレインを共通接続するビット線と、
前記第２ＭＯＳトランジスタのソースを共通接続するソース線とを更に備える。

８．上記６または７において、前記メモリセルアレイは、前記半導体基板の表面内に形成された第１導電型のウェル領域上に形成され、
前記スイッチ素子は、前記ウェル領域をアノードとし、前記ウェル領域内に形成され且つ前記セレクトゲート線に接続された第２導電型の半導体層をカソードとするダイオードである。

９．上記６または７において、前記メモリセルアレイは、前記半導体基板の表面内に形成された第１ウェル領域上に形成され、
前記スイッチ素子は、前記半導体基板表面内において、前記第１ウェル領域と離隔して形成され、前記第１ウェル領域と同電位とされた第１導電型の第１半導体層をアノードとし、前記第１半導体層内に形成され且つ前記セレクトゲート線に接続された第２導電型の第２半導体層をカソードとするダイオードである。

１０．上記６または７において、前記メモリセルアレイは、前記半導体基板の表面内に形成された第１ウェル領域上に形成され、
前記不揮発性半導体記憶装置は、読み出し動作時に前記セレクトゲート線のいずれかを選択する読み出し用デコーダと、
書き込み動作時に前記ワード線のいずれかを選択し、消去動作時に前記第１ウェル領域に消去電圧を印加する書き込み用デコーダとを更に備え、
消去動作時において、前記読み出し用デコーダは、前記書き込み用デコーダが前記第１ウェル領域に前記消去電圧を印加する前に、前記セレクトゲート線の電荷を前記読み出し用デコーダの電源電圧ノードにディスチャージさせ、
前記書き込み用デコーダは、前記第１ウェル領域に前記消去電圧を印加することによって前記電荷蓄積層から電荷を放出させた後、前記セレクトゲート線の電荷を前記第１ウェル領域と離隔された第２ウェル領域にディスチャージさせる。

１１．上記１０において、前記書き込み用デコーダは、前記ワード線毎に設けられ、ロウアドレス信号をデコードして得られるロウアドレスデコード信号を前記ワード線に印加する第１ロウアドレスデコード回路と、
電流経路の一端が前記第２ウェル領域に接続され、電流経路の他端が前記セレクトゲート線の一端に接続された第１分離用トランジスタとを含み、
前記読み出し用デコーダは、前記セレクトゲート線毎に設けられ、前記ロウアドレス信号をデコードしてロウアドレスデコード信号を得る第２ロウアドレスデコード回路と、
電流経路の一端が前記第２ロウアドレスデコード回路の出力ノードに接続され、電流経路の他端が前記セレクトゲート線の他端に接続された第２分離用トランジスタとを含む。

更に本実施形態に係るメモリカードは、
１２．上記１乃至１１いずれかの不揮発性半導体記憶装置を搭載する。

１３．上記１２において、前記不揮発性半導体記憶装置を制御する制御装置を更に備える。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るシステムＬＳＩのブロック図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み回路、スイッチ群、及び入力バッファの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える読み出し回路の回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第１層目の金属配線層の平面パターンを示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第２層目の金属配線層の平面パターンを示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第３層目の金属配線層の平面パターンを示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、第４層目の金属配線層の平面パターンを示す図。 図６におけるＸ１−Ｘ１’線に沿った断面図。 図６におけるＸ２−Ｘ２’線に沿った断面図。 図６におけるＸ３−Ｘ３’線に沿った断面図。 図６におけるＸ４−Ｘ４’線に沿った断面図。 図６におけるＹ１−Ｙ１’線に沿った断面図。 図６におけるＹ２−Ｙ２’線に沿った断面図。 図６におけるＹ３−Ｙ３’線に沿った断面図。 図６におけるシャント領域の斜視図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの特にダイオードを含む領域の平面図。 図１９におけるＸ５−Ｘ５’線に沿った断面図。 図１９におけるＹ４−Ｙ４’線に沿った断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの動作時における各種信号のタイミングチャート。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの初期動作時における入力バッファ、スイッチ群、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における入力バッファ、スイッチ群、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのデータラッチ時における入力バッファ、スイッチ群、及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの書き込み動作時におけるメモリセルアレイ及び書き込み回路の様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの読み出し動作時におけるメモリセルアレイ及び読み出しユニットの様子を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。 セレクトゲート線にダイオードを有しない場合のメモリセルとセレクトゲート線との接続関係を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリにおいて、メモリセルとセレクトゲート線との接続関係を示す回路図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ及び分離用トランジスタの断面図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの消去動作時における各種信号のタイミングチャート。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイ、書き込み用デコーダ及びセレクトゲートデコーダの回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリのダミーセルアレイの断面図。 この発明の第３の実施形態の変形例に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第３の実施形態の変形例に係る２Ｔｒフラッシュメモリのダミーセルアレイの断面図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及び書き込み回路の回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し動作時におけるメモリセルアレイの様子を示す回路図。 この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。 この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの断面図。 この発明の第６の実施形態に係るシステムＬＳＩのブロック図。 この発明の第６の実施形態に係るＮＡＮＤ型フラッシュメモリのビット線方向に沿った断面図。 この発明の第６の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのビット線方向に沿った断面図。 この発明の第６の実施形態に係る２Ｔｒフラッシュメモリのビット線方向に沿った断面図。 この発明の第１乃至第５の実施形態の第１変形例に係るフラッシュメモリの断面図。 この発明の第１乃至第５の実施形態の第２変形例に係るフラッシュメモリのメモリセルとセレクトゲート線との接続関係を示す回路図。 この発明の第１乃至第５の実施形態の第３変形例に係るフラッシュメモリのメモリセルとセレクトゲート線との接続関係を示す回路図。 この発明の第１乃至第５の実施形態の第４変形例に係るフラッシュメモリのメモリセルとセレクトゲート線との接続関係を示す回路図。 この発明の第１乃至第５の実施形態の第３変形例に係るフラッシュメモリのメモリセルとセレクトゲート線との接続関係を示す回路図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。 この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。

符号の説明

１…システムＬＳＩ、２…ＣＰＵ、３、６００、６１０、６２０…フラッシュメモリ、１０…メモリセルアレイ、１１〜１９、２５、３５、４１〜４４、５６〜５８、６５、６６、８１、８２…ＭＯＳトランジスタ、２０…書き込み用デコーダ、２１、３１…ロウアドレスデコード回路、２２、３３…ＮＡＮＤゲート、２３、３４、５４、５５、６７、９１…インバータ、３０…セレクトゲートデコーダ、４０…カラムデコーダ、５０…書き込み回路、５１…ラッチ回路群、５２…リセット回路、５３…ラッチ回路、６０…読み出し回路、６１…読み出しユニット、６３…プリチャージ回路、６４…センスアンプ、６８…フリップフロップ、７０…ソース線ドライバ、８０…スイッチ群、９０…入力バッファ、１００…アドレスバッファ、１１０…ライトステートマシーン、１２０…電圧発生回路、２００…半導体基板、２０１…ｎ型ウェル領域、２０２、２０３…ｐ型ウェル領域、２１０〜２９０、５００、５１０、５５０、５６０…金属配線層、４００…ゲート絶縁膜、２０４、４０１、５２０…ｎ^＋型不純物拡散層、４０２、４０３…シリサイド層、４０４…側壁絶縁膜、４１０、４３０…多結晶シリコン層、４２０…ゲート間絶縁膜、４３１…絶縁膜

Claims (5)

1. 半導体基板の表面内に形成され、互いに離隔された第１ウェル領域及び第２ウェル領域と、
   電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、ドレインが前記第１ＭＯＳトランジスタのソースに接続された第２ＭＯＳトランジスタとを含むトランジスタの組を複数備え、前記第１ウェル領域上に形成されたメモリセルアレイと、
   前記第１ＭＯＳトランジスタの前記制御ゲートに接続されたワード線と、
   前記第２ＭＯＳトランジスタのゲートに接続されたセレクトゲート線と、
   複数の前記トランジスタの組が並列に接続されたビット線と、
   データの消去動作時において、前記メモリセルアレイが形成される前記第１ウェル領域と、前記セレクトゲート線とを電気的に接続するスイッチ素子と、
   前記ワード線、セレクトゲート線、及び第１ウェル領域に電圧を印加可能なデコーダと
   を具備し、前記第１ＭＯＳトランジスタは、ドレインに達するコンタクトホールを備え、且つ該コンタクトホールを介して前記ビット線に接続され、
   データの書き込み時において、前記ワード線には正電圧が印加され、前記セレクトゲート線及び前記第１ウェル領域には負電圧が印加され、
   前記データの消去時において、前記ワード線には負電圧が印加され、前記第１ウェル領域には正電圧が印加され、
   前記データの消去時において前記デコーダは、前記第１ウェル領域に前記正電圧を印加する前に、前記セレクトゲート線の電荷を電源電圧ノードにディスチャージさせ、
   前記第１ウェル領域に前記正電圧を印加することによって前記電荷蓄積層から電荷を放出させた後、前記セレクトゲート線の電荷を前記第２ウェル領域にディスチャージさせる
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記スイッチ素子は、アノードが前記第１ウェル領域に接続されたダイオードであり、
   前記消去動作時において、前記第１ウェル領域は、前記ダイオードのカソードよりも高電位の状態とされる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記ダイオードは、前記メモリセルアレイ端部に配置され、且つ第１ゲート電極と該第１ゲート電極上にゲート間絶縁膜を介在して形成された第２ゲート電極とを備える第３ＭＯＳトランジスタを含み、前記第２ゲート電極が前記半導体基板に接続されたダミーセルの一部であり、
   前記ダイオードのアノードは前記第１ウェル領域であり、カソードは前記第１ウェル領域中に形成され、前記ダミーセルのソース領域またはドレイン領域として機能する不純物拡散層を含んで形成される
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記消去動作時において、同時に消去される前記トランジスタの組は、前記半導体基板中の同一ウェル領域上に形成される
   ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置。
5. 前記デコーダは、データの読み出し時に前記セレクトゲート線に電圧を印加する第１デコーダと、
   前記書き込み時に前記ワード線に前記正電圧を印加し、前記消去時に前記第１ウェル領域に前記正電圧を印加し、前記第１デコーダよりも高電圧で駆動される第２デコーダとを含み、
   前記消去時において前記第１デコーダは、前記第２デコーダが前記第１ウェル領域に前記正電圧を印加する前に、前記セレクトゲート線の電荷を該第１デコーダの電源電圧ノードにディスチャージさせ、
   前記第２デコーダは、前記第１ウェル領域に前記正電圧を印加することによって前記電荷蓄積層から電荷を放出させた後、前記セレクトゲート線の電荷を前記第２ウェル領域にディスチャージさせる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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