KR101850536B1 - 반도체 메모리 장치 및 반도체 메모리 시스템 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 시스템은 대응하는 비트라인 센스앰프에 대응하는 제 1 비트라인을 연결하거나 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 연결함으로써 비트라인 간의 커플링 노이즈를 감소시킬 수 있다. 또한, 상기 글로벌 비트라인들 사이에 쉴드(shield) 라인들을 배치하여 글로벌 비트라인들 간의 커플링 노이즈도 감소시킬 수 있다. 또한, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 시스템은 하나의 서브 워드라인을 하이 레벨로 구동하는 제 1 서브 워드라인 드라이버와 다른 서브 워드라인을 로우 레벨로 구동하는 제 2 서브 워드라인 드라이버를 동일한 서브 워드라인 드라이버 영역에 형성함으로써, 서브 워드라인들 간의 커플링 노이즈를 감소시킬 수 있다.

Description

반도체 메모리 장치 및 반도체 메모리 시스템{Semiconductor memory device and semiconductor memory system}
본 발명은 반도체 메모리 장치 및 반도체 메모리 시스템에 관한 것으로, 특히 비트라인(bitline)들 간의 커플링(coupling) 또는 워드라인(wordline)들 간의 커플링을 감소시키는 반도체 메모리 장치 및 반도체 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 복수의 비트라인들 중 하나의 비트라인 및 복수의 워드라인들 중 하나의 워드라인과 연결된다. 반도체 메모리 장치의 집적도가 증가함에 따라 비트라인들 간의 커플링 또는 워드라인들 간의 커플링이 증가하고 있다.
본 발명이 해결하고자 하는 과제는 비트라인들 간의 커플링 또는 워드라인들 간의 커플링을 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 메모리 장치를 포함하는 반도체 메모리 시스템을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제 1 비트라인에 연결되는 제 1 메모리 셀들을 포함하는 제 1 영역 및 제 2 비트라인에 연결되는 제 2 메모리 셀들을 포함하는 제 2 영역을 구비하는 복수의 메모리 셀 블록들, 대응하는 메모리 셀 블록의 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀과 연결될 수 있는 복수의 비트라인 센스앰프들 및 제 1 제어 신호에 응답하여 상기 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호에 응답하여 글로벌 비트라인을 통하여 상기 제 2 비트라인을 상기 대응하는 비트라인 센스앰프에 연결하는 복수의 연결부들을 구비할 수 있다. 상기 메모리 셀 블록의 제 1 영역 및 인접한 메모리 셀 블록의 상기 제 2 영역은 상기 제 1 방향으로 교차로 배치되고, 상기 메모리 셀 블록의 상기 제 1 영역 및 상기 제 2 영역은 제 2 방향으로 인접하게 배치될 수 있다.
상기 반도체 메모리 장치는 상기 복수의 메모리 셀 블록들 중 적어도 하나의 메모리 셀 블록을 포함하는 복수의 메모리 셀 어레이들, 상기 복수의 메모리 셀 어레이들 사이에 위치하는 복수의 서브 워드라인 드라이버 영역들, 메인 워드라인 신호에 응답하여 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가하는 복수의 제 1 서브 워드라인 드라이버들 및 대응하는 제 2 구동 신호에 응답하여 대응하는 서브 워드라인의 제 2 단에 상기 접지 전압의 인가 여부를 제어하는 복수의 제 2 서브 워드라인 드라이버들을 더 구비할 수 있고, 상기 서브 워드라인 드라이버 영역들 중 하나의 서브 워드라인 영역에는 상기 제 1 서브 워드라인 드라이버 및 상기 제 1 서브 워드라인 드라이버에 연결된 서브 워드라인과 상이한 서브 워드라인에 연결된 상기 제 2 서브 워드라인 드라이버가 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치는 제 1 비트라인에 연결되는 제 1 메모리 셀들을 포함하는 제 1 영역 및 제 2 비트라인에 연결되는 제 2 메모리 셀들을 포함하는 제 2 영역을 구비하는 복수의 제 1 메모리 셀 블록들, 제 3 비트라인에 연결되는 제 3 메모리 셀들을 포함하는 복수의 제 2 메모리 셀 블록, 대응하는 제 1 메모리 셀 블록의 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀과 연결될 수 있는 복수의 제 1 비트라인 센스앰프들, 대응하는 제 2 메모리 셀 블록의 상기 제 3 메모리 셀과 연결될 수 있는 적어도 하나의 제 2 비트라인 센스앰프 및 제 1 제어 신호에 응답하여 상기 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호에 응답하여 글로벌 비트라인을 통하여 상기 제 2 비트라인을 상기 대응하는 제 1 비트라인 센스앰프에 연결하는 복수의 연결부들을 구비할 수 있고, 상기 적어도 하나의 제 1 메모리 셀 블록 및 적어도 하나의 제 2 메모리 셀 블록은 제 1 방향으로 교차로 배치될 수 있다.
상기 반도체 메모리 장치는 상기 복수의 제 1 메모리 셀 블록들 및 제 2 메모리 셀 블록들 중 적어도 하나의 메모리 셀 블록을 포함하는 복수의 메모리 셀 어레이들, 상기 복수의 메모리 셀 어레이들 사이에 위치하는 복수의 서브 워드라인 드라이버 영역들, 메인 워드라인 신호에 응답하여 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가하는 복수의 제 1 서브 워드라인 드라이버들 및 대응하는 제 2 구동 신호에 응답하여 대응하는 서브 워드라인의 제 2 단에 상기 접지 전압의 인가 여부를 제어하는 복수의 제 2 서브 워드라인 드라이버들을 더 구비하고, 상기 서브 워드라인 드라이버 영역들 중 하나의 서브 워드라인 영역에는 상기 제 1 서브 워드라인 드라이버 및 상기 제 1 서브 워드라인 드라이버에 연결된 서브 워드라인과 상이한 서브 워드라인에 연결된 상기 제 2 서브 워드라인 드라이버가 형성될 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 셀 어레이들 사이에 위치하는 복수의 서브 워드라인 드라이버 영역들, 메인 워드라인 신호에 응답하여 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가하는 복수의 제 1 서브 워드라인 드라이버들 및 대응하는 제 2 구동 신호에 응답하여 대응하는 서브 워드라인의 제 2 단에 상기 접지 전압의 인가 여부를 제어하는 복수의 제 2 서브 워드라인 드라이버들을 구비하고, 상기 서브 워드라인 드라이버 영역들 중 하나의 서브 워드라인 영역에는 상기 제 1 서브 워드라인 드라이버 및 상기 제 1 서브 워드라인 드라이버에 연결된 서브 워드라인과 상이한 서브 워드라인에 연결된 상기 제 2 서브 워드라인 드라이버가 형성될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 구비할 수 있다. 상기 반도체 메모리 장치는 제 1 비트라인에 연결되는 제 1 메모리 셀들을 포함하는 제 1 영역 및 제 2 비트라인에 연결되는 제 2 메모리 셀들을 포함하는 제 2 영역을 구비하는 복수의 메모리 셀 블록들, 대응하는 메모리 셀 블록의 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀과 연결될 수 있는 복수의 비트라인 센스앰프들 및 제 1 제어 신호에 응답하여 상기 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호에 응답하여 글로벌 비트라인을 통하여 상기 제 2 비트라인을 상기 대응하는 비트라인 센스앰프에 연결하는 복수의 연결부들을 구비할 수 있다. 상기 메모리 셀 블록의 제 1 영역 및 인접한 메모리 셀 블록의 상기 제 2 영역은 상기 제 1 방향으로 교차로 배치되고, 상기 메모리 셀 블록의 상기 제 1 영역 및 상기 제 2 영역은 제 2 방향으로 인접하게 배치될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 구비할 수 있다. 상기 반도체 메모리 장치는 제 1 비트라인에 연결되는 제 1 메모리 셀들을 포함하는 제 1 영역 및 제 2 비트라인에 연결되는 제 2 메모리 셀들을 포함하는 제 2 영역을 구비하는 복수의 제 1 메모리 셀 블록들, 제 3 비트라인에 연결되는 제 3 메모리 셀들을 포함하는 복수의 제 2 메모리 셀 블록, 대응하는 제 1 메모리 셀 블록의 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀과 연결될 수 있는 복수의 제 1 비트라인 센스앰프들, 대응하는 제 2 메모리 셀 블록의 상기 제 3 메모리 셀과 연결될 수 있는 적어도 하나의 제 2 비트라인 센스앰프 및 제 1 제어 신호에 응답하여 상기 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호에 응답하여 글로벌 비트라인을 통하여 상기 제 2 비트라인을 상기 대응하는 제 1 비트라인 센스앰프에 연결하는 복수의 연결부들을 구비하고, 상기 적어도 하나의 제 1 메모리 셀 블록 및 적어도 하나의 제 2 메모리 셀 블록은 제 1 방향으로 교차로 배치될 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 구비할 수 있다. 상기 반도체 메모리 장치는 복수의 메모리 셀 어레이들 사이에 위치하는 복수의 서브 워드라인 드라이버 영역들, 메인 워드라인 신호에 응답하여 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가하는 복수의 제 1 서브 워드라인 드라이버들 및 대응하는 제 2 구동 신호에 응답하여 대응하는 서브 워드라인의 제 2 단에 상기 접지 전압의 인가 여부를 제어하는 복수의 제 2 서브 워드라인 드라이버들을 구비하고, 상기 서브 워드라인 드라이버 영역들 중 하나의 서브 워드라인 영역에는 상기 제 1 서브 워드라인 드라이버 및 상기 제 1 서브 워드라인 드라이버에 연결된 서브 워드라인과 상이한 서브 워드라인에 연결된 상기 제 2 서브 워드라인 드라이버가 형성될 수 있다.
본 발명에 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 시스템은 계층적 비트라인 구조를 이용함으로써 비트라인 자체의 커패시턴스 성분 및 비트라인 간의 커패시턴스 성분을 감소시켜 비트라인간의 커플링 노이즈를 감소시킬 수 있는 장점이 있다. 그리고, 상기 반도체 메모리 장치 및 반도체 메모리 시스템은 상기 글로벌 비트라인들 사이에 쉴드(shield) 라인들을 배치하여 글로벌 비트라인들 간의 커플링 노이즈도 감소시킬 수 있는 장점이 있다. 또한, 본 발명에 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 시스템은 동일한 서브 워드라인 영역에 형성된 서브 워드라인 드라이버들 각각이 상이한 전압으로 상이한 서브 워드라인을 구동함으로써 종래보다 커플링 노이즈를 감소시킬 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5는 도 4의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 8은 도 7의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 9는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 10은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 11은 도 10의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 12는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 14는 도 13의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 15는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 16은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 17은 도 16의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 18은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 20은 도 10의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 21은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 22는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 23은 도 22의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 24는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 25는 도 1 내지 도 24의 제어 신호 생성부에 포함되는 신호 발생기의 일 실시예에 대한 회로도이다.
도 26은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 27은 도 26의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 28은 본 발명의 기술적 사상에 의한 다른 일 실시에에 따른 반도체 메모리 장치의 블록도이다.
도 29는 도 28의 반도체 메모리 장치의 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 30은 도 28의 반도체 메모리 장치의 다른 일 실시예에 따른 반도체 메모리 장치의 회로도이다.
도 31은 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 32는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 33은 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 34는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 35는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 메모리 셀에 포함되는 수직 채널 트랜지스터의 단면도이다.
도 36은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블록도이다.
도 37은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...), 복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 및 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)을 구비할 수 있다.
복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각은 복수의 제 1 메모리 셀들을 포함하는 제 1 영역(SMCB1) 및 복수의 제 2 메모리 셀들을 포함하는 제 2 영역(SMCB2)을 포함할 수 있다. 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...) 각각은 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 중 대응하는 메모리 셀 블록의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들과 연결될 수 있다. 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...) 각각은 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 중 대응하는 메모리 셀 블록의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들과 연결될 수 있다. 또한, 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 중 대응하는 글로벌 비트라인과 연결될 수 있다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(100)는 계층적 비트라인(hierarchial bitline) 구조를 가질 수 있다.
예를 들어, 메모리 셀 블록(110_1)의 제 1 영역(SMCB1)은 제 1 비트라인(BL12)에 연결되는 상기 제 1 메모리 셀들을 포함할 수 있다. 그리고, 메모리 셀 블록(110_1)의 제 2 영역(SMCB2)은 제 2 비트라인(BL22)에 연결되는 상기 제 2 메모리 셀들을 포함할 수 있다. 다른 예로, 메모리 셀 블록(110_4)의 제 1 영역(SMCB1)은 제 1 비트라인(BL13)에 연결되는 상기 제 1 메모리 셀들을 포함할 수 있다. 그리고, 메모리 셀 블록(110_4)의 제 2 영역(SMCB2)은 제 2 비트라인(BL23)에 연결되는 상기 제 2 메모리 셀들을 포함할 수 있다. 마찬가지로, 나머지 메모리 셀 블록들(110_2, 110_3, 110_5, 110_6, 110_7, 110_8, ...) 각각의 제 1 영역(SMCB1)은 상기 제 1 메모리 셀들을 포함할 수 있고, 나머지 메모리 셀 블록들(110_2, 110_3, 110_5, 110_6, 110_7, 110_8, ...) 각각의 제 2 영역(SMCB2)은 상기 제 2 메모리 셀들을 포함할 수 있다. 제 1 영역(SMCB1)에 포함된 상기 제 1 메모리 셀들 및 제 2 영역(SMCB2)에 포함된 상기 제 2 메모리 셀들은 도 2에 도시되어 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따를 경우, 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 상기 메모리 셀 블록의 절반의 크기를 가질 수 있다. 즉, 상기 메모리 셀 블록의 메모리 셀들 중 절반의 메모리 셀들이 상기 제 1 메모리 셀들이 되고, 나머지 절반의 메모리 셀들이 상기 제 2 메모리 셀들이 될 수 있다. 다만, 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)이 상기 메모리 셀 블록의 절반의 크기를 가지는 경우로 본 발명이 한정되는 것은 아니며, 상기 메모리 셀 블록을 다른 크기의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)으로 분할할 수도 있다.
복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각의 제 1 영역(SMCB1) 및 상기 제 1 영역(SMCB1)을 포함하는 메모리 셀 블록과 인접한 메모리 셀 블록의 제 2 영역(SMCB2)은 제 1 방향으로 교차로 배치될 수 있다. 즉, 하나의 메모리 셀 블록의 제 1 영역(SMCB1) 및 상기 하나의 메모리 셀 블록에 인접한 다른 메모리 셀 블록의 제 2 영역(SMCB2)은 제 1 방향으로 교차로 배치될 수 있다. 예를 들어, 메모리 셀 블록(110_2)의 제 1 영역(SMCB1)과 메모리 셀 블록(110_2)에 인접한 메모리 셀 블록(110_1 또는 110_5)의 제 2 영역(SMCB2)은 제 1 방향으로 배치될 수 있다. 또한, 메모리 셀 블록(110_2)의 제 2 영역(SMCB2)과 메모리 셀 블록(110_2)에 인접한 메모리 셀 블록(110_1 또는 110_5)의 제 1 영역(SMCB1)은 제 1 방향으로 배치될 수 있다. 나머지 메모리 셀 블록들(110_1, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각의 제 1 영역(SMCB1)과 인접한 메모리 셀 블록의 제 2 영역(SMCB2)도 동일한 방법으로 배치될 수 있다.
복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각에 포함된 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 즉, 하나의 메모리 셀 블록에 포함되는 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 예를 들어, 메모리 셀 블록(110_2)의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 다른 예로, 메모리 셀 블록(110_3)의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 나머지 메모리 셀 블록들(110_1, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)도 동일하게 상기 제 2 방향으로 인접하게 배치될 수 있다. 상기 제 2 방향은 상기 제 1 방향과 평행하지 않은 방향이거나 상기 제 1 방향과 수직 방향일 수 있다. 예를 들어, 상기 제 1 방향은 컬럼(column) 방향일 수 있고, 상기 제 2 방향은 로우(row) 방향일 수 있다.
복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...) 각각은 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 중 대응하는 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...) 각각은 대응하는 메모리 셀 블록의 상기 제 1 메모리 셀의 데이터 또는 상기 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 예를 들어, 비트라인 센스앰프(120_2)는 메모리 셀 블록(110_1)의 제 1 영역(SMCB1)과 제 1 비트라인(BL12)을 통하여 연결되거나 메모리 셀 블록(110_2)의 제 2 영역(SMCB2)과 제 2 비트라인(BL22) 및 글로벌 비트라인(GBL2)을 통하여 연결될 수 있다. 또한, 비트라인 센스앰프(120_2)는 메모리 셀 블록(110_4)의 제 1 영역(SMCB1)과 제 1 비트라인(BL13)을 통하여 연결되거나 메모리 셀 블록(110_4)의 제 2 영역(SMCB2)과 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL3)을 통하여 연결될 수 있다. 나머지 비트라인 센스앰프들(120_1, 120_3, 120_4, 120_5, 120_6, ...) 각각도 도 1에 도시된 것과 같이 나머지 메모리 셀 블록들(110_1, 110_3, 110_5, 110_6, 110_7, 110_8, ...) 중 대응하는 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)과 연결될 수 있다.
반도체 메모리 장치(100)는 도 1에 도시된 것과 같이 오픈 비트라인(open bitline) 구조를 가질 수 있다. 즉, 도 1의 실시예에서 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...) 각각은 인접한 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)의 메모리 셀의 데이터가 입력되는 입력단 및 반대 방향으로 인접한 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)의 메모리 셀의 데이터가 입력되는 반전 입력단을 구비할 수 있다. 예를 들어, 비트라인 센스앰프(120_2)의 입력단에는 제 1 비트라인(BL13)이 연결되거나 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있고, 비트라인 센스앰프(120_2)의 반전 입력단에는 제 1 비트라인(BL12)이 연결되거나 글로벌 비트라인(GBL2)을 통하여 제 2 비트라인(BL22)이 연결될 수 있다. 또는, 반대로 비트라인 센스앰프(120_2)의 반전 입력단에는 제 1 비트라인(BL13)이 연결되거나 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있고, 비트라인 센스앰프(120_2)의 입력단에는 제 1 비트라인(BL12)이 연결되거나 글로벌 비트라인(GBL2)을 통하여 제 2 비트라인(BL22)이 연결될 수 있다. 마찬가지로, 나머지 비트라인 센스앰프들(120_1, 120_3, 120_4, 120_5, 120_6, ...) 각각의 입력단에는 인접한 메모리 셀 블록들 중 하나의 메모리 셀 블록에 연결된 상기 제 1 비트라인 또는 상기 제 2 비트라인과 연결될 수 있다. 그리고, 나머지 비트라인 센스앰프들(120_1, 120_3, 120_4, 120_5, 120_6, ...) 각각의 반전 입력단에는 반대 방향으로 인접한 메모리 셀 블록들 중 하나의 메모리 셀 블록에 연결된 상기 제 1 비트라인 또는 상기 제 2 비트라인과 연결될 수 있다.
복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
예를 들어, 연결부(130_1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)을 비트라인 센스앰프(120_2)에 연결하거나 제 2 제어 신호(CON_22)에 응답하여 글로벌 비트라인(GBL2)을 통하여 제 2 비트라인(BL22)을 비트라인 센스앰프(120_2)에 연결할 수 있다. 또한, 연결부(130_4)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL13)을 비트라인 센스앰프(120_2)에 연결하거나 제 2 제어 신호(CON_22)에 응답하여 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)을 비트라인 센스앰프(120_2)에 연결할 수 있다. 나머지 연결부들(130_2, 130_3, 130_5, 130_6, 130_7, 130_8, ...) 각각도 도 1에 도시된 것과 같이 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
예를 들어, 연결부(130_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 비트라인 센스앰프(120_2)의 연결 여부를 제어할 수 있다. 연결부(130_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 비트라인 센스앰프(120_2)에 연결된 글로벌 비트라인(GBL2)과 제 2 비트라인(BL22)의 연결 여부를 제어할 수 있다. 또한, 연결부(130_4)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL13)과 비트라인 센스앰프(120_2)의 연결 여부를 제어할 수 있다. 연결부(130_4)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 비트라인 센스앰프(120_2)에 연결된 글로벌 비트라인(GBL3)과 제 2 비트라인(BL23)의 연결 여부를 제어할 수 있다.
복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 각각에 포함된 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 하나만 인에이블되거나 둘 다 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 상기 제 1 제어 신호에 응답하여 디스에이블된 경우, 제 2 스위칭부(SW2)는 대응하는 상기 제 2 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 그리고, 제 2 스위칭부(SW2)가 상기 제 2 제어 신호에 응답하여 디스에이블된 경우, 제 1 스위칭부(SW1)는 대응하는 상기 제 1 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 인에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결하고, 제 1 스위칭부(SW1)가 디스에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단한다. 또한, 제 2 스위칭부(SW2)가 인에이블된 경우 제 2 스위칭부(SW2)는 대응하는 제 2 비트라인과 대응하는 글로벌 비트라인을 연결하고, 제 2 스위칭부(SW2)가 디스에이블된 경우 제 2 스위칭부(SW2)는 대응하는 제 2 비트라인과 대응하는 글로벌 비트라인의 연결을 차단한다.
예를 들어, 메모리 셀 블록(110_1)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 하나의 제 1 메모리 셀에 연결되어 있는 워드라인이 인에이블된 경우, 연결부(130_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 비트라인 센스앰프(120_2)를 연결하고, 연결부(130_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 2 비트라인(BL22)과 글로벌 비트라인(GBL2)의 연결을 차단할 수 있다.
제 1 스위칭부(SW1)는 대응하는 비트라인 센스앰프와 대응하는 메모리 셀 블록 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 대응하는 메모리 셀 블록의 중앙에 대응하는 위치에 형성될 수 있다. 즉, 제 1 스위칭부(SW1)는 대응하는 메모리 셀 블록의 에지(edge)에 형성될 수 있다. 예를 들어, 연결부(130_1)의 제 1 스위칭부(SW1)는 비트라인 센스앰프(120_2)와 메모리 셀 블록(110_1) 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 메모리 셀 블록(110_1)의 중앙에 대응하는 위치에 형성될 수 있다. 다른 예로, 연결부(130_4)의 제 1 스위칭부(SW1)는 비트라인 센스앰프(120_2)와 메모리 셀 블록(110_4) 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 메모리 셀 블록(110_4)의 중앙에 대응하는 위치에 형성될 수 있다.
제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28, ...) 각각은 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 중 대응하는 연결부의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 중 대응하는 글로벌 비트라인과 연결되거나 연결되지 않을 수 있다. 예를 들어, 제 2 비트라인(BL21)은 연결부(130_1)의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인(GBL1)과 연결되거나 연결되지 않을 수 있다. 다른 예로, 제 2 비트라인(BL23)은 연결부(130_3)의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인(GBL3)과 연결되거나 연결되지 않을 수 있다.
글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 폴리(poly) 라인일 수도 있고, 메탈(metal) 라인일 수 있다. 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)은 상기 제 1 비트라인들 및 상기 제 2 비트라인들이 형성되는 레이어(layer)와 다른 레이어 상에 형성될 수 있다. 즉, 상기 제 1 비트라인들 및 상기 제 2 비트라인들은 동일한 제 1 레이어 상에 형성될 수 있고, 상기 글로벌 비트라인들은 상기 제 1 레이어와 다른 제 2 레이어 상에 형성될 수 있다. 상기 제 2 레이어 상에 형성되는 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 대응하는 제 1 비트라인과 동일한 위치 및 대응하는 제 2 비트라인과 동일한 위치 사이에 형성될 수 있다. 예를 들어, 글로벌 비트라인(GBL2)은 상기 제 2 레이어 상에서 제 1 비트라인(BL12) 또는 제 2 비트라인(BL21)과 동일한 위치에 형성될 수 있다. 또는, 글로벌 비트라인(GBL2)은 상기 제 2 레이어 상에서 제 1 비트라인(BL12)과 동일한 위치와 제 2 비트라인(BL21)과 동일한 위치 사이에서 형성될 수 있다. 만약, 글로벌 비트라인(GBL2)이 상기 제 2 레이어 상에서 제 2 비트라인(BL21)과 동일한 위치에 형성되는 경우, 글로벌 비트라인(GBL1)은 상기 제 2 레이어 상에서 제 2 비트라인(BL22)과 동일한 위치에 형성되고 나머지 글로벌 비트라인들(GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각도 상기 제 2 레이어 상에서 나머지 제 2 비트라인들(BL23, BL24, BL25, BL26, BL27, BL28, ...) 중 대응하는 제 2 비트라인과 동일한 위치에 형성될 수 있다. 즉, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 동일한 간격을 가지고 상기 제 2 레이어 상에서 형성될 수 있다.
글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)의 피치(pitch)는 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...)의 피치 또는 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...)의 피치와 동일할 수 있다. 만약, 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...) 및 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...)을 구별하지 않고 로컬 비트라인들이라고 명명하는 경우, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)의 피치(pitch)는 상기 로컬 비트라인들의 피치의 2 배가 될 수 있다.
복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 예를 들어, 제어 신호 생성부(150_1)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_11) 및 제 2 제어 신호(CON_21)를 생성할 수 있다. 또한, 제어 신호 생성부(150_2)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_12) 및 제 2 제어 신호(CON_22)를 생성할 수 있고, 제어 신호 생성부(150_3)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_13) 및 제 2 제어 신호(CON_23)를 생성할 수 있다.
메모리 셀 블록(110_3)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀, 메모리 셀 블록(110_4)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀, 메모리 셀 블록(110_7)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀 및 메모리 셀 블록(110_8)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀에 연결되는 워드라인이 인에이블되었다고 가정한다. 그리고, 제 1 스위칭부(SW1)는 제 1 제어 신호들(CON_11, CON_12, CON13, ...) 중 대응하는 제 1 제어 신호가 제 1 전압인 경우 인에이블되고 제 2 전압인 경우 디스에이블된다고 가정한다. 또한, 제 2 스위칭부(SW2)는 제 2 제어 신호들(CON_21, CON_22, CON23, ...) 중 대응하는 제 2 제어 신호가 제 1 전압인 경우 인에이블되고 제 2 전압인 경우 디스에이블된다고 가정한다.
이 경우, 제어 신호 생성부(150_2)는 로우 어드레스(RA)에 응답하여 제 1 전압의 제 1 제어 신호(CON_12)를 생성하고, 제 2 전압의 제 2 제어 신호(CON_22)를 생성한다. 그리고, 제어 신호 생성부(150_3)는 로우 어드레스(RA)에 응답하여 상기 제 2 전압의 제 1 제어 신호(CON_13) 및 상기 제 1 전압의 제 2 제어 신호(CON_23)를 생성한다. 그리고, 나머지 제어 신호 생성부들(150_1, ...)은 상기 제 2 전압의 제 1 제어 신호들(CON_11, ...) 및 제 2 제어 신호들(CON_21, ...)을 생성할 수 있다. 그러므로, 제 1 제어 신호(CON_12)에 연결된 연결부들(130_1, 130_4, 130_5, 130_8, ...)의 제 1 스위치(SW1)들 및 제 2 제어 신호(CON_23)에 연결된 연결부들(130_3, 130_7, ...)의 제 2 스위치(SW2)들은 인에이블된다. 그리고, 나머지 제 1 스위치(SW1)들 및 제 2 스위치(SW2)들은 디스에이블된다.
따라서, 비트라인 센스앰프(120_2)는 메모리 셀 블록(110_4)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 상기 인에이블된 워드라인에 연결된 제 1 메모리 셀의 데이터를 감지 증폭할 수 있다. 비트라인 센스앰프(120_3)는 메모리 셀 블록(110_3)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들 중 상기 인에이블된 워드라인에 연결된 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 비트라인 센스앰프(120_5)는 메모리 셀 블록(110_8)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 상기 인에이블된 워드라인에 연결된 제 1 메모리 셀의 데이터를 감지 증폭할 수 있다. 또한, 비트라인 센스앰프(120_6)는 메모리 셀 블록(110_7)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들 중 상기 인에이블된 워드라인에 연결된 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 연결부들(130_1, 130_5)의 제 1 스위치(SW1)들은 인에이블 상태이지만 메모리 셀 블록들(110_1, 110_5)의 제 1 영역(SMCB1)들의 상기 제 1 메모리 셀들에 연결된 워드라인들은 디스에이블 상태이므로, 비트라인 센스앰프들(120_2, 120_5) 각각은 메모리 셀 블록들(110_1, 110_5)의 제 1 영역(SMCB1)들의 상기 제 1 메모리 셀의 데이터를 감지 증폭하지는 않는다.
즉, 본 발명의 기술적 사상에 의한 일 실시예에 따를 경우, 복수의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 하나의 제 1 제어 신호만 상기 제 1 전압을 가지고 나머지 제 1 제어 신호들은 상기 제 2 전압을 가진다. 또한, 복수의 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 하나의 제 2 제어 신호만 상기 제 1 전압을 가지고 나머지 제 2 제어 신호들은 상기 제 2 전압을 가진다. 상기 제 1 전압을 가지는 제 1 제어 신호 및 제 2 제어 신호는 인에이블되는 워드라인의 어드레스에 따라 선택될 수 있다.
만약, 반도체 메모리 장치(100)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블될 수 있다.
도 2는 도 1의 반도체 메모리 장치(100)의 일 실시예에 따른 반도체 메모리 장치(200)의 회로도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 장치(200)는 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...), 복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 및 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)을 구비할 수 있다. 도 1 및 도 2에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 1의 제 1 영역(SMCB1)은 도 2의 제 1 메모리 셀(MC1)들을 포함하고, 도 1의 제 2 영역(SMCB2)은 도 2의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 2의 메모리 셀 블록(110_1)의 제 1 메모리 셀(MC1)들은 도 1의 메모리 셀 블록(110_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 2의 메모리 셀 블록(110_1)의 제 2 메모리 셀(MC2)들은 도 1의 메모리 셀 블록(110_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 메모리 셀 블록(110_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL12)과 연결되고, 메모리 셀 블록(110_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL22)과 연결될 수 있다.
제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 1 비트라인과 연결될 수 있다. 제 1 메모리 셀(MC1)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지 전압원 사이에 연결될 수 있다. 그리고, 제 2 메모리 셀(MC2)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 2 비트라인과 연결될 수 있다. 제 2 메모리 셀(MC2)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다.
메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...)의 구성 및 연결 관계에 대하여는 도 1과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...) 각각은 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 중 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...) 각각은 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1)의 데이터 또는 제 2 메모리 셀(MC2)의 데이터를 감지 증폭할 수 있다. 예를 들어, 비트라인 센스앰프(120_2)는 메모리 셀 블록(110_1)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL12)을 통하여 연결되거나 메모리 셀 블록(110_2)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL22) 및 글로벌 비트라인(GBL2)을 통하여 연결될 수 있다. 또한, 비트라인 센스앰프(120_2)는 메모리 셀 블록(110_4)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL13)을 통하여 연결되거나 메모리 셀 블록(110_4)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL3)을 통하여 연결될 수 있다. 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...)의 연결 관계에 대하여는 도 1과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 각각은 도 1과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 1에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
도 2에서는 도 1의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 예를 들어, 연결부(130_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 비트라인 센스앰프(120_2)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다. 연결부(130_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 비트라인 센스앰프(120_2)에 연결된 글로벌 비트라인(GBL2)과 제 2 비트라인(BL22)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다.
도 2의 실시예와 같이 제 1 스위칭부(SW1)가 NMOS 트랜지스터인 경우, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 1 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다. 또한, 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 2 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다.
도 2에서는 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)의 구성 및 동작에 관하여는 도 1에서 상세하게 설명하였으므로 이하 상세한 설명은 생략한다.
이하에서는 도 1 및 도 2를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(100 또는 200)의 동작에 관하여 설명한다.
복수의 제 1 메모리 셀들(MC1) 및 복수의 제 2 메모리 셀들(MC2) 각각은 대응하는 워드라인과 연결되어 있다. 복수의 워드라인들 중 하나의 워드라인이 인에이블되는 경우에 대하여 이하에서 설명한다. 설명의 편의상, 메모리 셀 블록(110_3)의 하나의 제 2 메모리 셀(MC2), 메모리 셀 블록(110_4)의 하나의 제 1 메모리 셀(MC1), 메모리 셀 블록(110_7)의 하나의 제 2 메모리 셀(MC2) 및 메모리 셀 블록(110_8)의 하나의 제 1 메모리 셀(MC1)에 공통으로 연결된 워드라인(WL)이 인에이블된다고 가정한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 인에이블되는 워드라인의 위치에 따라 반도체 메모리 장치(100 또는 200)는 이하에서 설명하는 방법과 유사하게 동작할 수 있다. 또한, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 1 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 온되고, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 2 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 오프된다고 가정한다. 또한, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 1 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 온되고, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 2 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 오프된다고 가정한다. 예를 들어, 도 2와 같이 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 하이 레벨의 전압이 되고 상기 제 2 전압은 로우 레벨의 전압이 될 수 있다.
인에이블되는 워드라인(WL)의 어드레스인 로우 어드레스(RA)를 이용하여, 제어 신호 생성부들(150_1, 150_2, 150_3, ...) 각각은 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 즉, 제어 신호 생성부(150_1)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_11) 및 상기 제 2 전압의 제 2 제어 신호(CON_21)를 생성할 수 있다. 제어 신호 생성부(150_2)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 1 전압의 제 1 제어 신호(CON_12) 및 상기 제 2 전압의 제 2 제어 신호(CON_22)를 생성할 수 있다. 그리고, 제어 신호 생성부(150_3)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_13) 및 상기 제 1 전압의 제 2 제어 신호(CON_23)를 생성할 수 있다. 인에이블되는 워드라인(WL)과 연결된 제 1 메모리 셀(MC1)들에 연결되는 제 1 스위칭부(SW1)들을 제어하는 제 1 제어 신호(CON_12)는 상기 제 1 전압의 전압 레벨을 가질 수 있다. 또한, 인에이블되는 워드라인(WL)과 연결된 제 2 메모리 셀(MC2)들에 연결되는 제 2 스위칭부(SW2)들을 제어하는 제 2 제어 신호(CON_23)는 상기 제 1 전압의 전압 레벨을 가질 수 있다.
이상과 같은 제어 신호 생성부들(150_1, 150_2, 150_3, ...)의 동작에 의하여, 제 1 제어 신호(CON_12) 및 제 2 제어 신호(CON_23)만 상기 제 1 전압의 전압 레벨을 가지고, 나머지 제 1 제어 신호들(CON_11, CON_13, ...) 및 나머지 제 2 제어 신호들(CON_21, CON_23, ...)은 상기 제 2 전압의 전압 레벨을 가진다. 따라서, 제 1 제어 신호(CON_12)와 연결되는 연결부들(130_1, 130_4, 130_5, 130_8, ...)의 제 1 스위칭부(SW1)의 트랜지스터들 및 제 2 제어 신호(CON_23)와 연결되는 연결부들(130_3, 130_7, ...)의 제 2 스위칭부(SW2)의 트랜지스터들은 턴 온되고, 나머지 제 1 스위칭부(SW1)들의 트랜지스터들 및 나머지 제 2 스위칭부들(SW2)의 트랜지스터들은 턴 오프된다. 그러므로, 비트라인 센스앰프(120_2)는 제 1 비트라인(BL12) 및 제 1 비트라인(BL13)과 연결되고, 비트라인 센스앰프(120_5)는 제 1 비트라인(BL16) 및 제 1 비트라인(BL17)과 연결된다. 또한, 비트라인 센스앰프(120_3)는 제 2 비트라인(BL24)과 연결되고, 비트라인 센스앰프(120_6)는 제 2 비트라인(BL28)과 연결된다.
비트라인 센스앰프(120_2)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(110_4)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL13)을 통하여 전송받아 감지 증폭할 수 있다. 비트라인 센스앰프(120_5)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(110_8)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL17)을 통하여 전송받아 감지 증폭할 수 있다. 비트라인 센스앰프(120_3)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(110_3)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL24) 및 글로벌 비트라인(GBL4)을 통하여 전송받아 감지 증폭할 수 있다. 그리고, 비트라인 센스앰프(120_6)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(110_7)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL28) 및 글로벌 비트라인(GBL8)을 통하여 전송받아 감지 증폭할 수 있다. 연결부들(130_1, 130_5, ...)의 제 1 스위칭부(SW1)도 인에이블되어 있으나, 제 1 비트라인들(BL12, BL16, ...)과 연결된 제 1 메모리 셀(MC1)들은 인에이블된 워드라인(WL)에 연결되어 있지 않으므로, 비트라인 센스앰프들(120_2, 120_5, ...)은 메모리 셀 블록들(110_1, 110_5, ...)의 제 1 메모리 셀(MC1)들의 데이터를 감지 증폭하지는 않는다.
만약, 반도체 메모리 장치(100 또는 200)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블되고, 반도체 메모리 장치(100 또는 200)는 프리차지 동작을 수행할 수 있다. 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 도 2와 같이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 높은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 높은 전압 레벨을 가질 수 있다. 만약, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 PMOS 트랜지스터인 경우에는, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 낮은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 낮은 전압 레벨을 가질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(300)의 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(300)는 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...), 복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...), 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)을 구비할 수 있다.
도 1 내지 도 3에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 3의 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6, ...), 복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...) 및 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)은 도 1과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 3의 복수의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...) 및 복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...)은 도 2와 같이 구현될 수 있으며, 이와 관련하여서는 도 2와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL2)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이에 형성될 수 있고, 쉴드 라인(SL5)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL1, SL3, SL4, SL6, SL7, SL8, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 예를 들어, 쉴드 라인(SL2)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 간의 커플링을 상쇄할 수 있고, 쉴드 라인(SL5)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 간의 커플링을 상쇄할 수 있다. 나머지 쉴드 라인들(SL1, SL3, SL4, SL6, SL7, SL8, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 간의 커플링을 상쇄할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(400)의 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(400)는 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...), 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 및 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...)을 구비할 수 있다.
도 4는 폴디드 비트라인(folded bitline) 구조를 가지는 반도체 메모리 장치의 일 실시예를 도시한 도면이다. 즉, 도 1은 오픈 비트라인 구조를 가지는 반도체 메모리 장치의 일 실시예를 도시하고 있고, 도 4는 폴디드 비트라인 구조를 가지는 반도체 메모리 장치의 일 실시예를 도시하고 있다.
복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...)은 도 1의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...)과 유사하게 복수의 제 1 메모리 셀들을 포함하는 제 1 영역(SMCB1) 및 복수의 제 2 메모리 셀들을 포함하는 제 2 영역(SMCB2)을 포함할 수 있다. 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...)은 도 1의 메모리 셀 블록들(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, ...)과 유사한 구성을 가지고 있으므로 이하 상세한 설명은 생략한다.
복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...) 각각은 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...) 중 대응하는 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...) 각각은 대응하는 메모리 셀 블록의 상기 제 1 메모리 셀의 데이터 또는 상기 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다.
반도체 메모리 장치(400)는 폴디드 비트라인 구조를 가지고 있으므로, 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...) 각각은 인접한 메모리 셀 블록의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2) 중 하나의 영역과 연결되는 입력단 및 상기 인접한 메모리 셀 블록의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2) 중 다른 하나의 영역과 연결되는 반전 입력단을 구비할 수 있다. 예를 들어, 비트라인 센스앰프(420_2)의 입력단에 제 1 비트라인(BL13)이 연결되거나 비트라인 센스앰프(420_2)의 반전 입력단에 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있다. 또는, 반대로 비트라인 센스앰프(420_2)의 반전 입력단에 제 1 비트라인(BL13)이 연결되거나 비트라인 센스앰프(420_2)의 입력단에 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있다. 마찬가지로, 나머지 비트라인 센스앰프들(420_1, 420_3, 420_4, 420_5, 420_6, ...) 각각의 입력단에 인접한 메모리 셀 블록에 연결된 상기 제 1 비트라인 및 상기 제 2 비트라인 중 하나의 비트라인과 연결되거나, 반전 입력단에 상기 인접한 메모리 셀 블록에 연결된 상기 제 1 비트라인 및 상기 제 2 비트라인 중 나머지 하나의 비트라인이 연결될 수 있다.
복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다. 그리고, 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다. 도 4의 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...)은 도 1의 복수의 연결부들(130_1, 130_2, 130_3, 130_4, 130_5, 130_6, 130_7, 130_8, ...)과 유사한 구성을 가지고 유사하게 동작하므로 이하 상세한 설명은 생략한다.
복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 도 4의 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...)은 도 1의 복수의 제어 신호 생성부들(150_1, 150_2, 150_3, ...)과 유사한 구성을 가지고 유사하게 동작하므로 이하 상세한 설명은 생략한다.
글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 폴리(poly) 라인 또는 메탈(metal) 라인일 수 있다. 그리고, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 상기 제 1 비트라인들 및 상기 제 2 비트라인들이 형성되는 레이어와 다른 레이어에서 대응하는 제 1 비트라인과 동일한 위치 및 대응하는 제 2 비트라인과 동일한 위치 사이에 형성될 수 있다. 또한, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)의 피치(pitch)는 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...)의 피치 또는 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...)의 피치와 동일할 수 있다. 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)에 대하여는 도 1과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 5는 도 4의 반도체 메모리 장치(400)의 일 실시예에 따른 반도체 메모리 장치(500)의 회로도이다.
도 4 및 도 5를 참조하면, 반도체 메모리 장치(400)는 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...), 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 및 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...)을 구비할 수 있다. 도 4 및 도 5에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 4의 제 1 영역(SMCB1)은 도 5의 제 1 메모리 셀(MC1)들을 포함하고, 도 4의 제 2 영역(SMCB2)은 도 5의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 5의 메모리 셀 블록(410_1)의 제 1 메모리 셀(MC1)들은 도 4의 메모리 셀 블록(410_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 5의 메모리 셀 블록(410_1)의 제 2 메모리 셀(MC2)들은 도 4의 메모리 셀 블록(410_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 메모리 셀 블록(410_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL12)과 연결되고, 메모리 셀 블록(410_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL22)과 연결될 수 있다.
제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)의 구조에 관하여는 도 2와 관련하여 상세하게 설명하였으므로 이하 상세한 설명은 생략한다. 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...)의 구성 및 연결 관계에 대하여는 도 5와 관련하여 기술한 것과 같이 도 1과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...) 각각은 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...) 중 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...) 각각은 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1)의 데이터 또는 제 2 메모리 셀(MC2)의 데이터를 감지 증폭할 수 있다. 예를 들어, 비트라인 센스앰프(420_2)는 메모리 셀 블록(410_1)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL12)을 통하여 연결되거나 메모리 셀 블록(410_2)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL22) 및 글로벌 비트라인(GBL2)을 통하여 연결될 수 있다. 또한, 비트라인 센스앰프(420_2)는 메모리 셀 블록(410_4)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL13)을 통하여 연결되거나 메모리 셀 블록(410_4)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL3)을 통하여 연결될 수 있다. 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...)의 연결 관계에 대하여는 도 4와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 각각은 도 4와 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 4에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
도 5에서는 도 4의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여는 도 2와 관련하여 상세하게 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 2에서 설명한 것과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우로 본 발명이 한정되는 것은 아니며, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...)의 구성 및 동작에 관하여는 도 4와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
이하에서는 도 4 및 도 5를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(400 또는 500)의 동작에 관하여 설명한다.
복수의 제 1 메모리 셀들(MC1) 및 복수의 제 2 메모리 셀들(MC2) 각각은 대응하는 워드라인과 연결되어 있다. 복수의 워드라인들 중 하나의 워드라인이 인에이블되는 경우에 대하여 이하에서 설명한다. 설명의 편의상, 메모리 셀 블록(410_1)의 하나의 제 1 메모리 셀(MC1), 메모리 셀 블록(410_2)의 하나의 제 2 메모리 셀(MC2), 메모리 셀 블록(410_5)의 하나의 제 1 메모리 셀(MC1) 및 메모리 셀 블록(410_6)의 하나의 제 2 메모리 셀(MC2)에 공통으로 연결된 워드라인(WL)이 인에이블된다고 가정한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 인에이블되는 워드라인의 위치에 따라 반도체 메모리 장치(400 또는 500)는 이하에서 설명하는 방법과 유사하게 동작할 수 있다. 또한, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 1 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 온되고, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 2 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 오프된다고 가정한다. 또한, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 1 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 온되고, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 2 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 오프된다고 가정한다. 예를 들어, 도 5와 같이 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 하이 레벨의 전압이 되고 상기 제 2 전압은 로우 레벨의 전압이 될 수 있다. 그리고, 상기 제 1 비트라인은 대응하는 제 1 스위칭부(SW1)를 통하여 대응하는 비트라인 센스앰프의 입력단과 연결될 수 있고, 상기 제 2 비트라인은 대응하는 제 2 스위칭부(SW2) 및 대응하는 글로벌 비트라인을 통하여 대응하는 비트라인 센스앰프의 반전 입력단과 연결될 수 있다고 가정한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 상기 제 1 비트라인은 대응하는 제 1 스위칭부(SW1)를 통하여 대응하는 비트라인 센스앰프의 반전 입력단과 연결될 수 있고, 상기 제 2 비트라인은 대응하는 제 2 스위칭부(SW2) 및 대응하는 글로벌 비트라인을 통하여 대응하는 비트라인 센스앰프의 입력단과 연결될 수도 있다.
인에이블되는 워드라인(WL)의 어드레스를 이용하여, 제어 신호 생성부들(450_1, 450_2, 450_3, ...) 각각은 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 즉, 제어 신호 생성부(450_1)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_11) 및 상기 제 1 전압의 제 2 제어 신호(CON_21)를 생성할 수 있다. 제어 신호 생성부(450_2)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 1 전압의 제 1 제어 신호(CON_12) 및 상기 제 2 전압의 제 2 제어 신호(CON_21)를 생성할 수 있다. 그리고, 제어 신호 생성부(450_3)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_13) 및 상기 제 2 전압의 제 2 제어 신호(CON_23)를 생성할 수 있다. 즉, 인에이블되는 워드라인(WL)과 연결된 제 1 메모리 셀(MC1)들에 연결되는 제 1 스위칭부(SW1)들을 제어하는 제 1 제어 신호(CON_12)는 상기 제 1 전압의 전압 레벨을 가질 수 있다. 또한, 인에이블되는 워드라인(WL)과 연결된 제 2 메모리 셀(MC2)들에 연결되는 제 2 스위칭부(SW2)들을 제어하는 제 2 제어 신호(CON_21)는 상기 제 1 전압의 전압 레벨을 가질 수 있다.
이상과 같은 제어 신호 생성부들(450_1, 450_2, 450_3, ...)의 동작에 의하여, 제 1 제어 신호(CON_12) 및 제 2 제어 신호(CON_21)만 상기 제 1 전압의 전압 레벨을 가지고, 나머지 제 1 제어 신호들(CON_11, CON_13, ...) 및 나머지 제 2 제어 신호들(CON_22, CON_23, ...)은 상기 제 2 전압의 전압 레벨을 가진다. 따라서, 제 1 제어 신호(CON_12)와 연결되는 연결부들(430_1, 430_4, 430_5, 430_8, ...)의 제 1 스위칭부(SW1)의 트랜지스터들 및 제 2 제어 신호(CON_23)와 연결되는 연결부들(430_2, 430_6, ...)의 제 2 스위칭부(SW2)의 트랜지스터들은 턴 온되고, 나머지 제 1 스위칭부(SW1)들의 트랜지스터들 및 나머지 제 2 스위칭부들(SW2)의 트랜지스터들은 턴 오프된다. 그러므로, 비트라인 센스앰프(420_2)의 제 1 입력단은 제 1 비트라인(BL12)과 연결되고, 비트라인 센스앰프(420_2)의 제 2 입력단은 제 1 비트라인(BL13)과 연결된다. 그리고, 비트라인 센스앰프(420_5)의 제 1 입력단은 제 1 비트라인(BL16)과 연결되고, 비트라인 센스앰프(420_5)의 제 2 입력단은 제 1 비트라인(BL17)과 연결된다. 또한, 비트라인 센스앰프(420_1)의 반전 입력단은 제 2 비트라인(BL21)과 연결되고, 비트라인 센스앰프(420_4)의 반전 입력단은 제 2 비트라인(BL25)과 연결된다.
비트라인 센스앰프(420_2)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(410_1)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL12)을 통하여 전송받아 감지 증폭할 수 있다. 비트라인 센스앰프(420_5)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(410_5)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL16)을 통하여 전송받아 감지 증폭할 수 있다. 비트라인 센스앰프(420_1)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(410_2)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL21) 및 글로벌 비트라인(GBL1)을 통하여 전송받아 감지 증폭할 수 있다. 그리고, 비트라인 센스앰프(420_4)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(410_6)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL25) 및 글로벌 비트라인(GBL5)을 통하여 전송받아 감지 증폭할 수 있다. 연결부들(430_4, 430_8, ...)의 제 1 스위칭부(SW1)도 인에이블되어 있으나, 제 1 비트라인들(BL13, BL17, ...)과 연결된 제 1 메모리 셀(MC1)들은 인에이블된 워드라인(WL)에 연결되어 있지 않으므로, 비트라인 센스앰프들(420_2, 420_5, ...)은 메모리 셀 블록들(410_4, 410_8, ...)의 제 1 메모리 셀(MC1)들의 데이터를 감지 증폭하지는 않는다.
만약, 반도체 메모리 장치(400 또는 500)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블되고, 반도체 메모리 장치(400 또는 500)는 프리차지 동작을 수행할 수 있다. 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 도 5와 같이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 높은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 높은 전압 레벨을 가질 수 있다. 만약, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 PMOS 트랜지스터인 경우에는, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 낮은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 낮은 전압 레벨을 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(600)의 블록도이다.
도 6을 참조하면, 반도체 메모리 장치(600)는 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...), 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...), 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)을 구비할 수 있다.
도 4 내지 도 6에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 6의 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(420_1, 420_2, 420_3, 420_4, 420_5, 420_6, ...), 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...) 및 복수의 제어 신호 생성부들(450_1, 450_2, 450_3, ...)은 도 4와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 6의 복수의 메모리 셀 블록들(410_1, 410_2, 410_3, 410_4, 410_5, 410_6, 410_7, 410_8, ...) 및 복수의 연결부들(430_1, 430_2, 430_3, 430_4, 430_5, 430_6, 430_7, 430_8, ...)은 도 5와 같이 구현될 수 있으며, 이와 관련하여서는 도 5와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL4)은 글로벌 비트라인(GBL3)과 글로벌 비트라인(GBL7) 사이에 형성될 수 있고, 쉴드 라인(SL7)은 글로벌 비트라인(GBL4)과 글로벌 비트라인(GBL8) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL1, SL2, SL3, SL5, SL6, SL8, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)에 대하여는 도 3과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 7은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(700)의 블록도이다.
도 7을 참조하면, 반도체 메모리 장치(700)는 복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...), 복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 및 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...)을 구비할 수 있다.
도 7의 반도체 메모리 장치(700)는 도 1의 반도체 메모리 장치(100)와 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...)의 위치가 상이하고 나머지 구성요소들은 동일하다. 보다 구체적으로, 도 7의 반도체 메모리 장치(700)의 제 2 스위칭부(SW2)들의 위치와 도 1의 반도체 메모리 장치(100)의 제 2 스위칭부(SW2)들의 위치가 상이하다. 이하에서는, 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...)의 위치가 변경됨에 따라 도 1과 상이하게 된 부분에 대하여 설명하고, 나머지 부분들은 도 1과 동일하므로 상세한 설명을 생략한다.
복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프에 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 비트라인 센스앰프의 연결 여부를 제어할 수 있다.
예를 들어, 연결부(730_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 비트라인 센스앰프(720_2)의 연결 여부를 제어할 수 있다. 연결부(730_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 2 비트라인(BL22)에 연결된 글로벌 비트라인(GBL2)과 비트라인 센스앰프(720_2)의 연결 여부를 제어할 수 있다. 또한, 연결부(730_4)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL13)과 비트라인 센스앰프(720_2)의 연결 여부를 제어할 수 있다. 연결부(730_4)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 2 비트라인(BL23)에 연결된 글로벌 비트라인(GBL3)과 비트라인 센스앰프(720_2)의 연결 여부를 제어할 수 있다.
복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 각각에 포함된 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 하나만 인에이블되거나 둘 다 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 상기 제 1 제어 신호에 응답하여 디스에이블된 경우, 제 2 스위칭부(SW2)는 대응하는 상기 제 2 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 그리고, 제 2 스위칭부(SW2)가 상기 제 2 제어 신호에 응답하여 디스에이블된 경우, 제 1 스위칭부(SW1)는 대응하는 상기 제 1 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 인에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결하고, 제 1 스위칭부(SW1)가 디스에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단한다. 또한, 제 2 스위칭부(SW2)가 인에이블된 경우 제 2 스위칭부(SW2)는 대응하는 글로벌 비트라인과 대응하는 비트라인 센스앰프를 연결하고, 제 2 스위칭부(SW2)가 디스에이블된 경우 제 2 스위칭부(SW2)는 대응하는 글로벌 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단한다.
예를 들어, 메모리 셀 블록(710_1)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 하나의 제 1 메모리 셀에 연결되어 있는 워드라인이 인에이블된 경우, 연결부(730_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 비트라인 센스앰프(720_2)를 연결하고, 연결부(730_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 글로벌 비트라인(GBL2)과 대응하는 비트라인 센스앰프(720_2)의 연결을 차단할 수 있다.
제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 대응하는 비트라인 센스앰프와 대응하는 메모리 셀 블록 사이에 형성될 수 있다. 즉, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 상기 메모리 셀 블록의 에지(edge)에 형성될 수 있다. 도 1은 제 2 스위칭부(SW2)가 대응하는 메모리 셀 블록의 중앙에 대응하는 위치에 형성되는 경우에 대한 실시예이고, 도 7은 제 2 스위칭부(SW2)가 대응하는 메모리 셀 블록의 에지에 형성되는 경우에 대한 실시예이다. 예를 들어, 연결부(730_1)의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 비트라인 센스앰프(720_2)와 메모리 셀 블록(710_1) 사이에 형성될 수 있다. 다른 예로, 연결부(730_4)의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 비트라인 센스앰프(720_2)와 메모리 셀 블록(710_4) 사이에 형성될 수 있다.
제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28, ...) 각각에 연결된 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 중 대응하는 연결부의 제 2 스위칭부(SW2)를 통하여 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...) 중 대응하는 비트라인 센스앰프와 연결되거나 연결되지 않을 수 있다. 예를 들어, 제 2 비트라인(BL21)에 연결된 글로벌 비트라인(GBL1)은 연결부(630_1)의 제 2 스위칭부(SW2)를 통하여 비트라인 센스앰프(720_1)와 연결되거나 연결되지 않을 수 있다. 다른 예로, 제 2 비트라인(BL23)에 연결된 글로벌 비트라인(GBL3)은 연결부(730_3)의 제 2 스위칭부(SW2)를 통하여 비트라인 센스앰프(720_2)와 연결되거나 연결되지 않을 수 있다.
도 8은 도 7의 반도체 메모리 장치(700)의 일 실시예에 따른 반도체 메모리 장치(800)의 회로도이다.
도 7 및 도 8을 참조하면, 반도체 메모리 장치(800)는 복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...), 복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 및 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...)을 구비할 수 있다. 도 7 및 도 8에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 7의 제 1 영역(SMCB1)은 도 8의 제 1 메모리 셀(MC1)들을 포함하고, 도 7의 제 2 영역(SMCB2)은 도 8의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 8의 메모리 셀 블록(710_1)의 제 1 메모리 셀(MC1)들은 도 7의 메모리 셀 블록(710_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 8의 메모리 셀 블록(710_1)의 제 2 메모리 셀(MC2)들은 도 7의 메모리 셀 블록(710_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 메모리 셀 블록(710_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL12)과 연결되고, 메모리 셀 블록(710_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL22)과 연결될 수 있다.
제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)의 구성에 대하여는 도 2와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다. 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...)의 구성 및 연결 관계에 대하여는 도 7과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...) 각각은 복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...) 중 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...) 각각은 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1)의 데이터 또는 제 2 메모리 셀(MC2)의 데이터를 감지 증폭할 수 있다. 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...)의 연결 관계에 대하여는 도 7과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 각각은 도 7과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 7에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 비트라인 센스앰프의 연결 여부를 제어할 수 있다.
도 8에서는 도 7의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 예를 들어, 연결부(730_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 비트라인 센스앰프(720_2)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다. 연결부(730_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 2 비트라인(BL22)에 연결된 글로벌 비트라인(GBL2)과 비트라인 센스앰프(720_2)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다.
도 8의 실시예와 같이 제 1 스위칭부(SW1)가 NMOS 트랜지스터인 경우, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 1 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다. 또한, 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 2 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다.
도 8에서는 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...)의 구성 및 동작에 관하여는 도 7과 관련하여 기술한 것과 같이 도 1과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 7의 반도체 메모리 장치(700) 및 도 8의 메모리 장치(800)는 도 1 의 반도체 메모리 장치(100) 및 도 2의 반도체 메모리 장치(200)와 제 2 스위칭부(SW2)의 위치가 상이할 뿐 동일하게 동작하므로, 도 7의 반도체 메모리 장치(700) 및 도 8의 메모리 장치(800)의 동작에 관한 상세한 설명은 생략한다.
도 9는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(900)의 블록도이다.
도 9를 참조하면, 반도체 메모리 장치(900)는 복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...), 복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...), 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)을 구비할 수 있다.
도 7 내지 도 9에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 9의 복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(720_1, 720_2, 720_3, 720_4, 720_5, 720_6, ...), 복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...) 및 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...)은 도 7과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 9의 복수의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...) 및 복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...)은 도 8과 같이 구현될 수 있으며, 이와 관련하여서는 도 8과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL1)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 사이에 형성될 수 있고, 쉴드 라인(SL6)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL2, SL3, SL4, SL5, SL7, SL8, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)에 대하여는 도 3과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 10은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(1000)의 블록도이다.
도 10을 참조하면, 반도체 메모리 장치(1000)는 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...), 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...) 및 복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...)을 구비할 수 있다.
도 10은 폴디드 비트라인(folded bitline) 구조를 가지는 반도체 메모리 장치의 일 실시예를 도시한 도면이다. 즉, 도 7은 오픈 비트라인 구조를 가지는 반도체 메모리 장치의 일 실시예를 도시하고 있고, 도 10은 폴디드 비트라인 구조를 가지는 반도체 메모리 장치의 일 실시예를 도시하고 있다.
복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...)은 도 7의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...)과 유사하게 복수의 제 1 메모리 셀들을 포함하는 제 1 영역(SMCB1) 및 복수의 제 2 메모리 셀들을 포함하는 제 2 영역(SMCB2)을 포함할 수 있다. 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...)은 도 7의 메모리 셀 블록들(710_1, 710_2, 710_3, 710_4, 710_5, 710_6, 710_7, 710_8, ...)과 유사한 구성을 가지고 있으므로 이하 상세한 설명은 생략한다.
복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...) 각각은 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...) 중 대응하는 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...) 각각은 대응하는 메모리 셀 블록의 상기 제 1 메모리 셀의 데이터 또는 상기 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다.
반도체 메모리 장치(1000)는 폴디드 비트라인 구조를 가지고 있으므로, 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...) 각각은 인접한 메모리 셀 블록의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2) 중 하나의 영역과 연결되는 입력단 및 상기 인접한 메모리 셀 블록의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2) 중 다른 하나의 영역과 연결되는 반전 입력단을 구비할 수 있다. 예를 들어, 비트라인 센스앰프(1020_2)의 입력단에 제 1 비트라인(BL13)이 연결되거나 비트라인 센스앰프(1020_2)의 반전 입력단에 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있다. 또는, 반대로 비트라인 센스앰프(1020_2)의 반전 입력단에 제 1 비트라인(BL13)이 연결되거나 비트라인 센스앰프(1020_2)의 입력단에 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있다. 마찬가지로, 나머지 비트라인 센스앰프들(1020_1, 1020_3, 1020_4, 1020_5, 1020_6, ...) 각각의 입력단에 인접한 메모리 셀 블록에 연결된 상기 제 1 비트라인 및 상기 제 2 비트라인 중 하나의 비트라인이 연결되거나, 반전 입력단에 상기 인접한 메모리 셀 블록에 연결된 상기 제 1 비트라인 및 상기 제 2 비트라인 중 나머지 하나의 비트라인이 연결될 수 있다.
복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다. 그리고, 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다. 도 10의 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...)은 도 7의 복수의 연결부들(730_1, 730_2, 730_3, 730_4, 730_5, 730_6, 730_7, 730_8, ...)과 유사한 구성을 가지고 유사하게 동작하므로 이하 상세한 설명은 생략한다.
복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 도 10의 복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...)은 도 7의 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...)과 유사한 구성을 가지고 유사하게 동작하므로 이하 상세한 설명은 생략한다.
글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 폴리(poly) 라인 또는 메탈(metal) 라인일 수 있다. 그리고, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 상기 제 1 비트라인들 및 상기 제 2 비트라인들이 형성되는 레이어와 다른 레이어에서 대응하는 제 1 비트라인과 동일한 위치 및 대응하는 제 2 비트라인과 동일한 위치 사이에 형성될 수 있다. 또한, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)의 피치(pitch)는 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...)의 피치 또는 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...)의 피치와 동일할 수 있다. 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)에 대하여는 도 1과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 11은 도 10의 반도체 메모리 장치(1000)의 일 실시예에 따른 반도체 메모리 장치(1100)의 회로도이다.
도 10 및 도 11을 참조하면, 반도체 메모리 장치(1100)는 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...), 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...) 및 복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...)을 구비할 수 있다. 도 10 및 도 11에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 10의 제 1 영역(SMCB1)은 도 11의 제 1 메모리 셀(MC1)들을 포함하고, 도 10의 제 2 영역(SMCB2)은 도 11의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 11의 메모리 셀 블록(1010_1)의 제 1 메모리 셀(MC1)들은 도 10의 메모리 셀 블록(1010_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 11의 메모리 셀 블록(1010_1)의 제 2 메모리 셀(MC2)들은 도 10의 메모리 셀 블록(1010_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 메모리 셀 블록(1010_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL12)과 연결되고, 메모리 셀 블록(1010_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL22)과 연결될 수 있다.
제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1) 및 제 2 메모리 셀(MC2)의 구조에 관하여는 도 2와 관련하여 상세하게 설명하였으므로 이하 상세한 설명은 생략한다. 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...)의 구성 및 연결 관계에 대하여는 도 10과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...) 각각은 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...) 중 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 즉, 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...) 각각은 대응하는 메모리 셀 블록의 제 1 메모리 셀(MC1)의 데이터 또는 제 2 메모리 셀(MC2)의 데이터를 감지 증폭할 수 있다. 예를 들어, 비트라인 센스앰프(1020_2)는 메모리 셀 블록(1010_1)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL12)을 통하여 연결되거나 메모리 셀 블록(1010_2)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL22) 및 글로벌 비트라인(GBL2)을 통하여 연결될 수 있다. 또한, 비트라인 센스앰프(1020_2)는 메모리 셀 블록(1010_4)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL13)을 통하여 연결되거나 메모리 셀 블록(1010_4)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL3)을 통하여 연결될 수 있다. 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...)의 연결 관계에 대하여는 도 7과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...) 각각은 도 10과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 10에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 비트라인 센스앰프의 연결 여부를 제어할 수 있다.
도 11에서는 도 10의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여는 도 8과 관련하여 상세하게 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 8에서 설명한 것과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우로 본 발명이 한정되는 것은 아니며, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...)의 구성 및 동작에 관하여는 도 10과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 10의 반도체 메모리 장치(1000) 및 도 11의 메모리 장치(1100)는 도 4 의 반도체 메모리 장치(400) 및 도 5의 반도체 메모리 장치(500)와 제 2 스위칭부(SW2)의 위치가 상이할 뿐 동일하게 동작하므로, 도 10의 반도체 메모리 장치(1000) 및 도 11의 메모리 장치(1100)의 동작에 관한 상세한 설명은 생략한다.
도 12는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(1200)의 블록도이다.
도 12를 참조하면, 반도체 메모리 장치(1200)는 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...), 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...), 복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)을 구비할 수 있다.
도 10 내지 도 12에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 12의 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 비트라인 센스앰프들(1020_1, 1020_2, 1020_3, 1020_4, 1020_5, 1020_6, ...), 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...), 복수의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...) 및 복수의 제어 신호 생성부들(750_1, 750_2, 750_3, ...)은 도 10과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 12의 복수의 메모리 셀 블록들(1010_1, 1010_2, 1010_3, 1010_4, 1010_5, 1010_6, 1010_7, 1010_8, ...) 및 복수의 연결부들(1030_1, 1030_2, 1030_3, 1030_4, 1030_5, 1030_6, 1030_7, 1030_8, ...)은 도 11과 같이 구현될 수 있으며, 이와 관련하여서는 도 11과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL1)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 사이에 형성될 수 있고, 쉴드 라인(SL6)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이에 형성될 수 있다. 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8, ...)에 대하여는 도 9와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
이상에서 설명한 것과 같이 본 발명의 기술적 사상에 의한 일 실시예에 의한 반도체 메모리 장치(100 내지 1200)는, 상기 제 1 비트라인 및 상기 제 2 비트라인의 길이가 종래보다 감소되고 상기 제 2 비트라인은 대응하는 글로벌 비트라인을 통하여 대응하는 비트라인 센스앰프에 연결되므로, 비트라인 자체의 커패시턴스 성분 및 비트라인 간의 커패시턴스 성분을 감소시켜 비트라인간의 커플링 노이즈를 감소시킬 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(1300)의 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(1300)는 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...), 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...), 복수의 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...), 복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 및 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)을 구비할 수 있다.
복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 각각은 복수의 제 1 메모리 셀들을 포함하는 제 1 영역(SMCB1) 및 복수의 제 2 메모리 셀들을 포함하는 제 2 영역(SMCB2)을 포함할 수 있다. 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...) 각각은 복수의 제 3 메모리 셀(MC3)들을 포함할 수 있다. 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...) 각각은 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들과 연결될 수 있다. 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...) 각각은 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 중 대응하는 제 1 메모리 셀 블록의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들과 연결될 수 있다. 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...) 중 대응하는 글로벌 비트라인과 연결될 수 있다. 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...) 각각은 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...) 중 대응하는 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)들과 연결될 수 있다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(1300)는 계층적 비트라인(hierarchial bitline) 구조와 일반적인 비트라인 구조를 동시에 가질 수 있다.
예를 들어, 제 1 메모리 셀 블록(1310_1)의 제 1 영역(SMCB1)은 제 1 비트라인(BL11)에 연결되는 상기 제 1 메모리 셀들을 포함할 수 있다. 그리고, 제 1 메모리 셀 블록(1310_1)의 제 2 영역(SMCB2)은 제 2 비트라인(BL21)에 연결되는 상기 제 2 메모리 셀들을 포함할 수 있다. 제 1 영역(SMCB1)에 포함된 상기 제 1 메모리 셀들 및 제 2 영역(SMCB2)에 포함된 상기 제 2 메모리 셀들은 도 14에 도시되어 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따를 경우, 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ,...) 각각의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 상기 메모리 셀 블록의 절반의 크기를 가질 수 있다. 다만, 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)이 상기 제 1 메모리 셀 블록의 절반의 크기를 가지는 경우로 본 발명이 한정되는 것은 아니며, 상기 제 1 메모리 셀 블록을 다른 크기의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)으로 분할할 수도 있다.
도 13의 실시예는 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...)과 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...)은 제 1 방향으로 교차로 배치되는 경우에 관한 것이다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 다른 개수의 제 1 메모리 셀 블록들과 적어도 하나의 제 2 메모리 셀 블록이 상기 제 1 방향으로 교차로 배치될 수 있다.
도 13의 실시예에서, 제 1 메모리 셀 블록(1310_2)과 제 2 메모리 셀 블록(1315_2 또는 1315_4)은 제 1 방향으로 배치될 수 있다. 또한, 제 1 메모리 셀 블록(1310_1)과 제 2 메모리 셀 블록(1315_1 또는 1315_3)은 제 1 방향으로 배치될 수 있다. 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 각각에 포함된 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 즉, 하나의 제 1 메모리 셀 블록에 포함되는 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 예를 들어, 제 1 메모리 셀 블록(1310_2)의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 상기 제 2 방향은 상기 제 1 방향과 평행하지 않은 방향이거나 상기 제 1 방향과 수직 방향일 수 있다. 예를 들어, 상기 제 1 방향은 컬럼(column) 방향일 수 있고, 상기 제 2 방향은 로우(row) 방향일 수 있다.
복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...) 각각은 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)과 연결될 수 있다. 예를 들어, 제 1 비트라인 센스앰프(1320_3)는 제 1 메모리 셀 블록(1310_3)의 제 1 영역(SMCB1)과 제 1 비트라인(BL13)을 통하여 연결되거나 제 1 메모리 셀 블록(1310_3)의 제 2 영역(SMCB2)과 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL3)을 통하여 연결될 수 있다.
복수의 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...) 각각은 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...) 중 대응하는 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)과 연결될 수 있다. 예를 들어, 제 2 비트라인 센스앰프(1325_1)는 제 2 메모리 셀 블록(1315_1)의 제 3 메모리 셀(MC3)들과 제 3 비트라인(BL31)을 통하여 연결되거나 제 2 메모리 셀 블록(1315_2)의 제 3 메모리 셀(MC3)들과 제 3 비트라인(BL32)을 통하여 연결될 수 있다.
반도체 메모리 장치(1300)는 도 13에 도시된 것과 같이 오픈 비트라인(open bitline) 구조를 가질 수 있다. 즉, 도 13의 실시예에서 복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...) 각각은 인접한 제 1 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)의 메모리 셀의 데이터가 입력되는 입력단 및 반대 방향으로 인접한 제 1 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)의 메모리 셀의 데이터가 입력되는 반전 입력단을 구비할 수 있다. 예를 들어, 제 1 비트라인 센스앰프(1320_3)의 입력단에는 제 1 비트라인(BL13)이 연결되거나 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있고, 제 1 비트라인 센스앰프(1320_2)의 반전 입력단에는 제 1 비트라인(BL14)이 연결되거나 글로벌 비트라인(GBL4)을 통하여 제 2 비트라인(BL24)이 연결될 수 있다. 또는, 반대로 제 1 비트라인 센스앰프(1320_3)의 반전 입력단에는 제 1 비트라인(BL13)이 연결되거나 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있고, 제 1 비트라인 센스앰프(1320_3)의 입력단에는 제 1 비트라인(BL14)이 연결되거나 글로벌 비트라인(GBL4)을 통하여 제 2 비트라인(BL24)이 연결될 수 있다.
또한, 복수의 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...) 각각은 인접한 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)의 데이터가 입력되는 입력단 및 반대 방향으로 인접한 제 2 메모리 셀 블록의 제 3 메모리 셀의 데이터가 입력되는 반전 입력단을 구비할 수 있다. 예를 들어, 제 2 비트라인 센스앰프(1325_1)의 입력단에는 제 3 비트라인(BL31)이 연결될 수 있고, 제 2 비트라인 센스앰프(1325_1)의 반전 입력단에는 제 3 비트라인(BL32)이 연결될 수 있다. 또는, 반대로 제 2 비트라인 센스앰프(1325_1)의 반전 입력단에는 제 3 비트라인(BL31)이 연결될 수 있고, 제 2 비트라인 센스앰프(1325_1)의 입력단에는 제 3 비트라인(BL32)이 연결될 수 있다.
복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다. 예를 들어, 연결부(1330_3)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL13)을 비트라인 센스앰프(1320_3)에 연결하거나 제 2 제어 신호(CON_22)에 응답하여 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)을 제 1 비트라인 센스앰프(1320_3)에 연결할 수 있다.
복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 1 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
예를 들어, 연결부(1330_4)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL14)과 제 1 비트라인 센스앰프(1320_3)의 연결 여부를 제어할 수 있다. 연결부(1330_4)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 1 비트라인 센스앰프(1320_3)에 연결된 글로벌 비트라인(GBL4)과 제 2 비트라인(BL24)의 연결 여부를 제어할 수 있다.
복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 각각에 포함된 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 하나만 인에이블되거나 둘 다 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 상기 제 1 제어 신호에 응답하여 디스에이블된 경우, 제 2 스위칭부(SW2)는 대응하는 상기 제 2 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 그리고, 제 2 스위칭부(SW2)가 상기 제 2 제어 신호에 응답하여 디스에이블된 경우, 제 1 스위칭부(SW1)는 대응하는 상기 제 1 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 인에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프를 연결하고, 제 1 스위칭부(SW1)가 디스에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결을 차단한다. 또한, 제 2 스위칭부(SW2)가 인에이블된 경우 제 2 스위칭부(SW2)는 대응하는 제 2 비트라인과 대응하는 제 1 글로벌 비트라인을 연결하고, 제 2 스위칭부(SW2)가 디스에이블된 경우 제 2 스위칭부(SW2)는 대응하는 제 2 비트라인과 대응하는 글로벌 비트라인의 연결을 차단한다.
예를 들어, 제 1 메모리 셀 블록(1310_1)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 하나의 제 1 메모리 셀에 연결되어 있는 워드라인이 인에이블된 경우, 연결부(1330_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_11)에 응답하여 제 1 비트라인(BL11)과 제 1 비트라인 센스앰프(1320_1)를 연결하고, 연결부(1330_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_21)에 응답하여 제 2 비트라인(BL21)과 글로벌 비트라인(GBL1)의 연결을 차단할 수 있다.
제 1 스위칭부(SW1)는 대응하는 제 1 비트라인 센스앰프와 대응하는 메모리 셀 블록 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 대응하는 메모리 셀 블록의 중앙에 대응하는 위치에 형성될 수 있다. 즉, 제 1 스위칭부(SW1)는 대응하는 메모리 셀 블록의 에지(edge)에 형성될 수 있다. 예를 들어, 연결부(1330_1)의 제 1 스위칭부(SW1)는 제 1 비트라인 센스앰프(1320_1)와 제 1 메모리 셀 블록(1310_1) 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 제 1 메모리 셀 블록(1310_1)의 중앙에 대응하는 위치에 형성될 수 있다.
제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...) 각각은 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 중 대응하는 연결부의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, ...) 중 대응하는 글로벌 비트라인과 연결되거나 연결되지 않을 수 있다. 예를 들어, 제 2 비트라인(BL22)은 연결부(1330_2)의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인(GBL2)과 연결되거나 연결되지 않을 수 있다.
글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...) 각각은 폴리(poly) 라인일 수도 있고, 메탈(metal) 라인일 수 있다. 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...)은 상기 제 1 비트라인들, 상기 제 2 비트라인들 및 상기 제 3 비트라인들이 형성되는 레이어(layer)와 다른 레이어 상에 형성될 수 있다. 즉, 상기 제 1 내지 제 3 비트라인들은 동일한 제 1 레이어 상에 형성될 수 있고, 상기 글로벌 비트라인들은 상기 제 1 레이어와 다른 제 2 레이어 상에 형성될 수 있다. 상기 제 2 레이어 상에 형성되는 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...) 각각은 대응하는 제 1 비트라인과 동일한 위치 및 대응하는 제 3 비트라인과 동일한 위치 사이에 형성될 수 있다. 예를 들어, 글로벌 비트라인(GBL1)은 상기 제 2 레이어 상에서 제 1 비트라인(BL11) 또는 제 3 비트라인(BL31)과 동일한 위치에 형성될 수 있다. 또는, 글로벌 비트라인(GBL1)은 상기 제 2 레이어 상에서 제 1 비트라인(BL11)과 동일한 위치와 제 3 비트라인(BL31)과 동일한 위치 사이에서 형성될 수 있다. 만약, 글로벌 비트라인(GBL1)이 상기 제 2 레이어 상에서 제 3 비트라인(BL31)과 동일한 위치에 형성되는 경우, 글로벌 비트라인(GBL5)은 상기 제 2 레이어 상에서 제 3 비트라인(BL35)과 동일한 위치에 형성되고 나머지 글로벌 비트라인들(GBL2, GBL3, GBL4, GBL6, ...) 각각도 상기 제 2 레이어 상에서 나머지 제 3 비트라인들(BL32, BL33, BL34, BL36, ...) 중 대응하는 제 3 비트라인과 동일한 위치에 형성될 수 있다. 즉, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...) 각각은 동일한 간격을 가지고 상기 제 2 레이어 상에서 형성될 수 있다.
제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...) 및 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...)을 구별하지 않고 로컬 비트라인들이라고 명명하는 경우, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...)의 피치(pitch)는 상기 로컬 비트라인들의 피치의 4 배가 될 수 있다.
복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 예를 들어, 제어 신호 생성부(1350_1)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_11) 및 제 2 제어 신호(CON_21)를 생성할 수 있다. 또한, 제어 신호 생성부(1350_2)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_12) 및 제 2 제어 신호(CON_22)를 생성할 수 있고, 제어 신호 생성부(1350_3)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_13) 및 제 2 제어 신호(CON_23)를 생성할 수 있다.
제 2 메모리 셀 블록(1315_1)의 제 3 메모리 셀(MC3), 제 1 메모리 셀 블록(1310_1)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀, 제 2 메모리 셀 블록(1315_3)의 제 3 메모리 셀(MC3), 제 1 메모리 셀 블록(1310_3)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀, 제 2 메모리 셀 블록(1315_5)의 제 3 메모리 셀(MC3) 및 제 1 메모리 셀 블록(1310_5)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀에 연결되는 워드라인이 인에이블되었다고 가정한다. 그리고, 제 1 스위칭부(SW1)는 제 1 제어 신호들(CON_11, CON_12, CON13, ...) 중 대응하는 제 1 제어 신호가 제 1 전압인 경우 인에이블되고 제 2 전압인 경우 디스에이블된다고 가정한다. 또한, 제 2 스위칭부(SW2)는 제 2 제어 신호들(CON_21, CON_22, CON23, ...) 중 대응하는 제 2 제어 신호가 제 1 전압인 경우 인에이블되고 제 2 전압인 경우 디스에이블된다고 가정한다.
이 경우, 제어 신호 생성부(1350_1)는 로우 어드레스(RA)에 응답하여 제 2 전압의 제 1 제어 신호(CON_11)를 생성하고, 제 1 전압의 제 2 제어 신호(CON_21)를 생성한다. 그리고, 제어 신호 생성부(1350_2)는 로우 어드레스(RA)에 응답하여 상기 제 1 전압의 제 1 제어 신호(CON_12) 및 상기 제 2 전압의 제 2 제어 신호(CON_22)를 생성한다. 그리고, 나머지 제어 신호 생성부들(1350_3, ...)은 상기 제 2 전압의 제 1 제어 신호들(CON_13, ...) 및 제 2 제어 신호들(CON_23, ...)을 생성할 수 있다. 그러므로, 제 1 제어 신호(CON_12)에 연결된 연결부들(1330_3, 1330_4, ...)의 제 1 스위치(SW1)들 및 제 2 제어 신호(CON_21)에 연결된 연결부들(1330_1, ...)의 제 2 스위치(SW2)들은 인에이블된다. 그리고, 나머지 제 1 스위치(SW1)들 및 제 2 스위치(SW2)들은 디스에이블된다.
따라서, 제 1 비트라인 센스앰프(1320_1)는 제 1 메모리 셀 블록(1310_1)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1320_3)는 제 1 메모리 셀 블록(1310_3)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀의 데이터를 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1320_4)는 제 1 메모리 셀 블록(1310_5)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 그리고, 제 2 비트라인 센스앰프(1325_1)는 제 2 메모리 셀 블록(1315_1)의 제 3 메모리 셀(MC3)들 중 인에이블된 워드라인(WL)에 연결된 제 3 메모리 셀(MC3)의 데이터를 감지 증폭할 수 있다. 제 2 비트라인 센스앰프(1325_2)는 제 2 메모리 셀 블록(1315_3)의 제 3 메모리 셀(MC3)들 중 인에이블된 워드라인(WL)에 연결된 제 3 메모리 셀(MC3)의 데이터를 감지 증폭할 수 있다. 또한, 제 2 비트라인 센스앰프(1325_4)는 제 2 메모리 셀 블록(1315_5)의 제 3 메모리 셀(MC3)들 중 인에이블된 워드라인(WL)에 연결된 제 3 메모리 셀(MC3)의 데이터를 감지 증폭할 수 있다.
즉, 본 발명의 기술적 사상에 의한 일 실시예에 따를 경우, 복수의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 하나의 제 1 제어 신호만 상기 제 1 전압을 가지고 나머지 제 1 제어 신호들은 상기 제 2 전압을 가진다. 또한, 복수의 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 하나의 제 2 제어 신호만 상기 제 1 전압을 가지고 나머지 제 2 제어 신호들은 상기 제 2 전압을 가진다. 상기 제 1 전압을 가지는 제 1 제어 신호 및 제 2 제어 신호는 인에이블되는 워드라인의 어드레스에 따라 선택될 수 있다.
만약, 반도체 메모리 장치(1300)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블될 수 있다.
도 14는 도 13의 반도체 메모리 장치(1300)의 일 실시예에 따른 반도체 메모리 장치(1400)의 회로도이다.
도 13 및 도 14를 참조하면, 반도체 메모리 장치(1400)는 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...), 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...), 복수의 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...), 복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 및 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)을 구비할 수 있다. 도 13 및 도 14에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 13의 제 1 영역(SMCB1)은 도 14의 제 1 메모리 셀(MC1)들을 포함하고, 도 13의 제 2 영역(SMCB2)은 도 14의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 14의 제 1 메모리 셀 블록(1310_1)의 제 1 메모리 셀(MC1)들은 도 13의 메모리 셀 블록(1310_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 14의 제 1 메모리 셀 블록(1310_1)의 제 2 메모리 셀(MC2)들은 도 13의 메모리 셀 블록(1310_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 제 1 메모리 셀 블록(1310_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL11)과 연결되고, 메모리 셀 블록(1310_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL21)과 연결될 수 있다.
제 1 메모리 셀(MC1), 제 2 메모리 셀(MC2) 또는 제 3 메모리 셀(MC3)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 1 비트라인과 연결될 수 있다. 제 1 메모리 셀(MC1)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다. 제 2 메모리 셀(MC2)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 2 비트라인과 연결될 수 있다. 제 2 메모리 셀(MC2)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다. 그리고, 제 3 메모리 셀(MC3)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 3 비트라인과 연결될 수 있다. 제 3 메모리 셀(MC3)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다.
제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 및 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...)의 구성 및 연결 관계에 대하여는 도 13과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...) 각각은 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 즉, 복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...) 각각은 대응하는 제 1 메모리 셀 블록의 제 1 메모리 셀(MC1)의 데이터 또는 제 2 메모리 셀(MC2)의 데이터를 감지 증폭할 수 있다. 예를 들어, 제 1 비트라인 센스앰프(1320_3)는 제 1 메모리 셀 블록(1310_3)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL13)을 통하여 연결되거나 제 1 메모리 셀 블록(1310_3)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL3)을 통하여 연결될 수 있다. 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...) 및 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...)의 연결 관계에 대하여는 도 13과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 각각은 도 13과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 13에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 1 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
도 14에서는 도 13의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 예를 들어, 연결부(1330_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_11)에 응답하여 제 1 비트라인(BL11)과 제 1 비트라인 센스앰프(1320_1)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다. 연결부(1330_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_21)에 응답하여 제 1 비트라인 센스앰프(1320_1)에 연결된 글로벌 비트라인(GBL1)과 제 2 비트라인(BL21)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다.
도 14의 실시예와 같이 제 1 스위칭부(SW1)가 NMOS 트랜지스터인 경우, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 1 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다. 또한, 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 2 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다.
도 14에서는 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)의 구성 및 동작에 관하여는 도 13에서 상세하게 설명하였으므로 이하 상세한 설명은 생략한다.
이하에서는 도 13 및 도 14를 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(1300 또는 1400)의 동작에 관하여 설명한다.
복수의 제 1 메모리 셀들(MC1) 및 복수의 제 2 메모리 셀들(MC2) 각각은 대응하는 워드라인과 연결되어 있다. 복수의 워드라인들 중 하나의 워드라인이 인에이블되는 경우에 대하여 이하에서 설명한다. 설명의 편의상, 제 2 메모리 셀 블록(1315_2)의 하나의 제 3 메모리 셀(MC3), 제 1 메모리 셀 블록(1310_2)의 하나의 제 1 메모리 셀(MC1), 제 2 메모리 셀 블록(1315_4)의 하나의 제 3 메모리 셀(MC3), 제 1 메모리 셀 블록(1310_4)의 하나의 제 2 메모리 셀(MC2), 제 2 메모리 셀 블록(1315_6)의 하나의 제 3 메모리 셀(MC3) 및 제 1 메모리 셀 블록(1310_6)의 하나의 제 1 메모리 셀(MC1)에 공통으로 연결된 워드라인(WL)이 인에이블된다고 가정한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 인에이블되는 워드라인의 위치에 따라 반도체 메모리 장치(1300 또는 1400)는 이하에서 설명하는 방법과 유사하게 동작할 수 있다. 또한, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 1 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 온되고, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 2 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 오프된다고 가정한다. 또한, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 1 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 온되고, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 2 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 오프된다고 가정한다. 예를 들어, 도 14와 같이 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 하이 레벨의 전압이 되고 상기 제 2 전압은 로우 레벨의 전압이 될 수 있다.
인에이블되는 워드라인(WL)의 어드레스를 이용하여, 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...) 각각은 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 즉, 제어 신호 생성부(1350_1)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_11) 및 상기 제 2 전압의 제 2 제어 신호(CON_21)를 생성할 수 있다. 제어 신호 생성부(1350_2)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_12) 및 상기 제 1 전압의 제 2 제어 신호(CON_22)를 생성할 수 있다. 그리고, 제어 신호 생성부(1350_3)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 1 전압의 제 1 제어 신호(CON_13) 및 상기 제 2 전압의 제 2 제어 신호(CON_23)를 생성할 수 있다. 즉, 인에이블되는 워드라인(WL)과 연결된 제 1 메모리 셀(MC1)들에 연결되는 제 1 스위칭부(SW1)들을 제어하는 제 1 제어 신호(CON_13)는 상기 제 1 전압의 전압 레벨을 가질 수 있다. 또한, 인에이블되는 워드라인(WL)과 연결된 제 2 메모리 셀(MC2)들에 연결되는 제 2 스위칭부(SW2)들을 제어하는 제 2 제어 신호(CON_22)는 상기 제 1 전압의 전압 레벨을 가질 수 있다.
이상과 같은 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)의 동작에 의하여, 제 1 제어 신호(CON_13) 및 제 2 제어 신호(CON_22)만 상기 제 1 전압의 전압 레벨을 가지고, 나머지 제 1 제어 신호들(CON_11, CON_12, ...) 및 나머지 제 2 제어 신호들(CON_21, CON_23, ...)은 상기 제 2 전압의 전압 레벨을 가진다. 따라서, 제 1 제어 신호(CON_13)와 연결되는 연결부들(1330_2, 1330_6, ...)의 제 1 스위칭부(SW1)의 트랜지스터들 및 제 2 제어 신호(CON_22)와 연결되는 연결부들(1330_3, 1330_4, ...)의 제 2 스위칭부(SW2)의 트랜지스터들은 턴 온되고, 나머지 제 1 스위칭부(SW1)들의 트랜지스터들 및 나머지 제 2 스위칭부들(SW2)의 트랜지스터들은 턴 오프된다. 그러므로, 제 1 비트라인 센스앰프(1320_2)는 제 1 비트라인(BL12)과 연결되고, 제 1 비트라인 센스앰프(1320_3)는 제 2 비트라인(BL24) 및 제 2 비트라인(BL23)과 연결되며, 제 1 비트라인 센스앰프(1320_5)는 제 1 비트라인(BL16)과 연결된다.
제 2 비트라인 센스앰프(1325_1)는 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀 블록(1315_2)의 제 3 메모리 셀(MC3)의 데이터를 제 3 비트라인(BL32)을 통하여 전송받아 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1320_2)는 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀 블록(1310_2)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL12)을 통하여 전송받아 감지 증폭할 수 있다. 제 2 비트라인 센스앰프(1325_3)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(1315_4)의 제 3 메모리 셀(MC3)의 데이터를 제 3 비트라인(BL34)을 통하여 전송받아 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1320_3)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(1310_4)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL24) 및 글로벌 비트라인(GBL4)을 통하여 전송받아 감지 증폭할 수 있다. 제 2 비트라인 센스앰프(1325_4)는 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀 블록(1315_6)의 제 3 메모리 셀(MC3)의 데이터를 제 3 비트라인(BL36)을 통하여 전송받아 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1320_5)는 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀 블록(1310_6)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL16)을 통하여 전송받아 감지 증폭할 수 있다.
연결부들(1330_3, ...)의 제 2 스위칭부(SW2)도 인에이블되어 있으나, 제 2 비트라인들(BL23, ...)과 연결된 제 2 메모리 셀(MC2)들은 인에이블된 워드라인(WL)에 연결되어 있지 않으므로, 제 1 비트라인 센스앰프들(1320_3, ...)은 제 1 메모리 셀 블록들(1310_3, ...)의 제 2 메모리 셀(MC2)들의 데이터를 감지 증폭하지는 않는다.
만약, 반도체 메모리 장치(1300 또는 1400)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블되고, 반도체 메모리 장치(1300 또는 1400)는 프리차지 동작을 수행할 수 있다. 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 도 14와 같이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 높은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 높은 전압 레벨을 가질 수 있다. 만약, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 PMOS 트랜지스터인 경우에는, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 낮은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 낮은 전압 레벨을 가질 수 있다.
도 15는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(1500)의 블록도이다.
도 15를 참조하면, 반도체 메모리 장치(1500)는 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...), 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...), 복수의 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...), 복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...), 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...)을 구비할 수 있다.
도 13 내지 도 15에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 15의 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...), 복수의 제 2 메모리 셀 블록들(1315_1, 1315_2, 1315_3, 1315_4, 1315_5, 1315_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...), 복수의 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...), 복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...) 및 복수의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...)은 도 13과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 15의 복수의 제 1 메모리 셀 블록들(1310_1, 1310_2, 1310_3, 1310_4, 1310_5, 1310_6, ...) 및 복수의 연결부들(1330_1, 1330_2, 1330_3, 1330_4, 1330_5, 1330_6, ...)은 도 14와 같이 구현될 수 있으며, 이와 관련하여서는 도 14와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL3)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이에 형성될 수 있고, 쉴드 라인(SL4)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL1, SL2, SL5, SL6, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 예를 들어, 쉴드 라인(SL3)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 간의 커플링을 상쇄할 수 있고, 쉴드 라인(SL4)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 간의 커플링을 상쇄할 수 있다. 나머지 쉴드 라인들(SL1, SL2, SL5, SL6, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 간의 커플링을 상쇄할 수 있다.
도 13 내지 도 15의 반도체 메모리 장치(1300, 1400, 1500)는 오픈 비트라인 구조를 가지는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 도 13 내지 도 15의 반도체 메모리 장치(1300, 1400, 1500)가 폴디드 비트라인 구조를 가질 수도 있다. 예를 들어, 제 1 비트라인 센스앰프들(1320_1, 1320_2, 1320_3, 1320_4, 1320_5, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 1 비트라인 및 대응하는 제 2 비트라인 중 하나의 비트라인 및 다른 하나의 비트라인이 연결될 수 있다. 또한, 제 2 비트라인 센스앰프들(1325_1, 1325_2, 1325_3, 1325_4, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 3 비트라인 및 대응하는 다른 제 3 비트라인이 연결될 수 있다.
도 16은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(1600)의 블록도이다.
도 16을 참조하면, 반도체 메모리 장치(1600)는 복수의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...), 복수의 제 2 메모리 셀 블록들(1615_1, 1615_2, 1615_3, 1615_4, 1615_5, 1615_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...), 복수의 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...), 복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 및 복수의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...)을 구비할 수 있다.
도 16의 반도체 메모리 장치(1600)는 도 13의 반도체 메모리 장치(1300)와 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...)의 위치가 상이하고 나머지 구성요소들은 동일하다. 보다 구체적으로, 도 16의 반도체 메모리 장치(1600)의 제 2 스위칭부(SW2)들의 위치와 도 13의 반도체 메모리 장치(1300)의 제 2 스위칭부(SW2)들의 위치가 상이하다. 이하에서는, 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...)의 위치가 변경됨에 따라 도 13과 상이하게 된 부분에 대하여 설명하고, 나머지 부분들은 도 13과 동일하므로 상세한 설명을 생략한다.
복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프에 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 예를 들어, 연결부(1630_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_11)에 응답하여 제 1 비트라인(BL11)과 제 1 비트라인 센스앰프(1620_1)의 연결 여부를 제어할 수 있다. 연결부(1630_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_21)에 응답하여 제 2 비트라인(BL21)에 연결된 글로벌 비트라인(GBL1)과 제 1 비트라인 센스앰프(1620_1)의 연결 여부를 제어할 수 있다.
복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 각각에 포함된 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 하나만 인에이블되거나 둘 다 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 상기 제 1 제어 신호에 응답하여 디스에이블된 경우, 제 2 스위칭부(SW2)는 대응하는 상기 제 2 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 그리고, 제 2 스위칭부(SW2)가 상기 제 2 제어 신호에 응답하여 디스에이블된 경우, 제 1 스위칭부(SW1)는 대응하는 상기 제 1 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 인에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프를 연결하고, 제 1 스위칭부(SW1)가 디스에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결을 차단한다. 또한, 제 2 스위칭부(SW2)가 인에이블된 경우 제 2 스위칭부(SW2)는 대응하는 글로벌 비트라인과 대응하는 비트라인 센스앰프를 연결하고, 제 2 스위칭부(SW2)가 디스에이블된 경우 제 2 스위칭부(SW2)는 대응하는 글로벌 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결을 차단한다.
예를 들어, 제 1 메모리 셀 블록(1610_3)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 하나의 제 1 메모리 셀에 연결되어 있는 워드라인이 인에이블된 경우, 연결부(1630_3)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL13)과 제 1 비트라인 센스앰프(1320_3)를 연결하고, 연결부(1630_3)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 글로벌 비트라인(GBL3)과 대응하는 제 1 비트라인 센스앰프(1620_3)의 연결을 차단할 수 있다.
제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 대응하는 제 1 비트라인 센스앰프와 대응하는 제 1 메모리 셀 블록 사이에 형성될 수 있다. 즉, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 상기 제 1 메모리 셀 블록의 에지(edge)에 형성될 수 있다. 도 13은 제 2 스위칭부(SW2)가 대응하는 메모리 셀 블록의 중앙에 대응하는 위치에 형성되는 경우에 대한 실시예이고, 도 16은 제 2 스위칭부(SW2)가 대응하는 메모리 셀 블록의 에지에 형성되는 경우에 대한 실시예이다. 예를 들어, 연결부(1630_3)의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 제 1 비트라인 센스앰프(1620_3)와 제 1 메모리 셀 블록(1610_3) 사이에 형성될 수 있다. 다른 예로, 연결부(1630_4)의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 제 1 비트라인 센스앰프(1620_3)와 제 1 메모리 셀 블록(1610_4) 사이에 형성될 수 있다.
제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28, ...) 각각에 연결된 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 중 대응하는 연결부의 제 2 스위칭부(SW2)를 통하여 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...) 중 대응하는 비트라인 센스앰프와 연결되거나 연결되지 않을 수 있다. 예를 들어, 제 2 비트라인(BL21)에 연결된 글로벌 비트라인(GBL1)은 연결부(1630_1)의 제 2 스위칭부(SW2)를 통하여 제 1 비트라인 센스앰프(1620_1)와 연결되거나 연결되지 않을 수 있다.
도 17은 도 16의 반도체 메모리 장치(1600)의 일 실시예에 따른 반도체 메모리 장치(1700)의 회로도이다.
도 16 및 도 17을 참조하면, 반도체 메모리 장치(1700)는 복수의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...), 복수의 제 2 메모리 셀 블록들(1615_1, 1615_2, 1615_3, 1615_4, 1615_5, 1615_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...), 복수의 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...), 복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 및 복수의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...)을 구비할 수 있다. 도 16 및 도 17에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 16의 제 1 영역(SMCB1)은 도 17의 제 1 메모리 셀(MC1)들을 포함하고, 도 16의 제 2 영역(SMCB2)은 도 17의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 17의 제 1 메모리 셀 블록(1610_1)의 제 1 메모리 셀(MC1)들은 도 16의 제 1 메모리 셀 블록(1610_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 17의 제 1 메모리 셀 블록(1610_1)의 제 2 메모리 셀(MC2)들은 도 16의 제 1 메모리 셀 블록(1610_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 제 1 메모리 셀 블록(1610_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL11)과 연결되고, 제 1 메모리 셀 블록(1610_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL21)과 연결될 수 있다.
제 1 메모리 셀(MC1), 제 2 메모리 셀(MC2) 또는 제 3 메모리 셀(MC3)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1), 제 2 메모리 셀(MC2) 및 제 3 메모리 셀(MC3)의 구성에 대하여는 도 14와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다. 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...) 및 제 2 메모리 셀 블록들(1615_1, 1615_2, 1615_3, 1615_4, 1615_5, 1615_6, ...)의 구성 및 연결 관계에 대하여는 도 16과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...) 각각은 복수의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 복수의 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...) 각각은 복수의 제 2 메모리 셀 블록들(1615_1, 1615_2, 1615_3, 1615_4, 1615_5, 1615_6, ...) 중 대응하는 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)과 연결될 수 있다. 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...) 및 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...)의 연결 관계에 대하여는 도 16과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 각각은 도 16과 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 16에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결 여부를 제어할 수 있다.
도 17에서는 도 16의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 예를 들어, 연결부(1630_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL11)과 제 1 비트라인 센스앰프(1620_1)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다. 연결부(1630_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_21)에 응답하여 제 2 비트라인(BL21)에 연결된 글로벌 비트라인(GBL1)과 제 1 비트라인 센스앰프(1620_1)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다.
도 17의 실시예와 같이 제 1 스위칭부(SW1)가 NMOS 트랜지스터인 경우, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 1 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다. 또한, 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 2 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다.
도 17에서는 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...)의 구성 및 동작에 관하여는 도 13과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 16의 반도체 메모리 장치(1600) 및 도 17의 메모리 장치(1700)는 도 13 의 반도체 메모리 장치(1300) 및 도 14의 반도체 메모리 장치(1400)와 제 2 스위칭부(SW2)의 위치가 상이할 뿐 동일하게 동작하므로, 도 16의 반도체 메모리 장치(1600) 및 도 17의 메모리 장치(1700)의 동작에 관한 상세한 설명은 생략한다.
도 18은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(1800)의 블록도이다.
도 18을 참조하면, 반도체 메모리 장치(1800)는 복수의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...), 복수의 제 2 메모리 셀 블록들(1615_1, 1615_2, 1615_3, 1615_4, 1615_5, 1615_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...), 복수의 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...), 복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...), 복수의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...)을 구비할 수 있다.
도 16 내지 도 18에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 18의 복수의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...), 복수의 제 2 메모리 셀 블록들(1615_1, 1615_2, 1615_3, 1615_4, 1615_5, 1615_6, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, ...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, BL35, BL36, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...), 복수의 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...), 복수의 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...), 복수의 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...) 및 복수의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...)은 도 16과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 18의 제 1 메모리 셀 블록들(1610_1, 1610_2, 1610_3, 1610_4, 1610_5, 1610_6, ...) 및 연결부들(1630_1, 1630_2, 1630_3, 1630_4, 1630_5, 1630_6, ...)은 도 17과 같이 구현될 수 있으며, 이와 관련하여서는 도 17과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL3)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이에 형성될 수 있고, 쉴드 라인(SL4)은 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL6) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL1, SL2, SL5, SL6, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...)에 대하여는 도 15와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 16 내지 도 18의 반도체 메모리 장치(1600, 1700, 1800)는 오픈 비트라인 구조를 가지는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 도 16 내지 도 18의 반도체 메모리 장치(1600, 1700, 1800)가 폴디드 비트라인 구조를 가질 수도 있다. 예를 들어, 제 1 비트라인 센스앰프들(1620_1, 1620_2, 1620_3, 1620_4, 1620_5, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 1 비트라인 및 대응하는 제 2 비트라인 중 하나의 비트라인 및 다른 하나의 비트라인이 연결될 수 있다. 또한, 제 2 비트라인 센스앰프들(1625_1, 1625_2, 1625_3, 1625_4, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 3 비트라인 및 대응하는 다른 제 3 비트라인이 연결될 수 있다.
도 19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(1900)의 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(1900)는 복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...), 복수의 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...), 복수의 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, ...), 복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 및 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)을 구비할 수 있다.
복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 각각은 복수의 제 1 메모리 셀들을 포함하는 제 1 영역(SMCB1) 및 복수의 제 2 메모리 셀들을 포함하는 제 2 영역(SMCB2)을 포함할 수 있다. 복수의 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...) 각각은 복수의 제 3 메모리 셀(MC3)들을 포함할 수 있다. 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...) 각각은 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들과 연결될 수 있다. 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...) 각각은 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 중 대응하는 제 1 메모리 셀 블록의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들과 연결될 수 있다. 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 중 대응하는 글로벌 비트라인과 연결될 수 있다. 제 3 비트라인들(BL31, BL32, BL33, BL34, ...) 각각은 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...) 중 대응하는 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)들과 연결될 수 있다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(1900)는 계층적 비트라인(hierarchial bitline) 구조와 일반적인 비트라인 구조를 동시에 가질 수 있다.
예를 들어, 제 1 메모리 셀 블록(1910_1)의 제 1 영역(SMCB1)은 제 1 비트라인(BL12)에 연결되는 상기 제 1 메모리 셀들을 포함할 수 있다. 그리고, 제 1 메모리 셀 블록(1910_1)의 제 2 영역(SMCB2)은 제 2 비트라인(BL22)에 연결되는 상기 제 2 메모리 셀들을 포함할 수 있다. 제 1 영역(SMCB1)에 포함된 상기 제 1 메모리 셀들 및 제 2 영역(SMCB2)에 포함된 상기 제 2 메모리 셀들은 도 20에 도시되어 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따를 경우, 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 각각의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 상기 메모리 셀 블록의 절반의 크기를 가질 수 있다. 다만, 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)이 상기 제 1 메모리 셀 블록의 절반의 크기를 가지는 경우로 본 발명이 한정되는 것은 아니며, 상기 제 1 메모리 셀 블록을 다른 크기의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)으로 분할할 수도 있다.
도 19의 실시예는 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 중 두 개의 제 1 메모리 셀 블록들과 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...) 중 하나의 제 2 메모리 셀 블록이 제 1 방향으로 교차로 배치되는 경우에 관한 것이다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 적어도 하나의 제 1 메모리 셀 블록과 적어도 하나의 제 2 메모리 셀 블록이 상기 제 1 방향으로 교차로 배치될 수 있다. 도 19의 실시예에서, 제 1 메모리 셀 블록들(1910_1, 1910_2)과 제 2 메모리 셀 블록(1315_1)은 상기 제 1 방향으로 배치될 수 있고, 제 2 메모리 셀 블록(1315_1)과 제 1 메모리 셀 블록들(1910_5, 1910_7)은 상기 제 1 방향으로 배치될 수 있다. 또한, 제 1 메모리 셀 블록들(1910_3, 1910_4)과 제 2 메모리 셀 블록(1315_2)은 상기 제 1 방향으로 배치될 수 있고, 제 2 메모리 셀 블록(1315_2)과 제 1 메모리 셀 블록들(1910_6, 1910_8)은 상기 제 1 방향으로 배치될 수 있다.
복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 각각에 포함된 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 즉, 하나의 제 1 메모리 셀 블록에 포함되는 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다. 예를 들어, 제 1 메모리 셀 블록(1310_2)의 제 1 영역(SMCB1) 및 제 2 영역(SMCB2)은 제 2 방향으로 인접하게 배치될 수 있다.
상기 제 2 방향은 상기 제 1 방향과 평행하지 않은 방향이거나 상기 제 1 방향과 수직 방향일 수 있다. 예를 들어, 상기 제 1 방향은 컬럼(column) 방향일 수 있고, 상기 제 2 방향은 로우(row) 방향일 수 있다.
복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...) 각각은 복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)과 연결될 수 있다. 복수의 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, ...) 각각은 복수의 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...) 중 대응하는 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)과 연결될 수 있다.
반도체 메모리 장치(1900)는 도 19에 도시된 것과 같이 오픈 비트라인(open bitline) 구조를 가질 수 있다. 즉, 도 19의 실시예에서 복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...) 각각은 인접한 제 1 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)의 메모리 셀의 데이터가 입력되는 입력단 및 반대 방향으로 인접한 제 1 메모리 셀 블록의 제 1 영역(SMCB1) 또는 제 2 영역(SMCB2)의 메모리 셀의 데이터가 입력되는 반전 입력단을 구비할 수 있다. 예를 들어, 제 1 비트라인 센스앰프(1920_2)의 입력단에는 제 1 비트라인(BL12)이 연결되거나 글로벌 비트라인(GBL2)을 통하여 제 2 비트라인(BL22)이 연결될 수 있고, 제 1 비트라인 센스앰프(1920_2)의 반전 입력단에는 제 1 비트라인(BL13)이 연결되거나 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있다. 또는, 반대로 제 1 비트라인 센스앰프(1920_2)의 반전 입력단에는 제 1 비트라인(BL12)이 연결되거나 글로벌 비트라인(GBL2)을 통하여 제 2 비트라인(BL22)이 연결될 수 있고, 제 1 비트라인 센스앰프(1920_2)의 입력단에는 제 1 비트라인(BL13)이 연결되거나 글로벌 비트라인(GBL3)을 통하여 제 2 비트라인(BL23)이 연결될 수 있다.
또한, 복수의 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, ...) 각각은 인접한 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)의 데이터가 입력되는 입력단 및 반대 방향으로 인접한 제 2 메모리 셀 블록의 제 3 메모리 셀의 데이터가 입력되는 반전 입력단을 구비할 수 있다. 예를 들어, 제 2 비트라인 센스앰프(1925_1)의 입력단에는 제 3 비트라인(BL31)이 연결될 수 있고, 제 2 비트라인 센스앰프(1925_1)의 반전 입력단에는 제 3 비트라인(BL32)이 연결될 수 있다. 또는, 반대로 제 2 비트라인 센스앰프(1925_1)의 반전 입력단에는 제 3 비트라인(BL31)이 연결될 수 있고, 제 2 비트라인 센스앰프(1925_1)의 입력단에는 제 3 비트라인(BL32)이 연결될 수 있다.
복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다. 예를 들어, 연결부(1930_5)는 제 1 제어 신호(CON_11)에 응답하여 제 1 비트라인(BL15)을 비트라인 센스앰프(1920_4)에 연결하거나 제 2 제어 신호(CON_21)에 응답하여 글로벌 비트라인(GBL5)을 통하여 제 2 비트라인(BL25)을 제 1 비트라인 센스앰프(1920_4)에 연결할 수 있다.
복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 1 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
예를 들어, 연결부(1930_5)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_11)에 응답하여 제 1 비트라인(BL15)과 제 1 비트라인 센스앰프(1920_4)의 연결 여부를 제어할 수 있다. 연결부(1930_5)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_21)에 응답하여 제 1 비트라인 센스앰프(1920_4)에 연결된 글로벌 비트라인(GBL5)과 제 2 비트라인(BL25)의 연결 여부를 제어할 수 있다.
복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 각각에 포함된 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 하나만 인에이블되거나 둘 다 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 상기 제 1 제어 신호에 응답하여 디스에이블된 경우, 제 2 스위칭부(SW2)는 대응하는 상기 제 2 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 그리고, 제 2 스위칭부(SW2)가 상기 제 2 제어 신호에 응답하여 디스에이블된 경우, 제 1 스위칭부(SW1)는 대응하는 상기 제 1 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 인에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프를 연결하고, 제 1 스위칭부(SW1)가 디스에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결을 차단한다. 또한, 제 2 스위칭부(SW2)가 인에이블된 경우 제 2 스위칭부(SW2)는 대응하는 제 2 비트라인과 대응하는 제 1 글로벌 비트라인을 연결하고, 제 2 스위칭부(SW2)가 디스에이블된 경우 제 2 스위칭부(SW2)는 대응하는 제 2 비트라인과 대응하는 글로벌 비트라인의 연결을 차단한다.
예를 들어, 제 1 메모리 셀 블록(1910_1)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 하나의 제 1 메모리 셀에 연결되어 있는 워드라인이 인에이블된 경우, 연결부(1930_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 제 1 비트라인 센스앰프(1920_2)를 연결하고, 연결부(1930_2)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 2 비트라인(BL22)과 글로벌 비트라인(GBL2)의 연결을 차단할 수 있다.
제 1 스위칭부(SW1)는 대응하는 제 1 비트라인 센스앰프와 대응하는 메모리 셀 블록 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 대응하는 메모리 셀 블록의 중앙에 대응하는 위치에 형성될 수 있다. 즉, 제 1 스위칭부(SW1)는 대응하는 메모리 셀 블록의 에지(edge)에 형성될 수 있다. 예를 들어, 연결부(1930_1)의 제 1 스위칭부(SW1)는 제 1 비트라인 센스앰프(1920_2)와 제 1 메모리 셀 블록(1910_1) 사이에 형성될 수 있고, 제 2 스위칭부(SW2)는 제 1 메모리 셀 블록(1910_1)의 중앙에 대응하는 위치에 형성될 수 있다.
제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28, ...) 각각은 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 중 대응하는 연결부의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 중 대응하는 글로벌 비트라인과 연결되거나 연결되지 않을 수 있다. 예를 들어, 제 2 비트라인(BL22)은 연결부(1930_1)의 제 2 스위칭부(SW2)를 통하여 글로벌 비트라인(GBL2)과 연결되거나 연결되지 않을 수 있다.
글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 폴리(poly) 라인일 수도 있고, 메탈(metal) 라인일 수 있다. 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)은 상기 제 1 비트라인들, 상기 제 2 비트라인들 및 상기 제 3 비트라인들이 형성되는 레이어(layer)와 다른 레이어 상에 형성될 수 있다. 즉, 상기 제 1 내지 제 3 비트라인들은 동일한 제 1 레이어 상에 형성될 수 있고, 상기 글로벌 비트라인들은 상기 제 1 레이어와 다른 제 2 레이어 상에 형성될 수 있다. 상기 제 2 레이어 상에 형성되는 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 대응하는 제 1 비트라인과 동일한 위치 및 대응하는 제 2 비트라인과 동일한 위치 사이에 형성될 수 있다. 예를 들어, 글로벌 비트라인(GBL1)은 상기 제 2 레이어 상에서 제 1 비트라인(BL11) 또는 제 2 비트라인(BL22)과 동일한 위치에 형성될 수 있다. 또는, 글로벌 비트라인(GBL1)은 상기 제 2 레이어 상에서 제 1 비트라인(BL11)과 동일한 위치와 제 2 비트라인(BL22)과 동일한 위치 사이에서 형성될 수 있다. 만약, 글로벌 비트라인(GBL1)이 상기 제 2 레이어 상에서 제 2 비트라인(BL22)과 동일한 위치에 형성되는 경우, 글로벌 비트라인(GBL5)은 상기 제 2 레이어 상에서 제 1 비트라인(BL15)과 동일한 위치에 형성될 수 있다. 또한, 글로벌 비트라인(GBL2)이 상기 제 2 레이어 상에서 제 2 비트라인(BL21)과 동일한 위치에 형성되는 경우, 글로벌 비트라인(GBL7)은 상기 제 2 레이어 상에서 제 1 비트라인(BL17)과 동일한 위치에 형성될 수 있다. 동일한 방법으로 나머지 글로벌 비트라인들(GBL3, GBL4, GBL6, GBL8, ...)도 상기 제 2 레이어 상에서 형성될 수 있다.
제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28, ...) 및 제 3 비트라인들(BL31, BL32, BL33, BL34, ...)을 구별하지 않고 로컬 비트라인들이라고 명명하는 경우, 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)의 피치(pitch)는 상기 로컬 비트라인들의 피치의 3 배가 될 수 있다.
복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 예를 들어, 제어 신호 생성부(1950_1)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_11) 및 제 2 제어 신호(CON_21)를 생성할 수 있다. 또한, 제어 신호 생성부(1950_2)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_12) 및 제 2 제어 신호(CON_22)를 생성할 수 있고, 제어 신호 생성부(1950_3)는 로우 어드레스(RA)를 이용하여 제 1 제어 신호(CON_13) 및 제 2 제어 신호(CON_23)를 생성할 수 있다.
제 1 메모리 셀 블록(1910_1)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀, 제 1 메모리 셀 블록(1910_2)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀, 제 2 메모리 셀 블록(1915_1)의 제 3 메모리 셀(MC3), 제 1 메모리 셀 블록(1910_5)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀, 제 1 메모리 셀 블록(1910_7)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀 및 제 2 메모리 셀 블록(1915_3)의 제 3 메모리 셀(MC3)에 연결되는 워드라인이 인에이블되었다고 가정한다. 그리고, 제 1 스위칭부(SW1)는 제 1 제어 신호들(CON_11, CON_12, CON13, ...) 중 대응하는 제 1 제어 신호가 제 1 전압인 경우 인에이블되고 제 2 전압인 경우 디스에이블된다고 가정한다. 또한, 제 2 스위칭부(SW2)는 제 2 제어 신호들(CON_21, CON_22, CON23, ...) 중 대응하는 제 2 제어 신호가 제 1 전압인 경우 인에이블되고 제 2 전압인 경우 디스에이블된다고 가정한다.
이 경우, 제어 신호 생성부(1950_1)는 로우 어드레스(RA)에 응답하여 제 2 전압의 제 1 제어 신호(CON_11)를 생성하고, 제 1 전압의 제 2 제어 신호(CON_21)를 생성한다. 그리고, 제어 신호 생성부(1350_2)는 로우 어드레스(RA)에 응답하여 상기 제 1 전압의 제 1 제어 신호(CON_12) 및 상기 제 2 전압의 제 2 제어 신호(CON_22)를 생성한다. 그리고, 나머지 제어 신호 생성부들(1350_3, ...)은 상기 제 2 전압의 제 1 제어 신호들(CON_13, ...) 및 제 2 제어 신호들(CON_23, ...)을 생성할 수 있다. 그러므로, 제 1 제어 신호(CON_12)에 연결된 연결부들(1930_1, 1930_7, ...)의 제 1 스위치(SW1)들 및 제 2 제어 신호(CON_21)에 연결된 연결부들(1930_2, 1930_5, ...)의 제 2 스위치(SW2)들은 인에이블된다. 그리고, 나머지 제 1 스위치(SW1)들 및 제 2 스위치(SW2)들은 디스에이블된다.
따라서, 제 1 비트라인 센스앰프(1920_1)는 제 1 메모리 셀 블록(1910_2)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1920_2)는 제 1 메모리 셀 블록(1910_1)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀의 데이터를 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1920_4)는 제 1 메모리 셀 블록(1910_5)의 제 2 영역(SMCB2)의 상기 제 2 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀의 데이터를 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1920_6)는 제 1 메모리 셀 블록(1910_7)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀의 데이터를 감지 증폭할 수 있다. 그리고, 제 2 비트라인 센스앰프(1925_1)는 제 2 메모리 셀 블록(1915_1)의 제 3 메모리 셀(MC3)들 중 인에이블된 워드라인(WL)에 연결된 제 3 메모리 셀(MC3)의 데이터를 감지 증폭할 수 있다. 제 2 비트라인 센스앰프(1925_2)는 제 2 메모리 셀 블록(1915_3)의 제 3 메모리 셀(MC3)들 중 인에이블된 워드라인(WL)에 연결된 제 3 메모리 셀(MC3)의 데이터를 감지 증폭할 수 있다.
즉, 본 발명의 기술적 사상에 의한 일 실시예에 따를 경우, 복수의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 하나의 제 1 제어 신호만 상기 제 1 전압을 가지고 나머지 제 1 제어 신호들은 상기 제 2 전압을 가진다. 또한, 복수의 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 하나의 제 2 제어 신호만 상기 제 1 전압을 가지고 나머지 제 2 제어 신호들은 상기 제 2 전압을 가진다. 상기 제 1 전압을 가지는 제 1 제어 신호 및 제 2 제어 신호는 인에이블되는 워드라인의 어드레스에 따라 선택될 수 있다.
만약, 반도체 메모리 장치(1900)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블될 수 있다.
도 20은 도 19의 반도체 메모리 장치(1900)의 일 실시예에 따른 반도체 메모리 장치(2000)의 회로도이다.
도 19 및 도 20을 참조하면, 반도체 메모리 장치(2000)는 복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...), 복수의 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...), 복수의 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, ...), 복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 및 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)을 구비할 수 있다. 도 19 및 도 20에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 19의 제 1 영역(SMCB1)은 도 20의 제 1 메모리 셀(MC1)들을 포함하고, 도 19의 제 2 영역(SMCB2)은 도 20의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 20의 제 1 메모리 셀 블록(1910_1)의 제 1 메모리 셀(MC1)들은 도 19의 메모리 셀 블록(1910_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 20의 제 1 메모리 셀 블록(1910_1)의 제 2 메모리 셀(MC2)들은 도 19의 메모리 셀 블록(1910_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 제 1 메모리 셀 블록(1910_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL12)과 연결되고, 메모리 셀 블록(1910_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL22)과 연결될 수 있다.
제 1 메모리 셀(MC1), 제 2 메모리 셀(MC2) 또는 제 3 메모리 셀(MC3)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 1 비트라인과 연결될 수 있다. 제 1 메모리 셀(MC1)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다. 제 2 메모리 셀(MC2)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 2 비트라인과 연결될 수 있다. 제 2 메모리 셀(MC2)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다. 그리고, 제 3 메모리 셀(MC3)의 상기 트랜지스터의 게이트 및 제 1 단은 각각 대응하는 워드라인 및 대응하는 제 3 비트라인과 연결될 수 있다. 제 3 메모리 셀(MC3)의 상기 커패시터는 상기 트랜지스터의 제 2 단과 접지전압원 사이에 연결될 수 있다.
제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 및 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...)의 구성 및 연결 관계에 대하여는 도 19와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...) 각각은 복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 즉, 복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...) 각각은 대응하는 제 1 메모리 셀 블록의 제 1 메모리 셀(MC1)의 데이터 또는 제 2 메모리 셀(MC2)의 데이터를 감지 증폭할 수 있다. 예를 들어, 제 1 비트라인 센스앰프(1920_2)는 제 1 메모리 셀 블록(1910_1)의 제 1 메모리 셀(MC1)과 제 1 비트라인(BL12)을 통하여 연결되거나 제 1 메모리 셀 블록(1910_1)의 제 2 메모리 셀(MC2)과 제 2 비트라인(BL22) 및 글로벌 비트라인(GBL2)을 통하여 연결될 수 있다. 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...) 및 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, 1925_4, 1925_5, 1925_6, 1925_7, 1925_8, ...)의 연결 관계에 대하여는 도 19와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 각각은 도 19와 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 19에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 1 비트라인 센스앰프에 연결된 상기 글로벌 비트라인과 대응하는 제 2 비트라인의 연결 여부를 제어할 수 있다.
도 20에서는 도 19의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 예를 들어, 연결부(1930_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 제 1 비트라인 센스앰프(1920_2)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다. 연결부(1930_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 1 비트라인 센스앰프(1920_2)에 연결된 글로벌 비트라인(GBL2)과 제 2 비트라인(BL22)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다.
도 20의 실시예와 같이 제 1 스위칭부(SW1)가 NMOS 트랜지스터인 경우, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 1 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다. 또한, 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 2 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다.
도 20에서는 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)의 구성 및 동작에 관하여는 도 19에서 상세하게 설명하였으므로 이하 상세한 설명은 생략한다.
이하에서는 도 19 및 도 20을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(1900 또는 2000)의 동작에 관하여 설명한다.
복수의 제 1 메모리 셀들(MC1) 및 복수의 제 2 메모리 셀들(MC2) 각각은 대응하는 워드라인과 연결되어 있다. 복수의 워드라인들 중 하나의 워드라인이 인에이블되는 경우에 대하여 이하에서 설명한다. 설명의 편의상, 제 1 메모리 셀 블록(1910_13)의 하나의 제 1 메모리 셀(MC1), 제 1 메모리 셀 블록(1910_4)의 하나의 제 2 메모리 셀(MC2), 제 2 메모리 셀 블록(1915_2)의 하나의 제 3 메모리 셀(MC3), 제 1 메모리 셀 블록(1910_6)의 하나의 제 2 메모리 셀(MC2), 제 1 메모리 셀 블록(1310_8)의 하나의 제 1 메모리 셀(MC1) 및 제 2 메모리 셀 블록(1915_4)의 하나의 제 3 메모리 셀(MC3)에 공통으로 연결된 워드라인(WL)이 인에이블된다고 가정한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 인에이블되는 워드라인의 위치에 따라 반도체 메모리 장치(1900 또는 2000)는 이하에서 설명하는 방법과 유사하게 동작할 수 있다. 또한, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 1 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 온되고, 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 각각이 제 2 전압인 경우 대응하는 제 1 스위칭부(SW1)들의 트랜지스터들은 턴 오프된다고 가정한다. 또한, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 1 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 온되고, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 각각이 제 2 전압인 경우 대응하는 제 2 스위칭부(SW2)들의 트랜지스터들은 턴 오프된다고 가정한다. 예를 들어, 도 20과 같이 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 하이 레벨의 전압이 되고 상기 제 2 전압은 로우 레벨의 전압이 될 수 있다.
인에이블되는 워드라인(WL)의 어드레스를 이용하여, 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...) 각각은 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 즉, 제어 신호 생성부(1950_1)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_11) 및 상기 제 2 전압의 제 2 제어 신호(CON_21)를 생성할 수 있다. 제어 신호 생성부(1950_2)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 2 전압의 제 1 제어 신호(CON_12) 및 상기 제 1 전압의 제 2 제어 신호(CON_22)를 생성할 수 있다. 그리고, 제어 신호 생성부(1950_3)는 인에이블되는 워드라인(WL)의 어드레스를 이용하여 상기 제 1 전압의 제 1 제어 신호(CON_13) 및 상기 제 2 전압의 제 2 제어 신호(CON_23)를 생성할 수 있다. 즉, 인에이블되는 워드라인(WL)과 연결된 제 1 메모리 셀(MC1)들에 연결되는 제 1 스위칭부(SW1)들을 제어하는 제 1 제어 신호(CON_12)는 상기 제 1 전압의 전압 레벨을 가질 수 있다. 또한, 인에이블되는 워드라인(WL)과 연결된 제 2 메모리 셀(MC2)들에 연결되는 제 2 스위칭부(SW2)들을 제어하는 제 2 제어 신호(CON_23)는 상기 제 1 전압의 전압 레벨을 가질 수 있다.
이상과 같은 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)의 동작에 의하여, 제 1 제어 신호(CON_12) 및 제 2 제어 신호(CON_23)만 상기 제 1 전압의 전압 레벨을 가지고, 나머지 제 1 제어 신호들(CON_11, CON_13, ...) 및 나머지 제 2 제어 신호들(CON_21, CON_22, ...)은 상기 제 2 전압의 전압 레벨을 가진다. 따라서, 제 1 제어 신호(CON_12)와 연결되는 연결부들(1930_1, 1930_3, 1930_7, 1930_8, ...)의 제 1 스위칭부(SW1)의 트랜지스터들 및 제 2 제어 신호(CON_23)와 연결되는 연결부들(1930_4, 1930_6, ...)의 제 2 스위칭부(SW2)의 트랜지스터들은 턴 온되고, 나머지 제 1 스위칭부(SW1)들의 트랜지스터들 및 나머지 제 2 스위칭부들(SW2)의 트랜지스터들은 턴 오프된다. 그러므로, 제 1 비트라인 센스앰프(1920_2)는 제 1 비트라인(BL12) 및 제 1 비트라인(BL14)과 연결되고, 제 1 비트라인 센스앰프(1920_3)는 제 2 비트라인(BL23)과 연결된다. 그리고, 제 1 비트라인 센스앰프(1920_5)는 제 2 비트라인(BL26)과 연결되고, 제 1 비트라인 센스앰프(1920_6)는 제 1 비트라인(BL17) 및 제 1 비트라인(BL18)과 연결된다.
제 1 비트라인 센스앰프(1920_2)는 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀 블록(1910_3)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL14)을 통하여 전송받아 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1920_3)는 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀 블록(1910_4)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL23) 및 글로벌 비트라인(GBL4)을 통하여 전송받아 감지 증폭할 수 있다. 제 2 비트라인 센스앰프(1925_1)는 인에이블된 워드라인(WL)에 연결된 제 2 메모리 셀 블록(1915_2)의 제 3 메모리 셀(MC3)의 데이터를 제 3 비트라인(BL32)을 통하여 전송받아 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1920_5)는 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀 블록(1910_6)의 제 2 메모리 셀(MC2)의 데이터를 제 2 비트라인(BL26) 및 글로벌 비트라인(GBL6)을 통하여 전송받아 감지 증폭할 수 있다. 제 1 비트라인 센스앰프(1920_6)는 인에이블된 워드라인(WL)에 연결된 제 1 메모리 셀 블록(1910_8)의 제 1 메모리 셀(MC1)의 데이터를 제 1 비트라인(BL18)을 통하여 전송받아 감지 증폭할 수 있다. 제 2 비트라인 센스앰프(1925_3)는 인에이블된 워드라인(WL)에 연결된 메모리 셀 블록(1915_4)의 제 3 메모리 셀(MC3)의 데이터를 제 3 비트라인(BL34)을 통하여 전송받아 감지 증폭할 수 있다.
연결부들(1930_1, 1930_7, ...)의 제 1 스위칭부(SW1)도 인에이블되어 있으나, 제 1 비트라인들(BL12, BL17, ...)과 연결된 제 1 메모리 셀(MC1)들은 인에이블된 워드라인(WL)에 연결되어 있지 않으므로, 제 1 비트라인 센스앰프들(1920_2, 1920_6, ...)은 제 1 메모리 셀 블록들(1910_1, 1910_7, , ...)의 제 1 메모리 셀(MC1)들의 데이터를 감지 증폭하지는 않는다.
만약, 반도체 메모리 장치(1900 또는 2000)가 프리차지 동작을 수행하는 경우에는, 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)은 제 3 전압의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)을 생성할 수 있다. 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)이 상기 제 3 전압인 경우, 제 1 스위칭부(SW1)들 및 제 2 스위칭부(SW2)들은 모두 인에이블되고, 반도체 메모리 장치(1900 또는 2000)는 프리차지 동작을 수행할 수 있다. 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 도 20과 같이 NMOS 트랜지스터인 경우, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 높은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 높은 전압 레벨을 가질 수 있다. 만약, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 PMOS 트랜지스터인 경우에는, 상기 제 1 전압은 상기 제 2 전압 및 상기 제 3 전압보다 낮은 전압 레벨을 가지고, 상기 제 3 전압은 상기 제 2 전압보다 낮은 전압 레벨을 가질 수 있다.
도 21은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(2100)의 블록도이다.
도 21을 참조하면, 반도체 메모리 장치(2100)는 복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...), 복수의 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...), 복수의 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, ...), 복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...), 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, ...)을 구비할 수 있다.
도 19 내지 도 21에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 21의 복수의 제 1 메모리 셀 블록들(1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...), 복수의 제 2 메모리 셀 블록들(1915_1, 1915_2, 1915_3, 1915_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...), 복수의 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, ...), 복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...) 및 복수의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...)은 도 19와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 20의 복수의 제 1 메모리 셀 블록들((1910_1, 1910_2, 1910_3, 1910_4, 1910_5, 1910_6, 1910_7, 1910_8, ...) 및 복수의 연결부들(1930_1, 1930_2, 1930_3, 1930_4, 1930_5, 1930_6, 1930_7, 1930_8, ...)은 도 19와 같이 구현될 수 있으며, 이와 관련하여서는 도 19와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, SL5, SL6, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL1)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이 및 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL7) 사이에 형성될 수 있고, 쉴드 라인(SL2)은 글로벌 비트라인(GBL4)과 글로벌 비트라인(GBL6) 사이 및 글로벌 비트라인(GBL3)과 글로벌 비트라인(GBL8) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL3, SL4, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 예를 들어, 쉴드 라인(SL1)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 간의 커플링 및 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL7) 사이의 커플링을 상쇄할 수 있고, 쉴드 라인(SL2)은 글로벌 비트라인(GBL4)과 글로벌 비트라인(GBL6) 간의 커플링 및 글로벌 비트라인(GBL3)과 글로벌 비트라인(GBL8) 사이의 커플링을 상쇄할 수 있다. 나머지 쉴드 라인들(SL3, SL4, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 간의 커플링을 상쇄할 수 있다.
도 19 내지 도 21의 반도체 메모리 장치(1900, 2000, 2100)는 오픈 비트라인 구조를 가지는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 도 19 내지 도 21의 반도체 메모리 장치(1900, 2000, 2100)가 폴디드 비트라인 구조를 가질 수도 있다. 예를 들어, 제 1 비트라인 센스앰프들((1920_1, 1920_2, 1920_3, 1920_4, 1920_5, 1920_6, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 1 비트라인 및 대응하는 제 2 비트라인 중 하나의 비트라인 및 다른 하나의 비트라인이 연결될 수 있다. 또한, 제 2 비트라인 센스앰프들(1925_1, 1925_2, 1925_3, 1925_4, 1925_5, 1925_6, 1925_7, 1925_8, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 3 비트라인 및 대응하는 다른 제 3 비트라인이 연결될 수 있다.
도 22는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(2200)의 블록도이다.
도 22를 참조하면, 반도체 메모리 장치(2200)는 복수의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...), 복수의 제 2 메모리 셀 블록들(2215_1, 2215_2, 2215_3, 2215_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...), 복수의 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...), 복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 및 복수의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...)을 구비할 수 있다.
도 22의 반도체 메모리 장치(2200)는 도 19의 반도체 메모리 장치(1900)와 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...)의 위치가 상이하고 나머지 구성요소들은 동일하다. 보다 구체적으로, 도 22의 반도체 메모리 장치(2200)의 제 2 스위칭부(SW2)들의 위치와 도 19의 반도체 메모리 장치(1900)의 제 2 스위칭부(SW2)들의 위치가 상이하다. 이하에서는, 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...)의 위치가 변경됨에 따라 도 19와 상이하게 된 부분에 대하여 설명하고, 나머지 부분들은 도 19와 동일하므로 상세한 설명을 생략한다.
복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 각각은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프에 연결 여부를 제어할 수 있다. 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결 여부를 제어할 수 있다. 예를 들어, 연결부(2230_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 제 1 비트라인 센스앰프(2220_2)의 연결 여부를 제어할 수 있다. 연결부(2230_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_21)에 응답하여 제 2 비트라인(BL22)에 연결된 글로벌 비트라인(GBL2)과 제 1 비트라인 센스앰프(2220_2)의 연결 여부를 제어할 수 있다.
복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 각각에 포함된 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 하나만 인에이블되거나 둘 다 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 상기 제 1 제어 신호에 응답하여 디스에이블된 경우, 제 2 스위칭부(SW2)는 대응하는 상기 제 2 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 그리고, 제 2 스위칭부(SW2)가 상기 제 2 제어 신호에 응답하여 디스에이블된 경우, 제 1 스위칭부(SW1)는 대응하는 상기 제 1 제어 신호에 응답하여 인에이블 또는 디스에이블될 수 있다. 제 1 스위칭부(SW1)가 인에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프를 연결하고, 제 1 스위칭부(SW1)가 디스에이블된 경우 제 1 스위칭부(SW1)는 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결을 차단한다. 또한, 제 2 스위칭부(SW2)가 인에이블된 경우 제 2 스위칭부(SW2)는 대응하는 글로벌 비트라인과 대응하는 비트라인 센스앰프를 연결하고, 제 2 스위칭부(SW2)가 디스에이블된 경우 제 2 스위칭부(SW2)는 대응하는 글로벌 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결을 차단한다.
예를 들어, 제 1 메모리 셀 블록(2210_3)의 제 1 영역(SMCB1)의 상기 제 1 메모리 셀들 중 하나의 제 1 메모리 셀에 연결되어 있는 워드라인이 인에이블된 경우, 연결부(2230_3)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL13)과 제 1 비트라인 센스앰프(2220_2)를 연결하고, 연결부(2230_3)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 글로벌 비트라인(GBL3)과 제 1 비트라인 센스앰프(2220_2)의 연결을 차단할 수 있다.
제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 대응하는 제 1 비트라인 센스앰프와 대응하는 제 1 메모리 셀 블록 사이에 형성될 수 있다. 즉, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 상기 제 1 메모리 셀 블록의 에지(edge)에 형성될 수 있다. 도 19는 제 2 스위칭부(SW2)가 대응하는 메모리 셀 블록의 중앙에 대응하는 위치에 형성되는 경우에 대한 실시예이고, 도 22는 제 2 스위칭부(SW2)가 대응하는 메모리 셀 블록의 에지에 형성되는 경우에 대한 실시예이다. 예를 들어, 연결부(2230_3)의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 제 1 비트라인 센스앰프(2220_2)와 제 1 메모리 셀 블록(2210_3) 사이에 형성될 수 있다. 다른 예로, 연결부(2230_4)의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 제 1 비트라인 센스앰프(2220_3)와 제 1 메모리 셀 블록(2210_4) 사이에 형성될 수 있다.
제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28, ...) 각각에 연결된 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 각각은 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, ...) 중 대응하는 연결부의 제 2 스위칭부(SW2)를 통하여 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...) 중 대응하는 비트라인 센스앰프와 연결되거나 연결되지 않을 수 있다. 예를 들어, 제 2 비트라인(BL21)에 연결된 글로벌 비트라인(GBL1)은 연결부(2230_2)의 제 2 스위칭부(SW2)를 통하여 제 1 비트라인 센스앰프(2220_1)와 연결되거나 연결되지 않을 수 있다.
도 23은 도 22의 반도체 메모리 장치(2200)의 일 실시예에 따른 반도체 메모리 장치(2300)의 회로도이다.
도 22 및 도 23을 참조하면, 반도체 메모리 장치(2300)는 복수의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...), 복수의 제 2 메모리 셀 블록들(2215_1, 2215_2, 2215_3, 2215_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...), 복수의 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...), 복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 및 복수의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...)을 구비할 수 있다. 도 22 및 도 23에서 동일한 부재번호는 동일한 구성 요소를 의미한다.
복수의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...) 각각은 복수의 제 1 메모리 셀(MC1)들 및 복수의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 도 22의 제 1 영역(SMCB1)은 도 23의 제 1 메모리 셀(MC1)들을 포함하고, 도 22의 제 2 영역(SMCB2)은 도 23의 제 2 메모리 셀(MC2)들을 포함할 수 있다. 예를 들어, 도 23의 제 1 메모리 셀 블록(2210_1)의 제 1 메모리 셀(MC1)들은 도 22의 제 1 메모리 셀 블록(2210_1)의 제 1 영역(SMCB1)에 포함될 수 있고, 도 23의 제 1 메모리 셀 블록(2210_1)의 제 2 메모리 셀(MC2)들은 도 22의 제 1 메모리 셀 블록(2210_1)의 제 2 영역(SMCB2)에 포함될 수 있다. 제 1 메모리 셀(MC1)들은 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...) 중 대응하는 제 1 비트라인과 연결되고, 제 2 메모리 셀(MC2)들은 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...) 중 대응하는 제 2 비트라인과 연결될 수 있다. 예를 들어, 제 1 메모리 셀 블록(2210_1)의 제 1 메모리 셀(MC1)들은 제 1 비트라인(BL12)과 연결되고, 제 1 메모리 셀 블록(2210_1)의 제 2 메모리 셀(MC2)들은 제 2 비트라인(BL22)과 연결될 수 있다.
제 1 메모리 셀(MC1), 제 2 메모리 셀(MC2) 또는 제 3 메모리 셀(MC3)은 하나의 트랜지스터와 하나의 커패시터를 포함할 수 있다. 제 1 메모리 셀(MC1), 제 2 메모리 셀(MC2) 및 제 3 메모리 셀(MC3)의 구성에 대하여는 도 20과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다. 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...) 및 제 2 메모리 셀 블록들(2215_1, 2215_2, 2215_3, 2215_4, ...)의 구성 및 연결 관계에 대하여는 도 21과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...) 각각은 복수의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...) 중 대응하는 제 1 메모리 셀 블록의 제 1 메모리 셀(MC1) 또는 제 2 메모리 셀(MC2)과 연결될 수 있다. 복수의 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...) 각각은 복수의 제 2 메모리 셀 블록들(2215_1, 2215_2, 2215_3, 2215_4, ...) 중 대응하는 제 2 메모리 셀 블록의 제 3 메모리 셀(MC3)과 연결될 수 있다. 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...) 및 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...)의 연결 관계에 대하여는 도 19와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 각각은 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결하거나, 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 대응하는 제 2 제어 신호에 응답하여 대응하는 글로벌 비트라인을 통하여 대응하는 제 2 비트라인을 대응하는 제 1 비트라인 센스앰프에 연결할 수 있다.
복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 각각은 도 19와 같이 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구비할 수 있다. 도 22에서 설명한 것과 같이, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호에 응답하여 대응하는 제 1 비트라인과 대응하는 제 1 비트라인 센스앰프에 연결 여부를 제어할 수 있고, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호에 응답하여 대응하는 제 2 비트라인에 연결된 상기 글로벌 비트라인과 대응하는 제 1 비트라인 센스앰프의 연결 여부를 제어할 수 있다.
도 23에서는 도 22의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있다. 예를 들어, 연결부(2230_1)의 제 1 스위칭부(SW1)는 제 1 제어 신호(CON_12)에 응답하여 제 1 비트라인(BL12)과 제 1 비트라인 센스앰프(2220_2)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다. 연결부(2230_1)의 제 2 스위칭부(SW2)는 제 2 제어 신호(CON_22)에 응답하여 제 2 비트라인(BL22)에 연결된 글로벌 비트라인(GBL2)과 제 1 비트라인 센스앰프(2220_2)의 연결 여부를 제어하는 NMOS 트랜지스터일 수 있다.
도 22의 실시예와 같이 제 1 스위칭부(SW1)가 NMOS 트랜지스터인 경우, 제 1 스위칭부(SW1)는 대응하는 제 1 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 1 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 1 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다. 또한, 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우, 제 2 스위칭부(SW2)는 대응하는 제 2 제어 신호가 논리 하이 상태인 경우 인에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프를 연결할 수 있고, 대응하는 제 2 제어 신호가 논리 로우 상태인 경우 디스에이블되어 대응하는 제 2 비트라인과 대응하는 비트라인 센스앰프의 연결을 차단할 수 있다.
도 22에서는 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 이상의 설명과 같이 동작할 수 있다면 적어도 하나의 다른 소자를 이용하여 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 구현할 수도 있다. 예를 들어, 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)는 PMOS 트랜지스터일 수 있으며, 이 경우 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 및 제 2 제어 신호들(CON_21, CON_22, CON_23, ...)은 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터인 경우와 반대의 논리 상태를 가질 수 있다.
복수의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...) 각각은 로우 어드레스(RA)를 이용하여 대응하는 제 1 제어 신호 및 대응하는 제 2 제어 신호를 생성할 수 있다. 복수의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...)의 구성 및 동작에 관하여는 도 19와 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 22의 반도체 메모리 장치(2200) 및 도 23의 메모리 장치(2300)는 도 19 의 반도체 메모리 장치(1900) 및 도 20의 반도체 메모리 장치(2000)와 제 2 스위칭부(SW2)의 위치가 상이할 뿐 동일하게 동작하므로, 도 22의 반도체 메모리 장치(2200) 및 도 23의 반도체 메모리 장치(2300)의 동작에 관한 상세한 설명은 생략한다.
도 24는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 반도체 메모리 장치(2400)의 블록도이다.
도 24를 참조하면, 반도체 메모리 장치(2400)는 복수의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...), 복수의 제 2 메모리 셀 블록들(2215_1, 2215_2, 2215_3, 2215_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...), 복수의 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...), 복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...), 복수의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...) 및 복수의 쉴드(shield) 라인들(SL1, SL2, SL3, SL4, ...)을 구비할 수 있다.
도 22 내지 도 24에서 동일한 부재번호는 동일한 구성 요소를 의미한다. 즉, 도 24의 복수의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...), 복수의 제 2 메모리 셀 블록들(2215_1, 2215_2, 2215_3, 2215_4, ...), 복수의 제 1 비트라인들(BL11, BL12, BL13, BL14, BL15, BL16, BL17, BL18, ...), 복수의 제 2 비트라인들(BL21, BL22, BL23, BL24, BL25, BL26, BL27, BL28,...), 복수의 제 3 비트라인들(BL31, BL32, BL33, BL34, ...), 복수의 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...), 복수의 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...), 복수의 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...), 복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...) 및 복수의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...)은 도 22와 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 또한, 도 24의 제 1 메모리 셀 블록들(2210_1, 2210_2, 2210_3, 2210_4, 2210_5, 2210_6, 2210_7, 2210_8, ...) 및 복수의 연결부들(2230_1, 2230_2, 2230_3, 2230_4, 2230_5, 2230_6, 2230_7, 2230_8, ...)은 도 23과 같이 구현될 수 있으며, 이와 관련하여서는 도 23과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다.
복수의 쉴드 라인들(SL1, SL2, SL3, SL4, ...) 각각은 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...)이 형성되는 레이어와 동일한 레이어에서 글로벌 비트라인들(GBL1, GBL2, GBL3, GBL4, GBL5, GBL6, GBL7, GBL8, ...) 사이에 형성될 수 있다. 예를 들어, 쉴드 라인(SL1)은 글로벌 비트라인(GBL1)과 글로벌 비트라인(GBL5) 사이 및 글로벌 비트라인(GBL2)과 글로벌 비트라인(GBL7) 사이에 형성될 수 있고, 쉴드 라인(SL2)은 글로벌 비트라인(GBL4)과 글로벌 비트라인(GBL6) 사이 및 글로벌 비트라인(GBL3)과 글로벌 비트라인(GBL8) 사이에 형성될 수 있다. 나머지 쉴드 라인들(SL3, SL4, ...) 각각도 대응하는 글로벌 비트라인과 상기 제 1 방향으로 인접한 글로벌 비트라인 사이에 형성될 수 있다.
쉴드 라인들(SL1, SL2, SL3, SL4, ...) 각각은 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 쉴드 라인들(SL1, SL2, SL3, SL4, ...)은 접지 전압의 전압 레벨을 유지할 수 있다. 그러므로, 쉴드 라인들(SL1, SL2, SL3, SL4, ...) 각각은 대응하는 글로벌 비트라인들 간의 커플링을 상쇄할 수 있다. 쉴드 라인들(SL1, SL2, SL3, SL4, ...)에 대하여는 도 21과 관련하여 상세하게 설명하였으므로, 이하 상세한 설명은 생략한다.
도 22 내지 도 24의 반도체 메모리 장치(2200, 2300, 2400)는 오픈 비트라인 구조를 가지는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 도 22 내지 도 24의 반도체 메모리 장치(2200, 2300, 2400)가 폴디드 비트라인 구조를 가질 수도 있다. 예를 들어, 제 1 비트라인 센스앰프들(2220_1, 2220_2, 2220_3, 2220_4, 2220_5, 2220_6, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 1 비트라인 및 대응하는 제 2 비트라인 중 하나의 비트라인 및 다른 하나의 비트라인이 연결될 수 있다. 또한, 제 2 비트라인 센스앰프들(2225_1, 2225_2, 2225_3, ...) 각각의 입력단 및 반전 입력단에 대응하는 제 3 비트라인 및 대응하는 다른 제 3 비트라인이 연결될 수 있다.
이상에서 설명한 것과 같이 본 발명의 기술적 사상에 의한 일 실시예에 의한 반도체 메모리 장치(1300 내지 2400)는, 상기 제 1 비트라인 및 상기 제 2 비트라인의 길이가 종래보다 감소되므로 상기 제 1 비트라인 및 제 2 비트라인 자체의 커패시턴스 성분을 감소시킬 수 있다. 또한, 반도체 메모리 장치(1300 내지 2400)는 상기 제 1 비트라인 및 상기 제 2 비트라인의 길이가 종래보다 감소되고 상기 제 2 비트라인이 대응하는 글로벌 비트라인을 통하여 대응하는 비트라인 센스앰프에 연결되므로, 상기 제 1 비트라인과 상기 제 3 비트라인 간의 커패시턴스 성분 및 상기 제 1 비트라인과 상기 제 3 비트라인 간의 커패시턴스 성분을 감소시켜 비트라인간의 커플링 노이즈를 감소시킬 수 있다.
도 25는 도 1 내지 도 24의 제어 신호 생성부에 포함되는 신호 발생기(2500)의 일 실시예에 대한 회로도이다.
도 1 내지 도 25를 참조하면, 도 1 내지 도 3의 제어 신호 생성부들(150_1, 150_2, 150_3, ...), 도 4 내지 도 6의 제어 신호 생성부들(450_1, 450_2, 450_3, ...), 도 7 내지 도 9의 제어 신호 생성부들(750_1, 750_2, 750_3, ...), 도 10 내지 도 12의 제어 신호 생성부들(1050_1, 1050_2, 1050_3, ...), 도 13 내지 도 15의 제어 신호 생성부들(1350_1, 1350_2, 1350_3, ...), 도 16 내지 도 18의 제어 신호 생성부들(1650_1, 1650_2, 1650_3, ...), 도 19 내지 도 21의 제어 신호 생성부들(1950_1, 1950_2, 1950_3, ...) 및 도 22 내지 도 24의 제어 신호 생성부들(2250_1, 2250_2, 2250_3, ...) 각각은 도 25의 신호 발생기(2500)를 적어도 하나 포함할 수 있다. 다만, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 제어 신호 생성부에 포함되는 적어도 하나의 신호 발생기(2500)가 도 25의 실시예로 한정되는 것은 아니며, 이상에서 설명한 것과 같이 제 1 제어 신호 또는 제 2 제어 신호를 생성할 수 있다면 다른 회로를 이용할 수도 있다.
신호 발생기(2500)는 디코딩부(2510), 제 1 전압 제어부(2530), 제 2 전압 제어부(2550) 및 제 3 전압 제어부(2570)를 구비할 수 있다. 디코딩부(2510)는 로우 어드레스(RA)를 디코딩하여 디코딩된 로우 어드레스(RAD)를 생성할 수 있다. 로우 어드레스(RA)는 인에이블되는 워드라인의 어드레스를 의미할 수 있다. 즉, 디코딩부(2510)는 인에이블되는 워드라인(WL)의 어드레스에 따라 제 1 논리 상태 또는 제 2 논리 상태의 디코딩된 로우 어드레스(RAD)를 생성할 수 있다.
제 1 전압 제어부(2530)는 디코딩된 로우 어드레스(RAD)를 이용하여 제어 신호(CON)가 제 1 전압(V1)의 전압 레벨을 가지도록 제어할 수 있다. 제 1 전압 제어부(2530)는 디코딩된 로우 어드레스(RAD)가 인가되는 게이트, 제 1 전압(V1)이 인가되는 제 1 단 및 출력단(OUT)에 연결되는 제 2 단을 포함하는 트랜지스터(P1)일 수 있다. 도 25에서는 제 1 전압 제어부(2530)의 트랜지스터(P1)가 PMOS 트랜지스터인 경우에 대하여 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 제 1 전압 제어부(2530)는 출력단(OUT)에 제 1 전압(V1)의 인가 여부를 제어할 수 있는 적어도 하나의 다른 소자를 이용할 수도 있다.
제 2 전압 제어부(2550)는 디코딩된 로우 어드레스(RAD)를 이용하여 제어 신호(CON)가 제 2 전압(V2)의 전압 레벨을 가지도록 제어할 수 있다. 제 2 전압 제어부(2550)는 디코딩된 로우 어드레스(RAD)가 인가되는 게이트, 제 2 전압(V2)이 인가되는 제 1 단 및 출력단(OUT)에 연결되는 제 2 단을 포함하는 트랜지스터(N1)일 수 있다. 도 25에서는 제 2 전압 제어부(2550)의 트랜지스터(N1)가 NMOS 트랜지스터인 경우에 대하여 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 제 2 전압 제어부(2550)는 출력단(OUT)에 제 2 전압(V2)의 인가 여부를 제어할 수 있는 적어도 하나의 다른 소자를 이용할 수도 있다.
제 3 전압 제어부(2570)는 프리차지 인에이블 신호(PRECHB)를 이용하여 제어 신호(CON)가 제 3 전압(V3)의 전압 레벨을 가지도록 제어할 수 있다. 제 3 전압 제어부(2570)는 프리차지 인에이블 신호(PRECHB)가 인가되는 게이트, 제 3 전압(V3)이 인가되는 제 1 단 및 출력단(OUT)에 연결되는 제 2 단을 포함하는 트랜지스터(P2)일 수 있다. 도 25에서는 제 3 전압 제어부(2570)의 트랜지스터(P2)가 PMOS 트랜지스터인 경우에 대하여 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 제 3 전압 제어부(2570)는 출력단(OUT)에 제 3 전압(V3)의 인가 여부를 제어할 수 있는 적어도 하나의 다른 소자를 이용할 수도 있다.
먼저, 도 25의 제어 신호(CON)가 도 1 내지 도 24의 제 1 제어 신호(CON_11)인 경우를 가정하여 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 도 25의 제어 신호(CON)는 도 1 내지 도 24의 제 1 제어 신호(CON_11, CON_12, CON_13, ...) 중 하나의 제 1 제어 신호일 수 있다.
예를 들어, 도 1 내지 도 24에서 제 1 제어 신호(CON_11)가 인가되는 제 1 스위칭부(SW1)에 대응하는 제 1 비트라인을 통하여 연결되는 제 1 메모리 셀들 중 적어도 하나의 메모리 셀에 연결된 워드라인이 인에이블된 경우, 디코딩부(2510)는 상기 인에이블되는 워드라인에 대한 어드레스인 로우 어드레스(RA)를 이용하여 로우 레벨의 디코딩된 로우 어드레스(RAD)를 생성할 수 있다. 디코딩된 로우 어드레스(RAD)가 로우 레벨이므로, 제 1 전압 제어부(2530)의 트랜지스터(P1)는 턴 온되고, 제 2 전압 제어부(2550)의 트랜지스터(N1)는 턴 오프된다. 또한, 신호 발생기(2500)를 포함하는 반도체 메모리 장치는 정상적인 동작을 수행하고 있는 상태이고 프리차지 동작을 수행하고 있지 않으므로, 프리차지 인에이블 신호(PRECHB)는 하이 레벨이 되어 제 3 전압 제어부(2570)의 트랜지스터(P2)는 턴 오프된다. 따라서, 신호 발생기(2500)의 출력단(OUT)은 제 1 전압(V1)을 가지고, 제 1 제어 신호(CON11)는 제 1 전압(V1)의 전압 레벨을 가지게 된다.
다른 예로써, 도 1 내지 도 24에서 제 1 제어 신호(CON_11)가 인가되는 제 1 스위칭부(SW1)에 대응하는 제 1 비트라인을 통하여 연결되는 제 1 메모리 셀들에 연결된 모든 워드라인들이 디스에이블된 경우, 디코딩부(2510)는 로우 어드레스(RA)에 응답하여 하이 레벨의 디코딩된 로우 어드레스(RAD)를 생성할 수 있다. 디코딩된 로우 어드레스(RAD)가 하이 레벨이므로, 제 1 전압 제어부(2530)의 트랜지스터(P1)는 턴 오프되고, 제 2 전압 제어부(2550)의 트랜지스터(N1)는 턴 온된다. 또한, 신호 발생기(2500)를 포함하는 반도체 메모리 장치는 정상적인 동작을 수행하고 있는 상태이고 프리차지 동작을 수행하고 있지 않으므로, 프리차지 인에이블 신호(PRECHB)는 하이 레벨이 되어 제 3 전압 제어부(2570)의 트랜지스터(P2)는 턴 오프된다. 따라서, 신호 발생기(2500)의 출력단(OUT)은 제 2 전압(V2)을 가지고, 제 1 제어 신호(CON11)는 제 2 전압(V2)의 전압 레벨을 가지게 된다.
다음으로, 도 25의 제어 신호(CON)가 도 1 내지 도 24의 제 2 제어 신호(CON_21)인 경우를 가정하여 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 도 25의 제어 신호(CON)는 도 1 내지 도 24의 제 2 제어 신호(CON_21, CON_22, CON_23, ...) 중 하나의 제 2 제어 신호일 수 있다.
예를 들어, 도 1 내지 도 24에서 제 2 제어 신호(CON_21)가 인가되는 제 2 스위칭부(SW2)에 대응하는 제 2 비트라인 및 대응하는 글로벌 비트라인을 통하여 연결되는 제 2 메모리 셀들 중 적어도 하나의 제 2 메모리 셀에 연결된 워드라인이 인에이블된 경우, 디코딩부(2510)는 상기 인에이블되는 워드라인에 대한 어드레스인 로우 어드레스(RA)를 이용하여 로우 레벨의 디코딩된 로우 어드레스(RAD)를 생성할 수 있다. 디코딩된 로우 어드레스(RAD)가 로우 레벨이므로, 제 1 전압 제어부(2530)의 트랜지스터(P1)는 턴 온되고, 제 2 전압 제어부(2550)의 트랜지스터(N1)는 턴 오프된다. 또한, 신호 발생기(2500)를 포함하는 반도체 메모리 장치는 정상적인 동작을 수행하고 있는 상태이고 프리차지 동작을 수행하고 있지 않으므로, 프리차지 인에이블 신호(PRECHB)는 하이 레벨이 되어 제 3 전압 제어부(2570)의 트랜지스터(P2)는 턴 오프된다. 따라서, 신호 발생기(2500)의 출력단(OUT)은 제 1 전압(V1)을 가지고, 제 2 제어 신호(CON21)는 제 1 전압(V1)의 전압 레벨을 가지게 된다.
다른 예로써, 도 1 내지 도 24에서 제 2 제어 신호(CON_21)가 인가되는 제 2 스위칭부(SW2)에 대응하는 제 2 비트라인 및 대응하는 글로벌 비트라인을 통하여 연결되는 제 2 메모리 셀들에 연결된 모든 워드라인들이 디스에이블된 경우, 디코딩부(2510)는 로우 어드레스(RA)에 응답하여 하이 레벨의 디코딩된 로우 어드레스(RAD)를 생성할 수 있다. 디코딩된 로우 어드레스(RAD)가 하이 레벨이므로, 제 1 전압 제어부(2530)의 트랜지스터(P1)는 턴 오프되고, 제 2 전압 제어부(2550)의 트랜지스터(N1)는 턴 온된다. 또한, 신호 발생기(2500)를 포함하는 반도체 메모리 장치는 정상적인 동작을 수행하고 있는 상태이고 프리차지 동작을 수행하고 있지 않으므로, 프리차지 인에이블 신호(PRECHB)는 하이 레벨이 되어 제 3 전압 제어부(2570)의 트랜지스터(P2)는 턴 오프된다. 따라서, 신호 발생기(2500)의 출력단(OUT)은 제 2 전압(V2)을 가지고, 제 2 제어 신호(CON21)는 제 2 전압(V2)의 전압 레벨을 가지게 된다.
마지막으로, 신호 발생기(2500)를 포함하는 반도체 메모리 장치가 프리차지 동작을 수행하는 경우에 대하여 설명한다. 신호 발생기(2500)를 포함하는 반도체 메모리 장치는 프리차지 동작을 수행하고 있으므로, 프리차지 인에이블 신호(PRECHB)는 로우 레벨이 되어 제 3 전압 제어부(2570)의 트랜지스터(P2)는 턴 온된다. 그리고, 상기 프리차지 동작을 수행하고 있으므로 디코딩된 로우 어드레스(RAD)는 하이 레벨이 되어, 제 1 전압 제어부(2530)의 트랜지스터(P1)는 턴 오프되고 제 2 전압 제어부(2550)의 트랜지스터(N1)는 턴 온된다. 따라서, 신호 발생기(2500)의 출력단(OUT)은 제 3 전압(V3)을 가지고, 제어 신호(CON)는 제 3 전압(V3)의 전압 레벨을 가지게 된다. 상기 프리차지 동작을 수행하는 경우, 상기 제 1 제어 신호 및 상기 제 2 제어 신호는 모두 제 3 전압(V3)의 전압 레벨을 가질 수 있다. 그러므로, 신호 발생기(2500)를 포함하는 반도체 메모리 장치가 프리차지 동작을 수행하는 경우 도 25의 제어 신호(CON)는 도 1 내지 도 24의 제 1 제어 신호들(CON_11, CON_12, CON_13, ...) 중 하나의 제 1 제어 신호 또는 도 1 내지 도 24의 제 2 제어 신호들(CON_21, CON_22, CON_23, ...) 중 하나의 제 2 제어 신호가 될 수 있다.
제 1 전압(V1) 및 제 3 전압(V3)은 도 1 내지 도 24의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 인에이블시킬 수 있는 전압 레벨을 의미한다. 제 2 전압(V2)은 도 1 내지 도 24의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)를 디스에이블시킬 수 있는 전압 레벨을 의미한다. 도 1 내지 도 24의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 NMOS 트랜지스터로 구현되어 있는 경우, 제 1 전압(V1)은 제 2 전압(V2) 및 제 3 전압(V3)보다 높은 전압 레벨을 가질 수 있고, 제 2 전압(V2)은 접지 전압의 전압 레벨을 가질 수 있으며, 제 3 전압(V3)은 제 2 전압(V2)보다 높은 전압 레벨을 가질 수 있다. 만약, 도 1 내지 도 24의 제 1 스위칭부(SW1) 및 제 2 스위칭부(SW2)가 PMOS 트랜지스터로 구현되어 있는 경우에는 제 1 전압(V1)은 제 2 전압(V2) 및 제 3 전압(V3)보다 낮은 전압 레벨을 가질 수 있고, 제 2 전압(V2)은 전원 전압의 전압 레벨을 가질 수 있으며, 제 3 전압(V3)은 제 2 전압(V2)보다 낮은 전압 레벨을 가질 수 있다.
도 26은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치(2600)의 블록도이다.
도 26을 참고하면, 반도체 메모리 장치(2600)는 복수의 메모리 셀 어레이들(2610_1, 2610_2, 2610_3, 2610_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...), 복수의 서브 워드라인 드라이버 영역들(2630_1, 2630_2, 2630_3, ...), 복수의 제 1 서브 워드라인 드라이버들(2650_1, 2650_2, 2650_3, ...), 복수의 제 2 서브 워드라인 드라이버들(2660_1, 2660_2, 2660_3, 2660_4, 2660_5, 2660_6, ...) 및 구동 신호 생성부(2670)를 구비할 수 있다.
복수의 메모리 셀 어레이들(2610_1, 2610_2, 2610_3, 2610_4, ...) 각각은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은 대응하는 서브 워드라인과 대응하는 비트라인의 교차점에 위치하고, 하나의 트랜지스터 및 하나의 커패시터를 구비할 수 있다. 예를 들어, 메모리 셀 어레이(2610_2)는 서브 워드라인(SWL2)에 연결되는 복수의 메모리 셀들 및 서브 워드라인(SWL6)에 연결되는 메모리 셀들을 포함할 수 있다. 도 26에서는 설명의 편의상 복수의 메모리 셀 어레이들(2610_1, 2610_2, 2610_3, 2610_4, ...) 각각의 메모리 셀들에 연결되는 상기 서브 워드라인들을 두 개 도시하고 있으나, 본 발명이 이 경우에 한정되는 것은 아니며 복수의 메모리 셀 어레이들(2610_1, 2610_2, 2610_3, 2610_4, ...)은 다른 개수의 상기 서브 워드라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 각각은 제 1 단에 제 1 서브 워드라인 드라이버들(2650_1, 2650_2, 2650_3, ...) 중 대응하는 제 1 서브 워드라인 드라이버와 연결되고 제 2 단에 제 2 서브 워드라인 드라이버들(2660_1, 2660_2, 2660_3, 2660_4, 2660_5, 2660_6, ...) 중 제 2 서브 워드라인 드라이버와 연결될 수 있다. 즉, 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 각각은 제 1 단에 연결된 제 1 서브 워드라인 드라이버 및 제 2 단에 연결된 제 2 서브 워드라인 드라이버에 의하여 구동될 수 있다.
복수의 제 1 서브 워드라인 드라이버들(2650_1, 2650_2, 2650_3, ...) 각각은 메인 워드라인 신호(NWEB)에 응답하여 제 1 구동 신호들(PXiD0, PXiD1, ...) 중 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가할 수 있다. 제 1 구동 신호들(PXiD0, PXiD1, ...)은 고 전압의 전압 레벨을 가지거나 접지 전압의 전압 레벨을 가질 수 있다. 예를 들어, 제 1 서브 워드라인 드라이버(2650_1)는 메인 워드라인 신호(NWEB)에 응답하여 서브 워드라인(SWL3)의 제 1 단에 제 1 구동 신호(PXiD0) 또는 상기 접지 전압을 인가할 수 있다. 또한, 서브 워드라인 드라이버(2650_1)는 메인 워드라인 신호(NWEB)에 응답하여 서브 워드라인(SWL2)의 제 1 단에 제 1 구동 신호(PXiD0) 또는 상기 접지 전압을 인가할 수 있다. 도 26에서는 제 1 서브 워드라인 드라이버들(2650_1, 2650_2, 2650_3, ...) 각각이 두 개의 서브 워드라인들의 제 1 단과 연결되는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 제 1 서브 워드라인 드라이버들(2650_1, 2650_2, 2650_3, ...) 각각은 다른 개수의 대응하는 서브 워드라인의 제 1 단과 연결될 수도 있다. 예를 들어, 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 각각의 제 1 단마다 다른 제 1 서브 워드라인 드라이버가 연결될 수도 있다.
복수의 제 2 서브 워드라인 드라이버들(2660_1, 2660_2, 2660_3, 2660_4, 2660_5, 2660_6, ...)은 제 2 구동 신호들(PXiB0, PXiB1, ...) 중 대응하는 제 2 구동 신호에 응답하여 대응하는 서브 워드라인의 제 2 단에 상기 접지 전압의 인가여부를 제어할 수 있다. 예를 들어, 제 2 서브 워드라인 드라이버(2660_3)는 제 2 구동 신호(PXiB0)에 응답하여 서브 워드라인(SWL3)의 제 2 단에 상기 접지 전압을 인가할 수 있다. 도 26에서는 제 2 서브 워드라인 드라이버들(2660_1, 2660_2, 2660_3, 2660_4, 2660_5, 2660_6, ...) 각각이 한 개의 서브 워드라인의 제 2 단과 연결되는 경우에 대하여 도시하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 제 2 서브 워드라인 드라이버들(2660_1, 2660_2, 2660_3, 2660_4, 2660_5, 2660_6, ...) 각각은 다른 개수의 대응하는 서브 워드라인의 제 2 단과 연결될 수도 있다. 상기 제 2 서브 워드라인 드라이버들이 다른 방법으로 연결되는 실시예에 대하여는 도 28 내지 도 30을 참조하여 보다 상세하게 설명한다.
복수의 서브 워드라인 드라이버 영역들(2630_1, 2630_2, 2630_3, ...)은 복수의 메모리 셀 어레이들(2610_1, 2610_2, 2610_3, 2610_4, ...) 사이에 위치할 수 있다. 서브 워드라인 드라이버 영역들(2630_1, 2630_2, 2630_3, ...)에는 제 1 서브 워드라인 드라이버들(2650_1, 2650_2, 2650_3, ...) 중 대응하는 제 1 서브 워드라인 드라이버들 및 제 2 서브 워드라인 드라이버들(2660_1, 2660_2, 2660_3, 2660_4, 2660_5, 2660_6, ...) 중 대응하는 제 2 서브 워드라인 드라이버들을 포함할 수 있다. 서브 워드라인 드라이버 영역들(2630_1, 2630_2, 2630_3, ...)에 포함되는 상기 제 1 서브 워드라인 드라이버 및 상기 제 2 서브 워드라인 드라이버는 각각 상이한 서브 워드라인에 연결될 수 있다.
예를 들어, 도 26과 같이 서브 워드라인 드라이버 영역들(2630_1, 2630_2, 2630_3, ...)에 포함되는 상기 제 1 서브 워드라인 드라이버 및 상기 제 2 서브 워드라인 드라이버와 연결되는 다른 서브 워드라인들은 서로 인접한 서브 워드라인들일 수 있다. 예를 들어, 서브 워드라인 드라이버 영역(2630_2)에는 제 1 서브 워드라인 드라이버(2650_1) 및 제 2 서브 워드라인 드라이버들(2660_5, 2660_6)을 포함할 수 있다. 이 경우, 제 1 서브 워드라인 드라이버(2650_1)에 연결되는 서브 워드라인들(SWL2, SWL3)과 제 2 서브 워드라인 드라이버들(2660_5, 2660_6)에 연결되는 서브 워드라인들(SWL6, SWL7)은 상이한 워드라인들이다. 또한, 제 1 서브 워드라인 드라이버(2650_1)에 연결되는 서브 워드라인(SWL2)은 제 2 서브 워드라인 드라이버(2660_5)에 연결되는 서브 워드라인(SWL6)과 인접한 서브 워드라인일 수 있다. 그리고, 제 1 서브 워드라인 드라이버(2650_1)에 연결되는 서브 워드라인(SWL3)은 제 2 서브 워드라인 드라이버(2660_6)에 연결되는 서브 워드라인(SWL7)과 인접한 서브 워드라인일 수 있다.
하나의 서브 워드라인의 제 1 단 및 제 2 단에 각각 연결되는 상기 제 1 서브 워드라인 드라이버 및 상기 제 2 서브 워드라인 드라이버는 서로 상이한 서브 워드라인 드라이버 영역에 형성될 수 있다. 예를 들어, 서브 워드라인(SWL3)의 제 1 단에 연결되는 제 1 서브 워드라인 드라이버(2650_1)는 서브 워드라인 드라이버 영역(2630_2)에 포함되고, 서브 워드라인(SWL3)의 제 2 단에 연결되는 제 2 서브 워드라인 드라이버(2660_3)는 서브 워드라인 드라이버 영역(2630_3)에 포함될 수 있다.
구동 신호 생성부(2670)는 로우 어드레스(RA)를 이용하여 제 1 구동 신호들(PXiD0, PXiD1) 및 제 2 구동 신호들(PXiB0, PXiB1)을 생성할 수 있다. 구동 신호 생성부(2670)는 디코딩부(2673) 및 신호 생성부들(2675_1, 2675_2, 2675_3, ...)을 구비할 수 있다. 디코딩부(2673)는 로우 어드레스(RA)를 이용하여 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 생성할 수 있다. 예를 들어, 디코딩부(2673)는 로우 어드레스(RA)의 하위 비트들이 이용하여 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 생성할 수 있다. 신호 생성부들(2675_1, 2675_2, 2675_3, ...)은 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 이용하여 제 1 구동 신호들(PXiD0, PXiD1) 및 제 2 구동 신호들(PXiB0, PXiB1)을 생성할 수 있다. 예를 들어, 신호 생성부(2675_1)는 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 이용하여 제 1 구동 신호(PXiD1) 및 제 2 구동 신호(PXiB0)를 생성할 수 있다. 신호 생성부(2675_2)는 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 이용하여 제 1 구동 신호(PXiD0) 및 제 2 구동 신호(PXiB1)를 생성할 수 있다. 신호 생성부(2675_3)는 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 이용하여 제 1 구동 신호(PXiD1) 및 제 2 구동 신호(PXiB0)를 생성할 수 있다.
도 27은 도 26의 반도체 메모리 장치(2600)의 일 실시예에 따른 반도체 메모리 장치(2700)의 회로도이다.
설명의 편의상 도 27의 반도체 메모리 장치(2700)는 메모리 셀 어레이들(2710_1, 2710_2, 2710_3, 2710_4, ...) 각각에 포함된 메모리 셀들 각각은 4 개의 서브 워드라인들 중 대응하는 서브 워드라인에 연결되어 있는 경우에 대하여 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 메모리 셀 어레이들(2710_1, 2710_2, 2710_3, 2710_4, ...)이 상기 다른 개수의 서브 워드라인들에 연결된 메모리 셀들을 포함할 수도 있다.
도 26 및 도 27을 참조하면, 반도체 메모리 장치(2700)는 복수의 메모리 셀 어레이들(2710_1, 2710_2, 2710_3, 2710_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...), 복수의 서브 워드라인 드라이버 영역들(2730_1, 2730_2, 2730_3, ...), 복수의 제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, 2750_4, 2750_5, 2750_6, ...), 복수의 제 2 서브 워드라인 드라이버들(2760_1, 2760_2, 2760_3, 2760_4, 2760_5, 2760_6, 2760_7, 2760_8, 2760_9, 2760_10, 2760_11, 2760_12, ...) 및 복수의 구동 신호 생성부들(2770_1, 2770_2)을 구비할 수 있다.
복수의 메모리 셀 어레이들(2710_1, 2710_2, 2710_3, 2710_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...) 및 복수의 서브 워드라인 드라이버 영역들(2730_1, 2730_2, 2730_3, ...)은 도 26의 복수의 메모리 셀 어레이들(2610_1, 2610_2, 2610_3, 2610_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 및 복수의 서브 워드라인 드라이버 영역들(2630_1, 2630_2, 2630_3, ...)과 유사한 구성 및 연결 관계를 가지고 있으므로 이하 상세한 설명은 생략한다.
복수의 제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, ...) 각각은 메인 워드라인 신호(NWEB)에 응답하여 제 1 구동 신호들(PXiD0, PXiD1) 중 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가할 수 있다. 복수의 제 1 서브 워드라인 드라이버들(2750_4, 2750_5, 2750_6, ...) 각각은 메인 워드라인 신호(NWEB)에 응답하여 제 1 구동 신호들(PXiD2, PXiD3) 중 대응하는 제 1 구동 신호 또는 접지 전압을 대응하는 서브 워드라인의 제 1 단에 인가할 수 있다. 제 1 구동 신호들(PXiD0, PXiD1, PXiD2, PXiD3 ...)은 고 전압의 전압 레벨을 가지거나 접지 전압의 전압 레벨을 가질 수 있다.
제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, ...) 각각은 CMOS(Complementary metal­oxide­semiconductor) 회로를 포함할 수 있다. 즉, 제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, ...) 각각은 게이트에 메인 워드라인 신호(NWEB)가 인가되고 제 1 단에 대응하는 제 1 구동 신호가 인가되며 제 2 단에 대응하는 서브 워드라인의 제 1 단이 연결되는 제 1 트랜지스터 및 게이트에 메인 워드라인 신호(NWEB)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단과 상기 제 1 트랜지스터의 제 2 단이 연결되는 제 2 트랜지스터를 구비할 수 있다. 상기 제 1 트랜지스터는 PMOS 트랜지스터이고 상기 제 2 트랜지스터는 NMOS 트랜지스터일 수 있다. 다만, 본 발명에서 상기 제 1 서브 워드라인이 CMOS 회로인 경우로 한정되는 것은 아니며, 상기 제 1 서브 워드라인이 이상에서 설명한 것과 같이 동작할 수 있다면 적어도 하나의 다른 구성요소를 이용할 수도 있다.
예를 들어, 도 27에서 제 1 서브 워드라인 드라이버(2750_1)의 PMOS 트랜지스터는 게이트에 메인 워드라인 신호(NWEB)가 인가되고 제 1 단에 제 1 구동 신호(PXiD0)가 인가되며 제 2 단에 서브 워드라인들(SWL2 및 SWL3)의 제 1 단이 연결될 수 있다. 그리고, 제 1 서브 워드라인 드라이버(2750_1)의 NMOS 트랜지스터는 게이트에 메인 워드라인 신호(NWEB)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단과 상기 NMOS 트랜지스터의 제 2 단 및 서브 워드라인들(SWL2 및 SWL3)의 제 1 단이 연결될 수 있다. 다른 예로써, 제 1 서브 워드라인 드라이버(2750_4)의 PMOS 트랜지스터는 게이트에 메인 워드라인 신호(NWEB)가 인가되고 제 1 단에 제 1 구동 신호(PXiD2)가 인가되며 제 2 단에 서브 워드라인들(SWL10 및 SWL11)의 제 1 단이 연결될 수 있다. 그리고, 제 1 서브 워드라인 드라이버(2750_4)의 NMOS 트랜지스터는 게이트에 메인 워드라인 신호(NWEB)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단과 상기 NMOS 트랜지스터의 제 2 단 및 서브 워드라인들(SWL2 및 SWL3)의 제 1 단이 연결될 수 있다.
제 2 서브 워드라인 드라이버들(2760_1, 2760_2, 2760_3, 2760_4, 2760_5, 2760_6, 2760_7, 2760_8, 2760_9, 2760_10, 2760_11, 2760_12, ...) 각각은 NMOS 트랜지스터를 포함할 수 있다. 즉, 제 2 서브 워드라인 드라이버들(2760_1, 2760_2, 2760_3, 2760_4, 2760_5, 2760_6, 2760_7, 2760_8, 2760_9, 2760_10, 2760_11, 2760_12, ...) 각각은 게이트에 대응하는 제 2 구동 신호가 인가되고 제 1 단에 접지전압이 인가되며 제 2 단에 대응하는 서브 워드라인의 제 2 단이 연결되는 상기 NMOS 트랜지스터를 구비할 수 있다. 예를 들어, 도 27에서 제 2 서브 워드라인 드라이버(2760_5)의 NMOS 트랜지스터는 게이트에 제 2 구동 신호(PXiB1)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단에 서브 워드라인(SWL6)의 제 2 단이 연결될 수 있다. 제 2 서브 워드라인 드라이버(2760_6)의 NMOS 트랜지스터는 게이트에 제 2 구동 신호(PXiB1)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단에 서브 워드라인(SWL7)의 제 2 단이 연결될 수 있다. 다만, 본 발명에서 상기 제 2 서브 워드라인이 NMOS 트랜지스터인 경우로 한정되는 것은 아니며, 상기 제 2 서브 워드라인이 이상에서 설명한 것과 같이 동작할 수 있다면 적어도 하나의 다른 구성요소를 이용할 수도 있다.
구동 신호 생성부(2773_1)는 로우 어드레스(RA)를 이용하여 제 1 구동 신호들(PXiD0, PXiD1) 및 제 2 구동 신호들(PXiB0, PXiB1)을 생성할 수 있다. 구동 신호 생성부(2773_1)는 디코딩부(2773_1) 및 신호 생성부들(2775_11, 2775_12, 2775_13, ...)을 구비할 수 있다.
디코딩부(2773_1)는 로우 어드레스(RA)를 이용하여 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 생성할 수 있다. 디코딩부(2773_1)는 도 26의 디코딩부(2673)와 동일한 구성요소로써, 도 26과 관련하여 상세하게 설명하였으므로 이하 상세한 설명은 생략한다. 신호 생성부들(2775_11, 2775_12, 2775_13, ...)은 제 1 기준 구동 신호(PXi0) 및 제 2 기준 구동 신호(PXi1)를 이용하여 제 1 구동 신호들(PXiD0, PXiD1) 및 제 2 구동 신호들(PXiB0, PXiB1)을 생성할 수 있다. 신호 생성부들(2775_11, 2775_12, 2775_13, ...) 각각은 제 1 기준 구동 신호(PXi0) 또는 제 2 기준 구동 신호(PXi1)를 반전하여 출력하는 제 1 인버터 체인(IC1) 및 제 1 기준 구동 신호(PXi0) 또는 제 2 기준 구동 신호(PXi1)를 반전하지 않고 출력하는 제 2 인버터 체인(IC2)을 구비할 수 있다. 예를 들어, 제 1 인버터 체인(IC1)은 홀수 개의 인버터들을 포함할 수 있고, 제 2 인버터 체인(IC2)은 짝수 개의 인버터들을 포함할 수 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 이상에서 설명한 것과 같이 동작할 수 있다면 신호 생성부들(2775_11, 2775_12, 2775_13, ...) 각각은 다른 회로를 이용할 수도 있다.
신호 생성부(2775_11)의 제 1 인버터 체인(IC1)은 제 1 기준 구동 신호(PXi0)를 반전하여 제 2 구동 신호(PXiB0)로써 제 2 서브 워드라인 드라이버들(2760_1, 2760_2)에 공급할 수 있다. 그리고, 신호 생성부(2775_11)의 제 2 인버터 체인(IC2)은 제 2 기준 구동 신호(PXi1)를 제 1 구동 신호(PXiD1)로써 제 1 서브 워드라인 드라이버(2750_2)에 공급할 수 있다. 신호 생성부(2775_12)의 제 1 인버터 체인(IC1)은 제 2 기준 구동 신호(PXi1)를 반전하여 제 2 구동 신호(PXiB1)로써 제 2 서브 워드라인 드라이버들(2760_5, 2760_6)에 공급할 수 있다. 그리고, 신호 생성부(2775_12)의 제 2 인버터 체인(IC2)은 제 1 기준 구동 신호(PXi0)를 제 1 구동 신호(PXiD0)로써 제 1 서브 워드라인 드라이버(2750_1)에 공급할 수 있다.
구동 신호 생성부(2773_2)는 로우 어드레스(RA)를 이용하여 제 1 구동 신호들(PXiD2, PXiD3) 및 제 2 구동 신호들(PXiB2, PXiB3)을 생성할 수 있다. 구동 신호 생성부(2773_2)는 디코딩부(2773_2) 및 신호 생성부들(2775_21, 2775_22, 2775_23, ...)을 구비할 수 있다.
디코딩부(2773_2)는 유사하게 로우 어드레스(RA)를 이용하여 제 1 기준 구동 신호(PXi2) 및 제 2 기준 구동 신호(PXi3)를 생성할 수 있다. 디코딩부(2773_2)는 도 26의 디코딩부(2673)와 동일한 구성요소로써, 도 26과 관련하여 상세하게 설명하였으므로 이하 상세한 설명은 생략한다. 신호 생성부들(2775_21, 2775_22, 2775_23, ...)은 제 1 기준 구동 신호(PXi2) 및 제 2 기준 구동 신호(PXi3)를 이용하여 제 1 구동 신호들(PXiD2, PXiD3) 및 제 2 구동 신호들(PXiB2, PXiB3)을 생성할 수 있다. 신호 생성부들(2775_21, 2775_22, 2775_23, ...) 각각은 제 1 기준 구동 신호(PXi2) 또는 제 2 기준 구동 신호(PXi3)를 반전하여 출력하는 제 1 인버터 체인(IC1) 및 제 1 기준 구동 신호(PXi2) 또는 제 2 기준 구동 신호(PXi3)를 반전하지 않고 출력하는 제 2 인버터 체인(IC2)을 구비할 수 있다. 예를 들어, 제 1 인버터 체인(IC1)은 홀수 개의 인버터들을 포함할 수 있고, 제 2 인버터 체인(IC2)은 짝수 개의 인버터들을 포함할 수 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 이상에서 설명한 것과 같이 동작할 수 있다면 신호 생성부들(2775_21, 2775_22, 2775_23, ...) 각각은 다른 회로를 이용할 수도 있다.
신호 생성부(2775_21)의 제 1 인버터 체인(IC1)은 제 1 기준 구동 신호(PXi2)를 반전하여 제 2 구동 신호(PXiB2)로써 제 2 서브 워드라인 드라이버들(2760_7, 2760_8)에 공급할 수 있다. 그리고, 신호 생성부(2775_21)의 제 2 인버터 체인(IC2)은 제 2 기준 구동 신호(PXi3)를 제 1 구동 신호(PXiD3)로써 제 1 서브 워드라인 드라이버(2750_5)에 공급할 수 있다. 신호 생성부(2775_22)의 제 1 인버터 체인(IC1)은 제 2 기준 구동 신호(PXi3)를 반전하여 제 2 구동 신호(PXiB3)로써 제 2 서브 워드라인 드라이버들(2760_11, 2760_12)에 공급할 수 있다. 그리고, 신호 생성부(2775_22)의 제 2 인버터 체인(IC2)은 제 1 기준 구동 신호(PXi2)를 제 1 구동 신호(PXiD2)로써 제 1 서브 워드라인 드라이버(2750_4)에 공급할 수 있다.
도 27에서는 상기 메모리 셀 어레이들 각각의 메모리 셀들은 4 개의 서브 워드라인들에 연결되어 있으므로, 반도체 메모리 장치(2700)는 2 개의 구동 신호 생성부들(2770_1, 2770_2)을 구비하고 있다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 상기 메모리 셀 어레이들 각각의 메모리 셀들이 다른 개수의 서브 워드라인들에 연결되어 있다면, 상기 구동 신호 생성부들도 다른 개수가 될 수 있다. 예를 들어, 상기 메모리 셀 어레이들 각각의 메모리 셀들이 8 개의 서브 워드라인들에 연결되어 있다면, 반도체 메모리 장치(2700)는 4 개의 구동 신호 생성부들을 구비할 수 있다.
이하에서는 도 27을 참조하여, 반도체 메모리 장치(2700)의 동작에 대하여 설명한다. 설명의 편의상, 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, ...)이 인에이블되고, 나머지 서브 워드라인들(SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...)은 디스에이블된다고 가정한다.
구동 신호 생성부(2770_1)의 디코딩부(2773_1)는 로우 어드레스(RA)에 응답하여, 논리 하이 상태의 제 1 기준 구동 신호(PXi0) 및 논리 로우 상태의 제 2 기준 구동 신호(PXi1)를 생성할 수 있다. 또한, 구동 신호 생성부(2770_2)의 디코딩부(2773_2)는 로우 어드레스(RA)에 응답하여, 논리 로우 상태의 제 1 기준 구동 신호(PXi2) 및 논리 로우 상태의 제 2 기준 구동 신호(PXi3)를 생성할 수 있다.
구동 신호 생성부(2770_1)의 신호 생성부들(2775_11, 2775_13, ...)은 논리 로우 상태의 제 1 구동 신호(PXiD1) 및 논리 로우 상태의 제 2 구동 신호(PXiB0)를 생성하여 출력할 수 있다. 구동 신호 생성부(2770_1)의 신호 생성부들(2775_12, ...)은 논리 하이 상태의 제 1 구동 신호(PXiD0) 및 논리 하이 상태의 제 2 구동 신호(PXiB1)를 생성하여 출력할 수 있다. 또한,
구동 신호 생성부(2770_2)의 신호 생성부들(2775_21, 2775_23, ...)은 논리 로우 상태의 제 1 구동 신호(PXiD3) 및 논리 하이 상태의 제 2 구동 신호(PXiB2)를 생성하여 출력할 수 있다. 구동 신호 생성부(2770_2)의 신호 생성부들(2775_22, ...)은 논리 로우 상태의 제 1 구동 신호(PXiD2) 및 논리 하이 상태의 제 2 구동 신호(PXiB3)를 생성하여 출력할 수 있다.
서브 워드라인들(SWL1, SWL2, SWL3, SWL4, ...)이 인에이블되어 있으므로, 메인 서브 워드라인 인에이블 신호(NWEB)는 인에이블되어, 논리 로우 상태를 가질 수 있다. 그러므로, 제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, 2750_4, 2750_5, 2750_6, ...)의 PMOS 트랜지스터들은 턴 온되고, NMOS 트랜지스터들은 턴 오프된다. 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, ...)의 제 1 단에 연결되어 있는 제 1 서브 워드라인 드라이버들(2750_1, ...)에 인가되는 제 1 구동 신호(PXiD0)는 논리 하이 상태이므로, 제 1 서브 워드라인 드라이버들(2750_1, ...)은 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, ...)을 하이 레벨의 전압으로 구동할 수 있다. 또한, 서브 워드라인들(SW1, SW2, SW3, SW4, ...)의 제 2 단에 연결되어 있는 제 2 서브 워드라인 드라이버들(2760_1, 2760_2, 2760_3, 2760_4, ...)은 논리 로우 상태의 제 2 구동 신호(PXiB0)에 응답하여 디스에이블된다.
나머지 서브 워드라인들(SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...)에 연결된 제 1 서브 워드라인 드라이버들(2750_2, 2750_3, 2750_4, 2750_5, 2750_6, ...) 및 제 2 서브 워드라인 드라이버들(2760_5, 2760_6, 2760_7, 2760_8, 2760_9, 2760_10, 2760_11, 2760_12, ...)각각은 대응하는 서브 워드라인을 로우 레벨의 전압으로 구동할 수 있다. 예를 들어, 제 2 서브 워드라인 드라이버들(2760_5, 2760_6)의 NMOS 트랜지스터들은 턴 온 상태가 되므로, 제 2 서브 워드라인 드라이버들(2760_5, 2760_6) 각각은 서브 워드라인들(SWL6, SWL7) 중 대응하는 서브 워드라인을 로우 레벨의 전압으로 구동한다. 또한, 제 1 서브 워드라인 드라이버들(2750_2, 2750_3)에 인가되는 제 1 구동 신호(PXiD1)는 논리 로우 상태이므로, 제 1 서브 워드라인 드라이버들(2750_2, 2750_3) 각각도 서브 워드라인들(SWL6, SWL7) 중 대응하는 서브 워드라인을 로우 레벨의 전압으로 구동한다.
도 28은 본 발명의 기술적 사상에 의한 다른 일 실시에에 따른 반도체 메모리 장치(2800)의 블록도이다.
도 28을 참조하면, 반도체 메모리 장치(2800)는 복수의 메모리 셀 어레이들(2810_1, 2810_2, 2810_3, 2810_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...), 복수의 서브 워드라인 드라이버 영역들(2830_1, 2830_2, 2830_3, ...), 복수의 제 1 서브 워드라인 드라이버들(2850_1, 2850_2, 2850_3, ...), 복수의 제 2 서브 워드라인 드라이버들(2860_1, 2860_2, 2860_3, ...) 및 구동 신호 생성부(2870)를 구비할 수 있다.
도 28의 반도체 메모리 장치(2800)는 제 2 서브 워드라인 드라이버들(2860_1, 2860_2, 2860_3, ...)의 연결 관계를 제외하고는 도 27의 반도체 메모리 장치(2700)와 유사하다. 즉, 복수의 메모리 셀 어레이들(2810_1, 2810_2, 2810_3, 2810_4, ...), 복수의 서브 워드라인 드라이버 영역들(2830_1, 2830_2, 2830_3, ...), 복수의 제 1 서브 워드라인 드라이버들(2850_1, 2850_2, 2850_3, ...) 및 구동 신호 생성부(2870)는 도 27과 관련하여 설명하였으므로 이하 상세한 설명은 생략한다. 이하에서는 도 27과 상이한 제 2 서브 워드라인 드라이버들(2860_1, 2860_2, 2860_3, ...)에 대하여만 설명한다.
도 28의 반도체 메모리 장치(2800)의 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 각각은 제 1 단에 제 1 서브 워드라인 드라이버들(2850_1, 2850_2, 2850_3, ...) 중 대응하는 제 1 서브 워드라인 드라이버와 연결되고 제 2 단에 제 2 서브 워드라인 드라이버들(2860_1, 2860_2, 2860_3, ...) 중 대응하는 제 2 서브 워드라인 드라이버와 연결될 수 있다. 그리고, 도 28의 반도체 메모리 장치(2800)의 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...)은 서로 연결되어 있을 수 있다. 예를 들어, 서브 워드라인들(SWL1, SWL2)의 제 2 단은 서로 연결되어 있고, 서브 워드라인들(SWL3, SWL4)의 제 2 단은 서로 연결되어 있으며, 서브 워드라인들(SWL6, SWL7)의 제 2 단은 서로 연결되어 있다.
도 28의 실시예에서는 제 2 서브 워드라인 드라이버들(2860_1, 2860_2, 2860_3, ...) 각각은 서로 연결되어 있는 두 개의 서브 워드라인들의 제 2 단과 연결될 수 있다. 예를 들어, 제 2 서브 워드라인 드라이버(2860_1)는 서브 워드라인(SWL1)의 제 2 단 및 서브 워드라인(SWL2)의 제 2 단과 연결된다. 또한, 제 2 서브 워드라인 드라이버(2860_2)는 서브 워드라인(SWL3)의 제 2 단 및 서브 워드라인(SWL4)의 제 2 단과 연결되고, 제 2 서브 워드라인 드라이버(2860_3)는 서브 워드라인(SWL6)의 제 2 단 및 서브 워드라인(SWL7)의 제 2 단과 연결된다. 따라서, 제 2 서브 워드라인 드라이버들(2860_1, 2860_2, 2860_3, ...)은 제 2 구동 신호들(PXiB0, PXiB1, ...) 중 대응하는 제 2 구동 신호에 응답하여 대응하는 두 개의 서브 워드라인들의 제 2 단에 상기 접지 전압의 인가여부를 제어할 수 있다.
도 29는 도 28의 반도체 메모리 장치(2800)의 일 실시예에 따른 반도체 메모리 장치(2900)의 회로도이다.
설명의 편의상 도 29의 반도체 메모리 장치(2900)는 메모리 셀 어레이들(2910_1, 2910_2, 2910_3, 2910_4, ...) 각각에 포함된 메모리 셀들 각각이 4 개의 서브 워드라인들 중 대응하는 서브 워드라인에 연결되어 있는 경우에 대하여 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 메모리 셀 어레이들(2910_1, 2910_2, 2910_3, 2910_4, ...)이 다른 개수의 서브 워드라인들에 연결된 메모리 셀들을 포함할 수도 있다.
도 28 및 도 29를 참조하면, 반도체 메모리 장치(2900)는 복수의 메모리 셀 어레이들(2910_1, 2910_2, 2910_3, 2910_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...), 복수의 서브 워드라인 드라이버 영역들(2930_1, 2930_2, 2930_3, ...), 복수의 제 1 서브 워드라인 드라이버들(2950_1, 2950_2, 2950_3, 2950_4, 2950_5, 2950_6, ...), 복수의 제 2 서브 워드라인 드라이버들(2960_1, 2960_2, 2960_3, 2960_4, 2960_5, 2960_6, ...) 및 복수의 구동 신호 생성부들(2970_1, 2970_2)을 구비할 수 있다.
복수의 메모리 셀 어레이들(2910_1, 2910_2, 2910_3, 2910_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...) 및 복수의 서브 워드라인 드라이버 영역들(2930_1, 2930_2, 2930_3, ...)은 도 28의 복수의 메모리 셀 어레이들(2810_1, 2810_2, 2810_3, 2810_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 및 복수의 서브 워드라인 드라이버 영역들(2830_1, 2830_2, 2830_3, ...)과 유사한 구성 및 연결 관계를 가지고 있으므로 이하 상세한 설명은 생략한다. 또한, 제 1 서브 워드라인 드라이버들(2950_1, 2950_2, 2950_3, 2950_4, 2950_5, 2950_6, ...) 및 구동 신호 생성부들(2970_1, 2970_2)은 도 27의 제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, 2750_4, 2750_5, 2750_6, ...) 및 구동 신호 생성부들(2770_1, 2770_2)과 유사한 구성을 가지고 유사하게 동작하므로 이하 상세한 설명은 생략한다.
제 2 서브 워드라인 드라이버들(2960_1, 2960_2, 2960_3, 2960_4, 2960_5, 2960_6, ...) 각각은 복수개의 NMOS 트랜지스터들을 포함할 수 있다. 도 29에서는 제 2 서브 워드라인 드라이버들(2960_1, 2960_2, 2960_3, 2960_4, 2960_5, 2960_6, ...) 각각이 두 개의 NMOS 트랜지스터들을 포함하는 경우에 대하여 도시하고 있으나 본 발명이 이 경우에 한정되는 것은 아니며, 제 2 서브 워드라인 드라이버들(2960_1, 2960_2, 2960_3, 2960_4, 2960_5, 2960_6, ...) 각각은 다른 개수의 NMOS 트랜지스터들을 구비할 수도 있다. 또한, 본 발명에서 상기 제 2 서브 워드라인 드라이버가 NMOS 트랜지스터인 경우로 한정되는 것은 아니며, 상기 제 2 서브 워드라인이 이상에서 설명한 것과 같이 동작할 수 있다면 적어도 하나의 다른 구성요소를 이용할 수도 있다.
제 2 서브 워드라인 드라이버들(2960_1, 2960_2, 2960_3, 2960_4, 2960_5, 2960_6, ...) 각각은 게이트에 대응하는 제 2 구동 신호가 인가되고 제 1 단에 접지전압이 인가되며 제 2 단에 대응하는 서브 워드라인들의 제 2 단들이 연결되는 상기 복수의 NMOS 트랜지스터를 구비할 수 있다. 예를 들어, 도 29에서 제 2 서브 워드라인 드라이버(2960_3)의 NMOS 트랜지스터들은 게이트에 제 2 구동 신호(PXiB1)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단에 서브 워드라인들(SWL6, SWL7)의 제 2 단들이 연결될 수 있다. 또한, 제 2 서브 워드라인 드라이버(2960_6)의 NMOS 트랜지스터들은 게이트에 제 2 구동 신호(PXiB3)가 인가되고 제 1 단에 접지 전압이 인가되며 제 2 단에 서브 워드라인들(SWL14, SWL15)의 제 2 단들이 연결될 수 있다.
반도체 메모리 장치(2900)의 동작은 도 27과 관련하여 기술한 반도체 메모리 장치(2700)의 동작과 유사하므로 이하 상세한 설명은 생략한다. 즉, 반도체 메모리 장치(2900)의 제 2 서브 워드라인 드라이버들(2960_1, 2960_2, 2960_3, 2960_4, 2960_5, 2960_6, ...)은 대응하는 두 개의 서브 워드라인들에 두 배의 접지 전압으로 구동한다는 점에서 도 27의 반도체 메모리 장치(2700)와 상이하고, 나머지 동작은 유사하다.
도 30은 도 28의 반도체 메모리 장치(2800)의 다른 일 실시예에 따른 반도체 메모리 장치(3000)의 회로도이다.
설명의 편의상 도 30의 반도체 메모리 장치(3000)는 메모리 셀 어레이들(3010_1, 3010_2, 3010_3, 3010_4, ...) 각각에 포함된 메모리 셀들 각각은 4 개의 서브 워드라인들 중 대응하는 서브 워드라인에 연결되어 있는 경우에 대하여 설명한다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며, 메모리 셀 어레이들(3010_1, 3010_2, 3010_3, 3010_4, ...)이 다른 개수의 서브 워드라인들에 연결된 메모리 셀들을 포함할 수도 있다.
도 28 및 도 30을 참조하면, 반도체 메모리 장치(3000)는 복수의 메모리 셀 어레이들(3010_1, 3010_2, 3010_3, 3010_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...), 복수의 서브 워드라인 드라이버 영역들(3030_1, 3030_2, 3030_3, ...), 복수의 제 1 서브 워드라인 드라이버들(3050_1, 3050_2, 3050_3, 3050_4, 3050_5, 3050_6, ...), 복수의 제 2 서브 워드라인 드라이버들(3060_1, 3060_2, 3060_3, 3060_4, 3060_5, 3060_6, ...) 및 복수의 구동 신호 생성부들(3070_1, 3070_2)을 구비할 수 있다.
복수의 메모리 셀 어레이들(3010_1, 3010_2, 3010_3, 3010_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, SWL9, SWL10, SWL11, SWL12, SWL13, SWL14, SWL15, SWL16, ...) 및 복수의 서브 워드라인 드라이버 영역들(3030_1, 3030_2, 3030_3, ...)은 도 28의 복수의 메모리 셀 어레이들(2810_1, 2810_2, 2810_3, 2810_4, ...), 복수의 서브 워드라인들(SWL1, SWL2, SWL3, SWL4, SWL5, SWL6, SWL7, SWL8, ...) 및 복수의 서브 워드라인 드라이버 영역들(2830_1, 2830_2, 2830_3, ...)과 유사한 구성 및 연결 관계를 가지고 있으므로 이하 상세한 설명은 생략한다. 또한, 제 1 서브 워드라인 드라이버들(3050_1, 3050_2, 3050_3, 3050_4, 3050_5, 3050_6, ...) 및 구동 신호 생성부들(3070_1, 3070_2)은 도 27의 제 1 서브 워드라인 드라이버들(2750_1, 2750_2, 2750_3, 2750_4, 2750_5, 2750_6, ...) 및 구동 신호 생성부들(2770_1, 2770_2)과 유사한 구성을 가지고 유사하게 동작하므로 이하 상세한 설명은 생략한다.
제 2 서브 워드라인 드라이버들(3060_1, 3060_2, 3060_3, 3060_4, 3060_5, 3060_6, ...) 각각은 하나의 NMOS 트랜지스터들을 포함할 수 있다. 다만, 본 발명에서 상기 제 2 서브 워드라인 드라이버가 NMOS 트랜지스터인 경우로 한정되는 것은 아니며, 상기 제 2 서브 워드라인이 이상에서 설명한 것과 같이 동작할 수 있다면 적어도 하나의 다른 구성요소를 이용할 수도 있다.
제 2 서브 워드라인 드라이버들(3060_1, 3060_2, 3060_3, 3060_4, 3060_5, 3060_6, ...) 각각 각각은 게이트에 대응하는 제 2 구동 신호가 인가되고 제 1 단에 접지전압이 인가되며 제 2 단에 대응하는 서브 워드라인들의 제 2 단들이 연결되는 상기 NMOS 트랜지스터를 구비할 수 있다. 예를 들어, 도 30에서 제 2 서브 워드라인 드라이버(3060_3)의 NMOS 트랜지스터는 게이트에 제 2 구동 신호(PXiB1)가 인가되며 제 1 단에 접지 전압이 인가되며 제 2 단에 서브 워드라인들(SWL6, SWL7)의 제 2 단들이 연결될 수 있다. 또한, 제 2 서브 워드라인 드라이버(3060_6)의 NMOS 트랜지스터는 게이트에 제 2 구동 신호(PXiB3)가 인가되며 제 1 단에 접지 전압이 인가되며 제 2 단에 서브 워드라인들(SWL14, SWL15)의 제 2 단들이 연결될 수 있다.
반도체 메모리 장치(3000)는 동작은 도 27과 관련하여 기술한 반도체 메모리 장치(2700)의 동작과 유사하므로 이하 상세한 설명은 생략한다. 즉, 반도체 메모리 장치(3000)의 제 2 서브 워드라인 드라이버들(3060_1, 3060_2, 3060_3, 3060_4, 3060_5, 3060_6, ...)은 대응하는 두 개의 서브 워드라인들에 접지 전압으로 구동한다는 점에서 도 27의 반도체 메모리 장치(2700)와 상이하고, 나머지 동작은 유사하다.
종래에는 제 1 서브 워드라인 드라이버가 대응하는 서브 워드라인을 하이 레벨의 전압으로 구동하는 경우, 상기 하이 레벨로 구동되는 워드라인에 인접한 워드라인에 연결된 제 2 서브 워드라인 드라이버는 상기 제 1 서브 워드라인 드라이버와 상이한 서브 워드라인 드라이버 영역에서 상기 인접한 워드라인을 로우 레벨의 전압으로 구동하였다. 따라서, 종래에는 상기 제 1 서브 워드라인 드라이버와 가까운 서브 워드라인 부분과 상기 제 2 서브 워드라인 드라이버와 먼 서브 워드라인 부분에서 커플링 노이즈가 발생되었다. 그러나, 도 26 내지 도 30의 실시예에 의할 경우, 하나의 제 1 서브 워드라인 드라이버가 대응하는 서브 워드라인을 하이 레벨의 전압으로 구동할 때, 상기 하이 레벨로 구동되는 워드라인에 인접한 워드라인에 연결된 제 2 서브 워드라인 드라이버는 상기 제 1 서브 워드라인 드라이버와 동일한 서브 워드라인 드라이버 영역에서 상기 인접한 워드라인을 로우 레벨의 전압으로 구동하게 된다. 따라서, 본 발명의 기술적 사상에 의한 일 실시예에 의할 경우, 종래보다 커플링 노이즈를 감소시킬 수 있다.
도 31은 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치(3100)의 블록도이다.
도 31을 참조하면, 도 31의 반도체 메모리 장치(3100)는 도 1의 반도체 메모리 장치(100)와 도 26의 반도체 메모리 장치(2600)가 결합된 구성을 가지고 있다. 도 1의 반도체 메모리 장치(100)에 대하여는 도 1과 관련하여 상세하게 설명하였고 도 26의 반도체 메모리 장치(2600)는 도 26과 관련하여 상세하게 설명하였으므로, 이하에서 도 31의 반도체 메모리 장치(3100)에 관한 상세한 설명은 생략한다. 또한, 도 31의 반도체 메모리 장치(3100)에서 도 1의 반도체 메모리 장치(100)에 대응하는 부분은 도 2의 반도체 메모리 장치(200)와 같은 구성을 가질 수 있고, 도 31의 반도체 메모리 장치(3100)에서 도 26의 반도체 메모리 장치(2600)에 대응하는 부분은 도 27의 반도체 메모리 장치(2700)와 같은 구성을 가질 수도 있다.
도 32는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치(3200)의 블록도이다.
도 32를 참조하면, 도 32의 반도체 메모리 장치(3200)는 도 1의 반도체 메모리 장치(100)와 도 28의 반도체 메모리 장치(2800)가 결합된 구성을 가지고 있다. 도 1의 반도체 메모리 장치(100)에 대하여는 도 1과 관련하여 상세하게 설명하였고 도 28의 반도체 메모리 장치(2800)는 도 28과 관련하여 상세하게 설명하였으므로, 이하에서 도 32의 반도체 메모리 장치(3200)에 관한 상세한 설명은 생략한다. 또한, 도 32의 반도체 메모리 장치(3200)에서 도 1의 반도체 메모리 장치(100)에 대응하는 부분은 도 2의 반도체 메모리 장치(200)와 같은 구성을 가질 수 있고, 도 32의 반도체 메모리 장치(3200)에서 도 28의 반도체 메모리 장치(2800)에 대응하는 부분은 도 29의 반도체 메모리 장치(2900) 또는 도 30의 반도체 메모리 장치(3000)와 같은 구성을 가질 수도 있다.
이상에서는 도 1 및 도 2의 반도체 메모리 장치들 중 하나의 반도체 메모리 장치와 도 26 내지 도 30의 반도체 메모리 장치들 중 하나의 메모리 장치가 결합된 경우에 대하여 설명하였다. 다만, 본 발명이 이 경우들로 한정되는 것은 아니며, 도 3 내지 도 12의 반도체 메모리 장치들 중 하나의 반도체 메모리 장치와 도 26 내지 도 30의 반도체 메모리 장치들 중 하나의 메모리 장치가 결합될 수도 있다.
도 33은 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치(3300)의 블록도이다.
도 33을 참조하면, 도 33의 반도체 메모리 장치(3300)는 도 13의 반도체 메모리 장치(1300)와 도 26의 반도체 메모리 장치(2600)가 결합된 구성을 가지고 있다. 도 13의 반도체 메모리 장치(1300)에 대하여는 도 13과 관련하여 상세하게 설명하였고 도 26의 반도체 메모리 장치(2600)는 도 26과 관련하여 상세하게 설명하였으므로, 이하에서 도 33의 반도체 메모리 장치(3300)에 관한 상세한 설명은 생략한다. 또한, 도 33의 반도체 메모리 장치(3300)에서 도 13의 반도체 메모리 장치(1300)에 대응하는 부분은 도 14의 반도체 메모리 장치(1400)와 같은 구성을 가질 수 있고, 도 33의 반도체 메모리 장치(3300)에서 도 26의 반도체 메모리 장치(2600)에 대응하는 부분은 도 27의 반도체 메모리 장치(2700)와 같은 구성을 가질 수도 있다.
도 34는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치(3400)의 블록도이다.
도 34를 참조하면, 도 34의 반도체 메모리 장치(3400)는 도 13의 반도체 메모리 장치(1300)와 도 28의 반도체 메모리 장치(2800)가 결합된 구성을 가지고 있다. 도 13의 반도체 메모리 장치(1300)에 대하여는 도 13과 관련하여 상세하게 설명하였고 도 28의 반도체 메모리 장치(2800)는 도 28과 관련하여 상세하게 설명하였으므로, 이하에서 도 34의 반도체 메모리 장치(3400)에 관한 상세한 설명은 생략한다. 또한, 도 34의 반도체 메모리 장치(3400)에서 도 13의 반도체 메모리 장치(1300)에 대응하는 부분은 도 14의 반도체 메모리 장치(1400)와 같은 구성을 가질 수 있고, 도 34의 반도체 메모리 장치(3400)에서 도 28의 반도체 메모리 장치(2800)에 대응하는 부분은 도 29의 반도체 메모리 장치(2900) 또는 도 30의 반도체 메모리 장치(3000)와 같은 구성을 가질 수도 있다.
이상에서는 도 13 및 도 14의 반도체 메모리 장치들 중 하나의 반도체 메모리 장치와 도 26 내지 도 30의 반도체 메모리 장치들 중 하나의 메모리 장치가 결합된 경우에 대하여 설명하였다. 다만, 본 발명이 이 경우들로 한정되는 것은 아니며, 도 15 내지 도 24의 반도체 메모리 장치들 중 하나의 반도체 메모리 장치와 도 26 내지 도 30의 반도체 메모리 장치들 중 하나의 메모리 장치가 결합될 수도 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 메모리 셀에 포함된 트랜지스터는 수직 채널 트랜지스터(vertical channel transistor)일 수 있다. 상기 수직 채널 트랜지스터는 게이트 전극을 중심으로 상하에 배치된 소스 영역 및 드레인 영역을 구비할 수 있다. 다만, 본 발명에서 상기 메모리 셀에 포함된 트랜지스터가 수직 채널 트랜지스터인 경우로 한정되는 것은 아니며, 상기 메모리 셀에 포함된 트랜지스터는 평면형 트랜지스터(planner transistor)일 수도 있다. 상기 평면형 트랜지스터는 반도체 기판 상에 배치된 게이트 전극, 상기 게이트 전극 양측에 인접한 상기 반도체 기판에 배치된 소스 영역 및 드레인 영역을 구비할 수 있다. 상기 수직 채널 트랜지스터의 일 실시예에 대하여는 이하에서 도 35와 관련하여 보다 상세하게 설명한다.
도 35는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치의 메모리 셀에 포함되는 수직 채널 트랜지스터의 단면도이다.
도 35를 참조하면, 반도체 기판(3510) 상에는 기판 물질로 이루어지면서 반도체 기판(3510)으로부터 수직으로 돌출되는 필라(pillar)가 구비된다. 상기 필라는 자신의 상부 및 하부에 각각 배치되는 소스 영역(S) 및 드레인 영역(D)을 포함하고, 소스 영역(S) 및 드레인 영역(D) 사이에 배치되는 채널 영역(C)을 포함한다.
상기 필라의 외주면에는 채널 영역(C)을 둘러싸는 게이트 전극(G)이 형성된다. 게이트 전극(G)과 상기 필라 사이에는 게이트 절연막이 형성된다. 게이트 전극(G)의 측면에는 게이트 전극(G)과 전기적으로 연결되는 워드라인(3540)이 형성될 수 있다. 도 35에서 도면 부호 3550 및 3560은 층간 절연막을 의미한다.
도 36은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치(3600)를 나타내는 블록도이다.
도 36을 참조하면, 본 발명에 따른 컴퓨팅 시스템 장치(3600)는 버스(3660)에 전기적으로 연결된 마이크로프로세서(3630), 사용자 인터페이스(3650), 그리고 메모리 컨트롤러(3612) 및 메모리 장치(3611)를 구비하는 메모리 시스템 장치(3610)를 포함할 수 있다. 메모리 장치(3611)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치(3611)는 도 1 내지 도 24 및 도 36 내지 도 34의 반도체 메모리 장치들 중 하나의 반도체 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(3612)는 메모리 장치(3611)를 제어할 수 있다. 본 발명의 일 실시예에 따른 컴퓨팅 시스템 장치(3600)는 램(3640) 및 파워 공급 장치(3620)를 더 구비할 수 있다.
본 발명의 일 실시예에 따른 컴퓨팅 시스템 장치(3600)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장치(3600)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
메모리 컨트롤러(3612)와 메모리 장치(3611)는, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
도 37은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 카드(3700)를 나타내는 블럭도이다.
도 37을 참조하면, 메모리 카드(3700)는 메모리 장치(3710) 및 메모리 컨트롤러(3720)를 구비할 수 있다. 메모리 장치(3710)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치(3710)는 도 1 내지 도 24 및 도 36 내지 도 34의 반도체 메모리 장치들 중 하나의 반도체 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(3720)는 메모리 장치(3710)를 제어할 수 있다. 메모리 컨트롤러(3720)는USB(Universal serial bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Integrated Device Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 37의 메모리 컨트롤러(3720)에 구비되고 있는CPU(3722), SRAM(3721), HOST I/F(3723), ECC(3724), MEMORY I/F(3725) 및 버스(3726)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
상기에서 설명된 본 발명의 일 실시예에 따른 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치는PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (69)

  1. 제 1 비트라인에 연결되는 제 1 메모리 셀들을 포함하는 제 1 영역 및 제 2 비트라인에 연결되는 제 2 메모리 셀들을 포함하는 제 2 영역을 구비하는 복수의 메모리 셀 블록들;
    대응하는 메모리 셀 블록의 상기 제 1 메모리 셀 또는 상기 제 2 메모리 셀과 연결될 수 있는 복수의 비트라인 센스앰프들;
    제 1 제어 신호에 응답하여 상기 제 1 비트라인을 대응하는 비트라인 센스앰프에 연결하거나, 제 2 제어 신호에 응답하여 글로벌 비트라인을 통하여 상기 제 2 비트라인을 상기 대응하는 비트라인 센스앰프에 연결하는 복수의 연결부들; 및
    로우 어드레스를 이용하여 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 생성하는 적어도 하나의 제어 신호 생성부를 구비하고,
    상기 메모리 셀 블록의 제 1 영역 및 인접한 메모리 셀 블록의 상기 제 2 영역은 제 1 방향으로 교차로 배치되고,
    상기 메모리 셀 블록의 상기 제 1 영역 및 상기 제 2 영역은 제 2 방향으로 인접하게 배치되고,
    상기 제어 신호 생성부는,
    인에이블된 워드라인이 대응하는 제 1 메모리 셀에 연결되어 있는 경우 제 1 전압의 상기 제 1 제어 신호를 생성하고, 상기 인에이블된 워드라인이 대응하는 제 1 메모리 셀들에 연결되어 있지 않은 경우 제 2 전압의 상기 제 1 제어 신호를 생성하며,
    상기 인에이블된 워드라인이 대응하는 제 2 메모리 셀에 연결되어 있는 경우 상기 제 1 전압의 제 2 제어 신호를 생성하고, 상기 인에이블된 워드라인이 대응하는 제 2 메모리 셀들에 연결되어 있지 않은 경우 상기 제 2 전압의 제 2 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제 1 방향은,
    상기 제 2 방향과 평행하지 않은 방향인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제 1 방향은,
    상기 제 2 방향과 수직 방향인 것을 특징으로 하는 반도체 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제 1 비트라인들 및 상기 제 2 비트라인들을 로컬 비트라인들이라고 하는 경우, 상기 글로벌 비트라인들의 피치는 상기 로컬 비트라인들의 피치의 2 배의 피치를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1항에 있어서, 상기 연결부는,
    상기 제 1 전압의 제 1 제어 신호에 응답하여 상기 제 1 비트라인과 상기 대응하는 비트라인 센스앰프를 연결하고, 상기 제 2 전압의 제 1 제어 신호에 응답하여 상기 제 1 비트라인과 상기 대응하는 비트라인 센스앰프의 연결을 차단하고,
    상기 제 1 전압의 제 2 제어 신호에 응답하여 상기 글로벌 비트라인을 통하여 상기 제 2 비트라인을 상기 대응하는 비트라인 센스앰프에 연결하며, 상기 제 2 전압의 제 2 제어 신호에 응답하여 상기 대응하는 비트라인 센스앰프 및 상기 제 2 비트라인 중 하나와 상기 글로벌 비트라인의 연결을 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제어 신호 생성부는,
    상기 반도체 메모리 장치가 프리차지 동작을 수행하는 경우 제 3 전압의 상기 제 1 제어 신호 및 제 2 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제 1 전압은,
    상기 제 2 전압의 전압 레벨 및 상기 제 3 전압의 전압 레벨보다 큰 전압레벨을 가지고,
    상기 제 3 전압은,
    상기 제 2 전압의 전압 레벨보다 큰 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
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  14. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 방향으로 인접한 글로벌 비트라인들 사이에 형성되어 일정한 전압 레벨을 유지하는 적어도 하나의 쉴드(shield) 라인을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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