TW201230060A - Semiconductor memory devices and semiconductor memory systems - Google Patents

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TW201230060A
TW201230060A TW100139117A TW100139117A TW201230060A TW 201230060 A TW201230060 A TW 201230060A TW 100139117 A TW100139117 A TW 100139117A TW 100139117 A TW100139117 A TW 100139117A TW 201230060 A TW201230060 A TW 201230060A
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memory cell
word line
semiconductor memory
control signal
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TW100139117A
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Su-A Kim
Chul-Woo Park
Hong-Sun Hwang
Hak-Soo Yu
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Samsung Electronics Co Ltd
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Description

201230060丨
HV^O lUlJ 六、發明說明： 【相關專利申請案之交叉參考】 根據35 U.S.C §119，本申請案主張2010年1〇月27 日於韓國智財局申請的韓國專利申請案第 10-2010-0105372號的優先權，其全部内容在此併入本文作 為參考。 【發明所屬之技術領域】 本發明是有關於半導體記憶體裝置和半導體記憶體 系統，例如，位元線（bit lines)之間或字元線（word lines ) 之間的耦合（coupling)減少的半導體記憶體裝置和半導 體記憶體系統。 【先前技術】 加 半導體記憶體裝置包括多個用來儲存資料的記憶胞 (memory cells)。這些記憶胞中的每個記憶胞連接到多條 位元線之-和歸字元線之…P4著半導體記憶體裝置的 整合程度的提高，位元線之間或字元線之㈣_合也會增 【發明内容】 至少-部分實施例提供多種半導 些半導體記憶體裂置中，位元線之體裝置’在這 可減少。 B S子元線之間的耦合 至少-部分實施例提供多種包括 的半導體記憶體系統，在半導體魏财J 置 間或字元線之間的耦合可減少。 位疋線之 201230060 4028lpif 至少一個實施例提供一種半導體記憶體裝置。至少依 照此實施例，此半導體記憶體裝置包括：多個記憶胞區塊 (blocks)，每個記憶胞區塊包括第一區域和第二區域， 第一區域包括連接到第一位元線的第一記憶胞，且第二區 域包括連接到第二位元線的第二記憶胞；多個位元線感測 放大器，每個位元線感測放大器經配置以連接到多個記憶 胞區塊當中的對應的記憶胞區塊的第一記憶胞或第二記憶 Φ 胞；以及多個連接單元，每個連接單元基於第一控制訊號 來將第一位元線連接到對應的位元線感測放大器，或者基 於第二控制訊號來將第二位元線經由對應的總位元線而連 接到對應的位元線感測放大器，其中多個記憶胞區塊之每 個記憶胞區塊的第一區域與第二區域在第一方向上相互交 又，且多個記憶胞區塊之每個記憶胞區塊的第一區域與第 二區域在第二方向上相鄰而排列。 依照至少一部分實施例，此半導體記憶體裝置可更包 括’多個記憶胞陣列（arrayS) ’每個記憶胞陣列包括多個 鲁 記憶胞區塊當中的至少一個記憶胞區塊；多個次級（Sub) 字元線驅動器區域，其介於多個記憶胞陣列之間；多個第 一次級字元線驅動器，每個第一次級字元線驅動器經配置 以基於主字元線訊號來將對應的第一驅動訊號或接地電壓 施加在對應的次級字元線的第一端；以及多個第二次級字 元線驅動器，每個第二次級字元線驅動器經配置以基於對 應的第二驅動訊號來選擇性地將接地電壓施加在對應的次 級字元線的第二端。一個第一次級字元線驅動器與一個第 201230060 HUZOipif 二次級字元線驅動器（與此第二次級字元線驅動器相連接 的次級字元線不同於與上述第一次級字元線驅動器相連接 的次級子元線）可形成在多個次級字元線驅動器區域當中 的一個第一次級字元線驅動器區域中。 依照本發明的另一觀點，提供一種半導體記憶體裝 置’此半導體記憶體裝置包括：多個第一記憶胞區塊，每 個第一記憶胞區塊包括第一區域和第二區域，第一區域包 括多個連接到第一位元線的第一記憶胞，第二區域包括多 個連接到第二位元線的第二記憶胞；多個第二記憶胞區 塊，每個第二記憶胞區塊包括多個連接到第三位元線的第 二§己憶胞，多個第一位元線感測放大器，每個第一位元線 感測放大器將會連接到多個第一記憶胞區塊當中的對應的 第一記憶胞區塊的第一記憶胞或第二記憶胞；至少一個第 二位元線感測放大器，其將會連接到多個第二記憶胞區塊 當中的對應的第二記憶胞區塊的第三記憶胞；以及多個連 接單元，每個連接單元基於第一控制訊號來將第一位元線 連接到對應的第一位元線感測放大器，或者基於第二控制 訊號來將第二位元線經由對應的總位元線而連接到對應的 第一位元線感測放大器，其中多個第一記憶胞區塊的至少 其中之一與多個第二記憶胞區塊的至少其中之一在第一方 向上相互交叉。 依照至少一部分實施例，此半導體記憶體裝置可更包 括：多個記憶胞陣列，每個記憶胞陣列包括多個第一記憶 胞區塊和多個第二記憶胞區塊當中的至少一個記憶胞區 201230060 4028lpif 塊，多個次級子元線驅動器區域，其介於多個記憶胞陣列 之間；多個第一次級字元線驅動器，每個第一次級字元線 驅動器經配置以基於主字元線訊號來將對應的第一驅動訊 號或接地電壓施加在對應的次級字元線的第一端；以及多 個第二次級字元線驅動器，每個第二次級字元線驅動器經 配置以基於對應的第二驅動訊號來選擇性地將接地電壓施 加在對應的次級字元線的第二端。多個第一次級字元線驅 動器之一和一個第二次級字元線驅動器（與此第二次級字 元線驅動器相連接的次級字元線不同於與上述第一次級字 元線驅動器相連接的次級字元線）可形成在多個次級字元 線驅動fill域當巾的-個第—次級字元線軸器區域中。 、至少一個其他實施例提供一種半導體記憶體裝置。至 少依照此實闕，此半導敎，隨裝置包括：乡個次級字 ，，動器區域，其介於多個記憶胞陣列之間；多個第一 人、’及子it線驅動a ’每個第__次級字元線驅動器經配置以 基於主字元線訊號來將對應的第—驅動訊號或接地電壓施 力口在對，的:欠級字元_第—端；以及多個第二次級字元 動每個第二次級字元線驅動器經配置以基於對應 ^第，驅動訊號來選擇性地將接地電㈣加在對應的次級 :元^的第—端。多個第—次級字元線驅動器之一和一個 元線驅動器（與此第二次級字元線驅動器相連 接的70線不同於與上述第—次級字錢驅動器相連 Φ的人)予兀線）可形成在多個次級字元線驅動器區域當 中的一個第-次級字树驅動器區域中。 201230060 至少 n心個其他實施例提供-種半導體記題系統，此 4 _、己隐體系統包括：半導體記憶體裝置；以及控制器， 八經配置以控制半導體記憶體裝 ，多個記憶胞區塊，每個記憶體區 第-區域ϋ域包括多個連接到第—位元線的第一記 憶胞’第二區域包括多個連接到第二位it線的第二記憶 胞；多個位元線感測放大器，每個私線制放大器經配 置以連接到多個記憶胞區塊當中的對應的記憶胞區塊的第 :記憶胞或第二記憶胞；以及多個連接單元，每個連接單 兀經配置喊於第-控制訊號來㈣—位元線連接到對應 的位元線感職大1，或者基於第二鋪訊號來將第二位 =線經由對應的總位元線而連接到對應的位元線感測放大 器。、多個S己憶胞區塊之每個記憶胞區塊的第一區域與第二 區域在第-方向上相互交又，且多個記憶胞區塊之ϋ 憶胞區塊的第-區域與第二區域在第二方向上相鄰 列。 一至少一個其他實施例提供一種半導體記憶體系統，此 半導體記憶體系統包括：半導體記憶體裝置；以及控制器， 其經配置以控制半導體記髓裝置。此半導體記憶體裝置 包括：多個第-記憶胞區塊，每個第—記憶胞轉包括第 -區域和第二區域，第—區域包括多個連接到第一位元線 的第一 S己憶胞，第二區域包括多個連接到第二位元線的第 一《«己憶胞，多個第二記憶胞區塊，每個第二記憶胞區塊包 括多個連接到第三位元線的第三記憶胞；多個第—位元線 201230060 4U281pif 感測放大器，每個第一位元線感測放大器經配置以連接到 多個第-記憶胞區塊當中的對應的第一記憶胞區塊的第— 記憶胞或第二記憶胞；至少一個第二位元線感測放大器， 其經配置以連接到多個第二記憶胞區塊當中的對應的第二 記憶胞區塊的第三記憶胞；以及多個連接單元，每個連接 單元經配置以基於第一控制訊號來將第一位元線連接到對 應的第一位元線感測放大器，或者基於第二控制訊號來將 φ 第二位元線經由對應的總位元線而連接到對應的第一位元 線感測放大益。多個第一記憶胞區塊的至少其中之一與多 個第二記憶胞區塊的至少其中之一在第一方向上相互交 叉。 至少一個其他實施例提供一種半導體記憶體系統，此 半導體記憶體系統包括：半導體記憶體裝置；以及控制器， 其經配置以控制半導體記憶體裝置。此半導體記憶體裝置 包括.多個次級子元線驅動器區域，其介於多個記憶胞陣 β之間，多個第欠級字元線驅動器’每個第-次級字元 馨、線驅動器經配置以基於主字元線訊號來將對應的第-驅動 訊號或接地電壓施加在對應的次級字元線的第一端；以及 夕個第一次級子元線驅動器，每個第二次級字元線驅動器 經配置以基於對應的第二驅動訊號來選擇性地將接地電壓 施加在對應的次級字元線的第二端。多個第一次級字元線 ，動器之-和-個第二次級字元線驅動H (與此第二次級 字70線驅動器相連接的次級字元線不同於與上述第一次級 字兀線驅動器相連接的次級字元線）形成在多個次級字元 201230060 4U28Jpif 線驅中ΐ—個次級字元線驅動器區域中。 半導體咖裝供-種半導體記憶體裝置，此 元線的第-記憶胞，一==-位 70_第—$憶胞；以及至少—個連接單^，轉配 基於第-控制訊號來選擇性地將第—位元線連接到對應的 測放大器’且經配置以基於第二控制訊號來選擇 性地將第-位70線經由對應的總位元線而連接到對應的位 元線感測放大器。 至少-個其他實關提供—種半導體記舰裝置，此 半導體記憶體裝置包括：至少―個記憶胞區塊，其具有第 一區域和第二區域，第一區域包括至少一個連接到第一位 元線的第一 §己憶胞，第二區域包括至少一個連接到第二位 元線的第二記憶胞；以及至少一個位元線感測放大器此 至少一個位元線感測放大器經由第一位元線而連接到至少 一個第一記憶胞，且經由第二位元線和對應的總位元線而 連接到至少一個第二記憶胞。 依照至少一部分實施例，第一方向可不平行於第二方 向。第一方向可垂直於第二方向。第一方向可以是行方向 (column-wise direction )，且第二方向可以是列方向 (row-wise direction )。 依照至少一部分實施例’半導體記憶體裝置可更包 括：多條第一位元線和多條第二位元線，其作為局部位元 201230060 4028 lpif 線，其中 多條總位元線之間的間距（pitches)是局部位元線之 間的間距的約兩倍。 總位元線可位於在第一方向上相鄰的第一位元線與 第一位元線之間的位置所對應的位置處。總位元線可以是 金屬線。 依照至少一部分實施例，半導體記憶體裝置可更包 括：至少一個控制訊號產生單元，其經配置以基於列位址 (row address)來產生第一控制訊號和第二控制訊號。此 至少一個控制訊號產生單元可更經配置以：當被啟用的 (enabled)字元線連接到對應的第一記憶胞時，產生具有 第一電壓的第一控制訊號；當被啟用的字元線未連接到對 應的第一記憶胞時，產生具有第二電壓的第一控制訊號； 當被啟用的字元線連接到對應的第二記憶胞時，產生具有 第一電壓的第二控制訊號；以及當被啟用的字元線未連接 到對應的第二記憶胞時，產生具有第二電壓的第二控制訊 號。 多個連接單元之每個連接單元可更經配置以：使第一 位元線連接到對應的位元線感測放大器，以回應於具有第 一電壓的第一控制訊號；使第一位元線與對應的位元線感 測放大器之間斷開連接，以回應於具有第二電壓的第一控 制訊號；使第二位元線經由對應的總位元線而連接到對應 的位元線感測放大器，以回應於具有第一電壓的第二控制 訊號；以及使第二位元線和對應的位元線感測放大器之一 201230060 ^υζδίριτ 與對應的總位元線之間斷開連接，以回應於具有第二 的第二控制訊號。 — 經配置，當半導體記憶體裝置執行預充電操作時，至 少一個控制訊號產生單元可產生具有第三電壓的第一控制 訊號和第二控制訊號。第一電壓可高於第二電壓和第= 壓，且第三電壓可高於第二電壓。 — 依照至少-部分實施例，至少一個控制訊號產生單元 可包括：至少一個訊號產生器，其經配置以產生第一控制 訊號或第二控制訊號。此至少一個訊號產生器可包括解 碼單元，其經配置以藉由對列位址進行解碼來產生解碼列 位址；第一電壓控制器，其經配置以基於解碼列位址來對 第一控制訊號或第二控制訊號進行控制，使其具有第一電 壓；第二電壓控制器，其經配置以基於解碼列位址來對第 一控制訊號或第二控制訊號進行控制，使其具有第二電 壓，以及第二電壓控制器，其經配置以當半導體 奘 置執行預充電操作時，對第-控制訊號或第二控制訊號進 行控制，使其具有第三電壓，以便_於被啟用的預充電 啟用訊號。 依照至少一部分實施例，半導體記憶體裝置可更包 括.至少一條屏蔽線（shield line)，其介於在第一方向上 相鄰的總位元線之間，此至少一條屏蔽線保持恒定的電壓 位準（level)(如，接地電壓位準）。 依照至少一部分實施例，多個連接單元之每個連接單 元可包括：第一開關單元，其經配置以基於第一控制訊號 12 201230060 WZQipif ，選擇f生地將帛—位s線連接到對應的位元線感測放大 器，以及第二開關單元，其經配置以基於第二控制訊號來 選擇性地將第二位元線連接到總位元線。 第一開關單元可介於對應的位元線感測放大器與對 應的記憶胞區塊之間，且第二開關單元可餘對應的記憶 胞區塊之中心所對應的位置處。 第一開關單元可包括：第一電晶體（transistor)，其 具有第閘極（gate)、第一端子（terminal)以及第二端 子，其中第一閘極經配置以接收第一控制訊號，第一端子 連接到第一位元線，且第二端子連接到對應的位元線感測 放大器。第二開關單元可包括：第二電晶體，其具有第二 閘極、第三端子以及第四端子’其中第二閘極經配置以接 收第一控制訊號，第三端子連接到第二位元線，且第四端 子連接到總位元線。 依照至少一部分實施例，半導體記憶體裝置可具有開 放式（open)位元線架構，且多個位元線感測放大器之每 個位元線感測放大器可包括：輸入端子，其經配置以連接 到在某一方向上與此位元線感測放大器相鄰的記憶胞區塊 的總位元線或第一位元線；以及反向輸入端子，其經配置 以連接到在相反方向上與此位元線感測放大器相鄰的記憶 胞區塊的總位元線或第一位元線。 依照至少一部分實施例，半導體記憶體裝置可具有折 疊式（folded)位元線架構，且多個位元線感測放大器之 每個位元線感測放大器可包括：第一輸入端子，其經配置 13 201230060 以連接到在某一方向上與此位元線感測放大器相鄰的記憶 胞區塊的總位元線或第一位元線；以及反向輸入端子，其 經配置以連接到與此位元線感測放大器相鄰的記憶胞區塊 的總位元線和第一位元線當中的未連接到第一輸入端子的 位元線。 多個位元線感測放大器之每個位元線感測放大器可 更包括：第二輸入端子，其經配置以連接到在相反方向上 與此位元線感測放大器相鄰的記憶胞區塊的總位元線或第 一位元線；以及第二反向輸入端子，其經配置以連接到與 此位元線感測放大器相鄰的記憶胞區塊的總位元線和第一 位元線當中的未連接到第二輸入端子的位元線。 第一記憶胞與第二記憶胞之每個記憶胞可包括垂直 通道（vertical-channel)電晶體。 依照至少一部分實施例，半導體記憶體裝置可更包 括：多個記憶胞陣列，多個記憶胞陣列之每個記憶胞陣列 包括多個記憶胞區塊當中的至少一個記憶胞區塊；多個次 級字元線驅動器區域，其介於多個記憶胞陣列之間；多個 第一次級字元線驅動器，多個第一次級字元線驅動器之每 個第一次級字元線驅動器經配置以基於主字元線訊號來將 對應的第一驅動訊號或接地電壓施加在對應的次級字元線 的第一端；以及多個第二次級字元線驅動器，多個第二次 級字元線驅動器之每個第二次級字元線驅動器經配置以基 於對應的第二驅動訊號來選擇性地將接地電壓施加在對應 的次級字元線的第二端，其中一個第一次級字元線驅動器 201230060 4028 lpif 興一個第 器相連接的::=::= it?字=形成在多個次級 個第一 _人級子元線驅動器區域中。 連接到第—次級字元線驅動器 次級字元線可與連接到第一次級:二 中的第—次級字讀驅動㈣次級字元線相鄰。
與第二条次級字元線的第一次級字元線驅動器 區域中、兀線驅動器可位於不同的次級字元線驅動器 多條次級字元線的第二端可經由多個第二次級字元 線驅動器來相互連接。 〇 f個第二次級字元線驅動器之每個第二次級字元線 驅，器可包括至少—個電晶體，其具有閘極、第—端子以 ，第一端子，其中閘極經配置以接收對應的第二驅動訊 號第一端子經配置以接收接地電壓，且第二端子連接到 對應的次級字元線的第二端子。 夕條-人級予元線的第一端經由多個第一次級字元線 驅動器來相互連接。 .依照至少一部分實施例，半導體記憶體裝置可更包 括·至少一個驅動訊號產生單元，其經配置以基於列位址 ，產生第—驅動訊號和第二驅動訊號。此至少-個驅動訊 號產生單元可經配置以將對應的第 一驅動訊號提供給對應 的第一次級字元線驅動器，且將對應的第二驅動訊號提供 15 201230060, ^υζδίριι 給對應的第-次級字元線驅動器所在的次級字元線驅動器 區域中的對應的第二次級字元線驅動器。 至少-個驅動訊號產生單元之每個驅動訊號產生單 兀可經配置以產生第-驅動訊號和第二驅動訊號，使得連 接到同-條次級字元線的第一次級字元線驅動器和第二次 級字元線驅動器所分別接收的第-驅動訊號和第二驅動訊 號具有不同的邏輯狀態。 至少-個驅動訊號產生單元可包括：解碼單元，其瘦 配置以基於列位址來產生第一參考驅動訊號和第二參相 # 動减’以及至少-個訊號產生單元，其經配置以基於第 -參考驅動訊號和第二參考驅動訊號來輸出第一驅動訊號 和第二驅動訊號。 至少一個訊號產生單元可包括：第一反相器鏈 (mverter chain)，其經配置以對第—參考驅動訊號或第 二參考驅動訊號進行反相，且輸出第二驅動訊號；以及第 -反相β鍵’其經配置以對第一參考驅動訊號或第二參考 驅動訊號進行反相’且輸出第一驅動訊號。 被對應的第-次級字元線驅動器以高電壓來驅動的 * 次級字元線的第二端所連接的第二次級字元線驅動器可基 於對應的第二驅動訊號而被停用（disabled)。 為讓本發明之各實施例能更明顯易懂，下文將配合所 附圖式作詳細說明。 【實施方式】 下面將配合所附圖式來詳細描述各實施例，一些實施 16 201230060 4U281pif 例繪示在這些圖式中。在圖式中，為了清楚起見，各層和 各區域的厚度被放大。圖式巾相_元件符·表相 本文詳細揭露了說明性實施例。然而，本文所揭露的 具體結構和魏詳情僅起到代表性作用，以便闡述實施 例。實施例可體現為許多其他形態，而不應贿為僅限於 本文所列舉的形態。
然而，容易理解的是，所揭露的具體實施例並非對本 發明的限定。減，各#_包含本發明之範_的所有 改良、等同變化以及可選方案。在整個關於圖的描述中， 相同的符號代表相同的元件。 組合 容易理解的是，雖然本文可使用術語“第一，，、“ ^描述各種元件，但這些元件不應贱麵語所限 定。僅用來區別—個元件與另—個元件。舉例而 言:^不^本發明之範_前提下，第—元件可稱為第 -兀件’ R理’第二兀件也可稱為第—元件。本文所使用 的術語“及/或，，包括—個或多個相關列舉項的任意及全部 :易_的是，當提到一元件“連接，，或、合，，到另一 ^時，此元件可直接連接_合到另―元件， 在者中H相反，當提到—元件“直 ^ 合，，到另-元件時’則不存在中間元件。用來描述元= 相互關係的其他_也應按照相同方式來理解（例如牛 於…之間”相對於“直接介於···之間”、“相鄰，，相對於“直接 17 201230060 *+Uz,o iplf 相鄰”等）。 本文所用的術語只是為了便於闡述具體實施例，而非 起到限定作用。本文所用的單數形式‘‘一，，、‘‘一種，，以及“所 述”也包括複數形式’除非另行明確指t更應當理解的 是，當本文使用術語“包括，，及/或“包含，，時，表示存在著所 述特徵、整體、步驟、操作、構件及/或元件，但並不排除 存在著或增加一個或一個以上的其他特徵、整體、步驟、 操作、構件、元件及/或其群組。 還值得注意的是，在一些備選實施方案中，所提及的 功月b/作用可打亂圖示順序後執行。舉例而言，連續繪示的 兩個圖實際上可實質上同時執行，有時也可逆序執行，這 取決於所涉及的功能/作用。 圖1是依照本發明之一實施例的一種半導體記憶體裝 置100的方塊圖。 凊參照圖1 ’半導體記憶體裝置1〇〇可包括：多個記 憶胞區塊 110—1、11〇_2、11〇_3、110_4、11〇 5、110 ό、 110_7、11〇_8、......；多條第一位元線 BLU、BL12、BL13、 BL14、BL15、BL16、BL17、......；多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、……；多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......；多個位元線感測放大器120_1、120_2、 120_3、120_4、120_5、120_6、……；多個連接單元 130_1、 130一2、130—3、130_4、130_5、130_6、130_7、130—8、......； 以及多個控制訊號產生單元150J、150 2、150 3、......。 201230060 4UZ81pif 多個記憶胞區塊 1 l〇_l、11〇_2、11〇_3、110_4、110_5、 110_6、110_7、110_8、……之每個記憶胞區塊可包括：第 一區域SMCB1 ’其中排列著多個第一記憶胞；以及第二區 域SMCB2，其中排列著多個第二記憶胞。第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、...... 之每條第一位元線可連接到多個記憶胞區塊110_1、 110_2、110_3、110_4、110 5、110 6、110 7、110 8、...... 當中的對應的記憶胞區塊的第一區域SMCB1中的多個第 一記憶胞。第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、BL27、......之每條第二位元線可連接到多個記憶胞 區塊 110 卜 110—2、110 3、110 4、110 5、110 6、110 7、 110_8、......當中的對應的記憶胞區塊的第二區域SMCB2 中的多個第二記憶胞。此外，第二位元線BL21、BL22、 BL23、BL24、BL25、BL26、BL27、......之每條第二位元 線可連接到多條總位元線GBU、GBL2、GBL3、GBL4、 GBL5、GBL6、GBL7、GBL8、……當中的對應的總位元 線。在此例中’半導體記憶體裝置1〇〇可具有階層式 (hierarchical)位元線結構。 舉例而言’與第一位元線BL12相連接的第一記憶胞 可排列在記憶胞區塊11〇_1的第一區域SMCB1中，且與 第一位元線BL22相連接的第二記憶胞可排列在記憶胞區 塊110j的第二區域SMCB2中。在另一實例中，與第一 位元線BL13相連接的第一記憶胞可排列在記憶胞區塊 11〇_4的第一區域SMCB1中，且與第二位元線BL23相連 ：：> 19 201230060. Ηυζοιριί 接的第二記憶胞可排列在記憶胞區塊11〇_4的第二區域 SMCB2中。同理，在其他記憶胞區塊11〇 2、110 3、110 5、 110_6、11〇_7、110_8、......之每個記憶胞區塊中，第一記 憶胞可排列在第一區域SMCB1中，且第二記憶胞可排列 在第二區域SMCB2中。 圖1繪示為第一記憶胞排列在第一區域SMCB1中且 第二記憶胞排列在第二區域SMCB2中的實例。 依照本發明的至少一部分實施例，多個記憶胞區塊 110」、110_2、110_3、110_4、110—5、110_6、110一7、 110一8、之每個記憶胞區塊可分為兩個相等或實質上相 等的部分：第一區域SMCB1與第二區域SMCB2。舉例而 言，包含在多個記憶胞區塊110J、110 2、110 3、110 4、 110一5、110_6、110_7、110_8、......之每個記憶胞區塊中 的記憶胞，其中一半可以是第一記憶胞，其他記憶胞可以 是第二記憶胞。然而，實施例並不限於此情形，第一區域 SMCB1與第二區域SMCB2的尺寸可不相同。 多個記憶胞區塊 110_1、110_2、110 3、11〇 4、110 5、 — — — 110一6、110一7、110—8、……之每個記憶胞區塊的第一區域 SMCB1和與該記憶胞區塊（包含上述第一區域SMCB1 ) 相鄰的記憶胞區塊的第二區域SMCB2在第一方向上相互 交又。舉例而言，一個記憶胞區塊的第一區域SMCB1和 與此記憶胞區塊相鄰的記憶胞區塊的第二區域SMCB2在 第一方向上相互交叉。在圖1所示之實施例中，記憶胞區 塊110_2的第一區域SMCB1和與記憶胞區塊ιι〇_2相鄰 20 201230060 4U2»lplf 的記憶胞區塊HO—l或110一5的苐二區域SMCB2可在第 一方向上排列。同理，記憶胞區塊110_2的第二區域 SMCB2和與記憶胞區塊11〇_2相鄰的記憶胞區塊ii〇J 或110-5的第—區域SMCB1可在第一方向上排列。其他 記憶胞區塊 u〇J、110—3、110_4、11〇一5、110_6、11〇—7、 ......之母個記憶胞區塊的第一區域SMCB1和與此
圮憶胞區塊相鄰的記憶胞區塊的第二區域SMCB2也可如 上所述來排列。 仍參照圖1，多個記憶胞區塊11〇_1、11〇 2、11〇 3、 11〇_4 ' 110_5 ' 11〇_6 ' 110_7 > 110_8 X ……之每個記憶胞 區塊的第一區域SMCB1和第二區域SMCB2可在第二方向 上相鄰而排列。在一實例中，包含在一個記憶胞區塊中的 第一區域SMCB1與第二區域SMCB2可在第二方向上相鄰 而排列。舉例而言，包含在記憶胞區塊11〇—2中的第一區 域SMCB1和第二區域SMCB2可在第二方向上相鄰而排 列。在另一貫例中，έ己憶胞區塊1的第一區域§MCB1 和第二區域SMCB2可在第二方向上相鄰而排列。同理， 其他記憶胞區塊 110_1、11〇_3、11〇_4、110 5、11〇 ό、 110一7、110一8、……之每個記憶胞區塊的第一區域SMCB! 和第二區域SMCB2也可在第二方向上相鄰而排列。第二 方向可不平行於第一方向，或者可垂直於第一方向。第一 方向可以是行方向，且第二方向可以是列方向。 多個位元線感測放大器12〇__ι、ΐ2〇_2、12〇 3、120 4、 120_5、120—6、......之每個位元線感測放大器可連接到多 21 201230060 1 jjif 個記憶胞區塊 lio 1、110 2、110 3、110_4、110 S、110 6、 110一7、11〇_8、......當中的對應的記憶胞區塊的第〆區域 SMCB1或第二區域SMCB2。換言之，舉例而言，多個位 元線感測放大器 120—1、120_2、120_3、120__4、12〇_5、 12 〇_6、......之每個位元線感測放大器可感測和放大對應的 記憶胞區塊的第一記憶胞或第二記憶胞中所儲存的資料。 在此例中，位元線感測放大器120_2可經由第一位元線 BL12而連接到記憶胞區塊11〇_1的第一區域SMCB1，或 者可經由第二位元線BL22和總位元線GBL2而連接到記 憶胞區塊110_1的第二區域SMCB2。此外，位元線感測放 大器120_2可經由第一位元線BL13而連接到記憶胞區塊 11〇__4的第一區域SMCB1，或者可經由第二位元線BL23 和總位元線GBL3而連接到記憶胞區塊11〇_4的第二區域 SMCB2。如圖1所示，其他位元線感測放大器、 120—3、120_4、120_5、120_6、…之每個位元線感測放 大器可連接到多個記憶胞區塊11〇_1、11〇_3、110_4、 110一5、11〇_6、110_7、11〇_8、......當中的對應的記憶胞 區塊的第一區域SMCB1或第二區域SMCB2。 半導體記憶體裝置100可具有圖1所示之開放式位元 線架構。至少依照圖1之實施例，多個位元線感測放大器 120一 1、120_2、120—3、120—4、120 5、120一6、......之每 個位元線感測放大器可包括：輸入端子，經由此輸入端子 來接收在給定方向上相鄰的記憶胞區塊的第一區域 SMCB1或第二區域SMCB2中的記憶胞所儲存的資料；以 22 201230060 HUZOipif
及反向輸入端子，經由此反向輸入端子來接收在相反方向 上相鄰的記憶胞區塊的第一區域SMCB1或第二區域 SMCB2中的記憶胞所儲存的資料。舉例而言，位元線感測 放大斋120_2的輸入端子可連接到第一位元線BL13，或者 可經由總位元線GBL3而連接到第二位元線BL23，且位元 線感測放大器120一2的反向輸入端子可連接到第一位元線 BL12,或者可經由總位元線GBL2而連接到第二位元線 BL22。否則’位元線感測放大器12〇一2的反向輸入端子可 連接到第一位元線BL13,或者可經由總位元線GBL3而連 接到第二位元線BL23,且位元線感測放大器12〇_2的輸入 端子可連接到第一位元線BU2，或者可經由總位元線 GBL2而連接到第一位元線BL22。同理，其他位元線感測 放大器 120_1、120—3 ' 120_4、120—5、120_6、......之每 個位元線感測放大器的輸入端子可連接到在給定方向上相 鄰的έ己憶胞所連接的第一位元線或第二位元線。其他位元 線感測放大器 120J、120_3、120 4、120 5、120 6、 _ — —— — ·*·.·· 之每個位元線感測放大器的反向輸入端子可連接到在相反 方向上相鄰的記憶胞所連接的第一位元線或第二位元線。 多個連接單元 130__1、13〇_2、130_3、130 4、130 130—6、130一7、130_8、.....·之每個連接單元可將對應的第 一位兀線連接到對應的位元線感測放大器，以回應於多個 第一控制訊號CON_ll、CON—12、CON_13、......當中的 對應的第一控制訊號，或者可將對應的第二位元線經由對 應的總位元線而連接到對應的位元線感測放大器，以回應 23 201230060 於多個第二控制訊號CON_21、C〇N__22、CON 23 當中的對應的第二控制訊號。 ~ …… 舉例而言，連接單元U0J可將第一位元線阳 接到位元線感測放大器120—2 ’以回應於第一押 C0NJ2，或者可將第二位元線BL22經由總位元工線 而連接到位元線感測放大器120—2’以回應於第二押 號CON一22。同理，連接單元130一4可將第一位元/·βι^ 連接到位it線感測放大器120—2，以回應於第—控制訊號 C0N—12 ’或者可將第一位兀線BL23經由總位元線GBL3 而連接到位元線感測放大器120—2 ’以回應於第二控制訊 號CON_22。如圖1所示，其他連接單元13〇_2、13〇 3 130—5、130_6、130—7、130—8、之每個連接單元也可 將對應的第-位元線連接到對應的位元線感測放大器以 回應於對應的第一控制訊號，或者可將對應的第二位元線 經由對應的總位元線而連接到對應的位元線感測=大器' 以回應於對應的第二控制訊號。 多個連接單元 130J、130_2、13〇_3、13Q_4、13()_5、 130一6、13G—7、13G_8、··.…之每個連接單元可包括第一開 關單元SW1和第二開關單元SW2。第—開關單元簡可 選擇性地將對應的第-位元線連接到（例如，控制對應的 第一位兀線的連接或斷開）對應的位元線感測放大器以回 應於對應的第一控制訊號。第二開關單元SW2可選擇性地 將對應的第一位元線連接到（例如，控制對應的第二位元 線的連接或斷開）與對應的位元線感測放大器相連接的總 24 201230060 WZSipif 位元線以回應於對應的第二控制訊號。 舉例而言’連接單元13〇_1的第一開關單元SW1可 選擇性地將第一位元線BL12連接到位元線感測放大器 12〇-2以回應於第一控制訊號CON_12。連接單元13〇_1 的第一開關單元SW2可選擇性地將第二位元線BL22連接 到與位^線感測放大器12〇_2相連接的總位元線GBL2以 ，應於第二控制訊號CON—22。同理，連接單元13〇_4的 Φ 第二開關單元SW1可選擇性地將第一位元線BL13連接到 位兀線感測放大器120_2以回應於第一控制訊號 CON_12。連接單元13〇_4的第二開關單元§W2可選擇性 地將第二位元線BL23連接到與位元線感測放大器 相連接的總位元線GBL3以回應於第二控制訊號c〇lsL2^。 在多個連接單元 13〇_1、130_2、13〇_3、13()_4、π〇·_5、 130_6、13GJ7、13G_8、......之每個連接單元中，第一開關 單元SWi與第二關單元SW2之—可被啟用，或者兩者 可都被停用。若第-開關單元SW1被停用以回應於第一控 _ 制訊號’則第二開關單元SW2可被啟用或被停用以回應於 對應的第二控制訊號。若第二開關單元SW2被停用以應 於第二控制訊號，則第-開關單元SW1可被啟用或被停用 以回應於對應的第-控制訊號。若第一開關單元_ 用，則第-開關單元SWU字對應的第一位元線連接到對鹿 的位元線感測放大器。若第一開關單元SW1被停用 -開關單凡SW1使對應的第一位元線與對應的位元 測放大器之間斷開連接。若第二開關單元SW2被啟用Ί 25 201230060 1 pi/* f,!1關！ίSW2將對應的第二位元線連接到對應的總 位兀線。右苐關單元SW2被停用，則第二開元 SW2使對應的第二位元線與對應的總位元線之間斷開連 接。 舉例而言，若連接到記憶胞區塊110一 1之第一區域 =CB1中的多個第-記憶胞之一的字元線被啟用，則連接 單元130_1的第一開關單元SW1可將第_位元線BU2連 接到位元線感測放大器12〇一2以回應於第一控制訊號 CON一 12，且連接單元13〇J的第二開關單元SW2可使第 鲁 二位元線BL22與總位元線GBL2之間斷開連接以回應於 第二控制訊號CON_22。 第一開關單元SW1可配置在對應的位元線感測放大 器與對應的記憶胞區塊之間。第二開關單元SW2可配置在 對應的記憶胞區塊之中心所對應的位置處。在一實例中， 第一開關單元SW1可配置在對應的記憶胞區塊的邊緣 處。舉例而言’連接單元13〇_1的第一開關單元SW1可配 置在位元線感測放大器12〇_2與記憶胞區塊11〇_1之間， φ 且第二開關單元S W2可配置在記憶胞區塊11 〇_ 1之中心所 對應的位置處。在另一實例中，連接單元130_4的第一開 關單元SW1可配置在位元線感測放大器120_2與記憶胞區 塊110_4之間，且第二開關單元SW2可配置在記憶胞區塊 110_4之中心所對應的位置處。 多條第二位元線 BL2卜 BL22、BL23、BL24、BL25、 BL26、BL27、BL28、......之每條第二位元線可經由多個 26 201230060 wzeipif 連接單元 130_1、130_2、130_3、130_4、13〇_5、130_6、 130_7、130_8、……當中的對應的連接單元的第二開關單 元SW2來選擇性地連接到多條總位元線GBL1、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......當中 的對應的總位元線。舉例而言，第二位元線BL21可經由 連接單元130_1的第二開關單元SW2來選擇性地連接到總 位元線GBL1。在另一實例中，第二位元線BL23可經由連 接單元130_3的第二開關單元SW2來選擇性地連接到總位 元線GBL3。 多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、GBL7、GBL8、......可以是折線（poly lines)或金 屬線。多條總位元線 GBU、GBL2、GBL3、GBL4、GBL5、 GBL6、GBL7、GBL8、......所在的層可不同於多條第一位 元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、...... 和多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、BL27、......所在的層。舉例而言，多條第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、...... 和多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、BL27、……可配置在第一層上，而多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……可形成在不同於第一層的第二層上。多條總位 元線 GBL卜 GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……之每條總位元線可配置在第二層的與對應的第 一位元線和對應的第二位元線之間的位置相對應的位置 27 201230060 處。舉例而言’總位元線GBL2可配置在第二層的與第一 位元線BL12或第二位元線BL21的位置相對應的位置 處。否則，總位元線GBL2可配置在第二層的與第一位元 線BL12和第二位元線BL21之間的位置相對應的位置 處。若總位元線GBL2配置在第二層的與第二位元線BL21 的位置相對應的位置處，則總位元線GBL1配置在第二層 的與第二位元線BL22的位置相對應的位置處，且其他總 位元線 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......
可配置在第二層的分別與其他第二位元線BL24、BL23、 BL26、BL25、BL28、BL27、 當中的對應的第二位元 線的位置相對應的位置處。多條總位元線GBL1、GBL2、 GBL3、GBL4、GBL5 ' GBL6、GBL7、GBL8、......可以 固定的或實質上固定的間隔形成在第二層上。 總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、 GBL7、GBL8、……之間的間距可等於或實質上等於第一 位元線 BL1 卜BL12、BL13、BL14、BL15、BL16、BL17、......
或第二位元線 BL21、BL22、BL23、BL24、BL25、BL26、 BL27、......之間的間距。若第一位元線BL11、BL12、 BL13、BL14、BL15、BL16、BL17、......與第二位元線 BL21、BL22、BL23、BL24、BL25、BL26、BL27、...... 稱為局部位元線，則多條總位元線GBL1、GBL2、GBL3、 GBL4、GBL5、GBL6、GBL7、GBL8、......之間的間距可 以是局部位元線之間的間距的二倍。 多個控制訊號產生單元150 1、150 2、150 3、...... 28 201230060 4028 lpif 之每個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和對應的第二控制訊號。舉例而言，控制訊 號產生單元150_1可基於列位址RA來產生第一控制訊號 CON—11和第二控制訊號C0N_21。控制訊號產生單元 150一2可基於列位址RA來產生第一控制訊號C0N_12和 第二控制訊號CON_22，且控制訊號產生單元15〇_3可基 於列位址RA來產生第一控制訊號conj3和第二控制訊 _ 號 CON 23。 假定一條連接到記憶胞區塊110—3之第二區域 SMCB2中的第二記憶胞之一、記憶胞區塊11〇一4之第一區 域SMCB1中的第一記憶胞之一、記憶胞區塊11〇_7之第 二區域SMCB2中的第二記憶胞之一以及記憶胞區塊 110一8之第一區域SMCB1中的第一記憶胞之一的字元線 被啟用。此外’假定當多個第一控制訊號C〇N 1工、 CON— 12、CON— 13、當中的對應的第-控制訊號具有 第一電壓時，第一開關單元SW1被啟用，而當對應的第一 _ 控制訊號具有第二電壓時，第-開關單元SW1被停用。此 外’假定當多個第二控制訊號c〇n_21、CON_22、 CON_23 ' ......當中的對應的第二控制訊號具有第一電壓 時’第二_單元SW2被啟用，而#對應的第二控制訊號 具有第二電壓時，第二開關單元SW2被停用。 在此情形下，控制訊號產生單元15〇_2基於列位址 RA來產生具有第一電壓的第一控制訊號C0N_12和具有 第二電壓的第二控制訊號CON一22。控制訊號產生單元 29 201230060 P*f 150_3基於列位址RA來產生具有第二電壓的第一控制訊 號CON_13和具有第一電壓的第二控制訊號c〇N_23。其 他控制訊號產生單元150J、……可基於列位址RA來產 生具有第二電壓的第一控制訊號CONji、......和第二控 制訊號CON_21、……。如此一來，接收第一控制訊號 CON—12 的連接單元 130 1、130 4、130 5、130 8、…. 的第一開關SW1和接收第二控制訊號CON__23的連接單 元130一3、130_7的第二開關SW2被啟用。其他第一開關 SW1和第二開關SW2則被停用。 因此，位元線感測放大器120_2可感測和放大記憶胞 區塊110_4之第一區域SMCB1中的多個第一記憶胞當中 的與被啟用的字元線相連接的第一記憶胞所儲存的資料。 位元線感測放大器120_3可感測和放大記憶胞區塊ii〇_3 之第二區域SMCB2中的多個第二記憶胞當中的與被啟用 的字元線相連接的第二記憶胞所儲存的資料。位元線感測 放大器120—5可感測和放大記憶胞區塊11〇_8之第一區域 SMCB1中的多個第一記憶胞當中的與被啟用的字元線相 連接的第一 s己憶胞所儲存的資料。同理，位元線感測放大 器120一6可感測和放大記憶胞區塊11〇_7之第二區域 SMCB2中的多個第二記憶胞當中的與被啟用的字元線相 連接的第二記憶胞所儲存的資料。連接單元130j和13〇_5 的第一開關SW1被啟用，但是與記憶胞區塊和 110_5之第一區域SMCB1中的多個第一記憶胞相連接的 多條字元線被停用。因此，位元線感測放大器120_2和 30 201230060. ~τν/^υ j.pif 120_5不能分別感測和放大記憶胞區塊110_1和ιι〇_5之 第一區域SMCB1之第一記憶胞所儲存的資料。 依照本發明的至少一部分實施例，多個第一控制訊號 CON一11、CON_12、CON_13、……僅其中之一具有第一 電壓’而其他第一控制訊號具有第二電壓。同理，多個第 二控制訊號C0N—21、CON_22、C〇N_23、 僅其中之
一具有第一電壓’而其他第二控制訊號具有第二電壓。此 處，具有第一電壓的第一控制訊號和第二控制訊號可根據 將要被啟用的字元線的位址來選定。 若半導體記憶體裝置1〇〇執行預充電操作，則多個控 制訊號產生單元150__1、15〇_2、150_3、......可產生具有 第三電壓的多個第一控制訊號C0N_11、c〇N_12、 CON一13、......和多個第二控制訊號C0N__21、CON_22、 CON一23、......。當第一控制訊號 C0N_11、c〇N_12、 C0N—13、……和第二控制訊號C0N_21、CON_22、 CON_23、……都具有第三電壓時’所有的第一開關單元 SW1和第二開關SW2可被啟用。 圖2是依照本發明之一實施例的一種半導體記憶體裝 置200 (諸如圖1之半導體記憶體裝置1〇〇)的電路圖。在 圖1與圖2中，相同的元件符號代表相同的元件。 請參照圖2，半導體記憶體裝置2〇〇可包括：多個記 憶胞區塊 110—1、110 2、110一3、110_4、110—5、110_6、 110一7、110一8、......；多條第一位元線 BL11、BL12、BL13、 BL14、BL15、BL16、BL17、......；多條第二位元線 BL21、 31 201230060. ;多條總 、GBL7、 BL22、BL23、BL24、BL25、BL26、BL27、...... 位元線 GBU、GBL2、GBL3、GBL4、GBL5、GBL6 …；多個位元線感測放大器120_1、12〇_2、 120_3、120_4、120_5、120_6、……；多個連接單元 uoj、 130_2、130_3、130_4、130—5、130_6、130—7、130—8、……； 以及多個控制訊號產生單元150J、150_2、150_3、......。
多個記憶胞區塊 110_1、110_2、110_3、110 4、11〇 5、 110_6、11〇_7、11〇_8、……之每個記憶胞區塊可包括多個 第一記憶胞MCI和多個第二記憶胞MC2。圖1所示之多 個第一區域SMCB1之每個第一區域可包括圖2之多個第 一記憶胞MCI ’且圖1所示之多個第二區域SMCB2之每 個第二區域可包括圖2之多個第二記憶胞。舉例而言，記 憶胞區塊110_1之多個第一記憶胞MCI可包含在圖1之 記憶胞區塊110_1之第一區域SMCB1中，且記憶胞區塊 110_1之多個第二記憶胞MC2可包含在圖1之記憶胞區塊
110_1之第二區域SMCB2中。第一記憶胞MCI可連接到 多條第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、 BL17、......當中的對應的第一位元線，且第二記憶胞MC2 可連接到多條第二位元線BL21、BL22、BL23、BL24、 BL25、BL26、BL27、……當中的對應的第二位元線。舉 例而言，記憶胞區塊11〇_1的第一記憶胞MCI和第二記 憶胞MC2可分別連接到第一位元線BL12和第二位元線 BL22。 第一記憶胞MCI及/或第二記憶胞MC2也包括一個電 32 201230060 4U281plf 晶體和-個電容器。第-記憶胞體的電晶體的問極和 第一端子可分㈣制對應的字元線和對應的第二位元 線。第—記憶胞MCI的電容器可連接到電晶體的第二端 子與接地電壓源之間。第二記憶胞MC2的電晶體的閘極 和第了端子可分別連接到對應的字元線和對應的第二位元 線。第二記憶胞MC2的電容器可連接到電晶體的第二端 子與接地電壓源之間。
s己憶胞區塊 11〇_1、11〇_2、11〇_3、11〇_4、11〇 5、 110_6 ' 110—7、11〇_8、…的結構和連接與上文參照圖i 所述的相同或相似’故此處將不再贅述。 多個位元線感測放大器12〇_i、12〇_2、12〇_3、UO 4、 120_5、120—6、......之每個位元線感測放大器可連接到多 個記憶胞區塊 11〇_1、11〇_2、11〇_3、11〇_4、11〇_5、11〇 6、 110一7、110一8、……當中的對應的記憶胞區塊的第一記憶 胞MCI或第二記憶胞MC2。在此例中，多個位元線感測 放大器 120_1、120_2、120—3、120_4、120_5、120 6、 之每個位元線感測放大器可感測和放大對應的記憶胞區塊 的第一記憶胞MCI或第二記憶胞MC2所儲存的資料。舉 例而言’位元線感測放大器120_2可經由第一位元線BL12 而連接到記憶胞區塊110_1的第一記憶胞MCI，或者可經 由第二位元線BL22和總位元線GBL2而連接到記憶胞區 塊11〇_2的第二記憶胞MC2。同理，位元線感測放大器 120一2可經由第一位元線BL13而連接到記憶胞區塊110一4 的第一記憶胞MCI，或者可經由第二位元線BL23和總位 33 201230060
Ipif 元線GBL3而連接到記憶胞區& 11Q 4的第二 MC2。位元線感測放大器m」、ΐ2。—2'既3、ΐ2〇二、 120-5'120-6' 的連接與上文參照圖1所述的相同或 多個連接單元 130J、130_2、13〇_3、m斗、13〇一5、 130_6一、130_7、13〇_8、·...·.之每個連接單元可將對應的第 位元線連接到對應的位元線感測放大器，以回應於多個 第一控制訊號CON一11、CON_12、CON—13、......當中的
對應的第一控制訊號，或者可將對應的第二位元線經由對 應的總位元線而連接到對應的位元線感測放大器，以回應 於多個第二控制訊號 CON_21、CON_22、CON_23、...I 當中的對應的第二控制訊號。 多個連接單元 13〇j、13〇_2、13〇_3、130_4、130_；5、
130-6、130_7、130_8、……之每個連接單元可包括第一開 關單元SW1和第二開關單元SW2，如圖丨所示。如上文 參照圖1所述，第一開關單元SW1可選擇性地將對應的第 一位元線連接到對應的位元線感測放大器以回應於對應的 第一控制訊號’且第二開關單元SW2可選擇性地將對應的 第二位元線連接到與對應的位元線感測放大器相連接的總 位元線以回應於對應的第二控制訊號。 圖2繪示為圖1之第一開關單元SW1和第二開關單 元SW2是NMOS電晶體的情形。舉例而言，連接單元13〇j 的第一開關單元SW1可以是NMOS電晶體，其選擇性地 將第一位元線BL12連接到位元線感測放大器12〇_2以回 34 201230060 WZ8ipif 應於第一控制訊號CON_12。連接單元i3〇_i的第二開關 單元SW2可以是NMOS電晶體，其選擇性地將第二位元 線BL22連接到與位元線感測放大器120_2相連接的總位 元線GBL2以回應於第二控制訊號c〇N_22。 在圖2之實施例中’若第一開關單元swi是NMOS 電晶體’則當對應的第一控制訊號為邏輯高（logic high) 時，第一開關單元SW1可將對應的第一位元線連接到對應 的位元線感測放大器，而當對應的第一控制訊號為邏輯低 ® (1〇gic !〇w)時，則使對應的第一位元線與對應的位元線 感測放大器之間斷開連接。若第二開關單元SW2是NM〇s 電晶體，則當對應的第二控制訊號為邏輯高時，第二開關 單元SW2可將對應的第二位元線連接到對應的位元線感 測放大器’而當對應的第二控制訊號為邏輯低（1〇gicl〇w) 時，則使對應的第二位元線與對應的位元線感測放大器之 間斷開連接。 雖然圖2繪示為第一開關單元SW1和第二開關單元 # SW2是NMOS電晶體的情形，但實施例並不限於此情形。 其他元件也可用作第一開關單元SW1和第二開關單元 SW2，只要這些其他元件能夠與上述的第一開關單元SW1 和第二開關單元SW2 —樣進行相同或相似的操作。舉例而 吕，第一開關單元SW1和第二開關單元sw2可以是PMOS 電晶體。在此例中’多個第·一控制訊號c〇N_n、CON_12、 C0N-13、…和多個第二控制訊號CON_21、CON_22、 CON-23 '…的邏輯狀態與第一開關單元SW1和第二開 35 201230060 關單元SW2是NMOS電晶體時相反。 多個控制訊號產生單元150J、15〇_2、15〇 3、 ，每個控制訊號產生單元可基於列位址RA來產生對應的 第控制5孔號和第一控制訊號。多個控制訊號產生單元 150_1、150一2、150—3、......的結構和操作與上文參照圖1 所述的相同或相似。 下面將參照圖1和圖2來闡述依照本發明之一實施例 的半導體記憶體裝置1〇〇或2〇〇的示範操作。 多個第一記憶胞MCI和多個第二記憶胞MC2之每個 記憶胞可連接到對應的字元線。下面將闡述多條字元線之 一被啟用的情形。為了便於說明，特假定一條以共用方式 連接到記憶胞區塊11〇_3的一個第二記憶胞MC2、記憶胞 區塊110一4的一個第一記憶胞MCI、記憶胞區塊ιι〇_7的 一個第二記憶胞MC2以及記憶胞區塊11〇_8的一個第一 記憶胞MCI的字元線被啟用。然而，實施例並不限於此 例，半導體記憶體裝置1〇〇或200也可根據被啟用的字元 線的位置來進行操作，如下所述。此外，假定當第一控制 訊號C0N_11、C0N_12、CON_13、......均具有第一電壓 時，對應的第一開關單元SW1的電晶體接通，而當第一控 制訊號C0N_11、C0N_12、CON_13、......均具有第二電 壓時，對應的第一開關單元SW1的電晶體斷開。此外，假 定當第二控制訊號C0N_21、CON_22、CON_23、......均 具有第一電壓時，對應的第二開關單元SW2的電晶體接 通’而當第二控制訊號C〇N_2卜CON_22、CON_23、...... 36 201230060 πυζδίρϊί 均具有第二電壓時，對應的第二開關單元SW2的電晶體斷 ，。舉例而言’若第一開關單元swl和第二開關單元SW〕 疋NMOS電晶體（如圖2所示），則第一電壓可以是高電 壓’第二電壓可以是低電壓。 多個控制訊號產生單元150J、15〇_2、150__3、...... 之每個控制訊號產生單元可基於列位址RA來產生對應的 ^一控制訊號和對應的第二控制訊號，其中列位址RA是 φ ，被啟用的字元線WL的位址。在此例中，控制訊號產生 單兀150一 1可基於被啟用的字元線WL的位址來產生具有 第二電壓的第一控制訊號CON一11和具有第二電壓的第二 控制訊號CON—21。控制訊號產生單元15〇_2可基於被啟 用的字元線WL的位址來產生具有第一電壓的第一控制訊 號CON一 12和具有第二電壓的第二控制訊號c〇N_22。控 制訊號產生單元150—3可基於被啟用的字元線WL的位址 來產生具有第二電壓的第一控制訊號c〇N_13和具有第一 電壓的第二控制訊號CON_23。第一控制訊號c〇N_12可 ® 具有第一電壓，用來控制與被啟用的字元線WL相連接的 第一記憶胞MCI所連接的第一開關單元SW1。第二控制 訊號CON_23可具有第一電壓，用來控制與被啟用的字元 線WL相連接的第二記憶胞MC2所連接的第二開關單元 SW2 ° 根據上述的控制訊號產生單元15〇_1、15〇 2、 150-3、......的示範操作，僅第一控制訊號C0N_12和第 二控制訊號CON一23具有第一電壓，而其他的第1控制訊 37 201230060 Η-υζ,οχριΓ 號CON-11、CON一13、…和其他的第二控制訊號 C〇N_21、CON—23、......則具有第二電壓。如此一來，接 收第一控制訊號C0N_12的連接單元13〇_1、130—4、 130_5、130_8、……的第一開關SW1的電晶體和接收第二 控制訊號CON_23的連接單元13〇_3、130_7、......的第二 開關SW2的電晶體接通。其他的第一開關swi和第二開 關SW2的電晶體斷開。因此，位元線感測放大器丨2〇_2 連接到第一位元線BL12和第一位元線BL13，且位元線感 測放大器120一5連接到第一位元線BL16和第一位元線 BL17。位元線感測放大器12〇_3連接到第二位元線BL24， 且位元線感測放大器120_6連接到第二位元線BL28。 位元線感測放大器120_2可經由第一位元線BL13而 從記憶胞區塊110—4的與被啟用的字元線WL相連接的第 一§己憶胞MCI中接收資料，然後可感測並放大此資料。 位元線感測放大器120—5可經由第一位元線BL17而從記 憶胞區塊110一8的與被啟用的字元線WL相連接的第一記 憶胞MCI中接收資料，然後可感測並放大此資料。位元 線感測放大态120一3可經由第二位元線BL24和總位元線 GBL4而從記憶胞區塊11〇一3的與被啟用的字元線相 連接的第二記憶胞MC2中接收資料，然後可感測並放大 此資料。位元線感測放大器12〇—6可經由第二位元線BL28 和總位元線GBL8而從記憶胞區塊110一7的與被啟用的字 元線WL相連接的第二記憶胞MC2中接收資料，然後可 感測並放大此資料。連接單元130j、13〇 5、 38 201230060 4UZ8Iplf 開關SW1被啟用，但與第一位元線BL12、BL16、……相 連接的第一記憶胞MCI不連接到被啟用的字元線WL。因 此，位元線感測放大器120_2、120_5、......不能感測和放 大分別儲存在記憶胞區塊110_1、11〇_5、......的第一記憶 胞MCI中的資料。 若半導體記憶體裝置100或200執行預充電操作，則 多個控制訊號產生單元150_1、150_2、150_3、......可產
生具有第三電壓的多個第一控制訊號c〇N_ll、CON_12、 C0N_13、......和多個第二控制訊號CON_21、CON_22、 CON一23、......。若第一控制訊號 CON_ll、CON_12、 C〇N—13、......和第二控制訊號 CON_21、CON_22、 CON_23 ^ ......都具有第三電壓，則第一開關單元SW1和 ，一開關單元SW2可都被啟用，且半導體記憶體裝置1〇〇 或f〇0可執行預充電操作。若第一開關單元SW1和第二開 關單元SW2是>JM〇s電晶體（如上文參照圖2所述）， 則第-電，可向於第二電壓和第三電壓，且第三電壓可高 ，第-電壓。若第―_單元SW1和第二開關單元sw2 =PMOS電晶體，則第一電壓可低於第二電壓和第三電 I且第二電壓可低於第二電壓。 缺罢fn3讀照本發明之另—實施例的-種半導體記憶體 裝置300的方塊圖。 ，參照圖3，半導體記憶體裝置·可包括 憶胞區塊110 ]、] 1 , 11Λ ~1 110-2、110—3、110—4、110 5、110 6、 110 7' lio 〇χ •交 & & — — — ~ ~ ……，多條第一位元線BL11、BL12、BL13、 39 201230060 wzoipif BL14、BL15、BL16、BL17、......；多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、...... ·，多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……；多個位元線感測放大器120_1、120_2、 120_3、120_4、120_5、120_6、......；多個連接單元 130_1、 130_2、130—3、130_4、130_5、130_6、130—7、130_8、......； 多個控制訊號產生單元150_1、150_2、150_3、......；以 及多條屏蔽線 SL1、SL2 ' SL3、SL4、SL5、SL6、SL7、 SL8、......。 在圖1至圖3中，相同的元件符號代表相同的元件。 因此’在圖3中，多個記憶胞區塊110_1、110_2、110_3、 11〇_4、11〇_5、110_6、110—7、110_8、......，多條第一位 元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、......， 多條第二位元線 BL21、BL22、BL23、BL24、BL25、BL26、 BL27、......，多條總位元線 GBU、GBL2、GBL3、GBL4、 GBL5、GBL6、GBL7 ' GBL8、......，多個位元線感測放 大器 120J、120 2、120 3、120 4、120 5、120 6、......， 多個連接單元 130 1、130 2、130 3、130 4、130 5、130 6、 —~ — ~~ 130_7、130_8、……’以及多個控制訊號產生單元150_1、 150_2、150_3、……與上文參照圖1所述的相同或相似， 故此處將不再贅述。多個記憶胞區塊110_1、110_2、 110—3、110一4、110_5、11〇_6、11〇_7、11〇一8、……和多 個連接單元 13〇_卜 130—2、130_3、130_4、13〇_5、130_6、 130一7、130_8、……可如上文參照圖2所述，故此處將不 201230060 HUZOipif 再贅述。 多條屏蔽線 SU、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、......之每條屏蔽線可配置在多條總位元線GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......
所在的同一層上，且介於相鄰的總位元線之間。舉例而言， 屏蔽線SL2可配置在總位元線GBL1與總位元線GBL5之 間，且屏蔽線SL5可配置在總位元線GBL2與總位元線 GBL6 之間。其他屏蔽線 SL1、SL3、SL4、SL6、SL7、 SL8、 之每條屏蔽線可配置在對應的總位元線與在第 一方向上與對應的總位元線相鄰的總位元線之間。 多條屏蔽線 SU、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、 之每條屏蔽線可保持恒定的或實質上恒定的電 壓位準。舉例而言，多條屏蔽線SLi、SL2、SL3、SL4、 SL5、SL6、SL7、SL8、……之每條屏蔽線可保持接地電 壓位準。因此’多條屏蔽線SL1、SL2、SL3、SL4、SL5、 SL6、SL7、SL8、……之每條屏蔽線可補償對應的總位元 線與在第一方向上與對應的總位元線相鄰的總位元線之間 的轉合。舉例而言，屏蔽線SL2可補償總位元線GBL1與 總位兀線GBL5之間的轉合，且屏蔽線化可補償總位元 線GBL2與總位元線GBU之間的輕合。其他的屏蔽線 SL1、SL3、SL4、SL6、SL7、SL8、......之每條屏蔽線可 補侦對應的總位元線與在第—方向上與對應的總位元線相 鄰的總位元線之間的耦合。 圖4疋依照本發明之另一實施例的一種半導體記憶體 201230060. 裝置400的方塊圖。 請參照圖4，半導體記憶體裝置400可包括：多個記 憶胞區塊 410_1、410_2、410_3、410_4、410_5、410_6、 410_7、410_8、……；多條第一位元線BL1卜BL12、BL13、 BL14、BL15、BL16、BL17、……；多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、......；多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......；多個位元線感測放大器420_1、420_2、 420—3、420 4、420_5、420_6、......；多個連接單元 430_1、 430一2、430_3、430_4、430_5、430—6、430 7、430 8、......； 以及多個控制訊號產生單元450_1、450_2、450 3、......。 圖4繪示為依照本發明之一實施例的具有折疊式位元 線架構的半導體記憶體裝置400。因此，圖1繪示為具有 開放式位元線架構的半導體記憶體裝置〗⑽的實施例，而 圖4則繪示為具有折疊式位元線架構的半導體記憶體裝置 400的實施例。 多個5己憶胞區塊410_1、410_2、4103、4104、4105、 410_6、410_7、410一8、……之每個記憶胞區塊可包括：第 -區域SMCB1，其中排列著多個第一記憶胞；u及第二區 域SMCB2,其中排列著多個第二記憶胞，這與圖1之記憶 胞區塊 110_1、11〇_3、110—4、110_5、11〇_6、110_7、 110-8、.....，相似。多個記憶胞區塊410_1、410_2、410_3、 410一4、41〇_5、410—6、410一7、41〇_8 7...··.的結構與圖 1 之多個記憶胞區塊 110J、110_3、11〇 4、11〇 5、11〇_6、 42 201230060t 110 7、110 8、......的結構相同或相似’故此處將不再贅 述。 多個位元線感測放大器42〇 J、420-2、420-3、420-4、 420 5、420 6 ......之每個位元線感測放大器可連接到多 個記憶胞區塊 41〇一1'410_2、41〇_3'410_4'41〇_;5'410_6、 410_7、410_8、…當中的對應的記憶胞區塊的第一區域 SMCB1或第二區域SMCB2。在此例中’多個位元線感測 放大器 420 1、420一2、420_3、420—4、420_5、420—6、...... 之每個位元線感測放大器可感測和放大儲存在對應的記憶 胞區塊的第一記憶胞或第二記憶胞中的資料。 由於半導體記憶體裝置400具有折疊式位元線架構， 所以多個位元線感測放大器420_1、420__2、420_3、420_4、 420_5、420_6、……之每個位元線感測放大器可包括：輸 入端子，其連接到相鄰的記憶胞區塊的第一區域SMCB1 與第二區域SMCB2之一；以及反向輸入端子，其連接到 相鄰的記憶胞區塊的第一區域SMCB1和第二區域SMCB2 當中的另一區域。舉例而言，第一位元線BL13可連接到 位元線感測放大器420—2的輸入端子，或者第二位元線 BL23可經由總位元線GBL3而連接到位元線感測放大器 420一2的反向輸入端子。否則，第一位元線BL13可連接到 位元線感測放大器420一2的反向輸入端子，或者第二位元 線BL23可經由總位元線GBL3而連接到位元線感測放大 器420一2的輸入端子。同理，其他的位元線感測放大器 420J、420_3、420_4、42〇—5、42〇—6、··....之每個位元線 43 201230060 感測放大n的輸人端子可連接到與相_記憶胞相連接的 第-位兀線或第二位元線，而其反向輸人端子可連接到另 一條位元線。 多個連接單 it 43GJ、43G_2、43G」、430_4、430 5、 430—6 430_7'430_8、......之每個連接單元可將對應的第 -位兀線連接崎躺位元線感測放大^以回應於多個 一控制訊號CON_ll、CON—12、CON—13、·….·當中的對 應的第-控制訊號，或者可將對應的第二位元線經由對應 的總位L連接騎應驗元線感職大H以回應於^ 個第二控制訊號CON—21、CON一22、CON—23、.去中 的對應的第二控制訊號。多個連接單元43G_1、430 ^、 430—3、430—4、43〇_5、430_6、430—7、430—"δ、.... I每 個連接單元可包括第—開關單元SW1和^二開關單元 SW2。第一開關單元SW1可選擇性地將對應的第一位元線 連接到對應驗元線感測放大||㈣應於對應的第一控制 訊號。第二開關單元SW2可選擇性地將對應的第二位^線 連接到與對應的位元線感職大器相連接的總位元線，以 回應於對應的第二控制訊號。多個連接單元43〇工、 43〇一2、430—3、430_4、430_5、430_6、430—7、430 8、~ 的結構和操作與圖1之多個連接單元130J、—13〇·27 130一3: 13〇一4、13〇—5、13〇一6、13〇一7、13〇〜8、……‘士 構和操作相同或相似’故此處將不再贅述。 、。 —多個控制訊號產生單元450_1、450_2、450 3、 之每個控制訊號產生單元可基於列位址RA來產^對應的 201230060 4U281pif 第一控制訊號和第二控制訊號。多個控制訊號產生單元 450_1、450_2、450_3、......的結構和操作與圖1之多個控 制訊號產生單元150_1、150_2、150_3、......的結構和操 作相同或相似，故此處將不再贅述。 多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、GBL7、GBL8、......可以是折線或金屬線。多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……之每條總位元線所在的層可不同於第一位元線 和第二位元線所在的層，且可配置在不同層的與對應的第 一位元線或對應的第二位元線之間的位置相對應的位置 處。總位元線 GBL卜 GBL2、GBL3、GBL4、GBL5、GBL6、 GBL7、GBL8、……之間的間距可等於或實質上等於第一 位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、...... 之間或第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、BL27、......之間的間距。總位元線GBU、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......與上 文參照圖1所述的相同或相似，故此處將不再贅述。 圖5是依照本發明之另一實施例的一種半導體記憶體 裝置500 (諸如圖4之半導體記憶體裝置400)的電路圖。 請參照圖5，半導體記憶體裝置400可包括：多個記 憶胞區塊 410—1、41〇_2、410_3、410_4、410_5、410_6、 410_7、410一8、……；多條第一位元線BL1卜BL12、BL13、 BL14、BL15、BL16、BL17、......·，多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、......；多條總 45 201230060 HV^O 1 pif 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......：多個位元線感測放大器420_1、420_2、 420一3'420—4、420_5、420_6、……；多個連接單元 430J、 430一2、430—3、430_4、430—5、430—6、430 7、430 8、......； 以及多個控制訊號產生單元450J、450 2、450 3、......。 在圖4和圖5中，相同的元件符號代表相同的元件。 多個記憶胞區塊 410_1、410_2、410 3、410 4、410 5、 — —
410一6'41〇_7、410_8、……之每個記憶胞區塊可包括多個 第一記憶胞MCI和多個第二記憶胞MC2。圖4之第一區 域SMCB1和第二區域SMCB2可分別包括圖5之第一記憶 胞MCI和第二記憶胞MC2。舉例而言，記憶胞區塊41〇_1 的多個第一記憶胞MCI可包含在圖4之記憶胞區塊410_1 的第一區域SMCB1中，且記憶胞區塊41〇_1的多個第二 記憶胞MC2可包含在圖4之記憶胞區塊410_1的第二區 域SMCB2中。第一記憶胞MCI可連接到多條第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、......
當中的對應的第一位元線，且第二記憶胞MC2可連接到 多條第二位元線 BL2 卜 BL22、BL23、BL24、BL25、BL26、 BL27、……當中的對應的第二位元線。舉例而言，記憶胞 區塊410_1的第一記憶胞MCI和第二記憶胞MC2可分別 連接到第一位元線BL12和第二位元線BL22。 第一記憶胞MCI及/或第二記憶胞MC2可包括一個電 晶體和一個電容器。第一記憶胞MCI和第二記憶胞MC2 的結構與上文參照圖2所述的相同或相似，故此處將不再 46 201230060 ^Z8ipif 贅述。記憶胞區塊 410J、410-2、410—3、410-4、41〇-5、 41〇_6、4i〇 7、41〇_8、……的結構和連接與上文參照圖1 所述的相同或相似，故此處將不再贅述。 多個位元線感測放大器420J、420-2、420-3、420一4、 420_5、420 6 ......之每個位元線感測放大器可連接到多 個記憶胞區塊410一卜410_2、410_3、410_4、410_5、410_6、 41〇_7、410_8、......當中的對應的記憶胞區塊的第一記憶 胞MCI或第二記憶胞MC2。在此例中，多個位元線感測 放大器 420_1、420_2、420_3、420_4、420_5、420_6、...... 之每個位元線感測放大器可感測和放大儲存在對應的記憶 胞區塊的第一記憶胞MCI或第二記憶胞MC2中的資料。 舉例而言，位元線感測放大器420_2可經由第一位元線 BL12而連接到記憶胞區塊410_1的第一記憶胞MCI，或 者可經由第二位元線BL22和總位元線GBL2而連接到記 憶胞區塊410_2的第二記憶胞MC2。同理，位元線感測放 大器420一2可經由第一位元線BL13而連接到記憶胞區塊 410一4的第一記憶胞MCI ’或者可經由第二位元線BL23 和總位元線GBL3而連接到記憶胞區塊41〇_4的第二記憶 胞MC2。位元線感測放大器420_1、420_2、420_3、420 4、 420_5、420_6、……的連接與上文參照圖4所述的相同或 相似’故此處將不再資述。 多個連接举元 430—1、430_2、430_3、430 4、430 5、 43〇_6、43〇一7、43〇一8、……之每個連接單元可將對應^第 一位元線連接到對應的位元線感測放大器以回應於多個第 47 201230060 I Λ 一控制訊號CON一11、C〇N_12、CON_13、......當中的對 應的第一控制訊號，或者可將對應的第二位元線經由對應 的總位元線而連接到對應的位元線感測放大器以回應於多 個第二控制訊號CON—21、CON_22、CON一23、......當中 的對應的第二控制訊號。 多個連接單元 430J、430_2、430_3、430_4、430—5、 430一6、430_7、430—8、..._··之每個連接單元可包括第—開 關單元SW1和第二開關單元SW2，如圖4所示。如上文 參照圖4所述’第一開關單元SW1可選擇性地將對應的第 一位元線連接到對應的位元線感測放大器，以回應於對應 的第一控制訊號，且第二開關單元SW2可選擇性地將對應 的第二位元線連接到與對應的位元線感測放大器相連接的 總位元線，以回應於對應的第二控制訊號。 圖5繪示為圖4之第一開關單元SW1和第二開關單 元SW2是NMOS電晶體的實施例。上文已參照圖2詳細 描述了第一開關單元swi和第二開關單元SW2是NM〇s 電晶體的實施例。再如上文參照圖2所述，實施例並不限 於這些貫例，其他元件也可用作第一開關單元SW1和第二 ^關單元SW2,只要這些其他元件能夠像上述的第一開關 單元SW1和第二開關單元SW2那樣以相同或相似的方式 來操作。舉例而1：，第-開關單元SW1和第二開關單元 SW2可以是PMOS電晶體。在此例中，多個第一控制訊號 C〇N_U、C0N_12、C0N_13、和多個第二控制訊號 C0N_2卜CON一22、CON一23 ' ......的邏輯狀態可與第一 48 201230060 4U28ipif 開關單元SW1和第二開關單元SW2是NMOS電晶體時相 反。 多個控制訊號產生單元450_1、450 2、450 3、.. 之每個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。多個控制訊號產生單元 450—1、450一2、450_3、......的結構和操作與上文參照圖4 所述的相同或相似。 下面將參照圖4和圖5來闡述依照本發明之一實施例 的半導體記憶體裝置400或500的示範操作。 多個第一記憶胞MCI和多個第二記憶胞MC2之每個 記憶胞可連接到對應的字元線。下面將闡述多條字元線之 一被啟用的實例。為了便於說明，特假定一條以共用方式 連接到記憶胞區塊41〇_1的一個第一記憶胞MCI、記憶胞 區塊410一2的一個第二記憶胞MC2、記憶胞區塊41〇_5的 一個第一記憶胞MCI以及記憶胞區塊410_6的一個第二 s己憶胞MC2的字元線WL被啟用。然而’實施例並不限 於此例，半導體記憶體裝置400或500也可根據被啟用的 字元線的位置來操作，如下所述。此外，假定當第一控制 訊號CON_ll、CON-12、CON一13、......都具有第一電壓 時’對應的第一開關單元SW1的電晶體接通，而當第一控 制訊號CON_ll、CON_12、CON_13、……都具有第二電 壓時’對應的第一開關單元SW1的電晶體斷開。此外，假 定當第二控制訊號C0N_21、CON一22、CON_23、......都 具有第一電壓時，對應的第二開關單元SW1的電晶體接 49 201230060 wzoipif 通，而當第二控制訊號CON_2卜C〇N__22、COM u、 都具有第二電壓時，對應的第二開關單元SW2的電晶體斷 開。舉例而言，若第一開關單元SW1和第二開關單= SW2 是NMOS電晶體（如圖5所示），則第一電壓可以是高電 壓’且第二電壓可以是低電壓。另外’假定第一位元線經 由對應的第一開關單元SW1而連接到對應的位元線感測 放大益的輸入子’且第二位元線經由對應的第二開關翠 元SW2和對應的總位元線而連接到對應的位元線感測放 大器的反向輸入端子。然而，實施例並不限於此情形，第 一位元線也可經由對應的第一開關單元SW1而連接到對 應的位元線感測放大器的反向輸入端子，且第二位元線可 經由對應的第二開關單元SW2和對應的總位元線而連接 到對應的位元線感測放大器的輸入端子。 多個控制訊號產生單元450_1、450_2、450_3、 之母個控制訊號產生單元可基於被啟用的字元線WL的位 址來產生對應的第一控制訊號和對應的第二控制訊號。在 此例中，控制訊號產生單元450一1可基於被啟用的字元線 WL的位址來產生具有第二電壓的第一控制訊號 和具有第一電壓的第二控制訊號c〇N_2卜控制訊號產生 單το 450一2可基於被啟用的字元線WL的位址來產生具有 第一電壓的第一控制訊號C〇n_12和具有第二電壓的第二 控制訊號CON—22。控制訊號產生單元45〇_3可基於被啟 用的字元線WL的位址來產生具有第二電壓的第一控制訊 唬CON一13和具有第二電壓的第二控制訊號CON_23。在 50 201230060 =例中，第-控制訊號CON—M具有第一電壓，用來控 與被啟用的子元線WL相連接的第—記憶胞MCI所連 接的第-開關單元SW1。第二控制訊號刪_2丨可具有第 -電壓’用來控制與被啟用的字元線肌相連接的第二記 憶胞MC2所連接的第二開關單元SW2。 依照上述控制訊號產生單元450_1、450_2、 45〇-3、......的示範操作，僅第一控制訊號CON_12和第 二控制訊號CON—21具有第一電壓，而其他的第一控制訊 5虎CON_ll、CON一13、··..·.和其他的第二控制訊號 CON一21、CON—23、......則具有第二電壓。因此，接收第 一控制訊號CON_12的連接單元430 1、430 4、430 5、 43°-8'……的第一開關SW1的電晶體以及接收第二控制 訊號CON—23的連接單元43〇_2、430_6、......的第二開關 SW2的電晶體接通。其他的第一開關SW1和第二開關sw2 的電晶體則斷開。如此一來，位元線感測放大器42〇_2的 第一輸入端子和第二輸入端子分別連接到第一位元線 BL12和第一位元線BL13。位元線感測放大器420_5的第 一輸入端子和第二輸入端子分別連接到第一位元線BL16 和第一位元線BL17。位元線感測放大器420_1的反向輸入 端子連接到第二位元線BL21，且位元線感測放大器420_4 的反向輸入端子連接到第二位元線BL25。 位元線感測放大器420_2可經由第一位元線BL12而 從記憶胞區塊410_1的與被啟用的字元線WL相連接的第 一記憶胞MCI中接收資料，然後可感測和放大此資料。 51 201230060 位元線感測放大器420_5可經由第一位元線BL16而從記 憶胞區塊410_5的與被啟用的字元線WL相連接的第一記 憶胞MCI中接收資料，然後可感測和放大此資料。位元 線感測放大器420_1可經由第二位元線BL21和總位元線 GBL1而從記憶胞區塊410_2的與被啟用的字元線WL相 連接的第二記憶胞MC2中接收資料，然後可感測和放大 此資料。位元線感測放大器420_4可經由第二位元線BL25 和總位元線GBL5而從記憶胞區塊410_6的與被啟用的字 元線WL相連接的第二記憶胞MC2中接收資料，然後可 感測和放大此資料。連接單元430一4、430_8、……的第一 開關swi被啟用，但與第一位元線BL13' BL17、……相 連接的第一記憶胞MCI未連接到被啟用的字元線WL。因 此，位元線感測放大器420一2、420_5、….·不能感測和放 大分別儲存在記憶胞區塊41〇 1、41〇 8、 ^ ^
胞MCI中的資料。 ——·’，·.·《弟L 右牛導體記憶體裝置400或5〇〇執行預充電操作 夕個控制訊號產生單元45〇j、45〇一2 ' 45〇 3、 可產 生具有第三電㈣多個第—控制訊號c〇N「卜 =Γ_·.…和多個第二控制訊號c〇N:21、 c〇 。右第-控制訊號 CON』、C0N 12、
~ 3 '……和第二控制訊號CON 21、CON 23、……全都具有第三雷懕，… 〇N-22、 元SW1和第二賴單元s 啟的第—開關單 體裝置4GW可執行預充電操作。若第— 201230060 4U281pif SW1和第二開關單元SW2是NMOS電晶體（如上文參照 圖5所述），則第一電壓可高於第二電壓和第三電壓，且 第三電壓可高於第二電壓。若第一開關單元SW1和第二開 關單元SW2是PMOS電晶體，則第一電壓可低於第二電 壓和第三電壓，且第三電壓可低於第二電壓。 圖6是依照本發明之另一實施例的一種半導體記憶體 裝置600的方塊圖。 請參照圖6，半導體記憶體裝置600可包括：多個記 憶胞區塊 410—1、410—2、410_3、410_4、410_5、410_6、 410_7'410_8、……；多條第一位元線 BL11、BL12、BL13、 BL14、BL15、BL16、BL17、……；多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、......；多條總 位元線 GBU、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......；多個位元線感測放大器420_1、420_2、 420—3、420_4、420_5、420_6、......；多個連接單元 430_卜 430一2、430 3、430 4、430 5、430 6、430 7、430 8、......； —- — — _ 多個控制訊號產生單元450_1、450_2、450_3、......；以 及多條屏蔽線 SU、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、.....·。 在圖4至圖6中，相同的元件符號代表相同的元件。 在圖6所示之實例中，多個記憶胞區塊410_1、410_2、 410—3、410 4、410 5、410 6、410 7、410 8、......，多 條第一位元線 BLU、BL12、BL13、BL14、BL15、BL16、 BL17、…，多條第二位元線 BL2卜 BL22、BL23、BL24、 53 201230060
1 jj|J BL25、BL26、BL27、......，多條總位元線 GBL1、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......，多 個位元線感測放大器 420_1、420__2、420_3、420_4、420_5、 420_6、......，多個連接單元 430_1、430_2、430_3、430 4、 430一5、430_6、430_7、430—8、…，以及多個控制訊號 產生單元450一1、450_2、450_3、……與上文參照圖4所 述的相同或相似。多個記憶胞區塊410_1、410_2、41〇_3、 410—4、410_5、410—6、410_7、410—8、......和多個連接單
元 430J、430—2、430_3、430_4、430—5、430—6、430_7、 430-8 ' ......可如上文參照圖5所述，故此處將不再贅述。 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、......之每條屏蔽線可配置在多條總位元線GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......
所在的同一層上，且介於相鄰的總位元線之間。舉例而言， 屏蔽線SL4可配置在總位元線GBL3與總位元線GBL7之 間’且屏蔽線SL7可配置在總位元線GBL4與總位元線 GBL8 之間。其他屏蔽線 SU、SL2、SL3、SL5、SL6、 SL8、·.·..·之每條屏蔽線可配置在對應的總位元線與在第 一方向上與對應的總位元線相鄰的總位元線之間。 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、 SL8 ' ......之每條屏蔽線可保持恒定的或實質上恒定的電 屢位準°舉例而言，屏蔽線SU、SL2、SL3、SL4、SL5、 SL6 > SL7 > SL8 ^……之每條屏蔽線可保持接地電壓位準。 因此’多條屏蔽線 SU、SL2、SL3、SL4、SL5、SL6、SL7、 54 201230060f -r\/^u ipil SL8、......之每條屏蔽線可補償對應的總位元線與在第一 方向上與對應的總位元線相鄰的總位元線之間的耦合。屏 蔽線 SL卜 SL2、SL3、SL4、SL5、SL6、SL7、SL8、…… 與上文參照圖3所述的相同或相似’故此處將不再贅述。 圖7是依照本發明之另一實施例的一種半導體記憶體 裝置700的方塊圖。 請參照圖7，半導體記憶體裝置700可包括：多個記 憶胞區塊 710—1、710—2、71〇_3、71〇_4、710_5、710_6、 _ 710_7、710_8、......；多條第一位元線 BL11、BL12、BL13、 BL14、BL15、BL16、BL17、……·，多條第二位元線BL2卜 BL22、BL23、BL24、BL25、BL26、BL27、......；多條總 位元線 GBU、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……·，多個位元線感測放大器720j、720 2、 720一3、720_4、720_5、720一6、......；多個連接單元 730 1、 730—2、730_3、730_4、730_5、730_6、730—7、730 8、—； 以及多個控制訊號產生單元750_卜750_2、750 3、 。 • 除了 多個連接單元 730一1、730一2、730—3二 730 4、 730—5、730—6、730—7、730_8、……的位置^，半導▲記 憶體裝置7GG與圖1之半導體記,隐败置_相同或相 似。具體而言，舉例來說，半導體記憶體裝置7〇〇的第二 開關單元SW2的位置不同於半導體記憶體裝置1〇〇的第: 開關單元SW2的位置。下面將集中針對 了 730一 1、730—2、730_3、730_4、730—5 ' 73〇 6、—早/ 73〇_8、…之不同位置而造成的半導體記憶體裝置—7〇〇 55 201230060 =導體記憶體裝置_之間的差別來描述半導體記憶體 裝置700。 多個連接單元 73(U、730_2、73〇」、73"、73〇—5、 730_7 > 730_8 '......之每個連接單it可將對應的第 -位το線連接到對應的位元線感職A||以回應於多個第 -控制訊號 CON一U、CON一 12、C〇N_13、當中的對 應1第-控制訊號，或者可將對應的第二位元線二由對應 的^位4而連翻對應驗元線感測放A||以回應於多 個第一控制訊號c〇N_21、CON—22、CON一23、 舍中 的對應的第二控制訊號。 ~ ……田 多個連接單元 730少 730_2、73〇一3、73〇4、73〇5、 I3!：6： 73〇-? \73°-8 ' ......之每個連接單it可包括第-開 關早兀SW1和第二開關單元SW2。第—開關單元爾可 =性地將對應的第—位元線連接到對應的位元線感測放 大益以回應於對應的第-控制訊號。第二 SW2 可選擇性地將對應的位元線感測放大器連接到與對應的第 二位兀線相連接的總位元線，以回應於對應的第二控制訊 號。 舉例而σ ’連接單元730一1的第一開關單元SW1可 ^擇性地將第-位元線BL12連接到位元線感測放大器 720—2以回應於第一控制訊號c〇N—12。連接單元乃〇工 的第二開關單元SW2可選擇性地將位元線感測放大器 =0—2連接到與第二位元線腿相連接的總位元線 GBL2,以回應於第二控制訊號c〇N—22。同理，連接單元 56 201230060
Huzsipif 730—4的第一開關單元SWl可選擇性地將第—位元線 BL13連接到位元線感測放大器720—2以回應於第_抑制 訊號CON_12。連接單元730_4的第二開關單元SW2 $選 擇性地將與第二位元線BL23相連接的總位元線GBL3連 接到位元線感測放大器720—2,以回應於第二控制气 CON_22。 二 ° ^ 多個連接單元 730J、730_2、730—3、730—4、730 5、 730一6、730一7、730—8、……之每個連接單元中所包含的第 一開關單元SW1與第二開關單元SW2之一可被啟用，或 者兩者可都被停用。若第一開關單元SW1被停用以回應= 第一控制訊號’則第二開關單元SW2可被啟用或被停^以 回應於對應的第二控制訊號。若第二開關單元SW2被停用 以回應於第二控制訊號，則第一開關單元s w丨可被啟用或 被停用以回應於對應的第一控制訊號。若第一開關單元 SW1被啟用，則第—開關單元隨將對應的第一位元線 連接到對應的位元線感測放Alln開關單元swi 被停用’貞’丨第-開關單元SW1使對應的第—位元線與對應 的位疋線感測放大H之間斷開連接。若第二開關單元斯 2啟用，則第二開關單元S W2將對應的位元線感測放大哭 連接到對應的總位元線。若第二開關單元隨被停用，則 =二開關單元SW2使對應的位元_測放大器與對 總位元線之間斷開連接。 舉例而& ’右-條連接到記憶胞區塊谓^之第一區 ’ SMCB1中的第-記憶胞之一的字元線被啟用，則連接 57 201230060 單元730—1的第一開關單元swi可將第一位元線BL12連 接到位元線感測放大器72〇_2以回應於第一控制訊號 CON_12，且連接單元73〇j的第二開關單元SW2可使總 位元線GBL2與對應的位元線感測放大器72〇_2之間斷開 連接以回應於第二控制訊號C〇N_22。 第一開關單元SW1與第二開關單元SW2可配置在對 應的位元線感測放大器與對應的記憶胞區塊之間。在此例 中，第一開關單元SW1與第二開關單元SW2可配置在對 應的記憶胞區塊的邊緣處。 圖1繪示為每個第二開關單元SW2配置在對應的記 憶胞區塊之中心所對應的位置處的情形，而圖7則繪示為 每個第二開關單元SW2配置在對應的記憶胞區塊的邊緣 處的情形。如圖7所示，連接單元730_1的第一開關單元 SW1和第二開關單元SW2可配置在位元線感測放大器 720—2與5己憶胞區塊710_1之間。再舉·一例，連接單元730 4 的第一開關單元SW1和第二開關單元SW2可配置在位元 線感測放大器720_2與記憶胞區塊710_4之間。 分別與多條第二位元線BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、......相連接的多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......之每條總位元線可選擇性地經由多個連接單元 730一1 、 730一2 ' 730一3 、 730—4 、 730_5 、 730_6 、 730 7 、 730_8、……當中的對應的連接單元的第二開關單元SW2 而連接到多個位元線感測放大器720_1、720_2、720 3、 58 201230060 HUZOipif 720—4、720_5 ' 720—6、......當中的對應的位元線感測放大 器。舉例而言，與第二位元線BL21相連接的總位元線 GBL1可選擇性地經由連接單元630_1的第二開關單元 SW2而連接到位元線感測放大器72〇_丨。再舉一例，與第 二位元線BL23相連接的總位元線GBL3可選擇性地經由 連接單元730—3的第二開關單元SW2而連接到位元線感測 放大器720_2。 圖8是依照本發明之另一實施例的一種半導體記憶體 裝置800 (諸如圖7之半導體記憶體裝置7〇〇)的電路圖。 請參照圖8 ’半導體記憶體裝置800可包括：多個記 憶胞區塊 710J、710 2、710 3、710 4、710 5、710 6、 ~~~ — — __ 710_7'710_8'......;多條第一位元線 BL11、BL12、BL13、 BL14、BL15、BL16、BL17、……·，多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、......；多條總 位元線 GBU、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......；多個位元線感測放大器720_1、720_2、 720_3、720 4、720 5、720 6、……；多個連接單元730卜 _ 730—2、730 3、730 4、730 5、730 6、730 7、730 8、......； —· — — — — 以及多個控制訊號產生單元750J、75〇_2、750_3、……。 在圖7和圖8中，相同的元件符號代表相同的元件。 多個記憶胞區塊 710_1、710_2、710_3、710_4、710_5、 710_6、71〇_7、710_8、......之每個記憶胞區塊可包括多個 第一記憶胞MCI和多個第二記憶胞MC2。圖7之第一區 域SMCB1和第二區域SMCB2可分別包括圖8之第一記憶 59 201230060,
胞MCI和第二記憶胞MC2。舉例而言，記憶胞區塊71〇 1 的第一記憶胞MCI可包含在圖7之記憶胞區塊moj的 第一區域SMCB1中，且記憶胞區塊71〇—丨的第二記憶胞 MC2可包含在圖7之記憶胞區塊71〇_1的第二區域SMCB2 中。第一記憶胞MCI可連接到多條第一位元線BU1、 BL12、BL13、BL14、BL15、BL16、BL17、......當中的對 應的第一位元線，且第二記憶胞MC2可連接到多條第二 位元線 BL2 卜 BL22、BL23、BL24、BL25、BL26、BL27、...... 冨中的對應的第二位元線。舉例而言，記憶胞區塊71 〇 1 的第一記憶胞MCI和第二記憶胞MC2可分別連接到第一 位元線BL12和第二位元線BL22。 第一記憶胞MCI或第二記憶胞MC2可包括一個電晶 體和一個電容器。第一記憶胞MCI和第二記憶胞MC2的 結構與上文參照圖2所述的相同或相似，故此處將不再贅 述。記憶胞區塊 710_1、710_2、710_3、710_4、71〇_5、 710一6、710_7、710_8、......的結構和連接與上文參照圖7 所述的相同或相似，故此處將不再贅述。 多個位元線感測放大器720_1、720_2、720_3、720_4、 720一5、720一6、……之每個位元線感測放大器可連接到多 個記憶胞區塊 710_1、710_2、710_3、710—4、710_5'71〇_6、 71〇_7、710J、……當中的對應的記憶體區塊的第一記憶 胞MCI或第二記憶胞MC2。在此例中，多個位元線感測 放大器 720J、720一2、720一3、720一4、720_5、720一6、...... 之每個位元線感測放大器可感測和放大儲存在對應的記憶 201230060. *+uzoipif 胞區塊的第一記憶胞M C丨或第二記憶胞M c 2令的資料。 位元線感測放大器 720J、72〇_2、、72()__4、72() 5、 ......的連接與上文參照圖7戶斤述的相同或相似。 多個連接單元 73〇_1、73〇_2、MO一3、BO—4、73〇_5、 730—6、730—7、730一8、......之每個連接單元可將對應的第 一位元線連接到對應的位元線感測放大器以回應於多個第 一控制訊號CON_ll、CON一12、CON—13、….··當中的對 φ 應的第一控制訊號，或者可將對應的第二位元線經由對應 的總位兀線而連接到對應的位元線感測放大器以回應於多 個第二控制訊號C0N_21、CON_22、c〇N一23、…二當中 的對應的第二控制訊號。 多個連接單元 730j、730_2、730_3、730_4、730 5、 730一6、730一7、730一8、·….·之每個連接單元可包括第一開 關單元SW1和第二開關單元SW2。如上文參照圖7所述， 第一開關單元SW1可選擇性地將對應的第一位元線連接 到對應的位元線感測放大器以回應於對應的第一控制訊 鲁 號，且第二開關單元SW2可選擇性地將與對應的第二位元 線相連接的總位元線連接到對應的位元線感測放大器以回 應於對應的第二控制訊號。 圖8繪示為圖7之第一開關單元SW1和第二開關單 凡SW2是NMOS電晶體的情形。在此例中，連接單元730_1 的第一開關單元SW1可以是NMOS電晶體，其選擇性地 將第一位元線BL12連接到位元線感測放大器720_2，以回 應於第一控制訊號CON_12。連接單元730_1的第二開關 61 201230060 單元SW2可選擇性地將與第二位元線BL22相連接的總位 元線GBL2連接到位元線感測放大器720_2，以回應於第 二控制訊號CON_22。
在圖8之實施例中，若第一開關單元SW1是NMOS 電晶體，則當對應的第一控制訊號為邏輯高時，第—開關 單元SW1可被啟用以便將對應的第一位元線連接到對應 的位元線感測放大器，而當對應的第一控制訊號為邏輯^ 時’第一開關單元SW1可被停用以便使對應的第一位元線 與對應的位元線感測放大器之間斷開連接。若第二開關單 元SW2是NMOS電晶體，則當對應的第二控制訊號為邏 輯高時’第二開關單元SW2可被啟用以便將對應的第二位 元線連接到對應的位元線感測放大器，而當對應的第二控 制訊號為邏輯低時，第二開關單元SW2可被停用以便使對 應的第二位元線與對應的位元線感測放大器之間斷開連 接。 雖然圖8繪示為第一開關單元SW1和第二開關單元 SW2疋NMOS電晶體的情形，但本發明之實施例並不限 於此情形，其他元件也可用作第一開關單元SW1和第二開 關單元SW2’只要這些其他元件能夠像上述第一開關單元 SW1和第二開關單元SW2那樣以相同或相似的方式操 作。舉例而言’第一開關單元SW1和第二開關單元s\V2 可以是PMOS電晶體。在此例中，多個第一控制訊號 CON一11、CON一12、CON_J3、 與多個第二控制訊號 CON 21 ' CON 22 ' CON 23 '……的邏輯狀態可與第一 62 201230060 ipAf ^關單元S\V1和第二開關單元SW2是NMOS電晶體時相 —多個控制訊號產生單元750_1、750_2、750 3、 ，每個控制訊號產生單元可基於列位址RA來產生對應的 弟控制sfL號和第一控制訊號。多個控制訊號產生單元 75Gj ' 750—2、750一3、......的結構和操作與上文參照圖j 所述的相同或相似，故此處將不再贅述。 除了第二開關單元SW2的位置不同外，圖7之半導 體圮憶體裴置700和圖8之半導體記憶體裝置8〇〇的操作 與圖1之半導體記憶體裝置1〇〇和圖2之半導體記憶體裝 置200相同或相似。故此處將不再贅述半導體記憶體裝置 700和半導體記憶體裝置800的示範操作。 圖9是依照本發明之另一實施例的一種半導體記憶體 裝置9〇〇的方塊圖。 請參照圖9，半導體記憶體裝置900可包括：多個記 憶胞區塊 710 卜 710 2、710 3、710 4、710 5、710 6、 ~~~ ~~ ~- — — «« 710—7、71〇_8、......；多條第一位元線 BL1 卜BL12、BL13、 BL14、BL15、BL16、BL17、……；多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、......；多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……·，多個位元線感測放大器720_1、720_2、 720—3、720_4、720_5、720_6、……；多個連接單元 730_1、 730__2、730_3、730_4、730_5、730_6、730_7、730_8、......； 多個控制訊號產生單元750_1、750_2、750 3、......；以 63 201230060 及多條屏蔽線 SU、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、......。 在圖7至圖9中，相同的元件符號代表相同的元件。 在圖9所示之實例中，多個記憶胞區塊710_1、710_2、 710 一3、710 4、710 5、710 6、710 7、710 8、......，多 條第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、 BL17、……，多條第二位元線丑1^1、丑1^2、61^23、81^4、 BL25、BL26、BL27、......，多條總位元線 GBU、GBL2、
GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......，多 個位元線感測放大器 720_1、720_2、720_3、720_4、720_5、 720_6、……，多個連接單元 730_1、730_2、730_3、730_4、 730一5、730—6、730_7、730_8、......，以及多個控制訊號 產生單元750_1、750_2、750—3、......與上文參照圖7所 述的相同或相似。另外，在圖9中，多個記憶胞區塊710_1、 710一2、710—3、710 4、710 5、710 6、710 7、710 8、...... 1 和多個連接單元 730 1、730 2、730 3、730 4、730 5、 — — ~~ __ —
730—6、730_7、730_8、……可如上文參照圖8所述，故此 處將不再贅述。 多條屏蔽線 SL卜 SL2、SL3、SL4、SL5、SL6、SL7、 SL8、…之每條屏蔽線可配置在多條總位元線GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、...... 所在的同一層上’且介於相鄰的總位元線之間。舉例而言， 屏蔽線SL1可配置在總位元線GBL2與總位元線GBL6之 間’且屏蔽線SL6可配置在總位元線GBL1與總位元線 64 201230060 "ΤνΛώϋ 1 pif GBL5 之間。其他屏蔽線 SL2、SL3、SL4、SL5、SL7、 SL8、 — 、......之母條屏蔽線可配置在對應的總位元線與在第 方向上與對應的總位元線相鄰的總位元線之間。 屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、SL8、...... 之每條屏蔽線可保持恒定的或實質上恒定的電壓位準。舉 例而言，屏蔽線 Su、SL2、SL3、SL4、SL5、SL6、SL7、 SL8 ' ......之每條屏蔽線可保持接地電壓位準。因此，屏
蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、SU、...... 之母條屏蔽線可補償對應的總位元線與在第一方向上與對 應的總位元線相鄰的總位元線之間的輕合。屏蔽線sL1、 SL2、SL3、SL4、SL5、SL6、SL7、SL8、......與上文參 照圖3所述的相同或相似，故此處將不再贅述。 圖10是依照本發明之另一實施例的一種半導體記憶 體裝置1000的方塊圖。 請參照圖10 ’半導體記憶體裝置1000可包括：多個 記憶胞區塊 1010J、1010—2、1010_3、1〇1〇_4、1〇1〇 5、 1010一6、1010_7、1010_8、......；多條第一位元線 BL11、 BL12、BL13、BL14、BL15、BL16、BL17、......；多條第 二位元線 BL21、BL22、BL23、BL24、BL25、BL26、 BL27、……；多條總位元線 GBL1、GBL2、GBL3、GBL4、 GBL5、GBL6、GBL7、GBL8、......；多個位元線感測放 大器 1020_1 、 1020_2 、 1020_3 、 1020_4 、 1020_5 、 1020_6、……；多個連接單元 1030_1、1030 2、1030 3、 _ — —. 1030一4、1030—5、1030一6、1030一7、1030—8、......；以及 65 201230060 夕個控制訊號產生單元1050J、1050—2、1050__3、......。 ^ 圖10繪示為具有折疊式位元線架構的半導體記憶體 4置1000的實施例，其不同於圖7所示之實施例，圖7 1 會不為具有開放式位元線架構的半導體記憶體裝置700。 多個記憶胞區塊 l〇l〇j、1〇1〇_2、1010_3、1010_4、 lQl〇—5、1〇1〇_6、1〇1〇_7、1010_8、......之每個記憶胞區
1 鬼可包括：第一區域SMCB卜其中排列著多個第一記憶 以及第二區域SMCB2,其中排列著多個第二記憶胞， 這與圖7之記憶胞區塊710_1、710_2、710_3、710_4、 7lG〜5、710_6、710_7、710_8、......相似。多個記憶胞區 绳 1010—1 、 1〇1〇_2 、 1〇1〇_3 、 1〇1〇_4 、 1010_5 、 1010_6 、 1〇1〇__7 > 1010_8 ^……的結構與圖7之多個記憶胞區塊 7l〇、l、710—2、710—3、Ή0一4、710_5、710一6、710_7、 ?1〇^8 '……的結構相同或相似，故此處將不再贅述。
多個位元線感測放大器1020_1、1020_2、1020_3、 lG2〇__4、1〇2〇_5、1020_6、……之每個位元線感測放大器 可％接到多個記憶胞區塊1〇1〇_1、1〇1〇_2、1010_3、 1〇1〇—4、1〇1〇_5、1010_6、1010_7、1010_8、......當中的 對應的記憶胞區塊的第一區域SMCB1或第二區域 SMCB2。在此例中，多個位元線感測放大器1020—1、 1〇2〇 2、1〇20_3、1020_4、1020_5、1020_6、......之每個 &元線感測放大器可感測和放大儲存在對應的記憶胞區塊 的第一記憶胞或第二記憶胞中的資料。 半導體記憶體裝置1000具有折疊式位元線架構。因 66 201230060 4028 lpif
此，多個位元線感測放大器1020_1、1020_2、1020J、 1020_4、1020_5、1020—6、……之每個位元線感測放大器 可包括：輸入端子，其連接到相鄰的記憶胞區塊的第一區 域SMCB1與第二區域SMCB2之一；以及反向輸入端子， 其連接到相鄰的記憶胞區塊的第一區域SMCB1與第二區 域SMCB2當中的另一區域。舉例而言，第一位元線BL13 可連接到位元線感測放大器1020一2的輸入端子，或者第二 位元線BL23可經由總位元線GBL3而連接到位元線感測 放大器1020_2的反向輸入端子。否則，第一位元線BU3 可連接到位元線感測放大器1〇2〇_2的反向輸入端子，或者 第二位元線BL23可經由總位元線GBl3而連接到位元線 感測放大器1020一2的輸入端子《同理，其他的位元線感測 放大器 1020_1、1020一3、1020—4、1020—5、1020 6、 之每個位元線感測放大器的輸入端子可連接到與相鄰的二己 憶胞相連接的第-位it線或第二位元線，且其反向輸入端 子可連接到另一位元線。 夕惘遷接早兀 1030_1、103〇一2、1〇3〇一3、1〇3〇 4、 1〇30_5、1030_6、1030_7、1〇3〇 8、……之每個連單 _ 可將對應的第-位元線連接到對應的位元線感=大 回應於多個第一控制訊號c〇NJ1、c〇N ^、 CON_13_、....··當中的對應的第-控制訊號，或者可將 應的第二位元線經由對應的總位元線而連接到對應的位元 線感測放大器以回應於多個第：控制訊號c〇n Μ、 C〇N-22、C〇N_23、··.·..當中的對應的第二控制訊號。多 67 201230060 ^tuzoipif 個連接單it 1G3GJ、刪_2、1__3、咖4 腦_6、删―7、1030_8、.....·之每個連接單元可包括第 一開關單7GSW1和第二開關單元SW2。第_開關單元_ 可選，性地將對應的第—位元線連接到對應的位元線感測 放大盗以回應於對應的第—控制訊號。第二開關單元通 可選擇性地將對應的第二位元線連接到與對應的位元線感 測放大器相連接的總位元線，以回應於對 號。多個連接單元職—卜腦―2、1〇3〇3第：二
1030-5、1〇3〇-6、1030一7、1030_8、……的結構和操作與 圖7之多個連接單元 730_1、730_2、730__3、730_4、730 5、 730_6 730_7、730—8、......的結構和操作相同或相似，故 此處將不再贅述。 多個控制訊號產生單元1050_卜1050_2、1050 3、 之母個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。多個控制訊號產生單元 1050一1、1050一2、1〇50_3、......的結構和操作與圖7之多
個控制訊號產生單元750_1、750_2、750_3、......的結構 和操作相同或相似，故此處將不再贅述。 多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、GBL7、GBL8、……可以是折線或金屬線。多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……之每條總位元線所在的層可不同於第一位元線 和第二位元線所在的層，且可配置在不同層的與對應的第 一位元線和對應的第二位元線之間的位置相對應的位置 68 201230060 40281pif 處。總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、 GBL7、GBL8、……之間的間距可等於或實質上等於第一 位元線 BLU、BL12、BL13、BL14、BL15、BL16、BL17、...... 之間或第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、BL27、......之間的間距。總位元線GBL卜GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......與上 文參照圖1所述的相同或相似，故此處將不再贅述。 圖Π是依照本發明之另一實施例的一種半導體記憶 體裝置1100 (諸如圖1〇之半導體記憶體裝置1000)的電 路圖。 請參照圖11，半導體記憶體裝置1100可包括：多個 記憶胞區塊 1010_1、1〇1〇_2、1〇1〇_3、1〇1〇_4、1010_5、 1010_6、1010_7、1〇1〇_8、……；多條第一位元線 BL11、 BL12、BL13、BL14、BL15、BL16、BL17、......；多條第 二位元線 BL21、BL22、BL23、BL24、BL25、BL26、 BL27、......；多條總位元線 GBL1、GBL2、GBL3、GBL4、 • GBL5、GBL6、GBL7、GBL8、……；多個位元線感測放 大器 1020—1 、 1〇2〇_2 、 1020_3 、 1〇20_4 、 1020_5 、 1020 6 ' ......;多個連接單元 1030_1、1〇3〇_2、1030_3、 1030_4、1030一5、1030_6、1030_7、1〇3〇_8、......；以及 多個控制訊號產生單元1050 1、1〇5〇 2、1050 3、 。 在圖10與圖11中，相同的元件符號代表相同的元件。 多個記憶胞區塊 1〇1〇_1、1〇1〇_2、1〇1〇 3、1010 4、 1010—5、1010_6、1010一7、1〇1〇_8、……之每個記憶胞區 69 201230060 H-UZOipif 塊可包括多個第一記憶胞MCI和多個第二記憶胞MC2。 圖10之第一區域SMCB1和第二區域SMCB2可分別包括 圖11之第一記憶胞MCI和第二記憶胞MC2。舉例而言， 記憶胞區塊1010_1的第一記憶胞MCI可包含在圖10之 記憶胞區塊1010_1的第一區域SMCB1中，且記憶胞區塊 1010_1的第二記憶胞MC2可包含在圖10之記憶胞區塊 1010_1的第二區域SMCB2中。第一記憶胞MCI可連接到 多條第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、 BL17、……當中的對應的第一位元線，且第二記憶胞MC2 可連接至1J多條第二位元線BL21、BL22、BL23、BL24、 BL25、BL26、BL27、……當中的對應的第二位元線。舉 例而言，記憶胞區塊1010_1的第一記憶胞MCI和第二記 憶胞MC2可分別連接到第一位元線BL12和第二位元線 BL22。 第一記憶胞MCI或第二記憶胞MC2可包括一個電晶 體和一個電容器。第一記憶胞MCI和第二記憶胞MC2的 結構如上文參照圖2所述，故此處將不再贅述。記憶胞區 塊 1010_1 、 1010_2 、 1010_3 、 1010—4 、 1〇1〇_5 、 1010_6 、 1010_7、1010_8、......的結構和連接與上文參照圖10所述 的相同或相似，故此處將不再贅述。 多個位元線感測放大器1020_1、1〇2〇_2、1020_3 ' 1020_4、1020—5、1020一6、……之每個位元線感測放大器 可連接到多個記憶胞區塊1010_1、1〇1〇_2、1010_3、 1010_4、1010—5、1010_6、1010—7、1〇1〇 8、......當中的 if 201230060 對應的記憶胞區塊的第一記憶胞MC1或第二記憶月包 MC2。在此例中，多個位元線感測放大器1〇2〇_1、1〇20 2、 1020_3、1020—4、1020_5、1020—6、……之每個位元線感 測放大器可感測和放大儲存在對應的記憶胞區塊的第一記 憶胞MC1或第二記憶胞MC2中的資料。舉例而言，位元 線感測放大器1020一2可經由第一位元線BL12而連接到記 憶胞區塊1010一1的第一記憶胞MCI，或者可經由第二位 元線BL22和總位元線GBL2而連接到記憶胞區塊丨〇丨〇_2 的第二記憶胞MC2。同理，位元線感測放大器1〇2〇_2可 經由第一位元線BL13而連接到記憶胞區塊1〇1〇_4的第一 記憶胞MCI，或者可經由第二位元線BL23和1 息位元線 GBL3而連接到記憶胞區塊1010—4的第二記憶胞MC2。位 元線感測放大器 1020j、1〇2〇_2、1〇2〇J、1〇2〇—4、 1020_5 ' 1020—6、......的連接與上文參照圖7所述的相同 或相似。 夕個連接單元 1〇3〇_1、1〇3〇—2、1〇3〇_3、1〇3〇_4、 庙1〇3〇~6、1〇3〇-7、1〇3〇~8、……之每個連接單元 W 的第一位元線連接到對應的位元線感測放大器以 =' f多個第-控制訊號CON—11、CON—12、 L _ ......當中的對應的第一控制訊號，或者可將對 位元，對應的總位元線而連接到對應的位元 乃大器以回應於多個第二控制訊號CON 21、 ^ ^ - 3 ' ......虽中的對應的第二控制訊號。 夕個連接單元剛―i、_—2、腦_3、刪4、 71 201230060 删_5、卿_6、1030一7、腦一8、....之每個連接單元 可包括第一開關單元SW1和第二開關單元sW2，如上文 參照圖H)所述。如上文參照圖10所述，第一開關單元swi 可選擇性地將對應的第-位元線連接到對應的位元線减測 放大器以回應於對應的第一控制訊號，且第二開關單元 SW2可選擇性地將與對應的第二位元線相連接的總位元
線連接到對應的位元線感測放大器以回應於對應的第二控 制訊號。 I 圖11繪不為圖10之第一開關單元SW1和第二開關 單元SW2是NMOS電晶體的實例。上文已參照圖8詳細 描述過第一開關單元swi和第二開關單元SW2是NM〇s 電晶體的實例。另外，如上文參照圖8所述，實施例並不 限於第一開關單元SW1和第二開關單元SW2是NM〇s電 晶體的實例，其他元件也可用作第一開關單元SW1和第二 開關單元SW2，只要這些其他元件能夠像上述第一開關單 元SW1和第二開關單元SW2那樣以相同或相似的方式來 操作。舉例而言，第一開關單元SW1和第二開關單元SW2 可以疋PMOS電晶體。在此例中，多個第一控制訊號 CON ll > CON12 ' CON13 ' ......和多個第二控制訊號 C〇N_21 > CON_22 ^ CON_23 >……的邏輯狀態可與第一 開關單元SW1和第二開關單元SW2是NMOS電晶體時相 反。 多個控制訊號產生單元1 〇5〇 j、丨〇5〇_2、1 〇5〇_3、...... 之每個控制訊號產生單元可基於列位址RA來產生對應的 72 201230060t 第一控制訊號和第二控制訊號。多個控制訊號產生單元 1050一1、1〇5〇_2、1050_3、......的結構和操作與上文參照 圖10所述的相同或相似。 除了第二開關單元SW2的位置不同外，圖1〇之半導 體記憶體裝置1000和圖11之半導體記憶體裝置11〇〇的操 作與圖4之半導體記憶體裝置400和圖5之半導體記憶體 裝置500的操作相同或相似。故此處將不再贅述半導體記 憶體裝置1 〇〇〇和半導體記憶體裝置1100的操作。 ® 圖12是依照本發明之另一實施例的一種半導體記憶 體裝置1200的方塊圖。 請參照圖12，半導體記憶體裝置1200可包括：多個 舌己憶胞區塊 1010—1、1〇1〇_2、1010_3、1〇1〇 4、1010 5、 • — 1010—6、1010一7、1010一8、……；多條第一位元線 BL11、 BL12、BL13、BL14、BL15、BL16、BL17、......；多條第 二位元線 BL21、BL22、BL23、BL24、BL25、BL26、 BL27、......；多條總位元線 GBL1、GBL2、GBL3、GBL4、 # GBL5、GBL6、GBL7、GBL8、......；多個位元線感測放 大器 1020_1 、 1020_2 、 1020_3 、 1020 4 、 1020 5 、 1020__6、……；多個連接單元 1030—1、1〇3〇 2、1030 3、 ··- ... 1〇30_4、1030_5、1030_6、1030_7、1030—8、……:多個 控制訊號產生單元1050J、1050_2、1〇5〇_3、……；以及 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、SL8、……。 在圖10至圖12中’相同的元件符號代表相同的元 件。因此，在圖12中’多個記憶胞區塊1〇1〇 1、1〇1〇 2、 • — 73 201230060
a L 1010_3、1010一4、1010—5、1010_6、1010—7、1010_8、......， 多條第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、 BL17、……’多條第二位元線BL2卜BL22、BL23、BL24、 BL25、BL26、BL27、，多條總位元線 GBU、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......，多 個位元線感測放大器1〇2〇 1、1〇2〇 2、1020 3、1020 4、 - — — — 1020一5、1〇20_6、......，多個連接單元 1030J、1030_2、 1030_3、1〇30_4、1030 5、1030 6、1030 7、1030 8、......， __ ' —· 以及多個控制訊號產生單元1〇5〇 J、i 050_2、1 〇5〇_3、...... 與上文參照圖10所述的相同或相似。另外，在圖12中， 多個記憶胞區塊 1010 1、1〇1〇 2、1010 3、1010 4、 — — — - 1010_5、1〇1〇一6、loio—7、1〇1〇_8、......和多個連接單元 1030_1、1030—2、1030—3、1030—4、1030_5、1030—6、1030_7、 1030-8、……可如上文參照圖11所述，故此處將不再贅述。 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、 之每條屏蔽線可配置在多條總位元線GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、 所，的同一層上’且介於相鄰的總位元線之間。在此例中， 屏蔽線SL1可配置在總位元線GBL2與總位元線GBL6之 間’且屏蔽線SL6可配置在總位元線GBL1與總位元線 GBL5 之間。多條屏蔽線 su、SL2、SL3、sL4、sl5、似、 SL7、SL8、……之每條屏蔽線可保持恒定的或實質上恒定 的電壓位準。舉例而言，多條屏蔽線SL1、SL2、SL3、SL4、 SL5 SL6、SL7、SL8、......之每條屏蔽線可保持接地電 201230060 4028lpif 壓位準。因此’多條屏蔽線SL1、SL2、SL3、SL4、SL5、 SL6、SL7、SL8、 之母條屏蔽線可補償對應的總位元 線與在第一方向上與對應的總位元線相鄰的總位元線之間 的輕合。屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、......與上文參照圖9所述的相同或相似，故此處將 不再贅述。
在依照上述實施例的半導體記憶體裝置1〇〇至12〇〇 中，第一位元線和第二位元線的長度短於習知的半導體記 憶體裝置’且多條第二位元線之每條第二位元線是經由對 應的總位元線而連接到對應的位元線感測放大器。如此一 來，第一位元線和第二位元線中的電容分量以及相鄰的位 元線之間的電容分量可減小’從而使相鄰的位元線之間的 麵合雜訊（coupling noise)減小。 圖13是依照本發明之另一實施例的一種半導體記憶 體裝置1300的方塊圖。 請參照圖13，半導體記憶體裝置1300可包括：多個 第一記憶胞區塊 1310 1、1310 2、1310 3、1310 4、 — - - 1310_5、1310_6、……；多個第二記憶胞區塊1315_1、 1315一2、1315—3、1315一4、1315—5、1315—6、……；多條 第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、......； 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、……；多條第三位元線BL3卜BL32、BL33、BL34、 BL35、BL36、……；多條總位元線 GBU、GBL2、GBL3、 GBL4 ' GBL5 > GBL6 '……；多個第一位元線感測放大器 75 201230060 ^uzejpif 多個 1320—1、1320_2、1320_3、1320 4、1320 第二位元線感測放大器1325_i、1325 2、1325 3 1325-4、……；多個連接單元 1330JL、133〇j、133〇· 3、 1330_4 > 1330_5 ^ 1330_6 ^ :以及多個控制訊號產生 皁元 1350_1、1350_2、1350_3、......。 多個第一記憶胞區塊1310_1、131〇_2、131〇 3、
m〇_4、簡―5、1310_6、之每個第—記憶胞區塊可 包括：第一區域SMCB1 ’其中排列著多個第—記憶胞；以 及第二區域SMCB2,其中排列著多個第二記憶胞。多個第 二記憶胞區塊 1315_1、1315_2、1315_3、1315__4、1315 5、 1315-6、……之每個第二記憶胞區塊可包括多個第三記憶 胞 MC3。多條第一位元線 BL11、BL12、BL13、BL14、 BL15、BL16、......之每條第一位元線可連接到多個第一記 憶胞區塊 1310_1、1310_2、1310_3、131〇_4、1310 5、
1310_6、……當中的對應的第一記憶胞區塊的第一區域 SMCB1中的第一記憶胞。多條第二位元線BL21、BL22、 BL23、BL24、BL25、BL26、......之每條第二位元線可連 接到多個第一記憶胞區塊1310 1、1310 2、1310 3、 1310_4、1310_5、1310_6、……當中的對應的第一記憶胞 區塊的第二區域SMCB2中的第二記憶胞。多條第二位元 線 BL2卜 BL22、BL23、BL24、BL25、BL26、......之每 條第二位元線可連接到多條總位元線GBL1、GBL2、 GBL3、GBL4、GBL5、GBL6、……當中的對應的總位元 線0多條第三位元線BL3卜BL32、BL33、BL34、BL35、 76 201230060 4U281pif BL36、……之每條第三位元線可連接到多個第二記憶胞區 塊 1315_1、1315—2、1315 3、1315 4、1315 5、1315 6、...··· — — . 當中的對應的第二記憶胞區塊的第三記憶胞MC3。至少依 照此實施例的半導體記憶體裝置1300可具有階層式位元 線架構和普通位元線架構這兩種位元線架構。
舉例而言’在第一記憶胞區塊1310J的第一區域 SMCB1中’可排列著連接到第一位元線BU1的第一記憶 胞。在第一記憶胞區塊131〇_1的第二區域SMCB2中，可 排列著連接到第二位元線BL21的第二記憶胞。 圖14繪示為排列在第一區域SMCB1中的第一記憶胞 和排列在第二區域SMCB2中的第二記憶胞。 依照本發明的至少一個實施例，多個第一記憶胞區塊 1310—1、1310—2、13103、1310—4、1310—5、1310—6、...... 之每個第一記憶胞區塊可分為兩個相等的部分：第一區域 SMCB1和第二區域SMCB2。然而，實施例並不限於此情 形，第一區域SMCB1和第二區域SMCB2的尺寸也可不相 同。 至少在圖13所示之實施例中’多個第一記憶胞區塊 1310 卜 1310 2、1310 3、1310 4、1310 5、1310 6、...... 與多個第二記憶胞區塊 1315_1、1315_2、1315_3、1315_4、 1315_5、1315_6、......在第一方向上相互交又。然而，實 施例並不限於此情形，不同數量的第一記憶胞區塊與至少 一個第二記憶胞區塊也可在第〆方向上相互交叉。
至少在圖13所示之實施例中，第一記憶胞區塊1310J 77 201230060 與第二記憶胞區塊1315—2或1315_4可沿著第一方向而排 列。同理，第一記憶胞區塊131〇j與第二記憶胞區塊 1315一1或1315一3可沿著第一方向而排列。多個第一記憶 胞區塊 1310_1、13.10—2、1310 3、1310 4、1310 5、 — — 1310-6、……之每個第一記憶胞區塊的第一區域SMCB1 和第二區域SMCB2可在第二方向上相鄰而排列。舉例而 言’包含在一個第一記憶胞區塊中的第一區域SMCB1和 第二區域SMCB2可在第二方向上相鄰而排列。舉例而言， 包含在第一記憶胞區塊1310—2中的第一區域SMCB1和第 二區域SMCB2可在第二方向上相鄰而排列。第二方向可 不平行於第一方向，或者可垂直於第一方向。舉例而言， 第一方向可以是行方向，且第二方向可以是列方向。 多個第一位元線感測放大器132〇_1、132〇_2、 1320一3、1320_4、1320—5、......之每個第一位元線感測放 大器可連接到多個第一記憶胞區塊i3l〇_l、1310_2、 1310一3、1310_4、1310_5、1310_6、......當中的對應的第 一記憶胞區塊的第一區域SMCB1或第二區域SMCB2。舉 例而言’第一位元線感測放大器132〇_3可經由第一位元線 BL13而連接到第一記憶胞區塊131〇_3的第一區域 SMCB卜或者可經由第二位元線BL23和總位元線GBL3 而連接到第一記憶胞區塊1310_3的第二區域SMCB2。 多個第二位元線感測放大器U25J、1325_2、 1325—3、1325-4、……之每個第二位元線感測放大器町速 接到多個第二記憶胞區塊1315J、1315 2、1315_3、 78 201230060 4U281pif 1315一4、1315_5、1315_6、......當中的對應的第二記憶胞 區塊的第三記憶胞MC3。舉例而言，第二位元線感測放大 器1325_1可經由第三位元線BL31而連接到第二記憶胞區 塊1315一1的第三記憶胞MC3，或者可經由第三位元線 BL32而連接到第二記憶胞區塊1315_2的第三記憶胞 MC3。 半導體記憶體裝置1300可具有圖13所示之開放式位 元線架構。在圖13之實施例中，多個第一位元線感測放大 器 1320_1、1320—2、1320」、1320_4、1320—5、......之每 個第一位元線感測放大器可包括：輸入端子，經由此輸入 端子來接收在某一方向上相鄰的第一記憶胞區塊的第一區 域SMCB1或第二區域SMCB2中的記憶胞所儲存的資料； 以及反向輸入端子，經由此反向輸入端子來接收在相反方 向上相鄰的第一記憶胞區塊的第一區域SMCB1或第二區 域SMCB2中的記憶胞所儲存的資料。舉例而言，第一位 元線感測放大器1320一3的輸入端子可連接到第一位元線 ® BL13，或者可經由總位元線GBL3而連接到第二位元線 BL23，且第一位元線感測放大器132〇_3的反向輸入端子 可連接到第一位元線BL14，或者可經由總位元線GBL4 而連接到第二位元線BL24。否則，第一位元線感測放大器 1320—3的反向輸入端子可連接到第一位元線BU3，或者 可經由總位元線GBL3而連接到第二位元線bL23，且第一 位元線感測放大器1320_3的輸入端子可連接到第一位元 線BL14，或者可經由總位元線GBL4而連接到第二位元線 79 201230060 4υ/δΐριι BL24 ° 多個第二位元線感測放大器1325_1、1325_2、 1325一3、1325_4、......之每個第二位元線感測放大器可包 括.輸入端子，經由此輸入端子來接收在某一方向上相鄰 的第二記憶胞區塊的第三記憶胞MC3所儲存的資料；以 及反向輸入端子’經由此反向輸入端子來接收在相反方向 上相鄰的第二記憶胞區塊的第三記憶胞MC3所儲存的資 料。舉例而言’第三位元線BL31可連接到第二位元線感 測放大器1325_1的輸入端子，或者第三位元線BL32可連 接到第二位元線感測放大器1325一1的反向輸入端子。否 則，第三位元線BL31可連接到第二位元線感測放大器 1325—1的反向輸入端子，或者第三位元線bL32可連接到 第一位元線感測放大器1325_1的輸入端子。 多個連接單元 1330_1、1330_2、1330_3、1330 4、 1330—5、1330—6、......之每個連接單元可將對應的第一位 元線連接到對應的第一位元線感測放大器以回應於多個第 一控制訊號CON_ll、CON_12、CON一13、……當中的對 應的第一控制訊號，或者可將對應的第二位元線經由對應 的總位元線而連接到對應的第一位元線感測放大器以回應 於多個第二控制訊號CON_21、CON_22、CON U、 當中的對應的第二控制訊號。舉例而言，連接單元133〇 3 可將第一位元線BL13連接到第一位元線感測放大器 1320—3以回應於第一控制訊號C0N_12，或者可將第二位 兀線BL23經由總位元線GBL3而連接到第一位元線感測 201230060t 放大器1320一3以回應於第二控制訊號CON—22。 夕個連接單元 133〇J、1330J2、1330一3、1330_4、 1330—5、1330—6、之每個連接單元可包括第—開關單 兀SW1和第一開關單元⑽。第一開關單元，可選擇 性，將對應的第-位元線連接到對應的第一位元線感測放 大器以回應於對應的第—控制訊號。第二開關單元SW2 可選擇性地將對應的第二位元線連接到與對應的第一位元 、線感測放大器相連接的總位元線，以回應於對應的第二控 胃 制訊號。 舉例而s，連接單元133〇一4的第一開關單元SW1可 ^擇I·生地將第位;^線BL14連接到第—位元線感測放大 器1320_3以回應於第一控制訊號c〇N_i2。連接單元 1330—4的第二開關單元，可選擇性地將與第—位元線 感測放大器1320一3相連接的總位元線GBL4連接到第二位 兀線BL24以回應於第二控制訊號c〇N—22。 包含在多個連接單元1330_1、1330_2、1330_3、 鲁1330_。4、1330—5、1330_6、……之每個連接單元中的第一 開關單元swi和第二開關單元SW2之一可被啟用，或者 可兩者都被停用。若第一開關單元SW1被停用以回應於第 一控制訊號，則第二關單元SW2可被啟用或被停用以回 應於對應的第二控制訊號。若第二開關單元SW2被停用以 回應於第二控制訊號，則第一開關單元SW1可被啟用或被 停用以回應於對應的第一控制訊號。若第一開關單元SW1 被啟用，則第一開關單元SW1將對應的第一位元線連接到 81 201230060 對應的第一位s線感測放大器。若第一開關單元顧被停 用，則第一 單元SW1使對應的第一位元線與對應的第 一位元線感測放大器之間斷開連接。若第二開關單元SW2 被啟用’則第二開關單元SW2將對應的第二位元線連接到 對應的總位元線。若第二開關單元s W2被停用，則第二開 關單το SW2使對應的第二位元線與對應的總位元線之間 斷開連接。 舉例而言，若一條連接到第一記憶胞區塊131〇j之 第一區域SMCB1中的多個第一記憶胞之一的字元線被啟 鲁 用，則連接單元1330一1的第一開關單元swi可將第一位 元線BL11連接到第一位元線感測放大器132〇j以回應於 第一控制訊號CON一11，且連接單元133〇_1的第二開關單 元SW2可使第二位元線BL21與總位元線GBL1之間斷開 連接以回應於第二控制訊號CON_21。 第一開關單元SW1可配置在對應的第一位元線感測 放大器與對應的記憶胞區塊之間。第二開關單元SW2可配 置在對應的記憶胞區塊之中心所對應的位置處。在此例 中’第一開關單元SW1可配置在對應的記憶胞區塊的邊緣 處。舉例而言’連接單元1330_1的第一開關單元SW1可 配置在第一位元線感測放大器1320_1與第一記憶胞區塊 1310_1之間，且第二開關單元SW2可配置在第一記憶胞 區塊1310_1之中心所對應的位置處。 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、…之每條第二位元線可選擇性地經由多個連接單 82 201230060 4U281pif 元 1330 1、1330 2、1330 3、1330 4、1330 5、1330 6、...... _ . __ —— —— — 當中的對應的連接單元的第二開關單元SW2而連接到多 條總位元線GBL1、GBL2、GBL3、GBL4、......當中的對 應的總位元線。舉例而言，第二位元線BL22可選擇性地 經由連接單元1330_2的第二開關單元SW2而連接到總位 元線GBL2。 多條總位元線 GBL卜 GBL2、GBL3、GBL4、GBL5、 GBL6、……可以是折線或金屬線。多條總位元線GBL1、 • GBL2、GBL3、GBL4、GBL5、GBL6、......所在的層可不 同於多條第一位元線 BL11、BL12、BL13、BL14、BL15、 BL16、……、多條第二位元線 BL21、BL22、BL23、BL24、 BL25、BL26、......以及多條第三位元線BL31、BL32、 BL33、BL34、BL35、BL36、......所在的層。在此例中’ 多條第一位元線 BL11、BL12、BL13、BL14、BL15、 BL16、……、多條第二位元線 BL21、BL22、BL23、BL24、 BL25、BL26、......以及多條第三位元線BL31、BL32、 • BL33、BL34、BL35、BL36、......可配置在第一層上，而 多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、……則可形成在不同於第一層的第二層上。多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、...... 之母條總位元線可配置在第二層的與對應的第一位元線和 對應的第三位元線之間的位置相對應的位置處。舉例而 吕，總位元線GBL1可配置在第二層的與第一位元線BU1 或第二位元線BL31的位置相對應的位置處。否則，總位 83 201230060, πυζοιριι 元線GBL1可配置在第二層的與第一位元線BL11和第三 位元線BL31之間的給定的、想要的或預定的位置相對應 的位置處。若總位元線GBL1配置在第二層的與第三位元 線BL31的位置相對應的位置處，則總位元線GBL5配置 在第二層的與第三位元線BL35的位置相對應的位置處， 且其他總位元線GBL2、GBL3、GBL4、GBL6、......可配 置在第二層的分別與其他第三位元線BL32、BL33、BL34、 BL36、......當中的對應的第三位元線的位置相對應的位置 處。多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、......可以固定的間隔形成在第二層上。 若第一位元線 BL11、BL12、BL13、BL14、BL15、 BL16 ' 、第二位元線 BL21、BL22、BL23、BL24、 BL25、BL26、......以及第三位元線 BL31、BL32、BL33、 BL34、BL35、BL36、......稱為局部位元線，則多條總位 元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、...... 之間的間距可以是局部位元線之間的間距的約四倍。 多個控制訊號產生單元1350_卜1350_2、1350_3、...... 之每個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。舉例而言，控制訊號產生 單元1350_1可基於列位址ra來產生第一控制訊號 CON一11和第二控制訊號c〇N_21。控制訊號產生單元 1350一2可基於列位址RA來產生第一控制訊號CON_12和 第二控制訊號CON—22,且控制訊號產生單元1350_3可基 於列位址RA來產生第一控制訊號c〇N 13和第二控制訊 84 20123006¾ 號 CON一23。 假定一條連接到第二記憶胞區塊丨315_1之第三記憶 胞MC3、第一記憶胞區塊131〇_1之第二區域SMCB2中的 第一 s己憶胞、第一5己憶胞區塊1315_3之第三記憶胞MC3、 第一記憶胞區塊1310一3之第一區域SMCB1中的第一記憶 胞、第二記憶胞區塊1315_5之第三記憶胞MC3以及第一 記憶胞區塊1310一5之第二區域SMCB2中的第二記憶胞的
字元線被啟用。另外’假定當多個第一控制訊號C〇N_ll、 C0N_12、CON_13、……當中的對應的第一控制訊號具有 第一電壓時，第一開關單元SW1被啟用，而當對應的第一 控制訊號具有第二電壓時，第一開關單元SW1被停用。此 外’假定當多個第二控制訊號CON 21、CON 22、 -~ __ CON_23、......當中的對應的第二控制訊號具有第一電壓 時，第二開關單元SW2被啟用，而當對應的第二控制訊號 具有第二電壓時’第二開關單元SW2被停用。 在此情形下，控制訊號產生單元1350_1基於列位址 RA來產生具有第二電壓的第一控制訊號和具有 第一電壓的第二控制訊號C〇N_21。控制訊號產生單元 1350一2基於列位址RA來產生具有第一電壓的第一控制訊 號CON一12和具有第二電壓的第二控制訊號c〇N_22。其 他的控制訊號產生單元1350_3、……可基於列位址RA來 產生具有第二電壓的第一控制訊號CON—13、……和第二 控制訊號CON-23、。如此-來，接收第-控制訊號 CON一12的連接單元133〇一3、133〇一4、......的第一開關SW1 85 201230060 • W W Λ Λ f 和接收第二控制訊號CON_21的連接單元130_1、……的 第二開關SW2被啟用。其他的第一開關SW1和第二開關 SW2則被停用。 因此’第一位元線感測放大器1320_1可感測和放大 第一記憶胞區塊1310_1之第二區域SMCB2的多個第二記 憶胞當中的與被啟用的字元線相連接的第二記憶胞所儲存 的資料。第一位元線感測放大器1320_3可感測和放大第一 記憶胞區塊1310_3之第一區域SMCB1的多個第一記憶胞 當中的與被啟用的字元線相連接的第一記憶胞所儲存的資 料。第一位元線感測放大器1320一4可感測和放大第一記憶 胞區塊1310—5之第二區域SMCB2的多個第二記憶胞當中 的與被啟用的字元線相連接的第二記憶胞所儲存的資料。 同理，第二位元線感測放大器1325一1可感測和放大第二i·己 憶胞區塊1315_1之多個第三記憶胞皿(：3當中的與被啟用 的字元線相連接的第二記憶胞MC3所儲存的資料。第二 位元線感測放大器1325_2可感測和放大第二記憶胞區塊 1315_3之多個第三記憶胞MC3當中的與被啟用的字元線 相連接的第二記憶胞MC3所儲存的資料。同理，第一 j立 元線感測放大器1325_4可感測和放大第二記憶胞區塊 1315_5之多個第三記憶胞MC3當中的與被啟用二字二線 相連接的第三記憶胞MC3所儲存的資料。 至少依照本發明的此實施例，多個第一控制可號 CON一11、CON_12、CON—13、.....·僅其中之一具有第： 電壓’其他的第一控制訊號具有第二電壓。同理7多個^ 86 201230060 WZ8ipif 二控制訊號CON—21、CON—22、CON_23、......僅其中之 一具有第一電壓，其他的第二控制訊號具有第二電壓。此 時，具有第一電壓的唯一的一個第一控制訊號和唯一的一 個第二控制訊號可根據要被啟用的字元線的位址來選定。 若半導體記憶體裝置1300執行預充電操作，則多個 控制訊號產生單元1350_1、1350_2、1350_3、......可產生 具有第三電壓的多個第一控制訊號C0N_11、C0N_12、 CON_13、……和多個第二控制訊號C0N_21、CON_22、 CON_23、……。若第一控制訊號 C0N_11、CON_12、 C〇N_13、......和第二控制訊號 C0N_21、CON_22、 CON_23、……全都具有第三電壓，則第一開關單元SW1 和第二開關單元SW2可都被啟用。 圖14是依照本發明之另一實施例的一種半導體記憶 體裝置1400 (諸如圖13之半導體記憶體裝置1300)的電 路圖。 請參照圖14，半導體記憶體裝置1400可包括：多個 第一記憶胞區塊 1310 1、1310 2、1310 3、1310 4、 __ 1310_5、1310_6、……；多個第二記憶胞區塊1315_1、 1315—2、1315—3、1315—4、1315一5、1315—6、……；多條 第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、......； 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、……；多條第三位元線 BL31、BL32、BL33、BL34、 BL35、BL36、......；多條總位元線 GBLb GBL2、GBL3、 GBL4、GBL5、GBL6、……；多個第一位元線感測放大器 87 201230060, *tu^.o xpii 1320J、1320_2、1320—3、1320_4、1320、5、；多個 第二位元線感測放大器1325_1、1325〜2、1325 3、 1325—4、…；多個連接單元 1330_1、1330 2、133〇"3、 ?30—=〇—5、1330-6、......；以及多個控制訊號產生 早兀1350一卜1350一2、135〇-3、……。在圖13與圖14中， 相同的元件符號代表相同的元件。 多個第一記憶胞區塊^0」、131〇_2、131〇 3、 1310_4 131G_5、131G-6、......之每個第-記憶胞區塊可
包括夕個第一 §己憶胞MCI和多個第二記憶胞MC2。圖13 之第一區域SMCB1和第二區域SMCB2可分別包括圖14 之第一 5己憶胞MCI和第二記憶胞MC2。舉例而言，在圖 14中，第一記憶胞區塊πιο—1的第一記憶胞MC1可包含 在圖13之第一記憶胞區塊131〇_1的第一區域smCBI中， 且第一記憶胞區塊1310_1的第二記憶胞MC2可包含在圖 13之第一記憶胞區塊131〇_1的第二區域SMCB2中。第一 記憶胞MCI可連接到多條第一位元線BL11、BL12、
BL13、BL14、BL15、BL16、……當中的對應的第一位元 線，且第二記憶胞MC2可連接到多條第二位元線BL21、 BL22、BL23、BL24、BL25、BL26、......當中的對應的第 二位元線。舉例而言，第一記憶胞區塊1310_1的第一記憶 胞MCI和第二記憶胞MC2可分別連接到第一位元線BL11 和第二位元線BL21。
第一記憶胞MC卜第二記憶胞MC2及/或第三記憶胞 MC3可包括一個電晶體和一個電容器。第一記憶胞MCI 88 201230060 4UZ«lpif 第一端子可分別連接到對應的字元線和 對應的第—位70線。第—記憶胞MCI的電容器可連接在 電晶體的第二端子與接地電壓源之間。第二記憶胞體 的電晶體關極和第—端子可分職接到對應时元線和 第,位元線。第二記憶胞MC2的電容器可連接在 電晶體的第二端子與接地電壓源之間。第三記憶胞體
的電晶體的閘極和第-端子可分別連接到對應的字元線和 對應的第三位m記憶胞MC3㈣容器可連接在 電晶體的第二端子與接地電壓源之間。 第一記憶胞區塊 1310_卜 1310_2、131(L3、131()_4、 1310_5、131〇_6、…和第二記憶胞區塊 1315」、1315_2、 1315—3、1315_4、1315—5、1315_6、……的結構和連接與 上文參照圖13所述的相同或相似，故此處將不再贅述。 多個第一位元線感測放大器1320J、1320_2、 132?」：1320—4、1320—5、......之每個第-位元線感測放 大器可連接到多個第一記憶胞區塊、131〇_2、 1310_3 ' 131〇_4 ' 131〇_5 > 131〇_6 > ……當中的對應的第 一記憶胞區塊的第一記憶胞MC1或第二記憶胞MC2。在 此例中，多個第一位元線感測放大器、132〇_2、 1320一3、1320一4、1320_5、……之每個第一位元線感測放 大器可感測和放大儲存在對應的第一記憶胞區塊的第一記 憶胞MC1或弟一 §己憶胞]y[C2中的資料。舉例而言，第一 位元線感測放大器1320一3可經由第一位元線BL13而連接 到第一記憶胞區塊1310_3的第一記憶胞MCI，或者可經 89 201230060 4UZ8Jpif 由第二位元線BL23和總位元線GBL3而連 ==1310一3的第二記憶胞MC2。第一位元線感測放大 益 1320J、132〇_2、mo」、132〇_4、132〇〜5、…和第 二位元線感測放大器、^25^—、UK 3、 |fu5-4'的連接與上文參照圖^所述的相同或相似， 故此處將不再贅述。
多個連接單元 1330_J、1330_2、133〇—3、133〇一4、 1330—5、133G—6、·....·之每個連接單元可將對應的第一位 疋線連接騎應的第—位元線感測放大器㈣應於多 一控制訊號CON_ll、CON—12、CON—13、......當中的對 應的第:控制訊號，或者可將對應的第二位元線^由對應 的總位元線而連制對應的第—位元縣断大器以回^ 於多個第二控制訊號CON_2卜CON_22、 當中的對應的第二控制訊號。 多個連接單元 1330_1、133〇_2、1330J、 1330_5、1330_6、·.···.之每個連接單元可包括第-開關單
疋swi和第二開關單元SW2，如圖13所示。如上文參照 圖13所述，第一開關單元SW1可選擇性地將對應的第一 位疋線連接到對應的第—位元線感測放大器以回應於對應 的，一控制訊號，且第二開關單元SW2可選擇性地將對^ 的第一位元線連接到與對應的第一位元線感測放大器相連 接的總位元線，以回應於對應的第二控制訊號。 〇〇圖14繪示為圖13之第一開關單元SW1和第二開關 單元SW2是NM0S電晶體的實施例。舉例而言，連接單 90 201230060 元1330—1的第一開關單元swi可以是NMOS電晶體，其 選擇性地將第一位元線BL11連接到第一位元線感測放大 器1320—1，以回應於第一控制訊號c〇N_u。連接單元 工330-1的第二開關單元SW2可以是NM0S電晶體，其選 擇性地將第二位元線BL21連接到與第一位元線感測放大 器1320—1相連接的總位元線GBL1，以回應於第二控制訊 號CON—2卜 至少在圖14之實施例中，若第一開關單元swi是 NM0S電晶體，則當對應的第一控制訊號為邏輯高時，第 一開關單元SW1可被啟用以便將對應的第一位元線連接 到對應的位元線感測放大器，而當對應的第一控制訊號為 邏輯低時，第一開關單元SW1可被停用以便使對應的第一 位元線與對應的位元線感測放大器之間斷開連接。若第二 開關單元SW2是NM0S電晶體，則當對應的第二控制訊 號為邏輯尚時’第二開關單元SW2可被啟用以便將對應的 第二位元線連接到對應的位元線感測放大器，而當對應的 # 第二控制訊號為邏輯低時，第二開關單元SW2可被停用以 便使對應的第二位元線與對應的位元線感測放大器之間斷 開連接。 雖然圖14繪示為第一開關單元SW1和第二開關單元 SW2是NMOS電晶體的情形，但是實施例並不限於此情 形，其他元件也可用作第一開關單元SW1和第二開關單元 SW2，只要這些其他元件能夠像上述第一開關單元swi 和第二開關單元S W2那樣以相同或相似的方式來操作。舉 201230060 例而言’第一開關單元SW1和第二開關單元SW2可以是 PM0S電晶體。在此例中，多個第一控制訊號CON_ll、 CON_12 ' CON_13、……和多個第二控制訊號CON_21、 CCW一22 ' CON—23、……的邏輯狀態可與第一開關單元 SW1和第二開關單元SW2是NMOS電晶體時相反。 多個控制訊號產生單元1350_卜1350_2、1350_3、...... 之母個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。多個控制訊號產生單元
1350—1、1350_2、1350_3、......的結構和操作與上文參照 圖13所述的相同或相似。 下面將參照圖13和圖14來闡述依照本發明之一實施 例的半導體記憶體裝置13〇0或1400的示範操作。
多個第一記憶胞MCI和多個第二記憶胞MC2之每個 記憶胞可連接到對應的字元線。下面將描述多條字元線之 一被啟用的情形。為了便於說明，特假定一條連接到第二 記憶胞區塊1315_2的第三記憶胞MC3之一、第一記憶胞 區塊1310一2的第一記憶胞MCI之一、第二記憶胞區塊 1315一4的第二記憶胞MC3之一、第一記憶胞區塊131〇_4 的第二記憶胞MC2之一、第二記憶胞區塊1315—6的第三 記憶胞MC3之一以及第一記憶胞區塊131〇一6的第一記憶 胞MCI之一的字元線被啟用。然而，實施例並不限於上 述的情形，半導體記憶體裝置13〇〇或14〇〇也可根據被啟 用的子元線的位置來操作，如下文所述。另外，假定當第 一控制訊號C0N_11、C0N—12、C0N—13、……都具有第 92 201230060 4U281pif 一電壓時，對應的第一開關單元SW1的電晶體接通，而當 第一控制訊號CON_ll、CON—12、CON一13、……都具;J 第二電壓時，對應的第一開關單元SW1的電晶體斷開。此 外，假定當第二控制訊號C0N_21、CON_22、CON 23、〜· 都具有第一電壓時，對應的第二開關單元SW1的電晶體接 通，而當第二控制訊號C：0N_2卜C〇N_22、CON_23、…… 都具有第二電壓時，對應的第二開關單元SW2的電晶體斷 Φ 開。舉例而言，若第一開關單元SW1和第二開關單元SW2 疋NMOS電晶體（如圖14所示），則第一電壓可以是高 電壓，而第二電壓可以是低電壓。 多個控制訊號產生單元1350_1、1350_2、1350 3、...... 之每個控制訊號產生單元可基於被啟用的字元線 WL的位 址來產生對應的第一控制訊號和對應的第二控制訊號。在 此例中’控制訊號產生單元U50J可基於被啟用的字元線 WL的位址來產生具有第二電壓的第一控制訊號con+u 和具有第二電壓的第二控制訊號c〇N_21。控制訊號產生 馨單兀1350—2可基於被啟用的字元線WL的位址來產生具 有第二電壓的第一控制訊號CON_12和具有第一電壓的第 二控制訊號CON_22。控制訊號產生單元1350_3可基於被 啟用的字元線WL的位址來產生具有第一電壓的第一控制 §孔號C0N—13和具有第二電壓的第二控制訊號c〇n_23。 在此例中，第一控制訊號C〇N_13可具有第一電壓，用來 控制與被啟用的字元線WL相連接的第一記憶胞MC1所 連接的第一開關單元SW1。第二控制訊號CON_22可具有 93 201230060 HU-COipif 第-電’用來控制與被啟用的字元線WL相連接 記憶胞MC2所連接的第二開料元sw2。 根據上述控制訊號產生單元1350—1、1350_2、 135°-3 ' .··...的操作，只有第-控制訊號C0N_13和第二 控制訊號CON_22具有第―電壓，而其他的第―控制訊號 C0N11 C0N12'......和其他的第二控制訊號C0N_21、 C〇N-23 '…則具有第二電壓。因此，接收第一控制訊 號C0N_13的連接單元133〇_2、133〇—6、.....的第一開關 swi的電晶體和接收第二控制訊號c〇N-22的連接單元 1330一3、1330 4、 的第二開關SW2的電晶體接通。其 他的第一開關SW1和第二開關s\V2的電晶體則斷開。因
此，第一位元線感測放大器132〇_2連接到第一位元線 BL12，第一位元線感測放大器1320_3連接到第二位元線 BL24和第二位元線BL23，且第一位元線感測放大器 1320_5連接到第一位元線BL16。 第二位元線感測放大器1325一1可經由第三位元線
BL32而從第二記憶胞區塊1315一2的與被啟用的字元線 WL相連接的第三記憶胞MC3接收資料，然後可感測和放 大此資料。第一位元線感測放大器1320—2可經由第一位元 線BL12而從第一記憶胞區塊1310_2的與被啟用的字元線 WL相連接的第一記憶胞MCI接收資料，然後可感測和放 大此資料。第二位元線感測放大器1325_3可經由第三位元 線BL34而從第二記憶胞區塊1315一4的與被啟用的字元線 WL相連接的第三記憶胞MC3接收資料’然後可感測和放 94 201230060 4U28lpif 大此資料。第一位元線感測放大器1320_3可經由第二位元 線BL24和總位元線GBL4而從第一記憶胞區塊131〇_4的 與被啟用的字元線WL相連接的第二記憶胞MC2接收資 料’然後可感測和放大此資料。第二位元線感測放大器 1325—4可經由第三位元線BL36而從第二記憶胞區塊 1315_6的與被啟用的字元線WL相連接的第三記憶胞
MC3接收資料’然後可感測和放大此資料。第一位元線感 測放大器1320一5可經由第一位元線BL16而從第一記憶胞 區塊1310—6的與被啟用的字元線WL相連接的第一記憶 胞MCI接收資料，然後可感測和放大此資料。 連接單元1330_3、……的第二開關SW2被啟用，但 與第二位元線BL23、......相連接的第二記憶胞MC2未連 接到被啟用的字元線WL。因此，第一位元線感測放大器 1320 3 ^ 1310—3 、 不會感測和放大分別儲存在第一記憶胞區塊 之第二記憶胞MC2中的資料。 若半導體記憶體裝置1300或1400執行預充電操作， 則多個控制訊號產生單元1350_1、1350__2、1350 3、 可產生具有第三電壓的多個第一控制訊號c〇NJ1、 C〇N~12、C〇N一 13、……和多個第二控制訊號C0NJ1、 CC)N-22、C〇N一23、……。若第一控制訊號C0N:U、 CON12 > CON_13 ' ......和第二控制訊號 c〇N—21、 C〇N_22 > C〇N_23 ^ 全都具有第三電壓，則第：；開關 早兀SW1和第二開關單元SW2可全都被啟用，且半導體 記憶體裴置1300或1400可執行預充電操作。若第一開關 95 201230060 *tuz,oipif 單元SW1和第二開關單元SW2是NMOS電晶體（如上文 參照圖14所述），則第一電壓可高於第二電壓和第三電 壓，且第三電壓可高於第二電壓。若第一開關單元SW1 和第二開關單元SW2是PMOS電晶體，則第一電壓可低 於第二電壓和第三電壓，且第三電壓可低於第二電壓。 圖15是依照本發明之另一實施例的一種半導體記憶 體裝置1500的方塊圖。 請參照圖15，半導體記憶體裝置1500可包括：多個 第一記憶胞區塊 1310_1、1310_2、1310_3、1310_4、 1310_5、1310_6、……；多個第二記憶胞區塊1315_1、 1315一2、1315一3、1315_4、1315一5、1315_6、......；多條 第一位元線 BL1 卜BL12、BL13、BL14、BL15、BL16、......； 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26 >......;多條第三位元線 BL31、BL32、BL33、BL34、 BL35、BL36、......；多條總位元線 GBL1、GBL2、GBL3、 GBL4、GBL5、GBL6、......；多個第一位元線感測放大器 1320J、1320_2、1320_3、1320_4、1320_5、……；多個 第二位元線感測放大器1325_1、1325_2、1325 3、 1325_4、……；多個連接單元 1330_1、1330_2、1330_3、 1330_4、1330_5、1330—6、......：多個控制訊號產生單元 1350一1、1350—2、1350_3、......，以及多條屏蔽線 SL1、 SL2、SL3、SL4、SL5、SL6、......。 在圖13至圖15中，相同的元件符號代表相同的元 件。在此例中，在圖15 t，多個第一記憶胞區塊131〇工、 96 201230060, 1310_2、1310_3、1310_4、1310—5、1310_6、......，多個 第二記憶胞區塊 1315_1、1315_2、1315—3、1315_4、 1315_5、1315_6、......，多條第一位元線 BL11、BL12、 BL13、BL14、BL15、BL16、......，多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、......，多條第三位元 線 BL3卜 BL32、BL33、BL34、BL35、BL36、......，多 條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、......，多個第一位元線感測放大器1320 1、 1320一2、1320一3、1320_4、1320一5、......，多個第二位元 線感測放大器 1325_1、1325_2、1325_3、1325__4、......， 多個連接單元 1330_1、1330_2、1330_3、1330_4、1330_5、 1330 6 ' ...... ’以及多個控制訊號產生單元1350 1、 1350一2、1350一3、……與上文參照圖13所述的相同或相 似。此外，多個第一記憶胞區塊1310J、1310J2、1310_3、 1310一4、1310_5、1310_6、……和多個連接單元 1330_1、 1330_2、1330_3、1330—4、1330_5、1330_6、......可如上 文參照圖14所述，故此處將不再贅述。 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、.....: 之每條屏蔽線可配置在多條總位元線GBL1、GBL2、 GBL3、GBL4、GBL5、GBL6、......戶斤在的同一層上，且 介於相鄰的總位元線之間。舉例而言，屏蔽線SL3可配置 在總位元線GBL1與總位元線GBL5之間，且屏蔽線SL4 可配置在總位元線GBL2與總位元線GBL6之間。其他屏 蔽線SL1、SL2、SL5、SL6、......之每條屏蔽線可配置在 97 201230060 息 對應的總位元線與在第一方向上與對應的總位元線相鄰的 總位元線之間。 屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、......之每 條屏蔽線可保持恒定的或實質上恒定的電壓位準。舉例而 言，屏蔽線SU、SL2、SL3、SL4、SL5、SL6、……之每 條屏蔽線可保持接地電壓位準。因此，屏蔽線SL1、SL2、 SL3、SL4、SL5、SL6、 之每條屏蔽線可補償對應的 總位疋線與在第一方向上與對應的總位元線相鄰的總位元
線之間的耦合。舉例而言，屏蔽線SL3可補償總位元線 GBL1與總位元線GBL5之間的耦合，且屏蔽線SL4可補 乜總位元線GBL2與總位元線GBL6之間的耦合。其他屏 蔽線SL1、SL2、SL5、SL6、......之每條屏蔽線可配置在 對應的總位元線與在第一方向上與對應的總位元線相鄰的 總位元線之間。
圖13至圖15所示之半導體記憶體裝置13〇〇至15〇〇 具有開放式位元線架構。然而，實施例並不限於此情形， 半導體記憶體裝置1300至1500也可具有折疊式位元線架 構。舉例而言，多個第一位元線感測放大器1320 1、 1320_2、1320_3、1320_4、1320—5、......之每個第一位元 線感測放大器的輸入端子可連接到對應的第一位元線和第 二位元線之一，且其反向輸入端子可連接到兩者當中的另 一條位元線。此外，多個第二位元線感測放大器1325_ι、 1325-2、1325—3、1325一4、……之每個第二位元線感測放 大器的輸入端子和反向輸入端子可分別連接到對應的第三 98 201230060 4U2«lpif 位元線和另一條對應的第三位元線。 圖16是依照本發明之另一實施例的一種半導體記憶 體裝置1600的方塊圖。 請參照圖16，半導體記憶體裝置1600可包括：多個 第一記憶胞區塊 1610 1、1610 2、1610 3、1610 4、 1610_5、1610_6、……；多個第二記憶胞區塊1615_1、 1615_2、1615—3、1615—4、1615一5、1615一6、……；多條 第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、......； 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、……：多條第三位元線BL3卜BL32、BL33、BL34、 BL35、BL36、……；多條總位元線 GBU、GBL2、GBL3、 GBL4、GBL5、GBL6、……；多個第一位元線感測放大器 1620_1、1620—2、1620一3、1620_4、1620_5、......；多個 第二位元線感測放大器1625_1、1625_2、1625_3、 1625_4、……；多個連接單元 1630_1、1630_2、1630_3、 1630_4、1630_5、1630__6、……；以及多個控制訊號產生 單元 1650_1、1650—2、1650_3、......。 除了 多個連接單元 1630—1、1630_2、1630 3、1630 4、 1630_5、1630—6、……的位置外，半導體記憶體裝置16〇〇 與圖13之半導體記憶體裝置1300相同或相似。具體而言， 半導體記憶體裝置1600的第二開關單元SW2的位置不同 於半導體記憶體裝置1300的第二開關單元SW2的位置。 下面將集中針對因連接單元1630_1、1630 2、1630_3、 1630一4、1630一5、1630—6、……之不同位置而造成的半導 99 201230060 ^uzeipif 體圮憶體裝置1600與半導體記憶體裝置13〇〇之間的差別 來描述半導體記憶體裝置1600。 多個連接單元 1630J、1630 2、1630 3、1630 4、 —- — 1630_5、1630一6、......之每個連接單元可將對應的第一位 兀線連接到對應的第一位元線感測放大器以回應於多個第 一控制訊號CON_ll、CON—12、CON 13、......當中的對
應的第一控制訊號，或者可將對應的第二位元線經由對應 的總位元線而連接到對應的第一位元線感測放大器以回應 於多個第一控制訊號CON_21、CON 22、CON 23、 當中的對應的第二控制訊號。 — — 多個連接單元 1630_1、1630_2、1630_3、1630_4、 1630—5、1630—6、......之每個連接單元可包括第一開關單
兀swi和第二開關單元SW2。第一開關單元SW1可選擇 性地將對應的第一位元線連接到對應的第一位元線感測放 大器以回應於對應的第一控制訊號。第二開關單元SW2 可選擇性地將對應的第一位元線感測放大器連接到與對應 的第二位元線相連接的總位元線，以回應於對應的第二控 制訊號。舉例而言，連接單元W30J的第一開關單元SW1 可選擇性地將第-位元線BL11連接到第_位域感測放 大器1620_1以回應於第一控制訊號c〇N-U。連接單元 1630一 1的第二開關單元SW2可選擇性地將位元線感測放 大器1620_1連接到與第二位元線BL21相連接的總位元線 GBU，以回應於第二控制訊號c〇n_2卜 包含在多個連接單元M30J、163〇_2、163〇 100 201230060 i plf 1630—4、1630_5、1630一6、......之每個連接單元中的第一 開關單元SW1與第二開關單元SW2之一可被啟用，或者 可兩者都被停用。若第一開關單元SW1被停用以回應於第 一控制訊號’則第二開關單元SW2可被啟用或被停用以回 應於對應的第二控制訊號。若第二開關單元SW2被停用以 回應於第二控制訊號’則第一開關單元SW1可被啟用或被 停用以回應於對應的第一控制訊號。若第一開關單元sn 被啟用，則第一開關單元SW1將對應的第一位元線連接到 對應的第一位元線感測放大器。若第一開關單元SW1被停 用，則第一開關單元SW1會使對應的第一位元線與對應的 第一位元線感測放大器之間斷開連接。若第二開關單元 SW2被啟用，則第二開關單元SW2將對應的位元線感測 放大器連接到對應的總位元線。若第二開關單元SW2被停 用，則第二開關單元SW2會使對應的位元線感測放大器與 對應的總位元線之間斷開連接。 在此例中，若一條連接到第一記憶胞區塊1610_3之 第一區域SMCB1中的第一記憶胞之一的字元線被啟用， 則連接單元1630_3的第一開關單元SW1可將第一位元線 BL13連接到第一位元線感測放大器162〇_3以回應於第一 控制訊號CON—12 ’且連接單元1630_3的第二開關單元 SW2可使第一位元線感測放大器162〇_3與總位元線GBL3 之間斷開連接以回應於第二控制訊號C〇N_22。 第一開關單元SW1與第二開關單元SW2可配置在對 應的第一位元線感測放大器與對應的第一記憶胞區塊之 101 201230060t 間。在此例中，第一開關單元SW1與第二開關單元SW2 可配置在對應的第一記憶胞區塊的邊緣處。圖13繪示為每 個第二開關單元SW2配置在對應的記憶胞區塊之中心所 對應的位置處的情形，而圖16則繪示為每個第二開關單元 SW2配置在對應的記憶胞區塊之邊緣處的情形。舉例而 言’連接單元1630_3的第一開關單元SW1和第二開關單 元SW2可配置在第一位元線感測放大器1620_3與第一記 憶胞區塊1610_3之間。再舉一例，連接單元1630_4的第 一開關單元SW1和第二開關單元SW2可配置在第一位元 線感測放大器1620_3與第一記憶胞區塊1610_4之間。 分別與多條第二位元線BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、……相連接的多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......之每條總位元線可選擇性地經由多個連接單元 1630—1、1630_2、1630 3、1630 4、1630 5、1630 6、 ······ 當中的對應的連接單元的第二開關單元SW2而連接到多 個第一位元線感測放大器1620J、1620_2、1620_3、 1620一4、1620一5、……當中的對應的位元線感測放大器。 舉例而言，與第二位元線BL21相連接的總位元線GBL1 可選擇性地經由連接單元1630_1的第二開關單元SW2而 連接到第一位元線感測放大器1620J。 圖17是依照本發明之另一實施例的一種半導體記憶 體裝置1700 (諸如圖16之半導體記憶體裝置1600)的電 路圖。 102 201230060 • W ΛΛΛ W A ^ ^ 請參照圖17，半導體記憶體裝置1700可包括：多個 第一記憶胞區塊 1610_1、1610_2、1610_3、1610_4、 1610_5、1610_6、……；多個第二記憶胞區塊1615_1、 1615一2、1615一3、1615_4、1615_5、1615_6、...…；多條 第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、......； 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、……·，多條第三位元線BL3卜BL32、BL33、BL34、 BL35、BL36、……；多條總位元線GBL卜GBL2、GBL3、 鲁 GBL4、GBL5、GBL6、......；多個第一位元線感測放大器 1620J、1620—2、1620_3、1620—4、1620—5、......；多個 第二位元線感測放大器1625 1、1625 2、1625 3、 — _ 1625_4 ' ……；多個連接單元 1630 1、1630 2、1630 3、 1630_4、1630_5、1630—6、……；以及多個控制訊號產生 單元 1650 1、1650_2、1650_3、......。在圖 16 和圖 17 中， 相同的元件符號代表相同的元件。 多個第一記憶胞區塊1610_1、1610_2、1610_3、 φ 1610_4、1610一5、1610_6、……之每個第一記憶胞區塊可 包括多個第一記憶胞MCI和多個第二記憶胞MC2。圖16 之第一區域SMCB1和第二區域SMCB2可分別包括圖17 之第一記憶胞MCI和第二記憶胞MC2。舉例而言，在圖 17中，第一記憶胞區塊161〇_1的第一記憶胞MCI可包含 在圖16之第一記憶胞區塊161〇_1的第一區域SMCB1中， 且第一記憶胞區塊1610_1的第二記憶胞MC2可包含在圖 16之第一記憶胞區塊161〇_1的第二區域SMCB2中。第一 103 201230060 記憶胞MCI可連接到多條第一位元線BLll、BL12、 BL13、BL14、BL15、BL16、……當中的對應的第一位元 線，且第二記憶胞MC2可連接到多條第二位元線BL21、 BL22、BL23、BL24、BL25、BL26、......當中的對應的第 二位元線。舉例而言，第一記憶胞區塊1610_1的第一記憶 胞MC1和第二記憶胞MC2可分別連接到第一位元線BL11 和第二位元線BL21。
第一記憶胞MC卜第二記憶胞MC2及/或第三記憶胞 MC3可包括一個電晶體和一個電容器。第一記憶胞MCU、 第二記憶胞]VIC2以及第三記憶胞MC3的結構與上文參照 圖14所述的相同或相似，故此處將不再贅述。第一記憶胞 區塊 1610—1 、 161〇_2 、 1610_3 、 1610 4 、 1610 5 、 _ __ 1610-6、......與第二記憶胞區塊 1615_1、1615_2、1615_3、 1615_4、1615-5、1615—6、……的結構和連接與上文參照 圖16所述的相同或相似，故此處將不再贅述。
多個第一位元線感測放大器162〇_ι、ι62〇_2、 162^—3、162〇一4、162〇—5、……之每個第一位元線感測放 大器可連接到多個第一記憶胞區塊1610_1、161〇_2、 161°-3 > 1610 4 ^ 1610_5 > 1610_6 >……當中的對應的第 一 §己憶胞區塊的第一記憶胞MCI或第二記憶胞MC2。多 個第二位元線感測放大器1625_1、1625_2、1625_3、 1625-4、之每個第二位元線感測放大器可連接到多個 第二記憶胞區塊 1615—1、1615—2、1615_3、1615_4、 1615-5、1615-6、......當中的對應的第二記憶胞區塊的第 104 201230060 4U281pif 三記憶胞Mc3。第一位元線感測放大器1620_J、162〇 2、 1620-3、1620-4、1620—5、.··.·.與第二位元線感測放：器 1625_1、1625一2、1625_3、1625一4、……的連接與上文參 照圖16所述的相同或相似，故此處將不再贅述。
多個連接單元 163〇一1、1630—2、1630一3 ' 1630 4、 1630_5、1630—6、……之每個連接單元可將對應的第一位 元線連接到對應的第一位元線感測放大器以回應於多個第 一控制訊號CON-11、CON_12、CON_13、…當中的對 應的第一控制訊號’或者可將對應的第二位元線經由對應 的總位元線而連接到對應的第一位元線感測放大器以回應 於夕個第一控制訊號CON—21、CON_22、CON 23、 當中的對應的第二控制訊號。 多個連接單元 163〇_1、1630—2、1630_3、1630—4、 1630一5、1630一6、……之每個連接單元可包括圖16所示之 第一開關單元SW1和第二開關單元SW2。如上文參照圖 16所述，第一開關單元SW1可選擇性地將對應的第一位 几線連接到對應的第一位元線感測放大器以回應於對應的 第一控制訊號’且第二開關單元SW2可選擇性地將對應的 第一位元線感測放大器連接到與對應的第二位元線相連接 的總位元線，以回應於對應的第二控制訊號。 圖17繪示為圖16之第一開關單元SW1和第二開關 單元SW2是NMOS電晶體的情形。舉例而言，連接單元 1630一1的第一開關單元SW1可以*NM〇s電晶體，其選 擇性地將第一位元線BL11連接到第一位元線感測放大器 105 201230060 HUZOipif 1620一 1以回應於第一控制訊號CON_12。連接單元1630J 的第二開關單元SW2可選擇性地將與第二位元線BL21相 連接的總位元線GBL1連接到第一位元線感測放大器 1620_2，以回應於第二控制訊號CON_21。 至少在圖17之實施例中，若第一開關單元swi是 NM0S電晶體，則當對應的第一控制訊號為邏輯高時，第 一開關單元SW1可被啟用以便將對應的第一位元線連接 到對應的位元線感測放大器’而當對應的第一控制訊號為 邏輯低時，第一開關單元SW1可被停用以便使對應的第— 位元線與對應的位元線感測放大器之間斷開連接。若第二 開關單元SW2是NM0S電晶體，則當對應的第二控制訊 號為邏輯咼時’第二開關單元SW2可被啟用以便將對應的 第二位元線連接到對應的位元線感測放大器，而當對應的 第二控制訊號為邏輯低時，第二開關單元SW2可被停用以 便使對應的第二位元線與對應的位元線感測放大器之間斷 開連接。 雖然圖17繪示為第一開關單元swi和第二開關單元 SW2是NMOS電晶體的情形，但實施例並不限於此情形， 其他元件也可用作第一開關單元SW1和第二開關單元 SW2，只要這些其他元件能夠像上述第一開關單元SWl 和第二開關單元SW2那樣以相同或相似的方式來操作。舉 例而言，第一開關單元SW1和第二開關單元SW2可以是 PMOS電晶體。在此例中，多個第一控制訊號c〇N_n、 CON—12、CON一13、……和多個第二控制訊號CON_21、 106 201230060 • Λ. CON_22 > C〇N_23 >……的邏輯狀態可與第一開關單元 SW1和第一開關單元SW2是NMOS電晶體時相反。 多個控制訊號產生單元1650_卜1650_2、165() 3、 之每個控制訊號產生單元可基於列位址RA來產生對應的 第控制訊號和第二控制訊號。多個控制訊號產生單元 1650_1、1650—2、1650_3、……的結構和操作與上文參照 圖13所述的相同或相似。
除了第二開關單元SW2的位置不同外，圖16之半導 體記憶體裝置1600和圖17之半導體記憶體裝置17〇〇的操 作與圖13之半導體記憶體裝置13〇〇和圖14之半導體記憶 體裴置相同或相似。故此處將不再贅述半導體記憶體裝置 1600和半導體記憶體裝置17〇〇的操作。 圖18是依照本發明之另一實施例的一種半導體記憶 體裝置1800的方塊圖。 請參照圖18，半導體記憶體裝置1800可包括：多個 第一記憶胞區塊 1610 1、1610 2、1610 3、1610 4、 1610_5、1610_6、……·，多個第二記憶胞區塊1615_1、 1615—2、1615一3、1615_4、1615_5、1615—6、……；多條 第一位元線 BL11、BL12、BL13、BL14、BL15、BL16、......； 多條第二位元線 BL21、BL22、BL23、BL24、BL25、 BL26、......；多條第三位元線 BL31、BL32、BL33、BL34、 BL35、BL36、......；多條總位元線 GBL1、GBL2、GBL3、 GBL4、GBL5、GBL6、......；多個第一位元線感測放大器 1620 卜 1620 2、1620—3、1620_4、1620—5、……；多個 107 201230060 第二位元線感測放大器1625_1、1625_2、1625_3、 1625_4、......；多個連接單元 1630—1、1630一2、1630_3 ' 1630一4、1630一5、1630_6、……，·多個控制訊號產生單元 1650一1、1650_2、1650_3、……；以及多條屏蔽線SL1、 SL2、SL3、SL4、SL5、SL6、......。在圖 16 至圖 18 中， 相同的元件符號代表相同的元件。 在圖18中’多個第一記憶胞區塊161〇 1、1610 2、 — — 1610一3、1610—4、1610一5、1610_6、…，多個第二記憶
胞區塊 1615—1、1615_2、1615_3、1615 4、1615 5、 η_π 1615_6、......，多條第一位元線 BL11、BL12、BL13、BL14、 BL15、BL16、......，多條第二位元線 BL2卜 BL22、BL23、 BL24、BL25、BL26、......，多條第三位元線 BL31、BL32、 BL33、BL34、BL35、BL36、……，多條總位元線 GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、......，多個第一位 元線感測放大器 1620_1、1620_2、1620 3、1620 4、 1620—5、......，多個第二位元線感測放大器1625_1、
1625—2、1625_3、1625一4、......，多個連接單元 1630_1、 1630—2、1630一3、1630_4、1630—5、1630—6、……，以及 多個控制訊號產生單元1650_1、1650—2、1650 3、……與 上文參照圖16所述的相同或相似。此外，多個第一記憶胞 區塊 1610_1 、 16102 、 1610_3 、 161〇_4 、 1610_5 、 161〇-6、……和多個連接單元1630」、163_〇_2、1630_3、 1630一4、1630_5、1630_6、......可與上文參照圖17所述的 相同或相似，故此處將不再贅述。 108 201230060 4028lpif 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、...... 之母條屏蔽線可配置在多條總位元線GBL1、GBL2、 GBL3、GBL4、GBL5、GBL6、……所在的同一層上，且 可介於相鄰的總位元線之間。舉例而言，屏蔽線SL3可配 置在總位元線GBL1與總位元線GBL5之間，且屏蔽線SL4 可配置在總位元線GBL2與總位元線GBL6之間。其他屏 蔽線SL1、SL2、SL5、SL6、......之每條屏蔽線可配置在 對應的總位元線與在第一方向上與對應的總位元線相鄰的 總位元線之間。 屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、......之每 條屏蔽線可保持恒定的或實質上恒定的電壓位準。舉例而 言’屏蔽線 SU、SL2、SL3、SL4、SL5、SL6、......之每 條屏蔽線可保持接地電壓位準。因此，屏蔽線SL1、SL2、 SL3、SL4、SL5、SL6、……之每條屏蔽線可補償對應的 總位元線與在第一方向上與對應的總位元線相鄰的總位元 線之間的耦合。屏蔽線SL1、SL2、SL3、SL4、SL5、SL6、...... 與上文參照圖15所述的相同或相似，故此處將不再贅述。 圖16至圖18所示之半導體記憶體裝置16〇〇至18〇〇 具有開放式位元線架構。然而，實施例並不限於此情形， 半導體記憶體裝置1600至1800也可具有折疊式位元線架 構。舉例而吕’多個第一位元線感測放大器1620 1、 1620—2、1620一3、1620_4、1620_5、……之每個第一位元 線感測放大器的輸入端子可連接到對應的第一位元線和第 二位元線之一，且其反向輸入端子可連接到兩者當中的另 109 201230060 一條位元線。此外，多個第二位元線感測放大器1625j、 1625_2、1625一3、1625_4、…之每個第二位元線感測放 大器的輸入端子和反向輸入端子可分別連接到對應的第三 位元線和另一條對應的第三位元線。 圖19是依照本發明之另一實施例的一種半導體記憶 體裝置1900的方塊圖。 請參照圖19，半導體記憶體裝置1900可包括：多個 第一記憶胞區塊 1910 1 ' 1910 2、1910 3、1910 4、 ~ __ 1910—5、1910_6、1910_7、1910_8、……；多個第二記憶 胞區塊 1915_1、1915_2、1915—3、1915—4、......；多條第 一位元線3[1卜；81^12、6[13、8[14、61^15 41^16、：61^17、 BL18、……；多條第二位元線 BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、......；多條第三位元線 BL31、 BL32、BL33、BL34、......；多條總位元線 GBU、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......；多 個第一位元線感測放大器1920_1、1920_2、1920_3、 1920_4、1920_5、1920_6、……；多個第二位元線感測放 大器1925_1、1925_2、1925_3、……；多個連接單元 1930_1、1930_2、1930—3、1930_4、1930_5、1930_6、1930_7、 1930_8、......；以及多個控制訊號產生單元1950_1、 1950_2、1950—3、......。 多個第一記憶胞區塊1910_1、1910_2、1910_3、 1910_4、1910_5、1910_6、1910_7、1910_8、......之每個 第一記憶胞區塊可包括：第一區域SMCB1，其中排列著多 110 201230060 IV厶O ipif 個第一記憶胞；以及第二區域SMCB2 ’其中排列著多個第 二記憶胞。多個第二記憶胞區塊1915卜1915 2、1915 3、 — 1915_4、......之每個第二記憶胞區塊可包括多個第三記憶 胞 MC3。多條第一位元線 BL11、BL12、BL13、BL14、 BL15、BL16、BL17、BL18、......之每條第一位元線可連 接到多個第一記憶胞區塊1910_1、1910_2、1910_3、 1910_4、1910—5、1910_6、1910 7、1910_8、......當中的 對應的第一記憶胞區塊的第一區域SMCB1中的第一記憶 胞。多條第二位元線 BL2卜 BL22、BL23、BL24、BL25、 BL26、BL27、BL28、……之每條第二位元線可連接到多 個第一記憶胞區塊 1910—1、1910_2、1910_3、1910_4、 1910_5、1910_6、1910_7、1910_8、......當中的對應的第 一記憶胞區塊的第二區域SMCB2中的第二記憶胞。同理， 多條第二位元線 BL2卜 BL22、BL23、BL24、BL25、BL26、 BL27、BL28、……之每條第二位元線可連接到多條總位元 線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……當中的對應的總位元線。多條第三位元線 BL3卜BL32、BL33、BL34、……之每條第三位元線可連 接到多個第二記憶胞區塊1915_1、1915_2、1915_3、 1915_4、......當中的對應的第二記憶胞區塊的第三記憶胞 MC3。在此實施例中，半導體記憶體裝置1900可以具有 階層式位元線架構和普通位元線架構這兩種位元線架構。 舉例而言，在第一記憶胞區塊1910JL之第一區域 SMCB1中，可排列著與第一位元線BL12相連接的第一記 111 201230060. 憶胞。在第一記憶胞區塊WiOj之第二區域SMCB2中， 可排列著與第二位元線BL22相連接的第二記憶胞。 圖20繪示為排列在第一區域SMCB1中的第一記憶胞 和排列在第二區域SMCB2中的第二記憶胞的實施例。 依照本發明的至少一個實施例，多個第一記憶胞區塊 1910_1、1910一2、1910—3、1910一4、1910_5、1910—6、1910一7、 1910-8、......之每個第一記憶胞區塊可分成兩個相等的部
分：第一區域SMCB1和第二區域SMCB2。然而，實施例 並不限於此情形，第一區域SMCB1和第二區域SMCB2 的尺寸也可不相同。 至少在圖19之實施例中，多個第一記憶胞區塊 1910_卜1910_2、1910_3'1910_4、1910_5、1910 6、1910 7、 1910一8、……當中的兩個第一記憶胞區塊與多個第二記憶 胞區塊 1915—1、1915一2、1915_3、1915一4、......當中的一
個第二記憶胞區塊在第一方向上相互交叉。然而，實施例 並不限於此情形，至少一個第一記憶胞區塊與至少一個第 一s己憶胞區塊也可在第一方向上相互交又。至少在圖η 之實施例中’第一記憶胞區塊1910_1、1910—2和第二記憶 胞區塊1915_1可在第一方向上排列，且第二記憶胞區塊 1915—1和第一記憶胞區塊191〇_5、1910_7可在第一方向 上排列。同理’第一記憶胞區塊1910_3、1910—4和第二記 憶胞區塊1315一2可在第一方向上排列，且第二記憶胞區塊 1315_2和第一記憶胞區塊1910_6、1910-8可在第一方向 上排列。 112 201230060 WZSlplf 多個第一記憶胞區塊1910_1、1910__2、1910_3、 1910—4、191〇_5、1910_6、1910_7、1910_8、......之每個
第一記憶胞區塊的第一區域SMCB1和第二區域SMCB2 可在第二方向上相鄰而排列。至少在此實施例中，包含在 一個第一記憶胞區塊中的第一區域SMCB1和第二區域 SMCB2可在第二方向上相鄰而排列。舉例而言，包含在第 一記憶胞區塊131〇_2中的第一區域SMCB1和第二區域 SMCB2可在第二方向上相鄰而排列。 第二方向可不平行於第一方向，或者可垂直於第一方 向。舉例而言，第一方向可以是行方向，而第二方向可以 是列方向。 多個第一位元線感測放大器1920_1、1920_2、 1920一3、1920_4、1920_5、1920_6、……之每個第一位元 線感測放大器可連接到多個第一記憶胞區塊1910_1、 1910一2 、 1910—3 、 1910—4 、 1910—5 、 1910_6 、 1910—7 、 1910-8、……當中的對應的第一記憶胞區塊的第一區域 SMCB1或第二區域⑽^?。多個第二位元線感測放大器 1925_1、1925一2、1925_3、......之每個第二位元線感測放 大器可連接到多個第二記憶胞區塊1915 1、1915_2、 1915 3、1915_4、 三記憶胞MC3。 當中的對應的第二記憶胞區塊的第 半導體記憶體裝置19〇〇可具有圖19所示之開放式位 元線架構。至少在圖19之實施例中，多個第一位元線感測 放大器 1920_1、1920 2、1920 3、1920 4、1920 5、 113 201230060 ~ ......之每個第一位元線感測放大器可包括：輸入
端子’經由此輪入端子來接收在給定方向上相鄰的第一記 憶胞區塊的第一區域SMCB1或第二區域SMCB2中的記憶 胞所儲存的資料；以及反向輸入端子，經由此反向輸入端 子來接收在相反方向上相鄰的記憶胞區塊的第一區域 SMCB1或第二區域SMCB2中的記憶胞所儲存的資料。舉 例而言’第一位元線感測放大器1920_2的輸入端子可連接 到第一位元線B L12，或者可經由總位元線GB L2而連接到 第二位元線BL22 ’且第一位元線感測放大器1920_2的反 向輸入端子可連接到第一位元線B L13，或者可經由總位元 線GBL3而連接到第二位元線BL23。否則，第一位元線感 測放大器1920_2的反向輸入端子可連接到第一位元線 BL12 ’或者可經由總位元線GBL2而連接到第二位元線 BL22 ’且第一位元線感測放大器192〇_2的輸入端子可連 接到第一位元線BL13’或者可經由總位元線GBL3而連接 到第二位元線BL23。
多個第二位元線感測放大器1925_1、1925 2、 1925—3、1925_4、……之每個第二位元線感測放大器可包 括：輸入端子，經由此輸入端子來接收在某一方向上相鄰 的第二記憶胞區塊的第三記憶胞MC3所儲存的資料；以 及反向輸入端子，經由此反向輸入端子來接收在相反方甸 上相鄰的第二記憶胞區塊的第三記憶胞MC3所儲存的資 料。舉例而言，第三位元線BL31可連接到第二位元線感 測放大器1925_1的輸入端子，或者第三位元線BL32可速 114 201230060t 接到第二位元線感測放大器1925J的反向輸入端子。否 則，第二位元線BL31可連接到第二位元線感測放大器 1925j的反向輸入端子，或者第三位元線BL32可連接到 第一位元線感測放大器1925_1的輸入端子。 多個連接單元 1930_1、1930_2、1930_3、1930 4、 1930_5 ' 1930—6、1930_7、1930—8、......之每個連接單元
可將對應的第一位元線連接到對應的第一位元線感測放大 器以回應於多個第一控制訊號C〇N_ll、CON_12、 CON_13、......當中的對應的第一控制訊號，或者可將對 應的第二位元線經由對應的總位元線而連接到對應的第一 位元線感測放大器以回應於多個第二控制訊號c〇N 21、 CON—22、CON一23、……當中的對應的第二控制訊號。舉 例而έ，連接單元1930—5可將第一位元線bl15連接到第 一位元線感測放大器1920一4以回應於第一控制訊號 CON一11 ’或者可將第二位元線BL25經由總位元線GBL5 而連接到第一位元線感測放大器1920一4以回應於第二控 制訊號CON_2卜 " 多個連接單元 1930J、1930_2、1930 j、 1930—5、1930_6、1930_7、觸_8、……之每個連接單力 可包括第一開關單元SW1和第二開關單元SW2。第一留 關單元SW1可獅性地麟應的第_位元線連接到對』 的第一位元線感測放大器以回應於對應的第一控制訊號。 第二開關單元SW2可選擇性地將對應的第二位元線連接 到與對應的第一位元線感測放大器相連接的總位元線以回 115 201230060 應於對應的第二控制訊號。 舉例而言’連接單元1930_5的第一開關單元SW1可 選擇性地將第一位元線BL15連接到第一位元線感測放大 器1920-4以回應於第一控制訊號CONJ1。連接單元 1930一5的第二開關單元sw2可選擇性地將與第一位元線 感測放大器1920一4相連接的總位元線GBL5連接到第二位 兀線BL25以回應於第二控制訊號c〇N_21。 包含在多個連接單元1930_1、1930_2、1930_3、 1930_4、1930_5、1930—6、1930_7、1930—8、......之每個 連接單元中的第一開關單元SW1和第二開關單元SW2之 一可被啟用’或者可兩者都被停用。若第一開關單元SW1 被停用以回應於第一控制訊號，則第二開關單元SW2可被 =用或被停用以回應於對應的第二控制訊號。若第二開關 單兀SW2被停用以回應於第二控制訊號，則第一開關單元 SW1可被啟用或被停用以回應於對應的第一控制訊號。若 第一開關單元SW1被啟用，則第-開關單元SW1將對應 的第一位元線連接到對應的第一位元線感測放大器。若第 一開關單tl swi被停用，則第一開關單元SW1使對應的 第一=元線與對應的第一位元線感測放大器之間斷開連 接。若第二開關單元sw2被啟用，則第二開關單元SW2 f對應的第二位元線連接到對應的總位元線。若第二開關 單兀SW2被停用，則第二開關單元SW2使對應的第二位 元線與對應的總位元線之間斷開連接。 舉例而言，若一條連接到記憶胞區塊1910_1之第一 116 201230060 4U281pif 區域SMCB1 t的多個第-記憶胞之一的字元線被啟用， 則連接單元1930—1的第一開關單元SW1可將第一位元線 BL12連接到第一位元線感測放大器192〇—2以回應於第一 控制訊號CON_12,且連接單元的第二開關單元 SW2可使第一位元線BL22與總位元線GBL2之間斷開連 接以回應於第二控制訊號C〇N_22。 第一開關單元SW1可配置在對應的第一位元線感測 放大器與對應的記憶胞區塊之間。第二開關單元SW2可配 置在對應的記憶胞區塊之中心所對應的位置處。在此例 中，第一開關單元SW1可配置在對應的記憶胞區塊的邊緣 處。舉例而言，連接單元1930_1的第一開關單元SW1可 配置在第一位元線感測放大器192〇_2與第一記憶胞區塊 1910—1之間’且第二開關單元SW2可配置在第一記憶胞 區塊1910_1之中心所對應的位置處。 多條第二位元線 BL2卜 BL22、BL23、BL24、BL25、 BL26、BL27、BL28、......之每條第二位元線可選擇性地 經由多個連接單元 1930_1、1930_2、1930_3、1930_4、 1930—5、1930一6、1930_7、1930_8、……當中的對應的連 接單元的第二開關單元SW2而連接到多條總位元線 GBL1 ' GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......當中的對應的總位元線。舉例而言，第二位元 線BL22可選擇性地經由連接單元1930_1的第二開關單元 SW2而連接到總位元線GBL2。 多條總位元線 GBL卜 GBL2、GBL3、GBL4、GBL5、 117 5 201230060, GBL6、GBL7、GBL8、……可以是折線或金屬線。多條總 位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、......所在的層可不同於多條第一位元線BL11、 BL12、BL13、BL14、BL15、BL16、......、多條第二位元 線 BL2 卜 BL22、BL23、BL24、BL25、BL26、......以及 多條第三位元線 BL31、BL32、BL33、BL34、BL35、 BL36、……所在的層。至少在本實施例中，多條第一位元 線 BL11、BL12、BL13、BL14、BL15、BL16、......、多 條第二位元線 BL2 卜 BL22、BL23、BL24、BL25、BL26、...... 以及多條第三位元線BL31、BL32、BL33、BL34、BL35、 BL%、……可配置在第一層上，而多條總位元線GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、......則可形成在不 同於第一層的第二層上。多條總位元線GBL1、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、.......之每 條總位元線可配置在第一層的與對應的第一位元線和對應 的第二位元線之間的位置相對應的位置處。舉例而言，總 位元線GBL1可配置在第二層的與第一位元線BU1或第 二位元線BL22的位置相對應的位置處。否則，總位元線 GBL1可配置在第二層的與第一位元線BU1和第二位元 線BL22之間的位置相對應的位置處。若總位元線GBu 配置在第二層的與第二位it線BL22的位置相對應的位置 處，則總位元線GB L 5配置在第二層的與第一位元線B L i 5 的位置相對應的位置處。若總位元線GBL2配置在第二層 的與第二位兀線BL21的位置相對應的位置處，則總位元 118 201230060 4028lpif 線GBL7配置在第二層的與第一位元線BL17的位置相對 應的位置處。其他的總位元線GBL3、GBL4、GBL6、 GBL8、......可如上所述形成在第二層上。 若第一位元線 BLU、BL12、BL13、BL14、BL15、 BL16、BL17、BL18、......、第二位元線 BL21、BL22、 BL23、BL24、BL25、BL26、BL27、BL28、......以及第三 位元線BL3卜BL32、BL33、BL34、......稱為局部位元線， 貝 1 多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、 GBL6、GBL7、GBL8、......之間的間距可以是局部位元線 之間的間距的約二倍。 多個控制訊號產生單元1950 1、1950 2、1950 3、.... 一 ^ 一 ...... 之每個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。舉例而言，控制訊號產生 單元1950_1可基於列位址RA來產生第一控制訊號 CON一Π和第二控制訊號CON_21。控制訊號產生單元 1950—2可基於列位址RA來產生第一控制訊號c〇N_12和 第二控制訊號CON_22,且控制訊號產生單元1950_3可基 於列位址RA來產生第一控制訊號C0N—13和第二控制訊 號 CON一23。 假定一條連接到第一記憶胞區塊19ΐ〇_ι之第一區域 SMCB1中的多個第一記憶胞之一、第一記憶胞區塊191〇_2 之第二區域SMCB2中的多個第二記憶胞之一、第二記憶 胞區塊1915_1的多個第三記憶胞]^^之一、第一記憶胞 區塊1910一5之第二區域SMCB2中的多個第二記憶胞之 119 I) 201230060 HUZOipif 一、第一記憶胞區塊1910一7之第一區域SMCB1中的多個 第一記憶胞之一以及第二記憶胞區塊1915_3的多個第三 記憶胞MC3之一的字元線被啟用。另外，假定當多個第 一控制訊號C0N—11、CON一12、CON一13、......當中的對 應的第一控制訊號具有第一電壓時，第一開關單元SW1 被啟用，而當對應的第一控制訊號具有第二電壓時，第一 開關單元SW1被停用。此外，假定當多個第二控制訊號 CON一21、CON—22、CON一23、......當中的對應的第二控
制訊號具有第一電壓時，第二開關單元SW2被啟用，而當 對應的第二控制訊號具有第二電壓時，第二開關單元SW2 被停用。
在此情形下’控制訊號產生單元i95〇_l基於列位址 RA來產生具有第二電壓的第一控制訊號C0N_11和具有 第一電壓的第一控制7虎C0N_21。控制訊號產生單元 1950_2基於列位址RA來產生具有第一電壓的第一控制訊 號C0N_12和具有第二電壓的第二控制訊號c〇N_22。其 他的控制訊號產生單元1950_3、……可基於列位址RA來 產生具有第二電壓的第一控制訊號C〇N_13、......和第二 控制訊號CON_23、……。因此，接收第一控制訊號C0N_12 的連接單元1930_1、1930_7、…的第一開關SW1和接 收第二控制訊號C0N_21的連接單元1930_2、……的第二 開關SW2被啟用。其他的第一開關SW1和第二開關SW2 則被停用。 因此’第一位元線感測放大器1920 1可感測和放大 120 201230060it 第一記憶胞區塊1910_2之第二區域SMCB2之多個第二記 憶胞當中的與被啟用的字元線WL相連接的第二記情胞所 儲存的資料。第一位元線感測放大器1920一2可感測和放大 第一記憶胞區塊1910一 1之第一區域SMCB1之多個第一記 憶胞當中的與被啟用的字元線WL相連接的第一記憶胞所 儲存的資料。第一位元線感測放大器1920一4可感測和放大 第一記憶胞區塊1910—5之第二區域SMCB2之多個第二記 憶胞當中的與被啟用的字元線WL相連接的第二記憶胞所 # 儲存的資料。第一位元線感測放大器1920_6可感測和放大 第一記憶胞區塊1910—7之第一區域SMCB1之多個第一記 憶胞當中的與被啟用的字元線WL相連接的第一記憶胞所 儲存的資料。第二位元線感測放大器1925一1可感測和放大 第二記憶胞區塊1915_1之多個第三記憶胞]MC3當中的與 被啟用的字元線WL相連接的第三記憶胞所儲存的資料。 第二位元線感測放大器1925_2可感測和放大第二記憶胞 區塊1915_3之多個第三記憶胞MC3當中的與被啟用的字 φ 元線WL相連接的第三記憶胞MC3所儲存的資料。 依照本發明的至少一部分實施例，多個第一控制訊號 CON—11、CON_12、CON_13、……僅其中之一具有第一 電壓，而其他的第一控制訊號則具有第二電壓。同理，多 個第二控制訊號CON_21、CON—22、CON_23、……僅其 中之一具有第一電壓，而其他的第二控制訊號則具有第二 電壓。此時，具有第一電壓的唯一的一個第一控制訊號和 唯一的一個第二控制訊號可根據被啟用的字元線的位址來 121 201230060 選定。 若半導體記憶體裝置1900執行預充電操作，則多個 控制訊號產生單元1950—1、1950—2、1950—3、......可產生 具有第三電壓的多個第一控制訊號CON_ll、C〇N_12、 C〇N-13、…和多個第二控制訊號CON_21、C〇N_22、 CON-23 ' ·.·.··。若第一控制訊號 CON_ll、C〇N_12、 C0N-13、和第二控制訊號 CON_21、C〇N_22、 CON-23 '…全都具有第三電壓，則第一開關單元swi
和第二開關單元SW2可都被啟用。 圖20是依照本發明之另一實施例的一種半導體記憶 體裝置2000 (諸如圖19之半導體記憶體裝置1900)的電 路圖。 請參照圖20，半導體記憶體裝置2000可包括：多個 第一記憶胞區塊 1910 1、1910 2、1910 3、1910 4、 ~^ ~ 1910—5、1910—6、1910_7、1910_8、……；多個第二記憶 胞區塊 1915一 1、1915—2、1915—3、1915_4、......；多條第
一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、 BL18> ……；多條第二位元線 BL2卜 BL22、BL23、BL24、 BL25、BL26、BL27、BL28、......；多條第三位元線 BL31、 BL32、BL33、BL34、......；多條總位元線 GBU、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......；多 個第一位元線感測放大器1920_1、1920_2、1920_3、 1920_4、1920_5、1920_6、......；多個第二位元線感測放 大器 1925_1、1925_2、1925_3、......；多個連接單元 122 201230060 4028lpif 1930 1、1930 2、1930 3、1930 4、1930 5、1930 6、1930 7、 » — — — ~~ 1930_8、......；以及多個控制訊號產生單元1950_1、 1950_2、1950_3、......。在圖19和圖20中，相同的元件 符號代表相同的元件。 多個第一記憶胞區塊1910_1、1910_2、1910_3、 1910_4、1910_5、1910 6、1910—7、1910—8、......之每個 第一記憶胞區塊可包括多個第一記憶胞MCI和多個第二 記憶胞MC2。圖19之第一區域SMCB1和第二區域SMCB2 可分別包括圖2 0之第一記憶胞MC1和第二記憶胞MC2。 舉例而言，在圖20中，第一記憶胞區塊1910_1的第一記 憶胞MCI可包含在圖19之第一記憶胞區塊1910_1的第 一區域SMCB1中，且第一記憶胞區塊1910_1的第二記憶 胞MC2可包含在圖19之第一記憶胞區塊1910_1的第二 區域SMCB2中。第一記憶胞MCI可連接到多條第一位元 線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、 BL18、……當中的對應的第一位元線，且第二記憶胞MC2 可連接到多條第二位元線BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、……當中的對應的第二位元 線。舉例而言’第一記憶胞區塊1910_1的第一記憶胞MCI 和第二記憶胞MC2可分別連接到第一位元線BL12和第二 位元線BL22。 第一記憶胞MC卜第二記憶胞MC2及/或第三記憶胞 MC3可包括一個電晶體和一個電容器。第一記憶胞Mci 的電晶體的閘極和第一端子可分別連接到對應的字元線和 123 201230060 4UZ5Iplf 對應的第二位元線。第一記憶胞MC1的電容器可連接在 電晶體的第二端子與接地電壓源之間。第二記憶胞 的電晶體的閘極和第—端子可分別連接到對應的字元線和 對應的第二位元線。第二記憶胞MC2的電容器可連接在 電晶體的第二端子與接地電壓源之間。第三記憶胞廳3 的電晶體的閘極和第-端子可分別連接騎應的字元線和 對應的第三位元線。第三記憶胞MC3的電容器可連接在 電晶體的第二端子與接地電壓源之間。 第一記憶胞區塊 1910_1、1910_2、191〇_3、1910 4、 1910—5、191〇_6、1910-7、1910_8、……和第二記憶胞區 塊 1915 J、1915一2、1915—3、1915—4、......的結構和連接 與上文參照圖19所述的相同或相似，故此處將不再贅述。 多個第一位元線感測放大器1920_1、1920_2、 1920—3、1920—4、1920一5、1920—6、......之每個第-位元 線感測放大器可連接到多個第一記憶胞區塊、 1910—2、1910_3、1910—4、1910一5、1910 6、1910 7、
1910-8 '……當中的對應的第一記憶胞區塊的第一記憶胞 MCI或苐一記憶胞MC2。在此例中，多個第一位元線感 測放大器 1920_1、1920_2、1920一3、1920一4、1920一5、 1920一6、......之每個第一位元線感測放大器可感測和放大 儲存在對應的第一記憶胞區塊的第一記憶胞MC1或第二 記憶胞MC2中的資料。舉例而言，第一位元線感測放大 器1920—2可經由第一位元線BL12而連接到第一記憶胞區 塊1910_1的第一記憶胞MCI，或者可經由第二位元線 124 201230060 4028 lpif BL22和總位元線GBL2而連接到第一記憶胞區塊moj 的第二記憶胞MC2。第一位元線感測放大器192OJ、 1920一2、1920—3、1920—4、1920_5、1920—6、......和第二 位元線感測玫大器 1925_1、1925_2、1925_3、1925_4、 1925_5、1925—6、1925—7、1925_8、……的連接與上文參 照圖19所述的相同或相似，故此處將不再贅述。
多個連接單元 1930_1、1930_2、1930_3、1930_4、 1930_5、1930一6、1930_7、1930—8、......之每個連接單元 I將對應的第一位元線連接到對應的第一位元線感測放大 器以回應於多個第一控制訊號C0N__11、C0N_12、 C0N13 > ......當中的對應的第一控制訊號，或者可將對 應的第二位元線經由對應的總位元線而連接到對應的第一 位元線感测放大器以回應於多個第二控制訊號c〇N 21、 CON_22 > C〇K_23 ^ ......當中的對應的第二控制訊號。 多個連接單元 193〇_1、1930—2、1930 3、1930 4 1930一5 ' 1930—6 ' 193G_7、193G—8、之每個連接單元 可包括第一開關單元SW1和第二開關單元SW2，如圖19 所不。如上文參照圖19所述，第一開關單元SW1可選擇 性地將對應的第-位元線連接賴應的第—位元線感測放 大器以回應於對應的第一控制訊號，且第二開關單元SW2 可選擇性地將對應的第二位元線連接到與對應的第一位元 線感測放大器相連接的總位元線，以回應於對應的第二控 圖20繪示為圖19之第一開關單元swi和第二開關 125 201230060、 ηυζ,οιριι 單元SW2是NMOS電晶體的情形。舉例而言，連接單元 1930-1的第一開關單元SW1可以是NMOS電晶體，其選 擇性地將第-位元線BL12連接到位元線感測放^器 I920-2以回應於第一控制訊號CON一12。連接單元1930 i 的第二開關單元SW2可以是NM0S電晶體，其選擇性地 將第二位元線BL22連接到與第一位元線感測放大器 1920—2相連接的總位元線GBL2以回應於第二控制訊沪 CON一22。 〜 至少在圖20之實施例中，若第一開關單元SW1是 鲁 NMOS電晶體，則當對應的第一控制訊號為邏輯高時，第 一開關單元SW1可被啟用以便將對應的第一位元線連接 到^應的位元線感測放大器，而當對應的第一控制訊號為 邏輯低時’第一開關單元SW1可被停用以便使對應的第一 位元線與對應的位元線感測放大器之間斷開連接。同理， 若第二開關單元SW2是NMOS電晶體，則當對應的第二 控制訊號為邏輯高時’第二開關單元SW2可被啟用以便將 對應的第二位元線連接到對應的位元線感測放大 器，而當 | 對應的第二控制訊號為邏輯低時，第二開關單元SW2可被 停用以便使對應的第二位元線與對應的位元線感測放大器 之間斷開連接。 雖然圖20繪示為第一開關單元swi和第二開關單元 SW2是NMOS電晶體的情形，但實施例並不限於此情形， 其他元件也可用作第一開關單元SW1和第二開關單元 SW2，只要這些其他元件能夠像上述第一開關單元SW1 126 201230060 4028 lpif 和第二開關單元SW2那樣以相同或相似的方式來操作。舉 例而言，第一開關單元SW1和第二開關單元SW2可以是 PMOS電晶體。在此情形下，多個第一控制訊號c〇n_11、 CON—12、c〇N_13、……和多個第二控制訊號CON_21、 CON_22 ^ CON_23 >……的邏輯狀態可與第一開關單元 SW1和第二開關單元SW2是NMOS電晶體時相反。 多個控制訊號產生單元1950_1、1950_2、1950_3、...... 之每個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。多個控制訊號產生單元 1950—1、195〇_2、1950_3、......的結構和操作與上文參照 圖19所述的相同或相似。 下面將參照圖19和圖20來闡述依照本發明之一實施 例的半導體記憶體裝置1900或2000的示範操作。 多個第一記憶胞MCI和多個第二記憶胞MC2之每個 記憶胞可連接到對應的字元線。下面將描述多條字元線之 一被啟用的情形。為了便於說明，特假定一條連接到第一 記憶胞區塊1910—13的多個第一記憶胞MCI之一、第一 記憶胞區塊1910一4的多個第二記憶胞MC2之一、第二記 憶胞區塊1915—2的多個第三記憶胞MC3之一、第一記憶 胞區塊1910_6的多個第二記憶胞MC2之一、第一記憶胞 區塊1910_8的多個第一記憶胞MCI之一以及第二記憶胞 區塊1915一4的多個第三記憶胞MC3之一的字元線被啟 用。然而，實施例並不限於上述情形’半導體記憶體裝置 1900或2000也可根據被啟用的字元線的位置來操作，如 127 201230060 4U28lpif 下所述。另外，假定當第一控制訊號CON_ll、CON_12、 C〇N-13 ' ......都具有第一電壓時，對應的第一開關單元 SW1的電晶體接通，而當第一控制訊號conj i、 C〇N~12 ' C0N-13 ' .··..·都具有第二電壓時，對應的第-開關單元SW1的電晶體斷開。此外，假定當第二控制訊號 CON一21、CON_22、CON一23、……都具有第一電壓時， 對應的第二開關單元SW2的電晶體接通，而當第二控制訊 號C0N—2卜CON—22、CON—23、……都具有第二電壓時， 對應的第二開關單元SW2的電晶體斷開。舉例而言，若第 一開關單元swi和第二開關單元SW2是NM0S電晶體 (如圖.20所示），則第一電壓可以是高電壓，且第二電壓 可以是低電壓。 多個控制訊號產生單元1950 1、1950 2、1950 3、 · · ♦ 之每個控制訊號產生單元可基於被啟用的字元線WL的位 址來產生對應的第一控制訊號和第二控制訊號。在此例 中，控制訊號產生單元1950一1可基於被啟用的字元線WL 的位址來產生具有第二電壓的第一控制訊號Con—u和具 有第二電壓的第二控制訊號CON—21。控制訊號產生單元 1950一2可基於被啟用的字元線WL的位址來產生具有第二 電壓的第一控制訊號C ON_ 12和具有第一電壓的第二控制 訊號CON_22。控制訊號產生單元195〇_3可基於被啟用的 字元線WL的位址來產生具有第一電壓的第一控制訊號 CON—13和具有第二電壓的第二控制訊號c〇N_23。在此 例中，第一控制訊號CON一12可具有第一電壓，用來控制 128 201230060 4UZ8lpif 與被啟㈣字元線WL相連接的第—記憶胞體所連接 的第一開關單元SW1。第二控制訊號CON一23可具有第一 電壓，用來控制與被啟用的字元線WL相連接的第二記憶 胞MC2所連接的第二開關單元SW2。 根據上述控制訊號產生單元1950_1、1950_2、 1950-3 ' 的操作，只有第一控制訊號CON_12和第二 控制訊號C〇N_23具有第一電壓，而其他的第一控制訊號
C0N—11、CON一13、……和其他的第二控制訊號CON_21、 CON-22 ' ·.....則具有第二電壓。因此，接收第一控制訊 號 C0N_12 的連接單元 1930_1、1930_4、1930 7、 1930-8'......的第一開關SW1的電晶體和接收第二控制訊 號CON_23的連接單元1930_4、1930_6的第二開關SW2 的電晶體接通。而其他的第一開關SW1和第二開關S_W2 的電晶體則斷開。因此，第一位元線感測放大器192〇_2 連接到第一位元線BL12和第一位元線BL14，且第一位元 線感測放大器1920_3連接到第二位元線BL23。第一位元 線感測放大器1920_5連接到第二位元線BL26，且第一位 元線感測放大器1920_6連接到第一位元線BL17和第一位 元線BL18。 第一位元線感測放大器1920_2可經由第一位元線 BL14而從第一記憶胞區塊1910-3的與被啟用的字元線 WL相連接的第一記憶胞MCI中接收資料，然後感測和放 大此資料。第一位元線感測放大器1920_3可經由第二位元 線BL23和總位元線GBL4而從第一記憶胞區塊191〇 4的 129 201230060 4UZ«ipif 與被啟用的字元線WL相連接的第二記憶胞MC2中接收 資料’然後可感測和放大此資料。第二位元線感測放大器 1925一1可經由第三位元線BL32而從第二記憶胞區塊 1915_2的與被啟用的字元線WL相連接的第三記憶胞 MC3中接收資料，然後感測和放大此資料。第一位元線感 測放大器1920一5可經由第二位元線BL26和總位元線 GBL6而從第一記憶胞區塊191〇_6的與被啟用的字元線 WL相連接的第二記憶胞MC2中接收資料，然後感測和放 大此資料。第一位元線感測放大器1920_6可經由第一位元 線BL18而從第一記憶胞區塊1910—8的與被啟用的字元線 WL相連接的第一記憶胞MCI中接收資料，然後感測和放 大此資料。第二位元線感測放大器1925_3可經由第三位元 線BL34而從第二記憶胞區塊丨915_4的與被啟用的字元線 WL相連接的第三記憶胞MC3中接收資料，然後感測和放 大此資料。 連接單元1930_1、1930_7、……的第一開關SW1被 啟用’但是與第一位元線BL12、BL17、......相連接的第 一記憶胞MCI未連接到被啟用的字元線WL。因此，位元 線感測放大器1920_2、1920_6、……不會感測和放大分別 儲存在記憶胞區塊191〇_1、1910一7、......之第一記憶胞 MC1中的資料。 若半導體記憶體裝置1900或2000執行預充電操作， 則多個控制訊號產生單元1950 1、1950 2、1950 3、 一 一 一 ··*··· 可產生具有第三電壓的多個第一控制訊號C〇N j!、 130 201230060 ipif CON12、CON_13、 CON—22、CON_23、 CON12 > CON_13 CON 22、CON 23、 和多個第二控制訊號C0N_21、 .。若第一控制訊號CON_ll、 ••和第二控制訊號CON__21、 全都具有第三電壓，則第一開關 單元SW1和第二開關單元SW2可全都被啟用，且半導體 記憶體裝置1900或2000可執行預充電操作。若第一開關 單元SW1和第二開關單元SW2是NMOS電晶體（如上文 參照圖20所述），則第一電壓可高於第二電壓和第三電 壓，且第三電壓可高於第二電壓。若第一開關單元SW1 和第二開關單元SW2是PMOS電晶體，則第一電壓可低 於第二電壓和第三電壓，且第三電壓可低於第二電壓。 圖21是依照本發明之另一實施例的一種半導體記憶 體裝置2100的方塊圖。 請參照圖21，半導體記憶體裝置2100可包括：多個 第一記憶胞區塊 1910_1、1910 2、1910 3、1910 4、 1910—5、1910_6、1910_7、1910_8、……；多個第二記憶 胞區塊 1915J、1915_2、1915_3、1915_4、......；多條第 一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、 BL18、……；多條第二位元線 BL2卜 BL22、BL23、BL24、 BL25、BL26、BL27、BL28、……；多條第三位元線BL3卜 BL32、BL33、BL34、……；多條總位元線GBL卜GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......；多 個第一位元線感測放大器1920j、1920_2、1920_3、 1920_4、1920_5、1920_6、......；多個第二位元線感測放 131 201230060x 大器1925_1、1925_2、1925—3、…；多個連接單元 1930_1、1930—2、1930_3、1930_4、1930 5、1930 6、1930 7、 .1 - — 1930_8、......；多個控制訊號產生單元l95〇_l、1950_2、 1950_3、......；以及多條屏蔽線 SL1、SL2、SL3、......。 在圖19至圖21中，相同的元件符號代表相同的元件。 在此例中’多個第一記憶胞區塊19ΐ〇_ι、191〇_2、 1910_3、1910 4、1910一5、1910—6、1910 7、1910 8、...... ’ 多個第二記憶胞區塊1915_1、1915 2、1915 3、
1915 4'......’多條第一位元線 BL1 卜BL12、BL13、BL14、 BL15、BL16、BL17、BL18、......，多條第二位元線 BL21、 BL22、BL23、BL24、BL25、BL26、BL27、BL28、......， 多條第三位元線BL31、BL32、BL33、BL34、......，多條 總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、 GBL7、GBL8、......’多個第一位元線感測放大器1920 1、
1920_2、1920一3、1920_4、1920一5、1920_6、…，多個 第二位元線感測放大器1925_1、1925_2、1925J、……， 多個連接單元 1930_1、1930_2、1930_3、1930__4、1930_5、 1930—6、1930一7、1930_8、...... ’以及多個控制訊號產生 單元1950—1、1950_2、1950__3、......與上文參照圖19所 述的相同或相似。此外’多個第一記憶胞區塊191〇_1、 !910一2、1910一3、1910_4、1910_5、1910—6、1910 7、 !910_8 > ......和多個連接單元 1930_1、1930J、193〇 3、 1930—4、1930一5、1930_6、1930_7、1930_8、可如上 文參照圖19所述’故此處將不再贅述。 132 201230060t • Λ Λ^ίί. 多條屏蔽線 SL1、SL2、SL3、SL4、SL5、SL6、SL7、 SL8、……之每條屏蔽線可配置在多條總位元線GBL1、 GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......
所在的同一層上，且介於相鄰的總位元線之間。舉例而言， 屏蔽線SL1可配置在總位元線GBL1與總位元線GBL5之 間以及總位元線GBL2與總位元線GBL7之間，且屏蔽線 SL2可配置在總位元線GBL4與總位元線GBL6之間以及 總位元線GBL3與總位元線GBL8之間。其他的屏蔽線 SL3、SL4、……之每條屏蔽線可配置在對應的總位元線與 在第一方向上與對應的總位元線相鄰的總位元線之間。 屏蔽線SL1、SL2、SL3、SL4、……之每條屏蔽線可 保持恒定的或實質上恒定的電壓位準。舉例而言，屏蔽線 SU、SL2、SL3、SL4、……之每條屏蔽線可保持接地電 壓位準。因此’屏蔽線SL卜SL2、SL3、SL4、 之每 條屏蔽線可補償對應的總位元線與在第一方向上與對應的 總位元線相鄰的總位元線之間的耦合。舉例而古， 補償總位元線GBL1與總位元線啦^間的搞合 ίΐΐ，線狐2與總位元線胍7之_齡。屏蔽 =:補償總位元線觀與總位元線啦6之間的箱 St線_與總位;線GBU之軸合。其 位元線鱼在笛L 3 T、…·.之每條屏蔽線可補償對應的總 之一方向上與對應的總位元線相鄰的總位元線 圖19至圖21所示之半導體記憶體裂置簡至浦 133 201230060 Λ. 具有開放式位元線架構。然而，本發明之實施例並不限於 此情形，半導體記憶體裝置19〇〇至2100也可具有折疊式 位元線架構。舉例而言，多個第一位元線感測放大器 1920」、1920—2、1920 3、1920 4、1920 5、1920 6、 · · · · · 之每個第一位元線感測放大器的輸入端子可連接到對應的 第一位元線和第二位元線之一，且其反向輸入端子可連接 到兩者當中的另一條位元線。此外，多個第二位元線感測 放大器 1925_1、1925 2、1925 3、1925 4、1925 5、1925 6、 一 — — —· 一 1925一7、1925-8、......之每個第二位元線感測放大器的輸 入端子和反向輸入端子可分別連接到對應的第三位元線和 另一條對應的第三位元線。 圖22是依照本發明之另一實施例的一種半導體記憶 體裝置2200的方塊圖。 請參照圖22 ’半導體記憶體裝置2200可包括：多個 第一記憶胞區塊 2210 1、2210 2、2210 3、2210 4、 —— _ 2210_5、2210_6、2210_7、2210_8、……；多個第二記憶 胞區塊 2215 j、2215_2、2215_3、2215_4、......；多條第 一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、 BL18、……；多條第二位元線 BL2卜 BL22、BL23、BL24、 BL25、BL26、BL27、BL28、......；多條第三位元線 BL31、 BL32、BL33、BL34、......；多條總位元線 GBL卜 GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......；多 個第一位元線感測放大器2220_1、2220_2、2220_3、 2220 4 ' 2220_5 > 2220_6 > ......;多個第二位元線感測放 134 201230060 HUXOipif 大器2225_1、2225_2、2225__3、......；多個連接單元 2230」、2230 2、2230 3、2230 4、2230 5、2230 6、2230 7、 — — — __ 223〇_8、……；以及多個控制訊號產生單元2250_1、 2250 2、2250 3、......。 除了 多個連接單元 2230_1、2230_2、2230_3、2230_4、 2230—5、2230—6、2230—7、2230—8、......的位置外，半導
體記憶體裝置2200與圖19之半導體記憶體裝置1900相同 或相似。具體而言，舉例來說，半導體記憶體裝置2200 的第二開關單元SW2的位置不同於半導體記憶體裝置 1900的第二開關單元SW2的位置。下面將集中針對因連 接單元 2230—1、2230—2、2230—3、2230—4、2230—5、2230一6、 2230—7、2230一8、……之不同位置而造成的半導體記憶體 裝置2200與半導體記憶體裝置19〇〇之間的差別來描述半 導體記憶體裝置2200。 多個連接單元 2230_1、223〇_2、2230_3、2230 4、 2230_5、2230_6、2230_7、2230』、……之每個連接單元 可將對應的第-位元線連接到對應的第—位元線感測放大 器以回應於多個第一控制訊號c〇NJ1、c〇n Η、 C〇N」3 ·...·.自中的對應的第—控制訊號’或者可將對 應的第二位元祕㈣應的總位元線而連接賴應的第— 位元線感測放大器以回應於多個第二控制訊號c〇n Μ、 CON 22 CON 23 > 當中的對應的第二控制訊號。 多個連接單元 2230」、223〇2、223〇3、223〇4 223〇_5、223〇_6、223()_7、223〇—8、之每個連接單元 201230060 I Λ. Λ Λ. 可包括第一開關單元SW1和第二開關單元SW2。第一開 關單元SW1可選擇性地將對應的第一位元線連接到對應 的第一位元線感測放大器以回應於對應的第一控制訊號。 第二開關單元SW2可選擇性地將對應的第一位元線威測 放大器連接到與對應的第二位元線相連接的總位元線二以
回應於對應的第二控制訊號。舉例而言，連接單元2230J 的第一開關單元SW1可選擇性地將第一位元線bli2連^ 到第一位元線感測放大器222〇_2以回應於第一控制訊號 C〇N_12連接單元2230一1的第二開關單元可選擇 鲁 性地將第一位元線感測放大器2220—2連接到與第二位元 線BL22相連接的總位元線GBL2，以回應於第二控制訊號 CON_2 卜 包含在多個連接單元2230_1、2230_2、2230_3、 2230—4、2230_5、2230—6、2230_7、2230_8、......之每個 連接單元中的第一開關單元SW1和第二開關單元SW2之 一I被啟用，或者可兩者都被停用。若第一開關單元swi 被停用以^應於第一控制訊號，則第二開關單元s w 2可被 ，用或被停用以回應於對應的第二控制訊號。若第二開_ · 單元S W2被停用以回應於第二控制訊號，則第一開關單元 SW1可被啟用或被停用以回應於對應的第一控制訊號。若 第-開關單元SW1被啟用，則第一開關單元SW1將對應 的第一 =7C線連接到對應的第一位元線感測放大器。若第 -開關單70 SW1被停用，則第一開關單元SW1會使對應 的第位元線與對應的第一位元線感測放大器之間斷開連 136 201230060 4028 lpif 接。若第一開關單元SW2被啟用，則第二開關單元sw2 將對應的第一位元線感測放大器連接到對應的總位元線。 若第二開關單元SW2被停用，則第二開關單元SW2會使 對應的第一位元線感測放大器與對應的總位元線之間斷開 連接。 舉例而言，若一條連接到第一記憶胞區塊2210_3之 第一區域SMCB1中的多個第一記憶胞之一的字元線被啟 用’則連接單元2230_3的第一開關單元swi可將第一位 元線BL13連接到第一位元線感測放大器2220_2以回應於 第一控制訊號CON一 12，且連接單元2220_3的第二開關單 元SW2可使第一位元線感測放大器2220_2與總位元線 GBL3之間斷開連接以回應於第二控制訊號c〇N_22。 第一開關單元SW1與第二開關單元SW2可配置在對 應的第一位元線感測放大器與對應的第一記憶胞區塊之 間。在此例中，第一開關單元SW和第二開關單元SW2 可配置在對應的第一記憶胞區塊的邊緣。圖19所繪示的半 導體記憶體裝置1900，其中的每個第二開關單元SW2都 配置在對應的記憶胞區塊之中心所對應的位置處，而圖22 所繪示的半導體記憶體裝置2200,其中的每個第二開關單 元SW2都配置在對應的記憶胞區塊的邊緣處。在此例中， 連接單元2230_3的第一開關單元SW1和第二開關單元 SW2可配置在第一位元線感測放大器2220_2與第一記憶 胞區塊2210_3之間。再舉一例，連接單元2230_4的第一 開關單元SW1和第二開關單元SW2可配置在第一位元線 137 201230060 H-WZ-O 1 感測放大器2220—3與第一記憶胞區塊2210_4之間。 分別與多條第二位元線BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、……相連接的多條總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、GBL7、 GBL8、……之每條總位元線可經由多個連接單元 2230_1、2230_2、2230一3、2230_4、22305、22306、22307、 — — _ 223 °-8 '……當中的對應的連接單元的第二開關單元SW2 來與多個第一位元線感測放大器2220_1、2220_2、 2220_3 ' 2220_4'2220_5 ' 2220_6 ' ......當中的對應的第 一位元線感測放大器建立連接或斷開連接。舉例而言，與 第二位元線BL21相連接的總位元線GBL1可經由連接單 元2230一2的第一開關單元SW2來與第一位元線感測放大 器2220_1建立連接或斷開連接。 圖23是依照本發明之另一實施例的一種半導體記憶 體裝置2300 (諸如圖22之半導體記憶體裝置2200)的電 路圖。 請參照圖22，半導體記憶體裝置2300可包括：多個 第一記憶胞區塊 2210_1、2210_2、2210_3、2210 4、 2210_5、2210—6、2210,7、2210_8、......；多個第二記憶 胞區塊 2215—1、2215_2、2215_3、2215_4、......；多條第 一位元線 BLn、BL12、BL13、BL14、BL15、BL16、BL17、 BL18、......：多條第二位元線 BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、......；多條第三位元線 BL3卜 BL32、BL33、BL34、......；多條總位元線 GBU、GBL2、 138 201230060 4U281pif GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......；多 個第一位元線感測放大器2220 1、2220 2、2220 3、 2220_4、2220_5、2220_6、……；多個第二位元線感測放 大器2225—1、2225_2、2225_3、……；多個連接單元 2230 1、2230 2、2230 3、2230 4、2230 5、2230 6、2230 7、 ~~ ~~ — — — 2230_8 >……；以及多個控制訊號產生單元2250_1、 2250_2、2250_3、......。在圖22與圖23中，相同的元件 符號代表相同的元件。 多個第一記憶胞區塊2210_1、2210_2、2210_3、 2210_4、2210_5、2210_6、2210_7、2210_8、......之每個 第一記憶胞區塊可包括多個第一記憶胞MCI和多個第二 記憶胞MC2。圖22之第一區域SMCB1和第二區域SMCB2 可分別包括圖23之第一記憶胞MCI和第二記憶胞MC2。 舉例而言，在圖23中，第一記憶胞區塊2210_1的第一記 憶胞MCI可包含在圖22之第一記憶胞區塊2210_1的第 一區域SMCB1中，且第一記憶胞區塊2210_1的第二記憶 胞MC2可包含在圖22之第一記憶胞區塊2210_1的第二 區域SMCB2中。第一記憶胞MCI可連接到多條第一位元 線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、 BL18、……當中的對應的第一位元線，且第二記憶胞MC2 可連接到多條第二位元線BL2卜BL22、BL23、BL24、 BL25、BL26、BL27、BL28、……當中的對應的第二位元 線。舉例而言，第一記憶胞區塊2210_1的第一記憶胞MCI 和第二記憶胞MC2可分別連接到第一位元線BL12和第二 139 201230060 wzeipif 位元線BL22。 第一記憶胞MCI、第二記憶胞MC2或第三記憶胞 MC3可包括一個電晶體和一個電容器。第一記憶胞mc 1、 第二記憶胞MC2以及第三記憶胞MC3的結構與上文參照 圖20所述的相同或相似，故此處將不再贅述。第一記憶胞 區塊 2210—1、2210—2、2210 3、2210 4、2210 5、2210 6、 — — _ _ 2210_7、2210—8、......和第二記憶胞區塊 2215—1、2215_2、 2215—3、2215_4、......的結構和連接與上文參照圖21所述 的相同或相似，故此處將不再贅述。 多個第一位元線感測放大器2220 1、2220 2、 2220一3、2220一4、2220_5、2220_6、…之每個第一位元 線感測放大器可連接到多假第一記憶胞區塊、 2210_2、221G」、2210_4、2210—5、221G_6、2210_7、 2210-8、……當中的對應的第一記憶胞區塊的第一記憶胞 MCI或第二記憶胞MC2。多個第二位元線感測放大器 2225_1、2225—2、2225_3、......之每個第二位元線感測放 大器可連接到多個第二記憶胞區塊2215_1、2215_2、 2215一3、2215__4、......當中的對應的第二記憶胞區塊的第 三記憶胞MC3。第一位元線感測放大器2220_1、2220_2、 2220一3、2220__4、2220_5、2220_6、…和第二位元線感 測放大器2225—1、2225_2、2225_3、......的連接與上文參 照圖19所述的相同或相似’故此處將不再贅述。 多個連接單元 2230_1、2230_2、2230_3、2230_4、 2230—5、2230__6、2230_7、2230_8、......之每個連接單元 201230060 4U28lpif 可將對應的第-位元線連接到對應的第—位 器以回應於多個第一控制訊,虎c 0N i i、C =大 C0N-13、當中的對應的第-控制訊號，或者爾 應的第二位元線經由對應的總位元線而連接到對庳的第一 位元線感測放大n以回應於多個第二控制訊號c〇N 21、 CON22 CON_23 > ......當中的對應的第二控制訊號。 多個連接單 it 2230一 1、223〇_2、223〇一3、223〇 4、
223〇_5、223G_6、223G—7、223q_8、之每個連接單元 可包括第-開關單tl SW1和第二開關單元SW2，如圖19 所示。如上文參照圖22所述，第一開關單元SW1可選擇 性，將對應的第-位元線連接到對應的第—位元線感測放 大器以回應於對應的第一控制訊號，且第二開關單元sw2 可選擇性地將對應的第一位元線感測放大器連接到與對應 的第一位元線相連接的總位元線，以回應於對應的第二控 制訊號。 〇圖23缘示為圖22之第一開關單元SW1和第二開關 單元SW2是NMOS電晶體的情形。舉例而言，連接單元 2230—1的第一開關單元swi可以*NM〇s電晶體，其選 擇性地將第一位元線BL12連接到位元線感測放大器 2220—2以回應於第一控制訊號conj2。連接單元223〇_1 的第二開關單元SW2可選擇性地將與第二位元線BL22相 連接的總位元線GBL2連接到位元線感測放大器2220_2 以回應於第二控制訊號CON_22。 至少在圖22之實施例中，若第一開關單元SW1是 141 201230060 HUZOipif NMOS電晶體，則當對應的第一控制訊號為邏輯高時，第 一開關單元SW1可被啟用以便將對應的第一位元線連接 到對應的位元線感測放大器，而當對應的第一控制訊號為 邏輯低時’第一開關單元SW1可被停用以便使對應的第一 位元線與對應的位元線感測放大器之間斷開連接。同理， 若第二開關單元SW2是NM0S電晶體，則當對應的第二 控制訊號為邏輯高時，第二開關單元SW2可被啟用以便將 對應的第二位元線連接到對應的位元線感測放大器，而當 對應的第二控制訊號為邏輯低時，第二開關單元SW2可被 停用以便使對應的第二位元線與對應的位元線感測放大器 之間斷開連接。 圖22繪示為第一開關單元SW1和第二開關單元SW2 是NM0S電晶體的情形，但實施例並不限於此情形，其他 元件也可用作第一開關單元SW1和第二開關單元SW2， 只要這些其他元件能夠像上述第一開關單元SW1和第二 開關單元SW2那樣以相同或相似的方式來操作。舉例而 言’第一開關單元SW1和第二開關單元SW2可以是PMOS 電晶體。在此情形下，多個第一控制訊號C〇N_l 1、 CON12 ' CON_13 ' ......和多個第二控制訊號CON_21、 C〇N_22 ' CON_23 ' ......的邏輯狀態可與第一開關單元 SW1和第二開關單元SW2是NMOS電晶體時相反。 多個控制訊號產生單元2250J、2250_2、2250_3、...... 之每個控制訊號產生單元可基於列位址RA來產生對應的 第一控制訊號和第二控制訊號。多個控制訊號產生單元 142 201230060 T t wf 225〇—1 、 225〇、2 、 2250_3 圖19所述的相同或相似。 ♦♦···· 的結構和操作與上文參照 除了第二開關單元SW2的位置不 ，=體裝置2勘和圖23之半導體記憶體裝0置23〇〇=操 二之半導體記憶體裝置19〇〇和圖2〇之半導體記憶 置2〇〇〇相同或相似。故此處將不再贅述半導體記憶體 裝置2200和半導體記憶體裝置2300的操作。 固24疋依照本發明之另一實施例的一種半導體記憶 體裝置2400的方塊圖。
請參照圖24，半導體記憶體裝置24〇〇可包括：多個 第一記憶胞區塊 2210_1、2210_2、2210_3、2210_4、 2210_5、2210一6、2210—7、2210—8、……；多個第二記憶 胞區塊 2215一1、2215_2、2215一3、2215_4、......；多條第 一位元線 BL11、BL12、BL13、BL14、BL15、BL16、BL17、 BL18、......；多條第二位元線 BL21、BL22、BL23、BL24、 BL25、BL26、BL27、BL28、……；多條第三位元線 BL31、 BL32、BL33、BL34、……·，多條總位元線 GBU、GBL2、 GBL3、GBL4、GBL5、GBL6、GBL7、GBL8、......：多 個第一位元線感測放大器2220_1、2220_2、2220J、 2220_4、2220_5、2220__6、......；多個第二位元線感測放 大器2225_1、2225_2、2225_3、……；多個連接單元 2230 1、2230 2、2230 3、2230 4、2230 5、2230 6、2230 7、 2230_8、......；多個控制訊號產生單元2250_1、2250_2、 2250 3>......;以及多條屏蔽線 SL1、SL2、SL3、SL4、……。 143 201230060 在圖22至圖24中，相同的元件符號代表相同的元件。 在此例中，多個第一記憶胞區塊2210_1、2210_2、 2210_3、2210—4、2210_5、2210_6、2210_7、2210_8、......， 多個第二記憶胞區塊2215_1、2215_2、2215_3、 2215_4、......，多條第一位元線 BL11、BL12、BL13、BL14、 BL15、BL16、BL17、BL18、......，多條第二位元線 BL2卜 BL22、BL23、BL24、BL25、BL26、BL27、BL28、......， 多條第三位元線BL31、BL32、BL33、BL34、……，多條 總位元線 GBL1、GBL2、GBL3、GBL4、GBL5、GBL6、 GBL7、GBL8、……，多個第一位元線感測放大器2220_1、 2220_2、2220_3、2220_4、2220_5、2220_6、......，多個 第二位元線感測放大器2225_1、2225_2、2225_3、……， 多個連接單元 2230J、2230—2、2230_3、2230_4、2230_5、 2230_6、2230J7、2230—8、……，以及多個控制訊號產生 單元2250_1、2250_2、2250_3、……與上文參照圖22所 述的相同或相似。此外，在圖24中，多個記憶胞區塊 2210 1、2210 2、2210_3、2210 4、2210 5、2210 6、2210 7、 — — 2210 8、......和多個連接單元 2230 1、2230 2、2230 3、 — — — _ 2230_4、2230一5、2230_6、2230—7、2230_8、……可如上 文參照圖23所述’故此處將不再贅述。 多條屏蔽線SL1、SL2、SL3、SL4、……之每條屏蔽 線可配置在多條總位元線GBL1、GBL2、GBL3、GBL4、 GBL5、GBL6、GBL7、GBL8、……所在的同一層上，且 介於相鄰的總位元線之間。舉例而言，屏蔽線SL1可配置 144 201230060 4028lpif 在總位元線GBL1與總位元線GBL5之間以及總位元線 GBL2與總位元線GBL7之間，且屏蔽線SL2可配置在總 位元線GBL4與總位元線GBL6之間以及總位元線GBL3 與總位元線GBL8之間。其他的屏蔽線SL3、SL4、......之 每條屏蔽線可配置在對應的總位元線與在第一方向上與對 應的總位元線相鄰的總位元線之間。 屏蔽線SL1、SL2、SL3、SL4、......之每條屏蔽線可 保持恒定的或實質上恒定的電壓位準。舉例而言，屏蔽線 SL1、SL2、SL3、SL4、……之每條屏蔽線可保持接地電 壓位準。因此，屏蔽線SL1、SL2、SL3、SL4、SL5、SL6、…… 之每條屏蔽線可補償對應的總位元線與在第一方向上與對 應的總位元線相鄰的總位元線之間的輕合。屏蔽線SL1、 SL2、SL3、SL4、......與上文參照圖21所述的相同或相似， 故此處將不再贅述。 圖22至圖24所示之半導體記憶體裝置2200至2400 具有開放式位元線架構。然而，實施例並不限於此情形， 半導體記憶體裝置2200至2400也可具有折疊式位元線架 構。舉例而言，多個第一位元線感測放大器2220」、 2220_2、2220_3、2220_4、2220—5、2220—6、......之每個 第一位元線感測放大器的輸入端子可連接到對應的第一位 元線和第二位元線之一，且其反向輸入端子可連接到兩者 當中的另一條位元線。此外，多個第二位元線感測放大器 2225—1、2225_2、2225一3、……之每個第二位元線感測放 大器的輸入端子和反向輸入端子可分別連接到對應的第三 145 201230060 ^fuzoipif 位元線和另一條對應的第三位元線。
如上所述，在依照至少一部分實施例的半導體記憶 裝置13GG至24GG中，第-位元線和第二位元線的長度短 於習知的半導體記憶體裝置，從而使第-位元線和第二位 元線中的電容分量減小。此外，在半導體記憶體裴置 至2400中’例如’多條第二位元線之每條第二位元線是經 由對應的總位元線而連接到對應的位元線感測放大器。如 此一來，第一位元線和第三位元線中的電容分量以及第— 位元線與第三位元線之間的電容分量可減小，從而使相鄰 的位元線之間的輕合雜訊減小。 圖25疋一種可包含在圖1至圖24所示之每個控制訊 號產生單元中的訊號產生器2500之一實施例的電路圖。 請參照圖1至圖25’圖1至圖3所示之控制訊號產生 單元150_1、150一2、150一3、……之每個控制訊號產生單 元、圖4至圖6所示之控制訊號產生單元450」、450 2、 450-3、……之每個控制訊號產生單元、圖7至圖9所示之
控制訊號產生單元750_1、750_2、750J、......之每個控 制訊號產生單元、圖1〇至圖12所示之控制訊號產生單元 1050_1、1050—2、1〇5〇_3、......之每個控制訊號產生單元、 圖13至圖15所示之控制訊號產生單元i35〇j、i35〇_2、 1350-3、…之每個控制訊號產生單元、圖16至圖18所 示之控制訊號產生單元1650—1、1650_2、1650_3、......之 母個控制號產生單元、圖19至圖21所示之控制訊號產 生單元1950_1、1950—2、1950_3、......之每個控制訊號產 146 201230060 生單元以及圖22至圖24所示之控制訊號產生單元 2250_1、2250_2、2250—3、……之每個控制訊號產生單元 可包括至少一個圖25所示之訊號產生器25〇〇。然而，實 施例並不限於此至少一個訊號產生器25〇〇，其他電路/單 元也可用作此至少一個訊號產生器25〇〇,只要此電路/單 元可如上所述產生第一控制訊號或第二控制訊號。 如圖25所示，至少一個訊號產生器25〇〇可包括解碼 單元2510、第一電壓控制器2530、第二電壓控制器255〇 # 以及第三電壓控制器2570。解碼單元2510可藉由對列位 址RA進行解碼來產生解碼列位址。列位址RA可以 疋被啟用的子元線的位址。在此例中，解碼單元2510可根 據被啟用的字元線WL的位址來產生第一邏輯狀態或第二 邏輯狀態的解碼列位址RAD。 第一電壓控制器2530可使用解碼列位址rad來對控 制訊號CON進行控制，使其具有第一電壓V1。第一電壓 控制态2530可以是電晶體pi ’其具有：閘極，解碼列位 鲁 址被提供給此閘極；第一端子，第一電壓VI被施加 在此第一 子上，以及第二端子，其連接到輸出端子 OUT。雖然圖25繪示為第一電壓控制器253〇的電晶體？1 是PM0S電晶體的情形，但實施例並不限於此情形，其他 元件也可用作第一電壓控制器2530’只要這些其他元件可 對第一電壓VI是否被施加在輸出端子〇υτ進行控制。 第二電壓控制器2550可使用解碼列位址rad來對控 制訊號CON進行控制，使其具有第二電壓Vs。第二電壓 147 201230060t 控制器2550可以是電晶體N1 ’其具有：閘極，解碼列位 址RAD被提供給此閘極；第一端子，第二電壓V2被施加 在此第一端子；以及第二端子，其連接到輸出端子out。 雖然圖25繪示為第二電壓控制器2550的電晶體^^ 是NMOS電晶體的情形’但實施例並不限於此情形，其他 元件也可用作第二電壓控制器2550,只要這些其他元件能 夠對第二電壓V2是否被施加在輸出端子〇υτ進行控制。 第三電壓控制器2570可使用預充電啟用訊號 PRECHB來對控制訊號CON造行控制，使其具有第三電 壓V3。第三電壓控制器2570可以是電晶體P2,其具有： 閘極’預充電啟用訊號PRECHB被提供給此閘極；第一端 子，第三電壓V3被施加在此第一端子；以及第二端子， 其連接到輸出端子OUT。雖然圖25繪示為第三電壓控制 器2570的電晶體P2是PMOS電晶體的情形，但實施例並 不限於此情形’其他元件也可用作第三電壓控制器2570， 只要這些其他元件能夠對第三電壓V3是否被施加在輸出 端子OUT進行控制。首先將描述的是圖25之控制訊號 CON是圖1至圖24所示之第一控制訊號c〇N_ll的情 形。然而，實施例並不限於此情形，控制訊號CON也可 以是圖1至圖24所示之其他第一控制訊號c〇N_12、 CON_13、……之一。 — 舉例而言，請參照圖1至圖24,若經由對應的第一位 元線而連接到接收第一控制訊號c〇N—u的第一開關單元 SW1的多個第一記憶胞的至少其中之一所連接的一條字 148 201230060 4 ⑽ lpif 元線被啟用，則解碼單元251〇可基於列位址RA (即，被 啟用的字元線的位址）來產生邏輯低狀態的解碼列位址 RAD。由於解碼列位址RAD處於邏輯低狀態，所以第一 電壓控制器2530的電晶體P1接通，且第二電壓控制器 2550的電晶體N1斷開。此外，由於包含訊號產生器25〇〇 的半導體記憶體裝置執行常規操作而不是預充電操作，所 以預充電啟用訊號PRECHB處於邏輯高狀態，第三電壓控 制器2570的電晶體p2斷開。因此，訊號產生器2500的 輸出端子out具有第-電壓V1，且帛一控制訊號c〇N—u 也具有第一電壓VI。 ~ 再舉一例，請參照圖i至圖24，若經由對應的第一位 元線而連接到接收第一控制訊號CONJ i的第一開關單元 SW1的多個第一記憶胞所連接的所有字元線都被啟用，則 解碼單元2510可基於列位址ra來產生邏輯高狀態的解碼 列位址RAD。由於解碼列位址raD處於邏輯高狀態，所 以第一電壓控制器2530的電晶體Pi斷開，且第二電壓控 籲 制盗2550的電晶體N1接通。此外，由於包含訊號產生器 2500的半導體記憶體裝置執行常規操作而不是預充電操 作’所以預充電啟用訊號PRECHB處於邏輯高狀態，且第 二電壓控制器2570的電晶體P2斷開。因此，訊號產生器 2500的輸出端子out具有第二電壓V2,且第一控制訊號 CON_ll也具有第二電壓V2。 接下來將描述的是圖25之控制訊號c〇N是圖1至圖 24所示之第二控制訊號CON—21的情形。然而，實施例並 149 !**> 201230060 W^8ipif 不限於此情形，控制訊號CON也可以是圖I至圖24所示 之其他第二控制訊號CON_22、CON_23、......之一。 舉例而言，請參照圖1至圖24,若經由對應的第二位 元線和對應的總位元線而連接到接收第二控制訊號 CON_21的第二開關單元Sw2的多個第二記憶胞的至少其 中之一所連接的一條字元線被啟用，則解碼單元2510可基 於列位址RA (即，被啟用的字元線的位址）來產生邏輯 低狀態的解碼列位址RAD。由於解碼列位址RAD處於邏 輯低狀態’所以第一電壓控制器2530的電晶體P1接通， 且第二電壓控制器2550的電晶體N1斷開。此外，由於包 含訊號產生器2500的半導體記憶體裝置執行常規操作而 不是預充電操作’所以預充電啟用訊號PRECHB處於邏輯 高狀態，且第三電壓控制器2570的電晶體P2斷開。因此， 訊號產生器2500的輸出端子OUT具有第一電壓VI，且第 二控制訊號CON_21也具有第一電壓VI。 再舉一例，請參照圖1至圖24,若經由對應的第二位 元線和對應的總位元線而連接到接收第二控制訊號 CON—21的第二開關單元SW2的多個第二記憶胞所連接的 所有字元線都被啟用’則解碼單元2510可基於列位址RA 來產生邏輯高狀態的解碼列位址RAD。由於解碼列位址 RAD處於邏輯高狀態，所以第一電壓控制器2530的電晶 體P1斷開’且第二電壓控制器2550的電晶體N1接通。 此外’由於包含訊號產生器2500的半導體記憶體裝置執行 常規操作而不是預充電操作，所以預充電啟用訊號 150 201230060+ PRECHB處於邏輯高狀態，且第三電壓控制器257〇的電 晶體P2斷開。因此，訊號產生器25〇〇的輪出 具有第二《 V2，且第二㈣誠㈣—= 電壓V2。 最後將描述的是包含訊號產生器2500的半導體記憶 體裝置執行預充電操作的情形。由於包含訊號產生器boo 的半導體記憶體裝置執行預充電操作，所以預充電啟用訊 號PRECHB處於邏輯高狀態，且第三電壓控制器2570的 • 電晶體P2接通。此外，由於半導體記憶體裝置執行預充 電操作，所以解碼列位址RAD處於邏輯高狀態，第一電 壓控制器2530的電晶體pi斷開’且第二電壓控制器255〇 的電晶體N1接通。因此，訊號產生器25〇〇的輸出端子 OUT具有第三電壓V3,且控制訊號c〇N&具有第三電壓 V3。當執行預充電操作時，第一控制訊號c〇Njll和第二 控制訊號CON_21可都具有第三電壓V3。因此，當包含 訊號產生器2500的半導體記憶體裝置執行預充電操作 • 時，控制訊號CON可以是圖1至圖24所示之第一控制訊 號 CON_l卜 CON一12、CON—13、之一或圖 i 至工圖 y 所示之第二控制訊號CON_21、CON 22、CON 23、 之一。 第一電壓VI和第三電壓V3可啟用圖1至圖24所示 之第一開關單元swi和第二開關單元SW2。第二電壓v2 可停用圖1至圖24所示之第一開關單元swi和第二開關 單元SW2。若第一開關單元§wi和第二開關單元§W2是 151 201230060 NMOS電晶體，則第一電壓VI可高於第二電壓V2和第三 電壓V3，第二電壓V2可等於或實質上等於接地電壓，且 第三電壓V3可高於第二電壓V2。若第一開關單元SW1 和第二開關單元SW2是PMOS電晶體，則第一電壓VI可 低於第二電壓V2和第三電壓V3，第二電壓V2可等於或 實質上等於電源供應電壓，且第三電壓V3可低於第二電 壓V2。 圖26是依照本發明之另一實施例的一種半導體記憶 體裝置2600的方塊圖。 鲁 請參照圖26，半導體記憶體裝置2600可包括：多個 記憶胞陣列 2610J、2610_2、2610—3、2610—4、......；多 條次級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、 SWL6、SWL7、SWL8、……；多個次級字元線驅動器區 域2630J、2630—2、2630—3、……；多個第一次級字元線 驅動器2650—1、2650一2、2650_3、……；多個第二次級字 元線驅動器 2660_1、2660_2、2660_3、2660_4、2660 5、 2660_6 '……；以及驅動訊號產生單元2670。 多個記憶胞陣列2610_1、2610_2、2610_3、 籲 2610-4、……之每個記憶胞陣列可包括多個記憶胞。多個 έ己憶胞之每個記憶胞可排列在對應的次級字元線與對應的 位元線的交叉點處’且可包括一個電晶體和一個電容器。 舉例而言’記憶胞陣列2610_2可包括多個連接到次級^元 線SWL2的記憶胞和多個連接到次級字元線SWL6的記憶 胞。為了便於說明，圖26繪示了兩條次級字元線連接到^ 152 201230060 40281pif 個記憶胞陣列 2610—1、2610—2、2610—3、2610_4、......之 每個記憶胞陣列的記憶胞，但實施例並不限於此情形，多 個記憶胞陣列 2610—1、2610_2、2610_3、2610—4、......之 每個記憶胞陣列的記憶胞也可連接到不同數量的次級字元 線。 多條次級字元線SWL1、SWL2、SWL3、SWL4、
SWL5、SWL6、SWL7、SWL8、……之每條次級字元線的 第一端可連接到多個第一次級字元線驅動器2650_1、 2650—2、2650_3、......當中的對應的第一次級字元線驅動 器，且其第二端可連接到多個第二次級字元線驅動器 2660J、2660-2、2660一3、2660一4、2660_5、2660_6、… 當中的對應的第二次級字元線驅動器。在此例中，多條次 級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、SWL6、 SWL7 ' SWL8 ' ......之每條次級字元線可被分別連接到其 第一端和第二端的對應的第一次級字元線驅動器和第二次 級字元線驅動器所驅動。 多個第一次級字元線驅動器2650_1、2650_2、 2650-3 ' ......之每個第一次級字元線驅動器可根據主字元 線訊號NWEB來提供第一驅動訊號PXiD〇、pxim、...... 當中的對應的第一驅動訊號或接地電壓給對應的次級字元 線的第一端。第一驅動訊號PXiD0、PXiD1、..…可具有 高電壓或接地電壓。舉例而言，第一次級字元線驅動器 2650—1可根據主字元線訊號NWEB來提供第一驅動訊號 PXiDO或接地電壓給次級字元線SWL3的第一端。同理， 153 201230060 τυ^.υ 1 ριΓ 第一次級字元線驅動器2650_1可根據主字元線訊號 NWEB來提供第一驅動訊號ρχω〇或接地電壓給次級字 元線SWL2的第一端。 圖26缯'示為第一次級字元線驅動器2650_1、2650_2、 2650-3、......之每個第一次級字元線驅動器連接到兩條次 級子元線之第一端的情形。然而，實施例並不限於此情形， 第一次級字元線驅動器2650_1、2650_2、2650_3、......之
每個第一次級字元線驅動器也可連接到不同數量的對應的 字元線的第一端。舉例而言，次級字元線SWL1、SWL2、 SWL3、SWL4、SWL5、SWL6、SWL7、SWL8、......的第 一端可分別連接到不同的第一次級字元線驅動器。 多個第—欠級子το線驅動2660 1、2660 2、 2660_3、2660一4、2660_5、2660_6、……之每個第二次級 字元線驅動器可根據第二驅動訊號PXiB〇、pxiBl、......
當中的第二驅動訊號來選擇性地將接地電壓施加在對應的 次級字元線的第二端。舉例而言，第二次級字元線驅動器 2660—3可根據第二驅動訊號PXiB0來將接地電壓施加在 次級字元線SWL3的第二端。 圖26繪示為第二次級字元線驅動器2660_1、2660 2、 2660一3、2660—4、2660_5、2660一6、……之每個第二次級 字元線驅動器連接到一條次級字元線之第二端的情形。然 而’實施例並不限於此情形，第二次級字元線驅動器 2660」、2660 2、2660_3、2660—4、2660—5、2660 ό、.. 之母個第一次級字元線驅動器也可連接到兩條或兩條以上 154 201230060 4028lpif 人級子元線的第二端。下面將參照圖28至圖3〇來詳細 描述依照本發明之另—實施例的第二次級字元線驅動器 2660—1、2660_2、266〇_3、2660—4、2660_5、2660_6、.. 之連接方式。 — _ .··· 多個次級字元線驅動器區域2630_1、2630 2、 Λ 乙 Λ ^ —* —、......可介於多個記憶胞陣列2610J、2610 2、 、—、2610一4、......之間。在多個次級字元線驅動器區
，=30_1、2630—2、2630—3、......之每個次級字元線驅動 器區域中’可排列著第一次級字元線驅動器2650 1、 〇 ~〇' 2650-3 ' ··..··當中的一個對應的第一次級字元線 驅動益和第二次級字元線驅動器266G_1、2660_2、 的二J660二4、266〇~5、2660-6、……當中的一個對應 人、‘及子元線驅動器。次級字元線驅動器區 。630一 1、2630—2、2630—3、.··..·之每個次級字元線驅動器 ^域^所包含的第—次級字元線驅補和第二次級字元 驅動器可分別連細不同的次級字元線。 、舉例而言，請參照圖26,分別與次級字元線驅動器區 f* ^30-1 ' 2630-2'2630_3 ^ ··....之每個次級字元線驅動 器區，相連接的第—次級字元線驅動ϋ和第二次級字元線 ，動，所連接的不同次級字元線可相互鄰接。舉例而言， 次級字元線驅動器區域·_2可包括第一次級字元線驅 動器2650J和第二次級字元線驅動器266〇一5、266〇—6。 在此例中’連接到第一次級字元線驅動器2650一1的次級字 元線SWL2、SWL3與連接到第二次級字元線驅動器 155 201230060 HUZOipif 2660一5、2660_6的次級字元線SWL6、SWL7不相同。此 外’連接到第一次級字元線驅動器2650J的次級字元線 SWL2可與連接到第二次級字元線驅動器266〇_5的次級字 元線SWL0相鄰。同理’連接到第一次級字元線驅動器 265 0_ 1的次級字元線s WL 3可與連接到第二次級字元線驅 動器2660一6的次級字元線SWL7相鄰。
分別連接到同一條次級字元線的第一線和第二線的 第一次級字元線驅動器和第二次級字元線驅動器可位於不 同的次級字元線驅動器區域中。舉例而言，連接到次級字 元線SWL3之第一端的第一次級字元線驅動器265〇_i可 位於次級字元線驅動器區域263〇—2中，而連接到次級字元 線SWL3之第二端的第二次級字元線驅動器266〇_3可位 於次級字元線驅動器區域2630_3中。 驅動訊號產生單元2670可基於列位址RA來產生第一 驅動訊號PXiDO、PXiDl、......和第二驅動訊號PXiBO、 PXiB1、……。驅動訊號產生單元2670可包括解碼單元
2673 和訊號產生單元 2675_1、2675_2、2675 3、......。解 碼單元2673可基於列位址ra來產生第一參考驅動訊號 PXiO和第二參考驅動訊號PXil。舉例而言，解碼單元2673 可使用列位址RA的低位元來產生第一參考驅動訊號Ρχί〇 和第二參考驅動訊號PXil。訊號產生單元2675j、 2675—2、2675_3、……可基於第一參考驅動訊號PXi〇和第 二參考驅動訊號PXil來產生第一驅動訊號pxiD〇、 PXiD卜……和第二驅動訊號PXiBO、PXiB卜……。舉例 156 20123006¾ 而言’訊號產生單元2675_1可基於第一參考驅動訊號PXi〇 和第二參考驅動訊號ΡΧΠ來產生第一驅動訊號pxiD1和 第二驅動訊號PXiBO。訊號產生單元2675_2可基於第一參 考驅動訊號PXiO和第二參考驅動訊號PXil來產生第一驅 動訊號PXiDO和第二驅動訊號PXiB1。訊號產生單元 2675_3可基於第一參考驅動訊號PXi0和第二參考驅動訊 號PXil來產生第一驅動訊號PXiDl和第二驅動訊號 PXiBO。 圖27是依照本發明之另一實施例的一種半導體記憶 體裝置2700 (諸如圖26之半導體記憶體裝置2600)的電 路圖。為了便於說明’特假定在半導體記憶體裝置2700 中，記憶胞陣列 2710_1、2710 2、2710 3、2710 4、...... — —— 之每個記憶胞陣列所包含的每個記憶胞連接到四條次級字 元線當中的對應的次級字元線。然而，實施例並不限於此 情形，記憶胞陣列 2710_1、2710 2、2710 3、2710 4、...... 之每個記憶胞陣列所包含的每個記憶胞也可連接到不同數 量的次級字元線當中的對應的記憶胞。 請參照圖27 ’半導體記憶體裝置2700可包括：多個 記憶胞陣列 2710—1、2710_2、2710_3、2710_4、......；多 條次級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、 SWL6、SWL7、SWL8、SWL9、SWL10、SWLU、SWL12、 SWL13、SWL14、SWL15、SWL16、......；多個次級字元 線驅動器區域 2730_1、2730_2、2730_3、.......；多個第一 次級字元線驅動器2750 1、2750 2、2750 3、2750 4、 157 1 201230060 2750_5、2750_6、......；多個第二次級字元線驅動器 2760一1、2760一2、2760—3、2760_4、2760_5、2760 6、2760_7、 2760_8、2760_9、2760_10、2760_1 卜 2760—12、......；以 及多個驅動訊號產生單元2770_1及2770_2。 圖27所示之多個記憶胞陣列2710_1、2710_2、 2710_3、2710_4、……、多條次級字元線 SWL1、SWL2、 SWL3、SWL4、SWL5、SWL6、SWL7、SWL8、SWL9、
SWL10、SWL11、SWL12、SWL13、SWL14、SWL15、 SWL16 '……以及多個次級字元線驅動器區域2730_1、 2730_2、2730_3、.…·.的結構和連接與圖26所示之多個記 憶胞陣列 2610—1、2610—2、2610_3、2610_4、……、多條 次級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、SWL6、 SWL7 > SWL8 ' ......以及多個次級字元線驅動器區域 2630一卜2630—2、2630_3、......的結構和連接相同或相似， 故此處將不再贅述。 多個第一次級字元線驅動器2750 1、2750 2、 2750-3、......之每個第一次級字元線驅動器可根據主字元
線訊號NWEB來將第一驅動訊號pxiD〇和pxiDi當中的 對應的第一驅動訊號或接地電壓提供給對應的次級字元線 的第一端。其他的第一次級字元線驅動器275〇_4、 2750_5、2750_6、......之每個第一次級字元線驅動器可相 據主子元線sfl號NWEB來將其他第一驅動訊號pxiD〗禾 PXiD3當中的對應的第一驅動訊號或接地電壓提供給對肩 的次級字元線的第一端。第一驅動訊號PXiD〇、pxiDi、 158 201230060 4028lpif PXiD2、PXiD3、……可具有高電壓或接地電壓。 第一次級字元線驅動器2750 1、2750 2、2750 3、... 之每個第一次級字元線驅動器可包括互補金氧半導體 (complementary metal-oxide-semiconductor, CMOS )電 路。在此例中’第一次級字元線驅動器2750_1、2750_2、 2750_3、……之每個第一次級字元線驅動器可包括：第一 電晶體，其具有閘極、第一端子以及第二端子，其中主字 元線訊號NWEB被提供給閘極，第一驅動訊號被提供給第 一端子，且第二端子連接到對應的次級字元線的第一端； 以及第二電晶體，其具有閘極、第一端子以及第二端子， 其中主字元線訊號NWEB被提供給閘極’接地電壓被提供 給第一端子，且第二端子連接到第一電晶體的第二端子。 第一電晶體可以是PM0S電晶體，且第二電晶體可以是 NM0S電晶體。然而，實施例並不限於第一次級字元線驅 動器2750_1、2750一2、2750_3、......之每個第一次級字元 線驅動器是互補金氧半導體電路的情形，其他元件也可用 鲁 作第一次級字元線驅動器，只要這些其他元件能夠像上述 第一次級子元線驅動器那樣以相同或相似的方式來操作。 舉例而言，請參照圖27，在第一次級字元線驅動器 2750_1的PM0S電晶體中，主字元線訊號NWEB可被提 供給閘極，第一驅動訊號PXiD0可被提供給第一端子，且 次級字元線SWL2和SWL3的第一端可連接到第二端子。 在第一次級字元線驅動器2750_1的NM0S電晶體中，主 子元線§il號NWEB可被提供給閘極，接地電壓可被提供給 159 201230060 4U28Ipif 第一端子，且此NMOS電晶體的第二端子和次級字元線 SWL2及SWL3的第一端可連接到第二端子。再舉一例， 在第一次級字元線驅動器2750_4的PM0S電晶體中，主 字元線訊號NWEB可被提供給閘極，第一驅動訊號PXiD2 可被提供給第一端子，且次級字元線SWL10和SWL11的 第一端可連接到第二端子。在第一次級字元線驅動器 2750_4的NMOS電晶體中，主字元線訊號NWEB可被提 供給閘極，接地電壓可被提供給第一端子，且此NM0S電 晶體的第二端子和次級字元線SWL2及SWL3的第一端可 連接到第二端子。 第二次級字元線驅動器2760_1、2760_2、2760_3、 2760 4、2760 5、2760 6、2760 7、2760 8、2760 9、 — — — — — _ 2760_10、2760_11、2760_12、……之每個第二次級字元線 驅動器可包括一個NMOS電晶體。在此例中，第二次級字 元線驅動器 2760J、2760_2、2760_3、2760_4、2760_5、 2760—6、2760—7、2760—8、2760_9、2760_10、2760一11、 2760_12、......之每個弟'一次級子元線驅動可包括一個 NMOS電晶體，在此NMOS電晶體中，對應的第二驅動訊 號被提供給閘極，接地電壓被提供給第一端子，且對應的 次級字元線的第二端連接到第二端子。舉例而言，請參照 圖27 ’在第二次級字元線驅動器2760_5的NMOS電晶體 中，第二驅動訊號PXiBl可被提供給閘極，接地電壓可被 提供給第一端子，且次級字元線SWL6的第二端可連接到 第二端子。在第二次級字元線驅動器2760_6的NMOS電 160 201230060. -TV/z,〇ipif 晶體中’第二驅動訊號PXiBl可被提供給閘極，接地電壓 可被提供給第一端子’且次級字元線SWL7的第二端可連 接到第二端子。然而，實施例並不限於第二次級字元線驅 動器 2760_1、2760—2、2760_3、2760—4、2760 5、2760 6、 — —— 2760_7、2760_8、2760一9、2760_10、2760—11、2760 12、 之每個第二次級字元線驅動器是NMOS電晶體的情形，其 他元件也可用作第二次級字元線驅動器，只要這些其他元 件此夠像上述弟二次級字元線驅動器那樣以相同或相似的 方式來操作。 驅動訊號產生單元2770_1可基於列位址RA來產生第 一驅動訊號PXiDO、PXiD卜……和第二驅動訊號PXiBO、 PXiBl、……。驅動訊號產生單元2770_1可包括解碼單元 2773_1以及訊號產生單元2775_11、2775_12、 2775—13、......。 解碼早元2773_1可基於列位址RA來產生第一參考驅 動訊號PXiO和第二參考驅動訊號PXil。解碼單元2773J 與上文參照圖26所述的解碼單元2673相同或相似，故此 處將不再贅述。訊號產生單元2775_11、2775J2、 2775一13、……可基於第一參考驅動訊號PXiO和第二參考 驅動訊號PXil來產生第一驅動訊號PXiD0、PXiD卜...... 和第二驅動訊號PXiB〇、pxiB1、......。訊號產生單元 2775—1卜2775—12、2775_13、......之每個訊號產生單元可 包括.第一反相器鏈（chain) IC1，其對第一參考驅動訊 號PXiO或第二參考驅動訊號Pxil進行反相且將其輸出； 161 201230060 以及第二反相器鏈IC2’其未對第一參考驅動訊號pxi〇或 第二參考驅動訊號PXil進行反相，而是直接將其輸出。 舉例而言，第一反相器鏈IC1可包括奇數個反相器，且第 二反相器鏈IC2可包括偶數個反相器。然而，實施例並不 限於此情形，不同的電路也可用作訊號產生單元 2775_U、2775—12、2775_13、......，只要這些電路能夠像 上述的訊號產生單元2775__11、2775—12、2775—13那樣以 相同或相似的方式來操作。 訊號產生單元2775-11的第一反相器鏈IC1可對第一 參考驅動訊號PXiO進行反相，且將反相結果作為第二驅 動訊號ΡΧιΒΟ提供給第二次級字元線驅動器276〇_1和 2760_2。訊號產生單元2775—11的第二反相器鏈IC2可對 第二參考驅動訊號PXil進行反相，且將反相結果作為第 一驅動訊號PXiDl提供給第一次級字元線驅動器 275〇_2。訊號產生單元2775—12的第一反相器鏈IC1可對 第二參考驅動訊號PXil進行反相，且將反相結果作為第 二驅動訊號PXiBl提供給第二次級字元線驅動器2760__5 和2760—6。訊號產生單元2775—12的第二反相器鏈IC2可 對第一參考驅動訊號PXi〇進行反相，且將反相結果作為 第一驅動訊號PXiDO提供給第一次級字元線驅動器 2750一1 。 驅動訊號產生單元2770一2可基於列位址RA來產生第 一驅動訊號PXiD2、PXi〇3、......和第二驅動訊號PXiB2、 PXiB2、……。驅動訊號產生單元2770一2可包括解碼單元 162 201230060 4U281pif 2773_2以及訊號產生單元2775_21、2775_22、 2775—23、......。 同理’解碼單元2773_2可基於列位址RA來產生第一 參考驅動訊號PXi2和第二參考驅動訊號ρχί3。解碼單元 2773_2與上文參照圖26所述的解碼單元2673相同或相 似，故此處將不再贅述。訊號產生單元2775_2卜2775_22、 2775—23、……可基於第一參考驅動訊號PXi2和第二參考 驅動訊號PXi3來產生第一驅動訊號pxiD2、PXiD3、 * · · · · 和第二驅動訊號PXiB2、pxiB3、……。訊號產生單元 2775_2卜2775_22、2775_23、……之每個訊號產生單元可 包括：第一反相器鏈IC1 ’其對第一參考驅動訊號ρχί2或 第二參考驅動訊號PXi3進行反相且將其輸出；以及第二 反相器鏈IC2’其未對第一參考驅動訊號ρχί2或第二參考 驅動成號PXi3進/f亍反相，而是直接將其輸出。舉例而言， 第一反相器鏈IC1可包括奇數個反相器，且第二反相器鏈 IC2可包括偶數個反相器。然而，實施例並不限於此情形， 不同的電路也可用作訊號產生單元2775_21、2775_22、 2775_23、……’只要這些電路能夠像上述的訊號產生單元 2775一21、2775—22、2775—23、......那樣以相同或相似的方 式來操作。 訊號產生單元2775—21的第一反相器鏈IC1可對第一 參考驅動$·5虎PXi2進行反相’且將反相結果作為第二考區 動訊號PXiB2提供給第二次級字元線驅動器2760_7和 2760_8。訊號產生單元2775—21的第二反相器鏈IC2可對 163 201230060 HUZOipif 第二參考驅動訊號PXi3進行反相，且將反相結果作為第 一驅動訊號PXiD3提供給第一次級字元線驅動器 2750一5。訊號產生單元2775_22的第一反相器鏈IC1可對 第二參考驅動訊號PXi3進行反相，且將反相結果作為第 二驅動訊號PXiB3提供給第二次級字元線驅動器2760 11 和2760_12。訊號產生單元2775_22的第二反相器鏈IC2 可對第一參考驅動訊號PXi2進行反相，且將反相結果作 為第一驅動訊號PXiD2提供給第一次級字元線驅動器 2750_4 ° 請參照圖27，記憶胞陣列2710J、2710_2、2710 3、 271Μ '……之每個記憶胞陣列的記憶胞連接到四條次級 字元線，因此半導體記憶體裝置2700包括兩個驅動訊號產 生單元2770_1和2770一2。然而’實施例並不限於此情形， 當記憶胞陣列 2710J、2710—2、2710_3、2710_4、·.....之 母個記憶胞陣列的記憶胞連接到不同數量的次級字元線 時’驅動訊號產生單元的總數可不同。舉例而言，若記憶 胞陣列 2710_1、2710一2、2710—3、2710_4、……之每個記 憶胞陣列的記憶胞連接到八條次級字元線，則半導體記憶 體裝置2700可包括四個驅動訊號產生單元。 下面將參照圖27來闡述依照本發明之一實施例的半 導體記憶體裝置2700的示範操作。為了便於說明，特假定 次級字元線SWU、SWL2、SWL3及SWL4被啟用，而其 他的次級字元線 SWL5、SWL6、SWL7、SWL8、SWL9、 SWL10、SWL11、SWL12、SWL13、SWL14、SWL15、 164 201230060 4028lpif SWL16 ' ......則被停用。 驅動訊號產生單元2770j的解碼單元2773_1可基於 列位址RA來產生邏輯高狀態的第一參考驅動訊號pxi〇 和邏輯低狀癌的第—參考驅動訊號ρχϋ。此外，驅動訊號 產生單元2770—2的解碼單元2773_2可基於列位址RA來 產生邏輯低狀態的第一參考驅動訊號PXi2和邏輯低狀態 的第二參考驅動訊號PXi3。
驅動訊號產生單元2770_1的訊號產生單元2775_1卜 2775-13、......可產生邏輯低狀態的第一驅動訊號PXiDl 和邏輯低狀態的第二驅動訊號PXiBO。驅動訊號產生單元 可產生邏輯高狀態 2770_1的訊號產生單元2775 12、 的第一驅動訊號PXiDO和邏輯高狀態的第二驅動訊號 PXiBl 〇驅動訊號產生單元2770—2的訊號產生單元 2775_21、2775_23、……可產生邏輯低狀態的第一驅動訊 號PXiD3和邏輯高狀態的第二驅動訊號PXiB2。驅動訊號 產生單元2770_2的訊號產生單元2775_22可產生邏輯低狀 態的第一驅動訊號PXiD2和邏輯高狀態的第二驅動訊號 PXiB3。 由於次級字元線SWU、SWL2、SWL3及SWL4被啟 用，所以主次級字元線啟用訊號NWEB可被啟用，且可處 於邏輯低狀態。如此一來’第一次級字元線驅動器 2750 卜 2750 2、2750 3、2750 4、2750 5、2750 6、，. — · · * · 的PMOS電晶體和NMOS電晶體分別接通和斷開。提供 給第一次級字元線驅動器2750一 1、......（其連接到次級字 165 201230060 -H-UZOipif 元線 SWL1、SWL2、SWL3、SWL4、......的第一端）的第 一驅動訊號PXiDO處於邏輯高狀態。因此，第一次級字元 線驅動器2750_1、……可以高電壓來驅動次級字元線 SWU、SWL2、SWL3、SWL4、……。此外，根據邏輯低 狀態的第二驅動訊號PXiBO，連接到次級字元線SW1、 SW2、SW3、SW4、……之第二端的第二次級字元線驅動 器 2760一1、2760_2、2760_3、2760_4、......可被停用。 連接到其他次級字元線SWL5、SWL6、SWL7、 SWL8、SWL9、SWL10、SWL11、SWL12、SWL13、SWL14、 SWL15、SWL16、......的第一次級字元線驅動器2750_2、 2750一3、2750一4、2750_5、2750_6、……和第二次級字元 線驅動器 2760_5、2760—6、2760_7、2760_8、2760_9、 2760_10、2760_11、2760_12、......之每個次級字元線驅動 器可以低電壓來驅動對應的次級字元線。舉例而言，由於 第二次級字元線驅動器2760_5和2760_6的NMOS電晶體 接通，所以第二次級字元線驅動器2760_5和2760_6之每 個第二次級字元線驅動器以低電壓來驅動次級字元線 SWL6和SWL7當中的對應的次級字元線。此外，提供給 第一次級字元線驅動器2750一2和2750—3的第一驅動訊號 PXiDl處於邏輯低狀態，且第一次級字元線驅動器275〇—2 和2750—3之每個第—次級字元線驅動器以低電壓來驅動 次級字兀線SWL6和SWL7當中的對應的次級字元線。 圖28是依照本發明之另一實施例的一種半導體記憶 體裝置2800的方塊圖。 166 201230060 4028 lpif 請參照圖28，半導體記憶體裝置2800可包括：多個 記憶胞陣列 2810_1、2810_2、281〇_3、2810—4、……；多 條次級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、 SWL6、SWL7、SWL8、......；多個次級字元線驅動器區 域2830 1、2830 2、2830 3、......；多個第一次級字元線 — , ·· 驅動器2850_1、2850_2、2850_3、......：多個第二次級字 元線驅動器2860 1、2860 2、2860 3、......；以及驅動訊 — __ —
號產生單元2870。 除了第二次級字元線驅動器2860_1、2860_2、 2860_3、……的連接外，半導體記憶體裝置2800與圖27 之半導體記憶體裝置2700相同或相似。在本實施例中，多 個記憶胞陣列 2810_1、2810 2、2810_3、2810 4、......、 多個次級字元線驅動器區域2830J、2830_2、 2830-3、......、多個第一次級字元線驅動器2850_1、 2850—2、2850_3、……以及驅動訊號產生單元2870與上文 參照圖27所述的相同或相似，故此處將不再贅述。此處將 詳細描述的只有不同於圖27之半導體記憶體裝置27〇〇的 第二次級字元線驅動器2860_1、2860J2 ' 2860 3、...。 在半導體記憶體裝置2800中，多條次_級字元線 SWU、SWL2、SWL3、SWL4、SWL5、SWL6、SWL7、 SWL8 '……之每條次級字元線的第一端可連接到第一次 級字元線驅動器2850J、2850一2、2850〜3、……當中的對 應的第一次級字元線驅動器，且其第二端可連接二第二次 級字元線驅動器2860J、2860—2、2860J、 當中的一 167 201230060, HUZOipif 個第二次級字元線驅動器。此外，包含在半導體記憶體裝 置2800中的多條次級字元線SWL1、SWL2、SWL3、 SWL4、SWL5、SWL6、SWL7、SWL8、 可相互連接。 舉例而言，次級字元線SWL1的第二端與次級字元線 SWL2的第二端可相互連接，次級字元線SWL3的第二端 與次級字元線SWL4的第二端可相互連接，且次級字元線 SWL6的第二端與次級字元線SWL7的第二端可相互連 接。 至少在圖28之實施例中，第二次級字元線驅動器 2860_1、2860—2、2860__3、......之每個第二次級字元線驅 動器連接到相互連接的兩條次級字元線的第二端。舉例而 吕，第二次級字元線驅動器2860J連接到次級字元線 S__WL1的第二端和次級字元線SWL2的第二端。此外’第 一次級子το線驅動器286〇_2連接到次級字元線SWL3的 第二^和次級字元線SWL4的第二端，且第二次級字元線 ，動器286〇~3連接到次級字元、線SWL6的第二端和次級 子元線SWL7的第二端。如此―來，多個第二次級字元線 驅動器286。0一 1、286〇—2、286〇」、......之每個第二次級字 7 = t 第二驅動訊號 PXiB〇、PXiB1、......當 ==._訊號來選擇性祕接壓施 的兩 條次級字元線的第二端。 體裝H是^本發明之另—實施例的—種半導體記憶 路圖如圖28之半導體記憶體裝置2800)的電 °，、更於說明’特假定在半導體記憶體裝置2900 201230060 4028lpif 中，記憶胞陣列 2910J、2910_2、2910_3、2910_4、...... 之每個記憶胞陣列所包含的每個記憶胞連接到四條次級字 元線當中的對應的次級字元線。然而，實施例並不限於此 情形，記憶胞陣列 2910J、2910_2、2910_3、2910_4、...... 之每個記憶胞陣列所包含的每個記憶胞也可連接到不同數 量的字元線。 請參照圖29，半導體記憶體裝置2900可包括：多個 • 記憶胞陣列 2910J、2910 2、2910 3、2910 4、 ；多 條次級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、 SWL6、SWL7、SWL8、SWL9、SWL10、SWL11、SWL12、 SWL13、SWL14、SWL15、SWL16、......；多個次級字元 線驅動器區域2930_1、2930_2、2930_3、......；多個第一 次級字元線驅動器 2950_1、2950_2、2950_3、2950_4、 2950_5、2950_6、……；多個第二次級字元線驅動器 2960_卜 2960—2、2960—3、2960_4、2960_5、2960_6、......； 以及多個驅動訊號產生單元2970_1及2970_2。 # 圖29所示之多個記憶胞陣列2910_1、2910_2、 2910_3、2910_4、……、多條次級字元線 SWL1、SWL2、 SWL3、SWL4、SWL5、SWL6、SWL7、SWL8、SWL9、 SWL10、SWL11、SWL12、SWL13、SWL14、SWL15、 SWL16 '……以及多個次級字元線驅動器區域2930_1、 2930_2'2930_3 >……的結構和連接與圖28所示之多個記 憶胞陣列 2810_1、2810_2、2810_3、2810_4、......、多條 次級字元線 SWL卜 SWL2、SWL3、SWL4、SWL5、SWL6、 □ 169 201230060 ^uzoipif SWL7、SWL8、......以及多個次級字元線驅動器區域 2830_1、2830_2、2830_3、......的結構和連接相同或相似， 故此處將不再贅述。多個第一次級字元線驅動器2950J、 2950一2、2950—3、2950_4、2950_5、2950_6、......和多個 驅動訊號產生單元2970_1及2970_2的結構和操作與圖27 之多個第一次級字元線驅動器2750_1、2750_2、2750_3、 275〇一4、2750一5、2750一6、…和多個驅動訊號產生單元 2770一1及2770一2的結構和操作相同或相似，故此處將不 再贅述。 φ 第二次級字元線驅動器2960_1、2960_2、2960__3、 2960一4、2960-5、2960_6、......之每個第二次級字元線驅 動器可包括多個NM0S電晶體。圖29繪示為第二次級字 元線驅動器 2960_1、2960—2、2960_3、2960_4、2960 5、 2960-6、......之每個第二次級字元線驅動器包括兩個 NMOS電晶體，但實施例並不限於此情形，第二次級字元 線驅動器 2960一 1、2960_2、2960—3、2960—4、2960 5、 296〇_6、之每個第二次級字元線驅動器也可包括μ 贏 數量的NMOS電晶體。實施例也不限於第二次級字元線驅 · 動器 2960_1 、 2960—2 、 2960_3 、 2960_4 、 2960—5 、 2960-6、·.....之每個第二次級字元線驅動器是顧〇S電晶 體的情形，其他元件也可用作第二次級字猶驅動器，= 要這些其他元件能夠像上賴第二次級字元線驅動器那;装 以相同或相似的方式來操作。 第二次級字元線驅動器2960_1、2960__2、2960 3、 170 201230060 ~τνΛ.ο 2960_4、2960_5、2960_6、之每個第二次級字元線驅 動器可包括多個NMOS電晶體，每個NMOS電晶體具有： 閘極，對應的第二驅動訊號被提供給此閘極；第一端子， 接地電壓被施加在此第一端子；以及第二端子，其連接到 對應的次級字元線的第二端。舉例而言，請參照圖29，在 第二次級字元線驅動器2960_3的多個NMOS電晶體之每 個NMOS電晶體中’第二驅動訊號PXiBl可被提供給閘 極’接地電壓可被施加在第一端子，且次級字元線SWL6 ® 和SWL7的第二端可連接到第二端子。在第二次級字元線 驅動器2960_6的多個NMOS電晶體之每個NMOS電晶體 中’第·一驅動訊號PXiB3可被提供給閘極，接地電壓可被 施加在第一端子，且次級字元線SWL14和SWL15的第二 端可連接到第二端子。 半導體記憶體裝置2900的操作與上文所述的圖27之 半導體記憶體裝置2700的操作相同或相似，故此處將不再 贅述《詳細地說，除了第二次級字元線驅動器296〇j、 • 2960一2、2960—3、2960一4、2960—5、2960_6、……之每個 第二次級字元線驅動器是以相比半導體記憶體裝置2700 約兩倍的接地電壓來驅動對應的兩條次級字元線外，半導 體記憶體裝置2900的彳呆作與圖27之半導體記憶體裝置 2700的操作相同或相似。 圖30是依照本發明之另一實施例的一種半導體記憶 體裝置3000 (諸如圖28之半導體記憶體裝置28〇〇)的電 路圖。為了便於說明，特假定在半導體記憶體裝置3〇〇〇 171 201230060 中，記憶胞陣列 3010 1、3010 2、3010 3、3010 4、...... — — — _ 之每個記憶體陣列所包含的每個記憶胞連接到四條次級字 元線當中的對應的次級字元線。然而，實施例並不限於此 情形，記憶胞陣列 3010J、3010_2、3010_3、3010_4、...... 之每個記憶體陣列所包含的每個記憶胞也可連接到不同數 量的字元線。 請參照圖30，半導體記憶體裝置3000可包括：多個 記憶胞陣列 30UM、3010 2、3010 3、3010 4、......；多 條次級字元線 SWL1、SWL2、SWL3、SWL4、SWL5、 SWL6、SWL7、SWL8、SWL9、SWL10、SWLU、SWL12、 SWL13、SWL14、SWL15、SWL16、......；多個次級字元 線驅動器區域3030J、3030_2、3030—3、......；多個第一 次級字元線驅動器3050 1、3050 2、3050 3、3050 4、 — - . …· 3050_5、3050_6、……；多個第二次級字元線驅動器 3060 1、3060 2、3060 3、3060 4、3060 5、3060 6、......； — — —— —— 以及多個驅動訊號產生單元3070_1及3070_2。 圖29所示之多個記憶胞陣列3010_1、3010_2、 3010_3、3010_4、……、多條次級字元線 SWL1、SWL2、 SWL3、SWL4、SWL5、SWL6、SWL7、SWL8、SWL9、 SWL10、SWL11、SWL12、SWL13、SWL14、SWL15、 SWL16、……以及多個次級字元線驅動器區域3030_1、 3030_2、3030_3、……的結構和連接與圖28所示之多個記 憶胞陣列 2810J、2810—2、2810_3、2810_4、......、多條 次級字元線 SWU、SWL2、SWL3、SWL4、SWL5、SWL6、 172 201230060 4028 lpif SWL7、SWL8、......以及多個次級字元線驅動器區域 2830一1、2830一2、2830_3 '......的結構和連接相同成相似， 故此處將不再贅述。此外’多個第一次級字元線驅動器 3050_1、3050—2、3050—3、3050—4、3050 5、3050一6、...... 和多個驅動訊號產生單元3070_1及3070_2的結構和操作 與圖27之多個第一次級字元線驅動器2750 1、275〇_2、 2750_3、2750—4、2750_5、2750_6、……和多個驅動訊號 產生單元2770—1及2770_2的結構和操作相同或相似’故 此處將不再贅述。 第二次級字元線驅動器3060_1、3060_2、3060_3、 3060一4、3060_5、3060_6、……之每個第二次級字元線驅 動器可包括一個NMOS電晶體。然而，實施例並不限於第 二次級字元線驅動器 3060_1、3060_2、3060 3、3060_4、 3060_5、3060_6、......之每個第二次級字元線驅動器是 NMOS電晶體的情形’其他元件也可用作第二次級字元線 驅動器’只要這些其他元件能夠像上述的第二次級字元線 驅動器那樣以相同或相似的方式來操作。 第二次級字元線驅動器3060J、3060__2、3060_3、 3060一4、3060_5、3060_6、……之每侗第二次級字元線驅 動器可包括NMOS電晶體，在此NMOS電晶體中，對應 的第二驅動訊號被提供給閘極，接地電壓被施加在第一端 子，且對應的次級字元線的第二端連接到第二端子。舉例 而言’請參照圖30，在第二次級字元線驅動器3〇6〇_3的 NMOS電晶體中，第二驅動訊號PXiBl可被提供給閘極， 173 201230060 4U^8ipif 接地電壓可被施加在第一端子，且次級字元線SWL6和 SWL7的第二端可連接到第二端子。此外，在第二次級字 元線驅動器3060一6的NMOS電晶體中，第二驅動訊號 PXiB3可被提供給閘極，接地電壓可被施加在第一端子， 且次級字元線SWL14和SWL15的第二端可連接到第二端 子。 半導體記憶體裝置3000的操作與上文所述的圖27之 半導體記憶體裝置2700的操作相同或相似，故此處將不再 贅述。詳細地說’除了第二次級字元線驅動器3〇6〇J、 3060—2、3060_3、3060_4、3060_5、3060—6、......之每個 第二次級字元線驅動器是以接地電壓來驅動對應的兩條次 級字元線外’半導體記憶體裝置3〇〇〇的操作與半導體記憶 體裝置2700的操作相同或相似。 按照慣例’當第一次級字元線驅動器以高電壓來驅動 對應的人、’及子元線時，在不包含此第一次級字元線驅動器 的次級字7L線驅動器區域中，與被驅動的字元線相鄰的字 π線所連接的第二次級字元線驅動器會以低電壓來驅動此 ，鄰的字7L線。因此，按照慣例，與第一次級字元線驅動 ，相，的次級字元線部分和遠離第二次級字元線驅動器的 次級字兀線部分會產生耦合雜訊。然而，至少依照圖26 至圖30之實施例，當第一次級字元線驅動器以高電壓來驅 動對應的次級字元線時，在此第一次級字元線驅動器所在 的同一個次級字元線驅動器區域中，與被高電壓驅動的字 元線相鄰的字讀所連接的第二次級字元線驅動器以低電 174 201230060 4028 lpif 壓來驅動此相鄰的字元線。因此，在依照本發明的至少一 部分實施例的半導體裝置中，耦合雜訊相對於習知的半導 體記憶體裝置來說可減少。 圖31是依照本發明之另一實施例的一種半導體記惊 體裝置3100的方塊圖。 〜 請參照圖31，記憶體裝置3100與圖1之半導體記情 體裝置100和圖26之半導體記憶體裝置2600的組合相同
或相似。上文已參照圖丨詳細描述了半導體記憶體裝置 100，且已參照圖26詳細描述了半導體記憶體裝置26〇〇。 故此處將不再詳細描述半導體記憶體裝置31〇〇。另外，圖 31之半導體記憶體裝置3100的對應於半導體記憶體裝置 100的部分可與圖2之半導體記憶體裝置2〇〇相同或相 似’且半導體記憶體裝置3100的對應於半導體記憶體装置 2600的部分可與圖27之半導體記憶體裝置2700相同或相 似0 一 圖32是依照本發明之另一實施例的 體裝置3200的方塊圖。 請參照圖32，記憶體裝置32〇〇與 之半 =置_和圖28之半導體記憶猶置誦的組合二 :〇〇目，V上办文已參照圖1詳細描述了半導體記憶體裝置 /照圖28詳細描述了半導體記憶體裝置2800。 支此處將不再詳細描述半導體記憶體裝置·。另 之半導體記憶體裝置32G ^
i。。的部分可與圖2之半導體記憶體裝+置導f00=J 175 5;) 201230060 IV二ϋ ipif 似’且半導體記憶體裝置3200的對應於半導體記憶體裝置 2800的部分可與圖29之半導體記憶體裝置29〇〇或圖3〇 之半導體記憶體裝置3〇〇〇相同或相似。 下面將描述的是圖1和圖2所示之半導體記憶體裝置 100和200之一與圖26至圖3〇所示之半導體記憶體裝置 2600至3000之一的組合。然而’實施例並不限於此情形， 圖3至圖12所示之半導體記憶體裝置3〇〇至12〇〇之一與 圖26至圖30所示之半導體記憶體裝置2600至3000之一 也可相互組合在一起。 圖33是依照本發明之另一實施例的一種半導體記憶 體裝置3300的方塊圖。 請參照圖33，記憶體裝置3300與圖13之半導體記憶 體裝置1300和圖26之半導體記憶體裝置2600的組合相同 或相似。上文已參照圖13詳細描述了半導體記憶體裝置 1300，且已參照圖26詳細描述了半導體記憶體裝置2600。 故此處將不再詳細描述半導體記憶體裝置3300。另外，圖 33之半導體記憶體裝置3300的對應於半導體記憶體裝置 1300的部分可與圖14之半導體記憶體裝置1400相同或相 似，且半導體記憶體裝置3300的對應於半導體記憶體裝置 2600的部分可與圖27之半導體記憶體裝置2700相同或相 似。 圖34是依照本發明之另一實施例的一種半導體記憶 體裝置3400的方塊圖。 請參照圖34,記憶體裝置3400與圖13之半導體記憶 201230060
體裝置1300和圖28之半導體記憶體裝置2800的組合相同 或相似。上文已參照圖13詳細描述了半導體記憶體裝置 1300,且已參照圖28詳細描述了半導體記憶體裝置2800。 故此處將不再詳細描述半導體記憶體裝置3400。另外，圖 34之半導體記憶體裝置3400的對應於半導體記憶體裝置 1300的部分可與圖14之半導體記憶體裝置1400相同或相 似’且半導體記憶體裝置3400的對應於半導體記憶體裝置 2800的部分可與圖29之半導體記憶體裝置2900或圖30 之半導體記憶體裝置3000相同或相似。 下面將描述的是圖13和圖14所示之半導體記憶體裝 置1300和1400之一與圖26至圖30所示之半導體記憶體 裝置2600至3000之一的組合。然而，實施例並不限於此 情形’圖15至圖24所示之半導體記憶體裝置1500至2400 之一與圖26至圖30所示之半導體記憶體裝置2600至3000 之一也可相互組合在一起。 依照本發明之至少一部分實施例的一種半導體記憶 體裝置的一個或一個以上的記憶胞所包含的電晶體可以是 垂直通道電晶體。在此垂直通道電晶體中，源極（source) 區和沒極（drain)區可分別位於閘極的上方和下方。然而， 至少本文所述之實施例中的一個或一個以上的記憶胞所包 含的電晶體並不限於垂直通道電晶體，也可以是平面電晶 體（planar transistor)。在平面電晶體中，閘極可位於半 導體基板上，且源極區和汲極區可分別位於半導體基板中 和鄰接著閘極的兩端。下面將參照圖35來詳細描述依照本 177 201230060, 發明之一實施例的垂直通道電晶體的實例。 圖35是依照本發明之一實施例的半導體記憶體裝置 的每個記憶胞所包含的一種垂直通道電晶體的橫剖面圖。 請參照圖35，由製造半導體基板3510所用的相同或 實質上相同的材料所形成的多個柱狀物從半導體基板 3510垂直地伸出。在這些柱狀物之每個柱狀物中，源極區 S和没極區分別形成在其上部和下部，且通道區c位於源 極區S與没極區D之間。 閘極G形成在多個柱狀物之每個柱狀物的外周邊，以 便圍繞著通道區C。閘絕緣層形成在閘極G與每個柱狀物 之間。子元線3540可形成在閘極g的側面，以便電性連 接到閘極G。在圖35中，元件符號“3550”和“3560”代表層 圖36是一種計算系統裝置3600的方塊圖，此計算系 統裝置3600包括依照本發明之一實施例的半導體記憶體 裝置。 心 請參照圖36 ’計算系統裝置3600可包括：微處理器 3630 ’其電性連接到匯流排3660 ;使用者介面365〇 ;以及 記憶體系統裝置3610 ’其包括記憶體控制器3612和記憶 體裝置3611。記憶體裝置3611可包括多個用來儲存資料 的記憶胞。記憶體裝置3611可包括圖1至圖24所示之半 導體記憶體裝置100至2400以及圖26至圖34所示之半導 體記憶體裝置2600至3400之一。記憶體控制器3612可對 記憶體裝置3611進行控制。至少在本實施例中，計算系統 178 201230060 40281 pif 裝置3600可更包括隨機存取記憶體（random access memory, RAM) 3640和電源供應裝置3620。
舉例而言’若計算系統裝置3600是移動裝置，則也 可提供電池組（為計算系統裝置3600的操作提供所需的電 力）和數據機（modem)(例如，基頻晶片組（base-band chipset))。儘管圖中未繪示，但計算系統裝置3600也可 包括額外的元件，諸如應用程式晶片組、照相機圖像處理 器（camera image processor，CIS )、移動動態隨機存取記 憶體（dynamic random access memory, DRAM )等等。 記憶體控制器3612和記憶體裝置3611可構成（例如） 固態驅動機/磁碟（solid state drive/disk，SSD)，其使用非 揮發性（non-volatile )記憶體來儲存資料。 5十鼻糸統裝置3600可以是行動電話、智慧型電爷、 平板式（tablet)個人電腦（personal computer，PC)、個人 數位助理（personal digital assistant，PDA)、MP3 咬其他 音樂播放裝置等等。 〜、 圖37是一種記憶卡3700的方塊圖，此記憶卡37卯 包括依照本發明之一實施例的半導體記憶體裝置。 請參照圖3 7，記憶卡3 700可包括記憶體裝置3 7 i 〇和 記憶體控制H 3，。記憶體m7lG可包括多個用來儲 存資料的記憶胞。記憶體裝置371〇可包括圖i至圖以所 不之半導體記憶體裝置100至24〇〇以及圖26至圖％ 之半導體記憶體裝置2600 i 3400之…記憶體控制;| 3720可對記憶體裝置3彻進行控制。記憶體控制器迎 179 201230060, ^uzoipii 可經配置以便經由各種介面協定（例如，通用串列匯流排 (universal serial bus, USB )、多媒體卡（multi-media card， MMC )、周邊組件互連快遞（peripheral component interconnect express, PCI-E)、串列先進技術附件（serial advanced technology attachment，SATA)、並行先進技術附 件（parallel advanced technology attachment，PATA )、小 型電腦系統介面（small computer system interface, SCSI)、 增強型小型裝置介面（enhanced small device interface, ESDI)、整合設備電子介面（integrated device electronics, IDE)等等）中的一個或多個介面協定來與外接裝置（例 如，主機）進行通訊。記憶體控制器3720中所包含的中央 處理單元（central processing unit, CPU) 3722、同步隨機 存取記憶體（synchronous random access memory, SRAM) 3721、主機介面（I/F) 3723、錯誤校正碼（ECC) 3724、 記憶體介面（I/F) 3725以及匯流排3726的結構和操作是 眾所周知的，故此處將不再贅述。 依照本發明之至少一部分實施例的記憶體裝置可使 用各種形狀的封裝之一來進行安置。舉例而言，依照本發 明之至少一部分實施例的記憶體裝置可使用諸如層疊封裝 (package on package, PoP )、球柵陣列（ball grid arrays, BGAs )、晶片級封裝（chip scale packages，CSPs )、有引 線的塑膠晶片載體（plastic iea(jed chip carrier, PLCC)、雙 列直插式塑膠封裝（plastic dual in-line package，PDIP)、 窩伏爾組件晶粒（die in waffle pack )、晶圓態晶粒（die-in 180 201230060 HU^Oipif wafer form )、板上晶片（chip 〇n board, COB )、雙列直 插式陶究封裝（ceramic dual in-line package, CERDIP)、 塑膝四面扁平封裝（plastic metric quad flat pack, MQFP )、 薄型四面扁平封裝（thin quad flat pack，TQFP)、小外形 積體電路（small outline integrated circuit, SOIC )、縮小外 形封裝（shrink small outline package，SSOP)、薄型小外 形封裝（thin small outline package, TSOP)、系統級封裝 (system-in package, SIP)、多晶片封裝（multi-chip package， MCP)、晶圓級製造封裝（wafer_ievei fabricate(j package, WFP)、晶圓級處理堆疊封裝（wafer_level processed stack package，WSP)等封裝來進行安置。 雖然本發明已以實施例揭露如上，然而容易理解的 是’在不脫離後附之申請專利範圍之精神和範圍的前提 下，本文可在形式和細節上做各種更動。 【圖式簡單說明】 圖1是依照本發明之一實施例的一種半導體記憶體裝 置的方塊圖。 圖2是依照本發明之一實施例的一種半導體記憶體裝 置（諸如圖1之半導體記憶體裝置）的電路圖。 圖3是依照本發明之另一實施例的一種半導體記憶體 裝置的方塊圖。 圖4是依照本發明之另一實施例的一種半導體記憶體 裝·置的方塊圖。 圖5是依照本發明之另一實施例的一種半導體記憶體 181 201230060 TV/二。！· yii" 裝置（諸如圖4之半導體記憶體裝置）的電路圖。 圖6是依照本發明之另一實施例的一種半導體記憶體 裝置的方塊圖。 圖7是依照本發明之另一實施例的一種半導體記憶體 裝置的方塊圖。 圖8是依照本發明之另一實施例的一種半導體記憶體 裝置（諸如圖7之半導體記憶體裝置）的電路圖。 圖9是依照本發明之另一實施例的一種半導體記憶體 裝置的方塊圖。 圖10是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖11是依照本發明之另一實施例的一種半導體記憶 體裝置（諸如圖10之半導體記憶體裝置）的電路圖。 圖12是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖13是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖14是依照本發明之另一實施例的一種半導體記憶 體裝置（諸如圖13之半導體記憶體裝置）的電路圖。 圖15是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖16是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖17是依照本發明之另一實施例的一種半導體記憶 201230060 -τυ^,ο 1 JJlf 體裝置（諸如圖16之半導體記憶體裝置）的電路圖。 圖18是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖19是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖20是依照本發明之另一實施例的一種半導體記憶 體裝置（諸如圖19之半導體記憶體裝置）的電路圖。 圖21是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖22是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖23是依照本發明之另一實施例的一種半導體記憶 體裝置（諸如圖22之半導體記憶體裝置）的電路圖。 圖24是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖25是依照本發明之一實施例的一種可包含在圖1 至圖24所示之控制訊號產生單元之每個控制訊號產生單 元中的訊號產生器的電路圖。 圖26是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖27是依照本發明之另一實施例的一種半導體記憶 體裝置（諸如圖26之半導體記憶體裝置）的電路圖。 圖28是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 ：!) 183 20123006〇ι 圖29是依照本發明之另一實施例的一種半導體記憶 體裝置（諸如圖28之半導體記憶體裝置）的電路圖。 圖30是依照本發明之另一實施例的圖28之半導體記 憶體裝置的電路圖。 圖31是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖32是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖33是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖34是依照本發明之另一實施例的一種半導體記憶 體裝置的方塊圖。 圖35是依照本發明之一實施例的半導體記憶體裝置 的每個記憶胞所包含的一種垂直通道電晶體的橫剖面圖。 圖36是一種計算系統裝置的方塊圖，此計算系統裝 置包括依照本發明之一實施例的半導體記憶體裝置。 圖37是一種記憶卡的方塊圖，此記憶卡包括依照本 發明之一實施例的半導體記憶體裝置。 【主要元件符號說明】 100、200、300、400、500、600、700、800、900、 1000、1100、1200、1300、1400、1500、1600、1700、1800、 1900、2000、2100、2200、2300、2400、2600、2700、2800、 2900、3000、3100、3200、3300、3400 :半導體記憶體裝 置 184 201230060 4028lpif 110—1〜110—8、410—1〜410一8、710一1〜710—8、1010_1 〜1010_8 、 1310_1〜1310_6 、 1315一1〜1315—6 、 1610一1〜 1610—6、1615_1 〜1615一6、1910—1 〜1910一8、1915—1 〜 1915_4、2210_1 〜2210_8、2215_1 〜2215—4 :記憶胞區塊 120_1 〜120_6、420_1 〜420_6、720_1 〜720_6、1020_1 〜1020—6 、 1320_1〜1320_5 、 1325_1〜1325_4 、 1620_1〜 1620—5、1625—1 〜1625_4、1920_1 〜1920_6、1925_1 〜 1925—3、2220_1 〜2220_6、2225_1 〜2225_3 :位元線感測 •放大器 130_1 〜130_8、430_1 〜430_8、730_1 〜730_8、1030—1 〜1030 8、1330 1〜1330 6、1630 1〜1630 6、1930 1〜 —· — — — — _ 1930_8、2230_1 〜2230_8 :連接單元 150 1 〜150 3、450 1 〜450 3、750 1 〜750 3、1050 1 一 一 一 一 一 一 一 〜1050_3、1350_1 〜1350_3、16501 〜1650—3、1950_1〜 1950_3、2250_1〜2250_3、CON_GEN :控制訊號產生單 元 φ 2500:訊號產生器 2510、2673、2773 1、2773 2、2873、2973 1、2973 2、 — — — _ 3073_1、3073_2 :解碼單元 2530、2550、2570 :電壓控制器 2610 1 〜2610 4 、 2710 1 〜2710 4 、 2810 1 〜 — — — — _ 2810_4、2910_1 〜2910_4、3010_1 〜3010_4 :記憶胞陣列 2630 1 〜2630 3 、 2730 1 〜2730 3 、 2830 1 〜 — — — — 2830_3、2930—1 〜2930—3、3030-1 〜3030—3 :次級字元線 185 201230060 ^yj^o ipif 驅動器區域 2650_1 〜2650—3 、 2660_1 〜2660—6 、 2750—1 〜 2750—6、2760_1 〜2760_12、2850—1 〜2850_3、2860_1〜 2860—3、2950_1 〜2950_6、2960_1 〜2960—6、3050_1 〜 3050_6、3060_1 〜3060_6、SWD卜 SWD2 :次級字元線驅 動器 2670、2770_1、2770—2、2870、2970」、2970—2、 3070_1、3070_2 :驅動訊號產生單元 2675_1 〜2675_3、2775—11 〜2775_13、2775_21 〜 2775_23 、 2875_1〜2875—3 、 2975_11〜2975_13 、 2975—21 〜2975_23、3075_11 〜3075_13、3075_21 〜3075_23 :訊號 產生單元 3510 :半導體基板 3540、WL :字元線 3550、3560 :層間絕緣層 3600 :計算系統裝置 3610 :記憶體系統裝置 3611、 3710 :記憶體裝置 3612、 3720 :記憶體控制器 3620 :電源供應裝置 3630 :微處理器 3640 :隨機存取記憶體 3650 :使用者介面 3660、3726 :匯流排 186 201230060 4UZ«lpif 3700 :記憶卡 3721 :同步隨機存取記憶體 3722 :中央處理單元 3723 :主機介面 3724 :錯誤校正碼 3725 :記憶體介面 BL11 〜BL18、BL21 〜BL28、BL31 〜BL36、GBL1 〜 GBL8 :位元線 零 C:通道區 CON_ll 〜CON_13、CON_21 〜CON一23、CON、 PRECHB、NWEB、PXiDO〜PXiD3、PXiBO〜PXiB3、PXiO 〜PXi3 :訊號 D :汲極區 G :閘極 GBL1〜GBL8 :總位元線 IC1、IC2 :反相器鏈 • MCI、MC2、MC3 :記憶胞 PI、P2、N1 :電晶體 RA、RAD :列位址 S ·源極區 SL1〜SL8 :屏蔽線 SMCB1、SMCB2 :區域 SW1、SW2 :開關單元 SWL1〜SWL16 :次級字元線 187 201230060, ιριϊ VI、V2、V3 :電壓
188

Claims (1)

  1. 201230060 4028lpif 七、申請專利範圍： 1. 一種半導體記憶體裝置，包括： 多個記憶胞區塊，所述多個記憶胞區塊之每個記憶胞 區塊具有第一區域和第二區域，所述第一區域包括連接到 第一位元線的第一記憶胞’且所述第二區域包括連接到第 二位元線的第二記憶胞；
    多個位元線感測放大器，所述多個位元線感測放大器 之每個位元線感測放大器連接到所述多個記憶胞區塊當中 的對應的記憶胞區塊的所述第一記憶胞或所述第二記憶 胞；以及 多個連接單元，所述多個連接單元之每個連接單元經 配置以基於第一控制訊號來選擇性地將所述第一位元線連 接到對應的位元線感測放大器，且基於第二控制訊號來選 擇性地將所述第二位元線經由對應的總位元線而連接到對 應的位元線感測放大器，其中 所述多個記憶胞區塊之每個記憶胞區塊的所述 第一區域和所述第二區域在第一方向上相互交叉，以 及 所述多個記憶胞區塊之每個記憶胞區塊的所: 第-區域和所述第二區域在第二方向上相鄰而排列 置 置 2.如申請專鄉圍第1項所述之半導體記憶IT ί中—方向不平行於所述第二方向。 二專利範圍第1項所述之半導體記憶體 ”中所述第-方向垂直於所述第二方向。 189 201230060 4.如申請專利範圍第i項所述之半導體記憶體農 置，其中所述第一方向是行方向，且所述第二方向是列方 向。 5·如申請專利範圍帛i項所述之半導體記憶 置，更包括： 多條第-位元線和多條第二位元線，其作為局部位元 線，其中 多條總位元線之間的間距是所述局部位元線之 間的間距的約兩倍。 ’ 6·如申請專利範圍第1項所述之半導體記憶體裝 置，其中所述總位元線位於第一位元線與在所述第一方向 上相鄰的第二位元線之間的位置所對應的位置處。 7.如申請專利範圍第〗項所狀半導體記憶體裝 置，其中所述總位元線是金屬線。 署，8审^申請專利範圍第1項所述之半導體記憶體裝 置’更S»招τ · 至少-健飽隨赵單元，其她置以基於列位址 生所述第-控制訊號和所述第二控制訊號。 置，㈣圍第8項所述之半導體記憶體裝 訊號產生單元更經配置以 八有弟電Μ的所边第一控制訊號， 生且未連接到對應的第-記憶胞時，產 八有第一電£的所述第—控制訊號， 190 201230060 4028 lpif 當被啟用的字兀線連接到對應的第二記憶胞時，產生 具有所述第/電壓的所述第二控制訊號，以及 當被啟用的字元線未連接到對應的第二記憶胞時，產 生具有所述第二電壓的所述第二控制訊號。 10.如申請專利範圍第9項所述之半導體記憶體裴 置，其中所述多個連接單元之每個連接單元更經配置以 將所述第一位元線連接到對應的位元線感測放大器 以回應於具有所述第一電壓的所述第一控制訊號， 使所述第一位元線與對應的位元線感測放大器之間 斷開連接以回應於具有所述第二電壓的所述第一控制訊 號， 將所述第一位元線經由對應的總位元線而連接到對 應的位元線感測放大器以回應於具有所述第一電壓的所述 第二控制訊號，以及 使所述第一位元線和對應的位元線感測放大器之一 與對應的總位元線之間斷開連接以回應於具有所述第二電 壓的所述第二控制訊號。 如申請專利範圍第1〇項所述之半導體記憶體裝 作配置’當輯半導航鍾裝置執行預充電操 的所j述至少—個控制訊號產生單元產生具有第三電壓 π延弟一控制訊號和所述第二控制訊號。 置，如申請專利範圍第11項所述之半導體記憶體裝 :所述第一電壓高於所述第二電壓和所述第三電 且所述第三雠高於所述第二電麼。 191 201230060 4UZ»lpif 置，請專職^第8項所述之半導體記憶體裝 ill述至少一個控制訊號產生單元包括： 訊號或戶；訊’所其f配置以產生所述第-控制 弟二控制讯唬，所述至少一個訊號產生器包括， ，馬單元，其經配置以藉由對所述列位址進行解 碼來產生解碼列位址，
    第一電壓控制器，其經配置以基於所述解碼列位 址來對所述第一控制訊號或所述第二控制訊號進行控 制’使其具有所述第一電壓， 第一電壓控制器，其經配置以基於所述解碼列位 址來對所述第-控制訊號或所述第二控制訊號進行控 制，使其具有所述第二電壓，以及 第二電壓控制器，經配置，當所述半導體記憶體 裝置執行預充電操作時，所述第三電壓控制器對述 第-控制訊號或所述第二控制訊號進行 有所述第應於被啟用的預充電啟用訊號。
    14.如申請專利朗第1項所述之半導體記憶體裝 置，更包括： 至少一條屏蔽線，其介於在所述第一方向上相鄰的總 位元線之間，所述至少一條屏蔽線保持恒定的電壓位準。 15. 如申請專利範圍第14項所述之半導體記憶體裝 置，其中所述至少一條屏蔽線保持接地電壓位準。 16. 如申凊專利範圍第1項所述之半導體記憶體裝 置，其中所述多個連接單元之每個連接單元包括： 192 201230060 Hu^oipif 第-開關單元，其經配置以基於所述第 選擇性地將所述第—位樣連接到對應的位⑽】測放大 器；以及 第-開關單元，其經配置以基於所述第二控制訊號來 選擇性地將所述第二位元線連接到所述總位元線。 17.如申請專利範圍第16項所述 置，其中所述第—開關單元介於對應的位元==
    與對應的5己憶龜塊之間，且所述第二開關單尬於盘對 應的記憶胞區塊之中心相對應的位置處。 八 二·如申凊專利範圍第16項所述之半導體記憶體裝 置，其中所述第一開關單元包括， 第一電晶體，其具有第一閘極、第一端子以及第二端 子，其中 〇所过^第閘極經配置以接收所述第一控制訊 號所述第^子連接到所述第一位元線，且所述第 二端子連接到對應的位元線制放Α||，以及 所述第二開關單元包括， 〃 第^一電晶體’其呈右莖-P弓士t /、有弟一閘極、第二端子以及第四端 所述第二間極經配置以接收所述第二控制訊 號，所述第三端子連接到所述第二位元線，且所述第 四端子連接到所述總位元線。 請專利範圍第16項所述之半導體記憶 193 201230060, I pil 其介於在所述第-方向上相鄰的總 t 條屏蔽線保持恒定的電壓位準。 20.如申=專利範圍第}項所述 置，其中所述多個連接單元之每個連接單元=裝 第一開關單元，其纟纟g£胃u # 雜㈣㈣Μ /置基所述第-控制訊號來 -元線連接到對應的位元線感測放大 其經配置以基於所述第二控制訊號來 S性地將對應的位元線感測放大器連接到所述總位元 置，5中:斤: = 乾圍第20項所述之半導體記憶體裝 八中斤衫單元和所述第 的位元線感測放大器與對應的記憶胞區塊之Γ 置 = Ϊ專利範圍第2〇項所述之半導體記憶體裝 其中所述第一開關單元包括， 子 ^電晶體，其具有第—閘極、第-端子以及第二端 具Τ β所述第一閘極經配置以接收所述第一控制訊 號/斤述第一端子連接到所述第一位元線，且所述第 -端子連接到對應的位元 所述第二開關單元包括， 以及 子，t電晶體’其具有第二間極、第三端子以及第四端 斤述第一閘極經配置以接收所述第二控制訊號，所述 194 201230060 4UZ8ipif 第二端子連接到所述總位元線，且所述第四端子連接到對 應的位元線感測放大器。 23. 如申請專利範圍第2〇項所述之半導體記憶體裴 置，更包括： ~ 至少一條屏蔽線，其介於在所述第一方向上相鄰的總 位元線之間’所述至少一條屏蔽線保持恒定的電壓位準。 24. 如申请專利範圍第丨項所述之半導體記憶體骏 φ 置，其中所述半導體記憶體裝置具有開放式位元線架構， 且所述多個位元線感測放大器之每個位元線感測放大器包 括， 输入端子，其經配置以連接到在某一方向上與所述位 元線感測放大器相鄰的記憶胞區塊的所述總位元線或所述 第一位元線，以及 反向輸入端子，其經配置以連接到在相反方向上與所 述位元線感測放大器相鄰的記憶胞區塊的所述總位元線或 所述第一位元線。 • 25.如申請專利範圍第1項所述之半導體記憶體裳 置’其中所述半導體記憶體裝置具有折疊式位元線架構7 且所述多個位元線感測放大器之每個位元線感測放大器包 括， 第一輸入端子’其經配置以連接到在某一方向上與所 述位元線感測放大器相鄰的記憶胞區塊的所述總位元線或 所述第一位元線，以及 反向輸入端子’其經配置以連接到與所述位元線感測 195 201230060. 放大器相鄰的圮憶胞區塊的所述總位元線和所述第一位元 線當中的未連接到所述第一輸入端子的位元線。 26. 如申請專利範圍第25項所述之半導體記憶體裝 置，其中所述多個位元線感測放大器之每個位元線感測放 大器更包括： 第二輸入端子，其經配置以連接到在相反方向上與所 述位元線感/則放大器相鄰的記憶胞區塊的所述總位元線或 所述第一位元線；以及 第二反向輸入端子，其經配置以連接到與所述位元線 感測放大器相鄰的所述記憶胞區塊的所述總位元線和所述 第一位元線當中的未連接到所述第二輸入端子的位元線。 27. 如申請專利範圍第1項所述之半導體記憶體裝 置，其中所述第一記憶胞和所述第二記憶胞之每個記憶胞 包括垂直通道電晶體。 28. 如申請專利範圍第1項所述之半導體記憶體裝 置，更包括： 多個記憶胞陣列，所述多個記憶胞陣列之每個記憶胞 陣列包括所述多個記憶胞區塊當中的至少一個記憶胞區 塊； 多個次級字元線驅動器區域，其介於所述多個記憶胞 陣列之間； 多個第一次級字元線驅動器，所述多個第一次級字元 線驅動器之每個第一次级字元線驅動器經配置以基於主字 元線訊號來將對應的第一驅動訊號或接地電壓施加在對應 196 201230060 4U281pif 的人，予元線的第—端；以及 = ^第二次級字元線驅動器，所述多個第二次級字元 的^ ^之每個第二次級字元線驅動11經配置以基於對應 “驅動訊號來選擇性地將所述接地電壓施加在對應的 •人級予元線的第二端，豆中
    。，第次級字元線驅動器和第二次級字元線驅動 ，形成在所述多個次級字元線驅動器區域當中的一個 次級字元線驅動器區域中，其中與所述第二次級 字70線驅動器相連接的次級字元線不同於與所述第一 次級字元線相連接的次級字元線。 29·如申請專利範圍第28項所述之半導體記憶體装 f，其中連接到所述第一次級字元線驅動器區域中的所述 第一次級字元線驅動器的所述次級字元線與連接到所述第 -欠級字το線驅動器區域中的所述第二次級字元線驅動器 的所述次級字元線相鄰。 3〇.如申請專利範圍第28項所述之半導體記憶體裝 f 中連接到同一條次級字元線的第一次級字元線驅動 器和第二次級字元線驅動器位於不同的次級字元線驅 區域中。 裔 31.如申請專利範圍第28項所述之半導體記憶體裝 ^ ’其中所述多個第一次級字元線驅動器之每個第一次級 字元線驅動器包括， 第電晶體’其具有第一閘極、第一端子以及第二端 子，其中 197 201230060 ^fUZOipif 所述第一閘極經配置以接收所述主字元線訊 號，所述第一端子經配置以接收對應的第一驅動訊 號，以及所述第二端子連接到對應的次級字元線的第 一端，以及 第二電晶體，其具有第二閘極、第三端子以及第 四端子，其中 所述第二閘極經配置以接收所述主字元線訊 號，所述第三端子經配置以接收所述接地電壓，以及 所述第四端子連接到所述第一電晶體的所述第二端和 對應的次級字元線的所述第一端，以及 所述多個第二次級字元線驅動器之每個第二次級 字元線驅動器包括， 第三電晶體，其具有第三閘極、第五端子以及第六端 子，其中 所述第三閘極經配置以接收對應的第二驅動訊 號，所述第五端子經配置以接收所述接地電壓，且所 述第六端子連接到對應的次級字元線的第二端。 32. 如申請專利範圍第28項所述之半導體記憶體裝 置，其中所述多條次級字元線的第二端經由所述多個第二 次級字元線驅動器而相互連接。 33. 如申請專利範圍第32項所述之半導體記憶體裝 置，其中所述多個第二次級字元線驅動器之每個第二次級 字元線驅動器包括至少一個電晶體，所述至少一個電晶體 具有閘極、第一端子以及第二端子，其中 198 201230060 4U281pif 所述閘極經配置以接收對應的第二驅動訊號’所 ^第一端子經配置以接收所述接地電壓，且所述第二 端子連接到對應的次級字元線的第二端子。 34. 如申請專利範圍第28項所述之半導體記憶體裝 置八中所述多條次級字元線的第一端經由所述多個詞義 次級字元線驅動器而相互連接。
    35. 如申請專利範圍第28項所述之半導體記憶體裝 置，更包括： 至少一個驅動訊號產生單元，其經配置以基於列位址 來產生所述第-,轉訊號和所述第二驅動訊號。 36·如申凊專利範圍第35項所述之半導體記憶體裝 ^哲其中所述至少—個驅動訊號產生單元經配置以將對應 =第一驅動訊號提供給對應的第一次級字元線驅動器，且 丄的第二驅動訊號提供給對應的第-次級字元線驅動 :ft!!次級字元線驅動器區域中的對應的第二次級字元 綠驅動益。 署甘士如申。月專利範圍第35項所述之半導體記憶體裝 ^中所述至少—個驅動訊號產生單元之每個驅動訊號 早，配置以產生所逃第—驅動訊號和所述第二驅動 =動同一條次級字元線的所述第-次級字元 -驅動；二2一次級字元線驅動器分別接收的所述第 第二驅動訊號具有不同的邏輯狀態。 置，1中概圍第35項所述之半導體記憶體裝 八中所述至>、一個驅動訊號產生單元包括： 199 201230060 4UZ8ipif 解碼單元，其經配置以基於所述列位絲產生第一炎 考驅動訊號和第二參考驅動訊號；以及 多 至少一個訊號產生單元，其經配置以基於所述第—爰 考驅動訊號和所述第二參考驅動訊號來輸出所述第二 訊號和所述第二驅動訊號。 置，Γ中=專利範圍第38項所述之半導體記憶體裝 置，其中所述至少一個訊號產生單元包括： 第一反相器鏈，其經配置以對所述第一參考驅
    t逃第二參考_訊號進行反相，且輸㈣ 動 矾號；以及 他切 第二反相器鏈，其經配置以對 S述第二參考驅動訊號進行反相，且輸出所3= 置，圍第28項所述之半導敎憶體裝 多個電壓ΐ驅動對應的次級字元線的所述 動哭、凡、驅動益分別所在的所述次級字元線驅
    個Ϊ:-欠級:形J的所述多個第二次級字元線驅動器之每 號以所述接動11經配置以基於對應的第二驅動訊 電壓來驅動對應的次級字元線。 元線驅動哭！驅動訊號’被對應的第-次級字 的字刪二端所連接 42.種半導體記憶體裝置，包括： 200 201230060 4028 lpif 多個第一記憶胞區塊，所述多個第一記憶胞區塊之每 個第一記憶胞區塊具有第一區域和第二區域，所述第一區 域包括連接到第一位元線的第一記憶胞’且所述第二區域 包括連接到第二位元線的第二記憶胞；
    多個第二記憶胞區塊，所述多個第二記憶胞區塊之每 個第二記憶胞區塊包括連接到第三位元線的第三記憶胞； 多個第一位元線感測放大器，所述多個第一位元線感 測放大器之每個第一位元線感測放大器經配置以連接到所 述多個第一記憶胞區塊當中的對應的第一記憶胞區塊的所 述第一記憶胞或所述第二記憶胞； 至少一個第二位元線感測放大器，其經配置以連接到 所述多個第二記憶胞區塊當中的對應的第二記憶胞區塊的 所述第三記憶胞；以及 多個連接單元，所述多個連接單元之每個連接單元經 配置以基於第一控制訊號來選擇性地將所述第一位元線連 的第一位元線感測放大器，且基於第二控制訊號 到對库的^將所述第二位70線經由對應的總位元線而連接 f…的第一位元線感測放大器，其中 所述多個第-記憶胞區塊的至少其中之一和所 相胞區塊的至少其中之—在第一方向上 申請專利範㈣42項 置’其中所述多個第一記憶胞區;导=巧 的所述第-區域和所述第二區域在 201 201230060 ^υ/δίρΐτ 所述第二方向不平行於所述第一方向。 置，：中專43項所述之半導體記憶體裝 罝八中所述第一方向垂直於所述第二方向。衣 45.如申請專利範圍第43項所述之半導體記 =其中所述第-方向是行方向，且所述第二方向^列^
    置，二如^^範㈣42項所述之半導體記憶體絮 ^ 中，右多條第―位元線、多條第二位元線以 第二位⑽是局部位元線，則多條齡it線之間的間^ 所述局部位元線之間的間距的約三倍或四倍。 巧 47. 如申料·，42項所叙半導體記憶 置，其中所述總位元線位於第一位元線和在所述第—方虎 上與所述第-位元線相鄰的第二位元線之間的第—: 對應的位置處。 ^ 48. 如申請專利範圍第42項所述之半導體記憶體 置其中所述總位元線是金屬線。
    49. 如申清專利範圍第42項所述之半導體記憶體 置’更包括： 〜Χ 至少一個控制訊號產生單元，其經配置以基於列位址 來產生所述第一控制訊號和所述第二控制訊號。 50·如申請專利範圍第49項所述之半導體記憶體装 置’其中所述至少一個控制訊號產生單元更經配置以 當被啟用的字元線連接到對應的第一記憶胞時，產生 具有第一電壓的所述第一控制訊號， 202 201230060 當被敕用的子元線未連接到對應的第一記憶胞時，產 生具有第二電壓的所述第一控制訊號， 當被啟用的子元線連接到對應的第二記憶胞時，產生 具有所述第一電壓的所述第二控制訊號，以及 當被啟用的字元線未連接到對應的第二記憶胞時，產 生具有户斤述第二電壓的所述第二控制訊號。
    51.如申請專利範圍第50項所述之半導體纪情體裝 置，其中所述多個連接單元之每個連接單元更經配^以 將所述第一位元線連接到對應的第一位元線感測放 大器以回應於具有所述第一電壓的所述第—控制訊號， 使所述第-位元線與對應的第—位元線感測放b大器 之間斷開連接以回應於具有所述第二電壓的所述栌 訊號， 二 將所述第二位元線經由制的總位元線而連接到對 應的第-位兀線感測放大器以回應於 所述第二控制訊號，以& 4弟耻的 使所述第二位元線和對應的第—位 ，的總位元線之間斷開連接以回應於 一電壓的所述第二控制訊號。 第 置，i2中圍第、51項所述之半導體記憶體裝 作時一、工己置，§所述半導體記憶體裝置執行預充電摔 :mr個控制訊號產生單元產生== 斤，第-控制訊號和所述第二控制訊號。 3.如申請專魏@第52項所述之半導體記憶體裝 203 201230060 置其中所述第-電虔面於所述第二電屢和所述第三 壓，且所述第三電壓高於所述第二電壓。 — ^如申請專纖圍第49項所述之半導體記憶體裝 ^其^所述至少—個控制訊號產生單元包括至少一個訊 ^產生$，其經配置以產生所述第—控制訊號或所述第二 控制訊號，且所述至少—個訊號產生器包括， 解碼2元’其經配置以藉由對列位址進行解碼來產生 對所其經配置喊於所述解碼列位址來 具有所述^電壓^所4第二控制訊號進行控制，使其 對所’、其經配置以基於所述解碼列位址來 具有;述第述第二控制訊號進行控制，使其 執行所：置電=半導體記憶體裝置 =電啟用訊號來對所述第i制婦二ir== 進行控制，使其具有所述第三電壓。第—控制減 置，【包:申請專利範圍第42項所述之半導體記憶體裝 至少一條屏蔽線，其介於扃 位元線之間，所述至少一彳各思；l _向上相鄰的總 56.如申請專利範^屏蔽f保持缺的電壓位準。 置’其中所述至少一條屏蔽線保;寺==記憶體裝 204 201230060 4028lpif 57.如申料利翻第42項所述之轉體記憶體裝 置，其令所述多個連接單元之每個連接單元包括. 第-開關單元，其經配置以基於所述第—控制訊號來 選擇性地將所述第一位元線連接到對應的第一位元線感測 放大器；以及 ~ 第二開關單元’其經配置以基於所述第二控制訊號來 選擇性地將所述第二位元線連接到與對應的第—位元線感 測放大器相連接的所述總位元線。 58. 如申請專利範圍第57項所述之半 ^裝 置，其中所述第一開關單元介於對應的第一位元線^測放 大器與對應的第一記憶胞區塊之間，且所述第二開關單元 位於與對應的第-記憶胞區塊之中心相對應的位置處。 59. 如申請專利範圍第57項所述之半導體記憶體裝 置，其中所述第一開關單元包括， 第一電晶體，其具有第一閘極、第—端子以及第二端 子，其中 所述第一閘極經配置以接收所述第一控制訊 说’所述第一端子連接到所述第一位元線，且所述第 二端子連接到對應的第一位元線感測放大器，以及 所述第二開關單元包括， 第一電晶體，其具有第二閘極、第三端子以及第四端 子，其中 所述第一間極經配置以接收所述第二控制訊 號所述第三端子連接到所述第二位元線，且所述第 205 201230060 4U28ipif 四端子連接到所述總位元線。 60. 如申請專利範圍第57項所述之半導體記憶體裝 置，更包括·’ 至少-條屏蔽線，其介於在所述第—方向上相鄰的總 位於線之間，所述至少一條屏蔽線保持恒定的電壓位準。 61. 如申請專利範圍第42項所述之半導體記憶體裝 置，其t所述多個連接單元之每個連接單元包括·· 第-開關單元，其經配置以基於所述第一控制訊號來 選擇性地將所述第-位元線連接到對應的第一位元線感測 · 放大器；以及 第二開關單元’其經配置以基於所述第二控制訊號來 選擇性地將對應的第一位元線感測放大器連接到與所述第 二位元線相連接的所述總位元線。 62. 如申請專利範圍第61項所述之半導體呓體裝 置，其中所述第一開關單元和所述第二開關單元介^對應 的第一位元線感測放大器與對應的第一記憶胞區塊之間。 63. 如申請專利範圍第61項所述之半導體記憶體裝 修 置，其中所述第一開關單元包括， 第-電晶體’其具有第-閘極、第一端子以及第二端 子，其中 所述第一閘極經配置以接收所述第一控制訊 號，所述第一端子連接到所述第一位元線，且所述第 二端子連接到對應的第一位元線感測放大器，以及 所述第二開關單元包括， 206 201230060 4U281pif ^電晶體’其具有第二閘極、第三端子以及第四端 千’具中 所述第二閘極經配置以接收所述第二控制訊 Γ ’所述第二端子連接到所述總位元線，且所述第四 编子連接到對應的第一位元線感測放大器。 64. =請專利範圍第61項職之半導體記憶體裝
    _至少一條屏蔽線，其介於在所述第-方向上相鄰的總 元線之間戶斤述至少一條屏蔽線保持恒定的電壓位準。 65. 如申請專利輯圍第μ項所述之半導體記憶體裝 置’其中所述半導體記憶體裝置具有開放式位it線架構，、 且所述多個第-位元線感測放大器之每個第—位元 放大器包括， 〜、 輸入端子，其經配置以連接到在某一方向上與所述第 —位兀線感測放大器相鄰的第一記憶胞區塊的所述總位元 線或所述第一位元線，以及 、★反向輸入端子，其經配置以連接到在相反方向上與所 述第一位元線感測放大器相鄰的第一記憶胞區塊的所述總 位元線或所述第一位元線，以及 所述多個第二位元線感測放大器之每個第二位元線感測放 大器包括， 輪入端子，其經配置以連接到在某一方向上與所述第 二位元線感測放大器相鄰的第二記憶胞區塊的所述第三位 元線，以及 207 201230060 1 pif 反向輸入端子，其經配置以連接到在相反方向上 述第-位元線感測放大器相鄰的第二記憶胞區塊述 三位元線。 乐 66.如申請專利範圍第π項所述之半導體記憶體裳 置，其t所述半導體記憶體裝置具有折疊式位元 广 且所述多個第-位元線感測放大器之每個第—位元線感測 放大器包括，
    第一輸入端子，其經配置以連接到在某一方向上與所 述第一位元線感測放大器相鄰的第一記憶胞區塊的所述總 位元線或所述第一位元線，以及 第一反向輸入端子’其經配置以連接到另一條未與所 述第一輸入端子相連接的位元線，以及 所述多個第二位元線感測放大器之每個第二位元線感測放 大器包括， 第輸入4子’其經配置以連接到在某一方向上與所 述第二位元線感測放大器相鄰的第二記憶胞區塊的所述第 三位元線，以及
    第一反向輸入端子，其經配置以連接到在相反方向上 與所述第二位元線感測放大器相鄰的第二記憶胞區塊的所 述第三位元線。 67·如申請專利範圍第66項所述之半導體記憶體裝 置’其中所述多個第一位元線感測放大器之每個第一位元 線感測放大器包括： 第二輸入端子，其經配置以連接到在相反方向上與所 208 201230060 4028 lpif 述弟位元線感測放大器相鄰的第一記憶胞區塊的所述總 位元線或所述第一位元線；以及 第二反向輸入端子，其經配置以連接到另一條未與所 述第一輸入端子相連接的位元線，以及 所述多個第二位元線感測放大器之每個第二位元線感測放 大器包括， 第二輸入端子’其經配置以連接到在相反方向上與所 述第二位元線感測放大器相鄰的第二記憶胞區塊的所述第 三位元線，以及 第二反向輸入端子，其經配置以連接到在相反方向上 與所述第二位元線感測放大器相鄰的第二記憶胞區塊的所 述第三位元線。 68. 如申請專利範圍第42項所述之半導體記憶體裝 置’其中所述第一記憶胞和所述第二記憶胞之每個記憶胞 包括垂直通道電晶體。 69. 如申請專利範圍第42項所述之半導體記憶體敦 置’其中，連接到所述第三位元線的第三記憶胞的總數等 於連接到所述第一位元線的第一記憶胞的總數與連接到所 述第二位元線的第二記憶胞的總數之總和。 70. 如申請專利範圍第42項所述之半導體記憶體敦 置，更包括： 多個記憶胞陣列，所述多個記憶胞陣列之每個記憶胞 陣列包括所述多個第一記憶胞區塊和所述多個第二記憶胞 區塊當中的至少一個記憶胞區塊； 209 201230060 ^fUZOipif 多個次級字元線驅動器區域，其介於所述多個記憶胞 陣列之間； 多個第一次級字元線驅動器，所述多個第一次級字元 線驅動n之每個第—次級字元線驅動器經配置以基於主字 疋線訊號來將職的第i動訊號或接地€祕加在對應 的次級字元線的第一端；以及 多個第二次級字元線驅動器，所述多個第二次級字元
    =驅動$之每個第二次級字元線驅動器經配置以基於對應 A第一驅動汛號來選擇性地將所述接地電壓施加在對應的 -人級字元線的第二端，其中 所述多個第一次級字元線驅動器之一和一個第 級字元線驅動器形成在所述多個次級字元線驅動 器區域當中的—個第一次級字元線驅動器區域中，其 中與所述第一次級字元線驅動器相連接的次級字元線 不同於與所述第—次級字元線驅動器相連接的次級字 Ϊ 第
    71·如申請專利範圍第70項所述之半導體 二ί中，接到所述第—次級字S線驅動器區域中;所^ 〜:d線驅動器的所述次級字元線與連接到所述s 的所==:域中的所述第二次級字元線‘陶 第一次級字元線驅動器位於不同的次級字元線驅動' 210 201230060 4UZ»Ipif 區域中。 73_如申請專利朗第7〇項所述之半導體記憶體寒 置，其中所述多個第一次級字元線驅動器之每個第一次级 字元線驅動器包括， 第一，晶體’其具有第一閘極、第一端子以及第二端 子’所述第-閘極經配置以接收所述主字元線訊號，所述 第端子Μ配置以接收對應的第一驅動訊號，且所述第二 φ 料連接到對應的次級字元線的第一端，以及 第、一電晶體’其具有第二閘極、第三端子以及第四端 述第二閘極經配置以接收所述主字元線訊號，所述 -端子經配置以接收所述接地電壓，且所述第四端子速 接到所述第-電晶體的所述第二端子和對應的次級字元線 的所述第一端，以及 所述多個第二次級字元線驅動器之每個第二次級字元線麟 動器包括， 癱 +，第三電晶體’其具有第三閘極、第五端子以及第六端 所，第三閘極經配置以接㈣應的第二驅動訊號’戶斤 二五鸲子經配置以接收所述接地電壓，且所述第六端孑 連接到對應的次級字元線的第二端。 74·如申請專利範圍第7〇項所述之半導體記憶體浆 ，二中所述多條次級字元線的第二端經由所述多個第， 次級字元線驅動器來相互連接。 75.如申請專利範圍第74項所述之半導體記憶艨裝 置其中所述多個第二次級字元線驅動器之每個第二次级 211 201230060、 HUZ^Oipil 字元線驅動器包括： 至少一個電晶體，其具有閘極、第一端子以及第二端 子’所述閘極經配置以接收對應的第二驅動訊號，所述第 一端子經配置以接收所述接地電壓，且所述第二端子連接 到對應的次級字元線的第二端子。 76. 如申請專利範圍第7〇項所述之半導體記憶體裝 置，其中所述多條次級字元線的第一端經由所述多個第一 次級字元線驅動器來相互連接。 77. 如申請專利範圍第7〇項所述之半導體記憶體裝 馨 置，更包括： & 至少一個驅動訊號產生單元，其經配置以基於列位址 來產生所述第一驅動訊號和所述第二驅動訊號。 78. 如申请專利範圍第77項所述之半導體記憶體裝 置，其中所述至少一個驅動訊號產生單元經配置以將對應 的第一驅動訊號提供給對應的第一次級字元線驅動器，且 ，對應的第二驅動訊號提供給對應的第一次級字元線驅動 器所在的次級字元線驅動器區域中的對應的第二次級字元 參 線驅動器。 79. 如申請專利範圍第77項所述之半導體記憶體裝 置，，中所述至少-個驅動訊號產生單元之每個驅動訊號 產生單兀經配置以產生所述第一驅動訊號和所述第二驅動 訊號，使得分別提供給連接到同一條次級字元線的所述第 -次級字元線驅動器和所述第二次級字元線驅動器的所述 第-驅動減和所述第二驅動訊號具有不同的邏輯狀態。 212 201230060 4028lpif 80. 如申請專利範圍第77項所述之半導體記憶體裝 置，其中所述至少一個驅動訊號產生單元包括： 解碼單元，其經配置以基於所述列位址來產生第一象 考驅動訊號和第二參考驅動訊號；以及 至少一個訊號產生單元，其經配置以利用所述第一參 考驅動訊號和所述第二參考驅動訊號來輸出所述第一驅動 訊號和所述第二驅動訊號。 81. 如申請專利範圍第80項所述之半導體記憶體裝 置’其中所述至少一個訊號產生單元包括： 第一反相器鏈，其經配置以對所述第一參考驅動訊號 或所述第二參考驅動訊號進行反相’且輸出所述第二驅動 訊號；以及 第一反相器鏈，其經配置以對所述第一參考驅動訊號 或所述第二參考驅動訊號進行反相’且輸出所述第一驅動 訊號。 82. 如申請專利範圍第7〇項所述之半導體記憶體裝 置’其中以高電壓來驅動對應的次級字元線的所述多個第 一夂級子元線驅動器分別所在的所述次級字元線驅動器區 域中所形成的所述多個第二次級字元線驅動器之每個第二 次級字兀線驅動器經配置以基於對應的第二驅動訊號以所 述接地電壓來‘帛_對應的纽字元線。 83·如申請專利範圍第70項所述之半導體記憶體裝 置"其:被對應的第—次級字元線驅動器以高電壓來驅動 的次級字το線㈣二端所連接的第二次級字元線驅動器經 213 201230060, i μιι 配置以基於對應的第二驅動訊號而被停用。 84. —種半導體記憶體裝置，包括： 多個次級字元線驅動器區域，其位於多個記憶胞陣列 之間； 多個第一次級字元線驅動器，所述多個第一次級字元 線驅動器之每個第—次級字元線驅動器經配置以基於主字 70線訊號來將對應的第一驅動訊號或接地電壓施加在對應 的次級字元線的第一端；以及 多個第二次級字元線驅動器，所述多個第二次級字元 線驅動器之每個第二次級字元線驅動器經配置以基於對應 的第一驅動訊號來選擇性地賴述接地電壓施加在對應的 次級字元線的第二端，其中 一"所^多個第—次級字元線驅動器之一和一個第 二級^讀驅動器形成在所述多個次級字元線驅動 ^域當中的—個第-次級字元線,_H區域中，其 ^ 第人級予元線驅動器相連接的次級字元線 元線於與所述第—次級字元線驅動器相連接的次級字 置，其中連接到84摘述之半導體記憶體 第-次級字元線次級字元線驅動器區域中的所: -次級字元線驅動器:域與連接到所述: 的不同的次級字元線相鄰。、㈣第人級字元線驅動; 版如申請專利範固第84項所述之半導體記憶體』 201230060 4028 lpif 器和i 2 字元線的第—次級字元線驅動 區域中。人級字^線驅動器位於不同的次級字元線驅動器 置复由如申5青專利範圍帛84項所述之半導體記憶體裝 字元多㈣—次級字元線驅躺之每個第一次級 子70線驅動器包括，
    子，晶體’其具有第—·、第—端子以及第二端 笛-^ 閘極經配置以接收所述主字元線訊號，所述 經配置以接收對應的第一驅動訊號，且所述第二 接到對應的次級字^線的第-端；以及 「電晶體，其具有第二閘極、第三端子以及第四端 ^述第二閘_配置以接收所述主字元線訊號，所述 一鳊子經配置以接收所述接地電壓，且所述第四端孑逮 接到所述第-電晶體的所述第二端子和對應的次級字元線 的所述第一端，以及 所述多個第二次級字元線驅動器之每個第二次級字元線麟 動器包括， 第二電晶體，其具有第三閘铎、第五端子以及第六瑞 子，所述第二閘極經配置以接收對應的第二驅動訊號，所 述第五端子經配置以接收所述接地電壓，且所述第六端孑 連接到對應的次級字元線的第二端。 88·如申請專利範圍第84項所述之半導體記憶艨裴 置，其中所述多條次級字元線的第二端經由所述多個第> 次級字元線驅動器而相互連接。 215 201230060 HUZOipif 89_如申請專利範圍第88項所述之半導體記憶體裝 置，其中所述多個第二次級字元線驅動器之每個第二次級 字元線驅動器包括： 至少一個電晶體，其具有閘極、第一端子以及第二端 子，所述閘極經配置以接收對應的第二驅動訊號，所述苐 一端子經配置以接收所述接地電壓，且所述第二端子連接 到對應的次級字元線的第二端子。 90. 如申請專利範圍第84項所述之半導體記憶體裝 置，其中所述多條次級字元線的第一端經由所述多個第一 級子7G線驅動盗而相互連接。 91. 如申請專利範圍第84項所述之半導體記憶體裝 置’更包括： 至少一個驅動訊號產生單元，其經配置以基於列位址 而產生所述第一驅動訊號和所述第二驅動訊號。 92·如申請專利範圍第91項所述之半導體記憶體裝 置，其中所述至少一個驅動訊號產生單元經配置以將對應 的第一驅動訊號施加在對應的第一次級字元線驅動器，且 將對應的第二驅動訊號施加在對應的第一次級字元線驅動 器所在的次級字元線驅動器區域中的對應的第二次級字元 線驅動器。 93.如申請專利範圍第91項所述之半導體記憶體裝 置’其中所述至少一個驅動訊號產生單元之每個驅動訊號 產生單元經配置以產生所述第一驅動訊號和所述第二驅動 訊號’使得與同一條次級字元線相連接的所述第_次級字 216 201230060 ^uzsipif 元線驅動ϋ和所述第二次級字元線驅動 =一驅動訊號和所述第二鶴訊號具有不同的邏= 94.如申請專利範圍第91項所述之半導體記憶體装 置，其中所述至少一個驅動訊號產生單元包括： χ 解馬單元，其經配置以基於所述列位址來產生第一灸 考驅動訊號和第二參考驅動訊號 ;以及 至少一個訊號產生單元，其經配置以利用所述第—泉 動號和所述第二參考驅動訊號來輸出所述第一驅 訊號和所述第二驅動訊號。 =·如中請專利範圍第94項所述之半導體記憶體裝 置，，中所述至少一個訊號產生單元包括： 目f鏈’其經配置以對所述第—參考驅動訊號 或=述第二參考驅動訊親行反相，且輸出所述第二驅動 訊號，以及 第二反相器鏈，其經配置以對所述第—參考驅動訊號 =这第二參考驅動訊號進行反相，且輸出所述第一驅動 96·如申請專利範圍第84項所述之半導體記憶體襄 ^中W電壓來驅動對應的次級字元_所述多個第 =級字碰驅動H分別所在的所述次級字元線驅動器區 域中所域的職乡㈣二纽字福 字元線驅動器基於對應的第二驅動訊號二 麗來驅動對應的次級字元線。 217 201230060 97·如申請專利範圍第84項所述之半導體記憶體裝 置A其2被對應的第一次級字元線驅動器以高電壓來驅動 的次級字元線的第二端所連接的第二次級字元線驅動器基 於對應的第二驅動訊號而被停用。 98.—種半導體記憶體系統，包括： 半導體記憶體裝置；以及 ， 控制器’其經配置以控制所述半導體記憶體裝置，所 述半導體記憶體裝置包括， 多個記憶胞區塊，所述多個記憶胞區塊之每個記 憶胞區塊具有第一區域和第二區域，所述第一區域包 括連接到第一位元線的第一記憶胞，且所述第二區域 包括連接到第二位元線的第二記憶胞， 多個位元線感測放大器，所述多個位元線感測放 大器之每個位元線感測放大器經配置以連接到所述多 個記憶胞區塊當中的對應的記憶胞區塊的所述第一記 憶胞或所述第二記憶胞，以及 多個連接單元，所述多個連接單元之每個連接單 元經配置以基於第一控制訊號來選擇性地將所述第一 位元線連接到對應的位元線感測放大器，且基於第二 控制訊號來選擇性地將所述第二位元線經由對應的總 位元線而連接到對應的位元線感測放大器，其中 所述多個記憶胞區塊之每個記憶胞區塊的 所述第一區域和所述第二區域在第一方向上相互 交叉，以及 218 201230060 4028lpif 所述多個記憶胞區塊之每個記憶胞區塊的 所述第一區域和所述第二區域在第二方向上相鄰 而排列。 99.如申請專利範圍第98項所述之半導體記憶體系 統’其中所述半導體記憶體裝置更包括： 多個記憶胞陣列，所述多個記憶胞陣列之每個記憶胞 陣列包括所述多個記憶胞區塊當中的至少一個記憶胞區 塊； 多個次級字元線驅動盗區域，其介於所述多個記憶胞 陣列之間； 多個第一次級字元線驅動器，所述多個第一次級字元 線驅動器之每個第一次級字元線驅動器經配置以基於主字 元線訊號來將對應的第一驅動訊號或接地電壓施加在對應 的次級字元線的第一端；以及 多個第二次級字元線驅動器，所述多個第二次級字元 線驅動器之每個第二次級字元線驅動器經配置以基於對應 的第二驅動訊號來選擇性地將所述接地電壓施加在對應的 次級字元線的第二端，其中 所述多個第一次級字元線驅動器之一和一個第 二次級字元線驅動器形成在所述多個次級字元線驅動 器區域當中的一個次級字元線驅動器中，其中與所述 第二次級字元線驅動器相連接的次級字元線不同於與 所述第一次級子元線驅動器相連接的次級字元線。 100. —種半導體記憶體系統，包括： 219 201230060 i pjf 半導體記憶體裝置；以及 控制器，其經配置以控制所述半導體記憶體裝置，所 述半導體記憶體裝置包括， —多個第一記憶胞區塊，所述多個第一記憶胞區塊 之每個第一記憶胞區塊具有第一區域和第二區域，所 述第一區域包括連接到第一位元線的第一記憶胞，且 所述第二區域包括連接到第二位元線的第二記憶胞， 多個第二記憶胞區塊，所述多個第二記憶胞區塊 之每個第二記憶胞區塊包括連接到第三位元線的第三 記憶胞， 多個第一位元線感測放大器，所述多個第一位元 線感測放大器之每個第一位元線感測放大器經配置以 連接到所述多個第一記憶胞區塊當中的對應的第一記 憶胞區塊的所述第一記憶胞或所述第二記憶胞， 至少一個第二位元線感測放大器，其經配置以連 接到所述多個第二記憶胞區塊當中的對應的第二記憶 胞區塊的所述第三記憶胞，以及 夕個連接單元’所述多個連接單元之每個連接單 70經配置以基於第一控制訊號來選擇性地將所述第— ，元線連接到對應的第一位元線感測放大器，且基於 第二控制訊號來選擇性地將所述第二位元線經由對應 的總位元線而連接到對應的第一位元線感測放大器， 其中 ° 所述多個第一記憶胞區塊的至少其中之一 220 201230060 HUZOipif 和所述多個第二記憶胞區塊的至少其中之一在第 一方向上相互交又。 101.如申請專利範圍第100項所述之半導體記憶體 系統，其中所述半導體記憶體裝置更包括： 多個記憶胞陣列，所述多個記憶胞陣列之每個記憶胞 陣列包括所述多個第一記憶胞區塊和所述多個第二記憶胞 區塊當中的至少一個記憶胞區塊； 多個次級字元線驅動器區域’其介於所述多個記憶胞 陣列之間； 多個第一次級字元線驅動器，所述多個第一次級字元 線驅動器之每個第一次級字元線驅動器經配置以基於主字 元線訊號來將對應的第一驅動訊號或接地電壓施加在對應 的次級字元線的第一端；以及 多個第二次級字元線驅動器，所述多個第二次級字元 線驅動器之每個第二次級字元線驅動器經配置以基於對應 的第二驅動訊號來選擇性地將所述接地電壓施加在對應的 次級字元線的第二端，其中 所述多個第一次級字元線驅動器之一和一個第 二次級字元線驅動器形成在所述多個次級字元線驅動 器區域當中的一個次級字元線驅動器區域中，其中與 所述第二次級字元線驅動器相連接的次級字元線不同 於與所述第一次級字元線驅動器相連接的次級字元 線。 102· —種半導體記憶體系統，包括： 221 201230060 nuz.o ipif 半導體記憶體裝置；以及 控制器，其經配置以控制所述半導體記憶體裝置，所 述半導體記憶體裝置包括， 多個次級字元線驅動器區域’其介於多個記憶胞 陣列之間， —多個第一次級字元線驅動器，所述多個第一次級 字元線驅動器之每個第一次級字元線驅動器經配置以 ，於主字元線訊號來將對應的第一驅動訊號或接地電 壓施加在對應的次級字元線的第一端，以及 ^多個第二次級字元線驅動器，所述多個第二次級 字元線驅動器之每個第二次級字元線驅動器經配置以 基於對應的第二驅動訊號來選擇性地將所述接地電壓 施加在對應的次級字元線的第二端，其中 所述户個第-次級字元線驅動器之一和一個 二次級字元_㈣形成在所衫個次級字元線驅 裔區域當中的-個次級字元線驅動器區域中， η級字元線驅動器相連接的次級字元線 ^與所述第—纽字元線驅動㈣連接的次級字 線。 103，一種半導體記憶體裝置，包括. 區域 所、,、ΐ!、一個胞區塊’其具有第一區域和第--述第一區域包括至> 一個連接到第一 胞，Β抓、+.贫-卩德07紅Ε 線的第一 S己憶 以及
    記憶 I: 個連接到第二位元線的第 222 201230060 王：>， 選擇性地蔣二?1 :其經配置以基於第一控制訊號來 器，且她置狀=讀連接簡應的位元線感測放大 你-ΐ丄弟二控制訊號來選擇性地將所述第二 大=、㈣對應的總位元線而連接到對應的餘線感測放 裝置，專利圍第103項所述之半導體記憶體
    ^ F4述多個記憶胞區塊之每個記憶胞區塊的所述 第二區域在第一方向上相互交叉，且所述 第二每個記憶胞區塊的所述第-區域和所述 一&域在第二方向上相鄰而排列。 105.—種半導體記憶體裝置，包括： 所個記憶胞區塊，其具有第—區域和第二區域， 胞，且所:ί包以::連接f第一位元線的第-記憶 二記憶胞域包括至少-個連接到第二位元線的第 測放位元線麵放Ait，所駐少—個位元線感 :,态厶由所述第一位元線而連接到所述至少一個第一 =t讀由所述第二位元線和對應的總位元線而連接 到所述至少—個第二記憶胞。 裝置=包如括申請專利範圍第105項所述之半導體記憶體 撰摆⑯個連接單$，魏配置以基於帛—㈣訊號來 π將所述第一位元線連接到所述至少"'個位元線感 、益且經配置以基於第二控制訊號來選擇性地將所 223 I) 201230060 A \J^L 述第二位元線經由對應的總位元線而連接到所述至少一個 位元線感測放大器。 1〇7·如申請專利範圍第1〇5項所述之半導體記憶體 ί巾所料個記憶胞區塊之每個記憶胞區塊的所述 區V和所述第二區域在第—方向上相互交又，且所述 塊之每個記憶胞區塊的所述第-區域和所述 第-&域在第二方向上相鄰而排列。w
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