TWI398874B - 具有單端感測放大器之半導體裝置 - Google Patents

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Description

具有單端感測放大器之半導體裝置
本發明係關於用於半導體裝置中的感測電路，尤有關於適合對構成感測電路的MOS電晶體中閾值電壓的溫度相依性進行補償的感測電路、感測電路的溫度補償方法、以及資料處理系統。
眾所周知的是，用於半導體裝置中的MOS電晶體中的閾值電壓通常隨著溫度而變化，並且電路的溫度裕度(margin)因而降低。因此之前已經提出許多技術來補償這樣的溫度相依性。
例如，日本公開專利公報第S58-168310號中揭露的技術係關於一種MOS靜態記憶體中的感測放大器電路，且利用差分放大器，藉由根據溫度來變化差分放大器的輸出位準，感測放大器電路的輸出緩衝器的導通輸出位準(on output level)得以穩定。
日本公開專利公報第2000-307391號中揭露的技術係關於對電壓比較器的輸入閾值的控制。所揭露的電壓比較器包含PMOS電晶體和兩個NMOS電晶體，其中，在該PMOS電晶體中，信號輸入至閘極，汲極連接至電源並且源極連接至輸出線；該兩個NMOS電晶體串聯連接在輸出線和接地之間，其中，NMOS電晶體按列配置，信號被輸入至串聯連接的一個NMOS電晶體的閘極，固定的控制電壓輸入至另一NMOS電晶體的閘極。此技術強調的事實是，MOS電晶體的電導只與閘極電壓相關，假設上述的電路是由電阻器配置的等效電路，並且該電路嘗試藉由調節供應至每個MOS電晶體單獨的閘極電壓和變化電導來控制電壓比較器的輸入閾值。
圖19為顯示在具有分級位元線結構(hierarchical bit line)的DRAM使用的感測電路中沒有施加溫度補償的情況下，MOS電晶體的閾值電壓分佈，即製造變化的允許範圍的圖式。縱軸表示電壓，左側的條狀圖表示當電源電位VDD是1V時的記憶體單元節點的電位。位元線預充電電位被設置為0V。
在DRAM中通常的情況是，1V的高資料和0V的低資料被寫入至記憶體單元節點中，但是由於漏電(leakage)、不充分的寫入等導致發生損耗。在該示例中，由於損耗，導致高資料是0.7V且低資料是0.2V。當字元線(word line)為高時，記憶體單元被選中，藉由位元線寄存電容器Cb和記憶體單元的電容器Cs之間的電荷轉移，信號電壓被讀取至位元線。在位元線中出現的讀取的信號電壓與記憶體單元節點的電壓減去轉換率Cs/(Cs+Cb)所占的部分一樣。在該示例中，轉換率是0.7。
由於在讀取過程中的雜訊，導致讀取至位元線的信號電壓進一步遭受損耗，在該示例中，高讀取信號電壓是0.45V，低讀取信號電壓是大約0.18V。該電壓差被MOS電晶體放大，並被轉換為汲極電流差，為了使全局位元線感測電路正確地確定用於全局位元線放電時間差的高或低，在高讀取電壓的下限和MOS電晶體閾值電壓分佈的上限之間、並且在低讀取電壓的上限和MOS電晶體閾值電壓分佈的下限之間必須存在確定的裕度。
如前所述，由於MOS電晶體的閾值電壓通常隨著溫度而變化，因此必須將由於製造變化而導致的閾值電壓的分佈保持為比較小，從而能夠適應由於溫度相依性而導致的變化，以保證在操作補償溫度下之上述判定裕度，其中，在該示例中，操作補償溫度在0℃和100℃之間。
然而，日本公開專利公報第S58-168310號中揭露之技術的缺陷在於：電路規模大，並且由於對每個感測放大器設置了差分放大器，導致晶片尺寸增大。此外，由於日本公開專利公報第S58-168310號的技術包含對差分放大器的增益進行調節，因此該技術不能不加修改地施加至例如由單一MOS電晶體所構成的所謂的單端感測放大器等中。
由於在日本公開專利公報第2000-307391號中揭露的技術中需要大量的MOS電晶體，因此電路規模大，晶片尺寸增大。另外，由於在將電壓施加至許多MOS電晶體的閘極的情況下進行溫度補償，因此該技術蒙受功耗增大的損失。
因此基於上述的缺點來開發本發明，且本發明的目的在於提供一種感測電路、一種用於感測電路的溫度補償方法、以及一種資料處理系統，藉以防止晶片尺寸的增大並且補償MOS電晶體的溫度相依性，同時防止功耗增大。
用於克服上述缺點的本發明包含下述的實施態樣。
(1)本發明提供了一種半導體裝置，該半導體裝置包含：感測放大器，該感測放大器包含用於放大資料信號的感測電晶體和連接至信號線的控制電晶體，感測電晶體具有與用於傳輸資料信號的信號線連接的閘電極和與輸出線連接的汲極，在資料信號傳輸至信號線之前，控制電晶體將信號線的電位控制為預定電位；內部電源電路，其連接至控制電晶體的源極或者感測電晶體的源極；以及溫度補償電路，其用於藉由控制內部電源電路的輸出電壓來補償感測電晶體的溫度相依性。
(2)本發明亦提供了一種半導體裝置，該半導體裝置包含：記憶體單元，其包含用於儲存資訊的儲存元件和用於選擇儲存元件的選擇電晶體；位元線，其連接至記憶體單元；感測放大器，其包含用於讀取位元線上的資料的感測電晶體和與位元線連接的控制電晶體，感測電晶體具有與位元線連接的閘極和與輸出線連接的汲極，控制電晶體在資訊從記憶體單元讀取出至位元線之前，將位元線的電位控制為預定電位；內部電源電路，其連接至控制電晶體的源極或者感測電晶體的源極；以及溫度補償電路，其由場效電晶體所構成，用於藉由控制內部電源電路的輸出電壓來補償感測電晶體的溫度相依性。
(3)本發明亦提供了一種半導體裝置，該半導體裝置包含：記憶體單元，其包含用於儲存電荷的電容器和用於選擇電容器的選擇電晶體；位元線，其連接至記憶體單元；感測放大器，其包含用於讀取位元線上的資料的感測電晶體和與位元線連接的控制電晶體，其中，感測電晶體用作由場效電晶體所構成的單端感測放大器，感測電晶體具有與位元線連接的閘極和與輸出線連接的汲極，控制電晶體在資訊從記憶體單元感測至位元線之前，將位元線的電位控制為預定電位；內部電源電路，其與感測放大器的電源連接；以及溫度補償電路，其由場效電晶體所構成，用於藉由控制內部電源電路的輸出電壓來補償感測電晶體的溫度相依性，其中，藉由輸出電壓來控制位元線的預定電壓或者感測電晶體的源極電壓。
藉由本發明，伴隨著場效電晶體的閾值電壓的溫度相依性的改變被抵消，藉以增加了感測電路的操作裕度，並且記憶體感測操作也得以穩定。換言之，從相反的觀點來看，由於可以增加在場效電晶體的製造中的變化的容許範圍，所以對於使用許多感測電路的記憶體，諸如施加了本發明的高容量DRAM，製造良率增大，製造成本也可以降低。
因為場效電晶體的溫度相依性受到監控，並且由於溫度相依性導致的變化被抵消，所以可以高精確度來補償溫度，並且上述的效果甚至可以得至進一步地增強。由於場效電晶體的製造中的變化的容許範圍也可以增大，因此還可以提供適於小型化和增大之整合度的記憶體。
由於對每個半導體晶片(每個半導體基板)安裝了溫度補償電路，因此獲得了二次效應(secondary effect)，藉以藉由對每個半導體晶片具有相同量的位準偏移，來抵消在晶片、晶圓以及批次之間的關於構成感測電路的場效電晶體的閾值電壓的變化。因此，可以提供一種包含控制器的半導體系統，該控制器用於控制半導體裝置，從而即使當在不同的條件下製造每個半導體晶片，並且感測電晶體的能力或特性變化時，或者當半導體晶片被放置在具有不同溫度條件的位置時，對於在其中安裝有複數個半導體晶片的模組(例如，多晶片封裝(MCP，Multi-Chip Package)、層疊封裝(POP，Package-On-Package)、或在其中複數個半導體晶片被分層的其他半導體裝置、或者在其中不分層地整合(例如平面封裝)複數個半導體裝置的半導體裝置)及相似物中的所有半導體晶片也具有一致的特性。
下文中，將參照附圖來詳細地描述本發明的實施例。
在此描述的實施例中的組成元件可以用現有的組成元件等來替代，包含與其他現有的組成元件的組合的各種變化也是可以的。因此，申請專利範圍中所描述之本發明的範圍不受在此描述之實施例的限制。
<實施例1>
將利用圖1至9來描述本發明的實施例1。在本實施例中，將描述的是DRAM(動態隨機存取記憶體)的示例，其與使用N通道場效電晶體(nMOS電晶體)和P通道場效電晶體(pMOS電晶體)的半導體裝置一樣具有分級位元線結構。由於在分級位元線結構的情況下可以縮短位元線的長度，因此可以增大從記憶體單元讀取的信號的幅度，並且可以減小整體的晶片尺寸。雖然這是較佳的示例，但是本發明不限於此示例。
例如，本發明不僅可以應用於DRAM，還可以應用於其他種類的揮發性儲存裝置、非揮發性儲存裝置等。只要電晶體是場效電晶體(FET)就足夠了，並且除了金屬氧化物半導體(MOS，Metal Oxide Semiconductor)之外，本發明也可以應用於金屬-絕緣體半導體(MIS，Metal-Insulator Semiconductor)電晶體及各種其他的FET。NMOS電晶體(N通道MOS電晶體)是第一導電類型電晶體的典型示例，PMOS電晶體(P通道MOS電晶體)是第二導電類型電晶體的典型示例。
本實施例的結構是與單端感測放大器相關的技術，在該單端感測放大器中，輸入單一信號，只有一個信號被放大，然後輸出該被放大的信號。普通的差分感測放大器比單端感測放大器具有更高的增益，抗噪性也更強。差分感測放大器的高增益還縮短了用以變化放大的輸出信號的時間。另一方面，單端感測放大器對於雜訊極為敏感，為了產生放大的輸出，需要更高的輸入信號。與位元線相連的上述感測放大器(溫度補償感測電路2)是單端感測放大器。
<整體的電路結構>
圖1為顯示包含本發明之溫度補償感測電路的DRAM記憶體單元陣列的電路之一部分的圖式。如圖1所示，電路由字元線WL、位元線BL(局部位元線)、記憶體單元1、溫度補償感測電路2、全局位元線GBL、及全局位元線感測電路3所構成，其中，記憶體單元1設置在字元線WL和位元線BL的交叉點。
溫度補償感測電路2為單端感測放大器。感測放大器電晶體的閘電極連接至位元線BL，其中，位元線BL用於傳輸記憶體單元1中儲存的資訊；並且用作感測放大器電晶體的輸出節點的感測放大器電晶體的汲極電極連接至全局位元線GBL。即，溫度補償感測電路2利用了單端感測放大器的直接感測技術(direct sensing technique)。
另外，在本發明中，藉由用於驅動記憶體單元的公共內部電壓(例如，從外部電源降壓而成的內部電源電壓)、VSS電源或其他電壓，而不是藉由利用用於DRAM等中的位元線的1/2的預充電方案(其中，在對記憶體單元進行存取之前的位元線控制電壓被控制為與資訊1和資訊0對應的相對電壓之間之1/2的電壓)，來控制在對記憶體單元進行存取之前用於控制位元線的電壓(預充電電壓)。例如，實施例的特性特徵在於：不管記憶體單元資訊是“1”還是“0”，在對記憶體單元進行存取之後的位元線電壓從內部電源電壓或VSS的預定電位沿著(VSS或內部電源電壓的)一個方向轉變。在半導體裝置的外部電源和內部電源的電壓降低至接近1V(接近CMOS型感測放大器操作的操作點的極限的電壓)的半導體裝置中，位元線的控制電壓與使用單端感測放大器的感測方案相結合，以在更高速度及穩定性與由於製造條件的變化導致的電路穩定性之間產生增強的協同效應。
分級位元線結構包含：單端感測放大器2，其用於經由局部位元線，首先放大作為資料信號的記憶體單元1的資訊；選擇電晶體Q3，其連接在感測放大器2及全局位元線GBL之間。
用於選擇感測電路的選擇電晶體Q3係用於向全局位元線GBL輸出由單端感測放大器2放大之放大信號的電晶體。提供至選擇電晶體Q3的控制信號係用於向全局位元線GBL輸出由單端感測放大器2放大之放大信號的控制信號。該控制信號可包含用於選擇複數個局部位元線或單一全局位元線的位址信號或其他選擇資訊。通常，由於複數個記憶體單元和感測放大器2連接至局部位元線BL來形成記憶體陣列，因此局部位元線BL的佈線間距等於或小於全局位元線GBL的佈線間距。
構成溫度補償感測電路2的nMOS電晶體Q1係感測電晶體，位元線BL連接至其閘極，nMOS電晶體Q1感測/放大被讀取至位元線BL的信號電壓，並將該信號電壓轉換為汲極電流。在本實施例中，在防止功耗增大的同時，控制作為內部電源電路的輸出電壓的預充電電壓，補償構成感測電路的nMOS電晶體Q1的溫度相依性，並且精確地補償MOS電晶體的溫度。然而，溫度補償的細節將在下文中描述。
位元線預充電nMOS電晶體Q2係用於在資料信號由信號線傳輸之前將信號線控制為預定電位之控制電晶體。將預充電信號PC輸入至位元線預充電nMOS電晶體Q2的閘極，並且當PC處於高狀態時，位元線BL被預充電為位元線預充電電位VPC。
用於感測電路選擇的nMOS電晶體Q3在其閘極接收選擇信號SE，並且將全局位元線GBL選擇性地連接至作為感測電路之輸出節點的nMOS電晶體Q1之汲極。位元線BL和複數個記憶體單元藉由圖式中未顯示之複數個溫度補償感測電路連接至全局位元線GBL，並且nMOS電晶體Q3僅將屬於所選擇的記憶體單元的感測放大器連接至全局位元線GBL。由於一旦從DRAM記憶體單元讀取資料時，資料被破壞，所以需要重新寫入，但是為了簡化圖式，在圖1中沒有顯示重新寫入的電路。
記憶體單元陣列係由複數個記憶體單元及與記憶體單元對應的複數個感測放大器所形成，分級位元線係由局部位元線和全局位元線所形成，並且由溫度補償電路控制的內部電源電路的輸出被共同連接至與局部位元線連接的感測放大器。
只要nMOS電晶體Q3和nMOS電晶體Q1串聯連接就足夠了，它們的順序關係不必受限。理想的是，由於大量的nMOS電晶體Q3連接至全局位元線GBL，因此如圖1所示，當強調全局位元線GBL的低雜訊效應時，nMOS電晶體Q3應該連接至全局位元線GBL這一側。
記憶體單元為DRAM記憶體單元，在DRAM記憶體單元中，用於選擇的nMOS電晶體Q4及用於資訊電荷累積的電容器Cs串聯連接，其中，電容器Cs是用於儲存資訊的儲存元件。用於選擇的nMOS電晶體Q4藉由字元線的電壓來選擇用於資訊電荷累積的電容器Cs，並將電容器Cs連接至位元線。在附圖中未顯示的複數個記憶體單元被連接至位元線。位元線的寄生電容由Cb來表示，雖然沒有特別地規定，但是在該示例中的Cs是10fF，Cb是30/7()fF。
全局位元線預充電MOS電晶體Q5係用於在其閘極接收預充電信號PC的反相信號/PC之pMOS電晶體，並且當/PC處於低狀態時，/PC將全局位元線GBL預充電至電源電位VDD。全局位元線的寄生電容用Cgb來表示。
在本實施例中，MOS電晶體的極性如上述，但是也可以形成在其中之MOS電晶體的極性全部相反之電路。在這種情況下，電源電位及接地的關係相反，並且控制信號的極性也相反。
<溫度補償電路的操作>
接下來，將利用圖2至4來描述根據溫度變化的溫度補償電路的操作。
為了使本實施例中的描述更具體，假設nMOS電晶體Q1的閾值Vt為90mV±30mV，但是該值只是作為示例被給出，本發明不限於該值。
圖2顯示了溫度T是0℃的情況。當溫度T=50℃為基準溫度時，在該示例中，nMOS電晶體Q1的閾值電壓Vt增加30mV。此時，藉由下文中描述的VPC產生電路，位元線預充電電位VPC被設置為0.1V。因為藉由將位元線預充電電位VPC偏移0.1V，使得讀取至位元線的信號電壓增加了(1-轉換率)*VPC=(1-0.7)×0.1=0.03V，即30mV，所以可以抵消由於nMOS電晶體Q1的閾值電壓Vt的溫度相依性而導致的30mV的增加。因此，與在其中沒有溫度補償之圖19的情況相比，可以增加由於nMOS電晶體Q1之閾值電壓Vt的製造變化而導致之分佈的容許範圍。
圖3顯示了溫度T為50℃的情況。在該例子中，由於溫度T=50℃為基準溫度，因此在該示例中，nMOS電晶體Q1的閾值電壓Vt也是基準值。藉由下文描述的VPC產生電路，此時的位元線預充電電位VPC被設置為0V。由於位元線預充電電位VPC是0V，因此讀取至位元線的信號電壓與圖19中者相同，但是因為另一溫度下的nMOS電晶體Q1的閾值電壓Vt的溫度相依性被抵消，所以與圖19的情況相比，可以增加由於nMOS電晶體Q1之閾值電壓Vt的製造變化而導致之分佈的容許範圍。
圖4顯示了溫度T為100℃的情況。當溫度T=50℃為基準溫度時，在該示例中，nMOS電晶體Q1的閾值電壓Vt減小30mV。此時，藉由下文中描述的VPC產生電路，位元線預充電電位VPC被設置為-0.1V。因為藉由將位元線預充電電位VPC偏移-0.1V，使得讀取至位元線的信號電壓減小了(1-轉換率)*VPC=(1-0.7)×(-0.1)=-0.03V，即30mV，所以可以抵消由於nMOS電晶體Q1的閾值電壓Vt的溫度相依性導致的30mV的減小。因此，與圖19的情況相比，可以增加由於nMOS電晶體Q1之閾值電壓Vt的製造變化導致之分佈的容許範圍。
<溫度補償電路(VPC產生電路)的結構>
將利用圖5來描述溫度補償電路(VPC產生電路)的結構。
如圖5所示，溫度補償電路(VPC產生電路)由Vt監控電路41、轉換率轉換電路42、位準偏移電路43、VPC驅動器電路44、及偏移量設定電路45所構成。
首先，Vt監控電路41的輸出電壓被轉換率轉換電路42轉換，並被輸入至位準偏移電路43，其中，Vt監控電路41用於監控nMOS電晶體Q1的閾值電壓Vt的溫度相依性。用於確定偏移量的資訊從偏移量設定電路45傳輸至位準偏移電路43，並且基於該資訊來確定偏移量。
設置偏移量設定電路45，使得位元線預充電電位VPC在上述的基準溫度下為0V，在該示例中，基準溫度為50℃。例如，藉由將晶片溫度設置為50℃，並對每個晶片的偏移量設定電路45的設置值進行編程，同時在DRAM探針檢測時，監控位元線預充電電位VPC的值，來執行該操作。可選擇地，可以確定作為基準的偏移量，可以將相同的值編程給每個晶片。在該情況下，獲得二次效應，藉以可以抵消晶片、晶圓、批次之間的Vt變化。
鐳射熔化(fusing)、電熔化、非揮發性記憶體元件、一次可編程元件等可以用作編程裝置。位準偏移電路43的輸出經由VPC驅動器電路44被供給至位元線預充電nMOS電晶體Q2的源電位，其中，VPC驅動器電路44用於增大電流驅動能力。
<Vt監控電路的結構>
圖6顯示了用於監控nMOS電晶體Q1的閾值電壓Vt的Vt監控電路的示例。
在該配置中，VKK是負電源電位。nMOS電晶體Q6是監控nMOS電晶體Q1的閾值電壓的監控電晶體，因此被形成為與nMOS電晶體Q1具有實質上相同的尺寸。用於提供恆定電流Ibias的電流源連接在VKK和nMOS電晶體Q6的源極之間，其中，恆定電流Ibias用於限定閾值電壓。由於運算放大器OP1控制nMOS電晶體Q6的閘極電位，使得在恆定電流流動的狀態下，nMOS電晶體Q6的源電位是接地電位0V，基於接地電壓的nMOS電晶體Q6的閾值電壓Vt被輸出至輸出節點N1。因此，可以藉由簡單的電路結構來精確地監控nMOS電晶體Q1的閾值電壓Vt。
<轉換率轉換電路、位準偏移電路、及VPC驅動器電路的結構>
圖7顯示了轉換率轉換電路、位準偏移電路、及VPC驅動器電路的結構。轉換率轉換電路42是利用運算放大器OP2的反相放大器電路，將N1，即圖6中之Q6的閾值電壓Vt施加至其輸入端。電阻器R1及R2的比率被設定為等於Cb及Cs+Cb的比率，OP2的輸出電壓V2為-(Cs+Cb)Vt/Cb。因此，在考慮寄生電容Cb和資訊電荷累積電容器Cs之電容的效應之後，可以設定最佳的補償值。
位準偏移電路43是利用運算放大器OP3的反相放大器電路，其中，OP2的輸出電壓-(Cs+Cb)Vt/Cb被施加至輸入端，將偏移量設置電路45的輸出電位Vs作為偏移電壓施加至通常為接地的端子上。由於位準偏移電路43的電阻為R3=R4且增益被設置為-1，因此OP3的輸出電壓V3為((Cs+Cb)*Vt)/Cb+2Vs。
偏移量設置電路45將電源電位VDD和負電源電位VKK的電阻進行分割，藉由選擇器從藉以獲取的眾多中間電位中選擇所需的電位，並將該電位作為Vs輸出。將被選擇器選擇的中間電位在分接選擇電路(tap selection circuit)中被編程，並且選擇器根據分接選擇電路的輸出信號來選擇所需的電位。偏移量設置電路45的輸出電位Vs經由低通濾波器被供給至位準偏移電路43。
VPC驅動器電路是利用運算放大器OP4的電壓跟隨器電路，OP3的輸出電壓被作為位元線預充電電位VPC=((Cs+Cb)*Vt)/Cb+2Vs而輸出。
<感測電路處理>
本實施例的感測電路執行諸如下文所描述的處理，並補償構成感測電路的MOS電晶體的溫度。
首先，構成感測電路的MOS電晶體的閾值電壓值被監控(步驟S101)，並且經由利用由資訊電荷累積電容器的電容和位元線的寄生電容確定的轉換率，來轉換MOS電晶體之被監控的閾值電壓值(步驟S102)。
然後，轉換的電壓值被位準偏移為在基準溫度下預先被設置為預充電電壓的電壓(步驟S103)，對於被位準偏移後的電壓值增加供電能力，並且該電壓值被供給為預充電電壓(步驟S104)。
因此，藉由利用簡單的結構，可以精確地補償構成感測電路的MOS電晶體的溫度，可以為感測電路保持足夠的操作裕度。
<VPC產生過程>
接下來，將利用圖8來具體地描述VPC產生過程。
圖8為顯示上述的VPC產生電路中之每個電路的輸出電壓轉變之原理圖。在本實施例中，如上述，Cs=10fF，Cb=30/7()fF。在Vt監控電路41中，基準溫度50℃下的Q6(Q1的監控電晶體)的閾值電壓Vt是0.09V，Q6的閾值電壓Vt的溫度相依性被監控和輸出，對於Q6，由於0℃和100℃之間的溫度相依性而導致的改變是±0.03V。該電壓Vt被轉換率轉換電路42反相並被乘以10/3以得到-0.3V±0.1V。
然後，該電壓再被位準偏移電路43反相並被偏移2Vs。在本實施例中，由於位準偏移電路43的輸出電壓在50℃的基準溫度下被設置為0V，因此編程偏移量設置電路45的分接選擇電路，使得Vs的值為-0.15V，且位準偏移電路43的輸出電位變成0±0.1V。將該電壓作為位元線預充電電位VPC從VPC驅動器電路44輸出。在該配置中，當每個晶片的偏移量Vs被編程為相同的值時，每個晶片的Vt變化，或晶圓、批次之間的變化被反映在VPC中。
<感測電路的操作波形>
接下來，將利用圖9來描述當執行溫度補償時感測電路的操作波形。在圖9中，縱軸表示電壓，橫軸表示時間。
將描述高(“H”)資料從記憶體單元被讀取的情況(圖9(A))。每個位元線預充電電位VPC被設置為接地電位0V。
在高資料讀取的情況下，在預充電釋放時段內PC是低而/PC是高，nMOS電晶體Q2和pMOS電晶體Q5均關閉，並且位元線BL和全局位元線GBL在分別被預充電至0V和VDD的狀態下浮接(floating)。
然後，當單元選擇時段出現時，當SE和WL已經變為高時(具體來說，對記憶體單元進行存取，藉以根據與位元線(信號線)的電容比率，記憶體單元資料的電荷被傳輸至位元線(信號線))，高信號電壓從記憶體單元被讀取至位元線，並且感測時段開始。在感測時段內，由於位元線的電位高於nMOS電晶體Q1的閾值電壓Vt的分佈的上限，因此nMOS電晶體Q1的汲極電流較大，藉由全局位元線GBL的寄生電容Cgb充入的電荷快速被抽回。因此，全局位元線GBL的電位快速地從VDD放電至0V。
在感測時段的末端，全局位元線GBL的電位為0V，該電位被全局位元線感測電路檢測為低，並且被反相器電路(未顯示)反相並被讀取為高資料。nMOS電晶體Q1的閾值電壓Vt的分佈，即圖式中的陰影部分，表示在製造時的空間(dimensional)變化、閘極絕緣膜厚度的變化、或由於諸如通道雜質分佈的波動的因素而導致的閾值電壓的變化的範圍。當恢復時段出現時，SE變為低，位元線電位藉由重寫入電路(未顯示)變為高位準VDD，高資料被寫回至記憶體單元。
在從記憶體單元讀取低(“L”)資料的情況下(圖9(B))，在預充電釋放時間段內，PC是低且/PC是高，nMOS電晶體Q2和pMOS電晶體Q5均關閉，位元線BL和全局位元線GBL在分別被預充電至0V和VDD的狀態下浮接。
然後，當單元選擇時段出現時，當SE和WL已經變為高時，低信號電壓從記憶體單元被讀取至位元線，感測時段開始。在感測時段內，由於位元線的電位略高於nMOS電晶體Q1的閾值電壓Vt之分佈的下限，因此nMOS電晶體Q1的汲極電流小，藉由全局位元線GBL的寄生電容Cgb充入的電荷緩慢地被抽出，全局位元線GBL的電位緩慢地從VDD放電。
由於在感測時段的末端，全局位元線GBL的電位略低於VDD，因此電位被全局位元線感測電路感測-放大為高，並且被反相電路(未顯示)反相並被讀取為低資料。當恢復時段出現時，SE變為低，位元線電位藉由重寫入電路(未顯示)變為0V的低位準，並且低資料被寫回至記憶體單元。
藉由如上述之本實施例，得以控制預充電電壓，並且補償構成感測電路的MOS電晶體的溫度相依性，因此可以藉由簡單的結構來精確地執行溫度補償。由於伴隨著構成感測電路的MOS電晶體的閾值電壓的溫度相依性的變化被抵消，因此增強了感測電路的操作裕度，並且記憶體的感測操作得以穩定。此外，由於可以加大在MOS電晶體的製造過程中之變化的允許範圍，因此，可以提供適於小型化且整合度增加的記憶體。
根據本實施例，藉由在感測電路中的上述溫度補償，增強了感測電路的操作裕度並穩定了記憶體的感測操作。感測電路因此也可以用在高精度的資料處理系統或相似系統中。
<實施例2>
將利用圖10至18來描述本發明的實施例2。在本實施例中，將描述作為半導體裝置的具有分級位元線結構之DRAM的示例。
<整體的電路結構>
圖10為顯示包含本發明的溫度補償感測電路之DRAM記憶體單元陣列的電路之一部分的圖式。如圖10所示，電路由字元線WL、位元線BL、記憶體單元1、溫度補償感測電路20、全局位元線GBL和全局位元線感測電路3所構成，其中，記憶體單元1設置在字元線WL和位元線BL的交叉點。相同的參考標號用來表示與實施例1的組成元件相同的組成元件，並且由於相同的元件具有相同的功能，將不再給出對它們的詳細描述。
在構成溫度補償感測電路20的nMOS電晶體Q1中，位元線BL連接至其閘極，nMOS電晶體Q1感測/放大讀取至位元線BL的信號電壓，並將信號電壓轉換為汲極電流。在本實施例中，nMOS電晶體Q1的源極電位被控制為預先設置的電位，溫度相依性得到了補償，並且MOS電晶體的溫度被精確地補償，同時防止了功耗增大。然而，溫度補償的細節將在下文中描述。
<溫度補償電路的操作>
接下來，將利用圖11至13來描述根據溫度變化之溫度補償電路的操作。
圖11顯示了溫度T為0℃的情況。當溫度T=50℃為基準溫度時，在該示例中，nMOS電晶體Q1的閾值電壓Vt增加30mV。此時，藉由下文中描述的VSSA產生電路，電壓VSSA被設置為-0.03V。因為藉由將電壓VSSA偏移-0.03V，使得從位元線來看nMOS電晶體Q1的閾值電壓Vt減小了-0.03V，即30mV，所以可以抵消由於nMOS電晶體Q1的閾值電壓Vt的溫度相依性而導致的30mV的增加。因此，與沒有溫度補償的圖19的情況相比，可以增加由於nMOS電晶體Q1之閾值電壓Vt的製造變化而導致之分佈的容許範圍。
圖12顯示了溫度T為50℃的情況。在該例子中，由於溫度T=50℃為基準溫度，因此在該示例中，nMOS電晶體Q1的閾值電壓Vt也是基準值。藉由下文描述的VSSA產生電路，此時的電壓VSSA被設置為0V。由於電壓VSSA是0V，因此讀取至位元線的信號電壓與圖19中者相同，但是因為另一溫度下的nMOS電晶體Q1的閾值電壓Vt的溫度相依性被抵消，所以與圖19的情況相比，可以增加由於nMOS電晶體Q1之閾值電壓Vt的製造變化而導致之分佈的容許範圍。
圖13顯示了溫度T為100℃的情況。當溫度T=50℃為基準溫度時，在該示例中，nMOS電晶體Q1的閾值電壓Vt減小30mV。此時，藉由下文中描述的VSSA產生電路，電壓VSSA被設置為0.03V。因為藉由將電壓VSSA偏移0.03V，使得從位元線來看的nMOS電晶體Q1的閾值電壓Vt增加了0.03V，即30mV，所以可以抵消由於nMOS電晶體Q1之閾值電壓Vt的溫度相依性而導致之30mV的減小。
因此，與沒有溫度補償的圖19的情況相比，可以增加由於nMOS電晶體Q1之閾值電壓Vt的製造變化而導致之分佈的容許範圍。
<溫度補償電路(VSSA產生電路)的結構>
將利用圖14來描述溫度補償電路(VSSA產生電路)的結構。
如圖14所示，溫度補償電路(VSSA產生電路)由Vt監控電路51、反相&位準偏移電路52、VSSR驅動器電路53、輸出開關電路54、及偏移量設置電路55構成。
首先，Vt監控電路51的輸出電壓被輸入至反相&位準偏移電路52，其中，Vt監控電路51用於監控nMOS電晶體Q1的閾值電壓Vt的溫度相依性。用於確定偏移量的資訊從偏移量設置電路55傳輸至反相&位準偏移電路52，並且基於該資訊來確定偏移量。
設置偏移量設置電路55，使得電壓VSSA在上述的基準溫度下為0V，在該示例中，基準溫度為50℃。例如，藉由將晶片溫度設置為50℃，並對每個晶片的偏移量設置電路55的設置值進行編程，同時在DRAM探針檢測時，監控電壓VSSA的值，來執行該操作。
也可以確定作為基準的偏移量，並且可以將相同的偏移量編程給每個晶片。因為即使當對於每個晶片、或者在晶圓或批次之間，nMOS電晶體Q1的閾值電壓Vt變化時也可以將該變化抵消，所以這樣的構成是有效的。
鐳射熔化、電熔化、非揮發性儲存元件、一次可編程元件等可以用作編程的裝置。位準偏移電路52的輸出藉由VSSR驅動器電路53被供給至位元線預充電nMOS電晶體Q2，其中，VSSR驅動器電路53用於增大電流驅動能力。
在讀取信號出現在位元線中且感測放大操作已經被nMOS電晶體Q1初始化後的一定延遲時間之後，輸出開關電路54將電源VSSA從溫度補償VSSR切換至接地電壓(VSS)。這樣的原因在於，因為當感測操作已經進行至一定程度時，nMOS電晶體Q1的閾值電壓Vt的變化的效應減小，所以藉由將電壓VSSA從VSSR驅動器53切換至具有更高電流驅動能力的接地電位(VSS)，可以提高放大操作的速度。
<Vt監控電路的結構>
圖15顯示了用於監控Nmos電晶體Q1的閾值電壓Vt之Vt監控電路的示例。
在該配置中，VDL表示正的內部恆壓電源電位，VEL表示負的內部恆電位電源電位。nMOS電晶體Q6監控nMOS電晶體Q1的閾值電壓，因此被形成為與nMOS電晶體Q1具有實質上相同的尺寸。用於提供恆定電流Ibias的電流源連接在VEL及nMOS電晶體Q6的源極之間，其中，恆定電流Ibias用於限定閾值電壓。由於運算放大器OP1控制nMOS電晶體Q6的閘極電位，使得在恆定電流流動的狀態下，nMOS電晶體Q6的源極電位是接地電位0V，基於接地電壓的nMOS電晶體Q6的閾值電壓Vt被輸出至輸出節點N1。因此，可以藉由簡單的電路結構來精確地監控nMOS電晶體Q1的閾值電壓Vt。
<反相&位準偏移電路、VSSR驅動器電路、及輸出開關電路的結構>
圖16顯示了反相&位準偏移電路、VSSR驅動器電路、及輸出開關電路的結構。反相&位準偏移電路52為利用運算放大器OP2的反相放大器電路，其中，將N1，即圖15中的Q6的閾值電壓Vt施加至輸入端，偏移量設置電路55的輸出電位Vs作為偏移電壓被施加至通常為接地的端子。由於位準偏移電路的電阻是R1=R2，並且增益被設置為-1，所以OP2的輸出電壓V2為-Vt+2Vs。
偏移量設置電路55將正電源電位VDL及負電源電位 VEL的電阻進行分割，藉由選擇器從藉以獲取的複數個中間電位中選擇所需的電位，並將該電位作為Vs輸出。將被選擇器選擇的中間電位在分接選擇電路中被編程，並且選擇器根據分接選擇電路的輸出信號來選擇所需的電位。偏移量設置電路55的輸出電位Vs藉由低通濾波器被供給至反相&位準偏移電路52。
VSSR驅動器電路53為利用運算放大器OP3的電壓跟隨器電路，並輸出與OP2的輸出電壓相同的電壓即VSSR=-Vt+2Vs。輸出開關電路54選擇性地輸出VSSR或者接地電位VSS作為電壓電位VSSA。感測放大器選擇信號SE被輸入至延遲電路並被反相，並且其被輸入至nMOS電晶體Q7的閘極。因此，控制SE為低的時段，使得VSSA=VSSR，並且控制SE為高的時段，使得從SE變為高的時間之後的一定延遲後VSSA=VSS。如上述，在讀取的信號電壓已經出現在位元線中並且感測放大操作已經被nMOS電晶體Q1初始化之後的一定延遲時間後，VSSA的電源藉以從溫度補償VSSR切換至接地電位(VSS)。
<感測電路處理>
本實施例的感測電路執行例如下文所描述的處理，並對構成感測電路的MOS電晶體的溫度進行補償。
首先，監控構成感測電路的MOS電晶體的閾值電壓值(步驟S201)，被監控的閾值電壓值被位準偏移，使得轉換後的電壓值是在基準溫度下的nMOS電晶體Q1的源極電位(步驟S202)。
對於位準偏移後的電壓值增加供電能力，該電壓值被輸出作為nMOS電晶體Q1的源極電位(步驟S203)，並且在讀取信號電壓出現在位元線中後的一定的延遲時間之後，nMOS電晶體Q1的源極電位被切換至接地電位(步驟S204)。
因此，藉由利用簡單的結構，可以精確地補償構成感測電路的MOS電晶體的溫度，並且可以為感測電路保持足夠的操作裕度。
<VSSR產生過程>
接下來，將利用圖17來具體地描述VSSR產生過程。
圖17為顯示上述的VSSA產生電路中的每個電路之輸出電壓轉變的原理圖。在Vt監控電路51中，基準溫度50℃下的Q6的閾值電壓Vt是0.09V，並且Q6的閾值電壓Vt的溫度相依性被監控和輸出，對於Q6，由於0℃和100℃之間的溫度相依性而導致的改變是±0.03V。
然後，該電壓被反相&位準偏移電路52反相並偏移2Vs。在本實施例中，由於位準偏移電路的輸出電壓在50℃的基準溫度下被設置為0V，因此編程偏移量設置電路55的分接選擇電路，使得Vs的值為0.045V，因此，位準偏移電路的輸出電位變成0±0.1V，溫度相依性從Vt監控電路51的輸出被反相，並且該電壓從VSSR驅動器電路53輸出。
<感測電路的操作波形>
接下來，將利用圖18來描述當執行溫度補償時感測電路的操作波形。在圖18中，縱軸表示電壓，橫軸表示時間。
將描述高(“H”)資料從記憶體單元被讀取的情況(圖18(A))。每個電壓VSSA被設置為接地電位0V。
在高資料讀取的情況下，在預充電釋放時段內PC首先是低而/PC是高，nMOS電晶體Q2和pMOS電晶體Q5均關閉，並且位元線BL和全局位元線GBL在分別被預充電至0V和VDD的狀態下浮接。
然後，當單元選擇時段出現時，當WL已經變為高時，高信號電壓從記憶體單元被讀取至位元線；然後，SE變為高，並且感測時段開始。在感測時段內，由於位元線的電位高於nMOS電晶體Q1的閾值電壓Vt之分佈的上限，因此nMOS電晶體Q1的汲極電流較大，藉由全局位元線GBL的寄生電容Cgb充入的電荷快速被抽出。因此，全局位元線GBL的電位快速地從VDD放電至0V。
在感測時段的末端，全局位元線GBL的電位為0V，該電位被全局位元線感測電路檢測為低，並且被反相器電路(未顯示)反相並被讀取為高資料。nMOS電晶體Q1的閾值電壓Vt的分佈，即圖式中的陰影部分，表示在製造時的空間變化、閘極絕緣膜厚度的變化、或由於諸如通道雜質分佈的波動之因素而導致的閾值電壓之變化的範圍。當恢復時段出現時，SE變為低，位元線電位藉由重寫入電路(未顯示)變為高位準VDD，並且高資料被寫回至記憶體單元。
在從記憶體單元讀取低(“L”)資料的情況下(圖18(B))，在預充電釋放時段內，PC首先是低且/PC是高，nMOS電晶體Q2和pMOS電晶體Q5均關閉，並且位元線BL和全局位元線GBL在分別被預充電至0V和VDD的狀態下浮接。
然後，當單元選擇時段出現時，當WL已經變為高時，低信號電壓從記憶體單元被讀取至位元線；然後，SE變為高，並且感測時段開始。在感測時段內，由於位元線的電位略高於nMOS電晶體Q1的閾值電壓Vt之分佈的下限，因此nMOS電晶體Q1的汲極電流較小，藉由全局位元線GBL的寄生電容Cgb充入的電荷被緩慢抽出，並且全局位元線GBL的電位緩慢地從VDD開始放電。
由於在感測時段的末端，全局位元線GBL的電位略低於VDD，因此電位被全局位元線感測電路感測-放大為高，並且被反相電路(未顯示)反相並被讀取為低資料。當恢復時段出現時，SE變為低，位元線電位藉由重寫入電路(未顯示)變為0V的低位準，並且低資料被寫回至記憶體單元。
藉由如上述之本實施例，由於MOS電晶體的源極電位被控制為預先設置的電位，且溫度相依性得以補償，因此可以藉由簡單的結構來精確地進行溫度補償。由於伴隨著構成感測電路的MOS電晶體的閾值電壓的溫度相依性的變化被抵消，因此增強了感測電路的操作裕度，並且記憶體的感測操作得以穩定。此外，由於可以加大在MOS電晶體的製造過程中之變化的允許範圍，因此，可以將記憶體設置為適於小型化和增大的整合度。
藉由根據本實施例在感測電路中的上述溫度補償，增強了感測電路的操作裕度並穩定了記憶體的感測操作。感測電路因此也可以用在高精度的資料處理系統或相似系統中。
以上參照附圖詳細描述了本發明的實施例，但是本發明的具體構成不限於這些實施例，並且本發明更包含不脫離本發明的預期範疇之範圍內的設計及相似物。
例如，在本實施例中，MOS電晶體的極性被如上述構成，但是也可以形成在其中之MOS電晶體的極性全部相反之電路。在這種情況下，電源電位及接地的關係相反，並且控制信號的極性也相反。
此外，本發明還可用在除了DRAM之外的包含非揮發性記憶體的其他記憶體中，以及用在感測電路中的具有除了記憶體的功能之外的功能之部分中。
1．．．記憶體單元
2．．．溫度補償感測電路
3．．．全局位元線感測電路
41．．．Vt監控電路
42．．．轉換率轉換電路
43．．．位準偏移電路
44．．．VPC驅動器電路
45．．．偏移量設定電路
51．．．Vt監控電路
52‧‧‧反相&位準偏移電路
53‧‧‧VSSR驅動器電路
54‧‧‧輸出開關電路
55‧‧‧偏移量設定電路
結合附圖，從下面之對特定較佳實施例的描述中，本發明的上述特徵及優點將更清楚，其中：
圖1為顯示根據實施例1之溫度補償感測電路的原理圖；
圖2為顯示根據實施例1之溫度補償感測電路中當T=0℃時之操作的圖式；
圖3為顯示根據實施例1之溫度補償感測電路中當T=50℃時之操作的圖式；
圖4為顯示根據實施例1之溫度補償感測電路中當T=100℃時之操作的圖式；
圖5為顯示根據實施例1之VPC產生電路的方塊圖；
圖6為顯示根據實施例1之Vt監控電路的原理圖；
圖7為顯示根據實施例1之沒有Vt監控電路的VPC產生電路之原理圖；
圖8是根據實施例1之VPC產生過程的圖式；
圖9A~9B是根據實施例1之溫度補償感測電路的操作波形之圖式；
圖10為顯示根據實施例2之溫度補償感測電路的原理圖；
圖11為顯示根據實施例2之溫度補償感測電路中當T=0℃時之操作的圖式；
圖12為顯示根據實施例2之溫度補償感測電路中當T=50℃時之操作的圖式；
圖13為顯示根據實施例2之溫度補償感測電路中當T=100℃時之操作的圖式；
圖14為顯示根據實施例2之VSSA產生電路的方塊圖；
圖15為顯示根據實施例2之Vt監控電路的原理圖；
圖16為顯示根據實施例2之沒有Vt監控電路的VSSA產生電路之原理圖；
圖17為顯示根據實施例2之VSSR產生過程的圖式；
圖18A~18B是根據實施例2之溫度補償感測電路的操作波形之圖式；
圖19為顯示當沒有溫度補償時之Vt容許裕度的圖式。
1．．．記憶體單元
2．．．溫度補償感測電路
3．．．全局位元線感測電路

Claims (20)

  1. 一種半導體裝置，包含：一感測放大器，其包含用於放大資料信號的一感測電晶體及連接至一信號線的一控制電晶體，該感測電晶體具有與傳輸該資料信號的該信號線連接的一閘電極及與一輸出線連接的一汲極，在該資料信號傳輸至該信號線之前，該控制電晶體將該信號線的一電位控制為一預定電位；一內部電源電路，其連接至該控制電晶體的一源極或者該感測電晶體的一源極；及一溫度補償電路，其用於藉由控制該內部電源電路的一輸出電壓來補償該感測電晶體的溫度相依性。
  2. 如申請專利範圍第1項之半導體裝置，其中至少該感測電晶體及該溫度補償電路由場效電晶體製成。
  3. 如申請專利範圍第1項之半導體裝置，其中該內部電源電路的該輸出電壓被提供至該控制電晶體的該源極。
  4. 如申請專利範圍第1項之半導體裝置，其中該內部電源電路的該輸出電壓被提供至該感測電晶體的該源極。
  5. 如申請專利範圍第1項之半導體裝置，更包含與該信號線連接的一記憶體單元，其中該資料信號的一電荷的一部分，係由該信號線透過存取該記憶體單元而進行傳輸。
  6. 如申請專利範圍第5項之半導體裝置，其中該記憶體單元包含一電容器及一選擇電晶體，該電容器用於儲存一電荷，該選擇電晶體用於選擇該電容器。
  7. 如申請專利範圍第6項之半導體裝置，其中該預定電位被設定在一電位，在該電位下，該信號線無須考慮該記憶體單元的資訊，藉由存取該記憶體單元而從該預定電位沿著一方向進行轉變。
  8. 如申請專利範圍第7項之半導體裝置，其中該溫度補償電路包含： 一監控電路，用於監控該感測電晶體的一閾值電壓值；一轉換電路，用於根據由該電容器的一電容和該信號線的一寄生電容所確定的一轉換率，將由該監控電路所監控的該感測電晶體的該閾值電壓值轉換為一轉換的電壓值；一位準偏移電路，用於將該轉換的電壓值位準偏移為一預先設定的電壓，作為在一預定溫度下該內部電源電路的該輸出電壓；及一驅動器電路，用於藉由對於該位準偏移的電壓值增加一供電能力，將從該位準偏移電路輸出的一位準偏移的電壓值提供作為該內部電源電路的該輸出電壓。
  9. 如申請專利範圍第8項之半導體裝置，其中該溫度補償電路更包含一輸出開關電路，該輸出開關電路設置在該驅動器電路之一後續階段中，用於在已經產生該信號線的一讀取信號電壓之後並且在已經經過一定延遲時間之後，將其輸出電壓從該位準偏移電壓切換至一接地電位。
  10. 如申請專利範圍第8項之半導體裝置，其中該監控電路包含一監控電晶體及一差分放大器，該監控電晶體與該感測電晶體的尺寸實質上相同；及該監控電晶體的一汲極被連接至一電源，一恆流源被連接至該監控電晶體的一源極，該監控電晶體的一源極電位被提供至該差分放大器，該監控電晶體的一閘極被連接至該差分放大器的一輸出端，並且該監控電晶體的一閘極電壓被調節，以使得該監控電晶體的該源極電位實質上為零伏特。
  11. 如申請專利範圍第5項之半導體裝置，其中該資料是該記憶體單元的資訊，該信號線是該記憶體單元的一局部(local)位元線，該感測電晶體是用於首先放大該記憶體單元的該資訊的該感測放大器，並且與該感測電晶體的該汲極連接的該輸出線是一全局(global)位元線；及該半導體裝置具有由該局部位元線和該全局位元線所形成的一分級(hierarchical)位元線結構。
  12. 如申請專利範圍第11項之半導體裝置，其中一記憶體單元陣列由複數個該記憶體單元及與該記憶體單元對應的複數個該感測放大器形成；及受該溫度補償電路控制的該內部電源電路的該輸出共同地連接至與該局部位元線連接的該複數個感測放大器。
  13. 如申請專利範圍第1項至第12項的任一項之半導體裝置，其中對每個半導體晶片安裝該溫度補償電路；及在該半導體裝置中安裝複數個該半導體晶片。
  14. 一種半導體裝置，包含：一記憶體單元，其包含用於儲存資訊的一儲存元件和用於選擇該儲存元件的一選擇電晶體；一位元線，其連接至該記憶體單元；一感測放大器，其包含用於讀取該位元線上的資料的一感測電晶體及與該位元線相連接的一控制電晶體，該感測電晶體具有與該位元線相連接的一閘極及與一輸出線相連接的一汲極，並且，在該資訊被從該記憶體單元讀取出至該位元線之前，該控制電晶體將該位元線的一電位控制在一預定電位；一內部電源電路，其連接至該控制電晶體的一源極或者該感測電晶體的一源極；一溫度補償電路，其由場效電晶體所構成，用於藉由控制該內部電源電路的一輸出電壓來補償該感測電晶體的溫度相依性。
  15. 如申請專利範圍第14項之半導體裝置，其中藉由該溫度補償電路所補償的該內部電源電路的該輸出電壓被提供至該控制電晶體的該源極，以控制該預定電位。
  16. 如申請專利範圍第14項之半導體裝置，其中藉由該溫度補償電路所補償的該內部電源電路的該輸出電壓被提供至該感測電晶體的該源極，以操作該感測電晶體。
  17. 如申請專利範圍第14項之半導體裝置，其中該儲存元件包含用於儲存一電荷的一電容器；及該溫度補償電路包含：一監控電路，其用於監控該感測電晶體的一閾值電壓值；一轉換電路，其用於根據由該電容器的一電容及該位元線的一寄生電容所確定的一轉換率，將由該監控電路所監控的該感測電晶體的該閾值電壓值轉換為一轉換的電壓值；一位準偏移電路，其用於將由該轉換的電壓值位準偏移為一預先設定的一電壓，作為在一預定溫度下該內部電源電路的該輸出電壓；一驅動器電路，其用於藉由對該位準偏移的電壓值增加一供電能力，將從該位準偏移電路輸出的一位準偏移的電壓值提供作為該內部電源電路的該輸出電壓。
  18. 如申請專利範圍第17項之半導體裝置，其中該監控電路包含一監控電晶體及一差分放大器，該監控電晶體與該感測電晶體的尺寸實質上相同；及該監控電晶體的一汲極被連接至一電源，一恆流源被連接至該監控電晶體的一源極，該監控電晶體的一源極電位被提供至該差分放大器，該監控電晶體的一閘極被連接至該差分放大器的輸出端，並且該監控電晶體的一閘極電壓被調節，以使得該監控電晶體的該源極電位實質上為零伏特。
  19. 如申請專利範圍第14項之半導體裝置，其中一記憶體單元陣列係由複數個該記憶體單元及與該記憶體單元對應的複數個該感測放大器所形成；該資料是該記憶體單元的資訊，該信號線是該記憶體單元的一局部位元線，該感測電晶體是用於首先放大該記憶體單元的該資訊的該感測放大器，與該感測電晶體的該汲極相連接的該輸出線是一全局位元線；由該局部位元線及該全局位元線形成一分級位元線結構；及 由該溫度補償電路控制的該內部電源電路的該輸出被共同地連接至與該局部位元線相連接的該複數個該感測放大器。
  20. 一種半導體裝置，包含：一記憶體單元，其包含用於儲存一電荷的一電容器及用於選擇該電容器的一選擇電晶體；一位元線，其連接至該記憶體單元；一感測放大器，其包含用於讀取該位元線上的資料的一感測電晶體及與該位元線連接的一控制電晶體，其中，該感測電晶體為由一場效電晶體所構成的一單端感測放大器，該感測電晶體具有與該位元線相連接的一閘極及與一輸出線連接的一汲極，並且，在該資訊被從該記憶體單元讀取出至該位元線之前，該控制電晶體將該位元線的一電位控制在一預定電位；一內部電源電路，其與該感測放大器的一電源連接；及一溫度補償電路，其由場效電晶體所構成，用於藉由控制該內部電源電路的一輸出電壓來補償該感測電晶體的溫度相依性，其中藉由該輸出電壓來控制該位元線的該預定電壓或者該感測電晶體的一源極電壓。
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