JP2005135458A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 低消費電力化に適したアレイ構成を備えた半導体記憶装置を提供する。
【解決手段】 列デコーダ以外の周辺回路９０、アレイ系回路９１および列デコーダ３０にそれぞれ対応して、独立の電源供給系が設けられ、互いに独立に発生される周辺電源電圧ＶＤＤＰ、アレイ電源電圧ＶＤＤＳおよび列デコーダ用電源電圧ＶＤＤＣが、周辺回路９０、アレイ系回路９１および列デコーダ３０に動作電源電圧としてそれぞれ供給される。好ましくは、通常動作時における列デコーダ用電源電圧ＶＤＤＣを、周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳの中間電圧として設定する。
【選択図】 図８

Description

この発明は半導体記憶装置に関し、より特定的には、低消費電力化に適したアレイ構成を備えた半導体記憶装置に関する。
低消費電力化のための低電圧駆動化に対応して、半導体記憶装置の動作特性やレイアウト効率を高めるために、内部電源供給系の構成や周辺回路の回路構成を工夫したアレイ構成が開示されている（たとえば特許文献１、２および３）。
特開平８−５５４８０号公報 特開２０００−２１１７０号公報 特開平９−１９８８６７号公報
特に近年では、バッテリ駆動を前提とした携帯機器等への搭載を意識して、半導体記憶装置に小型化・低消費電力化がさらに強く求められている。これに伴い、半導体記憶装置上に配置されるトランジスタ（代表的にはＭＯＳトランジスタ）について、より小型化、低しきい値電圧化が進められている。このような背景の下、低電圧駆動での動作安定化、最適な電源系設計等について、アレイ構成にさらなる改良が求められている。
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、低消費電力化に適したアレイ構成を備えた半導体記憶装置を提供することである。
この発明に従う半導体記憶装置は、行および列に配置された複数のメモリセル、行に対応して配置された複数のワード線、ならびに列に対応して配置された複数のビット線対を有するメモリセルアレイと、列に対応して設けられた複数の列選択線と、行および列の選択を示すアドレス信号を受けるアドレスバッファと、アドレスバッファによって受けたアドレス信号に従って、複数のワード線の電圧を制御する行デコーダと、アドレスバッファによって受けたアドレス信号に従って、複数の列選択線の電圧を制御する列デコーダと、複数のビット線対に対応して設けられ、各々が対応のビット線対上の電圧差を増幅するための複数のセンスアンプと、複数のビット線に対して共通に設けられたデータ線対と、列に対応して設けられ、各々が、対応の列選択線の電圧に応じて、対応のビット線対をデータ線対と接続するための複数の列選択ゲートと、列デコーダの動作電源電圧を供給する第１の電源供給系と、メモリセルアレイおよび複数のセンスアンプの動作電源電圧を供給する第２の電源供給系と、アドレスバッファを含む周辺回路の動作電源電圧を供給する第３の電源供給系とを備える。
この発明の他の構成に従う半導体記憶装置は、行および列に配置された複数のメモリセル、行に対応して配置された複数のワード線、ならびに列に対応して配置された複数のビット線対を有するメモリセルアレイと、複数のビット線対に対応して設けられ、各々が対応のビット線対上の電圧差を増幅するための複数のセンスアンプと、メモリセルアレイでの動作を制御するための周辺回路と、センス制御信号を生成するセンス電源制御回路と、センス制御信号に応答して、複数のセンスアンプに対する動作電源電圧の供給を制御するセンス電源回路とを備え、メモリセルアレイおよび複数のセンスアンプが第１の電圧を動作電源電圧として受ける一方で、周辺回路は第２の電圧を動作電源電圧として受け、センス電源制御回路は、第２の電圧を受けて動作して、複数のセンスアンプの動作期間を示す信号を生成する信号生成回路と、信号生成回路によって生成された第２の電圧を振幅とする信号を、第１の電圧を振幅とする信号に変換してセンス制御信号を生成するレベル変換回路とを含む。
この発明のさらに他の構成に従う半導体記憶装置は、第１および第２の領域において、行および列に配置された複数のメモリセルと、行の各々に対応して配置されたワード線と、列の各々に対応して、第１および第２の領域にそれぞれ配置された第１および第２のビット線対と、列の各々に対応して、第１および第２の領域の間に設けられ、第１および第２のビット線対によって共有されるセンスアンプ回路と、センスアンプ回路の動作を制御する信号群を生成するセンスアンプ制御回路とを備え、センスアンプ回路は、センスノード対間の電圧差を増幅するセンスアンプユニットと、第１のビット線対およびセンスノード対の間に接続され、センスアンプ制御回路によって生成された第１の制御信号に応答してオンまたはオフする第１のビット線分離スイッチと、第２のビット線対およびセンスノード対の間に接続され、センスアンプ制御回路によって生成された第２の制御信号に応答してオンまたはオフする第２のビット線分離スイッチと、第１の制御信号の反転信号に応答して、第１のビット線分離スイッチがオフされるときに第１のビット線対を所定電圧と接続する第１のプリチャージ・イコライズ回路と、第２の制御信号の反転信号に応答して、第２のビット線分離スイッチがオフされるときに第２のビット線対を所定電圧と接続する第２のプリチャージ・イコライズ回路と、第１および第２の制御信号に基づいて、第１および第２のビット線分離スイッチが両方ともオフされるのを検知する論理回路と、論理回路での検知に応答して、センスノード対を所定電圧と接続する第３のプリチャージ・イコライズ回路とを含む。
この発明に従う半導体記憶装置は、列デコーダの動作電源電圧、すなわち列選択線のハイレベル電圧を、メモリセルアレイおよびセンスアンプ回路（アレイ系回路）の動作電源電圧および列デコーダ以外の周辺回路の動作電源電圧と独立に設定できる。したがって、低消費電力化のために低電圧駆動される半導体記憶装置において、バーンイン試験の効率化と、データ保持特性の向上および高速動作化とを両立できる。特に、通常動作時における列デコーダの動作電源電圧を、周辺回路の動作電源電圧およびアレイ系回路の動作電源電圧の中間電圧として設定することにより、データ保持特性の向上および高速動作化をバランスさせることが可能となる。
また、この発明に従う半導体記憶装置によれば、周辺回路の動作電源電圧ではなくメモリセルアレイおよびセンスアンプ回路（アレイ系回路）の動作電源電圧を振幅とするセンス制御信号によって、センスアンプへの動作電源電圧の供給を制御できる。したがって、アレイ系回路の動作電源電圧が周辺回路の動作電源電圧より高いケースにおいても、センスアンプへの動作電源電圧の供給を確実に遮断できる。この結果、周辺回路およびアレイ系回路でトランジスタのゲート絶縁膜厚が作り分けられた、低消費電力化に適した構成の半導体記憶装置において、バーンイン試験を効率的に実行することが可能となる。
さらに、シェアードセンスアンプ構成において、センスノード対ならびに両側に配置される第１および第２のビット線対にそれぞれ対応してプリチャージ・イコライズ回路を設けるので、ショート不良が発生しても、ショート部位を切離してプリチャージ・イコライズ動作を行なえるので、待機電流を削減できる。特に、センスアアンプと第１および第２のビット線対との間の接続・分離を指示する制御信号に基づいて、プリチャージ・イコライズ動作の実行を指示できるので、センスアンプ制御回路で生成する制御信号数を削減して、回路面積を縮小できる。
以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下において図中における同一符号は同一または相当部分を示すものとする。
［実施の形態１］
図１は、本発明の実施の形態に従う半導体記憶装置の全体構成を示す概略ブロック図である。
図１を参照して、本発明の実施の形態に従う半導体記憶装置１０００は、コマンドデコーダ１０と、アドレスバッファ１５と、複数のメモリブロックＭＢ（０）〜ＭＢ（ｎ）と、読出・書込回路４０とを備える。メモリブロックＭＢ（メモリブロックＭＢ（０）〜ＭＢ（ｎ）を総称するもの、以下同じ）の各々に対応して、行デコーダ２０および列デコーダ３０が設けられる。
コマンドデコーダ１０は、外部からのコマンド制御信号をデコードして、データ書込、データ読出等を指示するコマンドを生成する。アドレスバッファ１５は、外部からのアドレス信号に応じて、選択メモリセルを指定するための行アドレスＲＡ、列アドレスＣＡ等を生成する。メモリブロックＭＢの選択についても、アドレス信号の一部ビットに基づいて行なわれる。
半導体記憶装置１０００は、さらに、メモリブロックＭＢ（０）〜ＭＢ（ｎ）にそれぞれ対応して設けられたローカルデータ線対ＬＩＯＰ（０）〜ＬＩＯＰ（ｎ）と、メモリブロックＭＢ（０）〜ＭＢ（ｎ）に共通に設けられたグローバルデータ線対ＧＩＯＰとをさらに備える。
ローカルデータ線対ＬＩＯＰ（ローカルデータ線対ＬＩＯＰ（０）〜ＬＩＯＰ（ｎ）を総称するもの、以下同じ）の各々は、相補のローカルデータ線ＬＩＯ，／ＬＩＯから構成される。たとえば、ローカルデータ線対ＬＩＯＰ（０）は、ローカルデータ線ＬＩＯ（０）および／ＬＩＯ（０）から構成され、ローカルデータ線対ＬＩＯＰ（ｎ）は、ローカルデータ線ＬＩＯ（ｎ）および／ＬＩＯ（ｎ）から構成される。同様に、グローバルデータ線対ＧＩＯＰは、相補のグローバルデータ線ＧＩＯおよび／ＧＩＯから構成される。
ローカルデータ線対ＬＩＯＰ（０）〜ＬＩＯＰ（ｎ）とグローバルデータ線対ＧＩＯＰとの間には、同相のローカルデータ線およびグローバルデータ線間をそれぞれ接続するためのＩ／ＯスイッチＩＯＳＷ（１）〜ＩＯＳＷ（ｎ）がそれぞれ設けられる。Ｉ／ＯスイッチＩＯＳＷ（１）〜ＩＯＳＷ（ｎ）は、メモリブロックＭＢ（０）〜ＭＢ（ｎ）の選択結果をそれぞれ示すブロック選択信号ＢＳ（０）〜ＢＳ（ｎ）にそれぞれ応答してオンおよびオフされる。
読出・書込回路４０は、データ書込時にデータバスＤＢを介して入力された書込データに応じた電圧差が生じるように、グローバルデータ線ＧＩＯおよび／ＧＩＯの電圧を駆動する。駆動された電圧差は、Ｉ／ＯスイッチＩＯＳＷ（Ｉ／ＯスイッチＩＯＳＷ（１）〜ＩＯＳＷ（ｎ）を総称するもの、以下同じ）およびローカルデータ線対ＬＩＯＰを介して、選択されたメモリアレイ中の選択メモリセルへ伝達される。
読出・書込回路４０は、データ読出時には、選択されたメモリブロック中の選択メモリセルの記憶データに応じて、ローカルデータ線対ＬＩＯＰおよびＩ／ＯスイッチＩＯＳＷを介して、グローバルデータ線ＧＩＯ，／ＧＩＯ上に伝達された電圧差を増幅して、読出データをデータバスＤＢに出力する。データバスＤＢは、図示しない入出力インターフェイスとの間で、読出データおよび書込データを伝達する。
図２は、図１に示した各メモリブロックのアレイ構成を詳細に説明する図である。各メモリブロックＭＢのアレイ構成は同様である。
図２を参照して、メモリブロックＭＢは、複数のメモリセルＭＣが行列状に配置されたメモリセルアレイ１００と、センスアンプ帯１１０と、データＩ／Ｏ帯１２０とを含む。
メモリセルアレイ１００において、メモリセルＭＣは、ダミー行１０１を含むように、行列状に配置される。メモリセル行に対応してワード線ＷＬ０〜ＷＬ８が配置され、ダミー行１０１に対応してダミーワード線ＤＷＬが配置される。
さらに、メモリセル列に対応してビット線対ＢＬＰ♯０〜ＢＬＰ♯３が配置される。ビット線対ＢＬＰ♯０〜ＢＬＰ♯３の各々は、相補のビット線ＢＬおよび／ＢＬを有する。たとえばビット線対ＢＬＰ♯０は、相補のビット線ＢＬ♯０および／ＢＬ♯０を有している。なお、メモリセル行およびメモリセル列ならびにダミー行の数は、図２に示した例に限定されず、任意の個数とすることができる。
メモリセルＭＣは、１行おきに、相補のビット線ＢＬおよび／ＢＬの一方ずつと接続される。たとえば、ビット線対ＢＬＰ♯０に対応するメモリセル列において、偶数行に対応するワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ８と接続されたメモリセルは、ビット線ＢＬ♯０と接続され、奇数行のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７と接続されたメモリセルＭＣはビット線／ＢＬ♯０と接続される。
各メモリセルＭＣは、活性領域１０２を用いて形成されたアクセストランジスタと、ストレージノード１０４とを含む。アクセストランジスタは、対応のワード線ＷＬの電圧に応じてオンし、ストレージノード１０４と接続されたソース／ドレインの一方と、ビット線ＢＬまたは／ＢＬと接続されたソース／ドレインの他方との間を電気的に接続する。
行デコーダ２０は、アドレスバッファ１５が生成した行アドレスＲＡに応じて、ワード線ＷＬ０〜ＷＬ８の電圧を制御する。具体的には、選択行のワード線ＷＬは選択状態（論理ハイレベル、以下単に「Ｈレベル」と表記する）に設定され、非選択行のワード線ＷＬは非選択状態（論理ローレベル、以下単に「Ｌレベル」と表記する）に設定される。
選択行の各メモリセルＭＣでは、対応のワード線ＷＬが活性状態（Ｈレベル）に設定されるのに応答して、ストレージノード１０４が対応のビット線ＢＬまたは／ＢＬと接続される。
列デコーダ３０は、アドレスバッファ１５が生成した列アドレスＣＡに応じて、メモリセル列にそれぞれ対応して設けられた列選択線ＣＳＬ♯０〜ＣＳＬ♯３の電圧を制御する。具体的には、選択列の列選択線ＣＳＬ（列選択線ＣＳＬ♯０〜ＣＳＬ♯３を総括的に表記するもの、以下同じ）は選択状態（Ｈレベル）に設定され、非選択行の列選択線ＣＳＬは非選択状態（Ｌレベル）に設定される。
センスアンプ帯１１０は、メモリセル列にそれぞれ対応して設けられたセンスアンプ回路Ｓ／Ａ♯０〜Ｓ／Ａ♯３を含む。センスアンプ回路Ｓ／Ａ（センスアンプ回路Ｓ／Ａ♯０〜Ｓ／Ａ♯３を総括的に表記するもの、以下同じ）は、データＩ／Ｏ帯１２０に配置されるビット線分離スイッチＢＬＩＳ，ＺＢＬＩＳをそれぞれ介して、対応のビット線ＢＬ，／ＢＬと接続される。すなわち、ビット線ＢＬ♯０，／ＢＬ♯０〜ＢＬ♯３，／ＢＬ♯３にそれぞれ対応して、ビット線分離スイッチＢＬＩＳ♯０，ＺＢＬＩＳ♯０〜ＢＬＩＳ♯３，ＺＢＬＩＳ♯３が設けられている。センスアンプ回路Ｓ／Ａには、後ほど詳細に説明するセンス制御信号が入力されて、その動作が制御される。
ビット線分離スイッチＢＬＩＳ，ＺＢＬＩＳは、ｎチャネルＭＯＳトランジスタで構成され、その各ゲートにはビット線分離信号ＢＬＩが入力される。ビット線分離信号ＢＬＩがＬレベルのときには、各ビット線ＢＬ，／ＢＬはセンスアンプ回路Ｓ／Ａと電気的に切離され、ビット線分離信号ＢＬＩがＨレベルのときには、各ビット線ＢＬ，／ＢＬは対応のセンスアンプ回路Ｓ／Ａと接続される。
データＩ／Ｏ帯１２０は、ローカルデータ線ＬＩＯ，／ＬＩＯと、メモリセル列にそれぞれ対応して設けられた列選択ゲートＣＳＧ♯０，ＺＣＳＧ♯０〜ＣＳＧ♯３，ＺＣＳＧ♯３とをさらに有する。以下では、列選択ゲートＣＳＧ♯０〜ＣＳＧ♯３を総括的に列選択ゲートＣＳＧとも称し、列選択ゲートＺＣＳＧ♯０〜ＺＣＳＧ♯３を総括的に列選択ゲートＺＣＳＧとも称する。
ローカルデータ線ＬＩＯ，／ＬＩＯは、ビット線ＢＬ♯０，／ＢＬ♯０〜ＢＬ♯３，／ＢＬ♯３に対して階層的に、上位のデータ線として配置される。
各メモリセル列において、対応のビット線ＢＬおよび／ＢＬとローカルデータ線ＬＩＯおよび／ＬＩＯの間には、ｎチャネルＭＯＳトランジスタで構成された列選択ゲートＣＳＧおよびＺＣＳＧがそれぞれ設けられる。たとえばビット線ＢＬ♯０，／ＢＬ♯０と、ローカルデータ線ＬＩＯおよび／ＬＩＯとの間には、列選択ゲートＣＳＧ♯０およびＺＣＳＧ♯０がそれぞれ接続される。
列選択ゲートＣＳＧ，ＺＣＳＧの各ゲートには、対応の列選択線ＣＳＬが接続される。たとえば、列選択ゲートＣＳＧ♯０およびＺＣＳＧ♯０のゲートには、列選択線ＣＳＬ♯０が接続される。これにより、列選択線ＣＳＬ♯０が選択状態（Ｈレベル）に設定されると、列選択ゲートＣＳＧ♯０，ＺＣＳＧ♯０のターンオンに応答して、ビット線ＢＬ♯０および／ＢＬ♯０がローカルデータ線ＬＩＯおよび／ＬＩＯと間にそれぞれ接続される。このとき、他の列選択線ＣＳＬ♯１〜ＣＳＬ♯３は非選択状態（Ｌレベル）に設定されているため、残りのビット線ＢＬ♯１，／ＢＬ♯１〜ＢＬ♯３，／ＢＬ♯３は、ローカルデータ線ＬＩＯ，／ＬＩＯと非接続とされる。
Ｉ／ＯスイッチＩＯＳＷは、ローカルデータ線ＬＩＯおよび／ＬＩＯとグローバルデータ線ＧＩＯおよび／ＧＩＯの間にそれぞれ接続されるトランジスタスイッチを有する。これらのトランジスタスイッチは、共通のブロック選択信号ＢＳ（ブロック選択信号ＢＳ（０）〜ＢＳ（ｎ）を総括的に表記するもの、以下同じ）をゲートに受ける。したがって、Ｉ／ＯスイッチＩＯＳＷは、対応のメモリブロックＭＢの選択時にターンオンする。これにより、図１に示したメモリブロックＭＢ（０）〜ＭＢ（ｎ）のうち、選択されたメモリブロックのローカルデータ線ＬＩＯ，／ＬＩＯのみがグローバルデータ線ＧＩＯ，／ＧＩＯと電気的に接続される。
読出・書込回路４０は、ライトドライバ４１と、プリアンプ４２とを有する。ライトドライバ４１は、書込動作時に活性化される制御信号ＷＲに応答して動作して、データバスＤＢ上を伝達される書込データを示す制御信号ＷＤＤに応じた電圧差をグローバルデータ線ＧＩＯおよび／ＧＩＯ間に駆動する。プリアンプ４２は、データ読出時に活性化される制御信号ＲＤに応答して動作して、グローバルデータ線ＧＩＯおよび／ＧＩＯ間に伝達された電圧差を増幅して、読出データを生成しデータバスＤＢに出力する。
図３は、図２に示したセンスアンプ回路の詳細を説明する回路図である。
各センスアンプ回路Ｓ／Ａの構成は同様であるので、図３には一例として、センスアンプ回路Ｓ／Ａ♯０および対応部分の構成が示されている。
図３を参照して、メモリセルアレイ１００において、ワード線ＷＬ０に代表される偶数行においては、メモリセルＭＣがビット線ＢＬ♯０に接続され、ワード線ＷＬ１に代表される奇数行においては、メモリセルＭＣがビット線／ＢＬ♯０と接続される。メモリセルＭＣは、図２に示した活性領域１０２に形成されるｎチャネルＭＯＳトランジスタであるアクセストランジスタ１０５と、キャパシタ１０６とを有する。アクセストランジスタ１０５は、ビット線ＢＬ♯０（または／ＢＬ♯０）とストレージノード１０４の間に接続され、そのゲートは対応のワード線ＷＬと接続される。キャパシタ１０６は、ストレージノード１０４と、セルプレート電圧ＶＣＰを供給するノードとの間に接続される。
ビット線ＢＬ♯０および／ＢＬ♯０は、センスノード対を構成するセンスノードＳＮ♯０およびＺＳＮ♯０と、ビット線分離スイッチＢＬＩＳ♯０およびＺＢＬＩＳ♯０を介して接続される。
センスアンプ回路Ｓ／Ａ♯０は、センスノードＳＮ♯０およびＺＳＮ♯０をビット線電圧ＶＢＬにプリチャージ・イコライズするためのプリチャージ・イコライズ回路１４０と、センスノードＳＮ♯０およびＺＳＮ♯０の間（すなわち、センスノード対間）の電圧差を増幅するセンスアンプユニット１５０とを有する。
一般的に、ビット線電圧ＶＢＬは、ビット線の電圧振幅に相当するアレイ電源電圧ＶＤＤＳの１／２に、すなわち、ＶＢＬ＝ＶＤＤＳ／２に設定される。
プリチャージ・イコライズ回路１４０は、ｎチャネルＭＯＳトランジスタ１４１〜１４３を有する。センスアンプユニット１５０は、ｎチャネルＭＯＳトランジスタ１５１，１５２およびｐチャネルＭＯＳトランジスタ１５３，１５４を有する。
半導体装置においては、通常、外部電源電圧が与えられるＭＯＳトランジスタと、外部電源電圧を降圧した内部降圧電圧が与えられるＭＯＳトランジスタとの２種類が用いられる。これらの２種類のうち、内部降圧電圧が与えられるＭＯＳトランジスタのゲート絶縁膜の膜厚に対し、外部電源電圧が与えられるＭＯＳトランジスタのゲート絶縁膜の膜厚は厚い。以下、本明細書では、前者のゲート絶縁膜を有するＭＯＳトランジスタを「薄膜トランジスタ」と称し、後者のゲート絶縁膜を有するＭＯＳトランジスタを「厚膜トランジスタ」と称することとする。なお、ＭＯＳトランジスタへの印加電圧は、上記外部電源電圧および内部降圧電圧に限られるものではなく、薄膜トランジスタと比較して、厚膜トランジスタの方が高い電源電圧を印加可能であることを意味する。たとえば、具体的な数値例としては、厚膜トランジスタでは、電源電圧が最大５Ｖ程度に対しゲート絶縁膜の膜厚は６〜８ｎｍ程度である一方で、薄膜トランジスタでは、電源電圧が最大３Ｖ程度に対しゲート絶縁膜の膜厚は３〜５ｎｍ程度である。
たとえば、メモリセルアレイに配置されるアクセストランジスタ１０５は、対応のワード線ＷＬの選択時において、ゲートに昇圧電圧が印加されるので、厚膜トランジスタで構成される。一般的に、不純物濃度等の他の製造条件が同一であれば、薄膜トランジスタのしきい値電圧は、厚膜トランジスタのしきい値電圧よりも低くなる。しきい値電圧を低くすると、高速動作化に有利な一方で、ターンオフ時のスレッショルド電流が増加してしまう。したがって、アクセストランジスタ１０５を厚膜トランジスタで構成すれば、ワード線非選択時のデータ保持特性の面も有利である。
図３に示すように、以下本明細書においては、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの区別は、トランジスタのゲート直下における矢印記号の有無で示し、厚膜トランジスタと薄膜トランジスタとは、ゲート部分における“○”の有無によって区別する（“○”有が薄膜トランジスタ）。
センスアンプユニット１５０を構成するＭＯＳトランジスタ１５１〜１５４は、メモリセルアレイ１００に配置されたアクセストランジスタ１０５と同等に厚膜トランジスタで構成される。ビット線分離スイッチＢＬＩＳ，ＺＢＬＩＳについても、厚膜トランジスタで構成される。
一方、プリチャージ・イコライズ回路１４０を構成するＭＯＳトランジスタ１４１〜１４３は、薄膜トランジスタで構成される。図示しないが、図２に示した、コマンドデコーダ１０、アドレスバッファ１５、行デコーダ２０、列デコーダ３０等の、メモリセルアレイ１００での動作を制御するための周辺回路を構成するＭＯＳトランジスタも、薄膜トランジスタで構成される。また、図２で説明した列選択ゲートＣＳＧ♯０およびＺＣＳＧ♯０についても、薄膜トランジスタで構成されている。
プリチャージ・イコライズ回路１４０において、ｎチャネルＭＯＳトランジスタ１４１は、ビット線電圧ＶＢＬの供給配線２５１（以下、ＶＢＬ配線２５１とも称する）とセンスノードＳＮ♯０の間に電気的に接続され、ｎチャネルＭＯＳトランジスタ１４２は、ＶＢＬ配線２５１とセンスノードＺＳＮ♯０の間に電気的に接続される。ｎチャネルＭＯＳトランジスタ１４３は、センスノードＳＮ♯０およびＺＳＮ♯０の間に電気的に接続される。
ｎチャネルＭＯＳトランジスタ１４１〜１４３の各ゲートには、イコライズ信号ＢＬＥＱが共通に入力される。イコライズ信号ＢＬＥＱがＨレベルに設定されると、ｎチャネルＭＯＳトランジスタ１４１〜１４３がターンオンして、センスノードＳＮ♯０およびＺＳＮ♯０をビット線電圧ＶＢＬにプリチャージ・イコライズする。
センスアンプユニット１５０において、ｎチャネルＭＯＳトランジスタ１５１および１５２は、センス電源ノードＳ２ＮとセンスノードＳＮ♯０，ＺＳＮ♯０の間に交差結合型アンプを構成するように接続される。同様に、ｐチャネルＭＯＳトランジスタ１５３および１５４は、センス電源ノードＳ２ＰとセンスノードＳＮ♯０，ＺＳＮ♯０の間に交差結合型アンプを構成するように接続される。
アレイ電源電圧として用いられる内部電源電圧ＶＤＤＳの供給ノードおよびセンス電源ノードＳ２Ｐとの間には、ｐチャネルＭＯＳトランジスタ１５５が電気的に接続され、接地電圧Ｖｓｓを供給する接地ノードおよびセンス電源ノードＳ２Ｎの間はｎチャネルＭＯＳトランジスタ１５６が電気的に接続される。ＭＯＳトランジスタ１５５および１５６も厚膜トランジスタで構成される。
なお、ビット線分離スイッチＢＬＩＳ，ＺＢＬＩＳによってセンスアンプ回路Ｓ／Ａを分離した状態でバーンイン試験を実行可能な構成である場合には、センスアンプユニット１５０に関連するＭＯＳトランジスタ１５１〜１５６を薄膜トランジスタで構成することも可能である。
ｎチャネルＭＯＳトランジスタ１５５のゲートには、センス制御信号ＺＳ０Ｐが入力され、ｐチャネルＭＯＳトランジスタ１５６のゲートにはセンス制御信号Ｓ０Ｎが入力される。アレイ電源電圧ＶＤＤＳおよび接地電圧Ｖｓｓは、メモリセルＭＣによって保持されるＨレベルデータおよびＬレベルデータの電圧にそれぞれ相当する。
図４は、比較例として示される、半導体記憶装置での一般的な電源供給系の構成を示す概略ブロック図である。
図４に示す構成では、列デコーダ以外の周辺回路９０用の動作電源電圧となる内部電源電圧ＶＤＤＰ（以下、「周辺電源電圧ＶＤＤＰ」とも称する）を、メモリセルアレイ１００およびセンスアンプ回路Ｓ／Ａ等を含むアレイ系回路９１の動作電源電圧であるアレイ電源電圧ＶＤＤＳとは異なるレベルに設定し、一般的にはＶＤＤＰ＞ＶＤＤＳとしていた。
図４に示された周辺回路９０は、メモリセルアレイ１００での動作を制御するための周辺回路のうちの列デコーダ３０以外の回路群、すなわち、図２に示したコマンドデコーダ１０、アドレスバッファ１５、行デコーダ２０等の薄膜トランジスタで構成される回路群を含む。一方、アレイ系回路９１は、厚膜トランジスタで構成される回路群を含む。上記の動作電源電圧差は、ＭＯＳトランジスタのゲート絶縁膜厚の違いに対応している。
従来では、列デコーダ３０の動作電源電圧は、アレイ電源電圧ＶＤＤＳおよび周辺電源電圧ＶＤＤＰの一方が共通に用いられていた。これは、内部電源電圧発生用の電圧発生回路を共通化することによって、レイアウト面積の削減や設計の容易化を図るためである。
しかしながら、列デコーダ３０の動作電源電圧、すなわち列選択線ＣＳＬの選択状態時の電圧（Ｈレベル電圧）を、周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳのいずれとするかについては、一長一短がある。まず、データ書込特性を考慮すれば、列選択線ＣＳＬのＨレベル電圧が高い方が、すなわち周辺電源電圧ＶＤＤＰを用いたほうが周波数特性の向上を図れるため、高速動作化が可能となる。
一方、非同期系のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の場合には、列選択線のＨレベル電圧を下げた方が、すなわちアレイ電源電圧ＶＤＤＳを用いたほうが、データ保持特性が向上する傾向にあった。
図５は、非同期系ＤＲＡＭにおける列選択線の選択タイミングを説明する動作波形図である。
図５に示すように、非同期系ＤＲＡＭのページモード動作では、時刻ｔ０において行アドレスＲＡが与えられた後、当該行アドレスＲＡが固定された状態で、時刻ｔ１、ｔ２およびｔ３において、列アドレスカウンタ等によって、列アドレスがＣＡ♯１、ＣＡ♯２およびＣＡ♯３に順次更新される。これに伴い、時刻ｔ１においては、列選択線ＣＳＬ♯１が非選択状態（Ｌレベル）から選択状態（Ｈレベル）に立上がる。
時刻ｔ２においては、列選択線ＣＳＬ♯１がＨレベルからＬレベルへ立下がる一方で、列選択線ＣＳＬ♯２がＬレベルからＨレベルへ立上がる。
図６および図７は、図５に示した非同期系ＤＲＡＭにおけるコラムアドレスの切換タイミングでの列選択線の電圧推移を示す図である。
図６には、列選択線のＨレベル電圧がアレイ電源電圧ＶＤＤＳ（低電圧）である場合の波形が示され、図７には、列選択線のＨレベル電圧が周辺電源電圧ＶＤＤＰ（高電圧）である場合の波形が示される。
図６において、時刻ｔａにおいてコラムアドレスが切換わると、新たに選択された列選択線９５の電圧が徐々に立上がり、アレイ電源電圧ＶＤＤＳへ近づいていく。一方、それまで選択されていた列選択線９６の電圧は、アレイ電源電圧ＶＤＤＳから、接地電圧Ｖｓｓに向かって低下を始める。
ここで、図２および図３に示した列選択ゲートＣＳＧ，ＺＣＳＧのターンオン電圧ＶＣＧｏｎは、アレイ電源電圧ＶＤＤＳよりも低いので、図６においては、時刻ｔｂにおいて、先に選択されていた列選択線９６に対応する列選択ゲートがターンオフする。一方、時刻ｔｃにおいて、新たに選択された列選択線９５に対応する列選択ゲートがターンオンし、時刻ｔｄにおいて、列選択線９５の電圧が、アレイ電源電圧ＶＤＤＳに達する。
このように、列選択線のＨレベル電圧（アレイ電源電圧ＶＤＤＳ）と列選択ゲートのターンオン電圧ＶＣＧｏｎが比較的近いときには、コラムアドレスの切換時において、重複して複数の列選択ゲートがターンオンするのを防止できる。
これに対して、図７に示すように、列選択線のＨレベル電圧（周辺電源電圧ＶＤＤＰ）が列選択ゲートのターンオン電圧ＶＣＧｏｎよりもかなり高い場合には、先に選択されていた列選択線９６に対応する列選択ゲートのターンオフ時刻ｔｂと、新たな選択列の列選択ゲートのターンオン時刻ｔｃとが逆転してしまい、複数の列選択ゲートが同時にターンオンするオーバーラップ期間が生じてしまう。これにより、データ誤書込が発生する可能性があり、動作安定性が損なわれる。
あるいは、非同期系ＤＲＡＭでは、コラムアドレスの切換タイミング（図５における時刻ｔ１，ｔ２，ｔ３）において、データ線にイコライズ動作を実行する必要があるので、この場合にも、列選択線のＨレベル電圧が高く、列選択ゲートがあまり早期にターンオンすると、データ誤書込が発生する可能性がある。これらの理由より、特に非同期系ＤＲＡＭにおいては、列選択線のＨレベル電圧は、相対的に低いアレイ電源電圧ＶＤＤＳを用いた方がデータ保持特性は優れていた。
このような背景の下、低電圧動作化の進展により、図４に示した電源供給系の構成では列デコーダ３０を効率的に動作させることができないケースが生じている。
たとえば、列デコーダ３０の動作電源電圧をアレイ系回路９１と共通とした場合には、バーンイン試験時において問題が起こる傾向にある。バーンイン試験時には、欠陥を十分に加速させて試験効率を向上させるため、ＭＯＳトランジスタのゲート絶縁膜を破壊しない範囲で、なるべく高電圧を印加する必要がある。
しかしながら、アレイ系回路９１のＭＯＳトランジスタが厚膜トランジスタで構成される一方で、高速動作が望ましい列デコーダ３０は、薄膜トランジスタで構成されるため、両者では、バーンイン試験時に適した高電圧のレベルが異なってくる。したがって、アレイ系回路９１および列デコーダ３０に対して、共通の内部電源電圧を動作電源電圧として供給する構成では、効果的なバーンイン試験の実行に支障が生じてしまう。
また、低電圧動作化に伴い、アレイ電源電圧ＶＤＤＳとＭＯＳトランジスタのしきい値電圧との差が小さくなるため、センスアンプでの動作マージンが減少してしまう。
これらの理由から、センスアンプでのデータ保持特性および高速動作のトレードオフを考慮したときに、列選択線のＨレベル電圧、すなわち列デコーダ３０の動作電源電圧を、周辺回路９０およびアレイ系回路９１とは独立にして、周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳの中間電圧とする必要が生じてきた。
図８は、このような要求に応えるための、本発明の実施の形態１に従う半導体記憶装置における電源供給系の構成を示す概略ブロック図である。
図８を参照して、実施の形態１に従う半導体記憶装置では、周辺回路９０、アレイ系回路９１および列デコーダ３０にそれぞれ対応して、独立の電源供給系が設けられる。すなわち、互いに独立に発生される周辺電源電圧ＶＤＤＰ、アレイ電源電圧ＶＤＤＳおよび列デコーダ用電源電圧ＶＤＤＣが、周辺回路９０、アレイ系回路９１および列デコーダ３０に動作電源電圧としてそれぞれ供給される。周辺回路９０は、図１に示したアドレスバッファ１５を含む。アレイ系回路９１は、図１の行デコーダ２０中のワード線選択用の昇圧電圧が印加されるワード線ドライバ（図示せず）、およびメモリセルを構成するアクセストランジスタ１０５等を含む。
アレイ系回路９１への電源供給系には、外部電源配線１７０に供給される外部電源電圧ＥＸＴＶＣＣを降圧して、内部電源配線１８１へアレイ電源電圧ＶＤＤＳを生成する内部電圧発生回路１８０が配置される。列デコーダ３０への電源供給系においては、独立の内部電圧発生回路１９０が配置され、内部電源配線１９１へ列デコーダ用電源電圧ＶＤＤＣを生成する。内部電圧発生回路１８０，１９０としては、一般的な電圧降下回路（ＶＤＣ：Voltage Down Converter）の構成を適用することができる。
周辺電源電圧ＶＤＤＰへの電源供給系は、同様に内部電圧発生回路（電圧降下回路）によって構成してもよいし、あるいは、周辺電源電圧ＶＤＤＰを供給する内部電源配線１７５を外部電源配線１７０と接続する構成としてもよい。この場合には、外部電源電圧ＥＸＴＶＣＣが周辺電源電圧ＶＤＤＰとして直接用いられる。
このような構成とすることにより、列デコーダ３０の動作電源電圧、すなわち列選択線のＨレベル電圧を、アレイ電源電圧ＶＤＤＳおよび周辺電源電圧ＶＤＤＰと独立に設定できるので、バーンイン試験の効率化と、データ保持特性の向上および高速動作化とを両立できる。したがって、低消費電力化のために低電圧駆動される半導体記憶装置において、バーンイン試験の効率化と、データ保持特性の向上および高速動作化とを両立できる。
特に、通常動作時における列デコーダ用電源電圧ＶＤＤＣを、周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳの中間電圧として設定することにより、データ保持特性の向上および高速動作化をバランス良く実現できる。
［実施の形態２］
実施の形態２では、低消費電力化に適した列選択線ドライバの構成について説明する。
既に説明したように、近年の半導体記憶装置の低電圧駆動化に対応して、ＭＯＳトランジスタのゲート絶縁膜の薄膜化および低しきい値電圧化が推進され、これに伴い単位面積当りのスレッショルドリーク電流が増加する傾向にある。
特に、携帯機器等に搭載される半導体記憶装置では、待機状態での消費電流（待機電流）の抑制が要求されるため、実施の形態１に従う半導体記憶装置、すなわち、列デコーダの動作電源電圧が独立している構成においても、列選択線を選択状態あるいは非選択状態に駆動する列選択線ドライバの待機電流削減が求められている。
図９は、比較例として示される一般的な列選択線ドライバの構成を示す回路図である。
図９を参照して、比較例として示される列選択線ドライバ２００は、接続制御部２０７ａを構成するｐチャネルＭＯＳトランジスタ２０１〜２０３と、接続制御部２０７ｂを構成するｎチャネルＭＯＳトランジスタ２０４〜２０６と、インバータ２０８とを有する。列選択線ドライバ２００は、薄膜トランジスタによって構成される。
ｐチャネルＭＯＳトランジスタ２０１〜２０３は、アレイ電源電圧ＶＤＤＳを供給する内部電源配線１８１および内部ノードＮａの間に並列に接続される。ｎチャネルＭＯＳトランジスタ２０４〜２０６は、内部ノードＮａおよび接地ノード（接地電圧Ｖｓｓ）の間に直列に接続される。インバータ２０８は、内部ノードＮａの電圧に応じて列選択線ＣＳＬを、選択状態（Ｈレベル）に対応するアレイ電源電圧ＶＤＤＳおよび非選択状態（Ｌレベル）に対応する接地電圧Ｖｓｓの一方に設定する「駆動部」として動作する。
ｐチャネルＭＯＳトランジスタ２０１およびｎチャネルＭＯＳトランジスタ２０４の各ゲートには列デコード信号ＹＡが入力され、ｐチャネルＭＯＳトランジスタ２０２およびｎチャネルＭＯＳトランジスタ２０５のゲートには列デコード信号ＹＢが共通に入力され、ｐチャネルＭＯＳトランジスタ２０３およびｎチャネルＭＯＳトランジスタ２０６の各ゲートには列デコード信号ＹＣが共通に入力される。
すなわち、ＭＯＳトランジスタ２０１および２０４は列デコード信号ＹＡに応答して相補的にオンおよびオフし、ＭＯＳトランジスタ２０２および２０５は列デコード信号ＹＢに応答して相補的にオンおよびオフし、ＭＯＳトランジスタ２０３および２０６は列デコード信号ＹＣに応答して相補的にオンおよびオフする。
列選択線ドライバ２００では、列デコード信号ＹＡ〜ＹＣのすべてがＨレベルのときには、並列接続されたｐチャネルＭＯＳトランジスタ２０１〜２０３のすべてがターンオフするとともに、直列接続されたｎチャネルＭＯＳトランジスタ２０４〜２０６のすべてがターンオンする。これにより、内部ノードＮａが接地電圧Ｖｓｓと接続されて、インバータ２０８は、列選択線ＣＳＬを選択状態（Ｈレベル）へ駆動する。
一方、列デコード信号ＹＡ〜ＹＣのうちの少なくとも１つがＬレベルのときは、並列接続されたトランジスタ２０１〜２０３のうちの少なくとも１つによって内部ノードＮａがアレイ電源電圧ＶＤＤＳと接続される一方で、直列接続されたトランジスタ２０４〜２０６の少なくとも１つがターンオフするので内部ノードＮａは接地電圧Ｖｓｓとは切離される。したがって、内部ノードＮａがアレイ系電源電圧ＶＤＤＳ（Ｈレベル）に設定されて、インバータ２０８は列選択線ＣＳＬを非選択状態（Ｌレベル）に駆動する。
しかしながら、図９に示した列選択線ドライバ２００の構成では、待機時であっても、列デコード信号ＹＡ〜ＹＣのいずれかがＬレベルであれば内部ノードＮａはアレイ電源電圧ＶＤＤＳと接続されていた。このため、ｎチャネルＭＯＳトランジスタ２０４〜２０６のオフリーク電流（サブスレッショルド電流）によって、待機電流が消費される。この消費電流は、半導体記憶装置の低電圧駆動化に対応したＭＯＳトランジスタの低しきい値電圧化に付随して大きくなる。
図１０は、このような問題点を解決するための実施の形態２に従う列選択線ドライバの構成を示す回路図である。図１０に示される列選択線ドライバ２１０は、実施の形態１に従う半導体記憶装置において、各列選択線ＣＳＬに対応して列デコーダ３０に配置される。列選択線ドライバ２１０についても、薄膜トランジスタで構成される
図１０を参照して、実施の形態２に従う列選択線ドライバ２１０は、図９と同様に配置されたｐチャネルＭＯＳトランジスタ２０１〜２０３、ｎチャネルＭＯＳトランジスタ２０４〜２０６およびインバータ２０８と、「スイッチ素子」として動作するｐチャネルＭＯＳトランジスタ２１５を含む。
列選択線ドライバ２１０においては、列選択結果に応じて、列デコーダ用電源電圧ＶＤＤＣと内部ノードＮａとを接続するための「接続制御部２０７ａ」として設けられるｐチャネルトランジスタ２０１〜２０３は、内部ノードＮｂおよび内部ノードＮａの間に並列接続される。すなわちｐチャネルＭＯＳトランジスタ２０１〜２０３のソースは、列デコーダ用電源電圧ＶＤＤＣの供給を直接受けるのではなく、ｐチャネルＭＯＳトランジスタ２１５を介して列デコーダ用電源電圧ＶＤＤＣを供給される。
既に説明したように、ｎチャネルＭＯＳトランジスタ２０４〜２０６は、列選択結果に応じて接続制御部２０７ａと相補的に動作して、接地電圧Ｖｓｓと内部ノードＮａとを接続する「接続制御部２０７ｂ」として動作する。
ｐチャネルＭＯＳトランジスタ２１５は、内部電源配線１９１（列デコーダ用電源電圧ＶＤＤＣ）および内部ノードＮｂの間に電気的に接続され、そのゲートには、インバータ２１７によって反転されたブロック選択信号ＢＳが入力される。ブロック選択信号ＢＳは、図１でも説明したように、対応のメモリブロックＭＢの選択時にＨレベルに設定され、非選択時にＬレベルに設定されるものとする。
インバータ２１７は、周辺電源電圧ＶＤＤＰによって駆動される。したがって、対応のメモリブロックＭＢの選択時にトランジスタ２１５のゲートにはＬレベル（接地電圧Ｖｓｓ）が入力されて、内部ノードＮｂは、列デコーダ用電源電圧ＶＤＤＣと接続される。このとき、列選択線ドライバ２１０は、図９に示した列選択線ドライバ２１０と同様に動作する。
これに対して、対応のメモリブロックＭＢの非選択時には、トランジスタ２１５のゲートにはＨレベル（周辺電源電圧ＶＤＤＰ）が入力される。ＶＤＤＰ≧ＶＤＤＣであるので、トランジスタ２１５がターンオフされて、内部ノードＮｂは列デコーダ用電源電圧ＶＤＤＣから切離される。
したがって、対応のメモリブロックＭＢの非選択時を含め、列デコーダ３０が動作する必要のない待機時においては、内部ノードＮａが列デコーダ用電源電圧ＶＤＤＣと接続されることがないので、ｎチャネルＭＯＳトランジスタ２０４〜２０６によってオフリーク電流が生じることがない。これにより、列選択線ドライバ２１０における待機電流を削減し、半導体記憶装置の低消費電力化に寄与できる。
なお、実施の形態１および２では、列デコーダ３０が各メモリブロックごとに対応して配置されるため、ブロック選択信号ＢＳに応答して「スイッチ素子」として設けられるｐチャネルトランジスタ２１５がオン・オフされる構成について示したが、ブロック選択信号ＢＳは、列デコーダ３０の配置態様に合わせて、当該列デコーダの動作時／待機時に対応した情報を有する信号で適宜代替することが可能である。
［実施の形態３］
実施の形態３においては、実施の形態１に従う半導体記憶装置、すなわち、列デコーダの動作電源電圧が独立している構成において、効果的なバーンイン試験を実行可能な電源供給系の構成を説明する。
実施の形態３で説明する構成は、特に、データ保持特性を考慮して、通常動作時における列デコーダ用電源電圧ＶＤＤＣとアレイ電源電圧ＶＤＤＳとを同レベルに設定する場合に効果がある。
図１１は、列デコーダ用電源電圧ＶＤＤＣを発生する内部電圧発生回路１９０の構成を示す回路図である。内部電圧発生回路１９０は、厚膜トランジスタで構成される。
図１１を参照して、内部電圧発生回路１９０は、カレントミラーアンプ１９２と、電流供給制御トランジスタ１９３と、カレントミラーアンプ１９２への動作電流スイッチ１９４とを含む。
カレントミラーアンプ１９２は、ｐチャネルＭＯＳトランジスタ１９５，１９６と、ｎチャネルＭＯＳトランジスタ１９７，１９８とを有する。トランジスタ１９５および１９７は、外部電源電圧ＥＸＴＶＣＣを供給する外部電源配線１７０とノードＮｃとの間に直列に接続される。トランジスタ１９６および１９８は、トランジスタ１９５および１９７と並列に、外部電源配線１７０とノードＮｃとの間に直列接続される。
ｐチャネルＭＯＳトランジスタ１９５および１９６の各ゲートは、ＭＯＳトランジスタ１９６および１９８の接続ゲートと接続される。ＭＯＳトランジスタ１９７のゲートには、列デコーダ用電源電圧ＶＤＤＣの目標値に相当する基準電圧ＶＲＥＦＣが入力され、トランジスタ１９８のゲートは内部電源配線１９１と接続される。
動作電流スイッチ１９４は、ノードＮｃと接地ノード（接地電圧Ｖｓｓ）との間に電気的に接続されたｎチャネルＭＯＳトランジスタで構成される。ＭＯＳトランジスタ１９４のゲートには、イネーブル信号ＥＮＶＤＣが入力される。イネーブル信号ＥＮＶＤＣは、内部電圧発生回路１９０の動作時にＨレベルに設定される。イネーブル信号ＥＮＶＤＣのＨレベル期間には、ＭＯＳトランジスタ１９４のオンに応答して、カレントミラーアンプ１９２へ動作電流が供給される。これにより、カレントミラーアンプ１９２の動作時には、カレントミラーアンプ１９２の出力ノード、すなわちＭＯＳトランジスタ１９５および１９７の接続ノードには、内部電源配線１９１上の電圧と基準電圧ＶＲＥＦＣとの電圧差を増幅した電圧が生じる。
一方、イネーブル信号ＥＮＶＤＣのＬレベル期間では、ＭＯＳトランジスタ１９４がターンオフされるので、カレントミラーアンプ１９２は動作しない。
電流供給制御トランジスタ１９３は、外部電源配線１７０および内部電源配線１９１の間に電気的に接続されたｐチャネルＭＯＳトランジスタで構成される。ＭＯＳトランジスタ１９３のゲートは、カレントミラーアンプ１９２の出力ノードと接続される。
このような構成とすることにより、イネーブル信号ＥＮＶＤＣのＨレベル期間において、列デコーダ用電源電圧ＶＤＤＣが基準電圧ＶＲＥＦＣよりも低下すると電流供給制御トランジスタ１９３がターンオンして、外部電源配線１７０から内部電源配線１９１へ電流が供給される。一方、列デコーダ用電源電圧ＶＤＤＣが基準電圧ＶＲＥＦＣよりも大きい場合には、電流供給制御トランジスタ１９３がターンオフンされて、外部電源配線１７０から内部電源配線１９１の電流供給は停止される。このような動作により、内部電源配線１９１上の列デコーダ用電源電圧ＶＤＤＣは、基準電圧ＶＲＥＦＣに制御される。
図１２は、アレイ電源電圧ＶＤＤＳを発生する内部電圧発生回路１８０の構成を示す回路図である。
図１２を参照して、内部電圧発生回路１８０は、カレントミラーアンプ２２２と、電流供給制御トランジスタ２２３と、カレントミラーアンプ２２２への動作電流スイッチ２２４とに加えて、ｎチャネルＭＯＳトランジスタ２３０および論理回路２３２をさらに含む。
カレントミラーアンプ２２２は、ｐチャネルＭＯＳトランジスタ２２５，２２６およびｎチャネルＭＯＳトランジスタ２２７，２２８を有する。カレントミラーアンプ２２２、電流供給制御トランジスタ２２３および動作電流スイッチ２２４の配置および構成は、図１１に示した内部電圧発生回路１９０におけるカレントミラーアンプ１９２、電流供給制御トランジスタ１９３および動作電流スイッチ１９４と同様であるので詳細な説明は繰返さない。
ｎチャネルＭＯＳトランジスタ２３０は、電流供給制御トランジスタ２２３のゲートおよび接地ノード（接地電圧Ｖｓｓ）の間に電気的に接続され、ゲートにバーンイン信号ＭＢＩを受ける。バーンイン信号ＭＢＩは、たとえば図１に示したコマンドデコーダ１０によって、コマンド制御信号の特定の組合せの入力に応答して生成される。バーンイン信号ＭＢＩは、バーンイン試験期間にＨレベルに設定され、通常動作を含むそれ以外の期間にはＬレベルに設定される。
論理回路２３２は、バーンイン信号ＭＢＩの反転信号と、イネーブル信号ＥＮＶＤＣとのＡＮＤ（論理積）論理演算結果を制御信号ＥＮ♯として出力する。制御信号ＥＮ♯は、ｎチャネルＭＯＳトランジスタ（動作電流スイッチ）２２４のゲートに入力される。この結果、制御信号ＥＮ♯は、イネーブル信号ＥＮＶＤＣのＬレベル期間およびバーンイン試験期間において、カレントミラーアンプ２２２への動作電流を停止するようにＬレベルに設定される。
したがって、バーンイン試験期間（ＭＢＩ＝Ｈレベル）では、カレントミラーアンプ２２２の動作が停止されるとともに、ｎチャネルＭＯＳトランジスタ２３０がターンオンされて、電流供給制御トランジスタ２３０のゲートは、接地電圧Ｖｓｓに固定される。この結果、内部電源配線１８１は、外部電源配線１７０と直接接続されて、外部電源電圧ＥＸＴＶＣＣが直接列デコーダ用電源電圧ＶＤＤＣとなる。
バーンイン試験期間以外（ＭＢＩ＝Ｌレベル）では、内部電圧発生回路１８０の動作は、図１１に示した内部電圧発生回路１９０と同様である。
図１３は、図１１に示した内部電圧発生回路１９０の外部電源電圧ＥＸＴＶＣＣに対応した特性を示す概念図である。
図１３を参照して、内部電圧発生回路１９０においては、通常動作時と、バーンイン試験時で、特に動作は切換えられないので、図１３（ａ）および図１３（ｂ）にそれぞれ示されるように、通常動作時およびバーンイン試験時において、外部電源電圧ＥＸＴＶＣＣに対する列デコーダ用電源電圧ＶＤＤＣの変化特性は同様である。
一般に、基準電圧ＶＲＥＦＣは、外部電源電圧ＥＸＴＶＣＣに応じた電圧を発生するように生成されるので、ある範囲までは、外部電源電圧ＥＸＴＶＣＣの上昇に伴って上昇する。しかしながら、基準電圧ＶＲＥＦＣは、外部電源電圧ＥＸＴＶＣＣの高電圧領域では飽和するので、外部電源電圧ＥＸＴＶＣＣが上昇しても、それほど高くはならない。
この結果、内部電圧発生回路１９０では、通常動作時には、所定の基準電圧ＶＲＥＦＣに応じた列デコーダ用電源電圧ＶＤＤＣが発生されるが、図１３（ｂ）に示されるようにバーンイン時においても、それほど高電圧が発生されない。このため、列デコーダ３０を構成する薄膜トランジスタに対して、ゲート絶縁膜破壊によってトランジスタの信頼性を損ねるような過大電圧を印加することがない。
これに対して図１４には、図１２に示した内部電圧発生回路１８０の外部電源電圧ＥＸＴＶＣＣに対応した特性が示される。
図１４（ａ）に示される通常動作時における特性は、図１３（ａ）と同様であるので詳細な説明は繰返さない。特に、基準電圧ＶＲＥＦＣおよびＶＲＥＦＳを共通にすることによって、基準電圧発生回路の設置個数を削減するとともに、データ保持特性に優れた設定とすることができる。
一方、図１４（ｂ）に示されるように、外部電源電圧ＥＸＴＶＣＣが高電圧に設定されるバーンイン試験期間において、アレイ電源電圧ＶＤＤＳは、基準電圧ＶＲＥＦＣに基づいて制御されるのではなく、外部電源電圧ＥＸＴＶＣＣとともに高くなる。このため、バーンイン試験時において、基準電圧ＶＲＥＦＳは飽和するものの、アレイ電源電圧ＶＤＤＳを外部電源電圧ＥＸＴＶＣＣの上昇に応じて高電圧に設定することができる。
したがって、アレイ系回路を構成する厚膜トランジスタに対して、高い電圧ストレスを与えて効率的な試験を実行することができる。このように実施の形態３に従う構成によれば、通常動作時にアレイ電源電圧ＶＤＤＳおよび列デコーダ用電源電圧ＶＤＤＣとを同一レベルにするとともに、厚膜トランジスタおよび薄膜トランジスタの両方に対して好ましいバーンイン試験を実行することができる。
［実施の形態４］
実施の形態４では、実施の形態１に従う半導体記憶装置、すなわち、列デコーダの動作電源電圧が独立している構成において、グローバルデータ線ＧＩＯ，／ＧＩＯの電圧を駆動する回路群の動作電源電圧を、列デコーダと共通にする構成例について説明する。
図１５は、実施の形態４に従うライトドライバ４１およびグローバルデータ線プリチャージ回路４５の構成を示す回路図である。
図１５を参照して、ライトドライバ４１は、ｎチャネルＭＯＳトランジスタ２３３，２３４と、ｐチャネルＭＯＳトランジスタ２３５，２３６と、論理ゲート２３７，２３８とを有する。ライトドライバ４１は、薄膜トランジスタで構成される。
ｎチャネルＭＯＳトランジスタ２３３および２３４は、グローバルデータ線ＧＩＯおよび／ＧＩＯと接地ノード（接地電圧Ｖｓｓ）との間にそれぞれ電気的に接続される。ｎチャネルＭＯＳトランジスタ２３４のゲートには書込データを示す制御信号ＷＤＤが入力され、ｎチャネルＭＯＳトランジスタ２３３のゲートには反転された書込データを示す制御信号／ＷＤＤが入力される。
論理ゲート２３７は、制御信号ＷＤＤと制御信号ＣＢＳの反転信号とのＮＯＲ演算結果を出力する。論理ゲート２３８は、制御信号／ＷＤＤと、制御信号ＣＢＳの反転信号とのＮＯＲ演算結果を出力する。制御信号ＣＢＳは、ライトドライバ４１によるデータ書込期間にＨレベルに設定され、それ以外の期間ではＬレベルに設定される。
ｐチャネルＭＯＳトランジスタ２３５および２３６はグローバルデータ線ＧＩＯおよび／ＧＩＯと、内部電源配線１９１（列デコーダ用電源電圧ＶＤＤＣ）との間にそれぞれ電気的に接続される。ｐチャネルＭＯＳトランジスタ２３５のゲートは、論理ゲート２３７の出力信号を受け、ｐチャネルＭＯＳトランジスタ２３６のゲートは、論理ゲート２３８の出力信号を受ける。
制御信号ＣＢＳのＬレベル期間、すなわちライトドライバ４１の非動作期間においては、論理ゲート２３７および２３８の出力信号はともにＨレベルとなるので、ｐチャネルＭＯＳトランジスタ２３５，２３６はターンオフされる。また、書込データを示す制御信号ＷＤＤおよび／ＷＤＤの各々もＬレベルに固定されているので、ｎチャネルＭＯＳトランジスタ２３３，２３４もターンオフされる。したがって、ライトドライバ４１は、グローバルデータ線ＧＩＯおよび／ＧＩＯをいずれの電圧にも駆動しない。
これに対して、ライトドライバ４１の動作期間には、制御信号ＣＢＳがＨレベルに設定されるとともに、書込データに応じて、制御信号ＷＤＤおよび／ＷＤＤが、相補的にＨレベルおよびＬレベルの一方ずつに設定される。
これにより、書込データがＨレベル（ＷＤＤ＝Ｈレベルおよび／ＷＤＤ＝Ｌレベル）のときは、ＭＯＳトランジスタ２３４および２３５がターンオンし、ＭＯＳトランジスタ２３３および２３６はターンオフする。これにより、グローバルデータ線ＧＩＯがＨレベル（列デコーダ用電源電圧ＶＤＤＣ）へ駆動され、グローバルデータ線／ＧＩＯがＬレベル（接地電圧Ｖｓｓ）へ駆動される。反対に、書込データがＬレベル（ＷＤＤ＝Ｌレベル，／ＷＤＤ＝Ｈレベル）のときは、ＭＯＳトランジスタ２３３および２３６がターンオンし、ＭＯＳトランジスタ２３４および２３５がターンオフするので、グローバルデータ線ＧＩＯがＬレベルに駆動される一方で、グローバルデータ線／ＧＩＯはＨレベルに駆動される。
グローバルデータ線プリチャージ回路４５は、薄膜トランジスタで構成されるｐチャネルＭＯＳトランジスタ２４１〜２４３を有する。ｐチャネルＭＯＳトランジスタ２４１は、グローバルデータ線ＧＩＯおよび／ＧＩＯの間に電気的に接続される。ｐチャネルＭＯＳトランジスタ２４２および２４３は、グローバルデータ線ＧＩＯおよび／ＧＩＯと内部電源配線１９１との間にそれぞれ電気的に接続される。ｐチャネルＭＯＳトランジスタ２４１〜２４３の各ゲートには、グローバルデータ線イコライズ信号／ＩＯＥＱが入力される。
これにより、グローバルデータ線イコライズ信号／ＩＯＥＱのＬレベル期間において、グローバルデータ線プリチャージ回路４５は、ｐチャネルＭＯＳトランジスタ２４１〜２４３のターンオンに応答して、グローバルデータ線ＧＩＯおよび／ＧＩＯは列デコーダ用電源電圧ＶＤＤＣにプリチャージする。
従来の構成では、グローバルデータ線ＧＩＯ，／ＧＩＯのＨレベル電圧およびプリチャージ電圧は、周辺回路と共通の周辺電源電圧ＶＤＤＰを用いるのが一般的であった。しかし、実施の形態１から３で説明したように、列デコーダ用に独立した動作電源電圧を用いる半導体記憶装置では、列デコーダ用電源電圧ＶＤＤＣを周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳの中間電圧に設定することができる。
このような電源系とした場合には、グローバルデータ線ＧＩＯ，／ＧＩＯの振幅を列デコーダ用電源電圧ＶＤＤＣとすることにより、周辺電源電圧ＶＤＤＰを用いるときよりも低消費電力化を図ることができ、アレイ電源電圧ＶＤＤＳを用いるときよりもデータ書込を高速化できる。すなわち、低消費電力化および高速動作速度のバランスをとった設定とすることができる。
なお、図１５ではライトドライバ４１およびグローバルデータ線プリチャージ回路４５を代表例として示したが、グローバルデータ線ＧＩＯ，／ＧＩＯの電圧を駆動する他の回路群の動作電源電圧についても、同様に列デコーダ用電源電圧ＶＤＤＣとすることができる。
［実施の形態５］
実施の形態５においては、周辺回路が薄膜トランジスタで構成され、かつ、アレイ系回路が厚膜トランジスタで構成された半導体記憶装置における、バーンイン試験時での不具合の解消について説明する。なお、以下の実施の形態５，６に示す構成は、実施の形態１〜４とは異なり、列デコーダ用電源電圧が、アレイ電源電圧ＶＤＤＳおよび周辺電源電圧ＶＤＤＰと独立でない場合も適用されるものとする。
既に説明したように、バーンイン試験時における好ましい印加電圧は、トランジスタの信頼性および試験効率の観点から、薄膜トランジスタで構成された周辺回路と、厚膜トランジスタで構成されたアレイ系回路との間で異なる。すなわち、周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳは、通常動作時にはＶＤＤＰ＞ＶＤＤＳと設定される一方で、バーンイン試験時には、ＶＤＤＳ＞ＶＤＤＰとする必要がある。このように、周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳの高低関係が、通常動作時とバーンイン試験時とで逆転することにより、以下に述べるような不具合がセンスアンプ回路で発生するおそれがある。
図１６は、センスアンプ回路への電源供給構成を説明する回路図である。
図１６を参照して、センスアンプ回路へ電源を供給するためのセンス電源回路２５０は、図３にも示したｐチャネルＭＯＳトランジスタ１５５およびｎチャネルＭＯＳトランジスタ１５６に加えて、センス電源ノードＳ２Ｐ，Ｓ２ＮをプリチャージするためのｎチャネルＭＯＳトランジスタ２５５および２５６をさらに有する。ＭＯＳトランジスタ１５５，１５６と同様に、ｎチャネルＭＯＳトランジスタ２５５、２５６は、厚膜トランジスタで構成される。
ｎチャネルＭＯＳトランジスタ２５５は、ＶＢＬ配線２５１とセンス電源ノードＳ２Ｐの間に電気的に接続され、ｎチャネルＭＯＳトランジスタ２５６はＶＢＬ配線２５１およびセンス電源ノードＳ２Ｎの間に電気的に接続される。ｎチャネルＭＯＳトランジスタ２５５，２５６の各ゲートには、イコライズ信号Ｓ２ＥＱが入力される。
センスアンプの動作時には、センス制御信号Ｓ０ＮがＨレベルに設定されるとともに、センス制御信号ＺＳ０ＰがＬレベルに設定される。これにより、センス電源ノードＳ２ＰおよびＳ２Ｎは、アレイ電源電圧ＶＤＤＳおよび接地電圧Ｖｓｓの供給をそれぞれ受ける。
これに対して、センスアンプ回路の待機時には、センス制御信号Ｓ０ＮがＬレベルに設定され、センス制御信号ＺＳ０ＰがＨレベルに設定されるとともに、イコライズ信号Ｓ２ＥＱがＨレベルに設定されて、センス電源ノードＳ２ＰおよびＳ２Ｎはビット線電圧ＶＢＬ（ＶＤＤＳＳ／２）にプリチャージ・イコライズされる。一方、センスアンプ回路の動作時には、イコライズ信号Ｓ２ＥＱがＨレベルに設定されるので、センス電源ノードＳ２Ｐ，Ｓ２Ｎは、ＶＢＬ配線２５１から切り離される。
図１７は、比較例として示される、センス制御信号Ｓ０Ｎ，ＺＳ０Ｐを生成するセンス電源制御回路の一般的な構成を説明する回路図である。
図１７を参照して、比較例として示される一般的なセンス電源制御回路２６０は、周辺電源電圧ＶＤＤＰを動作電源電圧とする論理ゲートおよびインバータによって構成され、センスイネーブル信号ＳＥおよびセンス開始信号ＳＴＲＧに応じて、センス制御信号Ｓ０Ｎ，ＺＳ０Ｐを生成する。
センスイネーブル信号ＳＥは、アドレスの確定により動作するセンスアンプ回路が確定したタイミングで、選択されたメモリブロックにおけるワード線の活性化タイミングよりも前に活性状態（Ｈレベル）へ設定される。これに対して、センス開始信号ＳＴＲＧは、センスイネーブル信号ＳＥが活性状態へ設定された後に、選択行のワード線が選択状態（Ｈレベル）に設定されて、ビット線対ＢＬＰ上に読出データに応じた電圧差が生じたタイミングに合わせて活性状態（Ｈレベル）へ設定される。
センス電源制御回路２６０は、センスイネーブル信号ＳＥおよびセンス開始信号ＳＴＲＧの双方がＨレベルに設定される期間において、センス制御信号Ｓ０ＮおよびＺＳ０ＮをＨレベルおよびＬレベルへそれぞれ設定して、センスアンプ回路へ動作電源電圧（アレイ電源電圧ＶＤＤＳ）を供給していた。
すなわち、一般的な構成では、センス制御信号Ｓ０Ｎ，ＺＳ０ＰのＨレベル電圧は周辺電源電圧ＶＤＤＰであり、Ｌレベル電圧は接地電圧Ｖｓｓであった。また、センスアンプ回路の待機時には、センス制御信号Ｓ０ＮがＬレベルに設定され、ＺＳ０ＰがＨレベルに設定される。
バーンイン試験時において上述のようにＶＤＤＳ＞ＶＤＤＰとすると、ｐチャネルＭＯＳトランジスタのソース・ゲート間で電圧の逆転が起こり、特に、ＶＤＤＰ＜ＶＤＤＳ−Ｖｔｈｐ（Ｖｔｈｐ：ｐチャネルＭＯＳトランジスタのしきい値電圧の絶対値）が成立すると、図１６に示すように、ｐチャネルＭＯＳトランジスタ１５５がターンオフされずに貫通電流２５８が発生してしまう。
実施の形態５においては、上記のような、バーンイン試験時においてセンスアンプ回路に待機時に生じる貫通電流を防止する構成について説明する。図１８は、実施の形態５に従うセンス電源制御回路の構成を示す回路図である。
図１８を参照して、実施の形態５に従うセンス電源制御回路２６５は、図１７に示した従来のセンス電源制御回路２６０の構成に加えて、レベル変換回路２７５をさらに含む。レベル変換回路２７５は、ｐチャネルＭＯＳトランジスタ２７０，２７１と、ｎチャネルＭＯＳトランジスタ２７２，２７３と、インバータ２７４とを有する。レベル変換回路２７５は、センス電源制御回路２６０と同様に、薄膜トランジスタで構成される。
レベル変換回路２７５において、インバータ２７４が周辺電源電圧ＶＤＤＰを動作電源電圧とする一方で、ｐチャネルＭＯＳトランジスタ２７０，２７１のソースは、アレイ電源電圧ＶＤＤＳを供給する内部電源配線１８１と接続される。レベル変換回路２７５の構成は一般的であるので構成および動作の詳細については説明を省略する。
実施の形態５に従うセンス電源制御回路において、センス電源制御回路２６０は、センスアンプ回路の動作期間を示す、周辺電源電圧ＶＤＤＰを振幅とする信号を生成する。レベル変換回路２７５は、センス電源制御回路２６０によって生成された信号を、アレイ電源電圧ＶＤＤＳを振幅とする信号に変換して、センス制御信号ＺＳ０Ｐを生成する。
このような構成とすることにより、センスアンプへの動作電源電圧の遮断時におけるセンス制御信号ＺＳ０Ｐの電圧（Ｈレベル電圧）は、アレイ電源電圧ＶＤＤＳとなる。したがって、図１６に示したセンス電源回路２５０において、センスアンプ回路の非動作時（待機時）にｐチャネルＭＯＳトランジスタ１５５のゲート電圧をアレイ電源電圧ＶＤＤＳに設定できる。この結果、上述したような周辺電源電圧ＶＤＤＰおよびアレイ電源電圧ＶＤＤＳの高低に逆転が生じても、トランジスタ１５５を確実にターンオフして、貫通電流２５８が流れることを防止できる。
このように、実施の形態５に従う構成によれば、周辺回路およびアレイ系回路でトランジスタのゲート絶縁膜厚が作り分けられた、低消費電力化に適した構成の半導体記憶装置において、バーンイン試験を効率的に実行することが可能となる。
［実施の形態６］
実施の形態６においては、いわゆるシェアードセンスアンプ構成の半導体記憶装置における低消費電力化に適した効率的なセンスアンプ回路の構成について説明する。
図１９は、比較例として示される一般的なシェアードセンスアンプ構成を説明する回路図である。
図１９を参照して、一般的なシェアードセンスアンプ構成では、図３に示したプリチャージ・イコライズ回路１４０およびセンスアンプユニット１５０で構成されたセンスアンプ回路Ｓ／Ａは、左側領域に配置されたビット線ＢＬＬ，／ＢＬＬおよび右側領域に配置されたビット線ＢＬＲ，／ＢＬＲによって共有される。すなわち、図１９には、１つのメモリセル列に対応する構成が示される。
右側領域のビット線ＢＬＲ，／ＢＬＲとセンスアンプ回路Ｓ／Ａとの間には、ビット線分離スイッチＢＬＩＳＲおよびＺＢＬＩＳＲが設けられ、左側領域のビット線ＢＬＬ，／ＢＬＬとセンスアンプ回路Ｓ／Ａとの間には、ビット線分離スイッチＢＬＩＳＬおよびＺＢＬＩＳＬがそれぞれ設けられる。
このようなシェアードセンスアンプ構成では、左側および右側領域のビット線対によって、単一のセンスアンプ回路Ｓ／Ａを共有できるので、レイアウト配置上有利である。特に、図１９に示した構成では、プリチャージ・イコライズ回路１４０を共有しているため、スタンバイ時には、イコライズ信号ＢＬＥＱとともにビット線分離信号ＢＬＩＬおよびＺＢＬＩＬの両方をＨレベルに設定することにより、左側領域のビット線ＢＬＬ，／ＢＬＬおよび右側領域のビット線ＢＬＲ，／ＢＬＲのイコライズが可能である。
しかしながら、このようにプリチャージ・イコライズ回路１４０を共有する構成では、ビット線と他の個所との間にショート不良が生じた場合に、待機電流が大きくなってしまう。たとえば、ワード線ＷＬ０とビット線／ＢＬＲの間に導電性異物３００が付着してショート不良が発生したケースを想定する。近年の半導体記憶装置の微細化の進展により、このようなショート不良の発生は相対的に増加する傾向にある。
このケースでは、導電性異物３００による短絡電流が大きく正常動作が不能である場合には、スペアメモリセルを含む冗長回路（図示せず）によって置換して、不良ビット線を不使用とすることで、半導体記憶装置全体としては正常動作を行なうことができる。
しかしながら、全ビット線がプリチャージ・イコライズされる待機時には、ワード線ＷＬ０が非選択状態（Ｌレベル：接地電圧Ｖｓｓ）に設定されると、導電性異物３００による短絡経路がビット線／ＢＬＲのみならず、プリチャージ・イコライズ回路１４０を共有する、センスノードＺＳＮおよび反対領域のビット線／ＢＬＬとも接続されるので、比較的大きな短絡電流が生じてしまう。この結果、携帯機器への搭載を前提とした規格等では、待機電流の規格値を満足できなくなってしまうという問題点が生じてしまう。
図２０は、図１９で説明した問題点を解決するための、実施の形態６に従うセンスアンプ回路の構成を示す回路図である。
図２０を参照して、実施の形態６に従うセンスアンプ回路では、図１９に示した構成と比較して、プリチャージ・イコライズ回路１４０に加えて、プリチャージ・イコライズ回路３１０および３２０がさらに配置される点が異なる。
プリチャージ・イコライズ回路３１０は、右側領域のビット線ＢＬＲ，／ＢＬＲをプリチャージするために、ビット線分離スイッチＢＬＩＳＲ，／ＢＬＩＳＲよりも外側に設けられる。同様に、プリチャージ・イコライズ回路３２０は、左側領域のビット線ＢＬＬ，／ＢＬＬをプリチャージするために、ビット線分離スイッチＢＬＩＳＬ，／ＢＬＩＳＬよりも外側に設けられる。
プリチャージ・イコライズ回路３１０および３２０の構成は、プリチャージ・イコライズ回路１４０と同様であるので詳細な説明は繰返さない。プリチャージ・イコライズ回路３１０および３２０も、プリチャージ・イコライズ回路１４０と同様に薄膜トランジスタで構成される。
プリチャージ・イコライズ回路３１０は、イコライズ信号ＢＬＥＱＲのＨレベル期間に、ビット線ＢＬＲ，／ＢＬＲをビット線電圧ＶＢＬにプリチャージ・イコライズする。同様に、プリチャージ・イコライズ回路３２０は、イコライズ信号ＢＬＥＱＬのＨレベル期間に、ビット線ＢＬＬ，／ＢＬＬをビット線電圧ＶＢＬにプリチャージ・イコライズする。
このような構成とすることにより、待機時において、ビット線分離信号ＢＬＩＬ，ＢＬＩＲをＬレベルに設定して、ビット線分離スイッチＢＬＩＳＬ，ＺＢＬＩＳＬおよびＢＬＩＳＲ，ＺＢＬＩＳＲをすべてターンオフしても、左側領域のビット線ＢＬＬ，／ＢＬＬ、右側領域のビット線ＢＬＲ，／ＢＬＲおよびセンスノードＳＮ，ＺＳＮのそれぞれについて、プリチャージ・イコライズ動作を実行できる。
したがって、図１９と同様に、導電性異物３００によってビット線／ＢＬＲにショート不良が発生しても、待機時に、左側領域のビット線ＢＬＬ，／ＢＬＬおよびセンスノードＳＮ，ＺＳＮをリーク元から切離して、待機時の消費電流を削減することが可能となる。
さらに、ＶＢＬ配線２５１を冗長置換単位と対応させて分岐させ、分岐ごとにヒューズ３４０を設けることにより、導電性異物３００の付着によりリーク元となった不良箇所について、置換救済とともにビット線電圧ＶＢＬの供給をも停止することができる。これにより、待機電流をさらに削減できる。この場合におけるヒューズ３４０の配置単位は、冗長回路による置換単位となる範囲等を考慮して適宜決めればよい。
さらに、図２０に示す構成では、プリチャージ・イコライズ回路１４０，３１０，３２０を独立に設けることにより、左側領域のイコライズ信号ＢＬＥＱＬをビット線分離信号ＢＬＩＬの反転信号とすることが可能であり、同様に、右側領域のイコライズ信号ＢＬＥＱＲについてもビット線分離信号ＢＬＩＲの反転信号とすることができる。
これにより、プリチャージ・イコライズ回路３１０は、ビット線分離スイッチＢＬＩＳＲ，ＺＢＬＩＳＲのオフ時に、ビット線ＢＬＲ，／ＢＬＲをビット線電圧ＶＢＬへプリチャージ・イコライズする。同様に、プリチャージ・イコライズ回路３２０は、ビット線分離スイッチＢＬＩＳＬ，ＺＢＬＩＳＬのオフ時に、ビット線ＢＬＬ，／ＢＬＬをビット線電圧ＶＢＬへプリチャージ・イコライズする。
さらに、論理ゲート３３０は、ビット線分離信号ＢＬＩＬおよびＢＬＩＲの両方がＬレベルであるときに、イコライズ信号ＢＬＥＱＳをＨレベルに設定し、それ以外ではＬレベルに設定する。プリチャージ・イコライズ回路１４０は、論理ゲート３３０が出力するイコライズ信号ＢＬＥＱＳに従って、センスノードＳＮおよびＺＳＮをビット線電圧ＶＢＬにプリチャージ・イコライズする。
すなわち、論理ゲート３３０は、ビット線分離信号ＢＬＩＬおよびＢＬＩＲに基づいて、ビット線分離スイッチＢＬＩＳＬ，ＺＢＬＩＳＬおよびＢＬＩＳＲ，ＺＢＬＩＳＲのすべてがターンオフされるのを検知し、論理ゲート３３０は、当該検知に応答して、センスノードＳＮおよびＺＳＮのプリチャージ・イコライズを行なう。
このように、センスノードＳＮおよびＺＳＮは、ビット線ＢＬＬ，／ＢＬＬおよびＢＬＲ，／ＢＬＲのいずれとも切離されているときに、ビット線電圧ＶＢＬにプリチャージ・イコライズされる。一方、左側領域のビット線ＢＬＬ，／ＢＬＬおよび右側領域のビット線ＢＬＲ，／ＢＬＲのいずれかがセンスアンプ回路Ｓ／Ａと接続されているときには、論理ゲート３３０によってイコライズ信号ＢＬＥＱＳがＬレベルに設定されるので、プリチャージ・イコライズ動作が中止される。
したがって、イコライズ信号ＢＬＥＱＳ，ＢＬＥＱＬ，ＢＬＥＱＲを、ビット線分離信号ＢＬＩＬ，ＢＬＩＲに基づいて、センスアンプ回路Ｓ／Ａの近傍で生成することが可能となる。
図２１は、シェアードセンスアンプ構成におけるメモリセルアレイの概略構成を示すブロックである。
図２１を参照して、メモリアレイにおいて、メモリセルは複数のサブブロック３５０に分割して配置される。サブブロック３５０のＸ方向に隣接する領域には、サブワードドライバ帯３６０が設けられ、サブブロックのＹ方向に隣接する領域にはセンスアンプ帯３７０が設けられる。図示しないが、各センスアンプ帯３７０には、図２０に示すようなシェアードセンス構成に従うセンスアンプ回路Ｓ／Ａが各メモリセル列に対応して配置される。これらの各センスアンプ回路は、隣接する２つのサブブロック３５０中のビット線によって共有される。
サブワードドライバ帯３６０には、メモリアレイ端部に配置された行デコーダ２０でのアドレスデコード結果に基づいて、各サブブロック３５０におけるワード線ＷＬの選択を行なうワードドライバ（図示せず）が配置される。すなわち、行デコーダ２０でのアドレスデコード結果を示す信号が、Ｘ方向に沿った信号線（図示せず）によって、各サブワードドライバ帯３６０へ伝達される。
同様に、メモリアレイ端部において、センスアンプ帯３７０とＸ方向に隣接する領域には、センスアンプ制御回路３８０が配置される。センスアンプ制御回路３８０は、図１８に示したセンス制御信号Ｓ０Ｎ，ＺＳ０Ｐを生成するセンス電源制御回路２６５（図１８）等を含む。センスアンプ制御回路３８０によって生成された信号群は、Ｘ方向に沿った信号線（図示せず）を介して、Ｘ方向に近接する複数のセンスアンプ帯３７０へ伝達される。
実施の形態６に従う構成では、センスアンプ制御回路３８０には、ビット線分離信号ＢＬＩＬおよびＢＬＩＲを生成する回路がさらに含まれるが、センスアンプ制御回路３８０において、従来必要であったビット線およびセンスノードのプリチャージ・イコライズ動作を指示するイコライズ信号を生成する必要がない。すなわち、センスアンプ帯３７０に挟まれた領域４００を利用して、図２０に示したイコライズ信号ＢＬＥＱＬ，ＢＬＥＱＲ，ＢＬＥＱＳを生成するイコライズ信号発生部を配置することができる。
図２２は、実施の形態６に従うイコライズ信号発生部のレイアウトを説明する概念図である。
図２２を参照して、ビット線分離信号ＢＬＩＬ，ＢＬＩＲは、センスアンプ制御回路３８０中の駆動部３８５によって生成され、Ｘ方向に沿って配置される信号配線３８７上を伝達される。イコライズ信号発生部は、信号配線３８７によって伝達されたビット線分離信号ＢＬＩＬ，ＢＬＩＲを反転してイコライズ信号ＢＬＥＱＬ，ＢＬＥＱＲを生成するインバータ４１０と、図２０に示したイコライズ信号ＢＬＥＱＳを生成するための論理ゲート３３０とで構成される。
このような構成とすれば、センスアンプ制御回路３８０において、イコライズ信号の生成が不要となるので駆動部３８５の個数を削減することができる。
信号配線３８７は、メモリセルアレイを横断するように設けられるため、比較的長距離配線となり、その負荷容量も大きい。したがって、駆動部３８５には、電流駆動能力の大きい、すなわち比較的大きなサイズのトランジスタを配置する必要がある。このため、センスアンプ制御回路３８０で生成される制御信号数を削減して駆動部３８５の個数を削減することは、センスアンプ制御回路３８０の面積削減に大きな効果がある。これにより、メモリアレイ全体の小面積化が図られる。
なお、本発明の実施の形態１〜５については、センスアンプ回路の配置構成を特に限定することなく適用できるので、シェアードセンスアンプ構成に対して実施の形態１〜５を適用することも可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明の実施の形態に従う半導体記憶装置の全体構成を示す概略ブロック図である。 図１に示した各メモリブロックのアレイ構成を詳細に説明する図である。 図２に示したセンスアンプ回路の詳細を説明する回路図である。 比較例として示される一般的な電源供給系の構成を示す概略ブロック図である。 非同期系ＤＲＡＭにおける列選択線の選択タイミングを説明する動作波形図である。 図５に示した非同期系ＤＲＡＭにおけるコラムアドレスの切換タイミングでの列選択線の電圧推移を示す第１の図である。 図５に示した非同期系ＤＲＡＭにおけるコラムアドレスの切換タイミングでの列選択線の電圧推移を示す第２の図である。 本発明の実施の形態１に従う半導体記憶装置における電源供給系の構成を示す概略ブロック図である。 比較例として示される一般的な列選択線ドライバの構成を示す回路図である。 実施の形態２に従う列選択線ドライバの構成を示す回路図である。 実施の形態３に従う電源系における列デコーダ用電源電圧ＶＤＤＣを発生する内部電圧発生回路の構成を示す回路図である。 実施の形態３に従う電源系におけるアレイ電源電圧ＶＤＤＳを発生する内部電圧発生回路の構成を示す回路図である。 図１１に示した内部電圧発生回路の外部電源電圧に対応した特性を示す概念図である。 図１２に示した内部電圧発生回路の外部電源電圧に対応した特性を示す概念図である。 実施の形態４に従うライトドライバ４１およびグローバルデータ線プリチャージ回路４５の構成を示す回路図である。 センスアンプ回路への電源供給構成を説明する回路図である。 比較例として示される一般的なセンス電源制御回路の構成を説明する回路図である。 実施の形態５に従うセンス電源制御回路の構成を示す回路図である。 比較例として示される一般的なシェアードセンスアンプ構成を説明する回路図である。 実施の形態６に従うセンスアンプ回路の構成を示す回路図である。 シェアードセンスアンプ構成におけるメモリセルアレイの概略構成を示すブロックである。 実施の形態６に従うイコライズ信号発生部のレイアウトを説明する概念図である。
符号の説明
２０ 行デコーダ、３０ 列デコーダ、４０ 読出・書込回路、４１ ライトドライバ、４２ プリアンプ、４５ グローバルデータ線プリチャージ回路、９０ 周辺回路（列デコーダ以外）、９１ アレイ系回路、９５，９６，ＣＳＬ 列選択線、１００ メモリセルアレイ、１０４ ストレージノード、１０５ アクセストランジスタ（厚膜）、１０６ キャパシタ、１４０，３１０，３２０ プリチャージ・イコライズ回路、１４１〜１４３，１９３〜１９８，２０１〜２０６、２２３〜２２８，２３０，２３３〜２３６，２４１〜２４３，２７０〜２７３ ＭＯＳトランジスタ（薄膜）、１５０ センスアンプユニット、１５１〜１５６ ＭＯＳトランジスタ（厚膜）、１７０ 外部電源配線、１７５ 内部電源配線（ＶＤＤＰ）、１８０ 内部電圧発生回路（ＶＤＤＳ）、１８１ 内部電源配線（ＶＤＤＳ）、１９０ 内部電圧発生回路（ＶＤＤＣ）、１９１ 内部電源配線（ＶＤＤＣ）、２００，２１０ 列選択線ドライバ、２０８ インバータ、２１５ スイッチ素子、２３２ 論理回路、２５０ センス電源回路、２５８ 貫通電流、２６０，２６５ センス電源制御回路、２７５ レベル変換回路、３００ 導電性異物、３３０ 論理ゲート、３４０ ヒューズ、３５０ サブブロック、３６０ サブワードドライバ帯、３７０ センスアンプ帯、３８０ センスアンプ制御回路、４００ 領域、１０００ 半導体記憶装置、ＢＬ，／ＢＬ，ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ ビット線、ＢＬＥＱ，ＢＬＥＱＬ，ＢＬＥＱＲ，ＢＬＥＱＳ イコライズ信号、ＢＬＩ，ＢＬＩＬ，ＢＬＩＲ ビット線分離信号、ＢＬＩＳ，ＺＢＬＩＳ，ＢＬＩＳＬ，／ＢＬＩＳＬ，ＢＬＩＳＲ，／ＢＬＩＳＲ ビット線分離スイッチ、ＢＳ ブロック選択信号、ＣＡ 列アドレス、ＣＳＧ，ＺＣＳＧ 列選択ゲート、ＥＸＴＶＣＣ 外部電源電圧、ＧＩＯ，／ＧＩＯ グローバルデータ線、ＬＩＯ，／ＬＩＯ ローカルデータ線、ＭＢ メモリブロック、ＭＢＩ バーンイン信号、ＭＣ メモリセル、ＲＡ 行アドレス、Ｓ／Ａ センスアンプ回路、Ｓ０Ｎ，ＺＳ０Ｐ センス制御信号、Ｓ２ＥＱ イコライズ信号（センス電源ノード）、Ｓ２Ｐ，Ｓ２Ｎ センス電源ノード、ＳＮ，ＺＳＮ センスノード、ＶＢＬ ビット線電圧、ＶＣＧｏｎ ターンオン電圧（列選択ゲート）、ＶＤＤＣ 列デコーダ用電源電圧、ＶＤＤＰ 周辺電源電圧、ＶＤＤＳ アレイ電源電圧、ＶＲＥＦＣ，ＶＲＥＦＳ 基準電圧、Ｖｓｓ 接地電圧、ＷＬ ワード線、ＹＡ，ＹＢ，ＹＣ 列デコード信号。

Claims (13)

  1. 行および列に配置された複数のメモリセル、前記行に対応して配置された複数のワード線、ならびに前記列に対応して配置された複数のビット線対を有するメモリセルアレイと、
    前記列に対応して設けられた複数の列選択線と、
    前記行および列の選択を示すアドレス信号を受けるアドレスバッファと、
    前記アドレスバッファによって受けた前記アドレス信号に従って、前記複数のワード線の電圧を制御する行デコーダと、
    前記アドレスバッファによって受けた前記アドレス信号に従って、前記複数の列選択線の電圧を制御する列デコーダと、
    前記複数のビット線対に対応して設けられ、各々が対応の前記ビット線対上の電圧差を増幅するための複数のセンスアンプと、
    前記複数のビット線に対して共通に設けられたデータ線対と、
    前記列に対応して設けられ、各々が、対応の前記列選択線の電圧に応じて、対応の前記ビット線対を前記データ線対と接続するための複数の列選択ゲートと、
    前記列デコーダの動作電源電圧を供給する第１の電源供給系と、
    前記メモリセルアレイおよび前記複数のセンスアンプの動作電源電圧を供給する第２の電源供給系と、
    前記アドレスバッファを含む周辺回路の動作電源電圧を供給する第３の電源供給系とを備える、半導体記憶装置。
  2. 前記列デコーダは、前記複数の列選択線に対応して設けられる複数の列選択線ドライバを含み、
    前記複数の列選択線ドライバの各々は、
    前記第１の電源供給系から第１の電圧が供給される第１の電源ノードと第１の内部ノードとの間に接続され、制御信号に応答して前記列デコーダの動作時にオンする一方で待機時にオフするスイッチ素子と、
    前記第１の内部ノードと第２の内部ノードとの間に設けられ、対応の前記列の選択結果に応じて、前記第２の内部ノードを前記第１の内部ノードと接続する第１の接続制御部と、
    前記第１の電圧とは異なる第２の電圧を供給する第２の電源ノードと前記第２の内部ノードとの間に設けられる第２の接続制御部とを有し、
    前記第２の接続制御部は、対応の前記列の選択結果に応じて前記第１の接続制御部と相補的に動作して、前記第２の内部ノードを前記第２の電源ノードと接続し、
    前記複数の列選択線ドライバの各々は、前記第２の内部ノードの電圧に応じて、前記対応の列選択線を前記第１および第２の電圧の一方へ駆動する駆動部をさらに有する、請求項１記載の半導体記憶装置。
  3. 前記複数のメモリセルは、複数のブロックに分割して配置され、
    前記列デコーダは、前記複数のブロックに対応して複数個設けられ、
    各前記列デコーダにおいて、前記スイッチ素子は、前記複数のブロックの選択に応じて、オンまたはオフされる、請求項２記載の半導体記憶装置。
  4. 前記メモリセルアレイおよび前記複数のセンスアンプを構成する第１の電界効果トランジスタ群のゲート絶縁膜は、前記列デコーダを構成する第２の電界効果トランジスタ群のゲート絶縁膜よりも厚く、
    前記第１の電源供給系は、通常動作時およびバーンイン試験時の両方において、前記列デコーダの動作電源電圧である第１の内部電源電圧を所定の基準電圧に基づいて制御する第１の電圧発生回路と、
    前記第２の電源供給系は、前記メモリセルアレイおよび前記複数のセンスアンプの動作電源電圧である第２の内部電源電圧を発生する第２の電圧発生回路とを有し、
    前記第２の電圧発生回路は、前記通常動作時に所定の基準電圧に基づいて前記第２の内部電源電圧を制御する一方で、前記バーンイン試験時には、外部電源電圧を直接前記第２の内部電源電圧として供給する、請求項１記載の半導体記憶装置。
  5. 前記データ線対と階層的に設けられたグローバルデータ線対と、
    前記グローバルデータ線対を構成する相補なグローバルデータ線の各々を、前記列デコーダの動作電源電圧によってプリチャージするためのプリチャージ回路とをさらに備える、請求項１記載の半導体記憶装置。
  6. 前記データ線対と階層的に設けられたグローバルデータ線対と、
    データ書込時に前記データ線対および前記複数のビット線対のうちの１つを介して前記複数のメモリセルのうちの１つと電気的に接続された前記グローバルデータ線対に、書込データ応じた電圧差を駆動するためのライトドライバ回路とをさらに備え、
    前記ライトドライバ回路は、前記第１の電源供給系から前記列デコーダの動作電源の供給を受けて動作する、請求項１記載の半導体記憶装置。
  7. 通常動作時において、前記周辺回路の動作電源電圧は、前記メモリセルアレイおよび前記複数のセンスアンプの動作電源電圧よりも高く、
    前記通常動作時における前記列デコーダの動作電源電圧は、前記第１の電源供給系によって、前記周辺回路の動作電源電圧と、前記メモリセルアレイおよび前記複数のセンスアンプの動作電源電圧との中間電圧に制御される、請求項１から６のいずれか１項に記載の半導体記憶装置。
  8. 行および列に配置された複数のメモリセル、前記行に対応して配置された複数のワード線、ならびに前記列に対応して配置された複数のビット線対を有するメモリセルアレイと、
    前記複数のビット線対に対応して設けられ、各々が対応の前記ビット線対上の電圧差を増幅するための複数のセンスアンプと、
    前記メモリセルアレイでの動作を制御するための周辺回路と、
    センス制御信号を生成するセンス電源制御回路と、
    前記センス制御信号に応答して、前記複数のセンスアンプに対する動作電源電圧の供給を制御するセンス電源回路とを備え、
    前記メモリセルアレイおよび前記複数のセンスアンプが第１の電圧を動作電源電圧として受ける一方で、前記周辺回路は第２の電圧を動作電源電圧として受け、
    前記センス電源制御回路は、
    前記第２の電圧を受けて動作して、前記複数のセンスアンプの動作期間を示す信号を生成する信号生成回路と、
    前記信号生成回路によって生成された前記第２の電圧を振幅とする信号を、前記第１の電圧を振幅とする信号に変換して前記センス制御信号を生成するレベル変換回路とを含む、半導体記憶装置。
  9. 前記センス電源回路は、前記複数のセンスアンプの電源ノードと前記第１の電圧を供給する配線との間に接続されて、ゲートに前記センス制御信号を受ける電界効果トランジスタを有する、請求項８記載の半導体記憶装置。
  10. 通常動作時において、前記第２の電圧が第１の電圧よりも高く設定される一方で、バーンイン試験時には、前記第１の電圧は前記第２の電圧よりも高く設定される、請求項８記載の半導体記憶装置。
  11. 第１および第２の領域において、行および列に配置された複数のメモリセルと、
    前記行の各々に対応して配置されたワード線と、
    前記列の各々に対応して、前記第１および第２の領域にそれぞれ配置された第１および第２のビット線対と、
    前記列の各々に対応して、前記第１および第２の領域の間に設けられ、前記第１および第２のビット線対によって共有されるセンスアンプ回路と、
    前記センスアンプ回路の動作を制御する信号群を生成するセンスアンプ制御回路とを備え、
    前記センスアンプ回路は、
    センスノード対間の電圧差を増幅するセンスアンプユニットと、
    前記第１のビット線対および前記センスノード対の間に接続され、前記センスアンプ制御回路によって生成された第１の制御信号に応答してオンまたはオフする第１のビット線分離スイッチと、
    前記第２のビット線対および前記センスノード対の間に接続され、前記センスアンプ制御回路によって生成された第２の制御信号に応答してオンまたはオフする第２のビット線分離スイッチと、
    前記第１の制御信号の反転信号に応答して、前記第１のビット線分離スイッチがオフされるときに前記第１のビット線対を所定電圧と接続する第１のプリチャージ・イコライズ回路と、
    前記第２の制御信号の反転信号に応答して、前記第２のビット線分離スイッチがオフされるときに前記第２のビット線対を前記所定電圧と接続する第２のプリチャージ・イコライズ回路と、
    前記第１および第２の制御信号に基づいて、前記第１および第２のビット線分離スイッチが両方ともオフされるのを検知する論理回路と、
    前記論理回路での検知に応答して、前記センスノード対を前記所定電圧と接続する第３のプリチャージ・イコライズ回路とを含む、半導体記憶装置。
  12. 前記所定電圧を供給する配線は、不良メモリセルの置換救済単位に対応して分岐され、
    前記配線の分岐ごとに、前記所定電圧の供給を遮断するためのヒューズをさらに備える、請求項１１記載の半導体記憶装置。
  13. 前記複数のメモリセルは、行列状に整列する複数のサブブロックに分割され、
    前記センスアンプ回路は、前記ビット線対の配置方向に隣接する前記サブブロック間の第１の領域に配置され、
    前記半導体記憶装置は、前記ワード線の配置方向に隣接する前記サブブロック間の第２の領域に配置されたワード線駆動回路をさらに備え、
    前記第１および第２の制御信号は、前記複数のメモリセルの周辺領域に配置された前記センスアンプ制御から前記センスアンプ回路へ、前記ワード線の配置方向に沿って設けられた信号配線によって伝達され、
    前記第１および第２の制御信号の反転信号を生成するインバータならびに、前記論理回路は、前記ワード線駆動回路および前記センスアンプ回路によって挟まれた第３の領域に配置される、請求項１１記載の半導体記憶装置。
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