JP2012212493A - 半導体装置 - Google Patents

Abstract

【課題】第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチのオン電流を絞り込むことで、第２のデータ線対の電圧が高い場合でもスイッチ導通時におけるアンプの反転を抑制する。
【解決手段】制御信号を生成する回路ＹＤＥＣは、スイッチ対をなすＭＯＳトランジスタＹＳ−ＴＲの閾値電圧に応じて電圧値を制御し、第２のデータ線対の振幅の高位側の電圧の電源電圧ＶＤＤと第１のデータ線対の振幅の高位側の電圧の電源電圧ＶＡＲＹの間の電圧にクランプされた電源電圧ＶＹＳを生成する回路を備え、低位側及び高位側の電圧を、夫々電源電圧ＶＳＳ及び前記電源電圧ＶＹＳとした前記制御信号を前記ＭＯＳトランジスタ対のゲート端子に供給する。
【選択図】図５

Description

本発明は半導体装置に関し、例えば、第１及び第２のデータ線間の導通・非導通を制御するスイッチを備えた構成に適用して好適な半導体装置に関する。

以下では、双方向の第１のデータ線と第２のデータ線と、選択制御信号に基づき該第１及び第２のデータ線間の導通・非導通を制御するスイッチ（ＭＯＳスイッチ）とを備えた半導体装置の一例として、ビット線とＩ／Ｏ（入出力）線と、カラム選択制御信号に基づき該ビット線と該ＩＯ線間の導通・非導通を制御するＹスイッチを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の全体構成、ビット線系、階層ＩＯ線、センスアンプ、カラム選択制御信号を出力するカラムデコーダについて順に説明する。

はじめにＤＲＡＭの全体構成を説明する。図１に、一般的なＤＲＡＭの構成例をブロック図にて示す。なお、後述されるように、本発明は、図１に示すような一般的なＤＲＡＭに対して適用可能である。図１を参照すると、このＤＲＡＭは、メモリアレイ１、Ｘデコーダ（ロウデコーダ）及びＸタイミング生成回路２、Ｙデコーダ（カラムデコーダ）及びＹタイミング生成回路３、データ制御回路４、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウ（Ｒｏｗ）アドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトエネーブル））を入力し、該コマンドをデコードし、該コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ（ＸＤＥＣ：ロウデコーダ）及びＸタイミング生成回路２、Ｙデコーダ（ＹＤＥＣ：カラムデコーダ）及びＹタイミング生成回路３、データ制御回路４等に出力する。なお、制御信号の信号名の前の記号「／」はＬｏｗレベルのとき活性状態であることを示す。

入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＷＬが選択される。ワード線ＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、センスアンプ（ＳＡ）で増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ（ＹＤＥＣ）３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）、センスアンプ（ＳＡ）を選択する。なお、アドレス信号の所定のビットフィールドはバンクを選択するバンク選択信号ＢＡとして用いられる。

センスアンプ（ＳＡ）で増幅された出力（読み出しデータ）は、Ｙ制御回路（カラムスイッチを含む）を介してＩＯ線（不図示）に出力され、リードアンプ（不図示）で増幅され、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり所謂複数のＩ／Ｏ端子である。

データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時にデータマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。

メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インターフェース６、データラッチ回路５を介して、不図示のライトドライバ、Ｙ制御回路のカラムスイッチ、センスアンプ（ＳＡ）に書き込みデータが転送される。センスアンプ（ＳＡ）は、ビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。

次に、図１のビット線系の構成の一例を説明する。図２は、図１のビット線系とセンスアンプ（ＳＡ）構成の一例を示す図である。図２には、折り返し型ビット線方式のビット線系とセンスアンプ回路（ＳＡ）が示されている。ワード線はサブワードドライバ回路１４により駆動される。メモリセルＭＣは、ゲート電極がワード線に接続され、ドレイン又はソースが、ビット線に接続されたＮＭＯＳトランジスタと、一端がＮＭＯＳトランジスタのソース又はドレインに接続され、他端が電源（プレート電極）に接続された容量Ｃｓを備えている。図２の折り返し型ビット線構造は、図示されているワード線に接続されたメモリセルＭＣはビット線ＢＬＴに接続されており、図示されない隣のワード線に接続するメモリセルは、ＢＬＴと相補のビット線ＢＬＢに接続される。ビット線対（ＢＬＴ、ＢＬＢ）間に接続されるセンスアンプ回路（ＳＡ）は、ソースが共通ソース電源線ＰＣＳに共通接続され、ゲートとドレインが交差接続されたＰＭＯＳトランジスタ対と、ソースが共通ソース電源線ＮＣＳに共通接続され、ゲートとドライバが交差接続されたＮＭＯＳトランジスタ対を備え、ＰＭＯＳトランジスタ対のドレインとＮＭＯＳトランジスタ対のドレインがそれぞれ接続され、ビット線対（ＢＬＴ／Ｂ）に接続されている。なお、ＴｒｕｅとＢａｒ（Ｎｏｔ）のビット線対ＢＬＴ、ＢＬＢ（ＢＬＮ）は、ＢＬＴ／Ｂ（ＢＬＴ／Ｎ）とも表記される。

図２において、図の上側に示すメモリマット０（１１）のビット線対（ＢＬＴ／ＢＬＢ）と、下側に示すメモリマット１（１３）のビット線対（ＢＬＴ／ＢＬＢ）とが、その間に配置されたセンスアンプ（ＳＡ）１２を共有する構成とされている。センスアンプ回路（ＳＡ回路）と、メモリマット０（１１）側のビット線対との間には、制御信号ＳＨＲＢ０でオン（導通）・オフ（非導通）が制御されるパストランジスタ（ＮＭＯＳトランジスタ）が設けられ、センスアンプ（ＳＡ）と、メモリマット１（１３）側のビット線対との間には、制御信号ＳＨＲＢ１でオン（導通）・オフ（非導通）が制御されるパストランジスタ（ＮＭＯＳトランジスタ）が設けられている。メモリマット０（１１）側のビット線対ＢＬＴ／Ｂには、制御信号ＢＬＥＱＴ０にゲートが接続されてオン（導通）・オフ（非導通）が制御される３つのＮＭＯＳトランジスタを備え、制御信号ＢＬＥＱＴ０がＨｉｇｈのとき、これら３つのＮＭＯＳトランジスタはオン（導通）し、ビット線対ＢＬＴ／Ｂをプリチャージ電源から、例えばアレイ電源電圧ＶＡＲＹの半分の電圧値（＝（１／２）ＶＡＲＹ）にプリチャージ及びイコライズする。同様に、メモリマット１（１３）側のビット線対ＢＬＴ／Ｂには、制御信号ＢＬＥＱＴ１にゲートが接続されてオン（導通）・オフ（非導通）が制御される３つのＮＭＯＳトランジスタを備え、制御信号ＢＬＥＱＴ１がＨｉｇｈのとき、これら３つのＮＭＯＳトランジスタがオン（導通）し、メモリマット１（１３）側のビット線対ＢＬＴ／Ｂをプリチャージ電源から（１／２）ＶＡＲＹにプリチャージするとともにイコライズする。

さらに、センスアンプ（ＳＡ）のＰＭＯＳトランジスタ対とＮＭＯＳトランジスタ対の共通接続されたドレイン対は、カラム選択信号ＹＳによってオン（導通）・オフ（非導通）が制御されるＹスイッチを介してＩ／Ｏ線対に接続される。センスアンプ（ＳＡ）のＰＭＯＳトランジスタ対のソースは、共通ソース電源線ＰＣＳに接続され、ＮＭＯＳトランジスタ対のソースは、共通ソース電源線ＮＣＳに接続され、センスアンプ活性化時に、ＰＣＳ、ＮＣＳは例えば電源ＶＡＲＹ、ＶＳＳにそれぞれ設定される。

メモリアレイ電源電圧ＶＡＲＹが供給されるＶＡＲＹ電源線と共通ソース電源線ＰＣＳ間には、制御信号ＲＳＡＥＰ１Ｔをゲートに入力するＰＭＯＳトランジスタ１８を備え、ＶＳＳＳＡ電源線と共通ソース電源線ＮＣＳ間には、制御信号ＲＳＡＥＮＴをゲートに入力するＮＭＯＳトランジスタ２０を備えている。共通ソース電源線ＰＣＳとＮＣＳの間には、制御信号ＥＱＣＳがＨｉｇｈのときオン（導通）しＰＣＳとＮＣＳをそれぞれプリチャージしイコライズするイコライズ回路１９を備えている。特に制限されるものでないが、図２に示す例では、イコライズ回路１９のプリチャージ電圧はビット線対ＢＬＴ、ＢＬＢのプリチャージ電圧と同一とされる。制御信号ＥＱＣＳがＨｉｇｈのとき（プリチャージ・イコライズ動作時）、制御信号ＲＳＡＥＰ１ＴはＨｉｇｈ、制御信号ＲＳＡＥＮＴがＬｏｗとされ、制御信号ＥＱＣＳがＬｏｗであり（プリチャージ・イコライズ停止時）、制御信号ＲＳＡＥＰ１ＴがＬｏｗ電位、制御信号ＲＳＡＥＮＴがＨｉｇｈ電位のとき、ＰＣＳ、ＮＣＳはそれぞれＶＡＲＹ、ＶＳＳに設定される。

次に、図２のＩ／Ｏ線として、階層化ＩＯの一例を説明する。図３は、図１、図２を参照して説明したメモリアレイ内のデータ転送方式（階層化ＩＯ方式）の構成を模式的に示す図である。図３において、ＲＷＢＵＳはチップ内データ転送を行うための幹配線である。バスドライバ（ＢＵＳＤ）＜ｋ＞３０１は、ＲＷＢＵＳに接続するｋ番目のバスドライバ回路である。バスドライバ回路＜ｋ＞３０１に、ＭＩＯ線（相補のＭＩＯＴ、ＭＩＯＢ）のデータを増幅するためのメインアンプ回路（ＭＡ）＜ｋ＞３０２が接続されている。メインアンプ回路＜ｋ＞３０２は、アレイ内のｋ番目のＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞が接続している。メインアンプ回路（ＭＡ）＜ｋ＞３０２はＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に差動で接続され、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１に接続する。書き込み時、メインアンプ回路（ＭＡ）＜ｋ＞３０２は、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１からの出力を受け、差動出力信号をＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に出力する。読み出し時、ＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞の信号を差動で受け、ＣＭＯＳレベルに変換してバスドライバ（ＢＵＳＤ）＜ｋ＞３０１に出力する。

メインＩＯ線対（ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞）にはｍ＋１個のスイッチ回路ＳＷＣ３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞））が接続されている。ＳＷＣはＭＩＯ線対とＬＩＯ線対のクロス部である。ｍ＋１個のＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞のうち、ロウアドレス信号をデコードすることにより選択されるワード線ＷＬから、データを読み出すセンスアンプ列ＳＡ＜０＞、ＳＡ＜１＞、ＳＡ＜０＞、・・・ＳＡ＜ｎ＞に対応したＳＷＣが選択され、それ以外は非選択となるように論理が構成されている。ＳＷＣ＜０＞は、ＬＩＯ線対ＬＩＯＴ＜０＞、ＬＩＯＢ＜０＞と接続される。ＳＷＣ＜１＞は、ＬＩＯ線対ＬＩＯＴ＜１＞、ＬＩＯＢ＜１＞と接続される。同様にして、ＳＷＣ＜ｍ＞は、ＬＩＯ線対ＬＩＯＴ＜ｍ＞、ＬＩＯＢ＜ｍ＞と接続される。

ローカルＩＯ線対（ＬＩＯＴ、ＬＩＯＢ）は、カラム選択信号ＹＳ＜ｉ＞（ｉ＝０〜ｎ）により導通・非導通が制御されるＹスイッチ対（３１７、３１８）を介して、センスアンプＳＡ＜ｉ＞との接続が制御される。カラム選択信号ＹＳ＜ｉ＞で選択された１つのセンスアンプＳＡ＜ｉ＞がＹスイッチ対を介してＬＩＯＴ、ＬＩＯＢに接続される。

次にセンスアンプについて説明する。図４は、図２、図３に示したセンスアンプ（ＳＡ）の概略構成を示す図である。センスアンプ（ＳＡ）は、差動ラッチ回路で構成され、共通ソース電源線ＰＣＳ（図２のＰＣＳと同一）にソースが接続され、ドレインが他方のゲートに交差接続されたＰＭＯＳトランジスタ４０１、４０２と、共通ソース電源線ＮＣＳ（図２のＮＣＳと同一）にソースが接続されドレインが他方のゲートに交差接続され、ＰＭＯＳトランジスタ４０１、４０２のドレインにドレインが接続されたＮＭＯＳトランジスタ４０３、４０４とを備えている。ＰＭＯＳトランジスタ４０１、４０２とＮＭＯＳトランジスタ４０３、４０４のドレインの接続ノード４０７、４０８はビット線ＢＬＴ、ＢＬＢとの接続ノードをなす。ノード４０７、４０８は、後述される図７におけるセンスアンプノードＳＡ（Ｔｒｕｅ）、ＳＡ（Ｎｏｔ）に対応する。さらに、カラム選択信号ＹＳをゲートに受け、ＬＩＯＴとＢＬＴ（ノード４０７）間に接続されたＮＭＯＳトランジスタ４０５と、カラム選択信号ＹＳをゲートに受け、ＬＩＯＢとＢＬＢ（ノード４０８）間に接続されたＮＭＯＳトランジスタ４０６とを備える。ＮＭＯＳトランジスタ４０５、４０６は、図３のＹスイッチ３１７、３１８に対応する。なお、ローカルＩＯ線対（ＬＩＯＴ、ＬＩＯＢ）は、例えばアクセス動作前（Ｙスイッチがオンする前）に、不図示のプリチャージ・イコライズ回路によりＶＤＤ電源電圧にプリチャージ及びイコライズされる。

Ｙスイッチ（ＮＭＯＳトランジスタ）４０５、４０６のゲートには、図４には図示されないカラムデコーダから出力されるカラム選択信号ＹＳが共通に接続される。図４において、カラム選択信号ＹＳは電源振幅ＶＳＳ−ＶＤＤ（ＶＤＤはＬＩＯＴ、ＬＩＯＢのプリチャージ電圧）とされ、カラム選択信号ＹＳがＨｉｇｈ電位（＝ＶＤＤ）のときＹスイッチ（ＮＭＯＳトランジスタ）４０５、４０６は共通に導通状態とされ、カラム選択信号ＹＳがＬｏｗ電位（＝ＶＳＳ）のときＹスイッチ（ＮＭＯＳトランジスタ）４０５、４０６は共通に非導通とされる。

リード動作は、カラム選択信号ＹＳ（Ｈｉｇｈ電位＝ＶＤＤ）により導通状態に設定されたＹスイッチ（ＮＭＯＳトランジスタ）４０５、４０６により、センスアンプ（ＳＡ）のノード４０７、４０８（ビット線対ＢＬＴ、ＢＬＢ）と、ローカルＩＯ線対ＬＩＯＴ、ＬＩＯＢとをそれぞれ接続し、メモリセルＭＣからビット線対に読み出されセンスアンプで増幅したデータをローカルＩＯ線対ＬＩＯＴ、ＬＩＯＢに転送することで行われる。ローカルＩＯ線対ＬＩＯＴ、ＬＩＯＢに転送された読み出しデータはメインＩＯ線ＭＩＯＴ、ＭＩＯＢに転送され、リードアンプ（図３のメインアンプ３０２）で増幅され、バスドライバ（図３の３０１）を介して、リードライトバス（図３のＲＷＢＵＳ）に転送され、入出力インターフェース（図１の６）を介してＤＱ端子に出力される。一方、ライト動作は、ＤＱ端子から入力された書き込みデータが、リードライトバス（図３のＲＷＢＵＳ）、ライトアンプ（図３のメインアンプ３０２）、メインＩＯ線ＭＩＯＴ、ＭＩＯＢ、ローカルＩＯ線対ＬＩＯＴ、ＬＩＯＢに転送され、カラム選択信号ＹＳ（Ｈｉｇｈ電位＝ＶＤＤ）により導通状態に設定されたＹスイッチ（ＮＭＯＳトランジスタ）４０５、４０６により、ＬＩＯＴ、ＬＩＯＢとセンスアンプ（ＳＡ）のノード４０７、４０８を接続し、センスアンプ（ＳＡ）は、ノード４０７、４０８の電位を差動ラッチし、選択ワード線に接続されたメモリセルＭＣへの書き込みが行われる。

リード動作時、選択されたメモリセルに接続されたビット線対ＢＬＴ／ＢＬＢのうち例えばＢＬＴ（ノード４０７）がプリチャージ電圧（１／２）ＶＡＲＹより僅かに大、ＢＬＢ（ノード４０８）が（１／２）ＶＡＲＹより僅かに小のとき、センスアンプのＮＭＯＳトランジスタ４０４が導通し、ノード４０８を放電してＬｏｗ電位とし、ＰＭＯＳトランジスタ４０１がオンし、ノード４０７をＶＡＲＹ電位に充電し、ＮＭＯＳトランジスタ４０４が導通、ＮＭＯＳトランジスタ４０３が非導通、ＰＭＯＳトランジスタ４０１が導通、ＰＭＯＳトランジスタ４０２が非導通とされ、差動ラッチの結果、ノード４０７、４０８は、それぞれＶＡＲＹ、ＶＳＳ電位に設定される。すなわち、ビット線対に読み出された差電圧を、差動増幅して一方を、ＶＡＲＹ、他方をＶＳＳとする。ＢＬＴが（１／２）ＶＡＲＹより僅かに小、ＢＬＢが（１／２）ＶＡＲＹより僅かに大のとき、センスアンプのＮＮＭＯＳトランジスタ４０３が導通、ＰＭＯＳトランジスタ４０１が非導通、ＮＭＯＳトランジスタ４０４が非導通、ＰＭＯＳトランジスタ４０２が導通し、ノード４０７、４０８はそれぞれＶＳＳ、ＶＡＲＹに設定される。

図６は、カラムデコーダＹＤＥＣの構成の一例を示す図である。カラムデコーダＹＤＥＣは、図１のＹ制御回路に含まれ、カラムアドレスをデコードして、選択されたカラム（ビット線対）に対応するカラム選択信号ＹＳをＨｉｇｈ電位とし、非選択のカラムのカラム選択信号ＹＳはＬｏｗ電位とする。図６には、選択されたカラム選択線ＹＳをＨｉｇｈに駆動する出力回路（ＹＳドライバ）が示されている。カラム選択信号ＹＳ＜ｎ＞（ｎ＝０、１、２、・・・）は電源ＶＤＤとＧＮＤ間に配設されたＣＭＯＳインバータから出力される。ＣＭＯＳインバータは、電源端子（ＶＤＤ）にソースが接続されたＰＭＯＳトランジスタＰ１ｎと、ソースがＶＳＳ（ＧＮＤ）端子に接続され、ドレインがＰＭＯＳトランジスタＰ１ｎのドレインとともにカラム選択信号線ＹＳ＜ｎ＞（ｎ＝０、１、２、・・・）に接続され、ゲートがＰＭＯＳトランジスタＰ１ｎのゲートに接続されたＮＭＯＳトランジスタＮ１ｎを備えている。ＰＭＯＳトランジスタＰ１ｎとＮＭＯＳトランジスタＮ１ｎの共通接続されたゲートは、カラムアドレスをデコーダするデコーダ回路（不図示）のデコード結果信号を受け、カラム選択信号ＹＳ＜ｎ＞の選択時には、ＰＭＯＳトランジスタＰ１ｎとＮＭＯＳトランジスタＮ１ｎの共通接続されたゲートにはＬｏｗ電位が供給され、ＹＳ＜ｎ＞はＨｉｇｈ（電源電圧ＶＡＲＹ）とされ、非選択時には、ＰＭＯＳトランジスタＰ１ｎとＮＭＯＳトランジスタＮ１ｎの共通接続されたゲートにはＨｉｇｈ電位（ＶＤＤ）が供給され、ＹＳ＜ｎ＞はＬｏｗ（ＶＳＳ）とされる。

なお、特許文献１には、センスアンプがカラムスイッチを介してデータバスからディステブ受けることが開示される。

特開平０９−７３７２号公報

以下に関連技術の分析を与える。以下の分析は本発明者によって為されたものである。

カラム選択信号ＹＳ＜ｎ＞により導通状態とされたＹスイッチ（図４の４０５、４０６、図３の３１７、３１８）を介してローカルＩＯ線対ＬＩＯＴ、ＬＩＯＢから、センスアンプ（ＳＡ）への電荷の流入により、センスアンプ（ＳＡ）のノード（図４の４０７、４０８）の状態（ビット線対ＢＬＴ、ＢＬＢのデータ）が反転してしまい、センスアンプ（ＳＡ）で差動増幅した元のデータを破壊してしまうという問題（「センスアンプデータ破壊」という）がある。

例えば図４においてノード４０７、４０８の電位がＬｏｗ電位（ＶＳＳ）、Ｈｉｇｈ電位（ＶＡＲＹ）のとき、ＶＤＤにプリチャージされたＬＩＯＴに、導通状態のＹスイッチ（ＮＭＯＳトランジスタ）４０５を介して接続するノード４０７の電位が、ＮＭＯＳトランジスタ４０４の閾値電圧Ｖｔｎを超えると、ＮＭＯＳトランジスタ４０４はそれまでの非導通状態から導通状態に変化しノード４０８の電荷を放電してノード４０８の電位をＶＡＲＹからＶＳＳ側に低下させ、ＮＭＯＳトランジスタ４０３を導通状態から非導通とし、ＰＭＯＳトランジスタ４０１を非導通状態から導通状態とし、ノード４０７を充電してノード４０８の電位をＶＡＲＹ側に上昇させ、ＰＭＯＳトランジスタ４０２を導通状態から非導通状態とする。すなわち、Ｙスイッチ４０５、４０６が導通する直前には（ＶＳＳ、ＶＡＲＹ）であったセンスアンプのノード４０７、４０８の電位は、Ｙスイッチ４０５、４０６の導通後、ノード４０７の電位の浮き上がりが、ＮＭＯＳトランジスタ４０４の閾値電圧よりも高いと、（ＶＳＳ、ＶＡＲＹ、）に反転する。

近時、低消費電流、低電圧化に伴い、メモリアレイ電圧（ＶＡＲＹ）を下げる方向にあるため、センスアンプ用ＭＯＳトランジスタの低閾値電圧化が進み、より顕著にセンスアンプデータ破壊という問題が顕在化してきた。

図７は、上記センスアンプデータ破壊の問題を模式的に説明する図である。図７（Ａ）は、図４に示した、ＬＩＯＴ、ＬＩＯＢ、Ｙスイッチ、センスアンプにおいて電流（電荷）の流れを模式的に示した図である。図７（Ｂ）は、図７（Ａ）のセンスアンプのノードＳＡ（Ｔｒｕｅ）、ＳＡ（Ｎｏｔ）の論理値の反転を説明する波形図である。図７（Ｂ）には、カラム選択信号ＹＳ、ＬＩＯＴ、ＬＩＯＢ、センスアンプノードＳＡ（Ｔｒｕｅ）（図４の４０７）、ＳＡ（Ｎｏｔ）（図４の４０８）の電圧波形が示されている。カラム選択信号ＹＳのＨｉｇｈパルスが印加される直前に、センスアンプのノードＳＡ（Ｔｒｕｅ）はＶＳＳ、ＳＡ（Ｎｏｔ）はＶＡＲＹに設定されているものとする。カラム選択信号ＹＳのＨｉｇｈパルス（振幅ＶＤＤ）がゲートに印加されるＹスイッチ（ＮＭＯＳトランジスタ）４０５、４０６が導通し、電源電位ＶＤＤ（＞ＶＡＲＹ）にプリチャージされていたＬＩＯＴから、Ｙスイッチ４０５を介して、Ｌｏｗ電位のセンスアンプのノードＳＡ（Ｔｒｕｅ）（ビット線ＢＬＴ）側に電荷が流れこみ、ノードＳＡ（Ｔｒｕｅ）にドレインが接続され、導通状態のＮＭＯＳトランジスタ４０３（ゲート電位はＳＡ（Ｎｏｔ）の電位ＶＡＲＹ）を介してソース側に流れる（電荷が引き抜かれる）。すなわち、導通状態のＮＭＯＳトランジスタ４０３のドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）によりＬＩＯＴからＹスイッチ４０５を介して流れ込む電荷を電源ＶＳＳ側に引き抜く。このため、ＬＩＯＴは、図７（Ｂ）に示すように電源電圧ＶＤＤから立ち下る。一方、ＶＤＤにプリチャージされているＬＩＯＢは、導通状態のＹスイッチ４０６を介して、ＶＡＲＹ電位のセンスアンプノードＳＡ（Ｎｏｔ）と通電するが、ＬＩＯＢの電位の低下の度合いは、ＬＩＯＴと比べて鈍い。これは、ノードＳＡ（Ｎｏｔ）にドレインが接続されたＮＭＯＳトランジスタ４０４が非導通であるためである。

ＬＩＯＴからノードＳＡ（Ｔｒｕｅ）側への電荷流入量の方が、ノードＳＡ（Ｔｒｕｅ）からＮＭＯＳトランジスタ４０３のドレイン電流（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｃｕｒｒｅｎｔ）によるＶＳＳへの引き抜き電荷量よりも大きい場合、ＬＩＯＴにＹスイッチ４０５を介して接続するノードＳＡ（Ｔｒｕｅ）の電位は、電荷の流入量と引き抜き量の差分に対応して、ＶＳＳから上昇する。この結果、ノードＳＡ（Ｔｒｕｅ）の電位が、ノードＳＡ（Ｔｒｕｅ）にゲートが接続されたＮＭＯＳトランジスタ４０４の閾値電圧を超えると、ＮＭＯＳトランジスタ４０４が非導通状態から導通状態に転じ、ＮＭＯＳトランジスタ４０４は、センスアンプノードＳＡ（Ｎｏｔ）の電荷をＶＳＳに引き抜く。ノードＳＡ（Ｔｒｕｅ）の電位が、（１／２）ＶＡＲＹを超え、ＶＡＲＹとノードＳＡ（Ｔｒｕｅ）の電圧の差電圧が、ＰＭＯＳトランジスタ４０２の閾値電圧Ｖｔｐの絶対値よりも小さくなると、ＰＭＯＳトランジスタ４０２が非導通状態となり、センスアンプノードＳＡ（Ｎｏｔ）の電荷は導通状態のＮＭＯＳトランジスタ４０４のドレイン電流によりＶＳＳ側に引き抜かれ、センスアンプノードＳＡ（Ｎｏｔ）の電位はＶＡＲＹから下降する。その結果、センスアンプノードＳＡ（Ｎｏｔ）の電位をゲートに受けるＮＭＯＳトランジスタ４０３が導通状態から非導通状態に転じ、ＰＭＯＳトランジスタ４０１が非導通状態から導通状態に転じてノードＳＡ（Ｔｒｕｅ）をＶＡＲＹ側にプルアップする。一方、ノードＳＡ（Ｎｏｔ）の電位は、導通状態に転じたＮＭＯＳトランジスタ４０４によりＶＳＳとなる。このように、ＳＡ（Ｔｒｕｅ）の電位（ＶＳＳ）＜ＳＡ（Ｎｏｔ）の電位（＝ＶＡＲＹ）から、ＳＡ（Ｔｒｕｅ）の電位＞ＳＡ（Ｎｏｔ）の電位と逆転が生じ（図７（Ｂ）のＳＡ（Ｎｏｔ）とＳＡ（Ｔｒｕｅ）の交差部の矢線で示す「反転」参照）、ＳＡ（Ｔｒｕｅ）の電位＝ＶＡＲＹ、ＳＡ（Ｎｏｔ）＝ＶＳＳに反転する。

半導体装置の製造上のばらつき等により、センスアンプ（ＳＡ）の特性（トランジスタの閾値のアンバランス）、動作点に偏りがあると、図７（Ｂ）の破線で囲んだ領域付近でセンスアンプのノードＳＡ（Ｔｒｕｅ）、ＳＡ（Ｎｏｔ）が反転する。

センスアンプ（ＳＡ）には、本来、ビット線対ＢＬＴ／Ｂ間の差電位を増幅する機能があることから、センスアンプ（ＳＡ）が反転した電位を差動増幅した場合、該ビット線に接続されるメモリセル（Ｈｉｇｈ電位のワード線に接続されたメモリセル）が保持しているデータをその反転データで書き込む結果となり、メモリセルデータを破壊してしまうことになる（ユーザ・データの破壊を招く結果となる）。

ローカルＩＯ線ＬＩＯＴ、ＬＩＯＢのプリチャージ電圧ＶＤＤがアレイ電源電圧ＶＡＲＹに比べて高く、Ｙスイッチ４０５、４０６のオン電流Ｉｏｎが大きい場合、センスアンプの反転は発生しやすい。

上記問題点の少なくとも１つを解決するため本発明は概略以下の構成とされる。ただし、以下に制限されるものでないことは勿論である。

本発明の１つの側面に係る半導体装置によれば、第１のデータ線対及び第２のデータ線対と、前記第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチ対をなすＭＯＳトランジスタ対と、前記第１のデータ線対のデータを増幅・保持する第１のアンプと、前記制御信号を生成する回路と備えている。前記第１のデータ線対の振幅の低位側及び高位側の電圧は、夫々第１の電源電圧及び第２の電源電圧であり、前記第２のデータ線対の振幅の低位側及び高位側の電圧は、夫々前記第１の電源電圧及び第３の電源電圧であり、前記第３の電源電圧は前記第２の電源電圧よりも高い。前記制御信号を生成する回路は、前記第３の電源電圧と前記第２の電源電圧の間の電圧にクランプされた第４の電圧であって、前記ＭＯＳトランジスタの閾値電圧に応じた電圧値の前記第４の電源電圧を生成し、低位側及び高位側の電圧を夫々前記第１の電源電圧及び前記第４の電源電圧とした前記制御信号を前記ＭＯＳトランジスタ対のゲートに端子に供給する。

本発明によれば、第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチのオン電流を絞り込むことで、第２のデータ線対の電圧が高い場合でも、スイッチ導通時における第１のアンプの反転を抑制している。

本発明が適用されるＤＲＡＭの構成例を示す図である。 本発明が適用されるビット線系とセンスアンプの構成例を示す図である。 本発明が適用される階層型ＩＯ線の構成例を示す図である。 本発明が適用されるセンスアンプの構成例を示す図である。 本発明の一実施形態の構成を示す図である。 関連技術のカラムデコーダＹＤＥＣの出力段の構成を示す図である。 （Ａ）、（Ｂ）はセンスアンプの反転を説明するための図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。

以下、添付図面を参照しながら、いくつかの好ましい態様（Ｐｒｅｆｅｒｒｅｄ Ｍｏｄｅｓ）について詳細に説明する。開示されるいくつかの好ましい態様において、第１のデータ線対（例えばビット線対ＢＬＴ、ＢＬＢ）と第２のデータ線対（例えばローカル入出力線対ＬＩＯＴ、ＬＩＯＢ）と、第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号（例えばカラム選択信号ＹＳ）に応答して導通又は非導通に共通に制御されるスイッチ対（例えばＹスイッチ）をなすＭＯＳトランジスタ対（図５のＹＳ−ＴＲ、図４の４０５、４０６）と、前記第１のデータ線対間にアンプ（センスアンプＳＡ）と、前記制御信号（ＹＳ）を生成する回路（例えばカラムデコーダＹＤＥＣ）とを備えている。前記第１のデータ線対（ＢＬＴ、ＢＬＢ）の振幅の低位側と高位側の電圧は、第１の電源電圧（低位側の基準電源電圧：ＶＳＳ）と第２の電源電圧（メモリセルアレイ電源：ＶＡＲＹ）であり、前記第２のデータ線対（ＬＩＯＴ、ＬＩＯＢ）の振幅の低位側と高位側の電圧は、第１の電源電圧（ＶＳＳ）と第３の電源電圧（例えばローカル入出力線対ＬＩＯＴ、ＬＩＯＢのプリチャージ電源電圧ＶＤＤ）であり、第３の電源電圧（ＶＤＤ）は、第２の電源電圧（ＶＡＲＹ）よりも高い。前記制御信号（ＹＳ）を出力する回路（ＹＤＥＣ）は、前記スイッチ対をなすＭＯＳトランジスタの閾値電圧に応じて電圧値が制御され、前記第３の電源電圧（ＶＤＤ）と前記第２の電源電圧（ＶＡＲＹ）の間の電圧にクランプされた第４の電源電圧（ＶＹＳ）を生成する回路を備え、低位側及び高位側の電圧を、夫々前記第１の電源電圧（ＶＳＳ）及び前記第４の電源電圧（ＶＹＳ）とした前記制御信号（ＹＳ）を前記ＭＯＳトランジスタ対（図４の４０５、４０６）のゲート端子に供給する。

開示されるいくつかの好ましい態様において、前記制御信号を生成する回路（ＹＤＥＣ）は、前記第１の電圧（ＶＳＳ）を供給する第１の電源端子と、前記第４の電圧（ＶＹＳ）を供給する第４の電源端子（５０５）と、前記第１の電源端子と前記制御信号線（ＹＳ）との間に接続された第１のトランジスタ（Ｎ１ｎ）と、前記制御信号線（ＹＳ）と前記第４の電源端子（５０５）との間に接続された第２のトランジスタ（Ｐ１ｎ）とを含み、前記制御信号線に前記制御信号を出力する出力回路（ＣＭＯＳインバータ）（５０１）と、前記ＭＯＳトランジスタ（図５のＹＳ−ＴＲ）の閾値電圧のモニター結果を出力する閾値電圧モニター回路（５０２）と、前記第３の電圧（ＶＤＤ）を供給する第３の電源端子（５０４）と前記第４の電源端子（５０５）との間に接続されたソースフォロワ構成の第３のＭＯＳトランジスタ（Ｎ２１）と、を備え、前記制御信号線は前記スイッチ対をなすＭＯＳトランジスタ対（図４の４０５、４０６）の前記ゲート端子に共通に接続され、前記第３のＭＯＳトランジスタ（Ｎ２１）のゲート端子には、前記閾値電圧モニター回路（５０２）による閾値電圧のモニター結果に応じた電圧が印加される。

開示されるいくつかの好ましい態様において、前記閾値電圧モニター回路（５０２）は、前記スイッチ対をなすＭＯＳトランジスタ（ＹＳ−ＴＲ、図４の４０６、４０５）のレプリカである第４のＭＯＳトランジスタ（Ｎ２２）を備え、前記第４のＭＯＳトランジスタ（Ｎ２２）はゲート端子とドレイン端子が前記第２の電圧（ＶＡＲＹ）を供給する第２の電源端子（５０６）に接続され、前記第４のＭＯＳトランジスタ（Ｎ２２）のソース端子と前記第１の電源端子間に抵抗素子（Ｒ１）を備え、前記第４のＭＯＳトランジスタ（Ｎ２２）のソース端子電圧を、前記閾値電圧のモニター結果として出力する。前記閾値電圧モニター回路（５０２）のソース端子電圧を受け、前記第３のトランジスタ（Ｎ２１）のゲート端子に前記閾値電圧モニター回路でのモニター結果に応じた電圧を供給するドライバ回路（５０３）を備える。前記ドライバ回路（５０３）は、前記第２の電圧（ＶＡＲＹ）よりも高電位の第５の電圧（ＶＰＰ）を与える第５の電源端子（５０７）と、前記第４のＭＯＳトランジスタ（Ｎ２１）のゲート端子（ＶＹＳＧ）間に接続され、前記閾値電圧モニター回路のソース端子電圧をゲート端子に受ける第５のトランジスタ（Ｐ２１）を備える。

開示されるいくつかの好ましい態様において、前記第１のデータ線対がビット線対（ＢＬＴ、ＢＬＢ）であり、前記第２のデータ線対が入出力線対（ＬＩＯＴ、ＬＩＯＢ）であり、前記スイッチ対がＹスイッチ対（図４の４０５、４０６）であり、前記第１のアンプがセンスアンプ（ＳＡ）であり、前記第３の電圧（ＶＤＤ）が前記入出力線対（ＬＩＯＴ、ＬＩＯＢ）のプリチャージ電圧である。

Ｙスイッチの導通によるローカルＩＯ線対ＬＩＯＴ、ＬＩＯＢとビット線対ＢＬＴ、ＢＬＢの通電時に発生するセンスアンプの反転の加速要因の一つとして、センスアンプを構成するＭＯＳトランジスタ（図４の４０３、４０４）の閾値のアンバランスが考えられる。プロセス以外の悪化条件として、ＶＡＲＹ電圧とＬＩＯＴ、ＬＩＯＢのプリチャージ電圧の電位差が大きい時が、センスアンプの反転不良はワーストとなる。

ところで、センスアンプの反転不良は、Ｙスイッチ（ＮＭＯＳトランジスタ）の閾値電圧と明確な相関がある事が、本発明者の行った解析・評価により判明した。センスアンプの反転不良がＹスイッチの閾値電圧の低い側がワーストとなる。

図６に示した例では、カラムデコーダＹＤＥＣにおいて、ＶＤＤ電源をカラム選択信号ＹＳのＨｉｇｈ電位としている。

これに対して、開示される実施形態では、カラム選択信号ＹＳの振幅の高位側の電圧として、
ＶＡＲＹ＜ＶＹＳ≦ＶＤＤ
という、ＶＤＤとＶＡＲＹの間の中間電位ＶＹＳを備える。

カラム選択信号ＹＳのＨｉｇｈ電位を中間電位ＶＹＳに設定し、アレイ電源電圧ＶＡＲＹとＬＩＯＴ、ＬＩＯＢのＨｉｇｈ電圧ＶＤＤの電位差が、センスアンプの反転（センスアンプデータ破壊モード）が発生するレベル以上にならないように制御する。

なお、以下のいくつかの例示的な実施形態において、半導体装置の全体構成は、図１に示したものとされる。図１のセンスアンプ（ＳＡ）は図２に示した構成とされる。ただし、図２には、折り返し型ビット線構造が例示されているが、ＩＯ線の構成は、図３に示した階層型ＩＯ線とされる。また、以下の実施形態において、センスアンプ（ＳＡ＜ｉ＞３０４（ｉ＝０〜ｎ））は、図４に示した構成とされる。以下では、同一部分の説明は重複を避けるため適宜省略する。

図５は、例示的な実施形態におけるカラムデコーダ（ＹＤＥＣ）５０１の出力段（ＹＳドライバ）の構成を示す図である。カラムデコーダ（ＹＤＥＣ）の出力回路であるＹＳドライバ＜ｎ＞（ｎ＝０、１、２、・・）は、電源端子（電源線）（ＶＹＳ）５０５に、ソースが接続されたＰＭＯＳトランジスタＰ１ｎと、ソースがＶＳＳ（ＧＮＤ端子）に接続され、ドレインがＰＭＯＳトランジスタＰ１ｎのドレインとともにカラム選択信号線ＹＳ＜ｎ＞（ｎ＝０、１、２・・・）に接続され、ゲートがＰＭＯＳトランジスタＰ１ｎのゲートに接続されたＮＭＯＳトランジスタＮ１ｎを備えている。

電源電圧ＶＤＤを与える電源端子（ＶＤＤ）５０４と、電源端子（電源線）（ＶＹＳ）５０５間にはＮＭＯＳトランジスタＮ２１（クランプ用トランジスタ）が接続されている。ＮＭＯＳトランジスタＮ２１のドレインは、電源端子（ＶＤＤ）５０４に接続され、ソースは、電源端子（ＶＹＳ）５０５に接続され、ゲートは、ＶＹＳＧドライバ５０３の出力であるＶＹＳＧ線に接続されている。

ＶＹＳＧドライバ５０３は、電源端子（ＶＰＰ）５０７にソースが接続され、ドレインがＶＹＳＧに接続されたＰＭＯＳトランジスタＰ２１を備えている。ＰＭＯＳトランジスタＰ２１のゲートは、ＶＴＮモニター回路５０２の出力に接続されている。電源端子（ＶＰＰ）５０７の電源電圧は昇圧電圧であり、ＶＡＲＹよりも高く、ＶＤＤ以上である。特に制限されないが、ＶＰＰはワード電を駆動するワードドライバ（サブワードドライバ）のＨｉｇｈ電位としても用いられる昇圧電圧を用いている。

ＶＴＮモニター回路５０２は、電源端子（ＶＡＲＹ）５０６にドレインとゲートが接続された（ダイオード接続の）ＮＭＯＳトランジスタＮ２２と、ＮＭＯＳトランジスタＮ２２のソースとＶＳＳ端子に接続された抵抗Ｒ１とを備え、ＮＭＯＳトランジスタＮ２２のソースと抵抗Ｒ１の接続ノードＶＯＵＴがＰＭＯＳトランジスタＰ２１のゲートに接続されている。ＮＭＯＳトランジスタＮ２１は、Ｙスイッチのトランジスタ（ＹＳ−Ｔｒ）（図３の３１７、３１８、図４の４０５、４０６）のレプリカ（複製）であり、サイズ、閾値、コンダクタンス等の特性は同一とされる。

電源端子（ＶＹＳ）５０５の電圧は、電源ＶＤＤからＮＭＯＳトランジスタＮ２１を介して作られた電圧とされる。この電源端子（ＶＹＳ）５０５は、Ｙデコーダ（ＹＤＥＣ）５００のＹＳドライバ５０１のＰＭＯＳトランジスタＰ１ｎのソースに接続される。このため、ＹＳドライバ５０１のＰＭＯＳトランジスタＰ１ｎが導通時に、ＹＳドライバ５０１から出力されるカラム選択信号ＹＳ＜ｎ＞の振幅の高位側の電圧ＶＹＳは、電源電圧ＶＤＤによらず、ＶＹＳＧ−トランジスタＮ２１のＶＧＳ（ゲート・ソース間電圧）となる。カラム選択信号ＹＳ＜ｎ＞の振幅の低位側はＶＳＳである。

ＶＴＮモニター回路５０２でモニターしているＮＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｎが相対的に高い場合には、ＶＴＮモニター回路５０２の出力電圧ＶＯＵＴは下る。ＰＭＯＳトランジスタＰ２１のゲート電位ＶＯＵＴが下ると、ＶＹＳＧの電位は上がる。ソースフォロワ構成のＮＭＯＳトランジスタＮ２１のゲート電位の上昇により、ＶＹＳの電位は高くなる。したがって、カラム選択信号ＹＳ＜ｎ＞のＨｉｇｈ電位（＝ＶＹＳ）が高くなる。

ＶＴＮモニター回路５０２でモニターしているＮＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｎが相対的に低い場合にはＶＴＮモニター回路５０２の出力電圧ＶＯＵＴは上がる。ＰＭＯＳトランジスタＰ２１のゲート電位ＶＯＵＴが上がると、ＶＹＳＧの電位は下る。ソースフォロワ構成のＮＭＯＳトランジスタＮ２１のゲート電位の下降により、ＶＹＳの電位は下る。したがって、カラム選択信号ＹＳ＜ｎ＞のＨｉｇｈ電位（＝ＶＹＳ）が低くなる。

ＶＴＮモニター回路５０２の出力電圧ＶＯＵＴとＮＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｎの関係について回路解析を以下に行う。

ダイオード接続されたＮＭＯＳトランジスタＮ２２は飽和領域で動作する。すなわち、ＶＧＳ、ＶＤＳを夫々ＮＭＯＳトランジスタＮ２２のゲート・ソース間電圧、ドレイン・ソース間電圧とすると、

である。

したがって、
となる。ＮＭＯＳトランジスタＮ２２が飽和領域で動作することから、そのドレイン・ソース間電流Ｉｄｓは次式（１）で与えられる。またドレイン・ソース間電流Ｉｄｓが抵抗Ｒ１に流れるものとして次式（２）が成り立つ。

式（１）のβは利得係数であり、以下で与えられる。
ただし、
μはキャリア移動度、
εはゲート絶縁膜の誘電率、
ｔ_ＯＸはゲート絶縁膜の厚さ、
Ｗはゲート幅、
Ｌはゲート長である。

また、ＮＭＯＳトランジスタＮ２２のゲート・ソース間電圧ＶＧＳは閾値電圧Ｖｔｎより大であるため、

式（１）の左辺に式（２）を代入して、ＶＯＵＴに関する２次方程式を解くと、次式（３）が導出される。

上式（３）から、ＶＴＮモニター回路５０２の出力電圧ＶＯＵＴは、ＮＭＯＳトランジスタＮ２２（ＹスイッチＹＳ−ＴＲ）の閾値電圧Ｖｔｎが大のとき、低くなり、Ｖｔｎが小のとき、高くなる。

ＶＹＳＧがゲートに接続されたソースフォロワ構成のＮＭＯＳトランジスタＮ２１により、ＮＭＯＳトランジスタＮ２１のソース電位であるＶＹＳは、電源電圧ＶＤＤが高い場合であっても、ＶＹＳＧによってクランプされたレベルとなる（ＶＹＳ＜ＶＹＳＧ−Ｖｔｎ：ただし、ＶｔｎはＮＭＯＳトランジスタＮ２１の閾値電圧）。図５のＹＳドライバ５０１（ＣＭＯＳインバータ）のＰＭＯＳトランジスタＰ１ｎに流れる電流（ソース・ドレイン間電流）をＩとし、これが、ＮＭＯＳトランジスタＮ２１のドレイン・ソース間電流に等しいものとすると、

よって、ＶＹＳは、次式（５）で与えられ、電源電圧ＶＤＤが高い場合であっても、電圧ＶＹＳＧより低い電圧にクランプされる。

図５において、ＰＭＯＳトランジスタＰ１ｎとＮＭＯＳトランジスタＮ１ｎの共通接続されたゲートは、カラムアドレスをデコーダするデコーダ回路（不図示）のデコード結果信号を受け、カラム選択信号ＹＳ＜ｎ＞の選択時には、ＰＭＯＳトランジスタＰ１ｎとＮＭＯＳトランジスタＮ１ｎの共通接続されたゲートにはＬｏｗ電位（ＶＳＳ）が供給され、ＹＳ＜ｎ＞はＨｉｇｈ電位（＝ＶＹＳ）とされ、非選択時には、ＰＭＯＳトランジスタＰ１ｎとＮＭＯＳトランジスタＮ１ｎの共通接続されたゲートにはＨｉｇｈ電位（ＶＹＳ）が供給され、ＹＳ＜ｎ＞はＬｏｗ電位（ＶＳＳ）とされる。

本実施形態によれば、Ｙスイッチに接続するＬＩＯＴの電圧がプリチャージ電圧ＶＤＤであり、センスアンプノードＳＡ（Ｔｒｕｅ）が電圧ＶＳＳの場合、選択されたＹスイッチ（ＹＳ−Ｔｒ、図４の４０５）のゲート電圧（カラム選択信号ＹＳの電圧）がＶＹＳ（＜ＶＤＤ）とされ、Ｙスイッチのオン電流Ｉｏｎ（ＮＭＯＳトランジスタのドレイン・ソース間電流）は、ゲート電圧がＶＤＤのときよりも小さな電流値に絞りこまれている。このため、ＬＩＯＴ、ＬＩＯＢの電位がプリチャージ電圧ＶＤＤ最大時にあるときのセンスアンプの反転を防止する事を可能としている。

なお、図５（Ｂ）に示すように、ＶＹＳとＶＡＲＹの電位差は、ＹスイッチのレプリカであるＮＭＯＳトランジスタＮ２２の閾値電圧Ｖｔｎの変動幅に応じて、ある一定以上にはならない。本実施形態は、例えば定格を上回る周波数でクロック周波数で動作させるオーバークロックを目的として意図的に、電圧ＶＤＤを上げて使用する場合にも、対応可能である。

また、Ｙスイッチと同じＮＭＯＳトランジスタＮ２２の閾値Ｖｔｎをモニターして、ＶＹＳにフィードバックをかけているため、Ｙスイッチの閾値Ｖｔｎが高い状態（デバイスコンディション：スピード遅い）では、ＶＹＳレベルが上がり、カラム選択信号ＹＳのＨｉｇｈ電位（＝ＶＹＳ）が上がり、Ｙスイッチのゲートを高い電圧のＨｉｇｈ電位で駆動するため、Ｙスイッチの伝播遅延時間が短縮し、閾値Ｖｔｎの高いＹスイッチに起因するスピードロスを抑えることができる。

ＶＴＮモニター回路５０２においてダイオード接続されてＮＭＯＳトランジスタＮ２２とＶＳＳ間に抵抗Ｒ１が接続されているが、抵抗Ｒ１の代わりに、定電流源を接続してもよい。また、抵抗Ｒ１とＶＳＳ間にスイッチを備え、カラムデコーダの動作時に、スイッチを導通させ、カラムデコーダ非動作時には、ＶＡＲＹ、ＮＭＯＳトランジスタＮ２２、抵抗Ｒ１、ＶＳＳ間のパスをオフさせるようにしてもよい。

本願の技術思想は、揮発性の記憶セルに関する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ メモリアレイ
２ Ｘデコーダ及びＸタイミング生成回路
３ Ｙデコーダ及びＹタイミング生成回路
４ デコーダ制御回路
５ データラッチ回路
６ 入出力インターフェース
７ 内部クロック（ＣＬＫ）生成回路
８ 制御信号生成回路
９ ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）
１１ メモリマット０
１２ センスアンプ部
１３ メモリマット１
１４ サブワードドライバ回路
１８ ＰＭＯＳトランジスタ
１９ イコライズ回路
２０ ＮＭＯＳトランジスタ
３０１ バスドライバ（ＢＵＳＤ）
３０２ メインアンプ（ＭＡ）回路
３０３ ＳＷＣ回路
３０４ センスアンプ（ＳＡ）
３１７、３１８ Ｙスイッチ
４０１、４０２ ＰＭＯＳトランジスタ
４０３、４０４ ＮＭＯＳトランジスタ
４０５、４０６ Ｙスイッチ（ＮＭＯＳトランジスタ）
４０７、４０８ ノード
５００、６００ ＹＤＥＣ
５０１、６０１ ＹＳドライバ（ＣＭＯＳインバータ）
５０２ ＶＴＮモニター回路
５０３ ＶＹＳＧドライバ
５０４ 電源端子（ＶＤＤ）
５０５ 電源端子（ＶＹＳ）
５０６ 電源端子（ＶＡＲＹ）
５０７ 電源端子（ＶＰＰ）

Claims (12)

1. 第１のデータ線対及び第２のデータ線対と、
   前記第１及び第２のデータ線対間に接続され、ゲート端子に共通に供給される制御信号に応答して導通、非導通が共通に制御されるスイッチ対をなすＭＯＳトランジスタ対と、
   前記第１のデータ線対のデータを増幅・保持する第１のアンプと、
   前記制御信号を生成する回路と、
   を備え、
   前記第１のデータ線対の振幅の低位側及び高位側の電圧は夫々第１の電源電圧及び第２の電源電圧であり、
   前記第２のデータ線対の振幅の低位側及び高位側の電圧は夫々前記第１の電源電圧及び第３の電源電圧であり、前記第３の電源電圧は前記第２の電源電圧よりも高く、
   前記制御信号を生成する回路は、
   前記第３の電源電圧と前記第２の電源電圧の間の電圧にクランプされた第４の電圧であって、前記ＭＯＳトランジスタの閾値電圧に応じた電圧値の前記第４の電源電圧を生成し、低位側及び高位側の電圧を夫々前記第１の電源電圧及び前記第４の電源電圧とした前記制御信号を前記ＭＯＳトランジスタ対のゲートに端子に供給する、半導体装置。
2. 前記制御信号を生成する回路は、前記第１の電源電圧を供給する第１の電源端子と制御信号線との間に接続された第１のトランジスタと、前記第４の電源電圧を供給する第４の電源端子と前記制御信号線との間に接続された第２のトランジスタと、を含み、前記制御信号線に前記第１の電源電圧又は前記第４の電源電圧の前記制御信号を出力する出力回路を備え、前記制御信号線は、前記スイッチ対をなすＭＯＳトランジスタ対の前記ゲート端子に共通に接続され、
   さらに、
   前記スイッチ対をなす前記ＭＯＳトランジスタの閾値電圧のモニター結果を出力する閾値電圧モニター回路と、
   前記第３の電源電圧を供給する第３の電源端子と、前記第４の電源端子との間に接続されたソースフォロワ構成の第３のＭＯＳトランジスタと、
   を備え、
   前記第３のトランジスタのゲート端子には、前記閾値電圧モニター回路でのモニター結果に応じた電圧が印加される、請求項１記載の半導体装置。
3. 前記閾値電圧モニター回路が、
   前記スイッチ対をなす前記ＭＯＳトランジスタのレプリカである第４のトランジスタを備え、
   前記第４のトランジスタはゲート端子とドレイン端子とが、前記第２の電源電圧を供給する第２の電源端子に接続され、
   前記第４のトランジスタのソース端子と前記第１の電源端子間に抵抗素子を備え、
   前記第４のトランジスタのソース端子電圧を、前記閾値電圧のモニター結果として出力する、請求項２記載の半導体装置。
4. 前記閾値電圧モニター回路のソース端子電圧を受け、前記第４のトランジスタのゲート端子に、前記閾値電圧モニター回路での前記閾値電圧のモニター結果に応じた電圧を供給するドライバ回路を備えた請求項３記載の半導体装置。
5. 前記ドライバ回路は、前記第２の電源電圧よりも高電位の第５の電源電圧を与える第５の電源端子と、前記第３のトランジスタのゲート端子との間に接続され、前記閾値電圧モニター回路のソース端子電圧をゲート端子に受ける第５のトランジスタを備える、請求項４記載の半導体装置。
6. 前記第１のアンプが、前記第１のデータ線対に接続され、入力と出力が相手の出力と入力に夫々接続された２つのインバータを備えた差動回路を含む、請求項１記載の半導体装置。
7. 前記第１のデータ線対がビット線対であり、
   前記第２のデータ線対が入出力線対であり、
   前記スイッチ対が、前記ビット線対と前記入出力線対間に接続されたＹスイッチ対であり、
   前記第１のアンプが、前記ビット線対に接続されたセンスアンプであり、
   前記第１の電源電圧が低位側の基準電源電圧であり、
   前記第２の電源電圧がメモリセルの電源電圧であり、
   前記第３の電源電圧が前記入出力線対のプリチャージ電源電圧である、請求項１記載の半導体装置。
8. メモリセルアレイのメモリセルに接続されるビット線対と、
   入出力線対と、
   前記ビット線対と前記入出力線間に接続され、ゲート端子に共通に印加されるカラム選択信号に応答して導通、非導通が共通に制御されるＹスイッチ対をなすＭＯＳトランジスタ対と、
   前記ビット線対に接続され前記ビット線対のデータを増幅・保持するセンスアンプと、
   カラムアドレスをデコードし前記カラム選択信号を生成するカラムデコーダと、
   を備え、
   前記ビット線対の振幅の低位側及び高位側の電圧は、夫々第１の電源電圧及び第２の電源電圧であり、
   前記入出力線対の振幅の低位側及び高位側の電圧は、夫々前記第１の電源電圧及び第３の電源電圧であり、前記第３の電源電圧は、前記第２の電源電圧よりも高く、
   前記カラムデコーダは、
   前記第３の電源電圧と前記第２の電源電圧の間の電圧にクランプされた第４の電源電圧であって、前記ＭＯＳトランジスタの閾値電圧に応じた電圧値の前記第４の電源電圧を生成し、低位側及び高位側の電圧を夫々前記第１の電源電圧及び前記第４の電源電圧とした前記カラム選択信号を前記ＭＯＳトランジスタ対のゲートに端子に供給する、半導体装置。
9. 前記カラムデコーダは、前記第１の電源電圧を供給する前記第１の電源端子と制御信号線との間に接続された第１のトランジスタと、前記第４の電源電圧を供給する第４の電源端子と前記制御信号線との間に接続された第２のトランジスタとを含み、前記制御信号線に、前記第１の電源電圧又は前記第４の電源電圧の前記制御信号を出力する出力回路を備え、前記制御信号線は、前記スイッチ対をなすＭＯＳトランジスタ対の前記ゲート端子に共通に接続され、
   さらに、
   前記スイッチ対をなす前記ＭＯＳトランジスタの閾値電圧のモニター結果を出力する閾値電圧モニター回路と、
   前記第３の電源電圧を供給する第３の電源端子と前記第４の電源端子との間に接続されたソースフォロワ構成の第３のＭＯＳトランジスタと、
   を備え、
   前記第３のトランジスタのゲート端子には、前記閾値電圧モニター回路でのモニター結果に応じた電圧が印加される、請求項８記載の半導体装置。
10. 前記閾値電圧モニター回路が、
    前記Ｙスイッチ対をなす前記ＭＯＳトランジスタのレプリカである第４のトランジスタを備え、
    前記第４のトランジスタはゲート端子とドレイン端子とが、前記第２の電源電圧を供給する第２の電源端子に接続され、
    前記第４のトランジスタのソース端子と前記第１の電源端子間に抵抗素子を備え、
    前記第４のトランジスタのソース端子電圧を、前記閾値電圧のモニター結果として出力する、請求項９記載の半導体装置。
11. 前記閾値電圧モニター回路のソース端子電圧を受け、前記第４のトランジスタのゲート端子に、前記閾値電圧モニター回路での前記閾値電圧のモニター結果に応じた電圧を供給するドライバ回路を備えた請求項１０記載の半導体装置。
12. 前記ドライバ回路は、前記第２の電源電圧よりも高電位の第５の電源電圧を与える第５の電源端子と、前記第３のトランジスタのゲート端子間に接続され、前記閾値電圧モニター回路のソース端子電圧をゲート端子に受ける第５のトランジスタを備える、請求項１１記載の半導体装置。