KR20000008403A - 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 - Google Patents

낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치 Download PDF

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Abstract

여기에 개시되는 DRAM 장치에는, 비트 라인 쌍의 프리챠지 및 등화 동작이 빠르게 수행되도록 하기 위해서, 프리챠지 전압으로 비트 라인 쌍을 프리챠지하고 상기 비트 라인 전압들을 등화하는 동작들이 내부 전원 전압보다 높은 레벨들을 가지는 신호들에 따라 분리 제어되는 비트 라인 등화 회로가 제공된다. 이로써, 비트 라인을 등화하는 데 요구되는 시간이 단축될 수 있으며, 상기 저 전력 DRAM 장치가 고속으로 동작하도록 하게 한다.

Description

낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체 메모리 장치(SEMICONDUCTOR MEMORY DEVICE FOR PERFORMING HIGH SPEED WRITE/READ OPERATION WITH A LOW POWER SUPPLY VOLTAGE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로 저 전력(low power) 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하, DRAM이라 칭함)에 관한 것이다.
DRAM과 같은 반도체 메모리 장치는 메모리 셀로부터 독출되는 데이터를 감지하고 소정 레벨로 상기 데이터를 증폭하는 감지 증폭기 회로(sense amplifier circuit)를 가진다. DRAM 메모리 셀은 일반적으로 하나의 액세스 트랜지스터(one access transistor)와 하나의 커패시터(one capacitor)를 포함한다. 데이터는 다음과 같이 DRAM의 메모리 셀들로부터 독출 된다.
상기 액세스 트랜지스터의 게이트 단자에 연결된 워드 라인은 그에 관련된 메모리 셀을 선택하기 위해서 사용되고, 상기 관련된 메모리 셀에 저장된 데이터(전하)는 상기 액세스 트랜지스터를 통해서 비트 라인으로 전달된다. 상기 메모리 셀로부터 독출된 데이터는 비트 라인을 통해서 전달되고 상기 비트 라인에 연결된 감지 증폭기 회로에 의해서 증폭된다. 그후, 상기 증폭된 데이터는 입출력 라인으로 전달되고 칩 외부로 출력된다. 데이터는 또한 상기 DRAM의 메모리 셀에 기입된다. 기입 동작에 있어서, 데이터는 상기 감지 증폭기 회로에 의해서 증폭된 입출력 라인을 통해서 입력되고 그 메모리 셀에 관련된 메모리 셀 액세스 트랜지스터를 활성화시켜 데이터(전하)가 상기 관련된 커패시터로 흐르도록 그리고 그 커패시터에 저장되도록 하여 메모리 셀에 기입된다.
고속 및 낮은 전원 전압 소모와 함께 메모리 저장 장치 예를 들면, DRAM 장치를 구현하는 것이 계속적인 목표가 되어옴에 따라, 낮은 전원 전압 하에서 빠른 동작을 어떻게 달성할 것인가가 하나의 초점이 되어왔다. 상업적으로 이용 가능한 DRAM 장치의 동작 전압은 2.5V 이하로 낮아지고 끊임없는 동작 전압의 감소가 기대된다. 하지만, 고성능을 위해서 동작 속도가 100MHz을 초과한다. 이는 메모리 셀들, 감지 증폭기들, 비트 라인 및 감지 증폭기 등화 회로들, 등을 포함하는, 도 2에 도시된, DRAM 코어들의 연속적인 내부 제어 및 동작이 매우 엄격하게 제어되도록 하게 한다. 전원 전압 및 셀 커패시턴스가 전압 및 디바이스 스케일링과 더불어 감소됨에 따라 감지 전압 (sensing voltage)이 감소되기 때문에, 신뢰성 있고 빠른 독출/기입 동작은 도 2에 도시된 비트 라인 등화 회로의 속도에 의존한다.
읽기 또는 쓰기 동작의 다음에 수행되는 비트 라인 프리챠지 및 등화에 요구되는 시간은 동기형 DRAM 동작에서 중요한 AC 파라미터 즉, 행 프리챠지 시간 (tRP) (또는, 행 어드레스 스트로브 신호(Row Address Strobe RASB signal)의 프리챠지 시간)을 포함한다. 2 개의 다른 중요한 파라미터들 - 캐스 레이턴시 (CAS latency; CL) 및 래스-캐스 지연 시간 (RAS-to-CAS delay time; tRCD) - 과 더불어 상기 행 프리챠지 시간 (tRP)은 DRAM 장치를 포함하는 시스템의 성능을 결정하는 3개의 중요한 요소들이다. 낮은 전원 전압 하에서 동작되는 DRAM 장치의 고속 동작을 구현하기 위한 하나의 방법은 앞서 언급된 행 프리챠지 시간 (tRP)을 단축하는 것이다.
따라서 본 발명의 목적은 낮은 전원 전압 하에서 고속 동작이 가능한 다이나믹 랜덤 액세스 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 단축된 행 프리챠지 시간을 가지는 저 전력 다이나믹 랜덤 액세스 메모리 장치를 제공하는 것이다.
도 1은 관련 기술에 따른 메모리 셀 어레이의 구조 및 쓰기/읽기 동작을 위해서 요구되는 주변 회로들을 보여주는 도면;
도 2는 관련 기술에 따른 감지 증폭기 회로의 상세 회로도;
도 3A 및 도 3B는 관련 기술에 따른 비트 라인 및 감지 증폭기 등화 신호 발생기들의 상세 회로도;
도 4는 본 발명에 따른 메모리 셀 어레이의 구조 및 쓰기/읽기 동작을 위해서 요구되는 주변 회로들을 보여주는 도면;
도 5는 본 발명의 바람직한 실시예에 따른 감지 증폭기 회로의 상세 회로도;
도 6A 및 도 6B는 본 발명의 바람직한 실시예에 따른 제 1 및 제 2 비트 라인 등화 신호 발생기들의 상세 회로도;
도 7A 및 도 7B는 본 발명의 바람직한 실시예에 따른 제 1 및 제 2 감지 증폭기 등화 신호 발생기들의 상세 회로도; 그리고
도 8은 본 발명 및 관련 기술에 따른 비트 라인 프리챠지 동작을 비교하기 위한 도면이다.
*도면의 주요 부분에 대한 부호 설명
1, 100 : 메모리 셀 어레이 14, 110 : 행 디코더
16, 120 : 감지 증폭기 회로 18, 140 : 열 디코더
20, 130 : 입/출력 게이트 회로 22, 150 : 비트 라인 등화 신호 발생기
24, 160 : 래치 활성화 등화 신호 발생기
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 데이터를 저장하는 복수 개의 메모리 셀들을 가지는 어레이와; 상기 어레이에 연결되는 적어도 하나의 비트 라인 쌍과; 데이터 쓰기/읽기 동작이 수행되기 전후에 상기 비트 라인 쌍의 등화 동작을 알리는 제 1 및 제 2 비트 라인 등화 신호들을 발생하는 비트 라인 등화 신호 발생기와; 상기 데이터 쓰기/일기 동작이 수행되기 전후에 상기 제 1 및 제 2 비트 라인 등화 신호들에 응답해서 상기 비트 라인 쌍을 제 1 전압으로 프리챠지하는 비트 라인 등화 회로 및; 상기 비트 라인 쌍 사이의 전압차를 감지 증폭하는 감지 증폭기를 포함하고, 상기 제 1 및 제 2 비트 라인 등화 신호들 각각은 동작 전압보다 높은 레벨의 제 2 및 제 3 전압들을 가진다.
이 실시예에 있어서, 상기 제 1 전압은 상기 동작 전압의 절반에 상응하는 레벨을 가진다.
이 실시예에 있어서, 상기 제 2 전압은 외부 전원 전압이고, 상기 제 3 전압은 상기 외부 전원 전압보다 높은 전압 레벨을 가진다.
이 실시예에 있어서, 상기 제 1 비트 라인 등화 신호는 상기 제 2 비트 라인 등화 신호와 동일한 위상을 가진다.
이 실시예에 있어서, 상기 제 1 비트 라인 등화 신호의 위상은 상기 제 2 비트 라인 등화 신호의 위상에 앞서거나 뒤진다.
이 실시예에 있어서, 상기 비트 라인 등화 회로는, 상기 비트 라인 쌍 사이에 직렬로 연결되고, 상기 제 2 전압을 받아들이는 게이트 단자들을 가지는 제 1 및 제 2 NMOS 트랜지스터들 및; 상기 제 1 및 제 2 NMOS 트랜지스터들이 접속되는 노드에는 상기 제 1 전압이 공급되며; 상기 비트 라인 쌍 사이에 연결되고, 상기 제 3 전압을 받아들이는 게이트 단자를 가지는 제 3 NMOS 트랜지스터를 포함한다.
본 발명의 다른 특징에 의하면, 데이터를 저장하는 복수 개의 메모리 셀들을 가지는 어레이와; 상기 어레이에 연결되는 적어도 하나의 비트 라인 쌍과; 데이터 쓰기/읽기 동작이 수행되기 전후에 상기 비트 라인 쌍의 등화 동작을 알리는 제 1 및 제 2 비트 라인 등화 신호들을 발생하는 비트 라인 등화 신호 발생기와; 상기 데이터 쓰기/읽기 동작이 수행되기 전후에 상기 제 1 및 제 2 비트 라인 등화 신호들에 응답해서 상기 비트 라인 쌍을 제 1 전압으로 프리챠지하는 비트 라인 등화 회로와; 상기 비트 라인 쌍 사이의 전압차를 감지 증폭하는 감지 증폭기와; 상기 감지 증폭기의 프리챠지 동작을 알리는 제 1 및 제 2 래치 활성화 등화 신호들을 발생하는 래치 활성화 등화 신호 발생기 및; 상기 제 1 및 제 2 래치 활성화 등화 신호들에 응답해서 상기 감지 증폭기의 감지 증폭 노드들을 프리챠지하는 감지 증폭기 등화 회로를 포함하고, 상기 제 1 및 제 2 비트 라인 등화 신호들과 상기 제 1 및 제 2 래치 활성화 등화 신호들 각각은 동작 전압보다 높은 레벨의 제 2 및 제 3 전압들을 가진다.
상기 제 1 및 제 2 래치 활성화 등화 신호들은 상기 동작 전압보다 높은 레벨의 제 2 및 제 3 전압을 가진다.
이 실시예에 있어서, 상기 제 1 전압은 상기 동작 전압의 절반에 상응하는 레벨을 가진다.
이 실시예에 있어서, 상기 제 2 전압은 외부 전원 전압이고, 상기 제 3 전압은 상기 외부 전원 전압보다 높은 전압 레벨을 가진다.
이 실시예에 있어서, 상기 감지 증폭기 등화 회로는, 상기 감지 증폭기의 감지 증폭 노드들 사이에 직렬로 연결되고, 상기 제 2 전압을 받아들이는 게이트 단자들을 가지는 제 1 및 제 2 NMOS 트랜지스터들 및; 상기 제 1 및 제 2 NMOS 트랜지스터들이 접속되는 노드에는, 상기 제 1 전압이 공급되며; 상기 감지 증폭 노드들 사이에 연결되고, 상기 제 3 전압을 받아들이는 게이트 단자를 가지는 제 3 NMOS 트랜지스터를 포함한다.
(작용)
본 발명의 신규한 저 전력 DRAM 장치에는, 도 5를 참조하면, 비트 라인들 (BL) 및 (BLB)의 프리챠지 및 등화 동작이 빠르게 수행되도록 하기 위해서, 프리챠지 전압 (VBL)으로 비트 라인들 (BL) 및 (BLB)을 프리챠지하고 상기 비트 라인 전압들을 등화하는 동작들이 내부 전원 전압 (IVC)보다 높은 레벨들을 가지는 신호들 (PEQ1) 및 (PEQ2)에 따라 분리 제어되는 비트 라인 등화 회로 (122)가 제공된다. 이로써, 비트 라인을 등화하는 데 요구되는 시간이 단축될 수 있으며, 상기 저 전력 DRAM 장치가 고속으로 동작하도록 하게 한다.
(실시예).
도 1은 메모리 셀 어레이 (1)의 구조 및 독출/기입 동작을 위해서 요구되는 주변 회로들을 보여준다. 각 메모리 셀 (MC)은 비트 데이터를 유지하는 하나의 커패시터 (12)와, 스위치로서 기능하는 액세스 트랜지스터 (10)를 포함한다. 동일한 행에 배열된 액세스 트랜지스터들 (10)의 게이트들은 공통의 워드 라인 (WLx)에 연결된다. 여기서, x는 1, 2, 3, …, n이다. 하나의 열에 배열된 액세스 트랜지스터들 (10)의 소오스들은 하나의 비트 라인 쌍 (BLx) 및 (BLxB)에 번갈아 연결된다. 여기서, x는 1, 2, 3, …, m이다. 각 커패시터 (12)의 일 전극은 대응하는 액세스 트랜지스터 (10)의 드레인에 연결되고, 반면에 다른 전극은 전압 (VP)에 연결된다.
워드 라인의 활성화 및 메모리 셀의 액세싱 이전에, 비트 라인 쌍들 (BLx) 및 (BLxB)은 대응하는 감지 증폭기 회로 (16) 내의 비트 라인 등화 회로 (도 2 참조, 26)에 의해서 전원 전압 (내부 전원 전압 또는 동작 전압이라 칭함)의 절반 (예를 들면, 1/2IVC)으로 충전된다. 하나의 행 어드레스가 공급될 때, 그것은 행 디코더 (14)에 의해서 행 어드레스 신호로 디코드되고 상기 디코드된 행 어드레스에 상응하는 하나의 워드 라인이 활성화되며, 상기 활성화된 워드 라인에 연결된 액세스 트랜지스터들 (10) 모두 턴 온된다. 상기 워드 라인에 상응하는 모든 캐패시터들 (12)에 저장된 전하들은 상기 턴 온된 액세스 트랜지스터들 (10)을 통해서 대응하는 비트 라인들로 흐른다.
메모리 칩에 사용되는 커패시터들 (12)의 비교적 적은 커패시턴스 때문에, 충전된 커패시터가 1/2IVC로 충전된 비트 라인 쌍에 미치는 약간의 영향을 증폭하도록 상기 비트 라인 쌍들 (BLx) 및 (BLxB)에 각각 대응하는 감지 증폭기 회로들 (16)이 사용된다. 상기 각 감지 증폭기 회로 (16)는 낮은 전압 비트 라인 (lower-voltage bit line)의 전위를 접지 전압 (Vss)으로 낮추고, 다른 높은 전압 비트 라인 (other higher-voltage bit line)의 전위를 내부 전원 전압 (IVC)까지 높인다. 상기 비트 라인 쌍들 (BLx) 및 (BLxB)은 비트 라인 등화 신호 발생기 (22)로부터의 비트 라인 등화 신호 (PEQ)에 따라 대응하는 감지 증폭기 회로들 (16)에 의해서 동일한 레벨로 프리챠지 및 등화된다. 게다가, 상기 감지 증폭기 회로들 (16) 내의 감지 증폭기 (도 2 참조, 28)는 감지 증폭기 등화 신호 발생기 (24)에 따라 대응하는 감지 증폭기 등화 회로 (도 2 참조, 32)에 의해서 프리챠지 및 등화된다. 상기 증폭된 신호들 중 하나의 신호만이 열 디코더 (18)로부터의 디코드된 열 어드레스에 대응하는 입/출력 게이트 회로 (20)를 통해서 통과한다.
도 1의 비트 라인 쌍들 (BLx) 및 (BLxB)에 대응하는 감지 증폭기들 (16) 중 하나에 대한 관련 기술의 상세 회로가 도 2에 도시되어 있다.
도 1의 각 감지 증폭기 회로 (16)에는, 도 2에 도시된 바와 같이, 비트 라인들 (BL) 및 (BLB), 비트 라인 등화 회로 (26), 감지 증폭기 (28), 감지 증폭기 등화 회로 (32), 그리고 감지 증폭기 활성화 회로 (34)가 제공된다. 데이터가 전달되는 비트 라인들 (BL) 및 (BLB)은 메모리 셀 (MC)에 연결된다. 상기 비트 라인 등화 회로 (26)는 프리챠지 전압 (VBL)을 받아들이고 상기 비트 라인들 (BL) 및 (BLB)을 감지 동작 이전에 동일한 전압 레벨로 등화한다. 상기 감지 증폭기 (28)는 메모리 셀 (MC)로부터 상기 비트 라인 (BL) 또는 (BLB)으로 전달된 데이터를 다르게 증폭한다. 상기 비트 라인들 (BL) 및 (BLB)은 열 선택 라인 (CSL)에 연결되는 입/출력 게이트 회로 (30)를 통해서 입/출력 라인들 (IO) 및 (IOB)에 연결된다. 상기 감지 증폭기 등화 회로 (32)는 감지 증폭 노드를 상기 프리챠지 전압 (VBL)으로 등화한다. 일단 등화되면, 상기 감지 증폭기 (28)를 제어하기 위한 P-타입 감지 증폭기 및 N-타입 감지 증폭기 래치 활성화 신호들 (LA) 및 (LAB)은 감지 증폭기 활성화 회로 (34)의 결과로서 생성되고, 상기 감지 증폭기 활성화 회로 (34)는 상기 감지 증폭기 등화 회로 (32)에 연결되고 신호들 (LAPG) 및 (LANG)을 받아들인다.
각 메모리 셀 (MC)은 워드 라인 (WL)과 비트 라인 (BL)에 연결된 하나의 액세스 트랜지스터 (10), 그리고 상기 액세스 트랜지스터 (10)와 전압 (VP) 사이에 연결된 커패시터 (12)를 가진다. 상기 비트 라인 등화 회로 (26)는 상기 비트 라인들 (BL) 및 (BLB) 사이에 연결되고 비트 라인 등화 신호 (PEQ)를 받아들이는 게이트 단자들을 가지는 NMOS 트랜지스터들 (M1), (M2) 그리고 (M3)를 가진다. 게다가, 프리챠지 전압 (VBL)이 상기 NMOS 트랜지스터들 (M1) 및 (M2)의 소오스 단자들에 입력된다. 상기 감지 증폭기 (28)는 P-타입 감지 증폭기 및 N-타입 감지 증폭기로 구성된다. 상기 P-타입 감지 증폭기는 상기 비트 라인들 (BL) 및 (BLB) 사이에 직렬 연결된 PMOS 트랜지스터들 (M4) 및 (M5)을 가진다. P-타입 감지 증폭기 래치 활성화 신호 (LA)가 상기 PMOS 트랜지스터들 (M4) 및 (M5)의 접속된 소오스 단자들에 입력되며, 상기 PMOS 트랜지스터들 (M4) 및 (M5)의 게이트 단자들은 상기 비트 라인들 (BLB) 및 (BL)에 각각 연결되어 있다.
상기 N-타입 감지 증폭기는 상기 비트 라인들 (BL) 및 (BLB) 사이에 직렬 연결된 NMOS 트랜지스터들 (M6) 및 (M7)을 가진다. N-타입 감지 증폭기 래치 활성화 신호 (LAB)는 NMOS 트랜지스터들 (M6) 및 (M7)의 소오스 단자들에 입력되며, 상기 NMOS 트랜지스터들 (M6) 및 (M7)의 게이트 단자들은 상기 비트 라인들 (BLB) 및 (BL)에 각각 연결된다. 상기 입/출력 게이트 회로 (30, 도 1에서 20으로 표기됨)는 게이트 전극들이 상기 열 선택 라인 (CSL)에 연결되고 상기 열 선택 라인 (CSL)의 제어 하에서 상기 비트 라인들 (BL) 및 (BLB)을 상기 입/출력 라인들 (IO) 및 (IOB)에 연결하는 NMOS 트랜지스터들 (M8) 및 (M9)을 가진다.
상기 감지 증폭기 등화 회로 (32)는 게이트 전극들이 래치 활성화 등화 신호 (PLAEQ)에 각각 연결되는 NMOS 트랜지스터들 (M10), (M11) 그리고 (M12)을 가진다. 상기 감지 증폭기 활성화 회로 (34)는 게이트 단자들이 P-타입 감지 증폭기 활성화 신호 (LAPG)에 연결된 PMOS 트랜지스터 (M13)과 N-타입 감지 증폭기 활성화 신호 (LANG)에 연결된 NMOS 트랜지스터 (M14)을 가진다. 상기 트랜지스터들 (M13) 및 (M14)의 드레인 단자들은 상기 NMOS 트랜지스터들 (M10) 및 (M11)의 일 단자에 각각 연결되고, 트랜지스터 (M12)의 일 단자에 각각 연결된다. 트랜지스터들 (M13) 및 (M14)의 소오스 단자들은 전원 전압 (IVC) 및 접지 전압 (VSS)에 각각 연결된다.
상기 비트 라인 등화 회로 (26)는 메모리 액세스 동안에 비활성화된다. 즉, 상기 비트 라인 등화 회로 (26)는 워드 라인이 활성화되기 이전에 비활성화되고 감지 증폭기 (28)가 비활성화된 후까지 비활성화 상태에 있다. 메모리 액세스 동안에, 상기 감지 증폭기 (28)는 하나의 비트 라인을 Vcc로 다른 비트 라인을 Vss로 설정한다. 메모리 액세스 종료시 또는 상기 감지 증폭기 (28)가 비활성화될 때, 상기 비트 라인 등화 회로 (26)는 전원 전압 (IVC) 레벨을 가지는 "하이" 레벨의 비트 라인 등화 신호 (PEQ)에 의해서 활성화되며, 그것의 대응하는 비트 라인들 (BL) 및 (BLB)이 IVC 및 VSS로부터 1/2IVC로 충방전 (즉, 프리챠지 및 등화)되도록 한다.
도 3A 및 도 3B는 관련 기술에 따른 도 1의 비트 라인 등화 신호 발생기 (22)의 상세 회로를 보여준다. 도 3A를 참조하면, 비트 라인 등화 신호 발생기 (22)는 전원 전압 (IVC)과 접지 전압 (VSS) 사이에 직렬로 연결된 PMOS 트랜지스터 (M15) 및 NMOS 트랜지스터 (M16)를 가진다. 트랜지스터들 (M15) 및 (M16)의 게이트 단자들은 제어 신호 (PBLS)에 공통으로 연결된다. 상기 비트 라인 등화 신호 (PEQ)는 상기 제어 신호 (PBLS)의 로직 레벨에 따라 접지 전압 (VSS) 또는 전원 전압 (IVC)의 레벨로 유지된다.
도 3B에 도시된 바와 같이 감지 증폭기 등화 신호 발생기 (24)는 상기 전원 전압 (IVC)과 상기 접지 전압 (VSS) 사이에 직렬로 연결된 PMOS 트랜지스터 (M17)와 NMOS 트랜지스터 (M18)를 가진다. 상기 트랜지스터들 (M17) 및 (M18)의 게이트 단자들은 상기 제어 신호 (PBLS)에 공통으로 연결된다. 상기 감지 증폭기 등화 신호 (PLAEQ)는 상기 제어 신호 (PBLS)의 로직 레벨에 따라 상기 접지 전압 (VSS) 또는 상기 전원 전압 (IVC)의 전압으로 유지된다. 상기 제어 신호 (PBLS)는 대응하는 감지 증폭기가 활성화되었는 지의 여부를 결정한다.
5V 또는 3.3V의 외부 전원 전압을 사용하는 반도체 메모리 장치 특히, DRAM 장치에 있어서, 상기 전원 전압 (즉, 내부 전원 전압 또는 동작 전압) (IVC)은 일반적으로 그 보다 낮은 전압 예를 들면, 약 2.8V-3V이고 상기 프리챠지 전압 (VBL)의 레벨은 전원 전압의 절반 (1/2IVC) 예를 들면, 약 1.4-1.5V이다. 상기 전압들 (IVC) 및 (VBL)이 이러한 레벨들의 상태로 유지될 때, 일반적으로 상기 비트 라인 등화 동작에 관련된 문제는 생기지 않는다
그러나, 상기 전원 전압 (IVC) 레벨이 외부 전원 전압 (EVC)의 낮아짐 (즉, 약 2V)으로 인해서 낮아지면, 상기 전원 전압 (IVC)은 약 1V가 된다. 만약 이러한 전압 레벨들이 사용되면, 앞서 설명된 비트 라인 및 감지 증폭기 등화 회로들 (26) 및 (32)이 사용되면 비트 라인 등화 동작에 관련된 문제점들이 생긴다. 하나의 비트 라인 등화 신호 (PEQ) 라인에는, 도 1에서 알 수 있듯이, 많은 수의 비트 라인 등화 회로들 (26)이 전기적으로 연결되기 때문에, 이러한 전압 레벨들 하에서, 상기 신호 (PEQ) 라인에 관련된 비트 라인 등호 회로 (26)들의 트랜지스터들은 낮은 전원 전압 (low IVC) 레벨을 가지는 하나의 비트 라인 등화 신호 (PEQ) 라인에 의해서 충분히 턴 온 되지 못한다. 즉, 상기 신호 (PEQ) 라인에 관련된 비트 라인 등화 회로들 (26)에 각각 대응하는 비트 라인 쌍들 (BLx) 및 (BLxB)의 등화 동작이 빠르게 수행되지 못한다.
또한, 비트 라인 등화 회로 (26)의 NMOS 트랜지스터 (M3)는 바디 효과 때문에 더 높은 드레솔드 전압을 가지게 될 것이다. 그러므로, 상기 비트 라인 (BLB)이 상기 접지 전압 (VSS)으로부터 상기 프리챠지 전압 (VBL)으로 도달할 때, 소오스-드레인 전압 (Vds)은 작아지고 NMOS 트랜지스터 (M3)는 거의 턴 오프 (또는, 약하게 턴 온) 되며, 그 결과 비트 라인들 (BL) 및 (BLB) 사이의 챠지 세어링 동작을 수행하는 것이 어렵다. 게다가, NMOS 트랜지스터 (M1)의 거의 1V의 게이트-소오스 전압 (Vgs)이 생기며, 이는 상기 비트 라인 (BL)에 대한 NMOS 트랜지스터 (M1)의 등화 동작을 방해한다. 상기 NMOS 트랜지스터 (M2) 및 상기 감지 증폭기 등화 회로 (32)는 앞서 언급된 바와 같은 동일한 문제를 겪고 요구되는 등화 동작을 잘 수행하지 못한다. 결과적으로, 행 프리챠지 시간 (tRP)이 길어지기 때문에, 낮은 전원 전압 (IVC)을 사용하는 DRAM 장치가 고속으로 동작하는 것이 어렵다.
도 4는 본 발명에 따른 메모리 셀 어레이의 구조 및 쓰기/읽기 동작을 위해서 요구되는 주변 회로들을 보여주는 도면이다. 도 4의 구성 요소들은 도 1의 그것과 동일하며, 관련 기술 및 본 발명의 다른 점이 도 5, 도 6A, 도 6B, 도 7A 그리고 도 7B를 참조하여 이후 상세히 설명된다.
도 5는 본 발명의 바람직한 실시예에 따른 감지 증폭기 회로 (120)의 상세 회로를 보여준다. 도시의 편의상, 하나의 비트 라인 쌍에 관련된 감지 증폭기 회로만이 도시되어 있지만, 다른 비트 라인 쌍들에 관련된 그것 역시 동일하게 구성됨은 자명하다. 도 4에 도시된 각 감지 증폭기 회로 (120)에는, 비트 라인들 (BL) 및 (BLB), 비트 라인 등화 회로 (122), 감지 증폭기 (124), 감지 증폭기 등화 회로 (128), 그리고 감지 증폭기 활성화 회로 (130)가 제공된다. 상기 감지 증폭기 회로 (120)의 구성 요소들 (122), (124), (126), (128) 그리고 (130)은 도 2의 그것과 동일한 기능을 수행하기 때문에, 설명의 중복을 피하기 위해서 그것들의 기능 설명은 여기서 생략된다.
다시 도 3을 참조하면, 상기 비트 라인 등화 회로 (122)에는, 제 1 비트 라인 등화 신호 (PEQ1)가 인가되는 게이트 단자를 가지는 NMOS 트랜지스터 (M19)와 제 2 비트 라인 등화 신호 (PEQ2)가 인가되는 게이트 단자들을 가지는 NMOS 트랜지스터 (M20) 및 (M21)이 제공된다. 상기 NMOS 트랜지스터 (M19)의 전류 통로는 비트 라인들 (BL) 및 (BLB) 사이에 형성되고, 상기 NMOS 트랜지스터들 (M20) 및 (M21)의 전류 통로들은 상기 라인들 (BL) 및 (BLB) 사이에 직렬로 형성된다. 상기 NMOS 트랜지스터들 (M20) 및 (M21)의 소오스 단자들에는, 일반적으로 1/2IVC의 레벨을 가지는 프리챠지 전압 (VBL)이 공급된다. 여기서, 상기 제 1 비트 라인 등화 신호 (PEQ1)는, 본 발명의 실시예에 있어서, 고전압 (VPP) 레벨을 가지고, 상기 제 2 비트 라인 등화 신호 (PEQ2)는, 본 발명의 실시예에 있어서, 외부 전원 전압 (EVC) 레벨을 가진다. 상기 제 1 및 제 2 비트 라인 등화 신호들 (PEQ1) 및 (PEQ2)은 동일한 위상 및 동일한 펄스 폭을 가질 수 있는 반면에, 상기 제 1 및 제 2 비트 라인 등화 신호들 (PEQ1) 및 (PEQ2) 사이의 타이밍은 노이즈를 최적으로 줄이기 위해서 서로 다르게 제어될 수 있다. 여기서, 상기 고전압 (VPP)이 DRAM 장치에서 사용되는 전원 전압 (IVC) 및 상기 외부 전원 전압 (EVC)에 비해서 높은 레벨의 전압임은 이 분야에 통상적인 지식을 습득한 자들에게 자명하다.
상기 감지 증폭기 (124), 상기 입/출력 게이트 회로 (126), 그리고 상기 감지 증폭기 활성화 회로 (130)는 도 2의 그것과 동일한 회로 구성을 가지기 때문에, 설명의 중복을 피하기 위해서 여기서, 그것에 대한 설명은 생략된다.
본 발명에 따른 감지 증폭기 등화 회로 (128)는 도 5에 도시된 바와 같이 3 개의 NMOS 트랜지스터들 (M28), (M29) 그리고 (M30)로 구성되며, 서로 다른 레벨과 동일한 펄스 폭 및 위상을 가지는 래치 활성화 등화 신호들 (PLAEQ1) 및 (PLAEQ2)에 응답해서 동작된다. 상기 NMOS 트랜지스터 (M28)의 게이트 단자는 제 1 래치 활성화 등화 신호 (PLAEQ1)를 받아들이며, 그것의 전류 통로는 감지 증폭기 (124)의 감지 증폭 노드들 (ND1) 및 (ND2) 사이에 연결된다. 상기 NMOS 트랜지스터들 (M29) 및 (M30)의 소오스 단자들에는, 상기 프리챠지 전압 (VBL)이 공급된다. 상기 트랜지스터들 (M29) 및 (M30)은 상기 노드들 (ND1) 및 (ND2) 사이에 직렬로 형성되는 전류 통로들 및, 제 2 래치 활성화 등화 신호 (PLAEQ2)을 받아들이는 게이트 단자들을 가진다. 상기 제 1 래치 활성화 등화 신호 (PLAEQ1)는 제 1 비트 라인 등화 신호 (PEQ1)와 동일한 레벨의 전압 즉, 고전압 (VPP) 레벨을 가지고, 상기 제 2 래치 활성화 등화 신호 (PLAEQ2)는 상기 제 2 비트 라인 등화 신호 (PEQ2)과 동일한 레벨의 외부 전원 전압 (EVC) 레벨을 가진다.
도 5에 도시된 바와 같은 분리된 프리챠지 및 등화 스킴 (scheme)을 가지는 비트 라인 및 감지 증폭기 등화 회로들 (122) 및 (128)이 전원 전압 (IVC) (즉, 내부 전원 전압)에 비해서 높은 레벨을 가지는 등화 신호들 (PEQ1) 및 (PEQ2), (PLAEQ1) 및 (PLAEQ2)에 의해서 제어되도록 함으로써, 관련 기술에 따른 문제점들이 방지될 수 있다. 즉, 본 발명에 따른 신호 라인들 (PEQ1) 및 (PEQ2) 각각의 로딩은 분리된 프리챠지 및 등화 스킴으로 인해서 관련 기술의 신호 (PEQ) 라인의 그것에 비해서 상대적으로 감소된다. 감소되는 로딩 조건 하에서, 본 발명의 비트 라인 등화 회로 (122)의 NMOS 트랜지스터 (M19)의 게이트 단자에는, 고전압 레벨을 가지는 신호 (PEQ1)가 공급되고 NMOS 트랜지스터들 (M20) 및 (M21)의 게이트 단자들에는, 외부 전원 전압 레벨을 가지는 신호 (PEQ2)가 공급되기 때문에, 비트 라인을 프리챠지하는 데 요구되는 시간은 상대적으로 짧아진다.
또한, 상기 전원 전압 (IVC)의 레벨이 외부 전원 전압 (EVC)의 낮아짐 (즉, 약 2V)으로 인해서 낮아지더라도, 비트 라인 등화 회로 (122)를 구성하는 NMOS 트랜지스터 (M19)의 바디 효과 때문에 높아지는 드레솔드 전압은 그것의 게이트 단자에 고전압 (VPP) 레벨을 공급함으로써 충분히 극복될 수 있다. 그러므로, 비트 라인들 (BLx) 및 (BLxB) 사이의 챠지 세어링 동작이 원활히 수행되며, 그 결과 행 프리챠지 시간 (tRP)이 관련 기술의 그것보다 더 짧아진다.
도 6A 및 도 6B는 본 발명의 바람직한 실시예에 따른 제 1 및 제 2 비트 라인 등화 신호들을 각각 생성하는 회로 (150)의 상세 회로이다. 도 6A를 참조하면, 상기 제 1 비트 라인 등화 신호 발생기 (150a)에는, PMOS 트랜지스터들 (M34), (M35), 그리고 (M37)와 NMOS 트랜지스터들 (M33), (M36), 그리고 (M38)가 제공된다. 상기 PMOS 트랜지스터 (M34)는 고전압 (VPP)과 제어 노드 (ND3) 사이에 연결된다. 상기 NMOS 트랜지스터 (M33)는 상기 제어 노드 (ND3)와 접지 전압 (VSS) 사이에 연결되고 제어 신호 (PBLS)가 입력되는 게이트 단자를 가진다. 상기 PMOS 트랜지스터 (M35)는 고전압 (VPP)과 출력 노드 (ND4) 사이에 연결된다. 상기 NMOS 트랜지스터 (M36)는 상기 출력 노드 (ND4)와 접지 전압 (VSS) 사이에 연결되고 인버터 (IV1)의 출력 신호를 받아들이는 게이트 단자를 가진다. 상기 인버터 (IV1)는 상기 제어 신호 (PBLS)를 받아들이고 동작 전압으로서 상기 전원 전압 (IVC)을 사용한다. 게이트 단자들이 상기 출력 노드 (ND4)에 연결된 상기 PMOS 트랜지스터 (M37)와 상기 NMOS 트랜지스터 (M38)는 상기 고전압 (VPP)과 상기 접지 전압 (VSS) 사이에 직렬로 연결된다. 게다가, 상기 PMOS 트랜지스터 (M34)의 게이트 단자는 상기 출력 노드 (ND4)에 연결되고 상기 PMOS 트랜지스터 (M35)의 게이트 단자는 제어 노드 (ND3)에 연결된다. 도시된 바와 같이, 교차 접속된 PMOS 트랜지스터들 (M34) 및 (M35)과 NMOS 트랜지스터들 (M33) 및 (M36)은 차동 회로를 형성하며, 일반적으로 캐스케이드 전압 변환기(cascade voltage convertor)라 불린다.
도시된 비트 라인 등화 신호 발생기와 관련하여, 상기 제어 신호 (PBLS)가 "하이" 레벨이고 상기 NMOS 트랜지스터 (M33)가 턴 온 되면, 상기 노드 (ND3)로 흐르는 전류는 방전되고 제어 노드 (ND3)의 전위는 "로우" 레벨이다. 이는 상기 제어 노드 (ND3)에 연결된 상기 PMOS 트랜지스터 (M35)를 턴 온 시킨다. 상기 출력 노드 (ND4)는 고전압 (VPP) 레벨로 충전된다. 상기 PMOS 트랜지스터 (M37)는 턴 오프 되고 상기 NMOS 트랜지스터 (M38)는 턴 온 되어서 "로우" 레벨의 제 1 비트 라인 등화 신호 (PEQ1)를 발생한다.
상기 제어 신호 (PBLS)가 "로우" 레벨일 때, 상기 NMOS 트랜지스터 (M33)는 턴 오프 되고 상기 NMOS 트랜지스터 (M36)는 턴 온 된다. 상기 출력 노드 (ND4)로 흐르는 전류는 방전되고 상기 출력 노드 (ND4)의 전위는 "로우" 레벨이며, 상기 출력 노드 (ND4)에 연결된 PMOS 트랜지스터 (M34)를 턴 온 시킨다. 그것에 의해서, 상기 제어 노드 (ND3)는 고전압 (VPP) 레벨로 충전되고 상기 PMOS 트랜지스터 (M35)는 턴 오프 되어 상기 출력 노드 (ND4)를 "로우" 레벨로 유지한다. 결과적으로, PMOS 트랜지스터 (M37)는 턴 온 되고 상기 NMOS 트랜지스터 (M38)는 턴 오프 되어 "하이" 레벨 즉, 고전압 (VPP) 레벨을 가지는 상기 제 1 비트 라인 등화 신호 (PEQ1)를 생성한다.
도 6B를 참조하면, 본 발명의 바람직한 실시예에 따른 제 2 비트 라인 등화 신호 발생기 (150b)는 도 6A의 그것과 동일하게 구성되기 때문에, 설명의 중복을 피하기 위해서 그것의 설명은 생략된다.
상기 제 1 및 제 2 비트 라인 등화 신호 발생기들 (150a) 및 (150b)이 도 6A 및 도 6B와 다르게 구성될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 여기서, 도 6A 및 도 6B에 있어서, 반도체 소자들에 의한 신호 지연 시간은 무시된다. 그러한 회로 구성에 있어서, 상기 제어 신호 (PBLS)는 대응하는 감지 증폭기가 활성화되었는 지의 여부를 결정하는 블럭 선택 정보 (block selection information)로서 사용된다. 도 7A 및 도 7B는 본 발명의 바람직한 실시예에 따른 제 1 및 제 2 래치 활성화 등화 신호들 (PLAEQ1) 및 (PLAEQ2)를 각각 발생하는 회로들를 보여주는 도면이다. 도 7A 및 도 7B의 회로 구성은 도 6A 및 도 6B의 그것과 동일하기 때문에, 설명의 중복을 피하기 위해서 그것의 회로 구성 및 동작 설명은 여기서 생략된다. 도 8은 본 발명 및 관련 기술에 따른 비트 라인 프리챠지 시간을 비교하기 위한 도면이다. 이는 본 발명에서 사용되는 고전압 (VPP) 및 전원 전압 (즉, 내부 전원 전압 IVC)이 각각 3V 및 1.6V일 때 얻어진 시뮬레이션 결과이다.
도 8을 참조하면, 쓰기 및 읽기 동작 동안에 활성화되었던 워드 라인 (WL)과 제어 신호 (PBLS)가 순차적으로 "하이" 레벨에서 "로우" 레벨로 비활성화되면, 도 6A 및 도 6B의 등화 신호 발생기들 (150a) 및 (150b)에 의해서 고전압 (VPP) 레벨과 외부 전원 전압 (EVC) 레벨을 가지는 제 1 비트 라인 등화 신호 (PEQ1) 및 제 2 비트 라인 등화 신호 (PEQ2)가 각각 생성된다. 이와 동시에, 도 7A 및 도 7B의 래치 활성화 등화 신호 발생기들 (160a) 및 (160b)에 의해서 고전압 (VPP) 레벨과 외부 전원 전압 (EVC) 레벨을 가지는 제 1 래치 활성화 등화 신호 (PLAEQ1) 및 제 2 래치 활성화 등화 신호 (PLAEQ2)가 각각 생성된다. 그 결과, 비트 라인들 (BL) 및 (BLB)과 감지 증폭 노드들 (ND1) 및 (ND2)은 대응하는 등화 회로들 (150a), (150b), (160a) 그리고 (160b)에 의해서 동일한 프리챠지 전압 (VBL) 레벨 (즉, 1/2IVC)로 등화된다. 도 8에 도시된 바와 같이, 전원 전압 (IVC) 레벨을 가지는 관련 기술에 따른 비트 라인 등화 전압 (PEQ)에 의한 비트 라인 등화 속도는 고전압 (VPP) 레벨을 가지는 제 1 비트 라인 등화 신호 (PEQ1) 및 외부 전원 전압 (EVC) 레벨을 가지는 제 2 비트 라인 등화 신호 (PEQ2)에 의한 그것보다 느리다. 즉, 본 발명의 비트 라인 등화 동작이 관련 기술의 그것보다 빠르게 수행됨을 알 수 있다. 도면에는 도시되지 않았지만, 감지 증폭 노드들에 대한 등화 동작 역시 관련 기술에 따른 그것보다 빠르게 수행됨은 자명하다.
상기한 바와 같이, 상기 제 1 및 제 2 비트 라인 등화 신호들 (PEQ1) 및 (PEQ2)는 비트 라인 감지 동작 동안에 "로우" 레벨 즉, 접지 전압 레벨로 유지되고, 비트 라인 등화 동작이 수행되는 동안에, 상기 제 1 및 제 2 비트 라인 등화 신호들 (PEQ1) 및 (PEQ2)는 고전압 (VPP) 및 외부 전원 전압 (EVC) 레벨들로 각각 유지된다. 그러한 전압들이 사용될 때, 도 5에 도시된 비트 라인 등화 회로 (122)의 상기 NMOS 트랜지스터들 (M19), (M20), 그리고 (M21)는 비트 라인 등화 동작 동안에 충분히 턴 온 된다. 그리고, 비트 라인 등화 회로의 상기 트랜지스터들 (M19), (M20) 그리고 (M21)이 분리된 프리챠지 및 등화 스킴에 따라 동작되도록 함으로써 그것에 의한 비트 라인 등화 동작이 빠르게 수행될 수 있다. 또한, 감지 증폭기에 대한 등화 동작 역시 빠르게 수행될 수 있다. 결과적으로, 낮은 전원 전압을 사용하는 DRAM 장치의 행 프리챠지 시간 (tRP)이 도 8에 도시된 바와 같이 단축됨으로써 낮은 전원 전압 하에서 고속으로 동작하는 저 전력 DRAM의 구현이 가능하다. 게다가, 본 발명에 따른 분리된 프리챠지 및 등화 제어 스킴을 이용하여 DRAM 장치가 집적될 때, 본 발명의 레이 아웃 면적은 관련 기술의 그것에 비해서 증가되지 않는다.

Claims (13)

  1. 데이터를 저장하는 복수 개의 메모리 셀들을 가지는 어레이와;
    상기 어레이에 연결되는 적어도 하나의 비트 라인 쌍과;
    데이터 쓰기/읽기 동작이 수행되기 전후에 상기 비트 라인 쌍의 등화 동작을 알리는 제 1 및 제 2 비트 라인 등화 신호들을 발생하는 비트 라인 등화 신호 발생기와;
    상기 데이터 쓰기/읽기 동작이 수행되기 전후에 상기 제 1 및 제 2 비트 라인 등화 신호들에 응답해서 상기 비트 라인 쌍을 제 1 전압으로 프리챠지하는 비트 라인 등화 회로 및;
    상기 비트 라인 쌍 사이의 전압차를 감지 증폭하는 감지 증폭기를 포함하고,
    상기 제 1 및 제 2 비트 라인 등화 신호들 각각은 동작 전압보다 높은 레벨의 제 2 및 제 3 전압들을 가지는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전압은 상기 동작 전압의 절반에 상응하는 레벨을 가지는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 전압은 외부 전원 전압이고, 상기 제 3 전압은 상기 외부 전원 전압보다 높은 전압 레벨을 가지는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 비트 라인 등화 신호는 상기 제 2 비트 라인 등화 신호와 동일한 위상을 가지는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 비트 라인 등화 신호의 위상은 상기 제 2 비트 라인 등화 신호의 위상에 앞서거나 뒤지는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 비트 라인 등화 회로는,
    상기 비트 라인 쌍 사이에 직렬로 연결되고, 상기 제 2 전압을 받아들이는 게이트 단자들을 가지는 제 1 및 제 2 NMOS 트랜지스터들 및;
    상기 제 1 및 제 2 NMOS 트랜지스터들이 접속되는 노드에는 상기 제 1 전압이 공급되며;
    상기 비트 라인 쌍 사이에 연결되고, 상기 제 3 전압을 받아들이는 게이트 단자를 가지는 제 3 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 전압은 외부 전원 전압이고, 상기 제 3 전압은 상기 외부 전원 전압보다 높은 전압 레벨을 가지는 반도체 메모리 장치.
  8. 데이터를 저장하는 복수 개의 메모리 셀들을 가지는 어레이와;
    상기 어레이에 연결되는 적어도 하나의 비트 라인 쌍과;
    데이터 쓰기/읽기 동작이 수행되기 전후에 상기 비트 라인 쌍의 등화 동작을 알리는 제 1 및 제 2 비트 라인 등화 신호들을 발생하는 비트 라인 등화 신호 발생기와;
    상기 데이터 쓰기/읽기 동작이 수행되기 전후에 상기 제 1 및 제 2 비트 라인 등화 신호들에 응답해서 상기 비트 라인 쌍을 제 1 전압으로 프리챠지하는 비트 라인 등화 회로와;
    상기 비트 라인 쌍 사이의 전압차를 감지 증폭하는 감지 증폭기와;
    상기 감지 증폭기의 프리챠지 동작을 알리는 제 1 및 제 2 래치 활성화 등화 신호들을 발생하는 래치 활성화 등화 신호 발생기 및;
    상기 제 1 및 제 2 래치 활성화 등화 신호들에 응답해서 상기 감지 증폭기의 감지 증폭 노드들을 프리챠지하는 감지 증폭기 등화 회로를 부가적으로 포함하고,
    상기 제 1 및 제 2 비트 라인 등화 신호들 그리고 상기 제 1 및 제 2 래치 활성화 등화 신호들 각각은 동작 전압보다 높은 레벨의 제 2 및 제 3 전압들을 가지는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 전압은 상기 동작 전압의 절반에 상응하는 레벨을 가지는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 전압은 외부 전원 전압이고, 상기 제 3 전압은 상기 외부 전원 전압보다 높은 전압 레벨을 가지는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 감지 증폭기 등화 회로는,
    상기 감지 증폭기의 감지 증폭 노드들 사이에 직렬로 연결되고, 상기 제 2 전압을 받아들이는 게이트 단자들을 가지는 제 1 및 제 2 NMOS 트랜지스터들 및;
    상기 제 1 및 제 2 NMOS 트랜지스터들이 접속되는 노드에는, 상기 제 1 전압이 공급되며;
    상기 감지 증폭 노드들 사이에 연결되고, 상기 제 3 전압을 받아들이는 게이트 단자를 가지는 제 3 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 제 1 래치 활성화 등화 신호는 상기 제 2 래치 활성화 등화 신호와 동일한 위상을 가지는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 제 1 래치 활성화 등화 신호의 위상은 상기 제 2 래치 활성화 등화 신호의 위상에 앞서거나 뒤지는 반도체 메모리 장치.
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