JP3967693B2 - 半導体メモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、低電圧駆動タイプセンスアンプに関し、特に、ダイナミックRAM(以下、DRAM)に使用される。
【0002】
【従来の技術】
図11は、一般的なDRAMのメモリセルアレイ部のレイアウトの概略を示している。図12は、メモリセルアレイ部の回路例を示している。
【0003】
メモリセルアレイ11は、マトリクス状に配置された複数のメモリセルから構成される。メモリセルアレイ11上には、ロウ方向に延びる複数のワード線WLとカラム方向に延びる複数のビット線BLとが配置される。複数のビット線BLは、通常、図12に示すように、2本のビット線BLt,BLcからなるビット線対を構成している。
【0004】
センスアンプS/Aは、メモリセルアレイ11に対して、データの読み/書きを行うために、ビット線対BLt,BLcに接続される。本例では、センスアンプS/Aは、フリップフロップ接続された2つのインバータ回路P1,N1,P2,N2から構成される。センスアンプS/Aの電源ノードPN1には、例えば、電位VBLHを電源ノードPN1に供給するためのPチャネルMOSトランジスタP3が接続される。センスアンプS/Aの電源ノードPN2には、例えば、接地電位VSSを電源ノードPN2に供給するためのNチャネルMOSトランジスタN3が接続される。
【0005】
センスアンプS/Aは、制御信号SEP,SENにより制御され、かつ、制御信号SEPが“L”、制御信号SENが“H”のときに、活性化される。
【0006】
センスアンプイコライザSAEは、センスアンプS/Aの2つの電源ノードPN1,PN2の電位をイコライズする機能を有し、NチャネルMOSトランジスタN4,N5,N6から構成される。NチャネルMOSトランジスタN4は、2つの電源ノードPN1,PN2を短絡する機能を有し、NチャネルMOSトランジスタN5,N6は、2つの電源ノードPN1,PN2にプリチャージ電位VBLを供給する機能を有する。
【0007】
センスアンプイコライザSAEは、制御信号SAEQLにより制御され、かつ、制御信号SAEQLが“H”のときに、2つの電源ノードPN1,PN2をプリチャージ電位VBLにイコライズする。
【0008】
ビット線イコライザBLEは、ビット線対BLt,BLcの電位をイコライズする機能を有し、NチャネルMOSトランジスタN7,N8,N9から構成される。NチャネルMOSトランジスタN7は、ビット線対BLt,BLcを短絡する機能を有し、NチャネルMOSトランジスタN8,N9は、ビット線対BLt,BLcにプリチャージ電位VBLを供給する機能を有する。
【0009】
ビット線イコライザBLEは、制御信号EQLにより制御され、かつ、制御信号EQLが“H”のときに、ビット線対BLt,BLcをプリチャージ電位VBLにイコライズする。
【0010】
なお、メモリセルアレイ部の構成などについては、例えば、特許文献1〜4に記載されている。
【0011】
次に、図13の波形図を参照しながら、読み出し動作時における図12のメモリセルアレイ部の動作について説明する。
【0012】
まず、制御信号EQL,SAEQLの“H”によって、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2が、それぞれ、プリチャージ電位VBLにイコライズされる。
【0013】
この後、制御信号EQL,SAEQLが“L”となり、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2のイコライズが、それぞれ解除される。ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2は、プリチャージ電位VBLで、かつ、フローティング状態となる。
【0014】
選択されたワード線WLの電位が立ち上がると、ビット線対BLt,BLcの間には、選択されたワード線WLに繋がるメモリセルのデータに応じた電位差が発生する。ビット線対BLt,BLcに十分な電位差が生じたところで、センスアンプS/Aを活性化する。
【0015】
即ち、制御信号SEPを“L”にし、制御信号SENを“H”にすると、電源ノードPN1(SAP)が“H”、電源ノードPN2(bSAN)が“L”になり、センスアンプS/Aが活性化される。その結果、ビット線対BLt,BLcの間の電位差が増幅される。
【0016】
この後、選択されたワード線WLの電位を立ち下げ、メモリセルに対するアクセスを断ち切る。また、制御信号SEPを“H”にし、制御信号SENを“L”にし、センスアンプS/Aを非活性化する。さらに、制御信号EQL,SAEQLを“H”にして、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2に対するイコライズを実行する。
【0017】
【特許文献1】
特開平5−291535号公報
【0018】
【特許文献2】
特開2000−215676号公報
【0019】
【特許文献3】
米国特許第6,181,618号明細書
【0020】
【特許文献4】
米国特許第6,285,613号明細書
【0021】
【発明が解決しようとする課題】
図12に示すように、ビット線イコライザBLE及びセンスアンプイコライザSAEは、共に、NチャネルMOSトランジスタのみから構成される。この場合、MOSトランジスタの閾値電圧に依存してイコライズ動作が遅くなる可能性がある。そこで、これを防ぐため、図13に示すように、通常、イコライザBLE,SAEを制御する制御信号EQL,SAEQLの“H”レベルには、ビット線対BLt,BLcに与える“H”レベル、即ち、VBLHよりも高い電源電位VCCを用いている。
【0022】
また、図11及び図12に示すように、ビット線イコライザBLEは、通常、センスアンプS/Aに隣接し、かつ、センスアンプS/Aごと(ビット線対BLt,BLcごと)に設けられるが、センスアンプイコライザSAEは、複数のセンスアンプS/Aに対して1個だけ設けられる。このため、センスアンプイコライザSAEは、複数のセンスアンプS/Aおきに設けられた専用領域内に配置される。
【0023】
図14は、チップ内におけるセンスアンプS/A及びイコライザBLE,SAEのレイアウトの例を示している。
【0024】
上述したように、イコライザBLE,SAEにかかる電源電圧VCCは、センスアンプS/Aにかかる電圧VBLHよりも大きくなっている。このため、イコライザBLE,SAEを構成するMOSトランジスタのゲート酸化膜は、この電圧VCCに耐えられる程度の十分な厚さを有していなければならない。一方、センスアンプS/Aには、電圧VBLHがかかるため、センスアンプS/Aを構成するMOSトランジスタのゲート酸化膜は、この電圧VBLHに耐えられる程度の厚さを有していれば足りる。
【0025】
しかし、従来では、VCCとVBLHとの電位差が小さいことなどの理由から、センスアンプS/A、ビット線イコライザBLE及びセンスアンプイコライザSAEを構成する全てのMOSトランジスタのゲート酸化膜は、電源電圧VCCに耐えられる程度の厚さを持つように、一律の厚さで形成されていた。また、このように、センスアンプS/Aを構成するMOSトランジスタのゲート酸化膜が厚くても、センスアンプS/Aに関しては、十分な駆動力を確保することができたため、特に、問題は生じなかった。
【0026】
ところで、近年では、LSIの微細化、低消費電力化に伴って、電源電圧VCCは、低下する傾向にあるが、DRAMの場合、ワード線に与える電圧は、メモリセルの動作に密接に関係するため、低下させることができない。つまり、DRAMでは、ワード線に与える電圧を生成する元となる電源電圧VCCを低下させることができない。結局、DRAMのメモリセルアレイ部においては、ビット線対BLt,BLcに与えるVBLHの値のみが低下する。
【0027】
その結果、VBLHとVCCとの電位差が広がることになり、センスアンプS/Aを、ゲート酸化膜が厚いVCCタイプMOSトランジスタのみから構成すると、センスアンプS/Aの駆動力が問題となってきた。
【0028】
この問題を解決するには、センスアンプS/Aには、ゲート酸化膜の厚さがVBLHに対応した薄いものを用い、イコライザBLE,SAEには、ゲート酸化膜の厚さがVCCに対応した厚いものを用いればよい。
【0029】
図15は、1組のビット線対に接続されるセンスアンプS/Aとビット線イコライザBLEのレイアウトの例を示している。
【0030】
厚膜Tr領域とは、ゲート酸化膜が電源電圧VCCに耐え得るに十分な厚さを有するVCCタイプMOSトランジスタから構成される領域のことである。薄膜Tr領域とは、ゲート酸化膜が電圧VBLH(<VCC)に耐え得る十分な厚さを有するVBLHタイプMOSトランジスタから構成される領域のことである。VBLHタイプMOSトランジスタのゲート酸化膜は、VCCタイプMOSトランジスタのそれよりも薄くなっている。
【0031】
ビット線イコライザBLEは、厚膜Tr領域内に形成される。これに対し、センスアンプS/Aは、ビット線対BLt,BLcに“H”レベルの電位VBLHが与えられても、十分な駆動力を確保できるように、薄膜Tr領域内に形成される。
【0032】
このように、ゲート酸化膜の厚さが異なる複数のMOSトランジスタがメモリセルアレイ部に配置される場合、異なる厚さのゲート酸化膜を有するMOSトランジスタの間、即ち、厚膜Tr領域と薄膜Tr領域との間には、これらMOSトランジスタを安全に製造するための分離領域が必要になる。この分離領域は、メモリセルアレイ部のMOSトランジスタが全て同じ厚さのゲート酸化膜から構成される場合には、存在しなかった領域である。
【0033】
図16は、センスアンプイコライザSAEのレイアウトの例を示している。
【0034】
センスアンプイコライザSAEは、厚膜Tr領域A内に形成される。この時、センスアンプS/Aが配置される薄膜Tr領域Bと、センスアンプイコライザSAEが配置される厚膜Tr領域Aとは、互いに隣接することになる。このため、これら領域の間には、ゲート酸化膜の厚さが異なる複数のMOSトランジスタを安全に製造するための分離領域が必要になる。
【0035】
つまり、従来においては、ビット線イコライザBLEとセンスアンプS/Aとを分離するために、カラム方向に一定幅を有する分離領域が必要になると共に、センスアンプイコライザSAEとセンスアンプS/Aとを分離するために、ロウ方向に一定幅を有する分離領域が必要になる。
【0036】
このように、ビット線対BLt,BLcの“H”レベル(VBLH)の低下に依存して、センスアンプS/AをVBLHタイプMOSトランジスタから構成すると、メモリセルアレイ部内の分離領域が大きくなり、メモリセルアレイ部のレイアウトサイズが増大するという問題がある。
【0037】
なお、メモリセルアレイ部のレイアウトサイズの増大を抑えるために、例えば、図17に示すように、センスアンプイコライザSAEをVBLHタイプMOSトランジスタのみから構成する例がある。
【0038】
この場合、センスアンプイコライザSAEを構成する全てのトランジスタを薄膜Tr領域B内に配置することができるため、図16に示すようなロウ方向の分離領域が不要になる。しかし、この方式では、センスアンプイコライザSAEを構成するトランジスタのサイズが小さくなるために、イコライズに要する時間が増大する問題がある。
【0039】
本発明の目的は、センスアンプを構成するトランジスタのゲート酸化膜の厚さとビット線イコライザを構成するトランジスタのそれとが異なっている場合においても、メモリセルアレイ部のレイアウトサイズの増大がなく、かつ、センスアンプイコライザの駆動力の低下も抑えることができる半導体メモリを提案することにある。
【0040】
【課題を解決するための手段】
本発明の例に関わる半導体メモリは、メモリセルを有するメモリセルアレイと、前記メモリセルアレイに対して、データの読み/書きを行うためのセンスアンプと、前記メモリセルと前記センスアンプとを接続するためのビット線対と、前記ビット線対の電位をイコライズするためのビット線イコライザと、前記センスアンプの2つの電源ノードの電位をイコライズするためのセンスアンプイコライザとを備え、前記センスアンプイコライザは、薄いゲート酸化膜を有し、前記2つの電源ノードを短絡する第1MOSトランジスタと、前記第1MOSトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有し、前記2つの電源ノードにプリチャージ電位を与える第2MOSトランジスタとから構成される。
【0041】
【発明の実施の形態】
以下、図面を参照しながら、本発明の例に関わる半導体メモリについて詳細に説明する。
【0042】
1. 概要
近年、例えば、DRAMにおいては、LSIの動作電圧の低下により、センスアンプを構成するMOSトランジスタのゲート酸化膜の厚さは、ビット線イコライザを構成するMOSトランジスタのそれよりも薄くなっている。この場合、センスアンプイコライザを、同一の厚さのゲート酸化膜を有するMOSトランジスタのみから構成すると、上述したように、デザインルールの制約により、メモリセルアレイ部のレイアウトサイズの増大や、イコライズ速度の低下などを引き起こす。
【0043】
つまり、センスアンプイコライザを、ビット線イコライザと共に、厚膜Tr領域内に形成すると、分離領域の増大により、メモリセルアレイ部のレイアウトサイズが増大する。一方、センスアンプイコライザを、センスアンプと共に、薄膜Tr領域内に形成し、ロウ方向の分離領域をなくすと、センスアンプイコライザを形成する領域が狭くなり、トランジスタサイズが縮小され、結果として、イコライズ速度の低下を引き起こす。
【0044】
そこで、本発明では、センスアンプイコライザを、ゲート酸化膜の厚さが異なる複数のMOSトランジスタ、具体的には、厚膜Tr領域内に形成されるMOSトランジスタと薄膜Tr領域内に形成されるMOSトランジスタとから構成することにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決する。
【0045】
2. 第1実施の形態
まず、本発明の第1実施の形態に関わる半導体メモリについて説明する。
【0046】
図1は、本発明の第1実施の形態に関わる半導体メモリのメモリセルアレイ部のレイアウトを示している。図2は、図1の等価回路を示している。図3は、図2の記号の意味を示している。
【0047】
本実施の形態の特徴は、センスアンプイコライザSAEが、ゲート酸化膜の厚さが異なる2種類のMOSトランジスタ、具体的には、厚膜Tr領域A内に形成されるVCCタイプMOSトランジスタと、薄膜Tr領域B内に形成されるVBLHタイプMOSトランジスタとから構成される点にある。
【0048】
これは、ビット線イコライザBLEが、厚膜Tr領域A内に形成されるVCCタイプMOSトランジスタから構成され、センスアンプS/Aが、薄膜Tr領域B内に形成されるVBLHタイプMOSトランジスタから構成されることに対応させたものである。
【0049】
これにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決する。
【0050】
以下、図1乃至図3を参照しながら、具体的に、メモリセルアレイ部のレイアウトについて説明する。
【0051】
センスアンプS/Aは、メモリセルアレイ11に対して、データの読み/書きを行うために、ビット線対BLt,BLcに接続される。センスアンプS/Aは、フリップフロップ接続された2つのインバータ回路P1,N1,P2,N2から構成される。センスアンプS/Aの電源ノードPN1には、例えば、電位VBLHを電源ノードPN1に供給するためのPチャネルMOSトランジスタP3が接続される。センスアンプS/Aの電源ノードPN2には、例えば、接地電位VSSを電源ノードPN2に供給するためのNチャネルMOSトランジスタN3が接続される。
【0052】
センスアンプS/Aは、制御信号SEP,SENにより制御され、かつ、制御信号SEPが“L”、制御信号SENが“H”のときに、活性化される。センスアンプS/Aは、VBLHにより動作するため、VBLHタイプMOSトランジスタのみから構成され、薄膜Tr領域B内に形成される。
【0053】
ビット線イコライザBLEは、ビット線対BLt,BLcの電位をイコライズする機能を有し、NチャネルMOSトランジスタN7,N8,N9から構成される。NチャネルMOSトランジスタN7は、ビット線対BLt,BLcを短絡する機能を有し、NチャネルMOSトランジスタN8,N9は、ビット線対BLt,BLcにプリチャージ電位VBLを供給する機能を有する。
【0054】
ビット線イコライザBLEは、制御信号EQLにより制御され、かつ、制御信号EQLが“H”のときに、ビット線対BLt,BLcをプリチャージ電位VBLにイコライズする。制御信号EQLの“H”レベルは、電源電位VCCであり、その“L”レベルは、接地電位VSSであるため、ビット線イコライザBLEは、VCCタイプMOSトランジスタのみから構成され、厚膜Tr領域A内に形成される。
【0055】
センスアンプイコライザSAEは、センスアンプS/Aの2つの電源ノードPN1,PN2の電位をイコライズする機能を有し、NチャネルMOSトランジスタN44,N55,N66から構成される。NチャネルMOSトランジスタN44は、2つの電源ノードPN1,PN2を短絡する機能を有し、NチャネルMOSトランジスタN55,N66は、2つの電源ノードPN1,PN2にプリチャージ電位VBLを供給する機能を有する。
【0056】
センスアンプイコライザSAEは、制御信号SAEQLにより制御され、かつ、制御信号SAEQLが“H”のときに、2つの電源ノードPN1,PN2をプリチャージ電位VBLにイコライズする。
【0057】
センスアンプイコライザSAEは、VBLHタイプMOSトランジスタ及びVCCタイプMOSトランジスタから構成される。
【0058】
即ち、VBLHタイプMOSトランジスタであるMOSトランジスタN44は、薄膜Tr領域B内に形成され、例えば、センスアンプS/Aに隣接して配置される。VCCタイプMOSトランジスタであるMOSトランジスタN55,N66は、厚膜Tr領域A内に形成され、例えば、ビット線イコライザBLEに隣接して配置される。
【0059】
MOSトランジスタN44は、VBLHタイプMOSトランジスタであるため、制御信号SAEQLの“H”レベルには、VBLH、その“L”レベルには、VSSを用いる。
【0060】
次に、図4の波形図を参照しながら、読み出し動作時における図1乃至図3のメモリセルアレイ部の動作について説明する。
【0061】
まず、制御信号EQL,SAEQLの“H”によって、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2が、それぞれ、プリチャージ電位VBLにイコライズされる。ここで、制御信号EQLの“H”レベルは、VCC、制御信号SAEQLの“H”レベルは、VBLH(<VCC)となっている。
【0062】
この後、制御信号EQL,SAEQLが“L”となり、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2のイコライズが、それぞれ解除される。ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2は、プリチャージ電位VBLで、かつ、フローティング状態となる。
【0063】
選択されたワード線WLの電位が立ち上がると、ビット線対BLt,BLcの間には、選択されたワード線WLに繋がるメモリセルのデータに応じた電位差が発生する。ビット線対BLt,BLcに十分な電位差が生じたところで、センスアンプS/Aを活性化する。
【0064】
即ち、制御信号SEPを“L”にし、制御信号SENを“H”にすると、電源ノードPN1(SAP)が、VBLH、即ち、“H”、電源ノードPN2(bSAN)が、VSS(0V)、即ち、“L”になり、センスアンプS/Aが活性化される。その結果、ビット線対BLt,BLcの間の電位差が増幅される。
【0065】
この後、選択されたワード線WLの電位を立ち下げ、メモリセルに対するアクセスを断ち切る。また、制御信号SEPを“H”にし、制御信号SENを“L”にし、センスアンプS/Aを非活性化する。さらに、制御信号EQL,SAEQLを“H”にして、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2に対するイコライズを実行する。
【0066】
このように、本発明の第1実施の形態では、センスアンプイコライザを、ゲート酸化膜の厚さが異なる複数のMOSトランジスタから構成することにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決できる。
【0067】
3. 第2実施の形態
次に、本発明の第2実施の形態に関わる半導体メモリについて説明する。
【0068】
図5は、本発明の第2実施の形態に関わる半導体メモリのメモリセルアレイ部のレイアウトを示している。図6は、図5のメモリセルアレイ部の等価回路を示している。なお、図3のトランジスタ記号は、図6においても、そのまま当てはまる。
【0069】
第1実施の形態(図1乃至図3)では、センスアンプイコライザSAEを、ゲート酸化膜の厚さが互いに異なるVBLHタイプMOSトランジスタN44とVCCタイプMOSトランジスタN55,N66とから構成する。その一方で、制御信号SAEQLとしては、VBLH系の2値データ(VBLH,VSS)のみを用いる。
【0070】
しかし、この場合、厚いゲート酸化膜を有するVCCタイプMOSトランジスタN55,N66についても、VBLH系の2値データ(VBLH,VSS)により制御されることになる。つまり、2値データの“H”レベルの電位の値が小さいために、センスアンプイコライザSAE内のVCCタイプMOSトランジスタN55,N66の駆動力が十分ではなくなる。
【0071】
そこで、第2実施の形態では、この問題を解決する技術を提案する。即ち、第2実施の形態では、センスアンプイコライザSAEを制御する制御信号(イコライズ信号)を、それを構成するMOSトランジスタの種類に合わせて、2種類(SAEQL,SAEQLC)用意する。
【0072】
即ち、制御信号SAEQLは、VBLHタイプMOSトランジスタN44を制御するもので、“H”レベルは、VBLH、“L”レベルは、VSSとなる。また、制御信号SAEQLCは、VCCタイプMOSトランジスタN55,N66を制御するもので、“H”レベルは、VCC、“L”レベルは、VSSとなる。
【0073】
これにより、センスアンプイコライザSAEを、ゲート酸化膜の厚さが異なる複数種類のMOSトランジスタから構成しても、その駆動力を十分に確保することができる。
【0074】
なお、第2実施の形態におけるメモリセルアレイ部のレイアウト及び回路構成は、第1実施の形態におけるそれと同じであるため、ここでは、その説明については省略する。
【0075】
図7の波形図を参照しながら、読み出し動作時における図5及び図6のメモリセルアレイ部の動作について説明する。
【0076】
まず、制御信号EQL,SAEQL,SAEQLCの“H”によって、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2が、それぞれ、プリチャージ電位VBLにイコライズされる。ここで、制御信号EQL,SAEQLCの“H”レベルは、VCC、制御信号SAEQLの“H”レベルは、VBLH(<VCC)となっている。
【0077】
この後、制御信号EQL,SAEQL,SAEQLCが“L”となり、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2のイコライズが、それぞれ解除される。ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2は、プリチャージ電位VBLで、かつ、フローティング状態となる。
【0078】
選択されたワード線WLの電位が立ち上がると、ビット線対BLt,BLcの間には、選択されたワード線WLに繋がるメモリセルのデータに応じた電位差が発生する。ビット線対BLt,BLcに十分な電位差が生じたところで、センスアンプS/Aを活性化する。
【0079】
即ち、制御信号SEPを“L”にし、制御信号SENを“H”にすると、電源ノードPN1(SAP)が、VBLH、即ち、“H”、電源ノードPN2(bSAN)が、VSS(0V)、即ち、“L”になり、センスアンプS/Aが活性化される。その結果、ビット線対BLt,BLcの間の電位差が増幅される。
【0080】
この後、選択されたワード線WLの電位を立ち下げ、メモリセルに対するアクセスを断ち切る。また、制御信号SEPを“H”にし、制御信号SENを“L”にし、センスアンプS/Aを非活性化する。さらに、制御信号EQL,SAEQL,SAEQLCを“H”にして、ビット線対BLt,BLc及びセンスアンプS/Aの電源ノードPN1,PN2に対するイコライズを実行する。
【0081】
このように、本発明の第2実施の形態では、センスアンプイコライザを、ゲート酸化膜の厚さが異なる複数のMOSトランジスタから構成することにより、メモリセルアレイ部のレイアウトサイズの増大の問題と、センスアンプに対するイコライズ速度の低下の問題とを同時に解決できる。しかも、センスアンプイコライザについては、それを構成するMOSトランジスタの種類に合わせて、複数の制御信号を用いているため、駆動力が低下することもない。
【0082】
4. 第3実施の形態
図8及び図9は、本発明の第3実施の形態に関わる半導体メモリの制御信号発生回路を示している。
【0083】
第3実施の形態は、第2実施の形態に関わる半導体メモリを前提とする。この半導体メモリでは、センスアンプイコライザSAEは、2種類の制御信号SAEQL,SAEQLCにより制御される。
【0084】
ところで、制御信号SAEQLの“H”レベルと制御信号SAEQLCの“H”レベルとの電位差が大きくなると、それらに揺らぎが生じた場合に、電位変化のタイミング(“L”→“H”,“H”→“L”)が大きくずれる。そこで、レベルシフタを用いて、このタイミングを制御する。
【0085】
このように、レベルシフタにより、制御信号SAEQL,SAEQLCの変化タイミングを制御することにより、VBLHのレベルやVCCのレベルが揺らいだときにも、2つの制御信号SAEQL,SAEQLCの間のスキューを低減できる。
【0086】
5. デバイス構造
図10は、第1乃至第3実施の形態におけるメモリセルアレイ部のデバイス構造の概略を示している。
【0087】
本例では、メモリセルは、トレンチキャパシタタイプとなっているが、当然に、他のタイプのメモリセル、例えば、スタックキャパシタタイプであってもよい。同図に示すように、厚膜Tr領域A内に形成される高電圧タイプNチャネルMOSトランジスタのゲート酸化膜10Aは、薄膜Tr領域B内に形成される低電圧タイプNチャネルMOSトランジスタや低電圧タイプPチャネルMOSトランジスタのゲート酸化膜10Bよりも厚くなっている。
【0088】
なお、この発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上記実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【0089】
【発明の効果】
以上、説明したように、本発明によれば、センスアンプを構成するトランジスタのゲート酸化膜の厚さとビット線イコライザを構成するトランジスタのそれとが異なっている場合においても、メモリセルアレイ部のレイアウトサイズの増大がなく、かつ、センスアンプイコライザの駆動力の低下も抑えることができる。
【図面の簡単な説明】
【図1】第1実施の形態に関わるメモリセルアレイ部のレイアウトを示す図。
【図2】図1の等価回路を示す図。
【図3】図2の記号の意味を示す図。
【図4】第1実施の形態に関わるメモリセルアレイ部の動作を示す波形図。
【図5】第2実施の形態に関わるメモリセルアレイ部のレイアウトを示す図。
【図6】図5の等価回路を示す図。
【図7】第2実施の形態に関わるメモリセルアレイ部の動作を示す波形図。
【図8】第3実施の形態に関わる制御信号発生回路の例を示す図。
【図9】第3実施の形態に関わる制御信号発生回路の例を示す図。
【図10】各実施の形態に関わるメモリセルアレイ部のデバイス構造の例を示す図。
【図11】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図12】従来のメモリセルアレイ部の等価回路を示す図。
【図13】従来のメモリセルアレイ部の動作を示す波形図。
【図14】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図15】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図16】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【図17】従来のメモリセルアレイ部のレイアウトの概要を示す図。
【符号の説明】
10A,10B: ゲート酸化膜、 11: メモリセルアレイ、 11−1: p型シリコン基板、 11−2: セルnウェル領域、 11−3: セルpウェル領域、 11−4: nウェル領域、 11−5: pウェル領域、 MC: メモリセル、 S/A: センスアンプ、 BLE: ビット線イコライザ、 SAE: センスアンプイコライザ、 P1〜P3: PチャネルMOSトランジスタ、 N1〜N9: NチャネルMOSトランジスタ。
Claims (9)
- メモリセルを有するメモリセルアレイと、前記メモリセルアレイに対して、データの読み/書きを行うためのセンスアンプと、前記メモリセルと前記センスアンプとを接続するためのビット線対と、前記ビット線対の電位をイコライズするためのビット線イコライザと、前記センスアンプの2つの電源ノードの電位をイコライズするためのセンスアンプイコライザとを具備し、
前記センスアンプイコライザは、
薄いゲート酸化膜を有し、前記2つの電源ノードを短絡する第1MOSトランジスタと、前記第1MOSトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有し、前記2つの電源ノードにプリチャージ電位を与える第2MOSトランジスタとから構成される
ことを特徴とする半導体メモリ。 - 前記センスアンプイコライザを構成する前記第1MOSトランジスタと前記第2MOSトランジスタとは、論理振幅が異なる複数の制御信号により制御されることを特徴とする請求項1に記載の半導体メモリ。
- 前記複数の制御信号は、1つの入力信号に基づいて生成されることを特徴とする請求項2に記載の半導体メモリ。
- 前記複数の制御信号のうちの少なくとも1つは、複数のレベルシフタにより生成されることを特徴とする請求項3に記載の半導体メモリ。
- 前記第1MOSトランジスタは、前記センスアンプの形成領域に隣接して配置され、前記第2MOSトランジスタは、前記ビット線イコライザの形成領域に隣接して配置されることを特徴とする請求項1に記載の半導体メモリ。
- 前記第1MOSトランジスタと前記第2MOSトランジスタとの間、及び、前記センスアンプの形成領域と前記ビット線イコライザの形成領域との間には、それぞれ、分離領域が配置されることを特徴とする請求項5に記載の半導体メモリ。
- 前記センスアンプは、前記第1MOSトランジスタと同じ厚さのゲート酸化膜を有するMOSトランジスタから構成され、前記ビット線イコライザは、前記第2MOSトランジスタと同じ厚さのゲート酸化膜を有するMOSトランジスタから構成されることを特徴とする請求項6に記載の半導体メモリ。
- マトリクス状に配置された複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイに対して、データの読み/書きを行うための複数のセンスアンプと、前記複数のメモリセルと前記複数のセンスアンプとを接続するための複数のビット線対と、前記複数のビット線対の電位をイコライズするための複数のビット線イコライザと、前記複数のセンスアンプのうちの少なくとも1つについて、2つの電源ノードの電位をイコライズするためのセンスアンプイコライザとを具備し、
前記センスアンプイコライザは、
薄いゲート酸化膜を有し、前記2つの電源ノードを短絡する第1MOSトランジスタと、前記第1MOSトランジスタのゲート酸化膜よりも厚いゲート酸化膜を有し、前記2つの電源ノードにプリチャージ電位を与える第2MOSトランジスタとから構成される
ことを特徴とする半導体メモリ。 - 前記センスアンプイコライザの形成領域は、前記複数のセンスアンプの形成領域の間に配置されることを特徴とする請求項8に記載の半導体メモリ。
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