JP2006186445A - フリップフロップ回路 - Google Patents

Abstract

【課題】消費電流の増大を抑制しながら、回路規模の増大を抑制することが可能なフリップフロップ回路を提供する。
【解決手段】このフリップフロップ回路は、インバータ回路６およびインバータ回路７と、インバータ回路６の出力ノードの電位と、インバータ回路７の出力ノードの電位とをイコライズするｎチャネルトランジスタ４とを含むディレイラッチ回路２ａを備えている。そして、ディレイラッチ回路２ａには、インバータ回路６の出力ノードの電位とインバータ回路７の出力ノードの電位とを固定状態にする際に供給する電位と、インバータ回路６の出力ノードとインバータ回路７の出力ノードとをフローティング状態にする際に供給する電位とに切替可能な電源電圧ＶＳＰＭおよびＶＳＮＭをそれぞれ供給する電源線が接続されている。
【選択図】図１

Description

本発明は、フリップフロップ回路に関し、特に、ラッチ回路を含むフリップフロップ回路に関する。

従来、種々のラッチ回路を含むフリップフロップ回路が知られている（たとえば、特許文献１参照）。

図１１には、上記特許文献１に開示されたフリップフロップ回路と同様の構成を有する従来の一例によるフリップフロップ回路１０１が示されている。この従来の一例によるフリップフロップ回路１０１は、図１１に示すように、２つのディレイラッチ回路１０２ａおよび１０２ｂと、１つのインバータ回路１０３とによって構成されている。また、１段目のディレイラッチ回路１０２ａは、ラッチ回路１０４と、トランスファゲートトランジスタ１０５とによって構成されている。ラッチ回路１０４は、２つのインバータ回路１０６および１０７と、トランスファゲートトランジスタ１０８とによって構成されている。

また、インバータ回路１０６の出力端子は、インバータ回路１０７の入力端子に接続されているとともに、インバータ回路１０７の出力端子は、インバータ回路１０６の入力端子に接続されている。なお、インバータ回路１０６の出力端子と、インバータ回路１０７の入力端子とは、ｐチャネルトランジスタ１０８ａおよびｎチャネルトランジスタ１０８ｂからなるトランスファゲートトランジスタ１０８を介して接続されている。このトランスファゲートトランジスタ１０８のｎチャネルトランジスタ１０８ｂのゲートには、クロック信号ＣＬＫが入力されるとともに、ｐチャネルトランジスタ１０８ａのゲートには、インバータ回路１０３によりクロック信号ＣＬＫが反転された反転クロック信号／ＣＬＫが入力される。また、インバータ回路１０７の入力端子と、トランスファゲートトランジスタ１０８との間のノードＮ１０１には、ｐチャネルトランジスタ１０５ａおよびｎチャネルトランジスタ１０５ｂからなるトランスファゲートトランジスタ１０５のソース／ドレイン領域の一方が接続されている。また、トランスファゲートトランジスタ１０５のソース／ドレイン領域の他方には、ノードＤから所定の電位が入力されるように構成されている。また、トランスファゲートトランジスタ１０５のｐチャネルトランジスタ１０５ａのゲートには、クロック信号ＣＬＫが入力されるとともに、ｎチャネルトランジスタ１０５ｂのゲートには、インバータ回路１０３によりクロック信号ＣＬＫが反転された反転クロック信号／ＣＬＫが入力される。

また、２段目のディレイラッチ回路１０２ｂは、上記の１段目のディレイラッチ回路１０２ａと同様の構成を有している。ただし、２段目のディレイラッチ回路１０２ｂのトランスファゲートトランジスタ１０５のソース／ドレイン領域の一方は、１段目のディレイラッチ回路１０２ａのインバータ回路１０６の入力端子とインバータ回路１０７の出力端子との間のノードＮ１０２に接続されている。これにより、１段目のディレイラッチ回路１０２ａのノードＮ１０２から出力された電位が２段目のディレイラッチ回路１０２ｂのトランスファゲートトランジスタ１０５を介してノードＮ１０３に入力されるように構成されている。

次に、図１１に示した従来の一例によるフリップフロップ回路１０１において、ノードＤから入力されるＶｄｄの電位を１段目のディレイラッチ回路１０２ａのノードＮ１０１に取り込む際の動作について説明する。なお、ノードＤからＶｄｄの電位を取り込む前の状態では、ノードＮ１０１の電位は、インバータ回路１０６の出力電位によりＶｓｓに保持されているものとする。この場合の動作では、まず、クロック信号ＣＬＫをＶｓｓの電位に立ち下げる。これにより、クロック信号ＣＬＫおよび反転クロック信号／ＣＬＫがそれぞれゲートに入力されるトランスファゲートトランジスタ１０５のｐチャネルトランジスタ１０５ａおよびｎチャネルトランジスタ１０５ｂは、共に、オン状態になる。これにより、ノードＤの電位Ｖｄｄがトランスファゲートトランジスタ１０５を介してノードＮ１０１に入力される。なお、この際、クロック信号ＣＬＫおよび反転クロック信号／ＣＬＫがそれぞれゲートに入力されるトランスファゲートトランジスタ１０８のｎチャネルトランジスタ１０８ｂおよびｐチャネルトランジスタ１０８ａは、共に、オフ状態になる。これにより、ノードＮ１０１にインバータ回路１０６の出力電位（Ｖｓｓ）が伝わらなくなるので、ノードＮ１０１の電位はＶｓｓに固定されなくなる。このため、ノードＤからノードＮ１０１に電位Ｖｄｄが入力される際に、ノードＤの電位ＶｄｄとノードＮ１０１の電位（インバータ回路１０６の出力電位）との衝突が抑制される。これにより、ノードＤのＶｄｄの電位と、ノードＮ１０１の電位との衝突に起因する消費電流の増大が抑制される。

特開平８−２７９２９８号公報

図１１に示した従来の一例によるフリップフロップ回路１０１では、ノードＤの電位とインバータ回路１０６の出力電位（ノードＮ１０１の電位）との衝突に起因する消費電流の増大を抑制するため、ノードＤの電位をノードＮ１０１に取り込む際に、インバータ回路１０６の出力電位がノードＮ１０１に伝わるのを抑制するｐチャネルトランジスタ１０８ａおよびｎチャネルトランジスタ１０８ｂからなるトランスファゲートトランジスタ１０８を設けている。これにより、従来の一例によるフリップフロップ回路１０１では、トランスファゲートトランジスタ１０８の分、回路規模が増大するという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流の増大を抑制しながら、回路規模の増大を抑制することが可能なフリップフロップ回路を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面におけるフリップフロップ回路は、第１インバータ回路および第２インバータ回路と、第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とをイコライズする第１イコライザ回路とを含む第１ラッチ回路を備えている。そして、第１ラッチ回路には、第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とを固定状態にする際に供給する第１電位と、第１インバータ回路の出力ノードと第２インバータ回路の出力ノードとをフローティング状態にする際に供給する第２電位とに供給電位を切替可能な第１電源線が接続されている。

この一の局面によるフリップフロップ回路では、上記のように、第１ラッチ回路に、第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とを固定状態にする第１電位と、第１インバータ回路の出力ノードと第２インバータ回路の出力ノードとをフローティング状態にする第２電位とに切替可能な第１電源線を接続することによって、第１ラッチ回路の第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに所定の電位を入力する場合に、第１ラッチ回路に第２電位（たとえば、Ｖｓｓ）を供給すれば、トランジスタのゲート−ソース間電圧Ｖｇｓにより、第１ラッチ回路を構成するトランジスタがすべてオフ状態になり、第１ラッチ回路が不活性な状態になるので、第１ラッチ回路を構成する第１インバータ回路および第２インバータ回路の出力ノードを共にフローティング状態にすることができる。これにより、上記の所定の電位と、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位とが衝突するのを抑制することができる。このため、第１ラッチ回路へ入力する所定の電位と、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位とが衝突することに起因する消費電流の増大を抑制することができるので、フリップフロップ回路における消費電流の増大を抑制することができる。また、上記のように構成することによって、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに所定の電位を入力する場合に、第１ラッチ回路に第２電位を供給すれば、第１ラッチ回路を構成する第１インバータ回路および第２インバータ回路の出力ノードを共にフローティング状態にすることができるので、所定の入力電位と、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位とが衝突するのを抑制することができる。これにより、上記の所定の入力電位が入力されるノードに第１インバータ回路および第２インバータ回路のいずれか一方の出力電位が伝わるのを抑制するためのトランジスタを設ける必要がない。このため、フリップフロップ回路において、消費電流の増大を抑制しながら、回路規模の増大を抑制することができる。

また、第１インバータ回路の出力ノードの電位と、第２インバータ回路の出力ノードの電位とをイコライズする第１イコライザ回路を設けることによって、たとえば、第１イコライザ回路により第１インバータ回路の出力ノードの電位と、第２インバータ回路の出力ノードの電位とをＶｄｄとＶｓｓの中間電位の１／２Ｖｄｄにイコライズすれば、その後、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードにＶｄｄまたはＶｓｓの電位が入力された場合に、その入力電位と、第１インバータ回路および第２インバータ回路の他方の出力ノードの電位とが同じ電位になるのを抑制することができる。これにより、第１ラッチ回路において、ＶｄｄまたはＶｓｓの電位が入力された第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位が、他方の出力ノードの電位よりも高いか低いかを判別する場合にも、その判別が困難になるという不都合が生じるのを抑制することができる。

上記一の局面によるフリップフロップ回路において、好ましくは、第１電源線は、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに所定の電位が入力される際、第２電位に保持される。このように構成すれば、容易に、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに所定の電位が入力される際、トランジスタのゲート−ソース間電圧Ｖｇｓにより、第１ラッチ回路を構成するトランジスタがすべてオフ状態になり、第１ラッチ回路が不活性な状態になるので、第１ラッチ回路の所定の電位が入力されるインバータ回路の出力ノードをフローティング状態にすることができる。これにより、容易に、所定の入力電位と、その電位が入力される第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位とが衝突するのを抑制することができる。

上記一の局面によるフリップフロップ回路において、好ましくは、第１イコライザ回路は、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに所定の電位が入力されるのに先立って、第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とをイコライズする。このように構成すれば、たとえば、第１インバータ回路の出力ノードに所定の電位が入力されるのに先立って、第１イコライザ回路により第１インバータ回路の出力ノードの電位と、第２インバータ回路の出力ノードの電位とを１／２Ｖｄｄにイコライズすれば、容易に、第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードにＶｄｄまたはＶｓｓのどちらの電位を入力した場合にも、その入力電位と、第１インバータ回路および第２インバータ回路の他方の出力ノードの電位とが同じ電位になるのを抑制することができる。

上記一の局面によるフリップフロップ回路において、好ましくは、第１ラッチ回路の第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに接続される出力ノードを有する第３インバータ回路と、第４インバータ回路と、第３インバータ回路の出力ノードの電位と第４インバータ回路の出力ノードの電位とをイコライズする第２イコライザ回路とを含む第２ラッチ回路をさらに備え、第２ラッチ回路には、第３インバータ回路の出力ノードの電位と第４インバータ回路の出力ノードの電位とを固定状態にする際に供給する第１電位と、第３インバータ回路の出力ノードと第４インバータ回路の出力ノードとをフローティング状態にする際に供給する第２電位とに供給電位を切替可能な第２電源線が接続されている。このように構成すれば、第１ラッチ回路に第１電位（たとえば、Ｖｄｄ）を供給するとともに、第２ラッチ回路に第２電位（たとえば、Ｖｓｓ）を供給する場合、トランジスタのゲート−ソース間電圧Ｖｇｓにより、第１ラッチ回路を構成するトランジスタの一部がオン状態になり、第１ラッチ回路が活性な状態になるとともに、第２ラッチ回路を構成するトランジスタが全てオフ状態になり、第２ラッチ回路が不活性な状態になる。これにより、第１ラッチ回路を構成する第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とが固定状態になるとともに、第２ラッチ回路を構成する第３インバータ回路の出力ノードの電位と第４インバータ回路の出力ノードの電位とがフローティング状態になる。そして、この後、第２イコライザ回路により第２ラッチ回路の第３インバータ回路の出力ノードの電位と第４インバータ回路の出力ノードの電位とを１／２Ｖｄｄにイコライズすれば、第２ラッチ回路において、第３インバータ回路の出力ノードと第４インバータ回路の出力ノードとを共に１／２Ｖｄｄの電位でフローティング状態にすることができる。これにより、固定された第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位を、フローティング状態の第３インバータ回路の出力ノードに入力すれば、容易に、電位が衝突することなく、第１ラッチ回路の第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードの電位を第２ラッチ回路に転送することができる。そして、この後、第２ラッチ回路に供給する電位を第１電位に切り替えれば、第１ラッチ回路から転送された電位を第４インバータ回路の出力ノードの１／２Ｖｄｄの電位よりも高いか低いかを判別して固定することができる。

また、第２ラッチ回路に第１電位（たとえば、Ｖｄｄ）を供給するとともに、第１ラッチ回路に第２電位（たとえば、Ｖｓｓ）を供給すれば、トランジスタのゲート−ソース間電圧Ｖｇｓにより、第２ラッチ回路を構成するトランジスタの一部がオン状態になり、第２ラッチ回路が活性な状態になるとともに、第１ラッチ回路を構成するトランジスタがすべてオフ状態になり、第１ラッチ回路が不活性な状態になる。これにより、第２ラッチ回路を構成する第３インバータ回路の出力ノードの電位と第４インバータ回路の出力ノードの電位とが固定状態になるとともに、第１ラッチ回路を構成する第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とがフローティング状態になる。そして、この後、第１イコライザ回路により第１ラッチ回路の第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とを１／２Ｖｄｄにイコライズすれば、第１ラッチ回路において、第１インバータ回路の出力ノードと第２インバータ回路の出力ノードとを共に１／２Ｖｄｄの電位でフローティング状態にすることができる。これにより、固定された第３インバータ回路の出力ノードの電位を、フローティング状態の第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに入力すれば、容易に、電位が衝突することなく、第２ラッチ回路の第３インバータ回路の出力ノードの電位を第１ラッチ回路に転送することができる。そして、この後、第１ラッチ回路に供給する電位を第１電位に切り替えれば、第２ラッチ回路から転送された電位を、その電位が入力された第１インバータ回路または第２インバータ回路の出力ノードの他方の出力ノードの１／２Ｖｄｄの電位よりも高いか低いかを判別して固定することができる。上記のようにフリップフロップ回路を構成することによって、第１ラッチ回路から第２ラッチ回路への転送方向と、第２ラッチ回路から第１ラッチ回路への転送方向との双方向に電位を転送することができるので、上記の構成のフリップフロップ回路を直列に複数接続すれば、双方向にタイミングをシフトさせながら電位を順次転送することが可能な双方向シフトレジスタ回路を形成することができる。

上記一の局面によるフリップフロップ回路において、好ましくは、フリップフロップ回路は、複数直列に接続されており、シフトレジスタ回路に適用されている。このように構成すれば、一般に消費電流および回路規模の増大を抑制することが可能なフリップフロップ回路によって、シフトレジスタ回路を構成することができるので、容易に、シフトレジスタ回路の消費電流および回路規模が増大するのを抑制することができる。また、フリップフロップ回路が上記の第１ラッチ回路に加えて第２ラッチ回路も含む構成を有する場合には、フリップフロップ回路のみを複数直列に接続することによって、双方向シフトレジスタ回路を形成することができるので、電位の転送方向を切り替えるための切替回路を別途設けることなく、双方向のシフトレジスタ回路を形成することができる。これにより、回路規模が増大するのを抑制しながら、双方向シフトレジスタ回路を形成することができる。

この場合において、好ましくは、シフトレジスタ回路に適用されたフリップフロップ回路の第１ラッチ回路は、第１インバータ回路の出力ノードの電位と、第２インバータ回路の出力ノードの電位との高低を判別して、その電位差を増幅するセンスアンプとしての機能を有しており、シフトレジスタ回路は、メモリに適用されている。このように構成すれば、メモリのメモリセルに記憶されたデータの読み出し時に、読み出されたデータに対応する電位を第１ラッチ回路の第１インバータ回路および第２インバータ回路のいずれか一方の出力ノードに入力するとともに、参照電位を他方の出力ノードに入力すれば、第１ラッチ回路によりメモリセルに記憶されたデータを判別して、そのデータに対応する電位と参照電位との電位差を増幅することができる。これにより、フリップフロップ回路を含むシフトレジスタ回路を適用したメモリにおいて、シフトレジスタ回路のフリップフロップ回路の第１ラッチ回路をセンスアンプとしても機能させることができるので、第１ラッチ回路とセンスアンプとを共用することができる。このため、フリップフロップ回路を含むシフトレジスタ回路を適用したメモリにおいて、回路規模を縮小することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の構成を示した回路図である。まず、図１を参照して、第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の回路構成について説明する。

この第１実施形態によるシフトレジスタ回路は、図１に示すように、直列に接続された複数段のフリップフロップ回路１によって構成されている。また、複数段のフリップフロップ回路１は、それぞれ、２段のディレイラッチ回路２ａおよび２ｂによって構成されている。なお、このディレイラッチ回路２ａおよび２ｂは、それぞれ、本発明の「第１ラッチ回路」および「第２ラッチ回路」の一例である。１段目のディレイラッチ回路２ａは、ノードＤから所定の入力信号が入力されるとともに、その所定の入力信号を一定期間ラッチした後、２段目のディレイラッチ回路２ｂへ所定の入力信号の電位が反転された信号を出力するように構成されている。また、２段目のディレイラッチ回路２ｂは、１段目のディレイラッチ回路２ａからの出力信号が入力されるとともに、その出力信号を一定期間ラッチした後、次段のフリップフロップ回路１にその出力信号の電位が反転された信号を出力するように構成されている。また、１段目のディレイラッチ回路２ａは、ラッチ回路３と、ｎチャネルトランジスタ４と、トランスファゲートトランジスタ５とによって構成されている。なお、ｎチャネルトランジスタ４は、本発明の「第１イコライザ回路」の一例である。

また、ラッチ回路３は、クロスカップル接続された２つのインバータ回路６および７によって構成されている。なお、このインバータ回路６および７は、それぞれ、本発明の「第１インバータ回路」および「第２インバータ回路」の一例である。また、インバータ回路６は、ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ６ｂによって構成されているとともに、インバータ回路７は、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ７ｂによって構成されている。また、インバータ回路６の出力ノードＮ１には、もう一方のインバータ回路７の入力端子（ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ７ｂのゲート）が接続されている。また、インバータ回路７の出力ノードＮ２には、もう一方のインバータ回路６の入力端子（ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ６ｂのゲート）が接続されている。

ここで、第１実施形態では、１段目のディレイラッチ回路２ａのラッチ回路３には、電位Ｖｄｄと電位Ｖｓｓとに切り替わる電源電圧ＶＳＰＭおよびＶＳＮＭをそれぞれ供給する２つの電源線が接続されている。電源電圧ＶＳＰＭは、一方のインバータ回路６のｐチャネルトランジスタ６ａのソース領域と、もう一方のインバータ回路７のｐチャネルトランジスタ７ａのソース領域とに入力されている。また、電源電圧ＶＳＮＭは、一方のインバータ回路６のｎチャネルトランジスタ６ｂのソース領域と、もう一方のインバータ回路７のｎチャネルトランジスタ７ｂのソース領域とに入力されている。そして、ラッチ回路３にＶｄｄの電源電圧ＶＳＰＭと、Ｖｓｓの電源電圧ＶＳＮＭとが入力された場合には、ラッチ回路３のｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂ、または、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂのいずれか一方において、トランジスタのゲート−ソース間電圧Ｖｇｓがしきい値電圧よりも大きくなることにより、ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂ、または、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂのいずれか一方がオン状態になるように構成されている。この場合には、ラッチ回路３が活性状態になることにより、インバータ回路６の出力ノードＮ１の電位と、インバータ回路７の出力ノードＮ２の電位とが固定されるように構成されている。また、ラッチ回路３は、Ｖｓｓの電源電圧ＶＳＰＭと、Ｖｄｄの電源電圧ＶＳＮＭとが入力された場合には、ラッチ回路３を構成する全てのトランジスタ（ｐチャネルトランジスタ６ａおよび７ａ、ｎチャネルトランジスタ６ｂおよび７ｂ）において、トランジスタのゲート−ソース間電圧Ｖｇｓがしきい値電圧よりも小さくなることにより、その全てのトランジスタがオフ状態になるように構成されている。この場合には、ラッチ回路３が不活性状態になることにより、インバータ回路６の出力ノードＮ１と、インバータ回路７の出力ノードＮ２とがフローティング状態になるように構成されている。

また、ｎチャネルトランジスタ４のソース／ドレイン領域の一方は、インバータ回路６の出力ノードＮ１に接続されているとともに、他方は、もう一方のインバータ回路７の出力ノードＮ２に接続されている。また、ｎチャネルトランジスタ４のゲートには、制御信号ＥＱＭが入力されている。この第１実施形態によるｎチャネルトランジスタ４は、制御信号ＥＱＭの電位がＶｄｄに上昇するのに応じてオンするとともに、このｎチャネルトランジスタ４を介して出力ノードＮ１の電位と出力ノードＮ２の電位とがイコライズされるように構成されている。

また、トランスファゲートトランジスタ５は、互いのソース／ドレイン領域がそれぞれ接続されたｐチャネルトランジスタ５ａおよびｎチャネルトランジスタ５ｂによって構成されている。このトランスファゲートトランジスタ５のソース／ドレイン領域の一方は、所定の入力信号が入力されるノードＤに接続されているとともに、他方は、ラッチ回路３のインバータ回路６の出力ノードＮ１に接続されている。また、トランスファゲートトランジスタ５のｎチャネルトランジスタ５ｂおよびｐチャネルトランジスタ５ａのゲートには、それぞれ、クロック信号ＣＬＫＭと、クロック信号ＣＬＫＭの反転信号である反転クロック信号／ＣＬＫＭとが入力されている。トランスファゲートトランジスタ５は、このクロック信号ＣＬＫＭおよび反転クロック信号／ＣＬＫＭに応じて、オン状態とオフ状態とに切り替わるように構成されている。

また、２段目のディレイラッチ回路２ｂは、ラッチ回路８と、ｎチャネルトランジスタ９と、トランスファゲートトランジスタ１０とによって構成されている。なお、ｎチャネルトランジスタ９は、本発明の「第２イコライザ回路」の一例である。また、ラッチ回路８は、クロスカップル接続された２つのインバータ回路１１および１２によって構成されている。なお、このインバータ回路１１および１２は、それぞれ、本発明の「第３インバータ回路」および「第４インバータ回路」の一例である。また、インバータ回路１１は、ｐチャネルトランジスタ１１ａおよびｎチャネルトランジスタ１１ｂによって構成されているとともに、インバータ回路１２は、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１２ｂによって構成されている。また、インバータ回路１１の出力ノードＮ３には、もう一方のインバータ回路１２の入力端子（ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１２ｂのゲート）が接続されている。また、インバータ回路１２の出力ノードＮ４には、もう一方のインバータ回路１１の入力端子（ｐチャネルトランジスタ１１ａおよびｎチャネルトランジスタ１１ｂのゲート）が接続されている。

ここで、第１実施形態では、２段目のディレイラッチ回路２ｂのラッチ回路８には、ＶｄｄとＶｓｓとに電位が切り替わる電源電圧ＶＳＰＳおよびＶＳＮＳをそれぞれ供給する２つの電源線が接続されている。また、電源電圧ＶＳＰＳおよびＶＳＮＳは、上記した１段目のディレイラッチ回路２ａのラッチ回路３に入力される電源電圧ＶＳＰＭおよびＶＳＮＭの電位がＶｄｄとＶｓｓとに切り替わるタイミングと異なるタイミングで切り替わるように構成されている。また、電源電圧ＶＳＰＳは、一方のインバータ回路１１のｐチャネルトランジスタ１１ａのソース領域と、もう一方のインバータ回路１２のｐチャネルトランジスタ１２ａのソース領域とに入力されている。また、電源電圧ＶＳＮＳは、一方のインバータ回路１１のｎチャネルトランジスタ１１ｂのソース領域と、もう一方のインバータ回路１２のｎチャネルトランジスタ１２ｂのソース領域とに入力されている。そして、ラッチ回路８は、Ｖｄｄの電源電圧ＶＳＰＳと、Ｖｓｓの電源電圧ＶＳＮＳとが入力された場合には、ラッチ回路８のｐチャネルトランジスタ１１ａおよびｎチャネルトランジスタ１２ｂ、または、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１１ｂのいずれか一方において、トランジスタのゲート−ソース間電圧Ｖｇｓがしきい値電圧よりも大きくなることにより、ｐチャネルトランジスタ１１ａおよびｎチャネルトランジスタ１２ｂ、または、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１１ｂのいずれか一方がオン状態になるように構成されている。この場合には、ラッチ回路８が活性状態になることにより、インバータ回路１１の出力ノードＮ３の電位と、インバータ回路１２の出力ノードＮ４の電位とが固定されるように構成されている。また、ラッチ回路８は、Ｖｓｓの電源電圧ＶＳＰＳと、Ｖｄｄの電源電圧ＶＳＮＳとが入力された場合には、ラッチ回路８を構成する全てのトランジスタ（ｐチャネルトランジスタ１１ａおよび１２ａ、ｎチャネルトランジスタ１１ｂおよび１２ｂ）において、トランジスタのゲート−ソース間電圧Ｖｇｓがしきい値電圧よりも小さくなることにより、その全てのトランジスタがオフ状態になるように構成されている。この場合には、ラッチ回路８が不活性状態になることにより、インバータ回路１１の出力ノードＮ３と、インバータ回路１２の出力ノードＮ４とがフローティング状態になるように構成されている。

また、ｎチャネルトランジスタ９のソース／ドレイン領域の一方は、インバータ回路１１の出力ノードＮ３に接続されているとともに、他方は、もう一方のインバータ回路１２の出力ノードＮ４に接続されている。また、ｎチャネルトランジスタ９のゲートには、制御信号ＥＱＳが入力されている。この第１実施形態によるｎチャネルトランジスタ９は、制御信号ＥＱＳの電位がＶｄｄに上昇するのに応じてオンするとともに、このｎチャネルトランジスタ９を介して出力ノードＮ３の電位と出力ノードＮ４の電位とがイコライズされるように構成されている。

また、トランスファゲートトランジスタ１０は、互いのソース／ドレイン領域がそれぞれ接続されたｐチャネルトランジスタ１０ａおよびｎチャネルトランジスタ１０ｂによって構成されている。このトランスファゲートトランジスタ１０のソース／ドレイン領域の一方は、１段目のディレイラッチ回路２ａのインバータ回路７の出力ノードＮ２に接続されているとともに、他方は、ラッチ回路８のインバータ回路１１の出力ノードＮ３に接続されている。また、トランスファゲートトランジスタ１０のｎチャネルトランジスタ１０ｂおよびｐチャネルトランジスタ１０ａのゲートには、それぞれ、クロック信号ＣＬＫＳと、クロック信号ＣＬＫＳの反転信号である反転クロック信号／ＣＬＫＳとが入力されている。トランスファゲートトランジスタ１０は、このクロック信号ＣＬＫＳおよび反転クロック信号／ＣＬＫＳに応じて、オン状態とオフ状態とに切り替わるように構成されている。なお、クロック信号ＣＬＫＳおよび反転クロック信号／ＣＬＫＳは、上記した１段目のディレイラッチ回路２ａのトランスファゲートトランジスタ５のゲートに入力されるクロック信号ＣＬＫＭおよび／ＣＬＫＭと異なるタイミングで、電位がＶｄｄとＶｓｓとに切り替わるように構成されている。

また、２段目以降のフリップフロップ回路１は、上記の１段目のフリップフロップ回路１と同様に構成されている。ただし、２段目以降のフリップフロップ回路１では、上記のノードＤからの所定の入力信号の替わりに、前段のフリップフロップ回路１の２段目のディレイラッチ回路２ｂの出力ノードＮ４から出力された信号が入力されるように構成されている。

図２および図３は、本発明の第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の動作を説明するための電圧波形図である。次に、図１〜図３を参照して、第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の動作について説明する。

まず、図１中のノードＤに入力した所定の入力電位を、第１実施形態によるフリップフロップ回路１（図１参照）を用いたシフトレジスタ回路のノードＱ２側へ転送する場合の動作について説明する。この場合の動作では、図２に示すように、初期状態においてクロック信号ＣＬＫＭおよび反転クロック信号／ＣＬＫＭの電位がそれぞれＶｓｓおよびＶｄｄになっている。これにより、１段目のフリップフロップ回路１のディレイラッチ回路２ａにおいて、クロック信号ＣＬＫＭと反転クロック信号／ＣＬＫＭとがそれぞれのゲートに入力されているトランスファゲートトランジスタ５のｎチャネルトランジスタ５ｂおよびｐチャネルトランジスタ５ａは、オフ状態に保持されている。また、２段目のディレイラッチ回路２ｂのトランスファゲートトランジスタ１０のｎチャネルトランジスタ１０ｂのゲートにＶｓｓのクロック信号ＣＬＫＳが入力されるとともに、ｐチャネルトランジスタ１０ａのゲートにＶｄｄの反転クロック信号／ＣＬＫＳが入力されていることにより、トランスファゲートトランジスタ１０はオフ状態になっている。また、初期状態において、ノードＤの電位はＶｄｄになっている。また、ラッチ回路３の出力ノードＮ１およびＮ２のいずれか一方の電位はＶｄｄになっているとともに、他方の電位はＶｓｓになっている。

次に、第１実施形態では、ラッチ回路３に供給する電源電圧ＶＳＰＭの電位をＶｓｓに低下させるとともに、電源電圧ＶＳＮＭの電位をＶｄｄに上昇させる。これにより、トランジスタのゲート−ソース間電圧Ｖｇｓにより、ラッチ回路３を構成するトランジスタがすべてオフ状態になる。すなわち、初期状態において、出力ノードＮ１の電位がＶｄｄであり、出力ノードＮ２の電位がＶｓｓであった場合には、ラッチ回路３のｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂは、オフしている。そして、電源電圧ＶＳＰＭの電位をＶｓｓに低下させるとともに、電源電圧ＶＳＮＭの電位をＶｄｄに上昇させることにより、ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂのゲート−ソース間電圧Ｖｇｓがそれぞれのトランジスタのしきい値電圧よりも小さくなるので、ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂがオフする。これにより、ラッチ回路３を構成する全てのトランジスタがオフ状態になる。一方、初期状態において、出力ノードＮ１の電位がＶｓｓであり、出力ノードＮ２の電位がＶｄｄであった場合には、ラッチ回路３のｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂは、オフしている。そして、電源電圧ＶＳＰＭの電位をＶｓｓに低下させるとともに、電源電圧ＶＳＮＭの電位をＶｄｄに上昇させることにより、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂのゲート−ソース間電圧Ｖｇｓがそれぞれのトランジスタのしきい値電圧よりも小さくなるので、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂがオフする。これにより、ラッチ回路３を構成する全てのトランジスタがオフ状態になる。

上記のように、ラッチ回路３を構成する全てのトランジスタがオフ状態になることにより、ラッチ回路３が不活性状態になるとともに、ラッチ回路３を構成するインバータ回路６の出力ノードＮ１と、インバータ回路７の出力ノードＮ２とは、共に、フローティング状態になる。この後、イコライザ回路としてのｎチャネルトランジスタ４のゲートに入力する制御信号ＥＱＭの電位をＶｄｄに上昇させる。これにより、ｎチャネルトランジスタ４がオンするので、インバータ回路６の出力ノードＮ１の電位と、インバータ回路７の出力ノードＮ２の電位とがｎチャネルトランジスタ４を介してイコライズされる。すなわち、出力ノードＮ１およびＮ２のいずれか一方の電位がＶｄｄであり、他方の電位がＶｓｓであったので、出力ノードＮ１およびＮ２の電位は、共に、ＶｄｄとＶｓｓとの中間電位である１／２Ｖｄｄにイコライズされる。この後、制御信号ＥＱＭの電位をＶｓｓに低下させる。これにより、ｎチャネルトランジスタ４はオフ状態になる。

次に、クロック信号ＣＬＫＭの電位がＶｄｄに上昇するとともに、反転クロック信号／ＣＬＫＭの電位がＶｓｓに低下するのに伴って、１段目のディレイラッチ回路２ａのトランスファゲートトランジスタ５がオンする。これにより、トランスファゲートトランジスタ５を介して、ノードＤのＶｄｄの電位がラッチ回路３のインバータ回路６のフローティング状態に保持されていた出力ノードＮ１に入力される。このため、出力ノードＮ１の電位は、１／２ＶｄｄからＶｄｄに上昇する。そして、この状態で、ラッチ回路３に供給する電源電圧ＶＳＰＭの電位をＶｄｄに上昇させるとともに、電源電圧ＶＳＮＭの電位をＶｓｓに低下させる。これにより、ラッチ回路３は、活性化されるとともにセンスアンプとして機能する。すなわち、ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂのゲート−ソース間電圧Ｖｇｓがそれぞれのトランジスタのしきい値電圧よりも小さくなることにより、ｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂが共にオン状態になり、ラッチ回路３は活性化される。このとき、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂは、共にオフ状態に保持される。これにより、ｐチャネルトランジスタ６ａを介してＶｄｄの電源電圧ＶＳＰＭが供給されることにより、出力ノードＮ１の電位がＶｄｄに保持されるとともに、ｎチャネルトランジスタ７ｂを介してＶｓｓの電源電圧ＶＳＮＭが供給されることにより、出力ノードＮ２の電位が１／２ＶｄｄからＶｓｓに低下される。このため、出力ノードＮ１と出力ノードＮ２との電位差が増幅される。

そして、トランスファゲートトランジスタ５のｎチャネルトランジスタ５ｂのゲートに入力されるクロック信号ＣＬＫＭの電位がＶｓｓに低下するとともに、ｐチャネルトランジスタ５ａのゲートに入力される反転クロック信号／ＣＬＫＭの電位がＶｄｄに上昇する。これにより、トランスファゲートトランジスタ５がオフ状態になるので、インバータ回路６の出力ノードＮ１の電位（Ｖｄｄ）と、インバータ回路７の出力ノードＮ２の電位（Ｖｓｓ）とが保持される。なお、上記の動作の期間、２段目のディレイラッチ回路２ｂに入力されるクロック信号ＣＬＫＳ、電源電圧ＶＳＮＳおよび制御信号ＥＱＳの電位は、Ｖｓｓに保持されるとともに、反転クロック信号／ＣＬＫＳおよび電源電圧ＶＳＰＳの電位は、Ｖｄｄに保持されている。

次に、第１実施形態では、２段目のディレイラッチ回路２ｂにおいて、ラッチ回路８に供給する電源電圧ＶＳＰＳの電位をＶｓｓに低下させるとともに、電源電圧ＶＳＮＳの電位をＶｄｄに上昇させる。これにより、上記した１段目のディレイラッチ回路２ａのラッチ回路３の場合と同様に、トランジスタのゲート−ソース間電圧Ｖｇｓによりラッチ回路８を構成する全てのトランジスタがオフ状態になり、ラッチ回路８が不活性な状態になる。このため、ラッチ回路８を構成するインバータ回路１１の出力ノードＮ３と、インバータ回路１２の出力ノードＮ４とは、共に、フローティング状態になる。この後、イコライザ回路としてのｎチャネルトランジスタ９のゲートに入力する制御信号ＥＱＳの電位をＶｄｄに上昇させる。これにより、ｎチャネルトランジスタ９がオンするので、インバータ回路１１の出力ノードＮ３の電位と、インバータ回路１２の出力ノードＮ４の電位とがｎチャネルトランジスタ９を介してイコライズされる。このため、出力ノードＮ３および出力ノードＮ４の電位は、共に、１／２Ｖｄｄになる。この後、制御信号ＥＱＳの電位をＶｓｓに低下させる。これにより、ｎチャネルトランジスタ９はオフ状態になる。

次に、クロック信号ＣＬＫＳの電位がＶｄｄに上昇するとともに、反転クロック信号／ＣＬＫＳの電位がＶｓｓに低下するのに伴って、２段目のディレイラッチ回路２ｂのトランスファゲートトランジスタ１０がオンする。これにより、トランスファゲートトランジスタ１０を介して、１段目のディレイラッチ回路２ａのインバータ回路７の出力ノードＮ２に保持されたＶｓｓの電位が、ラッチ回路８のフローティング状態に保持されていた出力ノードＮ３に入力される。このため、出力ノードＮ３の電位は、１／２ＶｄｄからＶｓｓに低下する。そして、この状態で、ラッチ回路８に供給する電源電圧ＶＳＰＳの電位をＶｄｄに上昇させるとともに、電源電圧ＶＳＮＳの電位をＶｓｓに低下させる。これにより、ラッチ回路８は、活性化されるとともにセンスアンプとして機能する。このため、ラッチ回路８のインバータ回路１１の出力ノードＮ３の電位がＶｓｓに保持されるとともに、インバータ回路１２の出力ノードＮ４の電位が１／２ＶｄｄからＶｄｄに上昇されることによって、出力ノードＮ３と出力ノードＮ４との電位差が増幅される。

そして、トランスファゲートトランジスタ１０のｎチャネルトランジスタ１０ｂのゲートに入力されるクロック信号ＣＬＫＳの電位がＶｓｓに低下するとともに、ｐチャネルトランジスタ１０ａのゲートに入力される反転クロック信号／ＣＬＫＳの電位がＶｄｄに上昇する。これにより、トランスファゲートトランジスタ１０がオフ状態になるので、インバータ回路１１の出力ノードＮ３の電位（Ｖｓｓ）と、インバータ回路１２の出力ノードＮ４の電位（Ｖｄｄ）とが保持される。なお、上記の動作の期間、２段目のフリップフロップ回路１の１段目のディレイラッチ回路２ａに入力されるクロック信号ＣＬＫＭ、活性化信号ＶＳＮＭおよび制御信号ＥＱＭの電位は、Ｖｓｓに保持されるとともに、反転クロック信号／ＣＬＫＭおよび活性化信号ＶＳＰＭの電位は、Ｖｄｄに保持されている。この後、クロック信号ＣＬＫＭの電位がＶｄｄに上昇するとともに、反転クロック信号／ＣＬＫＭの電位がＶｓｓに低下することにより、２段目のフリップフロップ回路１の１段目のディレイラッチ回路２ａのトランスファゲートトランジスタ５がオン状態になる。これにより、１段目のフリップフロップ回路１の出力ノードＮ４に保持されたＶｄｄの電位が、トランスファゲートトランジスタ５を介して、２段目のフリップフロップ回路１の１段目のディレイラッチ回路２ａのノードＱ１に入力される。

上記と同様の動作が各段のフリップフロップ回路１で行われることにより、クロック信号ＣＬＫＭおよびＣＬＫＳの電位がＶｄｄに交互に立ち上がるのに応じて、ノードＤに入力された所定の電位がノードＱ２（図１参照）側へタイミングがシフトしながら順次転送される。

次に、ノードＱ１の電位をノードＤ側へ転送する場合の動作について説明する。すなわち、上記のノードＤからノードＱ２方向へ電位を転送する場合の逆方向へ電位を転送する動作について説明する。この場合、図３に示すように、クロック信号ＣＬＫＭおよび反転クロック信号／ＣＬＫＭの電位は、それぞれ、ＶｓｓおよびＶｄｄになっている。これにより、２段目のフリップフロップ回路１（図１参照）のディレイラッチ回路２ａのトランスファゲートトランジスタ５は、オフ状態になっている。また、クロック信号ＣＬＫＳおよび反転クロック信号／ＣＬＫＳの電位は、それぞれ、ＶｓｓおよびＶｄｄになっている。これにより、１段目のフリップフロップ回路１のトランスファゲートトランジスタ１０は、オフ状態になっている。また、ノードＱ１の電位はＶｄｄになっている。また、ラッチ回路８において、出力ノードＮ３およびＮ４のいずれか一方の電位はＶｄｄであり、他方の電位はＶｓｓになっている。

次に、第１実施形態では、ラッチ回路８に供給する電源電圧ＶＳＰＳの電位をＶｓｓに低下させるとともに、電源電圧ＶＳＮＳの電位をＶｄｄに上昇させる。これにより、ラッチ回路８を構成するインバータ回路１１の出力ノードＮ３と、インバータ回路１２の出力ノードＮ４とは、共に、フローティング状態になる。この後、イコライザ回路としてのｎチャネルトランジスタ９のゲートに入力する制御信号ＥＱＳの電位をＶｄｄに上昇させる。これにより、ｎチャネルトランジスタ９がオンするので、インバータ回路１１の出力ノードＮ３の電位（ＶｄｄまたはＶｓｓ）と、インバータ回路１２の出力ノードＮ４の電位（ＶｓｓまたはＶｄｄ）とがｎチャネルトランジスタ９を介して１／２Ｖｄｄにイコライズされる。この後、制御信号ＥＱＳの電位をＶｓｓに低下させる。これにより、ｎチャネルトランジスタ９はオフ状態になる。

次に、クロック信号ＣＬＫＭの電位がＶｄｄに上昇するとともに、反転クロック信号／ＣＬＫＭの電位がＶｓｓに低下するのに伴って、２段目のフリップフロップ回路１のトランスファゲートトランジスタ５がオンする。これにより、このトランスファゲートトランジスタ５を介して、ノードＱ１のＶｄｄの電位がラッチ回路８のインバータ回路１２のフローティング状態の出力ノードＮ４に入力される。このため、出力ノードＮ４の電位は、１／２ＶｄｄからＶｄｄに上昇する。そして、この状態で、ラッチ回路８に供給する電源電圧ＶＳＰＳの電位をＶｄｄに上昇させるとともに、電源電圧ＶＳＮＳの電位をＶｓｓに低下させる。これにより、ラッチ回路８は、活性化されるとともにセンスアンプとして機能する。このため、インバータ回路１２の出力ノードＮ４の電位がＶｄｄに保持されるとともに、インバータ回路１１の出力ノードＮ３の電位が１／２ＶｄｄからＶｓｓに低下されることによって、出力ノードＮ３と出力ノードＮ４との電位差が増幅される。

そして、クロック信号ＣＬＫＭの電位がＶｓｓに低下するとともに、反転クロック信号／ＣＬＫＭの電位がＶｄｄに上昇する。これにより、２段目のフリップフロップ回路１のトランスファゲートトランジスタ５がオフ状態になるので、インバータ回路１２の出力ノードＮ４の電位（Ｖｄｄ）と、インバータ回路１１の出力ノードＮ３の電位（Ｖｓｓ）とが保持される。なお、上記の動作の期間、クロック信号ＣＬＫＳおよび反転クロック信号／ＣＬＫＳの電位は、それぞれ、ＶｓｓおよびＶｄｄに保持されている。これにより、１段目のフリップフロップ回路１のトランスファゲートトランジスタ１０は、オフ状態に保持されている。また、上記の動作の期間、電源電圧ＶＳＮＭおよび制御信号ＥＱＭの電位は、Ｖｓｓに保持されるとともに、電源電圧ＶＳＰＭの電位は、Ｖｄｄに保持されている。また、１段目のフリップフロップ回路１のラッチ回路３において、出力ノードＮ１およびＮ２の一方の電位はＶｄｄに保持されるとともに、他方の電位はＶｓｓに保持されている。

次に、第１実施形態では、１段目のフリップフロップ回路１のラッチ回路３に供給する電源電圧ＶＳＰＭの電位をＶｓｓに低下させるとともに、電源電圧ＶＳＮＭの電位をＶｄｄに上昇させる。これにより、ラッチ回路３を構成するインバータ回路６の出力ノードＮ１と、インバータ回路７の出力ノードＮ２とは、共に、フローティング状態になる。この後、イコライザ回路としてのｎチャネルトランジスタ４のゲートに入力する制御信号ＥＱＭの電位をＶｄｄに上昇させる。これにより、ｎチャネルトランジスタ４がオンするので、インバータ回路６の出力ノードＮ１の電位（ＶｄｄまたはＶｓｓ）と、インバータ回路７の出力ノードＮ２の電位（ＶｓｓまたはＶｄｄ）とがｎチャネルトランジスタ４を介して１／２Ｖｄｄにイコライズされる。この後、制御信号ＥＱＭの電位をＶｓｓに低下させる。これにより、ｎチャネルトランジスタ４はオフ状態になる。

次に、クロック信号ＣＬＫＳの電位がＶｄｄに上昇するとともに、反転クロック信号／ＣＬＫＳの電位がＶｓｓに低下するのに伴って、トランスファゲートトランジスタ１０がオンする。これにより、トランスファゲートトランジスタ１０を介して、ラッチ回路８のインバータ回路１１の出力ノードＮ３に保持されたＶｓｓの電位が、ラッチ回路３のフローティング状態の出力ノードＮ２に入力される。このため、出力ノードＮ２の電位は、１／２ＶｄｄからＶｓｓに低下する。そして、この状態で、ラッチ回路３に供給する電源電圧ＶＳＰＭの電位をＶｄｄに上昇させるとともに、電源電圧ＶＳＮＭの電位をＶｓｓに低下させる。これにより、ラッチ回路３は、活性化されるとともにセンスアンプとして機能する。このため、ラッチ回路３のインバータ回路７の出力ノードＮ２の電位がＶｓｓに保持されるとともに、インバータ回路６の出力ノードＮ１の電位が１／２ＶｄｄからＶｄｄに上昇されることによって、出力ノードＮ１と出力ノードＮ２との電位差が増幅される。

そして、クロック信号ＣＬＫＳの電位がＶｓｓに低下するとともに、反転クロック信号／ＣＬＫＳの電位がＶｄｄに上昇する。これにより、トランスファゲートトランジスタ１０がオフ状態になるので、インバータ回路６の出力ノードＮ１の電位（Ｖｄｄ）と、インバータ回路７の出力ノードＮ２の電位（Ｖｓｓ）とが保持される。なお、上記のラッチ回路８の出力ノードＮ３の電位がラッチ回路３に取り込まれる動作の期間、クロック信号ＣＬＫＭおよび反転クロック信号／ＣＬＫＭの電位は、それぞれ、ＶｓｓおよびＶｄｄに保持されている。これにより、１段目のフリップフロップ回路１のトランスファゲートトランジスタ５は、オフ状態に保持されている。

この後、クロック信号ＣＬＫＭの電位がＶｄｄに上昇するとともに、反転クロック信号／ＣＬＫＭの電位がＶｓｓに低下することにより、１段目のフリップフロップ回路１のトランスファゲートトランジスタ５がオン状態になる。これにより、ラッチ回路７の出力ノードＮ１に保持されたＶｄｄの電位が、トランスファゲートトランジスタ５を介してノードＤに入力される。上記のようにして、ノードＱ１の電位がノードＤへ転送される。なお、第１実施形態によるシフトレジスタ回路において、ノードＱ２からノードＤ側へ電位を転送する場合には、各段のフリップフロップ回路１において上記と同様の動作が行われる。

第１実施形態では、上記のように、ディレイラッチ回路２ａ（２ｂ）のラッチ回路３（８）に、ＶｄｄとＶｓｓとに切替可能な電源電圧ＶＳＰＭおよびＶＳＮＭ（ＶＳＰＳおよびＶＳＮＳ）を供給することによって、ラッチ回路３（８）のインバータ回路６（１１）の出力ノードＮ１（Ｎ３）に所定の電位を入力するのに先立って、ラッチ回路３（８）に供給する電源電圧ＶＳＰＭおよびＶＳＮＭ（ＶＳＰＳおよびＶＳＮＳ）の電位をそれぞれＶｓｓおよびＶｄｄにすれば、トランジスタのゲート−ソース間電圧Ｖｇｓにより、ラッチ回路３（８）を構成するトランジスタがすべてオフ状態になり、ラッチ回路３（８）が不活性な状態になるので、ラッチ回路３（８）を構成するインバータ回路６（１１）の出力ノードＮ１（Ｎ３）をフローティング状態にすることができる。これにより、所定の入力電位と、インバータ回路６（１１）の出力ノードＮ１（Ｎ３）の電位とが衝突するのを抑制することができる。このため、所定の入力電位と、インバータ回路６（１１）の出力ノードＮ１（Ｎ３）の電位とが衝突することに起因する消費電流の増大を抑制することができるので、フリップフロップ回路１における消費電流の増大を抑制することができる。

また、第１実施形態では、上記のように、ラッチ回路３（８）に供給する電源電圧ＶＳＰＭおよびＶＳＮＭ（ＶＳＰＳおよびＶＳＮＳ）の電位をそれぞれＶｓｓおよびＶｄｄにすることによって、ラッチ回路３（８）を構成するインバータ回路６（１１）の出力ノードＮ１（Ｎ３）をフローティング状態にすることができるので、所定の入力電位と、ラッチ回路３（８）のインバータ回路６（１１）の出力ノードＮ１（Ｎ３）の電位とが衝突するのを抑制することができる。これにより、その衝突を抑制するために所定の入力電位が入力されるノードにインバータ回路６（１１）の出力電位が伝わるのを抑制するためのトランジスタを設ける必要がない。このため、フリップフロップ回路１において、消費電流の増大を抑制しながら、回路規模の増大を抑制することができる。

また、第１実施形態では、イコライザ回路としてのｎチャネルトランジスタ４（９）によりインバータ回路６（１１）の出力ノードＮ１（Ｎ３）の電位と、インバータ回路７（１２）の出力ノードＮ２（Ｎ４）の電位とを１／２Ｖｄｄにイコライズすることによって、その後、インバータ回路６（１１）の出力ノードＮ１（Ｎ３）にＶｄｄ（Ｖｓｓ）の電位が入力された場合に、その入力電位Ｖｄｄ（Ｖｓｓ）と、インバータ回路７（１２）の出力ノードＮ２（Ｎ４）の電位（１／２Ｖｄｄ）とが同じ電位になるのを抑制することができる。これにより、ラッチ回路３（８）において、ＶｄｄまたはＶｓｓの電位が入力されたインバータ回路６（１１）の出力ノードＮ１（Ｎ３）の電位が、インバータ回路７（１２）の出力ノードＮ２（Ｎ４）の電位よりも高いか低いかを判別するのが困難になるという不都合が生じるのを抑制することができる。

また、第１実施形態では、１段目のディレイラッチ回路２ａにＶｄｄの電源電圧ＶＳＰＭおよびＶｓｓの電源電圧ＶＳＮＭを供給するとともに、２段目のディレイラッチ回路２ｂにＶｓｓの電源電圧ＶＳＰＳおよびＶｄｄの電源電圧ＶＳＮＳを供給することによって、トランジスタのゲート−ソース間電圧Ｖｇｓにより、１段目のディレイラッチ回路２ａのラッチ回路３を構成するｐチャネルトランジスタ６ａおよびｎチャネルトランジスタ７ｂ、または、ｐチャネルトランジスタ７ａおよびｎチャネルトランジスタ６ｂのいずれか一方がオン状態になり、ラッチ回路３が活性な状態になるとともに、２段目のディレイラッチ回路２ｂのラッチ回路８を構成するトランジスタがすべてオフ状態になり、ラッチ回路８が不活性な状態になる。これにより、１段目のディレイラッチ回路２ａにおいて、ラッチ回路３を構成するインバータ回路６および７の各々の出力ノードＮ１およびＮ２の電位を固定することができるとともに、２段目のディレイラッチ回路２ｂにおいて、ラッチ回路８を構成するインバータ回路１１および１２の各々の出力ノードＮ３およびＮ４をフローティング状態にすることができる。そして、この後、２段目のディレイラッチ回路２ｂのインバータ回路１１の出力ノードＮ３の電位と、インバータ回路１２の出力ノードＮ４の電位とをｎチャネルトランジスタ９を介して１／２Ｖｄｄにイコライズすることによって、インバータ回路１１の出力ノードＮ３とインバータ回路１２の出力ノードＮ４とを共に１／２Ｖｄｄの電位でフローティング状態にすることができる。そして、クロック信号ＣＬＫＳ（反転クロック信号／ＣＬＫＳ）に応じてトランスファゲートトランジスタ１０をオンさせることによって、１段目のディレイラッチ回路２ａのインバータ回路７の出力ノードＮ２の固定された電位を、２段目のディレイラッチ回路２ｂのインバータ回路１１のフローティング状態の出力ノードＮ３に転送することができる。そして、２段目のディレイラッチ回路２ｂに供給する電源電圧ＶＳＰＳをＶｄｄに上昇させるとともに、電源電圧ＶＳＮＳをＶｓｓに低下させることによって、１段目のディレイラッチ回路２ａから転送された電位をインバータ回路１２の出力ノードＮ４の１／２Ｖｄｄの電位よりも高いか低いかを判別した後、ＶｄｄまたはＶｓｓに固定することができる。上記と同様の動作を各段のフリップフロップ回路１で行うことにより、ノードＤから入力された電位をノードＱ２方向へ順次転送させることができる。

また、第１実施形態では、２段目のディレイラッチ回路２ｂにＶｄｄの電源電圧ＶＳＰＳおよびＶｓｓの電源電圧ＶＳＮＳを供給するとともに、１段目のディレイラッチ回路２ａにＶｓｓの電源電圧ＶＳＰＭおよびＶｄｄの電源電圧ＶＳＮＭを供給することによって、トランジスタのゲート−ソース間電圧Ｖｇｓにより、２段目のディレイラッチ回路２ｂのラッチ回路８を構成するｐチャネルトランジスタ１１ａおよびｎチャネルトランジスタ１２ｂ、または、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１１ｂのいずれか一方がオン状態になり、ラッチ回路８が活性な状態になるとともに、１段目のディレイラッチ回路２ａのラッチ回路３を構成するトランジスタがすべてオフ状態になり、ラッチ回路３が不活性な状態になる。これにより、２段目のディレイラッチ回路２ｂにおいて、ラッチ回路８を構成するインバータ回路１１および１２の各々の出力ノードＮ３およびＮ４の電位を固定することができるとともに、１段目のディレイラッチ回路２ａにおいて、ラッチ回路３を構成するインバータ回路６および７の各々の出力ノードＮ１およびＮ２をフローティング状態にすることができる。そして、この後、１段目のディレイラッチ回路２ａのインバータ回路６の出力ノードＮ１の電位と、インバータ回路７の出力ノードＮ２の電位とをｎチャネルトランジスタ４を介して１／２Ｖｄｄにイコライズすることによって、１段目のディレイラッチ回路２ａにおいて、インバータ回路６の出力ノードＮ１とインバータ回路７の出力ノードＮ２とを共に１／２Ｖｄｄの電位でフローティング状態にすることができる。そして、クロック信号ＣＬＫＳ（反転クロック信号／ＣＬＫＳ）に応じてトランスファゲートトランジスタ１０をオンさせることによって、２段目のディレイラッチ回路２ｂのインバータ回路１１の出力ノードＮ３の固定された電位を、１段目のディレイラッチ回路２ａのインバータ回路７のフローティング状態の出力ノードＮ２に転送することができる。そして、１段目のディレイラッチ回路２ａに供給する電源電圧ＶＳＰＭをＶｄｄに上昇させるとともに、電源電圧ＶＳＮＭをＶｓｓに低下させることによって、２段目のディレイラッチ回路２ｂから転送された電位をインバータ回路６の出力ノードＮ１の１／２Ｖｄｄの電位よりも高いか低いかを判別した後、ＶｄｄまたはＶｓｓに固定することができる。上記と同様の動作を各段のフリップフロップ回路１で行うことにより、ノードＱ２からノードＤ方向へ所定の電位を順次転送させることができる。上記のように、第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路では、ノードＤからノードＱ２方向と、ノードＱ２からノードＤ方向との双方向に電位を転送することができる。

図４には、第１実施形態の比較例によるフリップフロップ回路５１を含む双方向シフトレジスタ回路の構成が示されている。この図４に示した比較例による双方向シフトレジスタ回路は、フリップフロップ回路５１と、切替回路５２とが直列に接続されるとともに、フリップフロップ回路５１および切替回路５２の組が複数直列に接続された構成を有している。また、各段のフリップフロップ回路５１のノードＤには、前段または次段のフリップフロップ回路５１のノードＱから出力された電位が切替回路５２を介して入力されるように構成されている。また、各段のフリップフロップ回路５１には、クロック信号ＣＬＫが入力されている。フリップフロップ回路５１は、このクロック信号ＣＬＫの電位がＶｄｄに立ち上がるのに応じて、ノードＤに入力された電位に対応する出力電位を次段に出力するように構成されている。

また、切替回路５２の「０」入力端子には、前段のフリップフロップ回路５１の出力電位が入力されるとともに、「１」入力端子には、１段後ろのフリップフロップ回路５１の出力電位が入力されるように構成されている。また、切替回路５２の入力端子Ｓには、転送方向設定信号ＤＩＲが入力される。切替回路５２は、この転送方向設定信号ＤＩＲにより、「０」入力端子に入力される前段のフリップフロップ回路５１の出力電位と、「１」入力端子に入力される１段後ろのフリップフロップ回路５１の出力電位とのどちらを出力端子Ｙから出力するかが制御されるように構成されている。

また、切替回路５２は、図５に示すように、２つのトランスファゲートトランジスタ５３および５４と、１つのインバータ回路５５とによって構成されている。また、トランスファゲートトランジスタ５３は、ｐチャネルトランジスタ５３ａおよびｎチャネルトランジスタ５３ｂによって構成されている。また、トランスファゲートトランジスタ５４は、ｐチャネルトランジスタ５４ａおよびｎチャネルトランジスタ５４ｂによって構成されている。そして、トランスファゲートトランジスタ５３のソース／ドレイン領域の一方は、「０」入力端子に接続されるとともに、他方は、出力端子Ｙに接続されている。また、トランスファゲートトランジスタ５３のｐチャネルトランジスタ５３ａのゲートは、入力端子Ｓに接続されている。また、トランスファゲートトランジスタ５４のソース／ドレイン領域の一方は、「１」入力端子に接続されているとともに、他方は、出力端子Ｙに接続されている。また、トランスファゲートトランジスタ５４のｎチャネルトランジスタ５４ｂのゲートは、入力端子Ｓに接続されている。また、インバータ回路５５の出力端子は、トランスファゲートトランジスタ５３のｎチャネルトランジスタ５３ｂのゲートと、トランスファゲートトランジスタ５４のｐチャネルトランジスタ５４ａのゲートとに接続されている。また、インバータ回路５５の入力端子は、入力端子Ｓに接続されている。

図６および図７には、図４に示した比較例による双方向シフトレジスタ回路の動作を説明するための電圧波形図が示されている。この図４に示した比較例による双方向シフトレジスタ回路において、ノードＤＩに入力された電位を図４中のＡ方向へ転送する際の動作としては、まず、Ｖｓｓの電位の転送方向設定信号ＤＩＲを各段の切替回路５２の入力端子Ｓに入力する。これにより、切替回路５２（図５参照）では、トランスファゲートトランジスタ５３のｐチャネルトランジスタ５３ａのゲートには、Ｖｓｓの電位が入力されるとともに、ｎチャネルトランジスタ５３ｂのゲートには、Ｖｄｄの電位が入力される。このため、トランスファゲートトランジスタ５３は、オン状態になる。一方、トランスファゲートトランジスタ５４のｐチャネルトランジスタ５４ａのゲートには、Ｖｄｄの電位が入力されるとともに、ｎチャネルトランジスタ５４ｂのゲートには、Ｖｓｓの電位が入力される。このため、トランスファゲートトランジスタ５４は、オフ状態になる。これにより、切替回路５２では、「０」入力端子に入力される前段のフリップフロップ回路５１の出力電位がトランスファゲートトランジスタ５３を介して出力端子Ｙから出力される。

したがって、１段目のフリップフロップ回路５１には、ノードＤＩからの入力電位（Ｖｄｄ）が１段目の切替回路５２を介して入力される。このため、図６に示すように、クロック信号ＣＬＫがＶｓｓからＶｄｄに立ち上がるのに応じて、１段目のフリップフロップ回路５１から出力される電位Ｑ１は、ＶｓｓからＶｄｄに上昇する。そして、この出力されたＶｄｄの電位Ｑ１は、２段目の切替回路５２を介して、２段目のフリップフロップ回路５１に入力される。これにより、次にクロック信号ＣＬＫの電位が再度Ｖｄｄに立ち上がるのに応じて、２段目のフリップフロップ回路５１から出力される電位Ｑ２は、ＶｓｓからＶｄｄに上昇する。そして、３段目のフリップフロップ回路５１でも同様にして、次にクロック信号ＣＬＫの電位がＶｄｄに立ち上がるのに応じて、出力電位Ｑ３がＶｄｄに上昇する。このようにして、クロック信号ＣＬＫの電位がＶｄｄに立ち上がる毎に、ノードＤＩから入力された電位が図４中のＡ方向へ順次転送される。

一方、ノードＤＯから入力された電位を図４中のＢ方向へ転送する際の動作としては、まず、Ｖｄｄの電位の転送方向設定信号ＤＩＲを各段の切替回路５２の入力端子Ｓに入力する。これにより、切替回路５２（図５参照）では、トランスファゲートトランジスタ５３のｐチャネルトランジスタ５３ａのゲートには、Ｖｄｄの電位が入力されるとともに、ｎチャネルトランジスタ５３ｂのゲートには、Ｖｓｓの電位が入力される。このため、トランスファゲートトランジスタ５３は、オフ状態になる。一方、トランスファゲートトランジスタ５４のｐチャネルトランジスタ５４ａのゲートには、Ｖｓｓの電位が入力されるとともに、ｎチャネルトランジスタ５４ｂのゲートには、Ｖｄｄの電位が入力される。このため、トランスファゲートトランジスタ５４は、オン状態になる。これにより、切替回路５２では、「１」入力端子に入力される１段後ろのフリップフロップ回路５１の出力電位がトランスファゲートトランジスタ５４を介して出力端子Ｙから出力される。

したがって、Ｎ段目のフリップフロップ回路５１には、ノードＤＯからの入力電位（Ｖｄｄ）がＮ段目の切替回路５２を介して入力される。このため、図７に示すように、クロック信号ＣＬＫがＶｓｓからＶｄｄに立ち上がるのに応じて、Ｎ段目のフリップフロップ回路５１から出力される電位ＱＮは、ＶｓｓからＶｄｄに上昇する。そして、この出力されたＶｄｄの電位ＱＮは、（Ｎ−１）段目の切替回路５２を介して、（Ｎ−１）段目のフリップフロップ回路５１に入力される。これにより、次にクロック信号ＣＬＫの電位が再度Ｖｄｄに立ち上がるのに応じて、（Ｎ−１）段目のフリップフロップ回路５１から出力される電位ＱＮ−１は、ＶｓｓからＶｄｄに上昇する。この後、同様にして、クロック信号ＣＬＫの電位がＶｄｄに立ち上がる毎に、ノードＤＯから入力された電位が図４中のＢ方向へ順次転送される。

上記のようにして、図４に示した比較例によるシフトレジスタ回路では、双方向に電位を転送することができる。しかしながら、図４に示した比較例による双方向シフトレジスタ回路では、各段のフリップフロップ回路５１間に電位の転送方向を切り替えるための切替回路５２を設けている。このため、シフトレジスタ回路の回路規模が増大するという問題点がある。これに対して、図１に示した上記第１実施形態によるシフトレジスタ回路では、フリップフロップ回路１のみを複数直列に接続することにより双方向に電位を転送することが可能なように構成しているので、図４に示した比較例によるシフトレジスタ回路と異なり、回路規模が増大するという問題が生じるのを抑制することができる。

（第２実施形態）
図８は、本発明の第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭの構成を示した回路図である。次に、図８を参照して、第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭの構成について説明する。

この第２実施形態によるＤＲＡＭは、図８に示すように、ワード線ＷＬとビット線ＢＬ１とが交差する位置に設けられたメモリセル２１と、シフトレジスタ回路２２と、ｎチャネルトランジスタ２３ａおよび２３ｂとを含んでいる。メモリセル２１は、１つのｎチャネルトランジスタ２１ａと、１つのキャパシタ２１ｂとによって構成されている。また、ｎチャネルトランジスタ２１ａのソース／ドレイン領域の一方は、ビット線ＢＬ１に接続されるとともに、他方は、キャパシタ２１ｂに接続されている。また、ｎチャネルトランジスタ２１のゲートは、ワード線ＷＬに接続されている。また、キャパシタ２１ｂは、メモリセル２１に記憶させるデータに応じた電荷を保持するように構成されている。また、ｎチャネルトランジスタ２３ａおよび２３ｂは、それぞれ、ソース／ドレイン領域の一方がビット線ＢＬ１およびＢＬ２に接続されるとともに、他方がシフトレジスタ回路２２に接続されている。

シフトレジスタ回路２２は、直列に接続された複数のフリップフロップ回路３１によって構成されている。また、図８中のノードＤ側に設けられた１段目のフリップフロップ回路３１は、１段目のディレイラッチ回路３２ａと、２段目のディレイラッチ回路３２ｂとによって構成されている。なお、２段目のディレイラッチ回路３２ｂは、本発明の「第１ラッチ回路」の一例である。また、１段目のディレイラッチ回路３２ａは、ラッチ回路３３と、ｎチャネルトランジスタからなるトランスファゲートトランジスタ３５とによって構成されている。また、ラッチ回路３３は、ｐチャネルトランジスタ３６ａおよびｎチャネルトランジスタ３６ｂからなるインバータ回路３６と、ｐチャネルトランジスタ３７ａおよびｎチャネルトランジスタ３７ｂからなるインバータ回路３７とがクロスカップル接続されることによって構成されている。また、このラッチ回路３３には、ＶｄｄおよびＶｓｓにそれぞれ固定された電源電圧が供給されている。すなわち、インバータ回路３６のｐチャネルトランジスタ３６ａのソース領域と、インバータ回路３７のｐチャネルトランジスタ３７ａのソース領域とに、Ｖｄｄの電源電圧が供給されている。また、インバータ回路３６のｎチャネルトランジスタ３６ｂのソース領域と、インバータ回路３７のｎチャネルトランジスタ３７ｂのソース領域とにＶｓｓ（ＧＮＤ）の電源電圧が供給されている。第２実施形態による１段目のディレイラッチ回路３２ａの上記以外の構成は、図１に示した第１実施形態による１段目のディレイラッチ回路２ａの構成と同様である。

また、２段目のディレイラッチ回路３２ｂは、ラッチ回路３８と、ｎチャネルトランジスタ３９と、ｎチャネルトランジスタからなるトランスファゲートトランジスタ４０とによって構成されている。なお、ｎチャネルトランジスタ３９は、本発明の「第１イコライザ回路」の一例である。また、ラッチ回路３８は、ｐチャネルトランジスタ４１ａおよびｎチャネルトランジスタ４１ｂからなるインバータ回路４１と、ｐチャネルトランジスタ４２ａおよびｎチャネルトランジスタ４２ｂからなるインバータ回路４２とがクロスカップル接続されることによって形成されている。なお、インバータ回路４１は、本発明の「第１インバータ回路」の一例であり、インバータ回路４２は、本発明の「第２インバータ回路」の一例である。この第２実施形態による２段目のディレイラッチ回路３２ｂの上記以外の構成は、図１に示した第１実施形態による２段目のディレイラッチ回路２ｂの構成と同様である。

ここで、第２実施形態では、上記の２段目のディレイラッチ回路３２ｂが、メモリセル２１から読み出されたデータの電位を判別して増幅するセンスアンプとしての機能を有している。すなわち、２段目のディレイラッチ回路３２ｂのインバータ回路４１の出力ノードＮ３には、ｎチャネルトランジスタ２３ａを介して、メモリセル２１に繋がるビット線ＢＬ１が接続されている。また、２段目のディレイラッチ回路３２ｂのインバータ回路４２の出力ノードＮ４には、ｎチャネルトランジスタ２３ｂを介して、ビット線ＢＬ２が接続されている。これにより、メモリセル２１からのデータの読み出し時に、メモリセル２１に保持されたデータに対応する電位がビット線ＢＬ１およびｎチャネルトランジスタ２３ａを介して、２段目のディレイラッチ回路３２ｂのインバータ回路４１の出力ノードＮ３に入力されるように構成されている。また、参照電位がビット線ＢＬ２およびｎチャネルトランジスタ２３ｂを介して、インバータ回路４２の出力ノードＮ４に入力されるように構成されている。これにより、ディレイラッチ回路３２ｂは、出力ノードＮ３の電位と出力ノードＮ４の参照電位とが比較されて、データの判別が行われるとともに、それらの電位差が増幅されるように構成されている。また、２段目以降のフリップフロップ回路３１も上記の１段目のフリップフロップ回路３１と同様に構成されている。

図９は、本発明の第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭの読み出し動作および再書き込み動作を説明するための電圧波形図である。次に、図８および図９を参照して、第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭのデータの読み出し動作および再書き込み動作について説明する。

この第２実施形態によるＤＲＡＭのデータの読み出し動作および再書き込み動作では、図９に示すように、初期状態において、ｎチャネルトランジスタ２３ａおよび２３ｂのゲートに入力される制御信号ＢＬＴＧの電位がＶｄｄであることにより、ｎチャネルトランジスタ２３ａおよび２３ｂはオン状態になっている。また、この際、ビット線ＢＬ１およびＢＬ２が１／２Ｖｄｄの電位にプリチャージされることにより、ｎチャネルトランジスタ２３ａおよび２３ｂを介してビット線ＢＬ１およびＢＬ２にそれぞれ繋がる２段目のディレイラッチ回路３２ｂのインバータ回路４１の出力ノードＮ３の電位と、インバータ回路４２の出力ノードＮ４の電位とは、共に、１／２Ｖｄｄになっている。また、イコライザ回路であるｎチャネルトランジスタ３９のゲートにＶｄｄの電位の制御信号ＢＬＥＱが入力されることによりｎチャネルトランジスタ３９がオンしている。これにより、出力ノードＮ３およびＮ４の電位は、ｎチャネルトランジスタ３９を介して１／２Ｖｄｄにイコライズされている。また、ラッチ回路３８にＶｓｓの電源電圧ＶＳＰと、Ｖｄｄの電源電圧ＶＳＮとが供給されている。これにより、ラッチ回路３８は不活性状態になっているので、インバータ回路４１の出力ノードＮ３と、インバータ回路４２の出力ノードＮ４とは、両方ともフローティング状態となっている。なお、この読み出し動作および再書き込み動作において、クロック信号ＣＬＫＭおよびＣＬＫＳは共にＶｓｓの電位に保持されている。これにより、全てのディレイラッチ回路３２ａおよび３２ｂのトランスファゲートトランジスタ３５および４０は、オフ状態に保持されている。また、メモリセル２１には、「Ｈ」データが記憶されているものとする。

次に、イコライザ回路であるｎチャネルトランジスタ３９のゲートに入力する制御信号ＢＬＥＱの電位をＶｓｓに低下させる。これにより、ｎチャネルトランジスタ３９はオフ状態になる。そして、ワード線ＷＬの電位をＶｄｄに立ち上げる。これにより、メモリセル２１のｎチャネルトランジスタ２１ａがオンするので、キャパシタ２１ｂに保持された電荷がｎチャネルトランジスタ２１ａを介してビット線ＢＬ１に供給される。このため、ビット線ＢＬ１には、メモリセル２１に記憶されたデータに応じた電位が現れる。この際、メモリセル２１に「Ｈ」データが記憶されていることにより、ビット線ＢＬ１に１／２Ｖｄｄ＋αの電位が現れる。この後、制御信号ＢＬＴＧの電位をＶｓｓに低下させる。これにより、ｎチャネルトランジスタ２３ａおよび２３ｂはオフ状態になる。その後、電源電圧ＶＳＰの電位をＶｄｄに上昇させるとともに、電源電圧ＶＳＮの電位をＶｓｓに低下させる。これにより、ラッチ回路３８が活性化されることにより、ラッチ回路３８はセンスアンプとして機能する。

すなわち、出力ノードＮ３の電位と出力ノードＮ４の電位とが比較されるとともに、それらの電位差が増幅される。出力ノードＮ３の電位が１／２Ｖｄｄ＋αで、出力ノードＮ４の電位が１／２Ｖｄｄであるので、出力ノードＮ３の電位は、Ｖｄｄに上昇されるとともに、出力ノードＮ４の電位は、Ｖｓｓに低下される。このようにして、メモリセル２１に記憶されたデータ（「Ｈ」データ）に対応するビット線ＢＬ１の電位が、２段目のディレイラッチ回路３２ｂによりＨレベル（Ｖｄｄ）に判別されることにより、メモリセル２１の「Ｈ」データの読み出しが行われる。

なお、上記の読み出し動作によって、メモリセル２１のキャパシタ２１ｂにより保持されたデータは破壊される。このため、読み出し動作の後、出力ノードＮ３のＶｄｄに上昇された電位を用いて、メモリセル２１のキャパシタ２１ｂへの再書き込み動作を行う。具体的には、まず、制御信号ＢＬＴＧの電位をＶｄｄに上昇させる。これにより、ｎチャネルトランジスタ２３ａがオン状態になるので、出力ノードＮ３の電位（Ｖｄｄ）は、ｎチャネルトランジスタ２３ａと、ビット線ＢＬ１と、メモリセル２１のｎチャネルトランジスタ２１ａとを介して、キャパシタ２１ｂに印加される。これにより、メモリセル２１のキャパシタ２１ｂに「Ｈ」データが再書き込みされる。

図１０は、本発明の第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭにおけるデータ転送時の動作を説明するための電圧波形図である。次に、図８および図１０を参照して、シフトレジスタ回路２２のノードＤからノードＱの方向へ電位を転送する際の動作について説明する。この際の第２実施形態による動作は、図１に示した上記第１実施形態によるシフトレジスタ回路のノードＤからノードＱ２方向へ電位を転送する際の動作と基本的には同じである。ただし、この第２実施形態では、上記第１実施形態と異なり、フリップフロップ回路３１の１段目のディレイラッチ回路３２ａのラッチ回路３３に、ラッチ回路３３を活性状態にするＶｄｄおよびＶｓｓに固定された電源電圧が供給されているので、ラッチ回路３３のインバータ回路３６の出力ノードＮ１と、インバータ回路３７の出力ノードＮ２とがフローティング状態にはならない。

すなわち、この第２実施形態では、図１０に示すように、クロック信号ＣＬＫＭの電位が初期状態のＶｓｓからＶｄｄに立ち上がることによりトランスファゲートトランジスタ３５（図８参照）がオンする。これにより、トランスファゲートトランジスタ３５を介してノードＤからインバータ回路３６の出力ノードＮ１にＶｄｄの電位が入力される。この際、インバータ回路３６の出力ノードＮ１の電位はＶｄｄに上昇するとともに、インバータ回路３７の出力ノードＮ２の電位はＶｓｓに低下する。そして、ラッチ回路３３には、固定の電源電圧ＶｄｄおよびＶｓｓが供給されていることにより、出力ノードＮ１の電位（Ｖｄｄ）と、出力ノードＮ２の電位（Ｖｓｓ）とは固定される。

次に、１段目のディレイラッチ回路３２ａのインバータ回路３７の出力ノードＮ２の電位（Ｖｓｓ）を２段目のディレイラッチ回路３２ｂに転送する。この際の第２実施形態による動作は、上記第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の動作と同様である。

上記のようにして、ノードＤから入力されたデータ（電位）が、順次、図８中のシフトレジスタ回路２２の下方向へタイミングがシフトしながら転送される。そして、そのデータ（電位）を書き込むメモリセル２１に対応するディレイラッチ回路３２ｂにデータが転送された際、そのメモリセル２１に繋がるワード線ＷＬの電位をＶｄｄに立ち上げることにより、そのデータがディレイラッチ回路３２ｂからｎチャネルトランジスタ２３ａ、ビット線ＢＬ１およびメモリセル２１のｎチャネルトランジスタ２１ａを介してキャパシタ２１ｂに書き込まれる。

第２実施形態では、上記のように、ＤＲＡＭにおいて、シフトレジスタ回路２２に適用されたフリップフロップ回路３１のディレイラッチ回路３２ｂが、インバータ回路４１の出力ノードＮ３の電位と、インバータ回路４２の出力ノードＮ４の電位との高低を判別して、その電位差を増幅するセンスアンプとしても機能するように構成することによって、ＤＲＡＭのメモリセル２１に記憶されたデータの読み出し時に、読み出されたデータに対応する電位をディレイラッチ回路３２ｂのインバータ回路４１の出力ノードＮ３に入力するとともに、１／２Ｖｄｄの参照電位をインバータ回路４２の出力ノードＮ４に入力することにより、メモリセル２１に記憶されたデータを判別して、そのデータに対応する電位と参照電位（１／２Ｖｄｄ）との電位差を増幅することができる。これにより、フリップフロップ回路３１を含むシフトレジスタ回路２２を適用したＤＲＡＭにおいて、センスアンプと、シフトレジスタ回路２２のフリップフロップ回路３１のディレイラッチ回路３２ｂとを共用することができる。このため、フリップフロップ回路３１を含むシフトレジスタ回路２２を適用したＤＲＡＭにおいて、回路規模を縮小することができる。

第２実施形態では、上記の効果以外にも、消費電流の増大を抑制しながら、回路規模の増大を抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第２実施形態では、本発明によるフリップフロップ回路を含むシフトレジスタ回路をＤＲＡＭに適用した例を示したが、本発明はこれに限らず、ＤＲＡＭ以外の種々の半導体装置に本発明によるフリップフロップ回路を含むシフトレジスタ回路を適用することができる。たとえば、本発明によるフリップフロップ回路を含むシフトレジスタ回路を、データを記憶させるメモリセルに強誘電体キャパシタを用いた強誘電体メモリなどのＤＲＡＭ以外のメモリにも適用することができる。また、乗算器や除算器などの回路の一部や、液晶表示装置の画素ラインの駆動回路や、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路のタップポイント（遅延線引出し部）選択回路などのメモリ以外の半導体装置にも本発明によるフリップフロップ回路を含むシフトレジスタ回路を適用することができる。

本発明の第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の構成を示した回路図である。 本発明の第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の動作を説明するための電圧波形図である。 本発明の第１実施形態によるフリップフロップ回路を用いたシフトレジスタ回路の動作を説明するための電圧波形図である。 本発明の第１実施形態の比較例によるフリップフロップ回路を用いた双方向シフトレジスタ回路の構成を示したブロック図である。 図４に示した比較例によるフリップフロップ回路を用いた双方向シフトレジスタ回路の切替回路の構成を示した回路図である。 図４に示した比較例による双方向シフトレジスタ回路の動作を説明するための電圧波形図である。 図４に示した比較例による双方向シフトレジスタ回路の動作を説明するための電圧波形図である。 本発明の第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭの構成を示した回路図である。 本発明の第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭの読み出し動作および再書き込み動作を説明するための電圧波形図である。 本発明の第２実施形態によるフリップフロップ回路を含むシフトレジスタ回路を用いたＤＲＡＭにおけるデータ転送時の動作を説明するための電圧波形図である。 従来の一例によるフリップフロップ回路の構成を示した回路図である。

符号の説明

１、３１ フリップフロップ回路
２ａ、３２ｂ ディレイラッチ回路（第１ラッチ回路）
２ｂ ディレイラッチ回路（第２ラッチ回路）
４、９、３９ ｎチャネルトランジスタ（イコライザ回路）
６、４１ インバータ回路（第１インバータ回路）
７、４２ インバータ回路（第２インバータ回路）
１１ インバータ回路（第３インバータ回路）
１２ インバータ回路（第４インバータ回路）

Claims (6)

1. 第１インバータ回路および第２インバータ回路と、前記第１インバータ回路の出力ノードの電位と前記第２インバータ回路の出力ノードの電位とをイコライズする第１イコライザ回路とを含む第１ラッチ回路を備え、
   前記第１ラッチ回路には、前記第１インバータ回路の出力ノードの電位と前記第２インバータ回路の出力ノードの電位とを固定状態にする際に供給する第１電位と、前記第１インバータ回路の出力ノードと第２インバータ回路の出力ノードとをフローティング状態にする際に供給する第２電位とに供給電位を切替可能な第１電源線が接続されている、フリップフロップ回路。
2. 前記第１電源線は、前記第１インバータ回路および前記第２インバータ回路のいずれか一方の出力ノードに所定の電位が入力される際、前記第２電位に保持される、請求項１に記載のフリップフロップ回路。
3. 前記第１イコライザ回路は、前記第１インバータ回路および前記第２インバータ回路のいずれか一方の出力ノードに所定の電位が入力されるのに先立って、前記第１インバータ回路の出力ノードの電位と第２インバータ回路の出力ノードの電位とをイコライズする、請求項１または２に記載のフリップフロップ回路。
4. 前記第１ラッチ回路の前記第１インバータ回路および前記第２インバータ回路のいずれか一方の出力ノードに接続される出力ノードを有する第３インバータ回路と、第４インバータ回路と、前記第３インバータ回路の出力ノードの電位と前記第４インバータ回路の出力ノードの電位とをイコライズする第２イコライザ回路とを含む第２ラッチ回路をさらに備え、
   前記第２ラッチ回路には、前記第３インバータ回路の出力ノードの電位と前記第４インバータ回路の出力ノードの電位とを固定状態にする際に供給する前記第１電位と、前記第３インバータ回路の出力ノードと前記第４インバータ回路の出力ノードとをフローティング状態にする際に供給する前記第２電位とに供給電位を切替可能な第２電源線が接続されている、請求項１〜３のいずれか１項に記載のフリップフロップ回路。
5. 前記フリップフロップ回路は、複数直列に接続されており、シフトレジスタ回路に適用されている、請求項１〜４のいずれか１項に記載のフリップフロップ回路。
6. 前記シフトレジスタ回路に適用された前記フリップフロップ回路の前記第１ラッチ回路は、前記第１インバータ回路の出力ノードの電位と、前記第２インバータ回路の出力ノードの電位との高低を判別して、その電位差を増幅するセンスアンプとしての機能を有しており、
   前記シフトレジスタ回路は、メモリに適用されている、請求項５に記載のフリップフロップ回路。

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