KR100714282B1 - 센스앰프 기반의 플립플롭 및 그의 출력 지연시간 감소방법 - Google Patents

센스앰프 기반의 플립플롭 및 그의 출력 지연시간 감소방법 Download PDF

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Abstract

본 발명은 클럭신호에 응답하여 동작하는 센스앰프 기반의 플립플롭에 관한 것이다. 그러한 센스앰프 기반의 플립플롭은, 상기 클럭신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며 상기 클럭신호가 제2 레벨인 경우 상기 제1 출력단으로 입력신호 쌍에 대응되는 평가신호 쌍을 출력하는 제1 래치부, 상기 제1 출력단으로부터 출력되는 상기 평가신호 쌍을 래치한 후 제2 출력단으로 출력하는 제2 래치부, 상기 제1 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 제1 레벨에서 제2 레벨로 천이하는 경우 턴온되어 상기 제1 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부 및 상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이량을 갖도록 하는 제1 및 제2 클럭신호 기울기 제어부를 구비한다. 그리하여, 본 발명은 입력 민감도 저하 문제를 해결하여, 데이터 손실 또는 동작 오류를 감소 또는 최소화며, 클럭신호의 천이시점으로부터 최종 출력신호가 출력될 때까지의 출력 지연시간을 감소시켜 퍼포먼스를 향상시킬 수 있다.
센스앰프, 플립플롭, 지연시간, 민감도

Description

센스앰프 기반의 플립플롭 및 그의 출력 지연시간 감소 방법{Sense amplifier-based flip flop and method for reducing Clk to Q delay time of the same}
도 1은 종래의 센스앰프 기반의 플립플롭의 일례를 보인 회로도.
도 2는 도 1의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도.
도 3은 본 발명의 일 실시예에 따른 센스앰프 기반의 플립플롭을 보인 회로도.
도 4는 도 3의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도.
도 5는 도 3에서의 제1 클럭신호 기울기 제어부의 일례를 보인 회로도.
도 6은 도 3에서의 제1 클럭신호 기울기 제어부의 일례를 보인 회로도.
도 7은 클럭신호로부터 최종 출력까지의 출력 지연시간을 보인 그래프.
도 8은 입력신호의 레벨에 따른 에러율을 보인 그래프.
<도면의 주요부분에 대한 부호의 설명>
CLK : 클럭신호 100 : 제1 래치부
200 : 제2 래치부 300, 320 : 전류 패싱부
305, 325 : 클럭신호 기울기 제어부
D, /D : 입력신호 쌍
CLK1, CLK2 : 클럭신호 기울기 제어부의 출력신호
N11 ~ N15 : 노드 PM101 ~ PM106 : 피모스 트랜지스터
NM101 ~ NM109 : 엔모스 트랜지스터
TG1, TG2 : 트랜스미션 게이트
VDD : 전원전압단
t1, t11 : 출력 지연시간 t12, t12, 122, t23 : 딜레이량
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭에 관한 것이다.
휴대폰, PDA(personal digital assistants), 노트북 컴퓨터(notebook computer) 등과 같은 휴대용 기기들의 폭발적인 수요 증가와 VLSI(very large scale integration) 시스템의 대용량화, 고속화 등에 따른 전력 관리 비용의 증가로 인해, 집적회로의 저전력화가 이슈화되고 있다. 집적회로의 저전력화를 위한 하나의 예로서, 회로나 로직의 구조를 개선하는 것을 들 수 있다.
VLSI 시스템에서의 회로 구조는 크게 두 가지 기능으로 분류해 볼 수 있다. 하나의 기능은 입력신호(input signal)에 응답하여 원하는 신호를 출력하는 로직 기능이고, 나머지 하나의 기능은 클럭 신호(clock signal)에 응답하여 입력신호를 저장하거나 저장된 신호를 출력하는 메모리 기능이다. 후자의 기능을 갖는 블록(block) 내에서 가장 기본적이고 핵심이 되는 부분이 플립플롭(flip flop)이다.
상기 플립플롭의 한가지 예로서, 센스앰프 기반의 플립플롭(sense amp.-based flip flop)이 있다. 대개 센스앰프 기반의 플립플롭은 크게 두 개의 래치부로 나눠 볼 수 있다.
그 중 마스터 래치 역할을 하는 하나의 래치부로서는 전류 감지 타입의 센스앰프 회로가 많이 사용되며, 그 래치부의 셋업 시간(setup time)은 매우 작다(거의 "0"에 가까움). 그리고, 슬레이브 래치 역할을 하는 나머지 하나의 래치부로서는 낸드 타입 RS 래치(NAND type RS latch)가 많이 사용되며, 이는 고속 동작이 가능하면서도 매우 안정적인 동작을 얻을 수 있다.
도 1은 그러한 종래의 센스앰프 기반의 플립플롭의 일례를 보인 회로도이다.
도 1을 참조하면, 상기 센스앰프 기반의 플립플롭은 제1 래치부(10), 제2 래치부(20) 및 전류 패싱부(30, 32)를 구비한다.
상기 제1 래치부(10)는 피모스 트랜지스터들(PM1, PM2, PM3, PM4), 엔모스 트랜지스터들(NM1, NM2, NM3, NM4, NM5)을 구비하며, 상기 제2 래치부(10)는 도면상에 상세히 도시하지는 않았으나, 통상적인 낸드 타입의 RS 래치(RS latch)일 수 있다. 상기 RS 래치는 SR 래치라고도 불리운다.
상기 제1 래치부(10)의 구조를 살펴보면, 먼저 피모스 트랜지스터(PM1)는 전 원전압단(VDD)과 출력노드(N1) 사이에 연결되며, 클럭신호(CLK)에 응답하여 동작한다. 상기 출력노드(N1) 및 이하에서 설명되는 출력노드(N2)는 상기 제1 래치부(10)의 출력단인 동시에, 상기 제2 래치부(10)의 입력단이기도 하다.
피모스 트랜지스터(PM2)와 엔모스 트랜지스터들(NM1, NM3)은 전원전압단(VDD)과 엔모스 트랜지스터(NM5)의 드레인 단자(N5) 사이에 배치된다. 상기 엔모스 트랜지스터(NM5)는 클럭신호(CLK)에 응답하여 동작한다.
상기 피모스 트랜지스터(PM2)와 상기 엔모스 트랜지스터(NM1)의 게이트 단자는 출력노드(N2)에 공통으로 연결되고, 상기 엔모스 트랜지스터(NM3)의 게이트 단자에는 입력신호(D)가 인가된다.
피모스 트랜지스터(PM3)는 전원전압단(VDD)과 출력노드(N2) 사이에 배치되며, 클럭신호(CLK)에 응답하여 동작한다.
피모스 트랜지스터(PM4)와 엔모스 트랜지스터들(NM2, NM4)은 전원전압단(VDD)과 엔모스 트랜지스터(NM5)의 드레인 단자(N5) 사이에 배치된다.
상기 피모스 트랜지스터(PM4)와 상기 엔모스 트랜지스터(NM2)의 게이트 단자는 출력노드(N1)에 공통으로 연결되고, 상기 엔모스 트랜지스터(NM4)의 게이트 단자에는 입력신호(/D)가 인가된다.
상기 전류 패싱부(30, 32)는 복수 개의 엔모스 트랜지스터들(NM11, NM12, NM13, NM14, NM15, NM16)을 구비한다. 상기 전류 패싱부(30, 32) 중 제1 전류 패싱부(30)는 복수 개의 엔모스 트랜지스터들(NM11, NM12, NM13)을 구비하고, 제2 전류 패싱부(32)는 복수 개의 엔모스 트랜지스터들(NM14, NM15, NM16)을 구비한다. 상기 제1 전류 패싱부(30)는 상기 클럭신호가 논리 하이인 경우에 노드(N3)의 전류가 접지단으로 흐르도록 하는 경로를 제공하고, 상기 클럭신호가 논리 로우인 경우에 상기 전류 경로를 차단한다. 그리고, 상기 제2 전류 패싱부(32)는 상기 클럭신호가 논리 하이인 경우에 노드(N4)의 전류가 접지단으로 흐르도록 하는 경로를 제공하고, 상기 클럭신호가 논리 로우인 경우에 상기 전류 경로를 차단한다.
상기 제1 래치부(10)와 이에 연결된 제2 래치부(20)를 갖는 종래의 센스앰프 기반의 플립플롭은 센스앰프 D 플립플롭(sense amp. D flip flop)이라고도 불린다. 왜냐하면, 상기 센스앰프 기반의 플립플롭이 입력 신호(D, /D)가 인가되어 클럭신호(CLK)에 응답하여 딜레이된 출력 신호(Q, /Q)를 출력하는 D 플립플롭으로 동작하기 때문이다.
상기 센스앰프 기반의 플립플롭의 회로의 동작을 설명하면 이하와 같다.
클럭신호(CLK)가 논리 로우인 경우에는, 출력노드(N1, N2)는 입력신호(D)에 무관하게 하이 레벨로 된다. 즉, 상기 클럭신호(CLK)가 논리 로우인 경우, 상기 출력노드(N1)는 피모스 트랜지스터(PM1)가 턴온됨으로써 논리 하이로 되고, 상기 출력 노드(N2)는 피모스 트랜지스터(PM3)가 턴온됨으로써 논리 하이로 된다.
이 경우, 상기 제2 래치부(20) 측에서 보면, 입력 신호들(R, S)이 모두 논리 하이이기 때문에, 상기 제2 래치부(20)의 출력 신호들(Q, /Q)은 이전 값들을 그대로 유지(hold)한다. 이는 상기 센스앰프 기반의 플립플롭의 프리챠지(precharge) 상태이다.
상기 클럭신호(CLK)가 논리 하이로 천이하면, 출력 노드들(N1, N2)의 전압은 입력신호(D, /D)의 상태에 따라 결정된다. 여기서, 상기 입력신호(D, /D)는 논리 하이와 논리 로우로 구별되는 신호일 수도 있으나, 그렇지 않은 신호일 수 있다. 실제로 상기 센스앰프 기반의 플립플롭이 반도체 메모리 장치 등에서 사용되는 경우에 후자일 것이다.
예컨대, 상기 클럭신호(CLK)가 논리 하이이고 상기 입력신호(D)가 상기 입력 신호(/D)보다 높은 레벨일 때, 엔모스 트랜지스터(NM3)가 엔모스 트랜지스터(NM4)보다 더 강하게 턴온된다. 물론 주된 전류 경로는 전류 패싱부(30, 32)이다. 하지만, 상기 엔모스 트랜지스터(NM3)가 상기 엔모스 트랜지스터(NM4)보다 더 강하게 턴온됨으로 인해, 노드(N3)에서 노드(N5)를 거쳐 접지단으로 흐르는 전류가 노드(N4)에서 노드(N5)를 거쳐 접지단으로 흐르는 전류보다 더 많게 된다. 따라서, 시간이 차츰 경과함에 따라 노드(N3)의 레벨이 노드(N4)의 레벨보다 낮아지게 된다. 그리고, 출력노드(N1)와 출력노드(N2)의 레벨 차이가 더욱 두드러지게 되고, 결국 논리 로우와 논리 하이로 구별된다. 그리하여, 상기 출력노드들(N1, N2)의 신호는 제2래치부(20)의 입력신호(R, S)로서 제공된다.
한편, 상기 클럭신호(CLK)가 논리 하이이고 상기 입력신호(D)가 상기 입력신호(/D)보다 낮은 레벨일 경우에는 상기 설명에서와는 반대의 현상이 일어난다. 즉, 상기 출력노드(N1)는 논리 하이로 되고, 상기 출력노드(N2)는 논리 로우로 된다.
상기 전류 패싱부(30, 32)는 그것이 상기 센스앰프 기반의 플립플롭에 구비되지 않았을 경우와 비교해 보면 그 역할을 보다 분명하게 알 수 있다. 만약, 상기 전류 패싱부(30, 32)가 존재하지 않는다면, 상기 클럭신호(CLK)가 논리 하이인 경 우에 상기 노드(N3)와 노드(N4)에서 접지단으로의 전류 패싱시간이 길어지게 된다. 따라서, 상기 전류 패싱부(30, 32)의 역할은 상기 전류 패싱시간을 줄임으로써 클럭신호(CLK)의 천이로부터 최종 출력(Q, /Q)시까지의 출력 지연시간(이는 CLK to Q delay로도 불려진다.)을 줄이는 데 있다. 그리하여, 상기 전류 패싱부(30, 32)는 상기 센스앰프 기반의 플립플롭의 퍼포먼스(performance)를 향상시킬 수 있다.
요컨대, 상기 클럭신호(CLK)가 논리 로우일 때 출력노드들(N1, N2)은 프리챠지되고, 상기 클럭신호(CLK)가 논리 하이일 때 상기 출력노드들(N1, N2)의 레벨은 입력신호(D)와 입력신호(/D)의 레벨 차이에 따라 결정된다. 여기서, 상기 클럭신호(CLK)가 논리 하이일 때의 구간은 평가구간(evaluation period)이라 하고, 평가구간에서 상기 제1 래치부(10)는 평가상태(evaluation state)에 있게 된다. 그리고, 이 때의 상기 출력노드(N1, N2)의 출력신호는 평가신호(evaluation signal)라고 한다.
도 2는 도 1의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 클럭신호(CLK), 입력신호(D, /D), 출력노드(N1, N2, N3, N4)의 시간에 따른 파형이 도시되어 있다.
도 1을 참조하여 설명된 바와 같이, 상기 클럭신호(CLK)가 논리 로우인 경우에는 상기 출력노드(N1, N2, N3, N4)는 모두 논리 하이를 유지한다. 그리고, 상기 클럭신호(CLK)가 논리 하이로 천이하는 경우, 이에 응답하여 상기 출력노드(N1, N2, N3, N4)의 레벨은 변하게 된다.
노드(N1, N2)와 노드(N3, N4)의 파형을 비교하면, 상기 노드(N1, N2)의 파형은 상기 노드(N3, N4)의 파형에 비해 약간의 딜레이를 갖는다.
상기 클럭신호(CLK) 및 입력신호 쌍(D, /D)에 따른 출력노드(N1, N2, N3, N4)의 레벨 변화는 앞서 도 1을 참조하여 충분히 설명되어졌다.
도 2에서는 클럭신호(CLK)의 천이로부터 제2 래치부(20)의 출력신호(Q, Q')가 인가될 때까지의 타임은 직접적으로 표현되지는 않았고, 상기 클럭신호(CLK)의 천이 시점으로부터 제1 래치부(10)의 출력 노드(N1, N2)의 신호 출력 시점까지의 지연시간(t1)이 나타나 있다. 상기 제2 래치부(20)의 래치 동작은 동일하므로 이하에서는 모두 상기 지연시간(t1)을 클럭신호(CLK)로부터 최종 출력(Q, Q')까지의 출력 지연시간으로 간주하여 비교 설명되어졌다.
이와 같이, 종래의 센스앰프 기반의 플립플롭은 전류 패싱부가 구비되어 클럭신호의 천이시점으로부터 최종 출력신호까지의 출력 지연시간은 줄어드는 이점이 있다.
그러나, 종래의 센스앰프 기반의 플립플롭은 상기 전류 패싱부로 인해 입력 민감도(sensitivity)가 저하되는 문제점이 있다. 즉, 입력신호의 레벨 차이가 작은 경우, 상기 센스앰프 기반의 플립플롭은 감지 및 증폭 기능을 제대로 수행하지 못하고 데이터 손실 또는 동작 오류가 발생되는 문제점이 있다.
따라서, 퍼포먼스 향상을 위해 클럭신호의 천이시점으로부터 최종 출력신호가 출력될 때까지의 딜레이 타임을 줄일 수도 있으며, 입력 민감도를 높여 데이터 손실 또는 동작 오류를 감소시킬 수 있는 개선된 센스앰프 기반의 플립플롭이 절실 히 요구된다.
따라서, 본 발명의 목적은 입력 민감도가 저하되는 문제를 해결할 수 있는 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함에 있다.
본 발명의 다른 목적은 입력 민감도를 향상시켜 데이터 손실 또는 동작 오류를 감소 또는 최소화할 수 있는 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함에 있다.
본 발명의 또 다른 목적은 클럭신호의 천이시점으로부터 최종 출력신호가 출력될 때까지의 지연 시간을 감소시킬 수 있는 센스앰프 회로, 그를 갖는 센스앰프 기반의 플립플롭 및 출력 지연 시간 감소 방법을 제공함에 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라 클럭신호에 응답하여 동작하는, 센스앰프 기반의 플립플롭은, 상기 클럭신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭신호가 제2 레벨인 경우 상기 제1 출력단으로 입력신호 쌍에 대응되는 평가신호 쌍을 출력하는 제1 래치부; 상기 제1 출력단으로부터 출력되는 상기 평가신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부; 상기 제1 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 제1 레벨에서 제2 레벨로 천이하는 경우 턴온되어 상기 제1 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부; 및 상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이 량을 갖도록 하는 제1 및 제2 클럭신호 기울기 제어부를 구비함을 특징으로 한다.
여기서, 상기 제1 레벨은 논리 로우이며, 상기 제2 레벨은 논리 하이일 수 있다.
또한, 상기 제1 래치부는, 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 제1 평가신호를 갖는 제1 노드, 및 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 제2 평가신호를 갖는 제2 노드를 구비하고, 상기 제1 노드 및 제2 노드는 상기 제1 출력단이고 상기 제1 평가신호 및 상기 제2 평가신호는 상기 평가신호 쌍일 수 있다.
또한, 상기 제1 래치부는, 전원 전압단과 상기 제1 노드 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터; 상기 전원전압단과 상기 제1 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제2 피모스 트랜지스터; 상기 제1 노드와 제3 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제1 엔모스 트랜지스터; 상기 전원전압단과 상기 제2 노드 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제3 피모스 트랜지스터; 상기 전원 전압단과 상기 제2 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제4 피모스 트랜지스터; 상기 제2 노드와 제4 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제2 엔모스 트랜지스터; 상기 제3 노드와 제5 노드 사이에 배치되고 상기 입력신호 쌍 중 하나인 제1 입력신호에 의해 제어되는 제3 엔모스 트랜지스터; 상기 제4 노드와 상기 제5 노드 사이에 배치 되고 상기 입력신호 쌍 중 다른 하나인 제2 입력신호에 의해 제어되는 제4 엔모스 트랜지스터; 및 상기 제5 노드와 접지단 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제5 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 제3 노드 및 상기 제4 노드는 상기 제1 래치부의 전류 패싱 노드 쌍일 수 있다.
또한, 상기 제1 전류 패싱부는 상기 제1 클럭신호 기울기 제어부의 출력신호에 의해 제어되는 제6 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 제2 전류 패싱부는 상기 제2 클럭신호 기울기 제어부의 출력신호에 의해 제어되는 제7 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 제1 클럭신호 기울기 제어부는, 제8 엔모스 트랜지스터는 상기 제1 입력신호에 의해 제어되고 제5 피모스 트랜지스터는 상기 제2 입력신호에 의해 제어되는 제1 트랜스미션 게이트를 구비할 수 있다.
또한, 상기 제2 클럭신호 기울기 제어부는, 제9 엔모스 트랜지스터는 상기 제2 입력신호에 의해 제어되고 제6 피모스 트랜지스터는 상기 제1 입력신호에 의해 제어되는 제2 트랜스미션 게이트를 구비할 수 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라, 클럭신호에 응답하여 동작하고, 상기 클럭신호가 논리 하이인 경우에 입력신호 쌍을 감지 및 증폭하여 그에 대응되는 출력신호 쌍을 생성하는 센스앰프 회로는, 하나는 전원전압단과 제1 노드 사이에 배치되고 다른 하나는 상기 전원전압단과 제2 노드 사이에 배치되며, 상기 클럭신호가 논리 로우인 경우 상기 제1 노드 및 상기 제2 노드가 논 리 하이로 프리챠지되도록 하는 한 쌍의 프리챠지 인에이블부; 상기 제1 노드와 상기 제2 노드 사이에 연결되어 상기 클럭신호가 논리 하이인 경우 상기 입력신호 쌍에 대응되는 출력신호 쌍을 래치하는 래치부; 상기 래치부의 전류 패싱 노드 쌍에 연결되고 상기 입력신호 쌍을 수신하는 데이터 입력 트랜지스터 쌍; 상기 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 논리 로우에서 논리 하이로 천이하는 경우 턴온되어 상기 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부; 상기 데이터 입력 트랜지스터 쌍의 공통 소스단과 접지단 사이에 배치되고, 상기 클럭신호에 의해 제어됨으로써 상기 공통 소스단의 전류를 상기 접지단으로 패싱하는 제3 전류 패싱부; 및 상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이량을 갖도록 하는 제1 및 제2 클럭 신호 기울기 제어부를 구비함을 특징으로 한다.
여기서, 상기 래치부는 상기 제1 노드를 출력단으로 하고 상기 제2 노드를 입력단으로 하는 제1 인버터와, 상기 제1 노드를 입력단으로 하고 상기 제2 노드를 출력단으로 하는 제2 인버터를 구비할 수 있다.
또한, 상기 래치부는, 상기 클럭신호가 논리 로우인 경우 논리 하이로 프리챠지되며 상기 클럭신호가 논리 하이인 경우 제1 평가신호를 갖는 상기 제1 노드와, 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며 상기 클럭신호가 논리 로우인 경우 제2 평가신호를 갖는 제2 노드를 구비하고, 상기 제1 평가신호 및 상기 제2 평가신호는 상기 입력신호 쌍에 대응되는 출력신호 쌍일 수 있다.
또한, 상기 제1 전류 패싱부는 상기 제1 클럭신호 기울기 제어부의 출력신호 에 의해 제어되는 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 제2 전류 패싱부는 상기 제2 클럭신호 기울기 제어부의 출력신호에 의해 제어되는 엔모스 트랜지스터를 구비할 수 있다.
또한, 상기 제3 전류 패싱부는 상기 클럭신호가 논리 하이인 경우에 턴온되고 상기 클럭신호가 논리 로우인 경우에 턴오프되는 엔모스 트랜지스터일 수 있다.
또한, 상기 제1 클럭 신호 기울기 제어부는, 상기 입력신호 쌍 중 하나인 제1 입력신호에 의해 제어되는 엔모스 트랜지스터와 상기 입력신호 쌍 중 다른 하나인 제2 입력신호에 의해 제어되는 피모스 트랜지스터를 포함하는 제1 트랜스미션 게이트를 구비할 수 있다.
또한, 상기 제2 클럭신호 기울기 제어부는, 상기 제2 입력신호에 의해 제어되는 엔모스 트랜지스터와 상기 제1 입력신호에 의해 제어되는 피모스 트랜지스터를 포함하는 제2 트랜스미션 게이트를 구비할 수 있다.
상기의 목적들을 달성하기 위해 본 발명의 일 양상에 따라, 클럭신호에 응답하여 동작하며, 센스앰프부 및 RS 래치부를 구비한 센스앰프 기반의 플립플롭에서 상기 클럭신호를 이용하여 상기 클럭신호의 제1 레벨에서 제2 레벨로의 천이시부터 상기 센스앰프 기반의 플립플롭의 최종 출력신호가 출력될 때까지의 시간인 출력 지연시간을 감소시키는 방법은, 상기 센스앰프부 내의 래치부와 데이터 입력 트랜지스터 쌍 사이의 두 개의 노드 각각의 전류를 접지단으로 패싱하기 위한 제1 전류 패싱부 및 제2 전류 패싱부로 인가되는 클럭신호의 딜레이량을 서로 다르게 함을 특징으로 한다.
여기서, 상기 제1 레벨은 논리 로우이고, 상기 제2 레벨은 논리 하이일 수 있다.
또한, 상기 출력 지연시간 감소 방법은 상기 데이터 입력 트랜지스터 쌍으로 인가되는 입력 데이터 쌍을 이용함으로써 상기 제1 전류 패싱부 및 상기 제2 전류 패싱부로 인가되는 클럭신호의 딜레이량을 서로 다르게 할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 따라서, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일 실시예에 따른 센스앰프 기반의 플립플롭을 보인 회로도이고, 도 4는 도 3의 센스앰프 기반의 플립플롭의 동작을 설명하기 위한 타이밍도이다.
먼저, 도 3을 참조하면, 본 발명의 일 실시예에 따라 클럭신호(CLK)에 응답하여 동작하는 센스앰프 기반의 플립플롭은, 제1 래치부(100), 제2 래치부(200), 제1 전류 패싱부(300), 제2 전류 패싱부(320), 제1 클럭신호 기울기 제어부(305) 및 제2 클럭신호 기울기 제어부(325)를 구비한다.
상기 제1 래치부(100)는 전원전압단(VDD)과 제1 노드(N11) 사이에 배치되고 상기 클럭신호(CLK)에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터(PM101), 상기 전원전압단(VDD)과 상기 제1 노드(N11) 사이에 배치되고 상기 제2 노드(N12)에 게이트 단자가 연결된 제2 피모스 트랜지스터(PM102) 및 상기 제1 노드(N11)와 제3 노드(N13) 사이에 배치되고 상기 제2 노드(N12)에 게이트 단자가 연결된 제1 엔모스 트랜지스터(NM101)를 구비한다.
또한, 상기 제1 래치부(100)는 상기 전원전압단(VDD)과 상기 제2 노드(N12) 사이에 배치되고 상기 클럭신호(CLK)에 응답하여 턴온 또는 턴오프되는 제3 피모스 트랜지스터(PM103), 상기 전원전압단(VDD)과 상기 제2 노드(N12) 사이에 배치되고 상기 제1 노드(N11)에 게이트 단자가 연결된 제4 피모스 트랜지스터(PM104) 및 상기 제2 노드(N12)와 제4 노드(N14) 사이에 배치되고 상기 제1 노드(N11)에 게이트 단자가 연결된 제2 엔모스 트랜지스터(NM102)를 구비한다.
또한, 상기 제1 래치부(100)는 상기 제3 노드(N13)와 제5 노드(N15) 사이에 배치되고 상기 입력 신호 쌍(D, /D) 중 하나인 제1 입력 신호(D)에 의해 제어되는 제3 엔모스 트랜지스터(NM103) 및 상기 제4 노드(N14)와 상기 제5 노드(N15) 사이에 배치되고 상기 입력 신호 쌍(D, /D) 중 다른 하나인 제2 입력 신호(/D)에 의해 제어되는 제4 엔모스 트랜지스터(NM104)를 구비한다.
상기 제3 노드(N13) 및 제4 노드(N14)는 상기 제1 래치부(100)의 전류 패싱 노드 쌍이다.
또한, 상기 제1 래치부(100)는 상기 제5 노드(N51)와 접지단 사이에 배치되고 상기 클럭신호(CLK)에 응답하여 턴온 또는 턴오프되는 제5 엔모스 트랜지스 터(NM105)를 구비한다.
상기 제1 래치부(100)는 상기 클럭신호(CLK)가 제1 레벨인 경우 제1 출력단(N11, N12)으로 제2 레벨의 신호를 출력하며, 상기 클럭신호(CLK)가 제2 레벨인 경우 상기 제1 출력단(N11, N12)으로 입력신호 쌍(D, /D)에 대응되는 평가신호 쌍을 출력한다. 상기 제1 출력단(N11, N12)은 상기 제1 래치부(100)의 출력단으로서, 상기 제2 래치부(200)의 입력단(R, S)에 연결되어져 있다. 즉, 상기 제1 출력단(N11, N12)은 상기 제1 래치부(100)의 출력단임과 동시에 상기 제2 래치부(200)의 입력단이다.
상기 제2 래치부(200)는 상기 제1 출력단(N11, N12)으로부터 출력되는 상기 평가 신호 쌍을 래치한 후, 제2 출력단(Q, Q')으로 출력한다.
상기 제1 레벨은 논리 로우이고, 상기 제2 레벨은 논리 하이일 수 있다. 따라서, 이하에서는 설명의 편의를 위해, 상기 제1 레벨은 논리 로우이고, 상기 제2 레벨은 논리 하이인 경우를 예를 들어 설명하도록 한다.
먼저, 상기 제1 출력단(N11, N12)은 두 개의 노드인 제1 노드(N11) 및 제2 노드(N12)로 나눠볼 수 있다.
상기 제1 노드(N11)는 상기 클럭신호(CLK)가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 상기 입력신호 쌍(D, /D)에 대응되는 평가신호 쌍 중 하나인 제1 평가신호를 갖는다.
상기 제2 노드(N12)는 상기 클럭신호(CLK)가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 상기 입력신호 쌍(D, /D)에 대응되는 평 가신호 쌍 중 다른 하나인 제2 평가신호를 갖는다.
그리고, 상기 제2 래치부(200)는 상기 제1 노드(N11) 및 제2 노드(N12)로 구성된 제1 출력단(N11, N12)에서 출력되는 평가 신호 쌍을 입력단(R, S)으로 인가받아 래치(latch)한 후, 최종 출력단인 제2 출력단(Q, Q')으로 출력한다. 상기 제2 래치부(200)는 RS 래치, SR 래치 또는 RS 플립플롭 등으로도 불리는 것으로서, 그 동작의 일례는 이하와 같다.
만약, 상기 제1 출력단(N11, N12)에서 출력되는 평가신호 쌍의 논리 셋(set)이 하이/로우 또는 로우/하이이면, 상기 제2 래치부(200)는 상기 제1 출력단(N11, N12)에서 출력되는 평가신호 쌍에 대응되는 출력신호를 제2 출력단(Q, Q')으로 출력한다. 그리고, 상기 출력신호(R, S)의 논리 셋이 로우/로우인 경우는 정의되지 않는다. 그리고, 상기 출력 신호(R, S)의 논리 셋이 하이/하이인 경우는 프리챠지 상태이다.
상기 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)는 상기 제1 래치부(100)의 전류 패싱 노드 쌍(N13, N14)과 접지단 사이에 연결되고 상기 클럭신호(CLK)가 논리 로우에서 논리 하이로 천이하는 경우 턴온됨으로써 상기 제1 래치부(100)의 전류 패싱 노드 쌍(N13, N14)의 전류를 상기 접지단으로 패싱한다.
즉, 상기 제1 전류 패싱부(300)는 상기 전류 패싱 노드 쌍 중 하나인 제3 노드(N13)과 접지단 사이에 연결되어, 상기 제1 클럭신호 기울기 제어부(305)의 출력신호(CLK1)에 의해 제어되는 제6 엔모스 트랜지스터(NM106)를 구비한다.
그리고, 상기 제2 전류 패싱부(300)는 상기 전류 패싱 노드 쌍 중 다른 하나 인 제4 노드(N14)와 접지단 사이에 연결되어, 상기 제2 클럭신호 기울기 제어부(325)의 출력신호(CLK2)에 의해 제어되는 제7 엔모스 트랜지스터(NM107)를 구비한다.
상기 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)는 상기 클럭신호가 논리 하이로 천이하는 경우, 상기 전류 패싱 노드 쌍(13, 14)에서 접지단으로 전류가 흐르게 되고 상기 전류 패싱 노드 쌍(13, 14)의 전압 드롭이 빨라지게 되므로 결과적으로 상기 제1 래치부(100)의 센싱 동작을 더 빠르게 한다.
그리하여, 상기 센스앰프 기반의 플립플롭은 상기 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)를 구비함으로써, 클럭신호(CLK)가 논리 로우에서 논리 하이로 천이한 시점부터 제2 출력단(Q, /Q)에서 평가신호 쌍이 출력되는 시점까지의 출력 지연시간을 줄일 수 있게 된다.
상기 제1 클럭신호 기울기 제어부(305)는, 상기 클럭신호(CLK)를 수신한 후 상기 제1 전류 패싱부(300)를 구성하는 제6 엔모스 트랜지스터(NM106)의 게이트 단자로 인가되는 출력신호(CLK1)를 생성한다.
그리고, 상기 제2 클럭신호 기울기 제어부(325)는, 상기 클럭신호(CLK)를 수신한 후 상기 제2 전류 패싱부(320)를 구성하는 제7 엔모스 트랜지스터(NM107)의 게이트 단자로 인가되는 출력신호(CLK2)를 생성한다.
상기 출력신호(CLK1)과 상기 출력신호(CLK2)는 그 딜레이량을 달리한다. 즉, 상기 클럭신호(CLK)가 논리 하이로 천이하는 경우, 상기 클럭신호(CLK)로부터 생성되는 상기 출력신호(CLK1)과 상기 출력신호(CLK2)가 논리 하이로 되는 시점이 서로 다르게 된다. 예를 들어, 제1 입력신호(D)가 제2 입력신호(/D)보다 레벨이 높고 상기 출력신호(CLK1)가 상기 출력신호(CLK2)보다 더 빨리 논리 하이로 천이하는 경우, 제3 노드(N13)의 전류가 접지단으로 패싱되는 시점이 제3 노드(N14)의 그것보다 더 빠르므로 상기 제1 래치부(100)의 센싱 동작이 더 빨라지게 된다. 따라서, 상기 클럭신호(CLK)의 천이시점으로부터 최종 출력신호(Q, /Q)가 출력될 때까지의 출력 지연시간이 줄어들게 되므로 센스앰프 기반의 플립플롭의 퍼포먼스가 향상되는 효과가 있다.
상기 제1 클럭신호 기울기 제어부(305) 및 제2 클럭신호 기울기 제어부(325)에 관하여는 도 5 및 도 6을 참조하여 보다 상세히 설명하도록 한다.
다음으로, 도 4를 참조하면, 클럭신호(CLK)의 천이에 따라 변화하는 제1 내지 제4 노드(N11 ~ N14)의 레벨 변화가 잘 도시되어 있다.
도 3과 함께 도 4를 함께 참조하면, 입력신호 쌍(D, /D)이 인가되고 상기 클럭신호(CLK)가 논리 로우를 유지하면, 제1 노드(N11) 및 제2 노드(N12)는 논리 하이를 유지한다. 이 경우에는 상기 입력신호 쌍(D, /D)의 레벨에 무관하다. 즉, 상기 입력신호 쌍(D, /D) 중 제1 입력신호(D)의 레벨이 제2 입력신호(/D)의 레벨보다 높든 낮든 상관없이 상기 제1 노드(N11) 및 제2 노드(N12)는 논리 하이를 유지한다. 이 상태는 앞서 설명된 바와 같이 상기 센스앰프 기반의 플립플롭의 프리챠지 상태이다.
만약 상기 클럭신호(CLK)가 논리 로우에서 논리 하이로 천이하면, 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)가 턴온되어 제3 노드(N13) 및 제4 노드(N14) 의 전류가 접지단으로 패싱된다. 여기서, 앞서 설명된 바와 같이 제1 클럭신호 기울기 제어부(305)의 출력신호(CLK1)와 제2 클럭신호 기울기 제어부(325)의 출력신호(CLK2)의 딜레이량이 다르므로(도 4에 도시된 바와 같이 상기 출력신호(CLK1)의 딜레이량은 t12이고 상기 출력신호(CLK2)의 딜레이량은 t13으로서, 상기 출력신호(CLK1)의 딜레이량(t12)이 상기 출력신호(CLK2)의 딜레이량(t13)보다 작다.), 상기 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)의 턴온 시점은 다르다. 그리고, 상기 제1 입력신호(D)의 레벨이 제2 입력신호(/D)의 레벨보다 높다면, 제3 엔모스 트랜지스터(NM103)는 제4 엔모스 트랜지스터(NM104)보다 강하게 턴온되므로 상기 제1 래치부(100)는 감지 및 증폭 동작을 연속적으로 빠르게 수행한다.
만약, 종래와 같이, 상기 제1 클럭신호 기울기 제어부(305) 및 제2 클럭신호 기울기 제어부(325)가 구비되지 않은 경우에는 상기 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)의 턴온 시점이 대체로 동일하므로, 본 발명의 경우보다 감지 및 증폭 동작이 느려질 뿐 아니라, 입력 민감도도 저하되게 된다. 도 4에서 t1이 종래의 센스앰프 기반의 플립플롭에서의 지연시간이고, t11이 본 발명에 따른 센스앰프 기반의 플립플롭에서의 지연시간이다. 상기 지연시간은 클럭신호(CLK)의 천이시점으로부터 입력신호 쌍(D, /D)에 대응되는 평가신호가 출력되는 시점까지의 시간을 의미한다. 실제로는 상기 클럭신호(CLK)의 천이시점으로부터 입력신호 쌍(D, /D)에 대응되는 평가신호가 최종 출력단(Q, /Q)으로 출력되는 시점까지의 시간을 의미하지만, 여기서는 편의상 제1 래치부(100)의 출력단(N11, N12)에서 출력되는 시점까지의 시간으로 간주하여 비교하였다.
도 5는 도 3에서의 제1 클럭신호 기울기 제어부(305)의 일례를 보인 회로도이고, 도 6은 도 3에서의 제1 클럭신호 기울기 제어부(325)의 일례를 보인 회로도이다.
먼저, 도 5를 참조하면, 상기 제1 클럭신호 기울기 제어부(305)는 제1 트랜스미션 게이트(TG1)를 구비한다. 상기 제1 트랜스미션 게이트(TG1)는 제1 입력신호(D)에 의해 제어되는 제8 엔모스 트랜지스터(NM108) 및 제2 입력신호(/D)에 의해 제어되는 제5 피모스 트랜지스터(PM105)를 구비한다. 그리하여, 상기 제1 클럭신호 기울기 제어부(305)는 상기 제1 입력신호(D) 및 제2 입력신호(/D)의 레벨에 따라서 턴온되는 정도를 달리한다. 즉, RC 딜레이 측면에서 살펴보면, 상기 제1 클럭신호 기울기 제어부(305)는 저항 성분을 제공하고, 제1 전류 패싱부(300)를 구성하는 제6 엔모스 트랜지스터(NM106)는 커패시턴스 성분을 제공하므로, 출력신호(CLK1)는 소정의 RC 딜레이를 갖게 된다.
상기 제1 트랜스미션 게이트(TG1)를 구성하는 제8 엔모스 트랜지스터(NM108) 및 제5 피모스 트랜지스터(PM105)는 낮은 문턱전압(threshold voltage)을 갖는 것이 바람직하다.
다음으로, 도 6을 참조하면, 상기 제2 클럭신호 기울기 제어부(325)는 제2 트랜스미션 게이트(TG2)를 구비한다. 상기 제2 트랜스미션 게이트(TG2)는 제2 입력신호(/D)에 의해 제어되는 제9 엔모스 트랜지스터(NM109) 및 제1 입력신호(D)에 의해 제어되는 제6 피모스 트랜지스터(PM106)를 구비한다. 마찬가지로, 상기 제2 클럭신호 기울기 제어부(325)는 상기 제1 입력신호(D) 및 제2 입력신호(/D)의 레벨에 따라서 턴온되는 정도를 달리하고, RC 딜레이 측면에서는 상기 제2 클럭신호 기울기 제어부(325)는 저항 성분을 제공하고, 제2 전류 패싱부(320)를 구성하는 제7 엔모스 트랜지스터(NM107)는 커패시턴스 성분을 제공하므로, 출력신호(CLK2)는 소정의 RC 딜레이를 갖게 된다. 상기 제2 트랜스미션 게이트(TG2)를 구성하는 제9 엔모스 트랜지스터(NM109) 및 제6 피모스 트랜지스터(PM106)는 낮은 문턱전압(threshold voltage)을 갖는 것이 바람직하다.
도 5 및 도 6을 함께 참조하면, 상기 제1 입력신호(D)의 레벨이 상기 제2 입력신호(/D)의 레벨보다 높은 경우에는 상기 제1 클럭신호 기울기 제어부(305)의 저항 성분이 상기 제2 클럭신호 기울기 제어부(325)의 저항 성분보다 작게 된다. 따라서, 제6 엔모스 트랜지스터(NM106)와 제7 엔모스 트랜지스터(NM107)의 사이즈가 동일한 경우에는 RC 딜레이는 상기 제1 클럭신호 기울기 제어부(305) 측에서 더 적게 생긴다. 이는 도 4에서 출력신호(CLK1)의 t12와 출력신호(CLK2)의 t13을 비교하면 잘 알 수 있다.
이와는 반대로, 상기 제1 입력신호(D)의 레벨이 상기 제2 입력신호(/D)의 레벨보다 낮은 경우에는 상기 제2 클럭신호 기울기 제어부(325)의 저항 성분이 상기 제1 클럭신호 기울기 제어부(305)의 저항 성분보다 작게 된다. 따라서, RC 딜레이는 상기 제2 클럭신호 기울기 제어부(325) 측에서 더 적게 생긴다. 이는 도 4에서 출력신호(CLK11)의 t22와 출력신호(CLK2)의 t23을 비교하면 잘 알 수 있다.
그리하여, 상기 클럭신호(CLK)에서부터 최종 출력(Q, /Q)까지의 출력 지연시간을 줄일 수 있으며, 상기 제1 클럭신호 기울기 제어부(305)와 상기 제2 클럭신호 기울기 제어부(325)의 딜레이량을 다르게 함으로써, 입력 민감도(sensitivity)도 개선할 수 있다. 즉, 종래에는 동일한 시점에서 제3 노드(도 3의 N13) 및 제4 노드(도 3의 N14)의 전류가 접지단으로 흐름으로 인해 입력 민감도가 저하되어 입력신호 쌍간의 레벨 차이가 작은 경우에는 동작 오류가 빈번하게 발생하였지만, 본 발명에 따른 센스앰프 기반의 플립플롭에서는 딜레이량을 다르게 함으로써 입력 민감도가 개선되는 이점이 있다.
일반적으로, 센스앰프 기반의 플립플롭에 있어서의 설계 이슈(isue)는 여러 가지가 있지만, 그 중에서도 가장 중요한 것은 클럭신호(CLK)로부터 최종 출력(Q, /Q)까지의 출력 지연시간 감소 및 입력 민감도(sensitivity)의 개선이다.
상술한 바와 같이, 본 발명에 따른 센스앰프 기반의 플립플롭은 전자인 클럭신호(CLK)에서부터 최종 출력(Q, /Q)까지의 출력 지연시간을 감소시킴으로써 퍼포먼스를 향상시킬 뿐 아니라, 후자인 입력 민감도도 개선시키는 효과를 갖는다.
도 7 및 도 8은 그러한 센스앰프 기반의 플립플롭에 있어서의 중요한 두가지 설계 이슈에 대해 종래의 경우와 본 발명의 경우를 비교한 그래프로서, 도 7은 클럭신호로부터 최종 출력까지의 출력 지연시간을 보인 그래프이고, 도 8은 입력신호의 레벨에 따른 에러율(error rate)을 보인 그래프이다.
먼저, 도 7을 참조하면, 종래의 클럭신호(CLK)로부터 최종 출력(Q, Q')까지의 출력 지연시간을 보인 그래프는 g1, g2, g3이고, 본 발명의 클럭신호(CLK)로부터 최종 출력(Q, Q')까지의 출력 지연시간은 g10이다. X축은 PVT 베리에이션(variation)을 나타내고 있고, Y축은 PVT 베리에이션에 따른 클럭신호(CLK)로부 터 최종 출력(Q, Q')까지의 출력 지연시간(Clk to Q delay)을 ps(pico second) 단위로 나타내고 있다.
종래의 경우, g1, g2, g3의 차이는 전류 패싱부(도 1의 30, 32)의 엔모스 트랜지스터의 드라이빙 능력에 따른 것으로서, g1에서 g3로 갈수록 상기 엔모스 트랜지스터의 드라이빙 능력이 좋다. 예를 들면, 도 1에서, 전류 패싱부(도 1의 30)가 엔모스 트랜지스터(NM11)만을 갖는 경우에는 g3일 수 있고, 상기 전류 패싱부(도 1의 30)가 엔모스 트랜지스터들(NM11, NM12)을 구비한 경우에는 g2일 수 있으며, 상기 전류 패싱부(도 1의 30)가 엔모스 트랜지스터들(NM11, NM12, NM13)을 구비한 경우에는 g1일 수 있다.
본 발명의 경우, 종래의 경우보다 출력 지연시간(Clk to Q delay)이 더 큰 구간도 존재하기는 하지만, 대체적으로 종래의 경우보다 출력 지연시간(Clk to Q delay)이 더 작다. 따라서, 센스앰프 기반의 플립플롭의 퍼포먼스도 더 좋아지게 된다.
다음으로 도 8을 참조하면, 종래의 입력신호에 따른 에러율을 나타내는 그래프는 g4, g5, g6이고, 본 발명의 입력신호에 따른 에러율을 나타내는 그래프는 g20이다.
도 8에서 보여지는 바와 같이, 본 발명에 따른 센스앰프 기반의 플립플롭의 입력신호에 따른 에러율이 종래의 경우보다 낮음을 알 수 있다. 특히 나쁜 입력신호 조건(즉, 입력신호 쌍 간의 레벨 차이가 낮은 경우를 말함)에서는 두드러진다.
종래의 입력신호에 따른 에러율을 타나내는 그래프인 g4, g5, g6의 구별은 앞서 도 7에서와 유사하게 전류 패싱부(도 1의 30, 32)의 엔모스 트랜지스터의 드라이빙 능력에 따른 것이다.
이와 같이, 본 발명에 따른 센스앰프 기반의 플립플롭은 에러율이 종래보다 개선됨으로써 입력 민감도가 개선된다.
본 발명에 따른 센스앰프 기반의 플립플롭은 상기 실시예로써 설명되어지고, 이하에서는 상기 센스앰프 기반의 플립플롭을 구성하는 센스앰프 회로에 관하여 설명한다.
도 3을 참조하면, 센스앰프 기반의 플립플롭을 구성하는 제1 래치부(100)는 전류 감지형 센스앰프로 볼 수 있다. 따라서, 클럭신호(CLK)에 응답하여 동작하고, 상기 클럭신호(CLK)가 논리 하이인 경우에 입력신호 쌍(D, /D)을 감지 및 증폭하여 그에 대응되는 출력신호 쌍을 생성하는 상기 센스앰프 회로는, 한 쌍의 프리챠지 인에이블부(PM101, PM103), 래치부(PM102, NM101, PM104, NM102), 데이터 입력 트랜지스터 쌍(NM103, NM104), 제1 내지 제3 전류 패싱부(NM106, NM107, NM105), 제1 및 제2 클럭신호 기울기 제어부(305, 325)를 구비한다.
상기 한 쌍의 프리챠지 인에이블부(PM101, PM103) 중 하나는 전원전압단(VDD)과 제1 노드(N11) 사이에 배치되고 다른 하나는 상기 전원전압단과 제2 노드(N12) 사이에 배치된다. 그리고, 상기 한 쌍의 프리챠지 인에이블부((PM101, PM103)는 상기 클럭신호(CLK)가 논리 로우인 경우 상기 제1 노드(N11) 및 상기 제2 노드(N12)가 논리 하이로 프리챠지되도록 한다.
상기 래치부(PM102, NM101, PM104, NM102)는 상기 제1 노드(N11)와 상기 제2 노드(N12) 사이에 연결되어 상기 클럭신호(CLK)가 논리 하이인 경우 상기 입력신호 쌍(D, /D)에 대응되는 출력신호 쌍을 래치한다. 상기 래치부(PM102, NM101, PM104, NM102)는 상기 제1 노드(N11)를 출력단으로 하고 상기 제2 노드(N12)를 입력단으로 하는 제1 인버터(PM102, NM101)와, 상기 제1 노드(N11)를 입력단으로 하고 상기 제2 노드(N12)를 출력단으로 하는 제2 인버터(PM104, NM102)를 구비한다. 상기 래치부(PM102, NM101, PM104, NM102)는 상기 클럭신호(CLK)가 논리 로우인 경우 논리 하이로 프리챠지되며 상기 클럭신호(CLK)가 논리 하이인 경우 제1 평가신호를 갖는 상기 제1 노드(N11)를 갖는다. 또한, 상기 래치부(PM102, NM101, PM104, NM102)는 상기 클럭신호(CLK)가 논리 로우인 경우 논리 하이로 되며 상기 클럭신호(CLK)가 논리 로우인 경우 제2 평가신호를 갖는 제2 노드(N12)를 갖는다. 여기서, 상기 제1 평가신호 및 상기 제2 평가신호는 상기 입력신호 쌍(D, /D)에 대응되는 출력 신호 쌍이다.
상기 데이터 입력 트랜지스터 쌍(NM103, NM104)은 상기 래치부(PM102, NM101, PM104, NM102)의 전류 패싱 노드 쌍(N13, N14)에 연결되고 상기 입력신호 쌍(D, /D)을 수신한다.
상기 제1 및 제2 전류 패싱부(300, 320)는 상기 래치부(PM102, NM101, PM104, NM102)의 전류 패싱 노드 쌍(N13, N14)과 접지단 사이에 연결된다. 그리고, 상기 제1 전류 패싱부(300)는 제1 클럭신호 기울기 제어부(305)의 출력신호(CLK1)에 의해 제어되는 엔모스 트랜지스터(NM106)를 구비하고, 상기 제2 전류 패싱부(320)는 제2 클럭신호 기울기 제어부(325)의 출력신호(CLK2)에 의해 제어되는 엔 모스 트랜지스터(NM107)를 구비한다. 그리하여, 상기 클럭신호(CLK)가 논리 로우에서 논리 하이로 천이하는 경우에 턴온되어 상기 전류 패싱 노드 쌍(N13, N14)의 전류를 상기 접지단으로 패싱한다.
상기 제3 전류 패싱부(NM105)는 상기 데이터 입력 트랜지스터 쌍(NM103, NM104)의 공통 소스단(N15)과 접지단 사이에 배치되고, 상기 클럭신호(CLK)에 의해 제어됨으로써 상기 공통 소스단(N15)의 전류를 상기 접지단으로 패싱한다. 예를 들면, 상기 제3 전류 패싱부(NM105)는 상기 클럭신호(CLK)가 논리 하이인 경우에 턴온되고 상기 클럭신호(CLK)가 논리 로우인 경우에 턴오프되는 엔모스 트랜지스터(NM105)일 수 있다.
상기 제1 클럭신호 기울기 제어부(305)는 제1 트랜스미션 게이트(TG1)를 구비한다. 상기 제1 트랜스미션 게이트(TG1)는 상기 입력신호 쌍(D, /D) 중 하나인 제1 입력신호(D)를 게이트 단자로 인가받아 제어되는 엔모스 트랜지스터(NM108)와, 상기 입력신호 쌍(D, /D) 중 다른 하나인 제2 입력신호(/D)를 게이트 단자로 인가받아 제어되는 피모스 트랜지스터(PM105)를 구비한다.
그리하여, 상기 제1 클럭신호 기울기 제어부(305)는 클럭신호(CLK)가 소정의 딜레이를 갖도록 한다. 따라서, 상기 제1 전류 패싱부(300)로 인가되는 신호(CLK2)는 클럭신호(CLK)가 소정의 크기만큼 딜레이된 신호이다.
상기 제2 클럭신호 기울기 제어부(325)는 제2 트랜스미션 게이트(TG2)를 구비한다. 상기 제2 트랜스미션 게이트(TG2)는 상기 입력신호 쌍(D, /D) 중 하나인 제2 입력신호(/D)를 게이트 단자로 인가받아 제어되는 엔모스 트랜지스터(NM109) 와, 상기 입력신호 쌍(D, /D) 중 다른 하나인 제1 입력신호(D)를 게이트 단자로 인가받아 제어되는 피모스 트랜지스터(PM106)를 구비한다.
그리하여, 상기 제2 클럭신호 기울기 제어부(325)는 클럭신호(CLK)가 상기 신호(CLK2)와 상기 클럭신호(CLK) 간의 딜레이량과는 다른 소정의 딜레이를 갖도록 한다.
그 밖의 상기 센스앰프 회로의 동작은, 앞서 센스앰프 기반의 플립플롭에서 충분히 설명되어졌으므로 중복 설명은 생략한다.
이와 같이, 상기 센스앰프 회로는 대체적으로 종래의 경우보다 출력 지연시간(Clk to Q delay)이 더 작으므로 퍼포먼스도 더 좋아지고, 에러율이 종래보다 개선됨으로써 입력 민감도가 개선된다. 이는 도 7 및 도 8을 참조하여 앞서 센스앰프 기반의 플립플롭의 설명시 이미 설명되어졌으므로 중복 설명은 생략한다.
이하에서는 본 발명의 일 실시예에 따른 센스앰프 기반의 플립플롭의 최종 출력 신호가 출력될 때까지의 시간인 출력 지연시간을 감소시키는 방법에 대해서 도 3 내지 도 8을 참조하여 설명한다.
클럭신호(CLK)에 응답하여 동작하며, 센스앰프부(100) 및 RS 래치부(200)를 구비한 센스앰프 기반의 플립플롭에서 상기 클럭신호(CLK)를 이용하여 상기 클럭신호가 제1 레벨에서 제2 레벨로의 천이시부터 상기 센스앰프 기반의 플립플롭의 최종 출력 신호(Q, Q')가 출력될 때까지의 시간인 출력 지연시간(Clk to Q delay)을 감소시키는 방법은, 상기 센스앰프부(100) 내의 래치부(PM102, NM101, PM103, NM102)와 데이터 입력 트랜지스터 쌍(NM103, NM104) 사이의 두 개의 노드(N13, N14) 각각의 전류를 접지단으로 패싱하기 위한 제1 전류 패싱부(300) 및 제2 전류 패싱부(320)로 인가되는 클럭신호(CLK)의 딜레이량을 서로 다르게 하는 것에 특징이 있다.
상기 출력 지연시간을 감소시키는 방법은, 입력 데이터 쌍을 이용함으로써 상기 제1 전류 패싱부(300) 및 상기 제2 전류 패싱부(320)로 인가되는 클럭신호(CLK)의 딜레이량을 서로 다르게 한다. 그리고, 상기 제1 레벨은 논리 로우이고 상기 제2 레벨은 논리 하이일 수 있다.
상기 출력 지연시간을 감소시키는 방법에 대한 예는, 앞서 센스앰프 기반의 플립플롭 및 센스앰프 회로의 설명에서 충분히 설명되어졌으므로 중복 설명은 생략한다.
본 발명에 따른 센스앰프 회로, 그를 갖는 센스앰프 기반의 플립플롭 및 출력 지연시간 감소 방법은 상기 실시예들에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 센스앰프 회로 및 그를 갖는 센스앰프 기반의 플립플롭을 제공함으로써, 입력 민감도가 저하되는 문제를 해결하는 효과를 갖는다. 그리하여, 본 발명은 입력 민감도를 향상시켜 데이터 손실 또는 동작 오류를 감소 또는 최소화할 수 있다.
또한, 본 발명은 센스앰프 회로, 그를 갖는 센스앰프 기반의 플립플롭 및 그의 출력 지연시간 감소 방법을 제공함으로써, 클럭신호의 천이시점으로부터 최종 출력신호가 출력될 때까지의 출력 지연시간을 감소시키는 효과를 갖는다.

Claims (20)

  1. 클럭신호에 응답하여 동작하는, 센스앰프 기반의 플립플롭에 있어서:
    상기 클럭신호가 제1 레벨인 경우 제1 출력단으로 제2 레벨의 신호를 출력하며, 상기 클럭신호가 제2 레벨인 경우 상기 제1 출력단으로 입력신호 쌍에 대응되는 평가신호 쌍을 출력하는 제1 래치부;
    상기 제1 출력단으로부터 출력되는 상기 평가신호 쌍을 래치한 후, 제2 출력단으로 출력하는 제2 래치부;
    상기 제1 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 제1 레벨에서 제2 레벨로 천이하는 경우 턴온되어 상기 제1 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부; 및
    상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이량을 갖도록 하는 제1 및 제2 클럭신호 기울기 제어부를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
  2. 제1 항에 있어서,
    상기 제1 레벨은 논리 로우이며, 상기 제2 레벨은 논리 하이인 것을 특징으로 하는 센스앰프 기반의 플립플롭.
  3. 제2항에 있어서, 상기 제1 래치부는,
    상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 제1 평가신호를 갖는 제1 노드, 및 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 하이인 경우 제2 평가신호를 갖는 제2 노드를 구비하고, 상기 제1 노드 및 제2 노드는 상기 제1 출력단이고 상기 제1 평가신호 및 상기 제2 평가신호는 상기 평가신호 쌍임을 특징으로 하는 센스앰프 기반의 플립플롭.
  4. 제3항에 있어서, 상기 제1 래치부는,
    전원전압단과 상기 제1 노드 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제1 피모스 트랜지스터;
    상기 전원전압단과 상기 제1 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제2 피모스 트랜지스터;
    상기 제1 노드와 제3 노드 사이에 배치되고 상기 제2 노드에 게이트 단자가 연결된 제1 엔모스 트랜지스터;
    상기 전원전압단과 상기 제2 노드 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제3피모스 트랜지스터;
    상기 전원전압단과 상기 제2 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제4 피모스 트랜지스터;
    상기 제2 노드와 제4 노드 사이에 배치되고 상기 제1 노드에 게이트 단자가 연결된 제2 엔모스 트랜지스터;
    상기 제3 노드와 제5 노드 사이에 배치되고 상기 입력신호 쌍 중 하나인 제1 입력신호에 의해 제어되는 제3 엔모스 트랜지스터;
    상기 제4 노드와 상기 제5 노드 사이에 배치되고 상기 입력신호 쌍 중 다른 하나인 제2 입력 신호에 의해 제어되는 제4 엔모스 트랜지스터; 및
    상기 제5 노드와 접지단 사이에 배치되고 상기 클럭신호에 응답하여 턴온 또는 턴오프되는 제5 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
  5. 제4항에 있어서,
    상기 제3 노드 및 상기 제4 노드는 상기 제1 래치부의 전류 패싱 노드 쌍임을 특징으로 하는 센스앰프 기반의 플립플롭.
  6. 제5항에 있어서,
    상기 제1 전류 패싱부는 상기 제1 클럭신호 기울기 제어부의 출력신호에 의해 제어되는 제6 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 기반의 플 립플롭.
  7. 제6항에 있어서,
    상기 제2 전류 패싱부는 상기 제2 클럭신호 기울기 제어부의 출력신호에 의해 제어되는 제7 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
  8. 제6항에 있어서,
    상기 제1 클럭신호 기울기 제어부는, 제8 엔모스 트랜지스터는 상기 제1 입력신호에 의해 제어되고 제5 피모스 트랜지스터는 상기 제2 입력 신호에 의해 제어되는 제1 트랜스미션 게이트를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
  9. 제7항에 있어서,
    상기 제2 클럭신호 기울기 제어부는, 제9 엔모스 트랜지스터는 상기 제2 입력 신호에 의해 제어되고 제6 피모스 트랜지스터는 상기 제1 입력 신호에 의해 제어되는 제2 트랜스미션 게이트를 구비함을 특징으로 하는 센스앰프 기반의 플립플롭.
  10. 클럭신호에 응답하여 동작하고, 상기 클럭신호가 논리 하이인 경우에 입력신호 쌍을 감지 및 증폭하여 그에 대응되는 출력신호 쌍을 생성하는 센스앰프 회로에 있어서:
    하나는 전원전압단과 제1 노드 사이에 배치되고 다른 하나는 상기 전원전압단과 제2 노드 사이에 배치되며, 상기 클럭신호가 논리 로우인 경우 상기 제1 노드 및 상기 제2 노드가 논리 하이로 프리챠지되도록 하는 한 쌍의 프리챠지 인에이블부;
    상기 제1 노드와 상기 제2 노드 사이에 연결되어 상기 클럭신호가 논리 하이인 경우 상기 입력신호 쌍에 대응되는 출력신호 쌍을 래치하는 래치부;
    상기 래치부의 전류 패싱 노드 쌍에 연결되고 상기 입력신호 쌍을 수신하는 데이터 입력 트랜지스터 쌍;
    상기 래치부의 전류 패싱 노드 쌍과 접지단 사이에 연결되고, 상기 클럭신호가 논리 로우에서 논리 하이로 천이하는 경우 턴온되어 상기 래치부의 전류 패싱 노드 쌍의 전류를 상기 접지단으로 패싱하는 제1 및 제2 전류 패싱부;
    상기 데이터 입력 트랜지스터 쌍의 공통 소스단과 접지단 사이에 배치되고, 상기 클럭신호에 의해 제어됨으로써 상기 공통 소스단의 전류를 상기 접지단으로 패싱하는 제3 전류 패싱부; 및
    상기 제1 및 제2 전류 패싱부로 인가되는 클럭신호가 서로 다른 딜레이량을 갖도록 하는 제1 및 제2 클럭신호 기울기 제어부를 구비함을 특징으로 하는 센스앰프 회로.
  11. 제10항에 있어서,
    상기 래치부는 상기 제1 노드를 출력단으로 하고 상기 제2 노드를 입력단으로 하는 제1 인버터와, 상기 제1 노드를 입력단으로 하고 상기 제2 노드를 출력단으로 하는 제2 인버터를 구비함을 특징으로 하는 센스앰프 회로.
  12. 제11항에 있어서,
    상기 래치부는, 상기 클럭신호가 논리 로우인 경우 논리 하이로 프리챠지되며, 상기 클럭신호가 논리 하이인 경우 제1 평가신호를 갖는 상기 제1 노드와, 상기 클럭신호가 논리 로우인 경우 논리 하이로 되며, 상기 클럭신호가 논리 로우인 경우 제2 평가신호를 갖는 제2 노드를 구비하고,
    상기 제1 평가신호 및 상기 제2 평가신호는 상기 입력신호 쌍에 대응되는 출력신호 쌍임을 특징으로 하는 센스앰프 회로.
  13. 제12항에 있어서,
    상기 제1 전류 패싱부는 상기 제1 클럭신호 기울기 제어부의 출력 신호에 의해 제어되는 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 회로.
  14. 제13항에 있어서,
    상기 제2 전류 패싱부는 상기 제2 클럭신호 기울기 제어부의 출력신호에 의해 제어되는 엔모스 트랜지스터를 구비함을 특징으로 하는 센스앰프 회로.
  15. 제14항에 있어서,
    상기 제3 전류 패싱부는 상기 클럭신호가 논리 하이인 경우에 턴온되고 상기 클럭신호가 논리 로우인 경우에 턴오프되는 엔모스 트랜지스터임을 특징으로 하는 센스앰프 회로.
  16. 제15항에 있어서,
    상기 제1 클럭신호 기울기 제어부는, 상기 입력신호 쌍 중 하나인 제1 입력신호에 의해 제어되는 엔모스 트랜지스터와 상기 입력신호 쌍 중 다른 하나인 제2 입력신호에 의해 제어되는 피모스 트랜지스터를 포함하는 제1 트랜스미션 게이트를 구비함을 특징으로 하는 센스앰프 회로.
  17. 제16항에 있어서,
    상기 제2 클럭신호 기울기 제어부는, 상기 제2 입력신호에 의해 제어되는 엔모스 트랜지스터와 상기 제1 입력신호에 의해 제어되는 피모스 트랜지스터를 포함하는 제2 트랜스미션 게이트를 구비함을 특징으로 하는 센스앰프 회로.
  18. 클럭신호에 응답하여 동작하며, 센스앰프부 및 RS 래치부를 구비한 센스앰프 기반의 플립플롭에서 상기 클럭신호를 이용하여 상기 클럭신호의 제1 레벨에서 제2 레벨로의 천이시부터 상기 센스앰프 기반의 플립플롭의 최종 출력신호가 출력될 때까지의 시간인 출력 지연시간을 감소시키는 방법에 있어서:
    상기 센스앰프부 내의 래치부와 데이터 입력 트랜지스터 쌍 사이의 두 개의 노드 각각의 전류를 접지단으로 패싱하기 위한 제1 전류 패싱부 및 제2 전류 패싱부로 인가되는 클럭 신호의 딜레이량을 서로 다르게 함을 특징으로 하는 출력 지연시간을 감소시키는 방법.
  19. 제18항에 있어서,
    상기 제1 레벨은 논리 로우이고, 상기 제2 레벨은 논리 하이임을 특징으로 하는 출력 지연시간을 감소시키는 방법.
  20. 제19항에 있어서,
    상기 데이터 입력 트랜지스터 쌍으로 인가되는 입력 데이터 쌍을 이용함으로써 상기 제1 전류 패싱부 및 상기 제2 전류 패싱부로 인가되는 클럭신호의 딜레이량을 서로 다르게 함을 특징으로 하는 출력 지연시간을 감소시키는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2869467B1 (en) 2013-11-01 2020-08-05 Nxp B.V. Latch circuit
US9548089B2 (en) 2015-04-01 2017-01-17 Qualcomm Incorporated Pipelining an asynchronous memory reusing a sense amp and an output latch
CN108564978B (zh) * 2018-04-20 2021-09-24 电子科技大学 一种具有冗余结构的读电路
CN112187217A (zh) * 2019-07-02 2021-01-05 无锡有容微电子有限公司 一种d触发器、非线性相位检测器和数据恢复电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156603A (ja) 1999-11-30 2001-06-08 Matsushita Electric Ind Co Ltd コンパレータ回路
KR20020019626A (ko) * 2000-08-05 2002-03-13 박종섭 적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭
KR20040006547A (ko) * 2002-07-12 2004-01-24 삼성전자주식회사 고속 동작을 위한 플립플롭
KR20060022177A (ko) * 2004-09-06 2006-03-09 삼성전기주식회사 드라이브 집적회로에 있어서 슬루 레이트의 조정이 가능한버퍼

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748020A (en) * 1996-02-02 1998-05-05 Lsi Logic Corporation High speed capture latch
US6188260B1 (en) * 1999-01-22 2001-02-13 Agilent Technologies Master-slave flip-flop and method
US6747485B1 (en) * 2000-06-28 2004-06-08 Sun Microsystems, Inc. Sense amplifier type input receiver with improved clk to Q
KR100397890B1 (ko) * 2001-07-04 2003-09-19 삼성전자주식회사 펄스 신호를 발생시키는 고속 입력 리시버

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156603A (ja) 1999-11-30 2001-06-08 Matsushita Electric Ind Co Ltd コンパレータ回路
KR20020019626A (ko) * 2000-08-05 2002-03-13 박종섭 적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭
KR20040006547A (ko) * 2002-07-12 2004-01-24 삼성전자주식회사 고속 동작을 위한 플립플롭
KR20060022177A (ko) * 2004-09-06 2006-03-09 삼성전기주식회사 드라이브 집적회로에 있어서 슬루 레이트의 조정이 가능한버퍼

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