JP4602008B2 - Ｃｍｏｓ出力バッファ回路 - Google Patents

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Description

本発明はＣＭＯＳ出力バッファ回路に関する。より詳しくは、電源電圧の変化に関らず一定の出力電流を提供して電源を安定させるＣＭＯＳ出力バッファ回路に関する。
一般に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）出力バッファ回路はＰＭＯＳトランジスタ（P-channel Metal Oxide Semiconductor Transistor）とＮＭＯＳトランジスタ（N-channel Metal Oxide Semiconductor Transistor）でなるＣＭＯＳトランジスタが並列に複数個連結されている。
図５に、従来のＣＭＯＳ出力バッファ回路図を示す。
従来のＣＭＯＳ出力バッファ回路は、インバータＩＮ１、ＮＡＮＤゲートＮＡＮＤ１、バッファＢＵＦ１、ＰＭＯＳトランジスタＰＭ１、及びＮＭＯＳトランジスタＮＭ１から構成されている。
停止信号ＳＴＯＰがハイレベルであれば、ＣＭＯＳ出力バッファ回路はデータ信号ＤＡＴＡのレベルに関らずローレベルの信号を出力する。ＮＡＮＤゲートＮＡＮＤ１は、停止信号ＳＴＯＰがハイレベルであればデータ信号ＤＡＴＡのレベルに関らずハイレベルの信号を出力する。バッファＢＵＦ１はＮＡＮＤゲートＮＡＮＤ１の出力であるハイレベルの信号をバッファリングして出力し、ＮＭＯＳトランジスタＮＭ１はバッファＢＵＦ１の出力により駆動され、ローレベルの信号を出力する。
一方、停止信号ＳＴＯＰがローレベルであれば、ＣＭＯＳ出力バッファ回路はデータ信号ＤＡＴＡに応答する出力信号を出力する。データ信号ＤＡＴＡがハイレベルであればＰＭＯＳトランジスタＰＭ１が駆動され、ＣＭＯＳ出力バッファ回路はハイレベルの信号を出力し、データ信号ＤＡＴＡがローレベルであればＮＭＯＳトランジスタＮＭ１が駆動され、ＣＭＯＳ出力バッファ回路はローレベルの信号を出力する。
このような構成を有する従来のＣＭＯＳ出力バッファ回路は、電源電圧ＶＤＤが増加すればＰＭＯＳトランジスタＰＭ１を介し流れる電流が急激に増加することになり、データ信号ＤＡＴＡのトグリングに従い瞬間的に出力電流が不安定になる。
図６に、従来のＣＭＯＳ出力バッファ回路の動作タイミング図を示す。
図６に示すように、停止信号ＳＴＯＰがローレベルであるデータ信号ＤＡＴＡの正常出力区間において、電源電圧ＶＤＤの変化に従うＣＭＯＳ出力バッファ回路の出力電流ＯＵＴの差（２２ｍＡ〜６６ｍＡ）は非常に大きい。
日本特開平０９−２７０６９８
このように出力電流の差が大きな出力信号ＯＵＴをＮＰＮ−バイポーラトランジスタのベース電流に用いると、増幅されたＮＰＮ−バイポーラトランジスタの出力電流であるコレクタ電流の変化量がさらに大きくなるという問題点がある。
また、半導体メモリ装置に出力量の差が大きな出力電流を用いると、電源が不安定になり誤動作が誘発されるという問題点がある。
上記課題を解決するために、本発明は、データ信号の伝達を決定する停止信号レベルに応じて前記データ信号を出力する入力部と、前記データ信号が伝達される場合、前記停止信号と前記データ信号を入力して電源電圧レベルを判断し、それに伴う複数の補償信号を出力する補償制御部と、前記入力部で出力されるデータ信号により駆動される駆動部と、前記データ信号と前記複数の補償信号の組合せに応じて駆動される補償駆動部によって、前記電源電圧レベルの変化を補償して電流を出力する第１スイッチング部と、前記第１スイッチング部と相補的に動作して電流を出力する第２スイッチング部と、を備え、前記補償制御部は、前記停止信号及び前記データ信号を入力して論理演算を行う論理演算手段と、前記論理演算手段の出力をバッファリングして出力する複数のバッファと、前記論理演算手段の出力を反転させて出力する反転手段と、前記データ信号がローレベルであれば前記バッファの出力によりイネーブルされて前記反転手段の出力をクロックにし、前記電源電圧レベルを検出してラッチした後、ハイレベルの前記データ信号に応じる前記複数の補償信号を出力する電源電圧レベル検出部と、を備え、前記第２スイッチング部の一端は前記駆動部及び前記補償駆動部に接続され、前記第２スイッチング部の他端は接地されていることを特徴とする。
本発明によれば、電源電圧の変化に係りなく出力電流を一定に供給することができ、消費電力を減少させオーバシュート／アンダシュートノイズを最小化してディバイスに供給される電源を安定化することが可能となる。
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１に、本実施の形態におけるＣＭＯＳ出力バッファ回路図の例を示す。
図１に示すように、ＣＭＯＳ出力バッファ回路は、入力部１０、補償制御部２０、第１スイッチング部３０、第２スイッチング部４０を備えて構成される。
入力部１０は、インバータＩＮ２、ＮＡＮＤゲートＮＡＮＤ２、バッファＢＵＦ２を備えて構成される。
インバータＩＮ２は停止信号ＳＴＯＰを反転させて出力し、ＮＡＮＤゲートＮＡＮＤ２は入力されたインバータＩＮ２の出力とデータ信号ＤＡＴＡとの論理演算を行う。バッファＢＵＦ２は、ＮＡＮＤゲートＮＡＮＤ２からの出力信号をバッファリングして出力する。
補償制御部２０は、ＯＲゲートＯＲ１、バッファＢＵＦ３，ＢＵＦ４、インバータＩＮ３、電源電圧レベル検出部２００を備えて構成される。
ＯＲゲートＯＲ１は、入力される停止信号ＳＴＯＰとデータ信号ＤＡＴＡのＯＲ演算を行う。バッファＢＵＦ３，ＢＵＦ４、インバータＩＮ３は並列に接続される。バッファＢＵＦ３，ＢＵＦ４はＯＲゲートＯＲ１の出力をバッファリングし、電源電圧レベル検出部２００に出力する。インバータＩＮ３はＯＲゲートＯＲ１の出力を反転し、電源電圧レベル検出部２００に出力する。
電源電圧レベル検出部２００は、停止信号ＳＴＯＰがハイレベルであればディスエーブルされ、停止信号ＳＴＯＰがローレベルであればデータ信号ＤＡＴＡに応じてイネーブルされる。
停止信号ＳＴＯＰがローレベルでデータ信号ＤＡＴＡがローレベルのとき、バッファＢＵＦ３はローレベルの信号をイネーブル端子ＥＮＢに出力し、電源電圧レベル検出部２００はイネーブルされ、インバータＩＮ３はハイレベルの信号をクロック端子ＣＫに出力する。電源電圧レベル検出部２００は、クロック端子ＣＫに同期して電源電圧レベルを検出し、その後ラッチする。
その後、ハイレベルのデータ信号ＤＡＴＡが入力されると、電源電圧レベル検出部２００が検出する電源電圧レベルに応じた補償信号Ａ１〜Ａ５は、第１スイッチング部３０に出力される。
第１スイッチング部３０は、駆動部３１及び複数の補償駆動部３２〜３６を備えて構成される。
駆動部３１及び補償駆動部３２〜３６は、各々ＯＲゲートＯＲ２〜ＯＲ７、バッファＢＵＦ５〜ＢＵＦ１０、ＰＭＯＳトランジスタＰＭ２〜ＰＭ７を備えて構成される。
駆動部３１は入力部１０の出力により動作し、補償駆動部３２〜３６は入力部１０の出力と電源電圧レベル検出部２００から出力される補償信号Ａ１〜Ａ５の組合せにより動作する。
駆動部３１はＯＲゲートＯＲ２、バッファＢＵＦ５、ＰＭＯＳトランジスタＰＭ２とを備えて構成される。ＯＲゲートＯＲ２は、入力部１０の出力により動作し、ＯＲ演算を行う。バッファＢＵＦ５は、ＯＲゲートＯＲ２の出力をバッファリングして出力する。ＰＭＯＳトランジスタＰＭ２は、バッファＢＵＦ５の出力により動作する。
前記のような構成を有する駆動部３１は、停止信号ＳＴＯＰがローレベルでデータ信号ＤＡＴＡがハイレベルのときは、ハイレベルの出力をする。一方、補償駆動部３２〜３６は、駆動部３１と等しい構成を有し、電源電圧レベルに応じた出力レベルが決定する。
例えば、電源電圧レベルが５.５Ｖ以上であれば駆動部３１が動作し、電源電圧レベルが５.０Ｖ以上５.５Ｖ以下であれば駆動部３１と補償駆動部３２とが動作し、電源電圧レベルが４.５Ｖ以上５.０Ｖ以下であれば駆動部３１と補償駆動部３２，３３とが動作し、電源電圧レベルが４.０Ｖ以上４.５Ｖ以下であれば駆動部３１と補償駆動部３２〜３４とが動作し、電源電圧レベルが３.５Ｖ以上４.０Ｖ以下であれば駆動部３１と補償駆動部３２〜３５とが動作し、電源電圧レベルが３.０Ｖ以上３.５Ｖ以下であれば駆動部３１と補償駆動部３２〜３６とが動作する。
第２スイッチング部４０は、ドレイン電極には駆動部３１及び補償駆動部３２〜３６が接続し、ソース電極には接地電圧が接続されるＮＭＯＳトランジスタＮＭ２を備えて構成されている。ＮＭＯＳトランジスタＮＭ２は、ゲート電極に接続されるバッファＢＵＦ５の出力によって動作する。
第２スイッチング部４０は、停止信号ＳＴＯＰがハイレベルのときはデータ信号ＤＡＴＡに関らず動作し、出力ＯＵＴはローレベルになり、停止信号ＳＴＯＰがローレベルのときはデータ信号ＤＡＴＡがローレベルのとき動作し、出力ＯＵＴはハイレベルになる。
このように、本発明に係るＣＭＯＳ出力バッファ回路は、複数の大電流駆動用ＰＭＯＳトランジスタＰＭ２〜ＰＭ７を並列に接続し、ＰＭＯＳトランジスタＰＭ２を基本にして残りの複数個のＰＭＯＳトランジスタＰＭ３〜ＰＭ７を電源電圧レベル変化に伴って動作させることにより、電源電圧レベルの変化に関らず一定のレベルの出力電流を出力する。
図２に、図１における電源電圧レベル検出部２００の詳細な構成を示す。
電源電圧レベル検出部２００は、複数のサブパワーレベルディテクタ２０１〜２０５と、複数のラッチ部２０６〜２１０とを備えて構成される。
複数のサブパワーレベルディテクタ２０１〜２０５は、ローレベルのデータ信号ＤＡＴＡが入力するとイネーブルされて電源電圧のレベルを検出し、検出された電源電圧のレベルに応じた検出信号ＤＥＴ１〜ＤＥＴ５を出力する。
検出された電源電圧が５.０Ｖ以上５.５Ｖ以下の場合サブパワーレベルディテクタ２０１はディテクタ信号ＤＥＴ１を出力し、検出された電源電圧のレベルが４.５Ｖ以上５.０Ｖ以下の場合サブパワーレベルディテクタ２０２はディテクタ信号ＤＥＴ２を出力し、検出された電源電圧のレベルが４.０Ｖ以上４.５Ｖ以下の場合サブパワーレベルディテクタ２０３はディテクタ信号ＤＥＴ３を出力し、検出された電源電圧のレベルが３.５Ｖ以上４.０Ｖ以下の場合サブパワーレベルディテクタ２０４はディテクタ信号ＤＥＴ４を出力し、検出された電源電圧のレベルが３.０Ｖ以上３.５Ｖ以下の場合サブパワーレベルディテクタ２０５はディテクタ信号ＤＥＴ５を出力する。
ラッチ部２０６〜２１０は各々ディテクタ信号ＤＥＴ１〜ＤＥＴ５の入力によりラッチされ、クロック端子ＣＫ，ＣＫＢから入力される信号によって動作して補償信号Ａ１〜Ａ５を出力する。
図３に、図２のサブパワーレベルディテクタ２０１〜２０５の詳細な回路図を示す。以下、サブパワーレベルディテクタ２０１を例に説明する。
サブパワーレベルディテクタ２０１はＰＭＯＳトランジスタＰＭ８、抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＮＭ３、インバータＩＮ４を備えて構成される。
ＰＭＯＳトランジスタＰＭ８は、ソース電極に電源電圧ＶＤＤが接続し、ドレイン電極には抵抗Ｒ１の一端が接続し、イネーブル端子ＥＮＢから入力される信号により動作する。
抵抗Ｒ１と抵抗Ｒ２は直列接続し、抵抗Ｒ１の一端はＰＭＯＳトランジスタＰＭ８のドレイン電極に接続し、抵抗Ｒ２の一端はＮＭＯＳトランジスタＮＭ３のドレイン電極に接続する。
ＮＭＯＳトランジスタＮＭ３は、ソース電極には接地電圧が接続し、ゲート電極とドレイン電極は直接接続する。インバータＩＮ４は、抵抗Ｒ１，Ｒ２の共通ノードに接続される。
ＰＭＯＳトランジスタＰＭ８は、停止信号ＳＴＯＰとデータ信号ＤＡＴＡがローレベルの場合動作し、停止信号ＳＴＯＰがローレベルでデータ信号ＤＡＴＡがハイレベルの場合動作しない。
このとき、ＰＭＯＳトランジスタＰＭ８がターンオフされるとインバータＩＮ４はハイレベル信号を出力し、ＰＭＯＳトランジスタＰＭ８がターンオフされるとインバータＩＮ４はローレベル信号を出力する。例えば、サブパワーレベルディテクタ２０１の場合、基準電圧が５.５Ｖであるので、電源電圧ＶＤＤが基準電圧５.５Ｖ以上の場合ディテクタ信号ＤＥＴ１がハイレベルとなり、電源電圧ＶＤＤが基準電圧５.５Ｖ以下の場合ディテクタ信号ＤＥＴ１がローレベルとなる。
サブパワーレベルディテクタ２０１〜２０５は、以上のような構成を有し、各々電源電圧を検出する基準電圧値が異なる。抵抗Ｒ１，Ｒ２の値とＮＭＯＳトランジスタＮＭ３のＷ／Ｌ（Width／Length）を調節することによって異なる基準電圧値を有するサブパワーレベルディテクタを実現することができる。
次に、本実施に係るＣＭＯＳ出力バッファ回路の動作を説明する。
図４に、ＣＭＯＳ出力バッファ回路のタイミング図の例を示す。
ＣＭＯＳ出力バッファ回路は、停止信号ＳＴＯＰがハイレベルのとき、データ信号ＤＡＴＡのレベルに関らずＮＭＯＳトランジスタＮＭ２を動作し、ＰＭＯＳトランジスタＰＭ２〜ＰＭ７を動作させない。さらに、電源電圧レベル検出部２００もディスエーブルされ、スタンバイ電流を除去する。
ＣＭＯＳ出力バッファ回路は、停止信号ＳＴＯＰがローレベルのとき、データ信号ＤＡＴＡの出力レベルによりＰＭＯＳトランジスタＰＭ２〜ＰＭ７とＮＭＯＳトランジスタＮＭ２を動作する。
詳細には、停止信号ＳＴＯＰがローレベルでデータ信号ＤＡＴＡがローレベルのとき、ノードＮ１はハイレベルとなり、ノード Ｎ２もハイレベルとなる。従って、ＰＭＯＳトランジスタＰＭ２は動作せず、ＮＭＯＳトランジスタＮＭ２は動作し、ＣＭＯＳ出力バッファ回路はローレベルの出力電流ＯＵＴを出力する。このとき、電源電圧レベル検出部２００がイネーブルされ、電源電圧の値を検出し、電源電圧レベルに対応するディテクタ信号ＤＥＴ１〜ＤＥＴ５をラッチし、検出された電源電圧レベルに対応する補償信号Ａ１〜Ａ５を出力する。
ここで、ディテクタ信号ＤＥＴ１〜ＤＥＴ５は、電源電圧レベルの検出基準を５.０Ｖ〜５.５Ｖ、４.５Ｖ〜５.０Ｖ、４.０Ｖ〜４.５Ｖ、３.５Ｖ〜４.０Ｖ及び３.０Ｖ〜３.５Ｖ等の５等級に分類したときにそれぞれ対応するディテクタ信号である。なお、検出レベルをさらに細分化しても、本発明を実施することができる。
一方、停止信号ＳＴＯＰがローレベルでデータ信号ＤＡＴＡがハイレベルのとき、ノードＮ１，Ｎ２はローレベルとなり、ＰＭＯＳトランジスタＰＭ２は動作する。さらに、電源電圧レベル検出部２００は検出した電源電圧ＶＤＤのレベルに対応させて、ディテクタ信号ＤＥＴ１〜ＤＥＴ５をラッチし、補償信号Ａ１〜Ａ５を出力する。
電源電圧レベルが５.５Ｖ以上の場合は、補償信号Ａ１〜Ａ５は全てハイレベルとなり、ＰＭＯＳトランジスタＰＭ３〜ＰＭ７は動作せず、ＰＭＯＳトランジスタＰＭ２は動作する。電源電圧レベルが５.０Ｖ以上５.５Ｖ以下の場合は、補償信号Ａ１のみローレベルとなり、ＰＭＯＳトランジスタＰＭ２，ＰＭ３が動作する。電源電圧レベルが４.５Ｖ以上５.０Ｖ以下の場合は、補償信号Ａ１，Ａ２がローレベルとなり、ＰＭＯＳトランジスタＰＭ２〜ＰＭ４が動作する。電源電圧レベルが４.０Ｖ以上４.５Ｖ以下の場合は、補償信号Ａ１〜Ａ３がローレベルとなり、ＰＭＯＳトランジスタＰＭ２〜ＰＭ５が動作する。電源電圧レベルが３.５Ｖ以上４.０Ｖ以下の場合は、補償信号Ａ１〜Ａ４がローレベルとなり、ＰＭＯＳトランジスタＰＭ２〜ＰＭ６が動作する。電源電圧レベルが３.０Ｖ以上３.５Ｖ以下の場合は、補償信号Ａ１〜Ａ５が全てローレベルとなり、ＰＭＯＳトランジスタＰＭ２〜ＰＭ７が動作し、ハイレベルの出力電流ＯＵＴを出力する。
以上記述したＣＭＯＳ出力バッファ回路の動作状態テーブルの例を、表１に示す。
Figure 0004602008
このように、電源電圧レベル検出部２００は検出した電源電圧のレベルに応じる補償信号Ａ１〜Ａ５を出力し、その補償信号Ａ１〜Ａ５に対応する補償駆動部３２〜３６のＰＭＯＳトランジスタＰＭ３〜ＰＭ７を各々スイッチングし、ターンオンされるＰＭＯＳトランジスタ数が電源電圧レベルに反比例して増減されるようにする。
従って、図４に示されているように、電源電圧ＶＤＤのレベルに応じて補償駆動部が動作することにより、出力電流ＯＵＴが１９ｍＡから３１ｍＡとなり、その差が非常に小さくなる。
本発明を適用した出力バッファ回路図である。 図１の電源電圧レベル検出部の詳細な構成を示す図である。 図２のサブパワーレベルディテクタの詳細な回路図である。 本発明を適用したＣＭＯＳ出力バッファ回路の動作タイミング図である。 従来のＣＭＯＳ出力バッファ回路図である。 従来のＣＭＯＳ出力バッファ回路の動作タイミング図である。
符号の説明
１０ 入力部
２０ 補償制御部
２００ 電源電圧レベル検出部
２０１〜２０５ サブパワーレベルディテクタ
２０６〜２１０ ラッチ部
３０ 第１スイッチング部
３１ 駆動部
３２〜３６ 補償駆動部
４０ 第２スイッチング部

Claims (8)

  1. データ信号の伝達を決定する停止信号レベルに応じて前記データ信号を出力する入力部と、
    前記データ信号が伝達される場合、前記停止信号と前記データ信号を入力して電源電圧レベルを判断し、それに伴う複数の補償信号を出力する補償制御部と、
    前記入力部で出力されるデータ信号により駆動される駆動部と、前記データ信号と前記複数の補償信号の組合せに応じて駆動される補償駆動部によって、前記電源電圧レベルの変化を補償して電流を出力する第１スイッチング部と、
    前記第１スイッチング部と相補的に動作して電流を出力する第２スイッチング部と、
    を備え、
    前記補償制御部は、
    前記停止信号及び前記データ信号を入力して論理演算を行う論理演算手段と、
    前記論理演算手段の出力をバッファリングして出力する複数のバッファと、前記論理演算手段の出力を反転させて出力する反転手段と、
    前記データ信号がローレベルであれば前記バッファの出力によりイネーブルされて前記反転手段の出力をクロックにし、前記電源電圧レベルを検出してラッチした後、ハイレベルの前記データ信号に応じる前記複数の補償信号を出力する電源電圧レベル検出部と、
    を備え、
    前記第２スイッチング部の一端は前記駆動部及び前記補償駆動部に接続され、前記第２スイッチング部の他端は接地されていることを特徴とするＣＭＯＳ出力バッファ回路。
  2. 前記電源電圧レベル検出部は、
    前記停止信号及び前記データ信号がローレベルであればイネーブルされ、前記電源電圧レベルを検出し、複数のディテクタ信号を出力する複数のサブパワーレベルディテクタと、
    前記複数個のディテクタ信号をラッチした後、前記データ信号がハイレベルになれば複数個の前記補償信号を出力する複数個のラッチ部と、
    を備えることを特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
  3. 前記サブパワーレベルディテクタは、
    電源電圧にソース電極が接続され前記バッファから出力される信号により動作制御されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのドレイン電極に接続される第１抵抗と、
    前記第１抵抗の他端と接続される第２抵抗と、
    前記第２抵抗の他端にゲート電極とドレイン電極が接続されソース電極に接地電圧が印加されるＮＭＯＳトランジスタと、
    前記第１抵抗と前記第２抵抗の共通ノードを介し出力される信号を反転させ出力する反転手段と、
    を備えることを特徴とする請求項２に記載のＣＭＯＳ出力バッファ回路。
  4. 前記サブパワーレベルディテクタは、
    前記第１抵抗、第２抵抗、及びＮＭＯＳトランジスタのサイズを調整して基準電圧を設け、前記電源電圧を設けた前記基準電圧と比べ前記電源電圧レベルを検出すること、
    を特徴とする請求項３に記載のＣＭＯＳ出力バッファ回路。
  5. 前記補償駆動部は、
    前記データ信号が伝達状態で前記電源電圧レベルが５.０Ｖ以上５.５Ｖ以下のときに出力する第１補償信号によりスイッチングされる第１補償駆動部と、
    前記データ信号が伝達状態で前記電源電圧レベルが４.５Ｖ以上５.０Ｖ以下のときに出力する第２補償信号によりスイッチングされる第２補償駆動部と、
    前記データ信号が伝達状態で前記電源電圧レベルが４.０Ｖ以上４.５Ｖ以下のときに出力する第３補償信号によりスイッチングされる第３補償駆動部と、
    前記データ信号が伝達状態で前記電源電圧レベルが３.５Ｖ以上４.０Ｖ以下のときに出力する第４補償信号によりスイッチングされる第４補償駆動部と、
    前記データ信号が伝達状態で前記電源電圧レベルが３.０Ｖ以上３.５Ｖ以下のときに出力する第５補償信号によりスイッチングされる第５補償駆動部と、
    を備えることを特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
  6. 前記第１補償駆動部から第５補償駆動部は、
    前記第１補償信号から第５補償信号を各々入力して論理演算する論理演算手段と、
    前記論理演算手段の出力をバッファリングして出力するバッファと、
    前記バッファの出力により動作制御されスイッチングするＰＭＯＳトランジスタと、
    を備えることを特徴とする請求項５に記載のＣＭＯＳ出力バッファ回路。
  7. 前記駆動部は、
    前記入力部の出力信号を入力して論理演算する論理演算手段と、
    前記論理演算手段の出力をバッファリングして出力するバッファと、
    前記バッファの出力により動作制御されてスイッチングするＰＭＯＳトランジスタと、
    を備えることを特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
  8. 前記第２スイッチング部は、ＮＭＯＳトランジスタであること、
    を特徴とする請求項１に記載のＣＭＯＳ出力バッファ回路。
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