JPH076587A - データ出力バッファー回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体集積回路において、メモリ
ーセルからの読み取られたデータを電圧の変動に伴う高
電圧レベルの雑音が発生せず、速やかに外部の回路装置
側に出力し得るデータ出力バッファー回路に関するもの
である。 【構成】 前記データ出力バッファー回路はデータを入
力するための入力端子と、第１電源電圧及び出力端子の
関に接続され入力端子からのデータにより開閉される第
１電流通路と、第２電源電圧及び出力端子の間に接続さ
れ入力端子からのデータにより第１電流通路と相互補完
的に開閉される第２電流通路と、第１及び第２電源電圧
間の電位差を検出し前記検出された電位差により前記第
１及び第２電流通路の大きさを調節して前記出力端子に
一定の電流の出力データを発生するための電源電圧検出
手段を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリー装置にお
いて、メモリーセルから読み取られたデータを外部に出
力するためのデータ出力バッファー回路に関し、特に電
源電圧の変動による雑音の増加及び応答速度の低減を防
止することができるデータ出力バッファーに関するもの
である。

【０００２】

【従来の技術】SRAM(Satic Random Access Memory)、DR
AM(Direct Random Access Memory) 及びEPROM(Erasable
and Programable Read Only Memory)のような半導体メ
モリー装置に使用される通常のデータ出力バッファー回
路は、前記半導体メモリー装置のメモリーセルから読み
取られたCMOS論理レベルのデータをTTL(Transistor Tra
nsistor Logic ）レベルのデータに変換し、変換された
データを外部の論理回路装置側に出力する。前記データ
出力バッファー回路はファン−アウト（Fan-out)及び応
答速度を向上させるためにチャンネル幅が大きいMOS ト
ランジスターを使用した。しかし、前記大きいチャンネ
ル幅のMOS トランジスターを有する従来のデータ出力バ
ッファー回路は電源電圧の増加に伴って雑音を増加させ
る問題点を持っていた。前記雑音の増加は前記トランジ
スターの切換の際、大きい電源電圧によりインパルス雑
音信号の電圧が増加され長くなるチャッターリング期間
に基づく。

【０００３】前記電源電圧の増加に伴う雑音の増加を防
止するため、チャンネル幅が小さいMOS トランジスター
で構成されたデータ出力バッファー回路が提案されてい
る。前記小さいチャンネル幅のMOS トランジスターは比
較的大きい電源電圧では前記データ出力バッファー回路
の応答速度をある程度満足させるが、比較的小さい電圧
ではデータ出力バッファー回路の応答速度を著しく低下
させる、という問題点を持っている。前記低電圧の電源
電圧での従来のデータの出力バッファー回路の応答速度
の低下は、出力信号の電圧が緩慢に増加及び低減される
ことに基づく。

【０００４】

【発明が解決しようとする課題】したがって、本発明の
目的は電源電圧の変動に伴う雑音の増加を防止すること
ができ、入力信号に対する出力信号の応答速度を向上さ
せることができるデータ出力バッファー回路を提供する
ことにある。

【０００５】

【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ出力バッファー回路はデータを入力
するための入力手段と、第１電源電圧及び出力端子の間
に接続され前記入力手段からのデータにより開閉される
第１電流通路と、第２電源電圧及び前記出力端子の間に
接続される前記入力手段からの前記データにより前記第
１電流通路と相互補完的に開閉される第２電流通路と、
前記第１及び第２電源電圧の電位差を検出し前記検出さ
れた電位差にしたがって前記第１及び第２電流通路の大
きさを調節するための電源電圧検出手段を備える。

【０００６】

【作用】前記構成により、本発明のデータ出力バッファ
ー回路は電源電圧が変動されることにより電源電圧及び
出力端子の間に形成される電流通路の大きさを調節して
出力データの電流を一定に維持させ、低電圧の電源電圧
で入力データに対する出力データの応答速度を向上させ
得る。

【０００７】

【好ましい実施例の詳細な説明】第１図は、本発明のデ
ータ出力バッファー回路の構成例を示したもので、この
回路の概略は次のとうりである。

【０００８】正の電源電圧ライン(Vcc) と出力信号ライ
ン（１５）との間に出力ドライブ用のＮＭＯＳＦＥＴ
（１６，１８，２０）が互いに並列に接続され、グラン
ドラインと出力信号ライン（１５）との間に出力ドライ
ブ用のＰＭＯＳＦＥＴ（２２，２４，２６）が互いに並
列に接続されている。これらの出力ドライブ用のＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴとは、一方がオンのときは他
方はオフ、一方がオフのときは他方はオンになる、とい
うように入力信号（１１，１３）によって相補的に動作
するようになっている。ＮＭＯＳＦＥＴ（１６）及びＰ
ＭＯＳＦＥＴ（２２）は、常に入力信号（１１，１３）
に応じてそれぞれ動作しうる状態（動作状態）になって
いるが、電源電圧(Vcc) が高い場合には、他のＦＥＴ
（１８，２０，２４，２６）はオフ状態（休止状態）に
なり、ＦＥＴ（１６，２２）だけで出力信号ライン（１
５）のドライブがなされる。

【０００９】電源電圧(Vcc) が低くなると、まず、ＮＭ
ＯＳＦＥＴ（１８）及びＰＭＯＳＦＥＴ（２４）も動作
状態になり（ＦＥＴ（２０，２６）は休止状態）、ＦＥ
Ｔ（１６，２２）に加えてＦＥＴ（１８，２４）で出力
信号ライン（１５）のドライブがなされる。さらに電源
電圧(Vcc) が低くなると、ＮＭＯＳＦＥＴ（２０）及び
ＰＭＯＳＦＥＴ（２６）も動作状態になり、出力信号ラ
イン（１５）に接続されたすべてのＦＥＴ（１６，１
８，２０，２２，２４，２６）で出力信号ライン（１
５）のドライブがなされる。

【００１０】電源電圧検出部（１１２）は、電源電圧(V
cc) を検出し、その検出結果に応じてＦＥＴ（１８，２
４）とＦＥＴ（２０，２６）とをそれぞれ動作状態にす
る信号を出力するものである。ＦＥＴ（１８，２４）を
動作状態にする制御信号は、分圧器（６２）で電源電圧
(Vcc) を分圧した電圧（２７）と、分圧器（７６）で生
成した基準電圧（３１）とを差動増幅器（８８）で比較
することによって得られる。また、ＦＥＴ（２０，２
６）を動作状態にする制御信号は、分圧器（６２）で電
源電圧(Vcc) を分圧した電圧（２９）と、基準電圧（３
１）とを差動増幅器（１００）で比較することによって
得られる。

【００１１】この様に、ＦＥＴに所定の構造を持たせ、
電源電圧(Vcc) に応じて出力信号ライン（１５）に接続
されたＦＥＴを動作状態にすることによって、所定の電
流で出力信号ライン（１５）をドライブし、これによっ
て、雑音の増加を抑えたものである。以下、この回路を
詳細に説明する。

【００１２】第１図を参照すれば、第１入力端子（１
１）を経て流入される真偽のデータを反転させるための
第１インバーター（１２）、第１電源電圧源 (Vcc)及び
出力端子（１５）の間に並列接続された第１〜第３プル
ーアップ(pull-up) 用PMOSトランジスター（１６〜２
０）を備えた本発明に基づくデータ出力バッファー回路
の実施例が示されている。前記第１インバーター（１
２）は前記第１プルーアップ用PMOSトランジスター（１
６）のゲート及び並列回路を形成する二つのMOS トラン
ジスター（２８，３０）のドレインに真偽のデータを反
転して供給する。前記NMOSトランジスター（２８）は第
１制御ライン（１９）から自らのゲートに印加される第
１切換信号の論理状態にしたがって、前記第２プルーア
ップ用PMOSトランジスター（１８）のゲート及び並列回
路を成す二つのMOS トランジスター（３２，３４）のド
レイン側に前記第１インバータ（１２）から伝送される
前記反転された真偽のデータを切換える。

【００１３】さらに、前記NMOSトランジスター（２８）
は、前記第１切換制御信号がハイ論理を有する際に前記
反転された真偽のデータのための第１の伝送通路を形成
し、逆に前記第１切換制御信号がロー論理を有する場合
には前記第１の伝送通路を閉鎖させる。一方、前記PMOS
トランジスター（３０）は第２制御ライン（２１）から
自らのゲートに供給される第２切換制御信号の論理状態
にしたがって前記反転された真偽のデータのための第２
伝送通路を形成及び閉鎖させる。さらに、前記PMOSトラ
ンジスター（３０）は、前記第２切換制御信号がロー論
理を有する際に前記第２伝送通路を形成させる。前記第
１伝送通路と並列接続された第２伝送通路は、前記第１
インバーター（１２）から前記第２プルーアップ用MOS
トランジスター（１８）のゲート及び前記両MOS トラン
ジスター（３２，３４）のドレイン側に伝送される前記
反転された真偽のデータの減少を最小化させる。前記第
２切換制御信号は、前記第１切換制御信号の論理値と相
反された論理値を有する補数信号である（即ち、前記第
２切換制御信号は、前記第１切換制御信号をインバータ
（１０６）で反転したものになっている）。

【００１４】前記NMOSトランジスター（３２）は、第３
制御ライン（２３）から自らのゲートに印加される第３
切換制御信号の論理状態にしたがい、前記両MOS トラン
ジスター（２８，３０）のソースから前記第３プルーア
ップ用PMOSトランジスター（２０）のゲート側に伝送さ
れる前記反転された真偽のデータを切換える。さらに、
前記NMOSトラジスター（３２）は、前記第３切換制御信
号がハイ論理を有する場合、前記両MOS トランジスター
（２８，３０）のソース及び前記第３プルーアップ用PM
OSトランジスター（２０）のゲート間に前記反転された
真偽のデータのための第３の伝送通路形成し、逆に前記
第３切換制御信号がロー論理を有する場合には前記第３
の伝送通路を閉鎖させる。

【００１５】一方、前記PMOSトランジスター（３４）
は、第４制御ライン（２５）から自らのゲート供給され
る第４切換制御信号の論理状態にしたがい、前記反転さ
れた真偽のデータのための第４伝送通路を形成及び閉鎖
させる。さらに、前記PMOSトランジスター（３４）は、
前記第４切換制御信号がロー論理を有する場合、前記第
４伝送通路を形成させる。前記第３伝送通路と並列接続
された第４伝送通路は、前記両MOS トランジスター（２
８，３０）のソースから前記第３プルーアップ用PMOSト
ランジスター（２０）のゲート側に伝送される前記反転
された真偽のデータの減少を最小化させる。前記第４切
換制御信号は、前記第３切換制御信号の論理値と相反す
る論理値を有する（即ち、前記第４切換制御信号は、前
記第３切換制御信号をインバータ（１１０）で反転した
ものになっている）。

【００１６】前記第１プルーアップ用PMOSトランジスタ
ー（１６）は前記第１インバータ（１２）からの反転さ
れた真偽のデータがロー論理を有する場合、ターン−オ
ン(Turn-on) され自らのドレインに供給される第１電源
電圧(Vcc) を自らのソースを経て前記出力端子（１５）
側に伝送する。

【００１７】前記第２プルーアップ用PMOSトランジスタ
ー（１８）は、前記両MOS トランジスター（２８，３
０）のソースからロー論理状態の前記反転された真偽の
データが自らのゲートに供給される際に、ターン−オン
され自らのドレインに供給される第１電源電圧(Vcc) を
自らのソースを経て前記出力端子（１５）側に伝送す
る。さらに、前記第２プルーアップ用PMOSトランジスタ
ー（１８）は、前記両MOSトランジスター（２８，３
０）のソースからの前記反転された真偽のデータがロー
論理を有する場合、前記第１電源電圧源(Vcc) 及び出力
端子（１５）の間に第２の電流通路を形成して前記反転
された真偽のデータのポーリングエッジでの出力データ
の応答特徴を向上させる（即ち、入力データの立上がり
時及び立上がり時での出力データの応答特性を良好なも
のにする）。

【００１８】前記第３プルーアップ用PMOSトランジスタ
ー（２０）は、前記両MOS トランジスター（３２，３
４）のソースからロー論理状態の前記反転された真偽の
データが、自らのゲートに供給される際にターン−オン
され自らのドレインに供給される第１電源電圧(Vcc) を
自らのソースを経て前記出力端子（１５）側に伝送す
る。そして、前記第３プルーアップ用PMOSトランジスタ
ー（２０）は、前記両MOSトランジスター（３２，３
４）のソースからの前記反転された真偽のデータがロー
論理を有する場合、前記第１電源電圧源(Vcc) 及び前記
出力端子（１５）の間に第３の電流通路を形成して前記
反転された真偽のデータのポーリングエッジでの出力デ
ータの応答特性を向上させる（即ち、入力データの立上
がり時及び立上がり時での出力データの応答特性を良好
なものにする）。

【００１９】結果的に、第２プルーアップ用PMOSトラン
ジスター（１８）及び第３プルーアップ用PMOSトランジ
スター（２０）は、前記第１プルーアップ用PMOSトラン
ジスター（１６）により形成される第１電流通路の大き
さを増加させるため前記第１電流通路と並列接続される
第２及び第３の電流通路を各々形成させる。これをさら
に説明すれば、第２プルーアップ用PMOSトランジスター
（１８）及び第３プルーアップ用PMOSトランジスター
（２０）は、前記第１電源電圧(Vcc) 及び前記出力ライ
ン（１５）間のインピーダンスを調節して高い電圧レベ
ルの第１電源電圧(Vcc) で過度雑音信号の大きさ及び出
力データのチャッターリング期間を最小化し入力データ
に対する出力データの応答速度を適切に維持させる。

【００２０】前記第１〜３電流通路の大きさは、前記第
１〜３プルーアップ用PMOSトランジスター（１６〜２
０）のチャンネル幅により各々決定される。前記第１プ
ルーアップ用PMOSトランジスター（１６）のチャンネル
幅は、高い電圧レベルの第１電源電圧(Vcc) で過度雑音
信号の大きさ及び出力データのチャッタリング期間を最
小化し、入力データに対する出力データの応答速度を適
切に維持することができるよう比較的狭いチャンネル幅
を有する。そして、前記第２及び第３電流通路を各々形
成する第２及び第３プルーアップ用PMOSトランジスター
（１８，２０）は、第１電源電圧源(Vcc) 及び前記出力
端子（１５）の間に形成される電流通路の大きさを漸進
的に増加し得るよう比較的小さいチャンネル幅を有す
る。

【００２１】前記データ出力バッファー回路は、第２入
力端子（１３）を経て流入される補数データを反転させ
るための第２インバータ（１４）と、第２電源電圧源(G
ND)及び出力端子（１５）の間に並列接続された第１〜
第３プルーダウン(Pull-Down) 用NMOSトランジスター
（２２〜２６）をさらに備える。

【００２２】前記第２インバータ（１４）は、前記第１
プルーダウン用NMOSトランジスター（２２）のゲート及
び並列回路を成す二つのMOS トランジスター（３６，３
８）のドレインに反転された補数データを供給する。前
記NMOSトランジスター（３６）は、第１制御ライン（１
９）から自らのゲートに印加される第１切換信号の論理
状態にしたがい、前記第２インバータ（１４）から前記
第２プルーダウン用NMOSトランジスター（２４）のゲー
ト及び並列回路を成す二つのMOS トランジスター（４
０，４２）のドレイン側に伝送される前記反転された補
数データを切換える。そして、前記NMOSトランジスター
（３６）は、前記第１切換制御信号がハイ論理を有する
際に前記反転された補数データのための第５の伝送通路
を形成し、逆に前記第１切換制御信号がロー論理を有す
る場合には前記第５の伝送通路を閉鎖させる。

【００２３】一方、前記PMOSトランジスター（３８）
は、第２制御ライン（２１）から自らのゲートに供給さ
れる第２切換制御信号の論理状態にしたがい前記反転さ
れた補数データのための第６の伝送通路を形成及び閉鎖
させる。さらに、前記PMOSトランジスター（３８）は、
前記第２切換制御信号がロー論理を有する際に前記第６
伝送通路を形成させる。前記第５伝送通路と並列接続さ
れた第６伝送通路は、前記第２インバーター（１４）か
ら前記第２プルーダウン用NMOSトランジスター（２４）
のゲート及び、前記両MOS トランジスター（４０，４
２）のドレイン側に伝送される前記反転された補数デー
タの減少を最小化させる。

【００２４】前記NMOSトランジスター（４０）は、第３
制御ライン（２３）から自らのゲートに印加される第３
切換制御信号の論理状態にしたがい前記両MOS トランジ
スター（３６，３８）のソースから前記第３プルーダウ
ン用NMOSトランジスター（２６）のゲート側に伝送され
る前記反転された補数データを切換える。さらに、前記
NMOSトランジスター（４０）は、前記第３切換制御信号
がハイ論理を有する場合、前記両MOS トランジスター
（３６，３８）のソース及び前記第３プルーダウン用MO
S トランジスター（２６）のゲートの間に前記反転され
た真偽のデータのための第７の伝送通路を形成し、逆に
前記第３切換制御信号がロー論理を有する場合には前記
第７の伝送通路を閉鎖させる。

【００２５】一方、前記PMOSトランジスター（４２）
は、第４制御ライン（２５）から自らのゲートに供給さ
れる第４切換制御信号の論理状態にしたがい、前記第７
の伝送通路と並列接続される前記反転された補数データ
のための第８の伝送通路を形成及び閉鎖させる。そして
前記PMOSトランジスター（４２）は、前記第４切換制御
信号がロー論理を有する場合前記第８の伝送通路を形成
させる。

【００２６】前記第７伝送通路と並列接続された第８伝
送通路は、前記両MOS トランジスター（３６，３８）の
ソースから前記第３プルーダウン用NMOSトランジスター
（２６）のゲート側に伝送される前記反転された補数デ
ータの減少を最小化させる。前記第１プルーダウン用NM
OSトランジスター（２２）は、前記第２インバーター
（１４）からの反転された補数データがハイ論理を有す
る場合、ターン−オン(Turn-On) され、自らのドレイン
に供給される出力端子（１５）上の電圧を自らのソース
を経て第２電源電圧源(GND) 側にミュートする。前記第
２プルーダウン用NMOSトランジスター（２４）は、前記
両MOS トランジスター（３６，３８）のソースからハイ
論理の前記反転された補数データが自らのゲートに供給
される場合、ターン−オンされ前記出力端子（１５）及
び第２電源電圧(GND) の間に第４電流通路を形成する。

【００２７】前記出力端子（１５）に発生する出力デー
タは、前記出力端子（１５）に誘起された電圧が、前記
第４電流通路を経て前記第２電源電圧源(GND) 側にミュ
ートされることにより“０”の論理を有するようにな
る。さらに前記第２プルーダウン用NMOSトランジスター
（２４）は前記両MOS トランジスター（４０，４２）の
ソースからの前記反転された補数データがハイ論理を有
する場合、前記第１プルーダウン用NMOSトランジスター
（２２）により形成される前記第４電流通路と並列接続
される第５の電流通路を形成し、前記反転された補数デ
ータのポーリングエッジでの出力データの応答特性を向
上させる（即ち、入力データの立上がり時及び立上がり
時での出力データの応答特性を良好なものにする）。

【００２８】前記第３プルーダウン用NMOSトランジスタ
ー（２６）は、前記両MOS トランジスター（４０，４
２）のソースからハイ論理の前記反転された補数データ
が自らのゲートに供給される際にターン−オンされ、前
記第４及び第５電流通路の並列回路に並列接続される第
６電流通路を形成して前記反転された補数データのポー
リングエッジでの出力データの応答特性を向上させる。

【００２９】結果的に、第２プルーダウン用NMOSトラン
ジスター（２４）及び第３プルーダウン用NMOSトランジ
スター（２６）は、前記第１プルーダウン用NMOSトラン
ジスター（２２）により形成される第４電流通路の幅を
増加させるため前記第４電流通路と並列接続される第５
及び第６の電流通路を各々形成させる。これを更に説明
すれば第２プルーダウン用NMOSトランジスター（２４）
及び第３プルーダウン用NMOSトランジスター（２６）
は、前記第２電源電圧源 (GND)及び前記出力ライン（１
５）の間のインピーダンスを調節して高い電圧レベルの
第１電源電圧(VCC) で過度雑音信号の大きさ及び出力デ
ータのチャッタリング期間を最小化し、入力データに対
する出力データの応答速度を適切に維持させる。

【００３０】前記第４〜６電流通路の大きさは、前記第
１〜３プルーダウン用NMOSトランジスター（２２〜２
６）のチャンネル幅により各々決定される。前記第１プ
ルーダウン用NMOSトランジスター（２２）のチャンネル
幅は高い電圧レベルの第１電源電圧(Vcc) で過度雑音信
号の大きさ及び出力データのポーリングエッジ部のチャ
ッタリング期間を最小化し、入力データに対する出力デ
ータの応答速度を適切に維持することができるよう比較
的狭いチャンネル幅を有する。さらに前記第５及び第６
電流通路を各々形成する第２及び第３プルーダウン用NM
OSトランジスター（２４，２６）は、前記出力端子（１
５）及び第２電源電圧(GND) の間に形成される電流通路
の大きさを漸進的に増加し得るよう比較的狭いチャンネ
ル幅を有する。

【００３１】また、前記データ出力バッファー回路は、
前記第１電源電圧源(Vcc) 及び前記第２プルーアップ用
PMOSトランジスター（１８）のゲートの間に接続された
PMOSトランジスター（４４）と、前記第１電源電圧(Vc
c) 及び前記第３プルーアップ用PMOSトランジスター
（２０）のゲートの間に接続されたPMOSトランジスター
（４６）と、前記第２プルーダウン用NMOSトランジスタ
ー（２４）のゲート及び前記第２電源電圧源(GND) の間
に接続されたNMOSトランジスター（４８）と、前記第３
プルーダウン用NMOSトランジスター（２６）のゲートー
及び前記第２電源電圧源(GND) の間に接続されたNMOSト
ランジスター（５０）を備える。

【００３２】前記PMOSトランジスター（４４）は、前記
第１制御ライン（１９）から自らのゲートに印加される
ロー論理の第１切換制御信号により、前記第１電源電圧
(Vcc) を前記第１プルーアップ用PMOSトランジスター
（１８）のゲートに印加して、前記第１プルーアップ用
PMOSトランジスター（１８）を強制的にターン−オフ
（Turn-off) させる。前記ＰＭＯＳトランジスタ−（４
６）は、前記第３制御３ライン（２３）から自らのゲー
トに印加されるロー論理の第３切換制御信号により、前
記第１電源電圧（Ｖｃｃ）を前記第３プルーアップ用Ｐ
ＭＯＳトランジスター（２０）のゲートに印加して前記
第３プルーアップ用ＰＭＯＳトランジスター（２０）を
強制的にターン−オフさせる。

【００３３】結局、前記二つのＰＭＯＳトランジスター
（４４，４６）は、前記制御用スイッチで作用する前記
４個のＭＯＳのトランジスター（２８〜３４）がターン
−オフされることにより発生され得る前記第２及び第３
プルーアップ用ＰＭＯＳトランジスター（１８，２０）
の誤動作を防止する。

【００３４】さらに、前記ＮＭＯＳトランジスター（４
８）は前記第２制御ライン（２１）から自らのゲートに
印加されるハイ論理の第２切換信号により、前記第２電
源電圧（ＧＮＤ）を前記第１プルーダウン用ＮＭＯＳト
ランジスター（２４）のゲートに印加して前記第１プル
ーダウン用ＮＭＯＳトランジスター（２４）を強制的に
ターン−オフさせる。前記ＮＭＯＳトランジスター（５
０）は、前記第４制御ライン（２５）から自らのゲート
に印加させるハイ論理の第４切換制御信号により、前記
第２電源電圧（ＧＮＤ）を前記第３プルーダウン用ＮＭ
ＯＳトランジスター（２６）のゲートに印加して前記第
３プルーダウン用ＮＭＯＳトランジスター（２６）を強
制的にターン−オフさせる。

【００３５】結局、前記二つのＮＭＯＳトランジスター
（４８，５０）は前記制御用スイッチで作用する前記４
個のＭＯＳトランジスター（３６〜４２）がターン−オ
フされることにより発生され得る前記第２及び第３プル
ーダウン用ＮＭＯＳトランジスター（２４，２６）の誤
動作を防止する。

【００３６】前記データ出力バッファー回路は前記第１
電源電圧源（Ｖｃｃ）の電圧レベルを検出し、検出され
た電源電圧レベルにしたがって前記制御用スイッチの機
能を有する前記８個のＭＯＳトランジスター（２８〜４
２）を制御するための第１〜４切換制御信号を発生する
電源電圧検出部（１１２）を更に備える。前記電源電圧
検出部（１１２）は前記第１電源電圧源（Ｖｃｃ）の電
圧を異なる分圧比を有する二つの分電圧で分圧するため
の第１分圧器（６２）と、前記基準電圧を設定するため
の第２分圧器（７６）と、前記第１分圧器（６２）から
の分電圧及び前記第２分圧器（７６）からの基準電圧と
比較するための第１及び第２差動増幅器（８８，１０
０）を備える。

【００３７】前記第１分圧器（６２）は、第３入力端子
（１７）から自らのゲート側にチップ選択信号を入力す
るＰＭＯＳトランジスター（５２）と、前記ＰＭＯＳト
ランジスター（５２）のソース及び前記第２電源電圧源
（ＧＮＤ）の間に直列接続された４個のＰＭＯＳトラン
ジスター（５４〜６０）を備える。

【００３８】前記ＰＭＯＳトランジスター（５４）は、
前記チップ選択信号の論理状態にしたがい自らからのド
レイン及びソースを経て前記４個のＰＭＯＳトランジス
ター（５４〜６０）側に伝送される前記第１電源電圧
（Ｖｃｃ）を切換える。前記切換機能を行う前記ＰＭＯ
Ｓトランジスター（５２）は、非常に大きいチャネルを
有する。

【００３９】さらに、自らのゲートを自らのソースに接
続した前記４個のＰＭＯＳトランジスター（５４〜６
０）は、前記ＰＭＯＳトランジスター（５２）を経て供
給される第１電源電圧源（Ｖｃｃ）からの電圧を分圧し
て前記第１電源電圧（Ｖｃｃ）にしたがい線形的に変化
する第１及び第２分電圧を発生する。前記４個のＰＭＯ
Ｓトランジスター（５４〜６０）は前記線形特性を有す
る分電圧信号を発生するため小さいチャンネル幅を有す
る。前記ＰＭＯＳトランジスター（５６）のソース及び
前記ＰＭＯＳトランジスター（５８）のドレインとの接
続点（２７）で発生される前記第１分電圧信号は次の式
（１）により決定され、第１電源電圧源（Ｖｃｃ）の電
圧変動にしたがって線形的に変化する第２図ととに示さ
れた曲線（１１６）のような電圧特性を有する。

【００４０】 Ｖ27＝（Ｒ58＋Ｒ60）Ｖcc／（Ｒ52＋Ｒ54＋Ｒ56＋Ｒ58＋Ｒ60）…（式１） 前記式（１）において、Ｖ27は第１分電圧信号の電圧レ
ベルであり、前記Ｒ52〜Ｒ60は前記５個のＰＭＯＳトラ
ンジスター（５２〜６０）の抵抗値である。前記ＰＭＯ
Ｓトランジスター（５８）のソース及び前記ＰＭＯＳト
ランジスター（６０）のドレインとの接続点（２９）で
発生する第２分電圧信号は、次の式（２）により決定さ
れ、第１電源電圧源（Ｖｃｃ）の電圧変動に伴い線形的
に変化する図２とに示された曲線（１１８）のような電
圧特性を有する。

【００４１】 Ｖ29＝（Ｒ60×Ｖcc）／（Ｒ52＋Ｒ54＋Ｒ56＋Ｒ58＋Ｒ60）…（式２） 前記式（２）において、Ｖ29は第１分電圧信号の電圧レ
ベルである。

【００４２】前記第２分圧器（７６）は、前記第３入力
端子（１７）から自らのゲード側にチップ選択信号を入
力するＰＭＯＳトランジスター（６４）と、前記第１分
圧器（６０）の前記接続点（２９）から自らのゲート側
に第２分電圧信号を入力するＰＭＯＳトランジスター
（６６）と、前記ＰＭＯＳトランジスター（６６）のド
レイン及び前記第２電源電圧源（ＧＮＤ）の間に直列接
続された４個のＰＭＯＳトランジスター（６８〜７４）
を備える。

【００４３】前記ＰＭＯＳトランジスター（６４）は、
前記チップ選択信号の論理状態にしたがい自らのドレイ
ン及びソースを経て前記５個のＰＭＯＳトランジスター
（５４〜６０）側に伝送される前記第１電源電圧（Ｖｃ
ｃ）を切換える。前記切換機能を行う前記ＰＭＯＳトラ
ンジスター（５２）は、非常に大きいチャンネルを有す
る。前記ＰＭＯＳトランジスター（６６）は、前記接続
点（２９）からの前記第２分電圧信号の電圧レベルが増
加されることにより前記ＰＭＯＳトランジスター（６
４）のドレイン及びソースを経て、自らのドレインに供
給される第１電源電圧（Ｖｃｃ）を低減し低減された電
圧を前記４個のＰＭＯＳトランジスター（６８〜７４）
の直列回路に供給する。前記ＰＭＯＳトランジスター
（６６）は、前記第２分電圧信号の電圧レベルが増加さ
れることにより線形的に増加される抵抗値を有する。こ
のため、前記ＰＭＯＳトランジスター（６６）は非常に
小さいチャンネル幅を有する。

【００４４】さらに、自らのソースに接続されたゲート
を備える前記４個のＰＭＯＳトランジスター（６８〜７
４）は、各々一つの固定抵抗器の機能をする。前記５個
のＰＭＯＳトランジスター（６６〜７４）は、前記第１
電源電圧（Ｖｃｃ）の変動とは関わりなく一定の電圧レ
ベルを有する基準電圧を接続点（３１）で発生する。前
記ＰＭＯＳトランジスター（６６）のソース及び前記Ｐ
ＭＯＳトランジスター（６８）のドレインとの前記接続
点（３１）は、図２に示された曲線（１２０）のよう
に、前記第１電源電圧（Ｖｃｃ）が０Ｖ〜４Ｖを有する
区間で線形特性を有し、さらに、４Ｖ以上の第１電源電
圧（Ｖｃｃ）では一定の電圧レベルを維持する。前記接
続点（３１）に発生する前記基準電圧信号は、次の式
（３）により決定される。

【００４５】 Ｖ31＝（ΔＲ66×Ｖcc）／（Ｒ68＋Ｒ70＋Ｒ72＋Ｒ74）…（式３） 前記式（３）において、前記Ｖ31は基準電圧信号であ
り、前記△Ｒ66及びＲ68〜Ｒ74は前記５個のＰＭＯＳト
ランジスター（６６〜７４）の抵抗値である。

【００４６】また、前記第１差動増幅器（８８）は、前
記第１分圧器（６２）からの第２電圧信号と前記第２分
圧器（７６）からの基準電圧信号を比較し、前記第２分
電圧信号の電圧レベルが前記基準電圧信号の電圧レベル
より大きい場合にハイ論理を有する第１比較信号を発生
する。前記第１差動増幅器（８８）は、前記第３入力端
子（１７）から第３インバーター（１０２）を経て印加
される反転されたチップ選択信号がハイ論理を有する場
合は比較動作を行う。前記第１比較信号は、図２に示さ
れた曲線（１２４）のように、前記第２分電圧信号の電
圧レベルが前記基準電圧信号の電圧レベル（例えば、
３．７Ｖ）を超えるときからハイ論理の電圧レベルを有
し、逆に前記第２分電圧信号の電圧レベルが前記基準電
圧信号の電圧レベルより小さい場合にロー論理の電圧レ
ベルを有する。

【００４７】これをさらに説明すれば、前記第１比較信
号は第１電源電圧（Ｖｃｃ）が６．４Ｖを超える場合に
ハイ論理を有し、さらに前記第１電源電圧（Ｖｃｃ）が
６．４Ｖ以下の電圧レベルを有する場合にはロー論理を
有する。これのために、前記第１差動増幅器（８８）前
記第１分圧器（６２）内の接続点（２９）から第２分電
圧信号を自らのゲート側に入力するＮＭＯＳトランジス
ター（８２）と、前記第２分圧器（７６）内の前記接続
点（３１）から自らのゲード側に前記基準電圧信号を入
力するＮＭＯＳトランジスター（８４）を備える。

【００４８】前記ＮＭＯＳトランジスター（８２）は、
前記第２分電圧信号の電圧レベルが増加されることによ
り第１電源電圧源（Ｖｃｃ）からＰＭＯＳトランジスタ
ー（７８）のドレイン及びソース、自らのドレイン及び
ソースを経てＮＭＯＳトランジスター（８６）のドレイ
ン側に流れる電流量を増加させる。

【００４９】一方、前記ＮＭＯＳトランジスター（８
４）は、前記ＮＭＯＳトランジスター（８２）を経て電
流量が増加されることにより、第１電源電圧源（Ｖｃ
ｃ）からＰＭＯＳトランジスター（８０）のドレイン及
びソースと自らのドレイン及びソースを経て前記ＮＭＯ
Ｓトランジスター（８６）のドレインに流入する電流量
を低減させ、第４インバーター（１０４）に供給される
第１比較信号の電圧レベルを増加させる。さらに前記Ｎ
ＭＯＳトランジスター（８４）は前記第２分電圧信号の
電圧レベルが、前記基準電圧信号と同一な電圧レベルを
有する際に自らのドレイン及びソースを経る電流量を急
激に低減させ、前記第１比較信号の論理電圧がロー論理
からハイ論理に変化されるようにする。前記ＮＭＯＳト
ランジスター（８２）のドレインに自分達のゲートを共
通接続した前記二つのＰＭＯＳトランジスター（７８，
８０）は前記二つのＮＭＯＳトランジスター（８２，８
４）の負下抵抗で使用される。

【００５０】さらに、前記ＮＭＯＳトランジスター（８
６）は、自らのゲート側に印加される前記第３インバー
ター（１０２）から、前記反転されたチップ選択信号が
ハイ論理を有する場合にタン−オンされ前記二つのＮＭ
ＯＳトランジスター（８２，８４）のソースからの電流
信号を第２電源電圧（ＧＮＤ）側に伝送する。そして前
記ＮＭＯＳトランジスター（８６）は、前記第２電源電
圧（ＧＮＤ）側に流れる電流量を一定に維持させる。

【００５１】前記第４インバーター（１０４）は、前記
ＰＭＯＳトランジスター（８０）のソース及び前記ＮＭ
ＯＳトランジスター（８４）のドレインとの接続点（３
３）からの第１比較信号を反転及び緩衝させ、前記反転
及び緩衝した第１比較信号を第１切換制御信号として前
記第１制御ライン（１９）を経て前記二つのＮＭＯＳト
ランジスター（２８，３６）及びＰＭＯＳトランジスタ
ー（４４）のゲートに印加する。前記第１切換制御信号
は、前記第１電源電圧（Ｖｃｃ）が６．４Ｖを超えると
きからハイ論理を有する。

【００５２】さらに、前記第４インバーター（１０４）
からの前記第１切換制御信号を入力する第５インバータ
ー（１０６）は、前記第１切換制御信号を反転させ、前
記反転した第１切換制御信号を第２切換制御信号として
前記第２制御ライン（２１）を経て前記ＮＭＯＳトラン
ジスター（４８）及び前記二つのＰＭＯＳトランジスタ
ー（３０，３８）のゲートに印加する。前記第１切換制
御信号により駆動する前記二つのＮＭＯＳトランジスタ
ー（２８，３６）及びＰＭＯＳトランジスター（４４）
と、前記第２切換制御信号により駆動する前記ＮＭＯＳ
トランジスター（４８）及び前記二つのＰＭＯＳトラン
ジスター（３０，３８）は、前記第１電源電圧（Ｖｃ
ｃ）が６．４Ｖを超える時から前記第２プルーアップＰ
ＭＯＳトランジスター（１８）及び第２プルーダウンＮ
ＭＯＳトランジスター（２４）をターン−オフさせ、前
記第１プルーアップＰＭＯＳトランジスター）（１６）
及び第１プルーダウンＮＭＯＳトランジスター（２２）
のチャンネル幅を最小に低減させる。

【００５３】さらに、前記第１電源電圧（Ｖｃｃ）が
６．４Ｖ未満の電圧レベルを有する場合、前記第２プル
ーアップ用ＰＭＯＳトランジスター（１８）及び前記第
２プルーダウン用ＮＭＯＳトランジスター（２４）は、
ターン−オンされ前記第１プルーアップＰＭＯＳトラン
ジスター（１６）及び第１プルーダウンＮＭＯＳトラン
ジスター（２２）のチャンネル幅が中間値を有するよう
にする。

【００５４】一方、前記第２差動増幅器（１００）は、
前記第１分圧器（６２）からの第１分電圧信号と前記第
２分圧器（７６）からの基準電圧信号を比較して、前記
第１分電圧信号の電圧レベルが前記基準電圧信号の電圧
レベルより大きい場合にハイ論理を有する第２比較信号
を発生する。さらに、前記第２差動増幅器（１００）
は、前記第３インバーター（１０２）から印加される前
記反転されたチップ選択信号がハイ論理を有する場合は
比較動作を行う。前記第２比較信号は、図２に示された
曲線（１２２）のように、前記第１分電圧信号の電圧レ
ベルが前記基準電圧信号の電圧レベル（例えば、３．７
Ｖ）を超えたときからハイ論理の電圧レベルを有し、逆
に前記第１分電圧信号の電圧レベルが前記基準電圧信号
の電圧レベルより小さい場合にロー論理の電圧レベルを
有する。

【００５５】これを更に説明すれば、前記第２比較信号
は第１電源電圧（Ｖｃｃ）が５．４Ｖを越える場合にハ
イ論理を有し、さらに前記第１電源電圧（Ｖｃｃ）が
５．４Ｖ以下の電圧レベルを有する場合にはロウ論理を
有する。このため、前記第２差動増幅器（１００）は前
記第１差動増幅器（８８）と同一な形態で構成された二
つのＰＭＯＳトランジスター（９０，９２）及び三つの
ＮＭＯＳトランジスター（９４〜９８）を備える。前記
第２差動増幅器（１００）を構成する前記５個のＭＯＳ
トランジスター（９０〜９８）は、前記第１差動増幅器
（８８）含まれた前記５個のＭＯＳトランジスター（７
８〜８６）と同じく動作するので詳細な説明を省く。さ
らに、前記第２差動増幅器（１００）は、前記第２比較
信号を第６インバーター（１０８）に供給する。

【００５６】前記第６インバーター（１０８）は、前記
第２差動増幅器（１００）からの前記第２比較信号を反
転及び緩衝させ、前記反転及び緩衝された第２比較信号
を第３切換制御信号として前記第３制御ライン（２３）
を経て前記二つのＮＭＯＳトランジスター（３２，４
０）及びＰＭＯＳトランジスター（４６）のゲートに印
加する。前記第３切換制御信号は、前記第１電源電圧
（Ｖｃｃ）が５．４Ｖを越えるときからハイ論理を有す
る。前記第６インバーター（１０８）からの前記第３切
換制御信号を入力する第６インバーター（１１０）は、
前記第３切換制御信号を反転させ、前記反転した第３切
換制御信号を第４切換制御信号として、前記第４制御ラ
イン（２５）を経て前記ＮＭＯＳトランジスター（５
０）及び前記二つのＰＭＯＳトランジスター（３２，４
２）のゲートに印加する。

【００５７】前記第３切換制御信号により駆動される前
記二つのＮＭＯＳトランジスター（３２，４０）及びＰ
ＭＯＳトランジスター（４６）と、前記第４切換制御信
号により駆動される前記ＮＭＯＳトランジスター（５
０）及び前記二つのＰＭＯＳトランジスター（３２，４
２）は、前記第１電源電圧（Ｖｃｃ）が５．４Ｖを越え
たときから前記第３プルーアップ用ＰＭＯＳトランジス
ター（２０）及び第３プルーダウン用ＮＭＯＳトランジ
スター（２６）をタンーオフさせ、前記第１プルーアッ
プ用ＰＭＯＳトランジスター（１６）及び第１プル−ダ
ウン用ＮＭＯＳトランジスター（２２）のチャンネル幅
が中間値を有するようにする。

【００５８】さらに、前記第１電源電圧（Ｖｃｃ）が
５．４未満の電圧レベルを有する場合、前記第３プルー
アップ用ＰＭＯＳトランジスター（２０）及び前記第３
プルーダウン用ＮＭＯＳトランジスター（２６）は、タ
ン−オンされ、前記第１プルーアップＰＭＯＳトランジ
スター（１６）及び第１プルーダウンＮＭＯＳトランジ
スター（２２）のチャンネル幅が最大値を有するように
する。

【００５９】結果的に、前記電源電圧検出部（１１２）
は前記第１電源電圧（Ｖｃｃ）が変動されることによ
り、第２及び第３プルーアップ用ＰＭＯＳトランジスタ
ー（１８，２０）と前記第２及び第３プルーダウン用Ｎ
ＭＯＳトランジスター（２４，２６）を駆動して、前記
第１電源電圧（Ｖｃｃ）及び前記出力端子（１５）の間
に形成される電流通路の大きさと前記出力端子（１５）
及び第２電源電圧（ＧＮＤ）の間に形成される電流通路
（即ち、インピーダンス）の大きさを調整する。前記第
１電源電圧（Ｖｃｃ）及び前記出力端子（１５）の間の
電流通路の大きさと前記出力端子（１５）及び第２電源
電圧（ＧＮＤ）の間の電流通路の大きさが調整されるこ
とにより、前記出力端子（１５）に発生する出力データ
に対する応答速度は前記第１電源電圧（Ｖｃｃ）に係り
なく一定の値を有するようになる。前記第１電源電圧
（Ｖｃｃ）及び前記出力端子（１５）の間の電流通路と
前記出力端子（１５）及び第２電源電圧（ＧＮＤ）の間
の電流通路は前記第１電源電圧（Ｖｃｃ）が５．４Ｖよ
り小さい電圧レベルを有する場合に最大の大きさを有
し、前記第１電源電圧（Ｖｃｃ）が６．４Ｖを越えたと
きは、最小の大きさを有する。

【００６０】さらに、前記第１電源電圧（Ｖｃｃ）及び
前記出力端子（１５）の間の電流通路と前記出力端子
（１５）及び第２電源電圧（ＧＮＤ）の間の電流通路に
流れる電流信号は、前記第１電源電圧（Ｖｃｃ）が変動
してもほぼ一定の大きさを維持する。前記電源電圧及び
前記出力端子（１５）の間に流れる電流量が一定に維持
されることにより、前記出力端子（１５）に発生する出
力データには高い電圧レベルを有するインパルス雑音が
含まれないようになり、前記出力データに含まれる雑音
信号のチャッターリング期間が最小化する。

【００６１】図３Ａは本発明によるデータ出力バッファ
ー回路で出力される出力データの電源電圧の変動に伴う
電圧応答特性を示す。さらに、図４Ａは従来のデータ出
力バッファー回路で出力される出力データの電源電圧の
変動に伴う電圧応答特性を示す。前記図３Ａ及び頭４Ａ
に示されるように、本発明によるデータ出力バッファー
回路の出力データの電圧は従来のデータ出力はバッファ
ー回路の出力データの電圧と同じように電源電圧により
大きい幅に変化する。

【００６２】図３Ｂは本発明によるデータ出力バッファ
ー回路で出力される出力データの電源電圧の変動に伴う
電流応答特性を説明する。さらに図４Ｂは従来のデータ
出力バッファーで出力される出力データの電源電圧の変
動に伴う電流応答特性を示す。前記図３Ａ及び図４Ａに
示されたように、本発明によるデータ出力バッファー回
路の出力データの電流は電源電圧が増加しても一定値の
最大値を有する反面、従来のデータ出力バッファー回路
の出力データの電流は電源電圧により大きく変動する最
大値を有する。

【００６３】

【発明の効果】前述したように、本発明のデータ出力バ
ッファー回路は、電源電圧が変動することにより、電源
電圧及び出力端子の間に形成される電流通路の大きさを
調節して出力データの電流を一定に維持させ、低電圧の
電源電圧で入力データに対する出力データの応答速度を
向上させ得る利点を提供する。前記出力データの電流が
一定に維持されることにより、本発明のデータ出力バッ
ファー回路は、高い電圧レベルのインパルス雑音信号の
発生を防止し、前記出力データに含まれる雑音信号を最
小化し得る利点を提供する。前記高電圧のインパルス雑
音の発生を防止することにより、本発明は高集積半導体
装置の損傷及び不良率を低減させ得る利点を提供する。

【００６４】図１に示されたデータ出力バッファー回路
を本発明の実施例として説明したが、通常の知識を有す
る者であれば、本発明を変更、又は変形させ異なる形態
で実施得ることが分かる。本発明の他の実施例を挙げれ
ば、図１に示された電源電圧検出部を、電源電圧を一定
の比率で減少させるための電圧減少手段と、前記減少さ
れた電源電圧をディジタル信号の形態に変換するための
アナログ−ディジタル(Analog-Digital)変換器と、前記
変換されたディジタル電源電圧信号により第１〜４切換
制御信号を発生するディコーディング手段で実現し得
る。

【００６５】したがって、本発明の思想及び範囲は前記
実施例のデータ出力バッファー回路に限らず、前述した
特許請求の範囲により限定されるべきである。

【図面の簡単な説明】

【図１】本発明の好ましい実施例によるデータ出力バッ
ファー回路の回路図である。

【図２】図１に示された第１，２分圧器及び第１，２差
動増幅器の電源電圧の変化に対する出力特性を示す図面
である。

【図３】本発明の好ましい実施例によるデータ出力デー
タ出力バッファー回路の出力データの電源電圧に伴う電
圧及び電流特性曲線の分布を示す図面である。

【図４】大きいチャンネル幅のＭＯＳトランジスターを
備えた従来のデータ出力バッファー回路の出力データの
電源電圧に伴う電圧及び電流特性曲線の分布を示す図面
である。

【符号の説明】

１２，１４，１０２〜１１０…第１〜７インバーター、
１６，１８，２０…第１〜３プルーアップ用ＰＭＯＳト
ランジスター、２２，２４，２６…第１〜３プルーダウ
ン用ＮＭＯＳトランジスター、３０，３４，３８，４２
〜４６，５２〜６０，６４〜７４，７８，８０，９０，
９２…ＰＭＯＳトランジスター、２８，３２，３６，４
０，４８，５０，８２〜８６，９４〜９８…ＮＭＯＳト
ランジスター、６２，７６…第１，２分圧器、８８，１
００…第１，第２差動増幅器、１１２…電源電圧検出
部。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｈ 9184−5Ｊ 17/687 19/0175 9473−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8321−5Ｊ 19/00 １０１ Ｆ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データを入力するための入力手段と、 第１電源電圧及び出力端子の間に接続され、前記入力手
   段からのデータにより開閉される第１電流通路と、 第２電源電圧及び前記出力端子の間に接続され、前記入
   力手段からのデータにより前記第１電流通路と相互補完
   的に開閉される第２電流通路と、 前記第１及び第２電源電圧の電位差を検出し、前記検出
   された電位差にしたがって第１及び第２電流通路の大き
   さを調節するための電源電圧検出手段とを備えたことを
   特徴とするデータ出力バッファー回路。
2. 【請求項２】 前記第１電流通路が、前記第１電源電圧
   及び前記出力端子の間に並列接続され、前記入力手段か
   らのデータにより駆動される少なくとも２個以上のプル
   ーアップ用インピーダンス手段と、 前記電源電圧検出手段の制御のもとに前記入力手段から
   前記少なくとも１個以上のインピーダンス手段側に伝送
   されるデータを、各々開閉するための少なくとも１個以
   上の制御用スイッチとを備え、 前記第２電流通路が前記第２電源電圧及び前記出力端子
   の間に並列接続され、前記入力手段からのデータにより
   駆動される少なくとも２個以上のプルーダウン用インピ
   ーダンス手段と、前記電源電圧検出手段の制御のもとに
   前記入力手段から前記少なくとも１個以上のプルーダウ
   ン用インピーダンス手段側に伝送される入力データを、
   各々開閉するための少なくとも１個以上の制御用スイッ
   チとを備えたことを特徴とする請求項１記載のデータ出
   力バッファー回路。
3. 【請求項３】 前記電源電圧検出手段が、前記第１及び
   第２電源電圧の間に接続され異なる電圧比を有する少な
   くとも１個以上の分電圧を発生するための第１分圧手段
   と、 前記第１及び第２電源電圧の間に接続され一定な電圧レ
   ベルを有する基準電圧信号を発生するための第２分圧手
   段と、 前記第１分圧手段からの少なくとも１個以上の分電圧を
   前記第２分圧手段からの基準電圧信号を比較し、比較さ
   れた結果により前記少なくとも１個以上のプルーアップ
   用インピーダンス手段に接続された前記少なくとも１個
   以上の制御用スイッチ及び、前記少なくとも１個以上の
   プルーダウン用インピーダンス手段に接続された少なく
   とも１個以上の制御用スイッチを制御するための少なく
   とも１個以上の比較手段とを備えたことを特徴とする請
   求項２記載のデータ出力バッファー回路。
4. 【請求項４】 前記制御用スイッチがターン−オフされ
   る際に、前記第１電源電圧及び前記出力端子間のインピ
   ーダンスと前記第２電源電圧及び出力端子の間のインピ
   ーダンスが安定された状態を有するよう、前記少なくと
   も１個以上の比較手段からの比較信号により前記少なく
   とも１個以上のプルーアップ用インピーダンス手段及
   び、前記少なくとも１個以上のプルーダウン用インピー
   ダンス手段の動作を強制的に中止させる少なくとも一対
   以上の駆動制限手段を更に備えたことを特徴とする請求
   項３記載のデータ出力バッファー回路。
5. 【請求項５】 チップ選択信号を入力するための第２入
   力手段と、 前記第１電源電圧及び前記第１分圧手段の間に接続さ
   れ、前記第２入力手段からのチップ選択信号により前記
   第２分圧手段と前記第１電源電圧に選択的に接続するた
   めの第１切換手段と前記第１電源電圧及び前記第２分圧
   手段の間に接続され、前記第２入力手段からのチップ選
   択信号により前記第２分圧手段を前記第１電源電圧に選
   択的に接続するための第２切換手段とを更に備えたこと
   を特徴等する請求項４記載のデータ出力バッファー回
   路。
6. 【請求項６】 前記第１分圧手段が所定のインピーダン
   スを有する、少なくとも二つ以上のMOS トランジスター
   を有する直列回路を備えたことを特徴とする請求項５記
   載のデータ出力バッファー回路。
7. 【請求項７】 前記第１分圧手段に含まれた前記少なく
   とも二つ以上のMOSトランジスタが、比較的小さいチャ
   ンネル幅を有するPMOSトランジスターを使用することを
   特徴とする請求項６記載のデータ出力バッファー回路。
8. 【請求項８】 前記第１及び第２切換手段が、非常に大
   きいチャンネル幅を有するPMOSトランジスターを備えた
   ことを特徴とする請求項７記載のデータ出力バッファー
   回路。
9. 【請求項９】 前記第２分圧手段が、前記第２切換手段
   及び前記第２電源電圧の間に接続され、前記第１分圧手
   段で最低の分圧比を有する分電圧信号の電圧レベルにし
   たがって可変される可変形インピーダンス素子と、 前記可変形インピーダンス素子及び前記第２電源電圧の
   間に接続された固定形インピーダンス素子とを備えたこ
   とを特徴とする請求項５記載のデータ出力バッファー回
   路。
10. 【請求項１０】 前記可変形インピーダンス素子が比較
    的小さいチャンネル幅を有するPMOSトラジスターを備
    え、 前記固定形インピーダンス素子が比較的小さいチャンネ
    ル幅を有する、少なくとも１個以上のPMOSトランジスタ
    ーを備えたことを特徴とする請求項９記載のデータ出力
    バッファー回路。
11. 【請求項１１】 前記少なくとも１個以上の比較手段が
    前記第２入力手段からのチップ選択信号により駆動さ
    れ、前記第１分圧手段からの分電圧信号と前記第２分圧
    手段からの基準電圧信号を比較する差動増幅器を備えた
    ことを特徴とする請求項５記載のデータ出力バッファー
    回路。
12. 【請求項１２】 前記電源電圧検出手段が前記第１及び
    第２電源電圧間の電位差を検出するための電位感知手段
    と、 前記電位感知手段からの前記感知された電源電位信号を
    ディジタル形態で変換するためのアナログ−ディジタル
    変換手段と、 前記アナログ−ディジタル変換手段からのディジタル電
    源電位信号により、前記少なくとも１個以上の制御用ス
    イッチを各々制御するための少なくとも１個以上の切換
    制御信号を発生するディコーディング手段とを備えたこ
    とを特徴とする請求項２記載のデータ出力バッファー回
    路。