JPH11163709A - 出力インピーダンス調整回路 - Google Patents
出力インピーダンス調整回路Info
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- JPH11163709A JPH11163709A JP9325515A JP32551597A JPH11163709A JP H11163709 A JPH11163709 A JP H11163709A JP 9325515 A JP9325515 A JP 9325515A JP 32551597 A JP32551597 A JP 32551597A JP H11163709 A JPH11163709 A JP H11163709A
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】
【課題】 半導体集積回路において、高速インタフェー
スが実現できるとともに収容性を改善してノイズ及びパ
ワーの低減を行う。 【解決手段】 高速にインターフェースを行う出力バッ
ファ回路４０３を備えており、バッファ回路にはＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタが備えられている。Ｎチャネル型定電圧回路４０１
は出力バッファ回路のＰチャネルＭＯＳトランジスタの
駆動を制御し、Ｐチャネル型定電圧回路４０２は出力バ
ッファ回路のＮチャネルＭＯＳトランジスタの駆動を制
御する。
スが実現できるとともに収容性を改善してノイズ及びパ
ワーの低減を行う。 【解決手段】 高速にインターフェースを行う出力バッ
ファ回路４０３を備えており、バッファ回路にはＰチャ
ネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジ
スタが備えられている。Ｎチャネル型定電圧回路４０１
は出力バッファ回路のＰチャネルＭＯＳトランジスタの
駆動を制御し、Ｐチャネル型定電圧回路４０２は出力バ
ッファ回路のＮチャネルＭＯＳトランジスタの駆動を制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体集積回路とともに用いられインピー
ダンス整合を行うための出力インピーダンス調整回路に
関する。
関し、特に、半導体集積回路とともに用いられインピー
ダンス整合を行うための出力インピーダンス調整回路に
関する。
【０００２】
【従来の技術】一般に、半導体集積回路には、高速にイ
ンターフェースを行う出力バッファ回路が備えられてお
り、この種の出力バッファ回路では、例えば、図６に示
すように、ＰＭＯＳ１０６及びＮＭＯＳ２０６を備えて
おり、出力バッファ回路の出力には抵抗器６０４が接続
されている。そして、この出力バッファ回路は入力信号
５０５を出力信号５０６として出力する。図６に示すよ
うに、出力バッファ回路では、終端抵抗を備えており、
この抵抗は、例えば、ＬＳＩに内蔵されるかＬＳＩの外
部に付加される。
ンターフェースを行う出力バッファ回路が備えられてお
り、この種の出力バッファ回路では、例えば、図６に示
すように、ＰＭＯＳ１０６及びＮＭＯＳ２０６を備えて
おり、出力バッファ回路の出力には抵抗器６０４が接続
されている。そして、この出力バッファ回路は入力信号
５０５を出力信号５０６として出力する。図６に示すよ
うに、出力バッファ回路では、終端抵抗を備えており、
この抵抗は、例えば、ＬＳＩに内蔵されるかＬＳＩの外
部に付加される。
【０００３】ところで、高速インタフェースにおいて
は、送信回路、受信回路、及びＬＳＩ間の伝送線路とも
に分布定数回路としての取り扱いが要求される関係上、
インピーダンス整合を行う必要がある。つまり、伝送線
路と負荷との間にインピーダンス不整合があると、反射
波が生じて、この反射波によって、入力バッファの誤動
作が生じることがある。従って、上述のようにして、抵
抗をＬＳＩに内蔵するか又はＬＳＩ外部に付加してイン
ピーダンス整合を行っている。
は、送信回路、受信回路、及びＬＳＩ間の伝送線路とも
に分布定数回路としての取り扱いが要求される関係上、
インピーダンス整合を行う必要がある。つまり、伝送線
路と負荷との間にインピーダンス不整合があると、反射
波が生じて、この反射波によって、入力バッファの誤動
作が生じることがある。従って、上述のようにして、抵
抗をＬＳＩに内蔵するか又はＬＳＩ外部に付加してイン
ピーダンス整合を行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
トランジスタの抵抗値が、温度変動依存、電源電圧変動
依存、及びプロセス変動依存に影響を受け易いことを考
慮すると、インピーダンス整合を行うためには、温度変
動依存及びプロセス変動依存を受けにくい抵抗素子に対
して抵抗値の割合を大きくする必要がある。このために
は、ＭＯＳトランジスタのサイズを大きくする必要があ
るが、ＭＯＳトランジスタのサイズを大きくすると、Ｌ
ＳＩ内部への収容性が悪化するばかりでなく、貫通電流
の増加によるノイズ及びパワーの増加等が発生して悪影
響が及ぶ。
トランジスタの抵抗値が、温度変動依存、電源電圧変動
依存、及びプロセス変動依存に影響を受け易いことを考
慮すると、インピーダンス整合を行うためには、温度変
動依存及びプロセス変動依存を受けにくい抵抗素子に対
して抵抗値の割合を大きくする必要がある。このために
は、ＭＯＳトランジスタのサイズを大きくする必要があ
るが、ＭＯＳトランジスタのサイズを大きくすると、Ｌ
ＳＩ内部への収容性が悪化するばかりでなく、貫通電流
の増加によるノイズ及びパワーの増加等が発生して悪影
響が及ぶ。
【０００５】上述のように、従来の半導体集積回路（Ｌ
ＳＩ）では、高速インタフェースを実現しようとする
と、ＬＳＩ内部の収容性の悪化、ノイズの増加、及びパ
ワーの増加が起こってしまうという問題点がある。
ＳＩ）では、高速インタフェースを実現しようとする
と、ＬＳＩ内部の収容性の悪化、ノイズの増加、及びパ
ワーの増加が起こってしまうという問題点がある。
【０００６】本発明の目的は、高速インタフェースが実
現できるとともに収容性を改善して、ノイズ及びパワー
の低減を行うことのできる出力インピーダンス調整回路
を提供することにある。
現できるとともに収容性を改善して、ノイズ及びパワー
の低減を行うことのできる出力インピーダンス調整回路
を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、ソース
が基準電位に接続された第１のＮチャンネルＭＯＳトラ
ンジスタ（以下ＮチャネルＭＯＳトランジスタをＮＭＯ
Ｓと呼ぶ）と、ソースが基準電位に接続されゲート及び
ドレインが第１のＮＭＯＳのゲートに接続された第２の
ＮＭＯＳと、ドレインが第１のＮＭＯＳのドレインに接
続されゲートが参照電位が与えられる第１の入力端子に
接続された第１のＰチャンネルＭＯＳトランジスタ（以
下ＰチャネルＭＯＳトランジスタをＰＭＯＳと呼ぶ）
と、ドレインが第２のＮＭＯＳのドレインに接続されソ
ースが第１のＰＭＯＳのソースに接続された第２のＰＭ
ＯＳと、一方の端子が電源に接続され他方の端子が第１
のＰＭＯＳのソース及び第２のＰＭＯＳのソースに接続
された第１の電流源と、第１のＮＭＯＳのドレインと第
１のＰＭＯＳのドレインとを接点とした第１の接点と、
ドレインが第２のＰＭＯＳのゲートに接続されゲートが
第１の接点に接続されてソースが基準電位に接続された
第３のＮＭＯＳと、一方の端子が電源に接続され他方の
端子が第３のＮＭＯＳのドレインに接続された第２の電
流源と備えるＰチャンネル型定電圧回路と、ソースが電
源に接続された第３のＰＭＯＳと、ソースが電源に接続
されゲート及びドレインが第３のＰＭＯＳのゲートに接
続された第４のＰＭＯＳと、ドレインが第３のＰＭＯＳ
のドレインに接続されゲートが参照電位が与えられる第
２の入力端子に接続された第４のＮＭＯＳと、ドレイン
が第４のＰＭＯＳのドレインに接続されソースが第４の
ＮＭＯＳのソースに接続された第５のＮＭＯＳと、一方
の端子が基準電位に接続され他方の端子が第４のＮＭＯ
Ｓのソースと第５のＮＭＯＳのソースに接続された第３
の電流源と、第３のＰＭＯＳのドレインと第４のＮＭＯ
Ｓのドレインとを接点とした第２の接点と、ドレインが
第５のＮＭＯＳのゲートに接続されゲートが第２の接点
に接続されてソースが電源に接続された第５のＰＭＯＳ
と、一方の端子が基準電位に接続され他方の端子が第５
のＰＭＯＳのドレインに接続された第４の電流源とを備
えるＮチャンネル型定電圧回路と、ＰＭＯＳ及びＮＭＯ
Ｓを有し該ＰＭＯＳを制御する第１の入力端子がＮチャ
ンネル型定電圧回路の第２の接点に接続され前記ＮＭＯ
Ｓを制御する第２の入力端子がＰチャンネル型定電圧回
路の第１の接点に接続されており、第３の入力端子が入
力信号に接続され出力端子から出力信号を出力する出力
バッファ回路とを有することを特徴とする出力インピー
ダンス調整回路が得られる。
が基準電位に接続された第１のＮチャンネルＭＯＳトラ
ンジスタ（以下ＮチャネルＭＯＳトランジスタをＮＭＯ
Ｓと呼ぶ）と、ソースが基準電位に接続されゲート及び
ドレインが第１のＮＭＯＳのゲートに接続された第２の
ＮＭＯＳと、ドレインが第１のＮＭＯＳのドレインに接
続されゲートが参照電位が与えられる第１の入力端子に
接続された第１のＰチャンネルＭＯＳトランジスタ（以
下ＰチャネルＭＯＳトランジスタをＰＭＯＳと呼ぶ）
と、ドレインが第２のＮＭＯＳのドレインに接続されソ
ースが第１のＰＭＯＳのソースに接続された第２のＰＭ
ＯＳと、一方の端子が電源に接続され他方の端子が第１
のＰＭＯＳのソース及び第２のＰＭＯＳのソースに接続
された第１の電流源と、第１のＮＭＯＳのドレインと第
１のＰＭＯＳのドレインとを接点とした第１の接点と、
ドレインが第２のＰＭＯＳのゲートに接続されゲートが
第１の接点に接続されてソースが基準電位に接続された
第３のＮＭＯＳと、一方の端子が電源に接続され他方の
端子が第３のＮＭＯＳのドレインに接続された第２の電
流源と備えるＰチャンネル型定電圧回路と、ソースが電
源に接続された第３のＰＭＯＳと、ソースが電源に接続
されゲート及びドレインが第３のＰＭＯＳのゲートに接
続された第４のＰＭＯＳと、ドレインが第３のＰＭＯＳ
のドレインに接続されゲートが参照電位が与えられる第
２の入力端子に接続された第４のＮＭＯＳと、ドレイン
が第４のＰＭＯＳのドレインに接続されソースが第４の
ＮＭＯＳのソースに接続された第５のＮＭＯＳと、一方
の端子が基準電位に接続され他方の端子が第４のＮＭＯ
Ｓのソースと第５のＮＭＯＳのソースに接続された第３
の電流源と、第３のＰＭＯＳのドレインと第４のＮＭＯ
Ｓのドレインとを接点とした第２の接点と、ドレインが
第５のＮＭＯＳのゲートに接続されゲートが第２の接点
に接続されてソースが電源に接続された第５のＰＭＯＳ
と、一方の端子が基準電位に接続され他方の端子が第５
のＰＭＯＳのドレインに接続された第４の電流源とを備
えるＮチャンネル型定電圧回路と、ＰＭＯＳ及びＮＭＯ
Ｓを有し該ＰＭＯＳを制御する第１の入力端子がＮチャ
ンネル型定電圧回路の第２の接点に接続され前記ＮＭＯ
Ｓを制御する第２の入力端子がＰチャンネル型定電圧回
路の第１の接点に接続されており、第３の入力端子が入
力信号に接続され出力端子から出力信号を出力する出力
バッファ回路とを有することを特徴とする出力インピー
ダンス調整回路が得られる。
【０００８】なお、上記の出力バッファ回路は一つでも
よく、また、複数であってもよい。
よく、また、複数であってもよい。
【０００９】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１０】図１を参照して、図示の出力インピーダン
ス調整回路は、Ｎチャネル型定電圧回路４０１及びＰチ
ャネル型定電圧回路４０２を備えており、これらＮチャ
ネル型定電圧回路４０１及びＰチャネル型定電圧回路４
０２は出力バッファ回路４０３に接続されている。
ス調整回路は、Ｎチャネル型定電圧回路４０１及びＰチ
ャネル型定電圧回路４０２を備えており、これらＮチャ
ネル型定電圧回路４０１及びＰチャネル型定電圧回路４
０２は出力バッファ回路４０３に接続されている。
【００１１】Ｎチャネル型定電圧回路４０１は第１及び
第２のＰＭＯＳ１０１及び１０２と第１及び第２のＮＭ
ＯＳ２０１及び２０１とを備えており、第１のＰＭＯＳ
１０１はそのソースが電源に接続されている。一方、第
２のＰＭＯＳ１０２はそのソースが電源に接続されると
ともにゲート及びドレインが第１のＰＭＯＳ１０１のゲ
ートに接続されている。
第２のＰＭＯＳ１０１及び１０２と第１及び第２のＮＭ
ＯＳ２０１及び２０１とを備えており、第１のＰＭＯＳ
１０１はそのソースが電源に接続されている。一方、第
２のＰＭＯＳ１０２はそのソースが電源に接続されると
ともにゲート及びドレインが第１のＰＭＯＳ１０１のゲ
ートに接続されている。
【００１２】一方、第１のＮＭＯＳ２０１はそのドレイ
ンが第１のＰＭＯＳ１０１のドレインに接続されるとと
もにゲートが参照電位が与えられる第１の入力端子５０
１に接続されている。第２のＮＭＯＳ２０２はそのドレ
インが第２のＰＭＯＳ１０２のドレインに接続されると
ともにソースが第１のＮＭＯＳ２０１のソースに接続さ
れている。
ンが第１のＰＭＯＳ１０１のドレインに接続されるとと
もにゲートが参照電位が与えられる第１の入力端子５０
１に接続されている。第２のＮＭＯＳ２０２はそのドレ
インが第２のＰＭＯＳ１０２のドレインに接続されると
ともにソースが第１のＮＭＯＳ２０１のソースに接続さ
れている。
【００１３】第１の電流源３０１は一方の端子が基準電
位に接続され、他方の端子が第１のＮＭＯＳ２０１のソ
ース及び第２のＮＭＯＳ２０２のソースに接続されてい
る。第１の接点７０１は第１のＰＭＯＳ１０１のドレイ
ンと第１のＮＭＯＳ２０１のドレインとを接点としてお
り、第３のＰＭＯＳ１０３がそのドレイン、ゲート及び
ソースにおいてそれぞれ第２のＮＭＯＳ２０２のゲー
ト、第１の接点７０１、及び電源に接続されている。そ
して、第２の電流源３０２は一方の端子が基準電位に接
続され、他方の端子が第３のＰＭＯＳ１０３のドレイン
に接続されている。
位に接続され、他方の端子が第１のＮＭＯＳ２０１のソ
ース及び第２のＮＭＯＳ２０２のソースに接続されてい
る。第１の接点７０１は第１のＰＭＯＳ１０１のドレイ
ンと第１のＮＭＯＳ２０１のドレインとを接点としてお
り、第３のＰＭＯＳ１０３がそのドレイン、ゲート及び
ソースにおいてそれぞれ第２のＮＭＯＳ２０２のゲー
ト、第１の接点７０１、及び電源に接続されている。そ
して、第２の電流源３０２は一方の端子が基準電位に接
続され、他方の端子が第３のＰＭＯＳ１０３のドレイン
に接続されている。
【００１４】Ｐチャネル型定電圧回路４０２は第３及び
第４のＮＭＯＳ２０３及び２０４と第４及び第５のＰＭ
ＯＳ１０４及び１０５とを備えており、第３のＮＭＯＳ
２０３はそのソースが基準電位に接続されている。第４
のＮＭＯＳ２０４はソースが基準電位に接続されるとと
もにゲート及びドレインが第３のＮＭＯＳ２０３のゲー
トに接続されている。第４のＰＭＯＳ１０４では、その
ドレイン及びゲートがそれぞれ第３のＮＭＯＳ２０３の
ドレイン及び参照電位が与えられる第２の入力端子５０
２に接続されている。第５のＰＭＯＳ１０５では、その
ドレイン及びソースがそれぞれ第４のＮＭＯＳ２０４の
ドレイン及び第４のＰＭＯＳ１０４のソースに接続され
ている。第３の電流源３０３は一方の端子が電源に接続
されるとともに他方の端子が第４のＰＭＯＳ１０４のソ
ース及び第５のＰＭＯＳ１０５のソースに接続されてい
る。第２の接点７０２は第３のＮＭＯＳ２０３のドレイ
ンと第４のＰＭＯＳ１０４のドレインとを接点としてお
り、第５のＮＭＯＳ２０５がそのドレイン、ゲート、及
びソースにおいてそれぞれ第５のＰＭＯＳ１０５のゲー
ト、第２の接点７０２、及び基準電位に接続された第５
のＮＭＯＳに接続されている。そして、第４の電流源３
０４は一方の端子が電源に接続されるとともに他方の端
子が第５のＮＭＯＳ２０５のドレインに接続されてい
る。
第４のＮＭＯＳ２０３及び２０４と第４及び第５のＰＭ
ＯＳ１０４及び１０５とを備えており、第３のＮＭＯＳ
２０３はそのソースが基準電位に接続されている。第４
のＮＭＯＳ２０４はソースが基準電位に接続されるとと
もにゲート及びドレインが第３のＮＭＯＳ２０３のゲー
トに接続されている。第４のＰＭＯＳ１０４では、その
ドレイン及びゲートがそれぞれ第３のＮＭＯＳ２０３の
ドレイン及び参照電位が与えられる第２の入力端子５０
２に接続されている。第５のＰＭＯＳ１０５では、その
ドレイン及びソースがそれぞれ第４のＮＭＯＳ２０４の
ドレイン及び第４のＰＭＯＳ１０４のソースに接続され
ている。第３の電流源３０３は一方の端子が電源に接続
されるとともに他方の端子が第４のＰＭＯＳ１０４のソ
ース及び第５のＰＭＯＳ１０５のソースに接続されてい
る。第２の接点７０２は第３のＮＭＯＳ２０３のドレイ
ンと第４のＰＭＯＳ１０４のドレインとを接点としてお
り、第５のＮＭＯＳ２０５がそのドレイン、ゲート、及
びソースにおいてそれぞれ第５のＰＭＯＳ１０５のゲー
ト、第２の接点７０２、及び基準電位に接続された第５
のＮＭＯＳに接続されている。そして、第４の電流源３
０４は一方の端子が電源に接続されるとともに他方の端
子が第５のＮＭＯＳ２０５のドレインに接続されてい
る。
【００１５】出力バッファ回路４０３はＰＭＯＳを制御
する第１の入力端子、ＮＭＯＳを制御する第２の制御端
子、第３の入力端子及び出力端子がそれぞれＮチャンネ
ル型定電圧回路４０１の第１の接点７０１、Ｐチャンネ
ル型定電圧回路４０２の第２の接点７０２、入力信号５
０３，及び出力信号５０４に接続されている。
する第１の入力端子、ＮＭＯＳを制御する第２の制御端
子、第３の入力端子及び出力端子がそれぞれＮチャンネ
ル型定電圧回路４０１の第１の接点７０１、Ｐチャンネ
ル型定電圧回路４０２の第２の接点７０２、入力信号５
０３，及び出力信号５０４に接続されている。
【００１６】図１に示す出力インピーダンス調整回路で
は、バラツキの少ない電流源３０２の電流値をＮチャン
ネル型定電圧回路４０１を用いて出力バッファ回路４０
３へ伝達し、出力バッファ回路４０３内のＰＭＯＳの駆
動能力を制御する。さらに、バラツキの少ない電流源３
０４の電流値をＰチャンネル型定電圧回路４０２を用い
て出力バッファ回路４０３に伝達して、出力バッファ回
路４０３内のＮＭＯＳの駆動能力を制御する。
は、バラツキの少ない電流源３０２の電流値をＮチャン
ネル型定電圧回路４０１を用いて出力バッファ回路４０
３へ伝達し、出力バッファ回路４０３内のＰＭＯＳの駆
動能力を制御する。さらに、バラツキの少ない電流源３
０４の電流値をＰチャンネル型定電圧回路４０２を用い
て出力バッファ回路４０３に伝達して、出力バッファ回
路４０３内のＮＭＯＳの駆動能力を制御する。
【００１７】ここで、Ｎチャンネル型定電圧回路４０１
に注目して、Ｎチャンネル型定電圧回路４０１では、Ｐ
ＭＯＳ１０３のソース（以下このノードをＮ１と呼ぶ）
が一定電位（所定の電位）となるようにＰＭＯＳ１０３
のゲートを調整している。つまり、参照電位５０１とノ
ードＮ１とを比較して、ＰＭＯＳ１０３のゲートにフィ
ードバックをかけて調整を行っている。
に注目して、Ｎチャンネル型定電圧回路４０１では、Ｐ
ＭＯＳ１０３のソース（以下このノードをＮ１と呼ぶ）
が一定電位（所定の電位）となるようにＰＭＯＳ１０３
のゲートを調整している。つまり、参照電位５０１とノ
ードＮ１とを比較して、ＰＭＯＳ１０３のゲートにフィ
ードバックをかけて調整を行っている。
【００１８】電流源３０２に抵抗素子を使用した場合、
ノードＮ１を一定電位にするためには、一定電流が流れ
るようにすればよい。電源が変化した場合、ＰＭＯＳ１
０３のゲートがその変化に追従して変化することにな
る。図３に示すように、ＭＯＳの特性によって、電源と
ノードＮ１との間の電位（ＶＤＳ１，ＶＤＳ２）が変化
しても、ドレイン−ソース間電流Ｉは一定にできる。ま
た、プロセスが変化しても、ノードＮ１が一定電位とな
るようにＰＭＯＳ１０３のゲート電位が変化して、一定
電流が流れる電位に落ち着く。
ノードＮ１を一定電位にするためには、一定電流が流れ
るようにすればよい。電源が変化した場合、ＰＭＯＳ１
０３のゲートがその変化に追従して変化することにな
る。図３に示すように、ＭＯＳの特性によって、電源と
ノードＮ１との間の電位（ＶＤＳ１，ＶＤＳ２）が変化
しても、ドレイン−ソース間電流Ｉは一定にできる。ま
た、プロセスが変化しても、ノードＮ１が一定電位とな
るようにＰＭＯＳ１０３のゲート電位が変化して、一定
電流が流れる電位に落ち着く。
【００１９】上述した点を利用して、ＰＭＯＳ１０３の
ゲート電位を他のＰＭＯＳ（出力バッファ回路４０３内
のＰＭＯＳ）のゲートに入力すれば、駆動能力を一定に
することができる。
ゲート電位を他のＰＭＯＳ（出力バッファ回路４０３内
のＰＭＯＳ）のゲートに入力すれば、駆動能力を一定に
することができる。
【００２０】上述の例では、Ｎチャンネル型定電圧回路
４０１について説明したが、Ｐチャンネル型定電圧回路
４０２の動作もＮチャンネル型定電圧回路４０１と同様
である。この場合、Ｐチャンネル型定電圧回路４０２で
は、ＮＭＯＳ２０５のソース（このノードをＮ２とす
る）が一定電位となるようにＮＭＯＳ２０５のゲートを
調整する。そして、参照電位５０２とノードＮ２とを比
較して、ＮＭＯＳ２０５のゲートにフィードバックをか
けて調整を行う。
４０１について説明したが、Ｐチャンネル型定電圧回路
４０２の動作もＮチャンネル型定電圧回路４０１と同様
である。この場合、Ｐチャンネル型定電圧回路４０２で
は、ＮＭＯＳ２０５のソース（このノードをＮ２とす
る）が一定電位となるようにＮＭＯＳ２０５のゲートを
調整する。そして、参照電位５０２とノードＮ２とを比
較して、ＮＭＯＳ２０５のゲートにフィードバックをか
けて調整を行う。
【００２１】電流源３０４に抵抗素子を使用した場合、
ノードＮ２を一定電位にするためには、一定電流が流れ
るようにすればよい。基準電位が変化した場合、ＮＭＯ
Ｓ２０５のゲートがその変化に追従して変化することに
なる。ＭＯＳの特性によって、基準電位とノードＮ２と
の間の電位が変化しても、ドレイン−ソース間電流は一
定にできる。また、プロセスが変化しても、ノードＮ２
が一定電位となるようにＮＭＯＳ２０５のゲート電位が
変化して、一定電流が流れる電位に落ち着く。
ノードＮ２を一定電位にするためには、一定電流が流れ
るようにすればよい。基準電位が変化した場合、ＮＭＯ
Ｓ２０５のゲートがその変化に追従して変化することに
なる。ＭＯＳの特性によって、基準電位とノードＮ２と
の間の電位が変化しても、ドレイン−ソース間電流は一
定にできる。また、プロセスが変化しても、ノードＮ２
が一定電位となるようにＮＭＯＳ２０５のゲート電位が
変化して、一定電流が流れる電位に落ち着く。
【００２２】上述した点を利用して、ＮＭＯＳ２０３の
ゲート電位を他のＮＭＯＳ（出力バッファ回路４０３内
のＮＭＯＳ）のゲートに入力すれば、駆動能力を一定に
することができる。
ゲート電位を他のＮＭＯＳ（出力バッファ回路４０３内
のＮＭＯＳ）のゲートに入力すれば、駆動能力を一定に
することができる。
【００２３】ここで、図２に、電流源３０１，３０２，
３０３，及び３０４の具体例を示す。図２に示すよう
に、電流源として抵抗素子６０１、ＮＭＯＳ６０２、又
はＰＭＯＳ６０３が用いられる。抵抗素子６０１は、電
源変動依存を受け易いが、簡単であり、インピーダンス
調整範囲のバラツキが許されるのであれば好ましい。ま
た、ＮＭＯＳ６０２及びＰＭＯＳ６０３は、抵抗素子６
０１に比べてさらにプロセス的にも簡単である。
３０３，及び３０４の具体例を示す。図２に示すよう
に、電流源として抵抗素子６０１、ＮＭＯＳ６０２、又
はＰＭＯＳ６０３が用いられる。抵抗素子６０１は、電
源変動依存を受け易いが、簡単であり、インピーダンス
調整範囲のバラツキが許されるのであれば好ましい。ま
た、ＮＭＯＳ６０２及びＰＭＯＳ６０３は、抵抗素子６
０１に比べてさらにプロセス的にも簡単である。
【００２４】図４に、出力バッファ回路４０３の一例を
示す。図４を参照して、出力バッファ回路４０３は、第
１及び第２のＰＭＯＳ８０１及び８０２と第１及び第２
のＮＭＯＳ９０１及び９０２とを備えており、第１のＰ
ＭＯＳ８０１はそのソース及びドレインがそれぞれ電源
及び出力信号１０１１に接続されている。第１のＮＭＯ
Ｓ９０１はそのソース及びドレインがそれぞれ基準電位
及び出力信号１０１１に接続されており、第２のＰＭＯ
Ｓ８０２はそのソース、ゲート、及びドレインがそれぞ
れ電源、入力信号１０１３、及び第１のＰＭＯＳ８０１
のゲートに接続されている。そして、第２のＮＭＯＳ９
０２は、そのソース、ゲート、及びドレインがそれぞれ
基準電位、入力信号１０１３、及び第１のＮＭＯＳ９０
１のゲートに接続されている。
示す。図４を参照して、出力バッファ回路４０３は、第
１及び第２のＰＭＯＳ８０１及び８０２と第１及び第２
のＮＭＯＳ９０１及び９０２とを備えており、第１のＰ
ＭＯＳ８０１はそのソース及びドレインがそれぞれ電源
及び出力信号１０１１に接続されている。第１のＮＭＯ
Ｓ９０１はそのソース及びドレインがそれぞれ基準電位
及び出力信号１０１１に接続されており、第２のＰＭＯ
Ｓ８０２はそのソース、ゲート、及びドレインがそれぞ
れ電源、入力信号１０１３、及び第１のＰＭＯＳ８０１
のゲートに接続されている。そして、第２のＮＭＯＳ９
０２は、そのソース、ゲート、及びドレインがそれぞれ
基準電位、入力信号１０１３、及び第１のＮＭＯＳ９０
１のゲートに接続されている。
【００２５】さらに、出力第バッファ回路４０３には、
第３のＰＭＯＳ８０３及び第３のＮＭＯＳ９０３が備え
られており、第３のＰＭＯＳ８０３は、そのソース、ゲ
ート及びドレインがそれぞれＮＭＯＳを制御する信号１
０１４、入力信号１０１３及び第１のＮＭＯＳ９０１の
ゲートに接続されている。そして、第３のＮＭＯＳ９０
３は、そのソース、ゲート、及びドレインがそれぞれＰ
ＭＯＳを制御する信号１０１２、入力信号１０１３、及
び第１のＰＭＯＳ８０１のゲートに接続されている。
第３のＰＭＯＳ８０３及び第３のＮＭＯＳ９０３が備え
られており、第３のＰＭＯＳ８０３は、そのソース、ゲ
ート及びドレインがそれぞれＮＭＯＳを制御する信号１
０１４、入力信号１０１３及び第１のＮＭＯＳ９０１の
ゲートに接続されている。そして、第３のＮＭＯＳ９０
３は、そのソース、ゲート、及びドレインがそれぞれＰ
ＭＯＳを制御する信号１０１２、入力信号１０１３、及
び第１のＰＭＯＳ８０１のゲートに接続されている。
【００２６】ＰＭＯＳを制御する信号１０１２を入力信
号１０１３のＬｏｗ／Ｈｉｇｈ（ロウ／ハイ）レベルの
変化によって制御するＮＭＯＳ９０３及びＰＭＯＳ８０
２を介して、出力段のＰＭＯＳ８０１のゲートへ印加さ
せる。入力信号１０１３がＨｉｇｈレベルの際、ＮＭＯ
Ｓ９０３はＯＮ（オン）となり、ＰＭＯＳ８０２はＯＦ
Ｆ（オフ）となって、ＰＭＯＳを制御する際、ＰＭＯＳ
を制御する信号１０１２が出力段のＰＭＯＳ８０１のゲ
ートへ印加される。
号１０１３のＬｏｗ／Ｈｉｇｈ（ロウ／ハイ）レベルの
変化によって制御するＮＭＯＳ９０３及びＰＭＯＳ８０
２を介して、出力段のＰＭＯＳ８０１のゲートへ印加さ
せる。入力信号１０１３がＨｉｇｈレベルの際、ＮＭＯ
Ｓ９０３はＯＮ（オン）となり、ＰＭＯＳ８０２はＯＦ
Ｆ（オフ）となって、ＰＭＯＳを制御する際、ＰＭＯＳ
を制御する信号１０１２が出力段のＰＭＯＳ８０１のゲ
ートへ印加される。
【００２７】入力信号１０１３がＬｏｗレベルの際、Ｎ
ＭＯＳ９０３はＯＦＦとなり、ＰＭＯＳ８０２はＯＮと
なって、出力段のＰＭＯＳ８０１のゲートに電源が印加
される。これによって、入力信号１０１３がＨｉｇｈの
際、ＰＭＯＳ８０１にはＰＭＯＳを制御する信号１０１
２が印加されて出力インピーダンスが調整される。ま
た、入力信号１０１３がＬｏｗの際には、ＰＭＯＳ８０
１はＯＦＦとなる。
ＭＯＳ９０３はＯＦＦとなり、ＰＭＯＳ８０２はＯＮと
なって、出力段のＰＭＯＳ８０１のゲートに電源が印加
される。これによって、入力信号１０１３がＨｉｇｈの
際、ＰＭＯＳ８０１にはＰＭＯＳを制御する信号１０１
２が印加されて出力インピーダンスが調整される。ま
た、入力信号１０１３がＬｏｗの際には、ＰＭＯＳ８０
１はＯＦＦとなる。
【００２８】ＮＭＯＳを制御する信号１０１４を入力信
号１０１３のＬｏｗ／Ｈｉｇｈレベルの変化によって制
御するＰＭＯＳ８０３及びＮＭＯＳ９０２を介して、出
力段のＮＭＯＳ９０１のゲートへ印加させる。入力信号
１０１３がＬｏｗレベルの際、ＰＭＯＳ８０３はＯＮと
なり、ＮＭＯＳ９０２はＯＦＦとなって、ＮＭＯＳを制
御する信号１０１４が出力段のＮＭＯＳ９０１のゲート
へ印加される。
号１０１３のＬｏｗ／Ｈｉｇｈレベルの変化によって制
御するＰＭＯＳ８０３及びＮＭＯＳ９０２を介して、出
力段のＮＭＯＳ９０１のゲートへ印加させる。入力信号
１０１３がＬｏｗレベルの際、ＰＭＯＳ８０３はＯＮと
なり、ＮＭＯＳ９０２はＯＦＦとなって、ＮＭＯＳを制
御する信号１０１４が出力段のＮＭＯＳ９０１のゲート
へ印加される。
【００２９】入力信号１０１３がＨｉｇｈレベルの場合
には、ＰＭＯＳ８０３はＯＦＦとなり、ＮＭＯＳ９０２
はＯＮとなって、出力段のＮＭＯＳ９０１のゲートに基
準電位が印加される。これによって、入力信号１０１３
がＬｏｗの際、ＮＭＯＳ９０１はＮＭＯＳを制御する信
号１０１４が印加されて、出力インピーダンスが調整さ
れる。また、入力信号１０１３がＨｉｇｈの時、ＮＭＯ
Ｓ９０１はＯＦＦとなる。
には、ＰＭＯＳ８０３はＯＦＦとなり、ＮＭＯＳ９０２
はＯＮとなって、出力段のＮＭＯＳ９０１のゲートに基
準電位が印加される。これによって、入力信号１０１３
がＬｏｗの際、ＮＭＯＳ９０１はＮＭＯＳを制御する信
号１０１４が印加されて、出力インピーダンスが調整さ
れる。また、入力信号１０１３がＨｉｇｈの時、ＮＭＯ
Ｓ９０１はＯＦＦとなる。
【００３０】図５に、出力バッファ回路４０３の他の例
を示す。図５を参照して、図示の出力バッファ回路４０
３は、第７及び第８のＰＭＯＳ８０４及び８０５と第７
及び第８のＮＭＯＳ９０４及び９０５を備えており、第
７のＰＭＯＳ８０４は、そのソース及びゲートがそれぞ
れ電源及びＰＭＯＳを制御する信号１０１６に接続され
ている。第８のＰＭＯＳ８０５は、そのソース、ゲー
ト、及びドレインがそれぞれ第７のＰＭＯＳ８０４のド
レイン、入力信号１０１７、及び出力信号１０１５に接
続されている。第７のＮＭＯＳ９０４は、そのソース及
びゲートがそれぞれ基準電位及びＮＭＯＳを制御する信
号１０１８に接続されている。第８のＮＭＯＳ９０５は
そのソース、ゲート、及びドレインがそれぞれ第７のＮ
ＭＯＳのドレイン、入力信号１０１７、及び出力信号１
０１５に接続されている。
を示す。図５を参照して、図示の出力バッファ回路４０
３は、第７及び第８のＰＭＯＳ８０４及び８０５と第７
及び第８のＮＭＯＳ９０４及び９０５を備えており、第
７のＰＭＯＳ８０４は、そのソース及びゲートがそれぞ
れ電源及びＰＭＯＳを制御する信号１０１６に接続され
ている。第８のＰＭＯＳ８０５は、そのソース、ゲー
ト、及びドレインがそれぞれ第７のＰＭＯＳ８０４のド
レイン、入力信号１０１７、及び出力信号１０１５に接
続されている。第７のＮＭＯＳ９０４は、そのソース及
びゲートがそれぞれ基準電位及びＮＭＯＳを制御する信
号１０１８に接続されている。第８のＮＭＯＳ９０５は
そのソース、ゲート、及びドレインがそれぞれ第７のＮ
ＭＯＳのドレイン、入力信号１０１７、及び出力信号１
０１５に接続されている。
【００３１】出力段のＰＭＯＳ８０５は、入力信号１０
１７のＬｏｗ／Ｈｉｇｈレベルに応じてＯＮ／ＯＦＦす
るが、ＯＮの際、ゲートにＰＭＯＳを制御する信号１０
１６が印加されたＰＭＯＳ８０４によってその駆動能力
が調整される。
１７のＬｏｗ／Ｈｉｇｈレベルに応じてＯＮ／ＯＦＦす
るが、ＯＮの際、ゲートにＰＭＯＳを制御する信号１０
１６が印加されたＰＭＯＳ８０４によってその駆動能力
が調整される。
【００３２】出力段のＮＭＯＳ９０５は、入力信号１０
１７のＬｏｗ／Ｈｉｇｈレベルに応じてＯＮ／ＯＦＦす
るが、ＯＮの際、ゲートにＮＭＯＳを制御する信号１０
１８が印加されたＮＭＯＳ９０４によってその駆動能力
が調整される。
１７のＬｏｗ／Ｈｉｇｈレベルに応じてＯＮ／ＯＦＦす
るが、ＯＮの際、ゲートにＮＭＯＳを制御する信号１０
１８が印加されたＮＭＯＳ９０４によってその駆動能力
が調整される。
【００３３】なお、上述の例では、出力バッファ回路が
一つの場合について説明したが、出力バッファ回路の個
数は一個に限定されず、ｎ個（ｎは２以上の整数）まで
接続することができる。
一つの場合について説明したが、出力バッファ回路の個
数は一個に限定されず、ｎ個（ｎは２以上の整数）まで
接続することができる。
【００３４】
【発明の効果】以上説明したように本発明では、従来、
必要とされた抵抗素子を削除して、出来収容性の改善、
ノイズ、及びパワーの低減を行うことができ、かつ高速
なインタフェースを行うことができるという効果があ
る。
必要とされた抵抗素子を削除して、出来収容性の改善、
ノイズ、及びパワーの低減を行うことができ、かつ高速
なインタフェースを行うことができるという効果があ
る。
【図１】本発明による出力インピーダンス調整回路の一
例を示す回路図である。
例を示す回路図である。
【図２】図１に示す電流源の例を示す図である。
【図３】ＭＯＳの電流特性を示す図である。
【図４】図１に示す出力バッファ回路の一例を示す回路
図である。
図である。
【図５】図１に示す出力バッファ回路の他の一例を示す
回路図である。
回路図である。
【図６】従来の出力バッファ回路を示す回路図である。
１０１，１０２，１０３，１０４，１０５，１０６，８
０１，８０２，８０３，８０４，８０５ ＰＭＯＳ ２０１，２０２，２０３，２０４，２０５，２０６，９
０１，９０２，９０３，９０４，９０５ ＮＭＯＳ ３０１，３０２，３０３，３０４ 電流源 ４０１ Ｎチャンネル型定電圧回路 ４０２ Ｐチャンネル型定電圧回路 ４０３ 出力バッファ回路 ６０１ 抵抗素子 ６０２ ＮＭＯＳ ６０３ ＰＭＯＳ ７０１，７０２ 接点
０１，８０２，８０３，８０４，８０５ ＰＭＯＳ ２０１，２０２，２０３，２０４，２０５，２０６，９
０１，９０２，９０３，９０４，９０５ ＮＭＯＳ ３０１，３０２，３０３，３０４ 電流源 ４０１ Ｎチャンネル型定電圧回路 ４０２ Ｐチャンネル型定電圧回路 ４０３ 出力バッファ回路 ６０１ 抵抗素子 ６０２ ＮＭＯＳ ６０３ ＰＭＯＳ ７０１，７０２ 接点
Claims (6)
- 【請求項１】 高速にインターフェースを行う出力バッ
ファ回路を備え、該バッファ回路にはＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタが備え
られており、さらに前記出力バッファ回路のＰチャネル
ＭＯＳトランジスタの駆動を制御するＮチャネル型定電
圧回路と、前記出力バッファ回路のＮチャネルＭＯＳト
ランジスタの駆動を制御するＰチャネル型定電圧回路と
を有することを特徴とする出力インピーダンス調整回
路。 - 【請求項２】 請求項１に記載された出力インピーダン
ス調整回路において、前記出力バッファ回路、前記Ｎチ
ャネル型定電圧回路、前記Ｐチャネル型定電圧回路は半
導体集積回路に形成されていることを特徴とする出力イ
ンピーダンス調整回路。 - 【請求項３】 請求項１に記載された出力インピーダン
ス調整回路において、前記Ｐチャンネル型定電圧回路
は、ソースが基準電位に接続された第１のＮチャンネル
ＭＯＳトランジスタと、ソースが基準電位に接続されゲ
ート及びドレインが前記第１のＮチャンネルＭＯＳトラ
ンジスタのゲートに接続された第２のＮチャンネルＭＯ
Ｓトランジスタと、ドレインが前記第１のＮチャンネル
ＭＯＳトランジスタのドレインに接続されゲートが参照
電位が与えられる第１の入力端子に接続された第１のＰ
チャンネルＭＯＳトランジスタと、ドレインが前記第２
のＮチャンネルＭＯＳトランジスタのドレインに接続さ
れソースが前記第１のＰチャンネルＭＯＳトランジスタ
のソースに接続された第２のＰチャンネルＭＯＳトラン
ジスタと、一方の端子が電源に接続され他方の端子が前
記第１のＰチャンネルＭＯＳトランジスタのソース及び
前記第２のＰチャンネルＭＯＳトランジスタのソースに
接続された第１の電流源と、前記第１のＮチャンネルＭ
ＯＳトランジスタのドレインと前記第１のＰチャンネル
ＭＯＳトランジスタのドレインとを接点とした第１の接
点と、ドレインが前記第２のＰチャンネルＭＯＳトラン
ジスタのゲートに接続されゲートが前記第１の接点に接
続されてソースが基準電位に接続された第３のＮチャン
ネルＭＯＳトランジスタと、一方の端子が電源に接続さ
れ他方の端子が前記第３のＮチャンネルＭＯＳトランジ
スタのドレインに接続された第２の電流源とを備えてい
ることを特徴とする出力インピーダンス調整回路。 - 【請求項４】 請求項３に記載された出力インピーダン
ス調整回路において、前記Ｎチャンネル型定電圧回路
は、ソースが電源に接続された第３のＰチャンネルＭＯ
Ｓトランジスタと、ソースが電源に接続されゲート及び
ドレインが前記第３のＰチャンネルＭＯＳトランジスタ
のゲートに接続された第４のＰチャンネルＭＯＳトラン
ジスタと、ドレインが前記第３のＰチャンネルＭＯＳト
ランジスタのドレインに接続されゲートが参照電位が与
えられる第２の入力端子に接続された第４のＮチャンネ
ルＭＯＳトランジスタと、ドレインが前記第４のＰチャ
ンネルＭＯＳトランジスタのドレインに接続されソース
が前記第４のＮチャンネルＭＯＳトランジスタのソース
に接続された第５のＮチャンネルＭＯＳトランジスタ
と、一方の端子が基準電位に接続され他方の端子が前記
第４のＮチャンネルＭＯＳトランジスタのソース及び前
記第５のＮチャンネルＭＯＳトランジスタのソースに接
続された第３の電流源と、前記第３のＰチャンネルＭＯ
Ｓトランジスタのドレインと前記第４のＮチャンネルＭ
ＯＳトランジスタのドレインとを接点とした第２の接点
と、ドレインが前記第５のＮチャンネルＭＯＳトランジ
スタのゲートに接続されゲートが前記第２の接点に接続
されてソースが電源に接続された第５のＰチャンネルＭ
ＯＳトランジスタと、一方の端子が基準電位に接続され
他方の端子が前記第５のＰチャンネルＭＯＳトランジス
タのドレインに接続された第４の電流源とを備えている
ことを特徴とする出力インピーダンス調整回路。 - 【請求項５】 請求項４に記載された出力インピーダン
ス調整回路において、前記出力バッファ回路は、第１乃
至第３の入力端子と出力端子とを備えており、前記第１
の入力端子は前記ＰチャンネルＭＯＳトランジスタを制
御する際に用いられ該第１の入力端子が前記Ｎチャンネ
ル型定電圧回路の第２の接点に接続され、前記第２の入
力端子は前記ＮチャンネルＭＯＳトランジスタを制御す
る際に用いられ該第２の入力端子が前記Ｐチャンネル型
定電圧回路の第１の接点に接続され、前記第３の入力端
子は入力信号に接続されており、前記出力端子から出力
信号を出力するようにしたことを特徴とする出力インピ
ーダンス調整回路。 - 【請求項６】 請求項５に記載された出力インピーダン
ス調整回路において、前記出力バッファ回路はｎ個（ｎ
は２以上の整数）備えられていることを特徴とする出力
インピーダンス調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325515A JPH11163709A (ja) | 1997-11-27 | 1997-11-27 | 出力インピーダンス調整回路 |
| US09/200,476 US6236255B1 (en) | 1997-11-27 | 1998-11-27 | Output impedance adjustment circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325515A JPH11163709A (ja) | 1997-11-27 | 1997-11-27 | 出力インピーダンス調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163709A true JPH11163709A (ja) | 1999-06-18 |
Family
ID=18177747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9325515A Pending JPH11163709A (ja) | 1997-11-27 | 1997-11-27 | 出力インピーダンス調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6236255B1 (ja) |
| JP (1) | JPH11163709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652398B1 (ko) | 2005-02-01 | 2006-12-01 | 삼성전자주식회사 | 출력 임피던스회로 및 이를 적용한 출력버퍼회로 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657906B2 (en) * | 2001-11-28 | 2003-12-02 | Micron Technology, Inc. | Active termination circuit and method for controlling the impedance of external integrated circuit terminals |
| JP3888338B2 (ja) * | 2003-07-24 | 2007-02-28 | ソニー株式会社 | 入力バッファ回路及び同回路を有する半導体装置 |
| US7202699B1 (en) * | 2003-09-15 | 2007-04-10 | Cypress Semiconductor Corporation | Voltage tolerant input buffer |
| US7019553B2 (en) * | 2003-12-01 | 2006-03-28 | Micron Technology, Inc. | Method and circuit for off chip driver control, and memory device using same |
| US7215579B2 (en) * | 2005-02-18 | 2007-05-08 | Micron Technology, Inc. | System and method for mode register control of data bus operating mode and impedance |
| CN106027023A (zh) * | 2016-05-10 | 2016-10-12 | 中国船舶重工集团公司第七〇九研究所 | 一种输出阻抗恒定的分压电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437953B2 (ja) * | 1974-04-25 | 1979-11-17 | ||
| US4742247A (en) * | 1985-04-26 | 1988-05-03 | Advanced Micro Devices, Inc. | CMOS address transition detector with temperature compensation |
| US5315186A (en) * | 1992-07-31 | 1994-05-24 | Sony Electronics Inc. | Frequency and phase lock detector |
| KR950002084B1 (ko) * | 1992-12-16 | 1995-03-10 | 현대전자산업주식회사 | 고전압 노이즈 감소용 데이타 출력 버퍼회로 |
| JPH08195669A (ja) | 1995-01-18 | 1996-07-30 | Fujitsu Ltd | Ｅｃｌレベル出力回路 |
| US5955893A (en) * | 1996-12-16 | 1999-09-21 | Macronix International Co., Ltd. | Power saving buffer circuit buffer bias voltages |
-
1997
- 1997-11-27 JP JP9325515A patent/JPH11163709A/ja active Pending
-
1998
- 1998-11-27 US US09/200,476 patent/US6236255B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652398B1 (ko) | 2005-02-01 | 2006-12-01 | 삼성전자주식회사 | 출력 임피던스회로 및 이를 적용한 출력버퍼회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6236255B1 (en) | 2001-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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