CN109741778A - 一种dram输出驱动电路及其减小漏电的方法 - Google Patents

Abstract

本发明一种DRAM输出驱动电路及其减小漏电的方法，电路包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，以及连接在工作电压端的预驱动单元；上拉晶体管和下拉晶体管之间设置驱动电压输出端dq，上拉晶体管的栅极连接预驱动单元的输出端；预驱动单元用于在省电模式下，通过输出电压控制上拉晶体管的栅源电压变为负压；方法通过预驱动单元对输出电压的控制，对上拉晶体管的栅源电压进行选择和控制，正常工作模式下选择原有的加载电压，省电模式下选择额外的加载电压；从而使得对应的上拉晶体管在省电模式下栅源电压变为负压，从而能够工作在漏电流较小的电压下。有效减少DRAM输出驱动电路在省电模式下的漏电流。

Description

一种DRAM输出驱动电路及其减小漏电的方法

技术领域

本发明涉及DRAM输出驱动电路，具体为一种DRAM输出驱动电路及其减小漏电的方法。

背景技术

现有技术中，DRAM存储器的输出驱动电路，按照上拉晶体管的类型包括如下两种类型：一种是当上拉晶体管为PMOS，即P1，如图1所示。在DRAM的省电模式下，dq引脚被连接到vssq，PMOS的连接状态为：vb＝vddq，栅极电压date_pu由预驱动单元输出；省电模式：dat_pu＝vddq，data_pd＝vssq，dq＝vssq；尽管P1在vsg＝0v时没有导通，还是有从vddq到dq的漏电，这是由器件特性决定的。另一种是当上拉晶体管为NMOS，即N1，如图2所示。在DRAM的省电模式下，dq引脚被连接到vssq，NMOS的连接状态为：vb＝vssq，栅极电压date_pu由预驱动单元输出；省电模式：dat_pu＝vssq，data_pd＝vssq，dq＝vssq；尽管N1在vgs＝0v时没有导通，还是有从vddq到dq的漏电，这是由器件特性决定的。其中的预驱动单元包括依次连接的预驱动管P0和N0。

但是，在low power电路设计中，器件在关闭状态下的漏电是需要重点考虑的，因此，现有技术中DRAM存储器在省电模式下，输出级驱动电路的漏电问题太大，无法满足实际的要求。

发明内容

针对现有技术中存在的问题，本发明提供一种DRAM输出驱动电路及其减小漏电的方法，结构简单，设计合理，操作方便，能够减小漏电，满足实际需求。

本发明是通过以下技术方案来实现：

一种DRAM输出驱动电路，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，以及连接在工作电压端的预驱动单元；上拉晶体管和下拉晶体管之间设置驱动电压输出端dq，上拉晶体管的栅极连接预驱动单元的输出端；预驱动单元用于在省电模式下，通过输出电压控制上拉晶体管的栅源电压变为负压。

优选的，当上拉晶体管为PMOS时，预驱动单元包括依次连接在工作电压端和接地电压端的预驱动管P0和预驱动管N0，预驱动管P0和预驱动管N0之间设置输出data_pu；预驱动管P0的源极电压vs连接电压选项器的输出，电压选择器的输入分别连接工作电压vddq和额外工作电压vdd1，控制端连接电压选择信号；额外工作电压vdd1高于工作电压vddq；正常工作模式下，加载供电电压vddq；省电工作模式下，加载额外供电电压vdd1。

优选的，当上拉晶体管为NMOS时，预驱动单元包括依次连接在工作电压端和接地电压端的预驱动管P0和预驱动管N0，预驱动管P0和预驱动管N0之间设置输出data_pu；预驱动管N0的源极电压vs连接到电压选项器的输出，电压选择器的输入分别连接接地电压vssq和额外接地电压v_neg，控制端连接电压选择信号；额外接地电压v_neg低于接地电压vssq；正常工作模式下，加载接地电压vssq；省电工作模式下，加载额外接地电压v_neg。

优选的，当上拉晶体管为串联的NMOS时，输出驱动管N0和输出驱动管N1依次串联在工作电压端；预驱动单元包括分别连接工作电压端和额外接地电压的电压转换器，电压转换器的控制端连接电压选择信号，电压转换器的输出端连接输出驱动管N0的栅极；正常工作模式下，加载工作电压vddq，输出驱动管N0导通；省电工作模式下，加载额外接地电压v_neg，输出驱动管N0关闭。

一种DRAM输出驱动电路减小漏电的方法，上述的DRAM输出驱动电路，通过预驱动单元对输出电压的控制，对上拉晶体管的栅源电压进行选择和控制，正常工作模式下选择原有的加载电压，省电模式下选择额外的加载电压；从而使得对应的上拉晶体管在省电模式下栅源电压变为负压，从而能够工作在漏电流较小的电压下。

进一步，上拉晶体管为PMOS时，正常工作模式下，加载供电电压vddq；省电工作模式下，加载额外供电电压vdd1；

在省电模式下，PMOS晶体管P1的栅极电压data_pu从工作电压vddq变为额外工作电压vdd1，PMOS晶体管P1的栅源电压vsg电压由于data_pu的上升而变负，因为漏电流的大小和vsg成正相关性，所以由vddq经PMOS晶体管P1到dq的漏电流变小。

再进一步，上拉晶体管为NMOS时，正常工作模式下，加载接地电压vssq；省电工作模式下，加载额外接地电压v_neg；

在省电模式下，NMOS晶体管N1的栅源电压vgs电压由于data_pu的下降而变负，因为漏电流的大小和vgs成正相关性，所以由vddq经NMOS晶体管N1到dq的漏电流变小。

再进一步，正常工作模式下，加载工作电压vddq，输出驱动管N0导通；省电工作模式下，加载额外接地电压v_neg，输出驱动管N0关闭；

在省电模式下，尽管输出驱动管N1的栅源电压vgs仍然为0v，由于输出驱动管N0的栅源电压vgs为负压，所以由vdd经输出驱动管N0和输出驱动管N1到dq的漏电流被输出驱动管N0限制，漏电流极小。

与现有技术相比，本发明具有以下有益的技术效果：

本发明通过设置的电压选择器针对不同的上拉晶体管，在不同状态下通过预驱动电路选择不同大小的栅极电压，使其能够针对不同上拉晶体管的漏电流的大小和栅源极电压的想关性，实现在省电模式时减小漏电，从而有效减少DRAM输出驱动电路在省电模式下的漏电流。

附图说明

图1是现有技术中上拉管为PMOS的输出驱动电路。

图2是现有技术中上拉管为NMOS的输出驱动电路。

图3是本发明中上拉管为PMOS的输出驱动电路。

图4是本发明中上拉管为NMOS的输出驱动电路。

图5是本发明中上拉管为串联的NMOS的输出驱动电路。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

实施例1

本实施例中，DRAM输出驱动电路的上拉晶体管为PMOS时。

输出驱动管P1的栅极输入data_pu是由预驱动电路中的预驱动管P0和N0输出的。数据data_pu_pre经过预驱动电路得到data_pu。

预驱动管P0的源极电压vs不是直接连接到vddq，而是连接到电压选项器的输出。电压选择器的输入为工作电压vddq和额外工作电压vdd1。Power_down是电压选择信号。其中额外工作电压vdd1是比工作电压vddq高的电压。

正常工作模式：power_down＝0，vs＝vddq。

省电模式：power_down＝1，vs＝vdd1，dq＝vssq，data_pu_pre＝vssq，data_pu＝vdd1，data_pd＝vssq。其中vdd1是比vddq更高的电压。

输出驱动管P1管的栅极输入data_pu在省电模式下从vddq变为vdd1，输出驱动管P1管的栅源电压vsg电压由于data_pu的上升而变负，因为漏电流的大小和vsg成正相关性，所以由vddq经输出驱动管P1管到dq的漏电流变小。如图3所示。

实施例2

本实施例中，DRAM输出驱动电路的上拉晶体管为NMOS时。

输出驱动管N1的栅极输入data_pu是由预驱动电路中的预驱动管P0和N0输出的。数据data_pu_pre经过预驱动电路得到data_pu。

预驱动管N0管的源极电压vs不是直接连接到接地电压vssq，而是连接到电压选项器的输出。电压选择器的输入为接地电压vssq和额外接地电压v_neg。Power_down是电压选择信号。其中额外接地电压v_neg是比接地电压vssq低的电压。

正常工作模式：power_down＝0，vs＝vssq。

省电模式：power_down＝1，vs＝v_neg，dq＝vssq，data_pu_pre＝vddq，data_pu＝v_neg，data_pd＝vssq。

输出驱动管N1管的栅源电压vgs电压由于data_pu的下降而变负，因为漏电流的大小和vgs成正相关性，所以由vddq经输出驱动管N1管到dq的漏电流变小。如图4所示。

实施例3

本实施例中，DRAM输出驱动电路的上拉晶体管为串联的NMOS时。

输出驱动管N0和输出驱动管N1串联，输出驱动管N0的gate由电压选择信号powerdown经过电压转换器后控制。电压转换器的电源为工作电压vddq和额外接地电压vg_neg，其中vg_neg为一个负电压。

正常工作模式：power_down＝0，vg_stagge＝vddq，N0管正常导通。

省电模式：dat_pu＝vssq，data_pd＝vssq，dq＝vddq，power_down＝vddq，vg_stagge＝vg_neg，N0管关闭。

尽管输出驱动管N1的栅源电压vgs仍然为0v，由于输出驱动管N0的栅源电压vgs为负压，所以由vdd经N0管和N1管到dq的漏电流被N0管限制，漏电流极小。如图5所示。

Claims (8)

1.一种DRAM输出驱动电路，其特征在于，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，以及连接在工作电压端的预驱动单元；上拉晶体管和下拉晶体管之间设置驱动电压输出端dq，上拉晶体管的栅极连接预驱动单元的输出端；预驱动单元用于在省电模式下，通过输出电压控制上拉晶体管的栅源电压变为负压。

2.根据权利要求1所述的一种DRAM输出驱动电路，其特征在于，当上拉晶体管为PMOS时，预驱动单元包括依次连接在工作电压端和接地电压端的预驱动管P0和预驱动管N0，预驱动管P0和预驱动管N0之间设置输出data_pu；预驱动管P0的源极电压vs连接电压选项器的输出，电压选择器的输入分别连接工作电压vddq和额外工作电压vdd1，控制端连接电压选择信号；额外工作电压vdd1高于工作电压vddq；正常工作模式下，加载供电电压vddq；省电工作模式下，加载额外供电电压vdd1。

3.根据权利要求1所述的一种DRAM输出驱动电路，其特征在于，当上拉晶体管为NMOS时，预驱动单元包括依次连接在工作电压端和接地电压端的预驱动管P0和预驱动管N0，预驱动管P0和预驱动管N0之间设置输出data_pu；预驱动管N0的源极电压vs连接到电压选项器的输出，电压选择器的输入分别连接接地电压vssq和额外接地电压v_neg，控制端连接电压选择信号；额外接地电压v_neg低于接地电压vssq；正常工作模式下，加载接地电压vssq；省电工作模式下，加载额外接地电压v_neg。

4.根据权利要求1所述的一种DRAM输出驱动电路，其特征在于，当上拉晶体管为串联的NMOS时，输出驱动管N0和输出驱动管N1依次串联在工作电压端；预驱动单元包括分别连接工作电压端和额外接地电压的电压转换器，电压转换器的控制端连接电压选择信号，电压转换器的输出端连接输出驱动管N0的栅极；正常工作模式下，加载工作电压vddq，输出驱动管N0导通；省电工作模式下，加载额外接地电压v_neg，输出驱动管N0关闭。

5.一种DRAM输出驱动电路减小漏电的方法，其特征在于，基于权利要求1所述的DRAM输出驱动电路，通过预驱动单元对输出电压的控制，对上拉晶体管的栅源电压进行选择和控制，正常工作模式下选择原有的加载电压，省电模式下选择额外的加载电压；从而使得对应的上拉晶体管在省电模式下栅源电压变为负压，从而能够工作在漏电流较小的电压下。

6.根据权利要求5所述的一种DRAM输出驱动电路减小漏电的方法，其特征在于，上拉晶体管为PMOS时，正常工作模式下，加载供电电压vddq；省电工作模式下，加载额外供电电压vdd1；

在省电模式下，PMOS晶体管P1的栅极电压data_pu从工作电压vddq变为额外工作电压vdd1，PMOS晶体管P1的栅源电压vsg电压由于data_pu的上升而变负，因为漏电流的大小和vsg成正相关性，所以由vddq经PMOS晶体管P1到dq的漏电流变小。

7.根据权利要求5所述的一种DRAM输出驱动电路减小漏电的方法，其特征在于，上拉晶体管为NMOS时，正常工作模式下，加载接地电压vssq；省电工作模式下，加载额外接地电压v_neg；

在省电模式下，NMOS晶体管N1的栅源电压vgs电压由于data_pu的下降而变负，因为漏电流的大小和vgs成正相关性，所以由vddq经NMOS晶体管N1到dq的漏电流变小。

8.根据权利要求5所述的一种DRAM输出驱动电路减小漏电的方法，其特征在于，正常工作模式下，加载工作电压vddq，输出驱动管N0导通；省电工作模式下，加载额外接地电压v_neg，输出驱动管N0关闭；

在省电模式下，尽管输出驱动管N1的栅源电压vgs仍然为0v，由于输出驱动管N0的栅源电压vgs为负压，所以由vdd经输出驱动管N0和输出驱动管N1到dq的漏电流被输出驱动管N0限制，漏电流极小。