CN109741775A - Dram输出驱动电路及其减小漏电的方法 - Google Patents

Abstract

本发明一种DRAM输出驱动电路及其减小漏电的方法，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管之间驱动电压输出端dq；所述的上拉晶体管的基底连接电压选择器的输出端，电压选择器的输入端分别连接对应的加载电压和额外加载电压，电压选择器的控制端连接电压选择信号。通过设置的电压选择器针对不同的上拉晶体管，在不同状态下选择不同大小的基底电压，使其能够针对不同上拉晶体管的漏电流的大小和阈值电压的相关性，实现输出驱动电路在省电模式时减小漏电流，从而减小漏电，并且在正常工作的情况下能够给输出级提供足够的驱动能力；有效减少DRAM输出驱动电路在省电模式下的漏电流。

Description

DRAM输出驱动电路及其减小漏电的方法

技术领域

本发明涉及DRAM输出驱动电路，具体为DRAM输出驱动电路及其减小漏电的方法。

背景技术

现有技术中，DRAM存储器的输出驱动电路，按照上拉晶体管的类型包括如下两种类型：一种是当上拉晶体管为PMOS，即P1，如图1所示。在DRAM的省电模式下，dq引脚被连接到gnd，PMOS的连接状态为：vb＝vdd；省电模式：dat_pu＝vdd，data_pd＝gnd，dq＝gnd；尽管P1在vsg＝0v时没有导通，还是有从vdd到dq的漏电，这是由器件特性决定的，其中vsg是指P1的源极和栅极压差。另一种是当上拉晶体管为NMOS，即N1，如图2所示。在DRAM的省电模式下，dq引脚被连接到gnd，NMOS的连接状态为：vb＝gnd；省电模式：dat_pu＝gnd，data_pd＝gnd，dq＝gnd；尽管N1在vgs＝0v时没有导通，还是有从vdd到dq的漏电，这是由器件特性决定的，其中vgs是指N1的栅极和源极压差。但是，在low power电路设计中，器件在关闭状态下的漏电是需要重点考虑的，因此，现有技术中DRAM存储器在省电模式下，输出级驱动电路的漏电问题太大，无法满足实际的要求。

发明内容

针对现有技术中存在的问题，本发明提供一种DRAM输出驱动电路及其减小漏电的方法，结构简单，设计合理，操作方便，能够减小漏电，满足实际需求。

本发明是通过以下技术方案来实现：

DRAM输出驱动电路，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管之间驱动电压输出端dq；所述的上拉晶体管的基底连接电压选择器的输出端，电压选择器的输入端分别连接对应的加载电压和额外加载电压，电压选择器的控制端连接电压选择信号。

优选的，当上拉晶体管为PMOS时，电压选择器的输入的加载电压和额外加载电压分别为工作电压vdd和额外工作电压vdd1，额外工作电压vdd1高于工作电压vdd；正常工作模式下，加载工作电压vdd；省电工作模式下，加载额外工作电压vdd1。

优选的，当上拉晶体管为NMOS时，电压选择器的输入的加载电压和额外加载电压分别为接地电压gnd和额外接地电压v_neg，额外接地电压v_neg低于接地电压gnd；正常工作模式下，加载接地电压gnd；省电工作模式下，加载额外接地电压gnd。

优选的，上述的DRAM输出驱动电路，通过对电压选择信号Power_down的控制，对上拉晶体管的基底电压vb进行选择和控制，正常工作模式下选择原有的加载电压，省电模式下选择额外的加载电压；从而使得对应的上拉晶体管在省电模式下能够工作在漏电流较小的电压下。

进一步，上拉晶体管为PMOS时，正常工作模式下，加载工作电压vdd；省电工作模式下，加载额外工作电压vdd1；

在省电模式下，PMOS晶体管P1管的阈值电压由于基底电压vb的上升而变低，因为PMOS晶体管的漏电流的大小和阈值电压成正相关性，所以由vdd经P1管到dq的漏电流变小；

在正常工作模式，PMOS晶体管的阈值电压较大，能够给输出级提供足够的驱动能力。

再进一步，上拉晶体管为NMOS时，正常工作模式下，加载接地电压gnd；省电工作模式下，加载额外接地电压gnd；

在省电模式下，NMOS晶体管N1管的阈值电压由于基底电压vb的下降而变大，因为NMOS晶体管的漏电流的大小和阈值电压成负相关性，所以由vdd经N1管到dq的漏电流变小；

在正常工作模式，NMOS晶体管的阈值电压较小，能够给输出级提供足够的驱动能力。

与现有技术相比，本发明具有以下有益的技术效果：

本发明通过设置的电压选择器针对不同的上拉晶体管，在不同状态下选择不同大小的基底电压，使其能够针对不同上拉晶体管的漏电流的大小和阈值电压的相关性，实现输出驱动电路在省电模式时减小漏电流，从而减小漏电，并且在正常工作的情况下能够给输出级提供足够的驱动能力；有效减少DRAM输出驱动电路在省电模式下的漏电流。

附图说明

图1是现有技术中上拉管为PMOS的输出驱动电路。

图2是现有技术中上拉管为NMOS的输出驱动电路。

图3是本发明实例1中上拉管为PMOS的输出驱动电路。

图4是本发明实例2中上拉管为NMOS的输出驱动电路。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

实施例1

本实施例中，DRAM输出驱动电路的上拉晶体管为PMOS时。

基底电压vb不是直接连接到工作电压vdd，而是连接到电压选择器的输出。电压选择器的输入为工作电压vdd和额外工作电压vdd1。Power_down是电压选择信号。其中额外工作电压vdd1是比工作电压vdd高的电压。

正常工作模式：power_down＝0，vb＝vdd。

省电模式：power_down＝1，data_pu＝vdd，data_pd＝gnd，dq＝gnd，vb＝vdd1，其中vdd1是一个比vdd更高的电压。

在省电模式下，PMOS晶体管P1管的阈值电压由于vb的上升而变低，因为PMOS晶体管的漏电流的大小和阈值电压成正相关性，所以由vdd经P1管到dq的漏电流变小。而在正常工作模式，vb＝vdd，PMOS晶体管的阈值电压较大，能够给输出级提供足够的驱动能力。如图3所示。

实施例2

本实施例中，DRAM输出驱动电路的上拉晶体管为NMOS时。

基底电压vb不是直接连接到接地电压gnd，而是连接到电压选择器的输出。电压选择器的输入为接地电压gnd和额外接地电压v_neg。Power_down是电压选择信号。其中额外接地电压v_neg是比接地电压gnd低的电压。

正常工作模式：power_down＝0，vb＝gnd。

省电模式：power_down＝1，data_pu＝gnd，data_pd＝gnd，dq＝gnd，vb＝v_neg，v_neg是一个比gnd更低的电压。

在省电模式下，NMOS晶体管N1管的阈值电压由于vb的下降而变大，因为NMOS晶体管的漏电流的大小和阈值电压成负相关性，所以由vdd经N1管到dq的漏电流变小。而在正常工作模式，vb＝gnd，NMOS晶体管的阈值电压较小，能够给输出级提供足够的驱动能力。如图4所示。

Claims (6)

1.DRAM输出驱动电路，其特征在于，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管之间驱动电压输出端dq；所述的上拉晶体管的基底连接电压选择器的输出端，电压选择器的输入端分别连接对应的加载电压和额外加载电压，电压选择器的控制端连接电压选择信号。

2.根据权利要求1所述的DRAM输出驱动电路，其特征在于，当上拉晶体管为PMOS时，电压选择器的输入的加载电压和额外加载电压分别为工作电压vdd和额外工作电压vdd1，额外工作电压vdd1高于工作电压vdd；正常工作模式下，加载工作电压vdd；省电工作模式下，加载额外工作电压vdd1。

3.根据权利要求1所述的DRAM输出驱动电路，其特征在于，当上拉晶体管为NMOS时，电压选择器的输入的加载电压和额外加载电压分别为接地电压gnd和额外接地电压v_neg，额外接地电压v_neg低于接地电压gnd；正常工作模式下，加载接地电压gnd；省电工作模式下，加载额外接地电压gnd。

4.DRAM输出驱动电路减小漏电的方法，其特征在于，基于权利要求1所述的DRAM输出驱动电路，通过对电压选择信号Power_down的控制，对上拉晶体管的基底电压vb进行选择和控制，正常工作模式下选择原有的加载电压，省电模式下选择额外的加载电压；从而使得对应的上拉晶体管在省电模式下能够工作在漏电流较小的电压下。

5.根据权利要求4所述的DRAM输出驱动电路减小漏电的方法，其特征在于，上拉晶体管为PMOS时，正常工作模式下，加载工作电压vdd；省电工作模式下，加载额外工作电压vdd1；

在省电模式下，PMOS晶体管P1管的阈值电压由于基底电压vb的上升而变低，因为PMOS晶体管的漏电流的大小和阈值电压成正相关性，所以由vdd经P1管到dq的漏电流变小；

在正常工作模式，PMOS晶体管的阈值电压较大，能够给输出级提供足够的驱动能力。

6.根据权利要求4所述的DRAM输出驱动电路减小漏电的方法，其特征在于，上拉晶体管为NMOS时，正常工作模式下，加载接地电压gnd；省电工作模式下，加载额外接地电压gnd；

在省电模式下，NMOS晶体管N1管的阈值电压由于基底电压vb的下降而变大，因为NMOS晶体管的漏电流的大小和阈值电压成负相关性，所以由vdd经N1管到dq的漏电流变小；

在正常工作模式，NMOS晶体管的阈值电压较小，能够给输出级提供足够的驱动能力。